CN112233561B - 显示装置 - Google Patents

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Abstract

本发明涉及显示装置。根据一实施方式，其具备：驱动部(DR)；第一像素电路(PC1)，在俯视观察中与驱动部(DR)分离，并与驱动部(DR)电连接；第二像素电路(PC2)，在俯视观察中比第一像素电路(PC1)更远离驱动部(DR)，并与驱动部(DR)电连接；第一像素电极(PE1)，在俯视观察中与驱动部(DR)重叠；第二像素电极(PE2)，在俯视观察中与第一像素电路(PC1)重叠；第一中继布线(RL1)，将第一像素电路(PC1)与第一像素电极(PE1)电连接；以及第二中继布线(RL2)，将第二像素电路(PC2)与第二像素电极(PE2)电连接。

Description

显示装置
本申请是申请日为2017年3月16日、申请号为201710158584.9、发明名称为“显示装置”的专利申请的分案申请，其全部内容结合于此作为参考。
技术领域
本发明的实施方式涉及显示装置。
背景技术
已知在招牌用途等的显示装置中为了放大而将多个显示装置如平铺那样排列显示的多显示器系统。不过，显示装置为了对驱动部、虚设电极等进行遮光而在框状的非显示部分(边框)具备边框遮光膜。在上述那样的多显示器系统中，由于在存在于相邻的显示装置间的边框处显示图像中断，因此为了显示品质的改善，要求显示装置各自的窄边框化。
发明内容
根据本实施方式，提供一种显示装置，具备：驱动部；第一像素电路，在俯视观察中与所述驱动部分离，并与所述驱动部电连接；第二像素电路，在俯视观察中比所述第一像素电路更远离所述驱动部，并与所述驱动部电连接；第一像素电极，在俯视观察中与所述驱动部重叠；第二像素电极，在俯视观察中与所述第一像素电路重叠；第一中继布线，将所述第一像素电路与所述第一像素电极电连接；以及第二中继布线，将所述第二像素电路与所述第二像素电极电连接。
根据本实施方式，提供一种显示装置，具备：驱动部；第一电路组，具有分别与所述驱动部电连接的第一至第三像素电路，并在俯视观察中与所述驱动部分离；第一电极组，具有第一像素电极、面积比所述第一像素电极大的第二像素电极和面积比所述第二像素电极大的第三像素电极，并在俯视观察中与所述驱动部重叠；第一中继布线，将所述第一像素电路与所述第一像素电极电连接；第二中继布线，将所述第二像素电路与所述第二像素电极电连接；以及第三中继布线，将所述第三像素电路与所述第三像素电极电连接。
根据本实施方式，提供一种显示装置，具有：驱动部；第一电路组，具有分别与所述驱动部电连接的第一至第三像素电路；第一电极组，具有第一像素电极、面积比所述第一像素电极大的第二像素电极和面积比所述第二像素电极大的第三像素电极；第一中继布线，将所述第一像素电路与所述第一像素电极电连接；第二中继布线，将所述第二像素电路与所述第二像素电极电连接；第三中继布线，将所述第三像素电路与所述第三像素电极电连接；第一上连接部，将所述第一中继布线与所述第一像素电极电连接；第二上连接部，将所述第二中继布线与所述第二像素电极电连接；第三上连接部，将所述第三中继布线与所述第三像素电极电连接；第一下连接部，将所述第一像素电路与所述第一中继布线电连接；第二下连接部，将所述第二像素电路与所述第二中继布线电连接；以及第三下连接部，将所述第三像素电路与所述第三中继布线电连接，所述第一至第三上连接部排列配置于所述第一电极组的端部。
根据本实施方式，能够提供可实现窄边框化的显示装置。
附图说明
图1是示出显示装置DSP的结构例的平面图。
图2是放大示出图1所示的显示装置DSP的区域CA的平面图。
图3是将包含图2所示的像素电极PE1以及PE3的区域放大后的平面图。
图4是沿图3中的A-A′线的第一基板SUB1的截面图。
图5是沿图3中的B-B′线的第一基板SUB1的截面图。
图6是沿图3中的C-C′线的第一基板SUB1的截面图。
图7A是示出了显示面板PNL的截面的图。
图7B是图7A所示的散射层FS的截面图。
图7C是在图7B中图示出的各向异性散射层AS1的平面图。
图7D是示出图7A所示的各向异性散射层AS1的其它例子的立体图。
图7E是示出在散射层FS中的散射是各向同性时入射光的光路的一例的显示面板PNL的截面图。
图7F是图7E所示的散射层FS的截面图。
图7G是图7F所示的各向同性散射层IS的平面图。
图8是示出区段SG的一结构例的图。
图9是示出用于说明图8所示的区段SG的动作的时序的图。
图10是示出主像素PX以及主像素电路CR的一结构例的平面图。
图11是用于说明图10所示的主像素PX1中的像素电极与彩色滤光片的位置关系的平面图。
图12是示出图10所示的主像素PX1中的电极组EG1至EG4的一结构例的平面图。
图13是示出图10所示的主像素电路CR1中的电路组CG1至CG4的一结构例的示意图。
图14是示出显示面板PNL中的主像素PX以及主像素电路CR的配置例的图。
图15是示出图10所示的主像素PX以及主像素电路CR的结构的第一变形例的图。
图16是示出图12所示的电极组EG1至EG4的结构的第一变形例的图。
图17是示出图12所示的电极组EG1至EG4的结构的第二变形例的图。
图18是示出图12所示的电极组EG1至EG4的结构的第三变形例的图。
图19是示出图10所示的主像素PX以及主像素电路CR的结构的第二变形例的图。
图20是示出图10所示的主像素PX以及主像素电路CR的结构的第三变形例的图。
图21是示出图10所示的主像素PX以及主像素电路CR的结构的第四变形例的图。
图22是示出图10所示的主像素PX以及主像素电路CR的结构的第五变形例的图。
图23是示出图10所示的主像素PX以及主像素电路CR的结构的第六变形例的图。
图24是示出图10所示的主像素PX以及主像素电路CR的结构的第七变形例的图。
图25是示出多显示器系统的结构例的图。
具体实施方式
以下，参照附图对本实施方式进行说明。需要说明的是，本公开只不过是一个示例，对本领域技术人员来说在发明的主旨的范围内容易想到的适当变更当然也包含在本发明的范围之内。另外，附图有时为了使说明更加清楚而与实际的方式相比对各部的宽度、厚度、形状等示意性地加以表示，其只不过是一个示例，并非限定性地解释本发明。另外，在本说明书和各图中，对于与在已出现的图中描述过的部分发挥相同或类似的功能的构成部分标注相同的附图标记，有时适当省略其重复的详细说明。
在本实施方式的说明中，作为显示装置DSP的一例，公开反射型的液晶显示装置。反射型的液晶显示装置通过调制液晶层的光学特性而使外部光、辅助光这样的来自显示面侧的入射光选择性地反射并显示图像。本实施方式并不限定于反射型，也可以是兼具使来自于与显示面相反一侧的入射光选择性地透射的透射型的功能、和反射型的功能的半透射型的显示装置。此外，使入射光选择性地反射或透射的功能并不限定于液晶方式，也可以通过MEMS(Micro Electro Mechanical Systems：微电子机械系统)方式、电泳方式等液晶以外的方法来实现。
[实施方式一]
图1是示出显示装置DSP的结构例的平面图。
在图中，第一方向X以及第二方向Y相互交叉，在一例中，相互正交。第三方向Z与第一方向X以及第二方向Y交叉，在一例中与第一方向X以及第二方向Y正交。此外，将从与由第一方向X以及第二方向Y限定的X-Y平面正交的法线方向视觉辨认显示装置DSP或显示面板PNL称为俯视观察。
显示装置DSP具备显示面板PNL、驱动部DR等。在一例中，显示面板PNL形成为具有沿第一方向X的一对长边L1和L2以及沿第二方向Y的一对短边S1和S2的长方形状，但其形状并不限于图示出的例子，也可以是其它多角形状、圆形状、椭圆形状等形状。
显示面板PNL具备第一基板SUB1以及第二基板SUB2。第一基板SUB1以及第二基板SUB2通过密封件SE而相贴合。密封件SE分别沿短边S1和S2以及长边L1和L2而配置。显示面板PNL在密封件SE的内侧具备显示图像的显示区域DA。显示面板PNL在显示区域DA的外侧具备框状的非显示区域NDA。将在下文详述，在显示区域DA具备多个像素电极、多个像素电路等。第一基板SUB1在显示区域DA中具备信号线SL、扫描线GL、未图示的用于供给各种电压的布线、电源线等。多个信号线SL分别在第一方向X上排列。多个扫描线GL分别在第二方向Y上排列。
驱动部DR具有向多个像素电路供给各自对应的影像信号等的各种电压而驱动多个像素电极的功能。驱动部DR具备位于由密封件SE所包围的区域的外围电路Cr1至Cr4。外围电路Cr1至Cr4配置于第一基板SUB1，并位于从非显示区域NDA直至显示区域DA内的周缘部的位置。在一例中，外围电路Cr1沿短边S1配置，包括信号线驱动电路等。外围电路Cr2沿长边L1配置，包括扫描线驱动电路、极性反转电路、公共(common)驱动电路等。外围电路Cr3沿短边S2配置，包括保护电路等。外围电路Cr4沿长边L2配置，包括扫描线驱动电路、极性反转电路、公共驱动电路等。信号线SL与外围电路Cr1以及Cr3电连接。扫描线GL与外围电路Cr2或Cr4电连接。需要注意的是，驱动部DR还可以包括驱动定时(timing)产生电路、电源电路等。
在图示出的例子中，显示面板PNL在非显示区域NDA具备驱动IC芯片CP。驱动IC芯片CP安装于沿短边S1的第一基板SUB1的安装部MT。驱动IC芯片CP具备构成驱动部DR的各种电路的一部分。
图2是放大示出图1所示的显示装置DSP的区域CA的平面图。
在图示出的例子中，显示装置DSP是在显示区域DA具备多个SRAM(Static RandomAccess Memory：静态随机存取存储器)作为存储与各自的像素的显示相关的信息的存储器的、所谓的MIP(Memory In Pixel：像素内存)驱动方式的显示装置。在图中，像素电路PC相当于SRAM，像素电极PE相当于各像素的显示区域。需要注意的是，存储器并不限定于SRAM，也可以应用DRAM(Dynamic Random Access Memory：动态随机存取存储器)等其它结构。
在显示区域DA配置有多个像素电路PC、多个像素电极PE以及多个中继布线RL。此外，外围电路Cr1以及Cr4的一部分位于显示区域DA。需要注意的是，如图示出的那样，在显示区域DA也可以配置有具有光遮光性的遮光部SH。在图示出的例子中，在非显示区域NDA配置有密封件SE、虚设电极DM、遮光层BM，外围电路Cr1以及Cr4的一部分也位于非显示区域NDA。需要注意的是，将显示区域DA的临近非显示区域NDA的外缘部之中在第一方向X上延伸并在第二方向Y上与非显示区域NDA相对的部分作为外缘部DAY、将在第二方向Y上延伸并在第一方向X上与非显示区域NDA相对的部分作为外缘部DAX。
接下来，说明显示区域DA的结构。
像素电路PC在俯视观察中与外围电路Cr1以及Cr4(驱动部DR)分离，并配置在驱动部DR的内侧。此外，多个像素电路PC与遮光部SH重叠，但也可以使数个像素电路PC不与遮光部SH重叠。像素电路PC分别通过在图1中图示出的信号线SL、扫描线GL而与驱动部DR电连接。在俯视观察中，数个像素电极PE与驱动部DR重叠，数个像素电极PE与像素电路PC重叠。此外，数个像素电极PE与遮光部SH重叠。中继布线RL分别将像素电路PC与像素电极PE一对一地电连接。中继布线RL在第三方向Z上位于像素电路PC与像素电极PE之间以及驱动部DR与像素电极PE之间。遮光部SH在俯视观察中配置于驱动部DR的内侧，并与中继布线RL分离。遮光部SH在第三方向Z上位于像素电路PC与像素电极PE之间。遮光部SH对从第三方向Z的箭头所在的一侧朝着像素电路PC的入射光进行遮光。需要注意的是，在图示出的例子中，像素电路PC、像素电极PE分别在第一方向X以及第二方向Y上排列，但它们的排列并不特别限定，也可以在另外的方向上排列，还可以交错地排列。
关于像素电路和像素电极的位置关系以及连接关系，以像素电路PC1至PC4、像素电极PE1至PE4、中继布线RL1至RL4为例更详细地进行说明。
像素电路(第一像素电路)PC1与外围电路Cr1分离并与其在第一方向X上相邻。像素电极(第一像素电极)PE1与外围电路Cr1重叠，并在第一方向X上与像素电路PC1分离。像素电极PE1在第一方向X上位于像素电路PC1与密封件SE之间，并位于比像素电路PC1更接近外缘部DAX的一侧。中继布线(第一中继布线)RL1将像素电路PC1与像素电极PE1电连接。中继布线RL1在第一方向X上延伸，并在俯视观察中与位于像素电路PC1和像素电极PE1之间的多个像素电极PE重叠。
像素电路(第二像素电路)PC2在第一方向X上与像素电路PC1并排，并位于比像素电路PC1更远离外围电路Cr1的一侧。像素电极(第二像素电极)PE2在第一方向X上与像素电路PC2分离，并在第一方向X上与像素电极PE1并排。像素电极PE2位于比像素电极PE1更远离外缘部DAX的一侧，并与外围电路Cr1分离。像素电极PE2位于像素电路PC2与像素电极PE1之间，并与像素电路PC1重叠。中继布线(第二中继布线)RL2将像素电路PC2与像素电极PE2电连接。中继布线RL2以不与中继布线RL1、其它中继布线RL重叠的方式配置。
像素电路(第三像素电路)PC3位于比像素电路PC2更远离外围电路Cr1的一侧，并在俯视观察中与遮光部SH重叠。像素电极(第三像素电极)PE3与像素电路PC3重叠，在图示出的例子中不经由中继布线而与像素电路PC3电连接。不过，也可以使像素电极PE3与像素电路PC3相互经由中继布线而连接。
像素电路(第四像素电路)PC4在第二方向Y上与像素电路PC3并列，并位于比像素电路PC3更接近外围电路Cr4的一侧。像素电路PC4与外围电路Cr4分离，并与其在第二方向Y上相邻。像素电极(第四像素电极)PE4与外围电路Cr4重叠，并在第二方向Y上与像素电路PC4分离。像素电极PE4在第二方向Y上位于像素电路PC4与密封件SE之间，并位于比像素电路PC4更接近外缘部DAY的一侧。中继布线(第四中继布线)RL4将像素电路PC4与像素电极PE4电连接。中继布线RL4在第二方向Y上延伸，并在俯视观察中与位于像素电路PC4和像素电极PE4之间的多个像素电极PE重叠。
接下来，说明非显示区域NDA的结构。
密封件SE沿显示区域DA的外缘部DAX以及DAY配置，并与外缘部DAX以及DAY隔开间隔地配置。在图示出的例子中，密封件SE在俯视观察中与外围电路Cr1以及Cr4分离。
虚设电极DM沿外缘部DAX以及DAY配置，并位于外缘部DAX与遮光层BM之间以及外缘部DAY与遮光层BM之间。图示出的例子中，在俯视观察中，虚设电极DM与外缘部DAX以及DAY相邻，虚设电极DM的一部分与密封件SE重叠。不过，也可以使虚设电极DM在俯视观察中与外缘部DAX以及DAY、密封件SE分离。虚设电极DM配置于图1所示的第一基板SUB1，与省略图示的一定电位的电源线电连接。在此的电源线例如是与公共驱动电路连接的公共电位的电源线。虚设电极DM是为了离子性杂质的导入(取り込み)等而配置的。显示装置DSP也可以不具备虚设电极DM。
遮光层BM配置于图1所示的第二基板SUB2。遮光层BM在俯视观察中与外缘部DAX以及DAY相邻，并与密封件SE以及虚设电极DM重叠。在图示出的例子中，遮光层BM不与外围电路Cr1以及Cr4整个重叠，而仅与外围电路Cr1以及Cr4的一部分重叠。也可以使遮光层BM在俯视观察中与外围电路Cr1以及Cr4分离。不过，遮光层BM不与任一像素电极PE重叠。
图3是将包含图2所示的像素电极PE1以及PE3的区域放大后的平面图。
多个像素电路PC与多个像素电极PE分别经由下连接部CTa以及上连接部CTb而电连接。下连接部CTa在第三方向Z上贯通后述的绝缘膜13。上连接部CTb在第三方向Z上贯通后述的绝缘膜14。在使像素电路PC与像素电极PE经由中继布线RL而电连接的情况下，下连接部CTa位于中继布线RL的一端侧，上连接部CTb位于与中继布线RL的一端侧相反的另一端侧。在像素电路PC与像素电极PE重叠并不经由中继布线RL而电连接的情况下，在俯视观察中上连接部CTb的至少一部分与下连接部CTa重叠。此时，也可以使下连接部CTa以及上连接部CTb一体地形成。
在像素电路PC1与像素电极PE1之间，经由下连接部(第一下连接部)CTa1而使像素电路PC1与中继布线RL1电连接，经由上连接部(第一上连接部)CTb1而使中继布线RL1与像素电极PE1电连接。上连接部CTb1在俯视观察中在第一方向X上与下连接部CTa1分离。在像素电路PC2与像素电极PE2之间，经由下连接部(第二下连接部)CTa2而使像素电路PC2与中继布线RL2电连接，经由上连接部CTb2而使中继布线RL2与像素电极PE2电连接。上连接部CTb2在俯视观察中在第一方向X上与下连接部CTa2分离，并也在第二方向Y上分离。在像素电路PC3与像素电极PE3之间，经由在俯视观察中相互重叠的下连接部(第三下连接部)CTa3以及上连接部CTb3而使像素电路PC3与像素电极PE3电连接。
在图示出的例子中，多个下连接部CTa在第一方向X上排列，并在第二方向Y上排列。各自的下连接部CTa既可以以相等的排列节距(间距)排列，也可以根据位置而以不同的排列节距排列。在图示出的例子中，下连接部CTa的在第二方向Y上的排列节距(ピッチ)不取决于位置而是一定的，下连接部CTa在第一方向X上的排列节距根据距外围电路Cr1的距离而不同。多个下连接部CTa之中最接近外围电路Cr1的下连接部CTa1以节距(第一节距)PT1而与其它下连接部CTa在第一方向X上相邻。配置于比下连接部CTa1更远离外围电路Cr1一侧的下连接部CTa3以节距(第二节距)PT2而与其它下连接部CTa在第一方向X上相邻。节距PT2比节距PT1大。
接下来，在图4至图6中，说明外围电路Cr1、像素电路PC以及像素电极PE等在第三方向Z的位置关系。需要注意的是，在图4至图6中仅图示出需要说明的结构。此外，将第三方向Z的箭头所指的一侧作为上(上方)，将与第三方向Z的箭头相反的一侧作为下(下方)。
图4是沿图3中的A-A′线的第一基板SUB1的截面图。
在图示出的区域中，第一基板SUB1具备绝缘基板10、底涂层UC、绝缘膜11、12、13、14、外围电路Cr1、中继布线RL1以及像素电极PE1等。
绝缘基板10例如是具有在第三方向Z上相对的一对平坦的主面的绝缘基板。底涂层UC位于绝缘基板10之上。底涂层UC也可以是由多个绝缘膜所形成的多层构造。此外，也可以省略底涂层UC。绝缘膜11位于底涂层UC的上方，绝缘膜12位于绝缘膜11的上方，绝缘膜(第一绝缘膜)13位于绝缘膜12的上方，绝缘膜(第二绝缘膜)14位于绝缘膜13的上方。绝缘膜11、12、14例如由硅氮化物、硅氧化物等无机系材料形成。绝缘膜13例如由树脂等有机系材料形成。不过，绝缘膜11至14的材料并不特别限定，例如也可以使绝缘膜13由无机系材料形成，使绝缘膜14由有机系材料形成。
外围电路Cr1位于底涂层UC的上表面(在省略底涂层UC的情况下是绝缘基板10的上表面)与绝缘膜13的下表面之间的区域。需要注意的是，虽未图示，但外围电路Cr1具备上述的扫描线、信号线等各种布线以及n沟道MOS晶体管、p沟道MOS晶体管等各种电路元件等。
中继布线RL1位于绝缘膜13与绝缘膜14之间。即、中继布线RL1与外围电路Cr1分离相当于绝缘膜13在第三方向Z上的厚度的量。中继布线RL1(RL)例如由钼、钨、铝、钛等金属材料、它们的合金材料形成，但只要是导电性材料则并不特别限定，也可以由铟锡氧化物(ITO)、铟锌氧化物(IZO)等透明导电材料形成。
在绝缘膜14形成有上连接部CTb1。上连接部CTb1贯通绝缘膜14，使中继布线RL1从绝缘膜14露出。
像素电极PE1位于绝缘膜14之上。像素电极PE1也配置于上连接部CTb1的内部，在上连接部CTb1内部与中继布线RL1接触。与像素电极PE1隔开间隔地相邻的像素电极PE隔着绝缘膜14而在第三方向Z上与中继布线RL1相对。像素电极PE在第三方向Z上与外围电路Cr1分离。在图示出的例子中，像素电极PE具备反射电极RE和透明电极TE。反射电极RE分别在像素电极PE中位于下侧，透明电极TE覆盖反射电极RE。反射电极RE由铝、银等具有光反射性的金属材料形成。透明电极TE由ITO、IZO等具有光透射性的透明导电材料形成，并能够抑制反射电极RE的腐蚀。
图5是沿图3中的B-B′线的第一基板SUB1的截面图。
在图示出的区域中，第一基板SUB1除了在图4中所说明的结构之外，还具备开关部SW2、节点电极(ノード電極)EN、接触电极EC1等。此外，具备像素电极PE来代替像素电极PE1、PE2。
开关部SW2具备半导体层SC、栅极电极GE、相当于源极/漏极的节点电极EN。半导体层SC位于绝缘基板10的上方，并被绝缘膜11覆盖。栅极电极GE位于绝缘膜11之上，并被绝缘膜12覆盖。栅极电极GE与后面在图8中描述的锁存部LT在未图示的区域电连接。需要注意的是，在图示出的例子中，开关部SW2是栅极电极GE位于半导体层SC的上方的顶栅(top gate)型，但也可以是栅极电极GE位于半导体层SC的下方的底栅(bottom gate)型。此外，图示出的开关部SW2是一个栅极电极GE与半导体层SC相对的单栅结构，但也可以是两个栅极电极GE与半导体层SC相对的双栅结构。
节点电极EN位于绝缘膜12之上，与半导体层SC接触，并被第三绝缘膜13覆盖。节点电极EN相当于后面在图8中描述的输出节点Nout，也与后面在图8中描述的开关部SW3的半导体层在未图示的区域电连接。
像素电路PC1位于底涂层UC的上表面(在省略底涂层UC的情况下是绝缘基板10的上表面)与绝缘膜13的下表面之间的区域。即、像素电路PC1与外围电路Cr1位于同一层。其它像素电路PC也同样地与外围电路Cr1至Cr4位于同一层。像素电路PC包括开关部SW2。
在绝缘膜13形成有下连接部CTa1。下连接部CTa1贯通绝缘膜13，使节点电极EN从绝缘膜13露出。
接触电极EC1形成于下连接部CTa1的内部，并覆盖下连接部CTa1内部的节点电极EN。
中继布线RL1还配置于下连接部CTa1的内部，与接触电极EC1的至少一部分接触。也就是说，中继布线RL1经由接触电极EC1而与像素电路PC1(节点电极EN)电连接。
像素电极PE与接触电极EC1以及中继布线RL1隔着绝缘膜14而相对，与像素电路PC1电气分离。
图6是沿图3中的C-C′线的第一基板SUB1的截面图。
图示出的区域中的截面与图5所图示的截面的不同点在于，具备遮光部SH而未配置有中继布线RL、且上连接部CTb3位于下连接部CTa1的内部。
在图示出的区域的截面中，第一基板SUB1具备像素电路PC3、接触电极EC3、遮光部SH、像素电极PE3等。
接触电极EC3配置于下连接部CTa3的内部，并覆盖下连接部CTa3内的节点电极EN。遮光部SH位于绝缘膜13与绝缘膜14之间，与中继布线RL位于同一层(绝缘膜13)上。优选地，遮光部SH例如由具有遮光性的金属材料等形成中继布线RL的材料形成。这种情况下，中继布线RL和遮光部SH能够通过相同的工序(process)同时地形成。遮光部SH隔着绝缘膜14而与像素电极PE3相对。此外，遮光部SH还配置于相邻的像素电极PE的间隙。由此，遮光部SH对从第一基板SUB1的上方通过相邻的像素电极PE的间隙而朝着像素电路PC入射的光进行遮光。
绝缘膜14位于绝缘膜13、接触电极EC3以及遮光部SH之上。上连接部CTb3以贯通绝缘膜13的位于下连接部CTa3内部的区域的方式形成，使接触电极EC3从绝缘膜13露出。
像素电极PE3也配置于上连接部CTb3的内部，并与接触电极EC3的至少一部分接触。也就是说，像素电极PE3经由接触电极EC3而与像素电路PC3(节点电极EN)电连接。
图7A是示出显示面板PNL的截面的图。
在此，在显示区域DA中的显示面板PNL的截面中，仅图示出需要说明的结构。显示面板PNL具备第一基板SUB1、第二基板SUB2、液晶层LC以及光学元件OD。
第一基板SUB1除了在图4至图6中所说明的结构之外，还具备取向膜AL1。取向膜AL1覆盖像素电极PE。
第二基板SUB2具备绝缘基板20、遮光层BM、彩色滤光片(color filter)层CF、保护(overcoat)层OC、公共电极CE、取向膜AL2等。遮光层BM位于绝缘基板20的与第一基板SUB1相对的一侧。遮光层BM在图示出的显示区域DA中与相邻的像素电极PE的间隙相对。此外，遮光层BM如图2所示还配置于非显示区域NDA。彩色滤光片层CF位于绝缘基板20的与第一基板SUB1相对的一侧，它们的一部分与遮光层BM重叠。彩色滤光片层CF与在图2中图示出的像素电极PE1至PE4相对，在本结构例中与所有的像素电极PE相对。彩色滤光片层CF包括红色彩色滤光片、绿色彩色滤光片、蓝色彩色滤光片等。红色彩色滤光片与显示红色的子像素(红色像素)的像素电极相对配置。绿色彩色滤光片与显示绿色的子像素(绿色像素)的像素电极相对配置。蓝色彩色滤光片与显示蓝色的子像素(蓝色像素)的像素电极相对配置。在彩色滤光片层CF包括红色彩色滤光片、绿色彩色滤光片、蓝色彩色滤光片而构成的情况下，主像素分别包括至少一个红色像素、绿色像素、蓝色像素而构成。需要注意的是，彩色滤光片层CF还可以包括其它颜色的彩色滤光片，在一例中，也可以包括配置于显示白色的子像素的白色的滤色片或者透明层。保护层OC覆盖彩色滤光片层CF。公共电极CE位于保护层OC的与第一基板SUB1相对的一侧。公共电极CE与多个像素电极PE相对。公共电极CE由ITO、IZO等透明导电材料形成。取向膜AL2覆盖公共电极CE。
需要注意的是，在第二基板SUB2中，于显示相互不同的颜色的子像素的边界处，由于不同颜色的多个彩色滤光片层叠而能降低透射率，因此也可以省略遮光层BM。在单色(黑白)显示类型的显示面板PNL中，省略彩色滤光片层CF。
液晶层LC保持于第一基板SUB1与第二基板SUB2之间，包括位于取向膜AL1与取向膜AL2之间的液晶分子LM。
光学元件OD位于第二基板SUB2的与液晶层LC接触的面的相反一侧。光学元件OD例如包括散射层FS、相位差板RT、偏光板PL等。在图示出的例子中，散射层FS粘接于绝缘基板20，相位差板RT层叠于散射层FS，偏光板PL层叠于相位差板RT。需要注意的是，光学元件OD的结构并不限于图示出的例子。
散射层FS如果是使朝着像素电极PE的入射光或者在像素电极PE反射的反射光散射的层，则其结构并不特别限定。此外，散射层FS在图示出的例子中包括在光学元件OD中并配置于第二基板SUB2，但只要是配置于像素电极PE的与中继布线RL相对一侧的相反侧并与像素电极PE相对的话，则其位置并不特别限定。散射层FS通过将在像素电极PE的反射光扩散而能够抑制由于像素电极PE的凹凸等而产生的显示不匀，此外，能够扩大视场角。在图示出的例子中，散射层FS是使来自特定方向的入射光散射的各向异性散射层(異方性散乱層)。为各向异性散射层的散射层FS具有几乎不使来自图中的光源LS侧的入射光散射而是使其透射并使特定方向、也即在像素电极PE的反射光散射的功能。需要注意的是，出于扩大扩散范围、防止虹色等目的，优选地，为各向异性散射层的散射层FS层叠多张。
相位差板RT具有作为1/4波长板的功能。在一例中，相位差板RT是层叠有1/4波长板和1/2波长板的层叠体，构成为降低波长依赖性并可在用于彩色显示的波长范围内得到期望的相位差。偏光板PL具有透射轴，使与透射轴平行的偏光成分透射，并吸收或反射与透射轴正交的偏光成分。
在这样的显示面板PNL中，接近光源LS的一侧相当于显示面侧。在图示出的例子中，光学元件OD的表面相当于显示面，但在光学元件OD的表面配置有盖部件的情况下，盖部件的表面相当于显示面。从光源LS朝显示面板PNL射入的光在透过偏光板PL时成为直线偏振光。该直线偏振光在被像素电极PE反射的前后通过显示面板PNL的液晶层LC。
图7B是图7A所示的散射层FS的截面图。
在图示出的例子中，散射层FS具备层叠配置的各向异性散射层AS1以及AS2。各向异性散射层AS1在接近光源LS的一侧具有上表面AS1a，在与上表面AS1a相反的一侧具有下表面AS1b。各向异性散射层AS2在接近光源LS的一侧具有上表面AS2a，在与上表面AS2a相反的一侧具有下表面AS2b。各向异性散射层AS2位于各向异性散射层AS1的与像素电极PE相对的一侧，各向异性散射层AS1以及AS2例如被相互粘接。
各向异性散射层AS1包括多个透明部件TP1和多个透明部件PT2。透明部件TP1的折射率与透明部件PT2的折射率不同。透明部件TP1以及PT2分别从上表面AS1a直配置至下表面AS1b，并从第三方向Z向同一方向倾斜。透明部件TP1以及PT2在与上表面AS1a(下表面AS1b)平行的方向上交替地排列。需要注意的是，各向异性散射层AS2也包括透明部件TP1以及PT2，与各向异性散射层AS1具有同样的结构。在图示出的例子中，下表面AS1b中的各向异性散射层AS1的透明部件PT2与上表面AS2a中的各向异性散射层AS2的透明部件PT2错开配置。
图7C是在图7B中图示出的各向异性散射层AS1的平面图。
透明部件TP1以及PT2例如在第二方向Y上呈带状延伸，并在第一方向X上交替地配置。透明部件TP1以及PT2在第一方向X上的宽度并不特别限定，例如透明部件TP1在第一方向X上的宽度比透明部件PT2在第一方向X上的宽度大。
需要注意的是，在图7C中示出了透明部件TP1以及PT2在第二方向Y上延伸的例子，但并不限定于此。透明部件TP1以及PT2也可以在第一方向X上延伸。此外，图7B以及图7C示出了多个板状的透明部件PT2以规定间隔排列在透明部件TP1中的百叶(louver)构造，但并不限定于此。
例如，各向异性散射层AS1也可以是如图7D所示那样的柱(pillar)构造(圆柱状构造)。在柱构造中，例如透明部件PT2形成为圆柱状，并排列于透明部件TP1中。多个透明部件PT2在同一方向取向，在俯视观察中不规则地配置。
图7E是示出散射层FS中的散射是各向同性时的入射光的光路的一个例子的显示面板PNL的截面图。
在图示出的例子中，散射层FS是使无论来自于哪一方向的入射光都散射的各向同性散射层(等方性散乱層)。这样的散射层FS具有使从图中的光源LS侧朝着像素电极PE的入射光散射并使在像素电极PE的反射光散射的功能。散射层FS例如是具有光散射性的粘着剂。
图7F是图7E所示的散射层FS的截面图。
散射层FS具备各向同性散射层IS。各向同性散射层IS包括透明部件TP3和多个透明部件TP4。透明部件TP4的折射率与透明部件PT3的折射率不同。透明部件TP4例如形成为球状，但其形状并不特别限定，也可以是柱状、圆盘状等其它形状。多个透明部件TP4分散配置于透明部件TP3之中。
图7G是图7F所示的各向同性散射层IS的平面图。
如图7F以及图7G所图示，多个透明部件TP4分散配置于透明部件TP3之中。在图示出的例子中，透明部件TP3中的透明部件TP4的密度在第一方向X以及第二方向Y上是大致均匀的。
在本结构例中，显示装置DSP在俯视观察中具备与外围电路Cr1分离的像素电路PC1、与外围电路Cr1重叠的像素电极PE1、和将像素电路PC1与像素电极PE1电连接的中继布线RL1。为此，即使是与外围电路Cr1重叠的区域也能够有助于显示。此外，由于即使是与外围电路Cr1重叠的像素电极PE也一对一地分别与单独的像素电路PC连接，因此与外围电路Cr1重叠的区域的像素电极PE能够进行与和外围电路Cr1分离的区域的像素电极PE同等的控制。进一步地，在像素电极PE具备反射电极RE、且与驱动部DR重叠的像素电极PE也和彩色滤光片层CF相对的情况下，显示装置DSP即使是在与外围电路Cr1重叠的区域也能够发挥与位于外围电路Cr1内侧的区域同等的显示性能。由此，能够在接近外缘部DAX以及DAY的区域中也维持显示区域DA中央附近的显示性能的状态下扩大显示区域DA。
此外，例如，绝缘膜13、14位于像素电路PC与像素电极PE之间，中继布线RL位于绝缘膜13与绝缘膜14之间。这种情况下，中继布线RL仅在下连接部CTa以及上连接部CTb的位置与像素电路PC以及像素电极PE接触。为此，中继布线RL能够在俯视观察中与驱动部DR、像素电路PC以及像素电极PE重叠地配置。即、中继布线RL也可以在俯视观察中不绕过像素电路PC以及像素电极PE，并能够不取决于像素电路PC以及像素电极PE的位置而配置。例如，像素电极PE2在第一方向X上与像素电路PC2分离，下连接部CTa2在第一方向X以及第二方向Y上与上连接部CTb2分离。中继布线RL2以不与其它中继布线RL接触的方式在第一方向X以及第二方向Y上延伸地配置，并与多个像素电极PE重叠。即、由于中继布线RL不仅可以在像素电路PC与像素电极PE相互分离的方向上延伸，而且还可以在与像素电路PC与像素电极PE相互分离的方向交叉的方向上延伸，因此，中继布线RL能够将配置于相互离得更远的位置的像素电路PC与像素电极PE连接。
在下连接部CTa1以及CTa2在第一方向X上排列的情况下，能够减少中继布线RL1以及RL2的弯曲部位。由此，能够使中继布线RL密集配置，并能够增加可配置于与外围电路Cr1至Cr4重叠的位置的像素电极PE的数量。
此外，在节距PT1比节距PT2小的情况下，由于能够增加可配置于外围电路Cr1至Cr4内侧的区域的像素电路PC的数量，从而能够增加可配置于与外围电路Cr1至Cr4重叠的位置的像素电极PE的数量。
显示装置DSP也可以在俯视观察中具备与外围电路Cr4分离的像素电路PC4、与外围电路Cr4重叠的像素电极PE4、和将像素电路PC4与像素电极PE4电连接的中继布线RL4。这种情况下，即使是与外围电路Cr4重叠的区域也能够有助于显示。即、不仅在第一方向X上而且还可以在第二方向Y上也扩大显示区域DA。
需要注意的是，显示装置DSP具备与中继布线RL相同地位于绝缘膜13与绝缘膜14之间的遮光部SH。由于遮光部SH能够对入射到像素电路PC的晶体管而导致误动作的外部光进行遮光，因此显示装置DSP可提高显示品质。
如以上所说明的那样，根据本实施方式，能够提供可窄边框化的显示装置DSP。
接下来，说明构成像素的区段(segment)SG的一结构例。在此的区段SG相当于为显示图像而被独立地驱动的最小单位。在本实施方式中，构成有与像素电极PE的数量同数量的区段SG。例如，如在实施方式二中后述的那样，在主像素PX具备多个子像素P、并且各个子像素P具备多个像素电极PE的情况下，各个子像素P由多个区段SG构成。
图8是示出区段SG的一结构例的图。
区段SG具备液晶电容CLC以及像素电路PC。液晶电容CLC是指在像素电极PE与公共电极CE之间产生的液晶层LC的电容成分。像素电极PE与像素电路PC电连接。公共电极CE与像素电极PE相对，并与未图示的公共驱动电路电连接，被施加公共电位Vcom。
像素电路PC具备三个开关部SW1至SW3以及锁存部LT。开关部SW1例如由单一的n沟道MOS晶体管构成。开关部SW1其一端与信号线SL电连接，其另一端与锁存部LT电连接。开关部SW1的接通以及断开由从扫描线GL供给的扫描信号控制。即、开关部SW1通过从包括于图1所示的外围电路Cr2或Cr4中的扫描线驱动电路经由扫描线GL被施加扫描信号φV而成为接通(闭合)状态，取入从包括于图1所示的外围电路Cr1或Cr3中的信号线驱动电路经由信号线SL而供给的数据(与灰度对应的信号电位)SIG。
锁存部LT具备相互反向地并联连接的反相器IV1以及IV2。反相器IV1以及IV2各自例如由CMOS反相器构成。锁存部LT保持(锁存)与通过开关部SW1取入的数据SIG相应的电位。即、锁存部LT作为能够保持数据的存储器部而发挥功能。
开关部SW2以及SW3各自例如由使n沟道MOS晶体管以及p沟道MOS晶体管并联连接而成的转换开关构成，但也可以使用其它结构的晶体管来构成。向开关部SW2的一端施加与公共电位Vcom反相的电位XFRP。向开关部SW3的一端施加与公共电位Vcom同相的电位FRP。开关部SW2以及SW3各自的另一端相互连接、且与像素电极PE电连接，成为像素电路PC的输出节点Nout。开关部SW2以及SW3根据锁存部LT的保持电位的极性而任一方成为接通状态。由此，在向公共电极CE施加有公共电位Vcom的液晶电容CLC中，向像素电极PE施加同相的电位FRP或反相的电位XFRP。
图9是示出用于说明图8所示的区段SG的动作的时序的图。
在此，以应用在未对液晶层LC施加电压的状态下显示黑的常黑模式的情况为例进行说明。
在像素电路PC中，在对开关部SW1施加了扫描信号φV的定时，取入供给到信号线SL的数据SIG，由锁存部LT保持与取入的数据SIG相应的电位。在像素电路PC取入了相当于逻辑“0”的数据SIG的情况下，锁存部LT的保持电位成为负极性。这种情况下，开关部SW2为断开(开)状态，开关部SW3为接通(闭合)状态，对像素电极PE施加与公共电位Vcom同相的电位FRP。由此，像素电极PE的像素电位与公共电极CE的公共电位Vcom变为同等。为此，不对液晶层LC施加电压，区段SG显示黑。
另一方面，在像素电路PC取入了相当于逻辑“1”的数据SIG的情况下，锁存部LT的保持电位成为正极性。这种情况下，开关部SW3为断开(开)状态，开关部SW2为接通(闭合)状态，对像素电极PE施加与公共电位Vcom反相的电位XFRP。由此，在像素电极PE的像素电位与公共电极CE的公共电位Vcom之间产生电位差。也就是说，向液晶层LC施加电压。为此，透过液晶层LC的光被调制，其一部分有助于显示，因此区段SG显示白。
正如上述那样，在本实施方式中，像素电路PC内的存储器部能够存储二进制的数据(逻辑“1”/逻辑“0”)，基于该二进制数据能够数字地显示灰度。在使用了这样的二进制数据的MIP方式的显示装置中欲进行灰度表现时，例如，可应用由多个区段SG构成一个子像素并通过多个区段SG的面积的组合来实现灰度显示的面积灰度方式。在此，作为一例，“面积灰度方式”是指通过按20、21、22……2n-1的方式对面积比进行了加权的N个区段SG来表现2n个灰度的灰度表现方式。
根据这样的MIP方式，由于使用保持于存储器部的数据来表现子像素的灰度，因此，不需要以帧周期执行按各像素写入反映了灰度的信号电位的写入动作。为此，能够降低显示装置DSP的功耗。
此外，存在只想改写显示于显示区域DA的显示画面中的部分像素的需求。这种情况下，部分地改写区段SG的信号电位即可。即、仅向需要改写的区段SG的像素电路PC传送数据，至于不需要改写的区段SG的像素电路PC则无需传送数据。因此，由于能够减少数据传送量，因此还具有能够实现显示装置DSP的进一步节电化的优点。
此外，在应用了MIP方式的结构中，根据锁存部LT的保持电位的极性而使开关部SW2和SW3中任一方成为接通状态，从而对像素电极PE施加同相的电位FRP或反相的电位XFRP。由此，由于总是向区段SG施加一定电压，因此能够抑制阴影。
接下来，说明在本实施方式中应用了面积灰度方式时的显示装置DSP的结构例。需要注意的是，下面省略与实施方式一重复的结构的说明。此外，实施方式二及其变形例能够得到与在实施方式一中所说明的同样的效果。
[实施方式二]
图10是示出主像素PX以及主像素电路CR的一结构例的平面图。
本图是放大示出显示区域DA的外缘部附近的区域的放大图。
显示装置DSP具备多个主像素PX和分别驱动多个主像素PX的多个主像素电路CR。主像素PX相当于构成显示的最小单位的区域。主像素PX在图示出的例子中是沿第一方向X以及第二方向Y各自的长度大致相等的正方形状，但并不特别限定，也可以是多角形、圆形等其它形状。
主像素PX具备多个像素电极PE，主像素电路CR具备多个像素电路PC。主像素PX的像素电极PE与和主像素PX对应的主像素电路CR的像素电路PC分别经由中继布线RL而一对一地电连接。在图示出的例子中，下连接部CTa在第一方向X上排列，上连接部CTb也在第一方向X上排列。下连接部CTa与上连接部CTb在第二方向Y上分离。在多个下连接部CTa与多个上连接部CTb之间的布线区域WR中配置有中继布线RL。布线区域WR在第一方向X上延伸。
主像素PX1在俯视观察中与外围电路Cr1重叠。驱动主像素PX1的主像素电路CR1在俯视观察中与外围电路Cr1(驱动部DR)分离。外围电路Cr1在第一方向X上与主像素PX分离，并相对于主像素PX也在第二方向Y上错开。
图11是用于说明图10所示的主像素PX1中的像素电极与彩色滤光片的位置关系的平面图。
主像素PX1具备通过面积灰度来控制亮度的子像素P1、P2、P3、P4。子像素P1至P4分别相当于在主像素PX1之中显示相同颜色的区域，并各自显示不同的颜色。主像素PX1由遮光层BM划分。子像素P1至P4也分别由遮光层BM划分。子像素P1至P4是长方形(正方形)状，子像素P1至P4的面积大致相等。在图示出的例子中，子像素P1至P4是沿第一方向X以及第二方向Y各自的长度大致相等的正方形状。
子像素P1以及子像素P2在第一方向X上排列。子像素P3以及子像素P4在第一方向X上排列。此外，子像素P1以及子像素P3在第二方向Y上排列。子像素P2以及子像素P4在第二方向Y上排列。在图示出的例子中，子像素P1是显示绿色(G)的G像素，子像素P2是显示红色(R)的R像素，子像素P3是显示蓝色(B)的B像素，子像素P4是显示白色(W)的W像素。
子像素P1在第一方向X上与子像素P2相邻，在第二方向Y上与子像素P3相邻。子像素P4位于子像素P1的对角，在第一方向X上与子像素P3相邻，在第二方向Y上与子像素P2相邻。需要注意的是，与图11所示的子像素P1至P4对应的颜色是一个例子，各自对应的颜色也可以是别的颜色。不过，优选B像素和W像素是相邻的。进一步地，优选R像素和G像素是相邻的。
子像素P1至P4分别具备用于表现三比特的灰度的三个区段SG。在本结构例中，各区段SG的显示区域相当于配置有与各区段SG对应的像素电极PE并由遮光层BM所划分出的区域。各区段SG的面积是各区段SG的显示区域的面积。
在主像素PX1中，子像素P1至P4分别具有同样的结构。关于各子像素的结构，在下面更详细地说明。需要注意的是，以子像素P1为例进行说明，省略关于其它子像素P2至P4的详细说明。
子像素P1由用于表现三比特的灰度的三个区段SG11至SG13构成。子像素P1具备由三个像素电极(第一至第三像素电极)PE11至PE13所构成的电极组(第一电极组)EG1。像素电极PE11配置于区段SG11的显示区域，像素电极PE12配置于区段SG12的显示区域，像素电极PE13配置于区段SG13的显示区域。在俯视观察中，各个像素电极PE11至像素电极PE13相互隔着遮光层BM而相对。
区段SG11的面积是相当于三比特的面积灰度中的最下位的比特(例如20)的显示区域。区段SG13的面积是相当于三比特的面积灰度中的最上位的比特(例如22)的显示区域。区段SG12的面积是相当于三比特的面积灰度中的中间的比特(例如21)的显示区域。通过这些区段SG11至SG13的组合而能够进行三比特的面积灰度显示。
区段SG12的面积比区段SG11的面积大，区段SG13的面积比区段SG12的面积大。同样地，像素电极PE12的面积比像素电极PE11的面积大，像素电极PE13的面积比像素电极PE12的面积大。区段SG11、区段SG12以及区段SG13的面积比例如是1:2:4(＝20:21:22)。或者，像素电极PE11、像素电极PE12以及像素电极PE13的面积比是1:2:4(＝20:21:22)。需要注意的是，像素电极PE11至PE13的面积比的组合或区段SG11至区段SG13的面积比的组合并不限定于上述的例子。
子像素P1具备由彩色滤光片CF11至CF13所构成的彩色滤光片CF1。彩色滤光片CF1例如是绿色彩色滤光片。在第三方向Z上，彩色滤光片CF1与电极组EG1相对，彩色滤光片CF11至CF13分别与像素电极PE11至PE13相对。在俯视观察中，在各自的彩色滤光片CF11至CF13之间配置有遮光层BM。彩色滤光片CF11至CF13既可以相互分离，也可以一体地形成。需要注意的是，电极组EG1以及彩色滤光片CF1与在图10中图示出的外围电路Cr1在俯视观察中重叠。
子像素P2由区段SG21至23构成，并具备由像素电极PE21至PE23所构成的电极组(第二电极组)EG2。子像素P2具备由彩色滤光片CF21至CF23所构成、且与电极组EG2重叠的红色的彩色滤光片CF2。子像素P3由区段SG31至33构成，并具备由像素电极PE31至PE33所构成的电极组(第三电极组)EG3。子像素P3具备由彩色滤光片CF31至CF33所构成、且与电极组EG3重叠的蓝色的彩色滤光片CF3。子像素P4由区段SG41至43构成，并具备由像素电极PE41至PE43所构成的电极组(第四电极组)EG4。子像素P4具备由彩色滤光片CF41至CF43所构成、且与电极组EG4重叠的白色的彩色滤光片CF4。
需要注意的是，在子像素P1至P4的颜色与RGBW不同的情况下，改变各自的彩色滤光片CF1至CF4的颜色即可。
图12是示出图10所示的主像素PX1中的电极组EG1至EG4的一结构例的平面图。
主像素PX1具有在第一方向X上延伸并位于子像素P1与P3之间以及子像素P2与P4之间的边界线(第一边界线)B1。此外，主像素PX1具有在第二方向Y上延伸并位于子像素P1与P2之间以及子像素P3与P4之间的边界线(第二边界线)B2。电极组EG1至EG4的布局并不特别限定，但在图示出的例子中，电极组EG3以及EG4具有以边界线B1为对称轴分别与电极组EG1以及EG2线对称的布局的结构。此外，电极组EG2以及EG4具有以边界线B2为对称轴分别与电极组EG1以及EG3线对称的布局的结构。此外，电极组EG1至EG4分别具有以边界线B1与边界线B2的交点XP为对称点而点对称的布局的结构。
接下来，以子像素P1为例说明电极组EG1的结构。省略其它电极组EG2至EG4的结构的说明。
像素电极PE11是四角形状，像素电极PE11的交叉的两边SD1以及SD2分别接近边界线B1以及B2。像素电极PE12是沿像素电极PE11的四边之中位于离开边界线B1以及B2的一侧并相交叉的两边SD3以及SD4所配置的L字型。像素电极PE13是沿像素电极PE12的与相邻于像素电极PE11的两边SD5以及SD6相对的其它两边SD7以及SD8所配置的L字形。像素电极PE11配置于像素电极PE12的靠近交点XP的一侧，像素电极PE13配置于像素电极PE12的离开交点XP的一侧。
由像素电极PE11以及PE12形成的图形(长方形)是像素电极PE11的相似形。由像素电极PE11至PE13形成的图形(长方形)是由像素电极PE11以及PE12形成的图形(长方形)的相似形。为此，能够抑制中间灰度中的子像素P1的发光区域的形状的变化。
上连接部(第一上连接部)CTb11将像素电极PE11与图10所图示的中继布线(第一中继布线)RL11电连接。上连接部(第二上连接部)CTb12将像素电极PE12与图10所图示的中继布线(第二中继布线)RL12电连接。上连接部(第三上连接部)CTb13将像素电极PE13与图10所图示的中继布线(第三中继布线)RL13电连接。上连接部CTb11至CTb13分别配置于像素电极PE11至PE13的与电极组EG3相邻一侧的端部，并沿边界线B1在第一方向X上排列。换言之，上连接部CTb11至CTb13配置于电极组EG1的在第二方向Y上的端部EEG1。在本实施方式中，端部EEG1相当于由图中的虚线包围的区域。
配置于电极组EG2的上连接部CTb21至CTb23配置在电极组EG2的与电极组EG4相邻一侧的端部，并沿边界线B1在第一方向X上排列。上连接部CTb11至CTb13以及上连接部CTb21至CTb23位于同一直线上。由于电极组EG1以及EG3的结构隔着边界线B1而线对称，因此，配置于像素电极EG3的上连接部CTb31至CTb33配置在电极组EG3的与电极组EG1相邻一侧的端部，并沿边界线B1在第一方向X上排列。至于配置于像素电极EG4的上连接部CTb41至CTb43也与上连接部CTb31至CTb33是同样的。上连接部CTb31至CTb33以及上连接部CTb41至CTb43位于同一直线上。
由上可知，在图示出的例子中，上连接部CTb配置于子像素P1至P4的在第二方向Y上的端部，配置于主像素PX1的在第二方向Y上的中央部，并在第一方向X上排列。
图13是示出图10所示的主像素电路CR1中的电路组CG1至CG4的一结构例的示意图。
在此，设像素电路PC形成于图中的由单点划线所示的区域。省略其具体的结构的图示，只要能够实现图8所示的等效电路，其也可以是任意的结构。在图示出的例子中，在第一方向X上排列的像素电路PC均具有同一布局的结构。此外，在第二方向Y上相邻的像素电路PC具有以在第一方向X上延伸的直线为对称轴而相互线对称的布局的结构。在图示出的例子中，信号线SL1至SL3相当于对称轴。在一例中，一个像素电路PC形成于由相邻的两根信号线SL和相邻的两根扫描线GL所划分出的区域，但并不限于该例子，也可以由用于供给电位FRP或者电位XFRP的布线等其它布线来划分。
像素电路PC11至PC13以及像素电路PC21至PC23分别形成于沿第一方向X的长度比沿第二方向Y的长度短的区域、且在第一方向X上排列。像素电路PC31至PC33以及像素电路PC41至PC43分别形成于沿第一方向X的长度比沿第二方向Y的长度短的区域、且在第一方向X上排列。
像素电路(第一至第三像素电路)PC11至PC13构成驱动子像素P1的电极组EG1的电路组(第一电路组)CG1。像素电路PC21至PC23构成驱动子像素P2的电极组EG2的电路组(第二电路组)CG2。像素电路PC31至PC33构成驱动子像素P3的电极组EG3的电路组(第三电路组)CG3。像素电路PC41至PC43构成驱动子像素P4的电极组EG4的电路组CG4。电路组CG2与电路组CG1在第一方向X上相邻，电路组CG4与电路组CG3在第一方向X上相邻。电路组CG3与电路组CG1在第二方向Y上相邻，电路组CG4与电路组CG2在第二方向Y上相邻。
在俯视观察中，在与像素电路PC对应的区域配置有在图8中说明过的锁存部LT和在图10中说明过的下连接部CTa。锁存部LT和下连接部CTa例如在第二方向Y上相邻地排列。接下来，以电路组CG1为例说明像素电路PC的结构。
像素电路PC11至PC13分别具备锁存部LT11至LT13和下连接部CTa11至CTa13。锁存部LT11至LT13在俯视观察中分别配置于像素电路PC11至PC13的中央部。下连接部(第一下连接部)CTa11将像素电路PC11与图10所图示的中继布线RL11电连接。下连接部(第二下连接部)CTa12将像素电路PC12与图10所图示的中继布线RL12电连接。下连接部(第三下连接部)CTa13将像素电路PC13与图10所图示的中继布线RL13电连接。下连接部CTa11至CTa13分别与锁存部LT11至LT13在第二方向Y上排列，在俯视观察中配置于比锁存部LT11至LT13更接近信号线SL1的位置。即、下连接部CTa11至CTa13分别配置于像素电路PC11至PC13的在第二方向Y上的端部中的、与相邻于电路组CG3的一侧相反一侧的端部EPC11至EPC13，并在第一方向X上排列。
电路组CG2具有与电路组CG1相同布局的结构，电路组CG3以及CG4具有以信号线SL2为对称轴与电路组CG1以及CG2线对称的布局的结构。即、配置于电路组CG2的下连接部CTa21至CTa23配置在比锁存部LT21至LT23更接近信号线SL1的位置，并在第一方向X上排列。下连接部CTa11至CTa13以及CTa21至CTa23位于同一直线上。配置于电路组CG3的下连接部CTa31至CTa33配置在比锁存部LT31至LT33更接近信号线SL3的位置。至于电路组CG4也与电路组CG3是同样的。下连接部CTa31至CTa33以及CTa41至CTa43在第一方向X上排列，并位于同一直线上。
由上可知，在图示出的例子中，配置于主像素电路CR1的下连接部CTa在电路组CG1至CG4中配置于第二方向Y上的端部，配置于主像素电路CR1的在第二方向Y上的两端部，并在第一方向X上排列。
在本结构例中，上连接部CTb以及下连接部CTa在第一方向X上排列。下连接部CTa以及上连接部CTb分别配置为同一直线状，并在第二方向Y上分开，因此能够确保在第一方向X上延伸的布线区域WR。为此，与布线区域WR分散的情况相比，能够配置更长的中继布线RL，能够将电极组EG1配置在更远离电路组CG1的位置。即、能够扩大在显示区域DA的俯视观察中与驱动部DR重叠的区域。
作为一例，配置于主像素PX1的上连接部CTb在各电极组EG1至EG4的第二方向Y上的端部处沿第一方向X排列配置，并在相当于主像素PX1的第二方向Y上的中央部的边界线B1附近沿边界线B1排列配置。此外，配置于主像素电路CR1的下连接部CTa配置在各电路组CG1至CG4的在第二方向Y上的端部，并排列于主像素电路CR1的在第二方向Y上的端部。为此，能够增宽布线区域WR在第二方向Y上的宽度。需要注意的是，在图10中图示出的例子中，由于主像素PX1在第二方向Y上与主像素电路CR1错开，因此电极组EG1在第二方向Y上与电路组CG1错开。其结果，能够进一步扩展供连接电极组EG1与电路组CG1的中继布线RL11至RL13配置的布线区域WR。
图14是示出显示面板PNL中的主像素PX以及主像素电路CR的配置例的图。
当在外缘部DAX附近使第一方向X的边框区域窄小化时，优选显示区域DA具有图示那样的区域R1以及R2。两个区域R1分别沿外缘部DAX配置。区域R2在第一方向X上位于显示区域DA的中央部，并位于区域R1之间。
在显示面板PNL中，多个主像素PX在第一方向X以及第二方向Y上排列配置，多个主像素电路CR也在第一方向X以及第二方向Y上排列配置。在区域R1中，主像素PX在俯视观察中与对应的主像素电路CR在第一方向X上错开。主像素PX与主像素电路CR在第一方向X上的错开D1在靠近区域R2的位置处小，在靠近外缘部DAX的位置处大。在与外围电路Cr1以及Cr3重叠的区域，主像素PX与主像素电路CR在第一方向X上的错开D1变得比主像素PX在第一方向X上的宽度WPX更大，如上述那样，主像素PX在俯视观察中与主像素电路CR分离。另一方面，在区域R2中，主像素PX在俯视观察中未在第一方向X上与对应的主像素电路CR错开。
在图示出的例子中，配置于区域R1的主像素PX的像素电极PE的布局的结构与配置于区域R2的主像素PX的像素电极PE的布局的结构同样。区域R1的主像素电路CR的布局的结构与区域R2的主像素电路CR的布局的结构同样，在第一方向X上排列的像素电路PC的布局的结构无论在区域R1还是在区域R2均是同样的。下连接部CTa跨区域R1以及R2而在第一方向X上排列。上连接部CTb跨区域R1以及R2而在第一方向X上排列，并在第二方向Y上与下连接部CTa分离。中继布线RL的布局的结构在区域R1与区域R2是不同的。区域R1的中继布线RL配置为在第一方向X以及第二方向Y上延伸的L字状，区域R2的中继布线RL配置为在第二方向Y上延伸的直线状。
在区域R1中，中继布线RL的密度高的区域和低的区域在第二方向Y上交替地排列。在接近下连接部CTa的区域中，在第一方向X上延伸的中继布线RL的密度高，在远离下连接部CTa的区域中，在第一方向X上延伸的中继布线RL的密度低。在中继布线RL的密度高的区域，与中继布线RL的密度低的区域相比，像素电极PE的与中继布线RL相对的一侧的相反侧的表面有时会隆起。即、有时会在多个像素电极PE的表面沿第二方向Y形成周期性的凹凸形状。这种情况下，由于像素电极PE的表面的凹凸将导致产生反射不匀，有可能在区域R1产生条纹状的显示不匀。但是，通过显示装置DSP具备图7A至7G图示出的散射层FS，从而能够使在像素电极PE反射的反射光散射，因此即使是图14图示出的结构例，也能够抑制区域R1中的显示不匀的产生。
[变形例]
接下来，说明在实施方式二中所示的结构的变形例。在以下的变形例中，也以子像素P1为例进行结构的说明，而省略子像素P2至P4的详细说明。需要注意的是，在这样的变形例中，也能得到与在实施方式二中所说明的同样的效果。
[第一变形例]
图15是示出图10所示的主像素PX以及主像素电路CR的结构的第一变形例的图。
本变形例与图10图示出的结构例的不同点在于，主像素PX1和主像素电路CR1未在第二方向Y上错开。在本变形例中，配置于主像素电路CR1的下连接部CTa与主像素PX1的像素电极PE在第一方向X上相对。
图16是示出图12所示的电极组EG1至EG4的结构的第一变形例的图。
在图16中图示出的电极组EG1至EG4是包括在图15中图示出的主像素PX1中的电极组。本变形例的像素电极PE11、PE21、PE31、PE41的位置与图12图示出的结构例不同。
三个像素电极PE11至PE13中最小的像素电极PE11配置于子像素P1的中央。中间大小的像素电极PE12沿像素电极PE11的交叉的两边SD1以及SD2而配置。最大的像素电极PE13沿像素电极PE11的其它的交叉的两边SD3以及SD4而配置。像素电极PE12配置于像素电极PE11的接近于交点XP的一侧，像素电极PE13配置于像素电极PE11的远离交点XP的一侧。
上连接部CTb11配置于像素电极PE11的中央部。上连接部CTb11至CTb13在电极组EG1的第二方向Y上的中央部沿第一方向X排列，并位于同一直线上。
[第二变形例]
图17是示出图12所示的电极组EG1至EG4的结构的第二变形例的图。
本变形例与图12图示出的结构例的不同点在于，像素电极PE11、PE21、PE31、PE41分别位于子像素P1至P4的接近于边界线B1一侧的相反侧。
像素电极PE11与边界线B2相邻而远离边界线B1。像素电极PE12是沿像素电极PE11的交叉的两边所配置的L字形。像素电极PE11的与像素电极PE12相邻的两边是与边界线B1相对一侧的一边以及与相邻于边界线B2的一侧相反一侧的一边。像素电极PE13是沿像素电极PE12的与相邻于像素电极PE11的两边相对的其它两边所配置的L字形。像素电极PE13与边界线B1以及B2相邻。
上连接部CTb11至CTb13分别配置于像素电极PE11至PE13的与相邻于电极组EG3的一侧相反一侧的端部。主像素PX1的上连接部CTb配置于主像素PX1的在第二方向Y上的端部，并在第一方向X上排列。
[第三变形例]
图18是示出图12所示的电极组EG1至EG4的结构的第三变形例的图。
本变形例与图12图示出的结构例的不同点在于，各像素电极PE的形状为带状。
像素电极PE11至PE13分别在第一方向X上排列，在第二方向Y上延伸并与边界线B1相邻。像素电极PE13远离边界线B2地配置。像素电极PE11位于像素电极PE13与边界线B2之间。像素电极PE12位于像素电极PE11与边界线B2之间。
上连接部CTb11至CTb13与在图17中所说明的变形例同样，配置于电极组CG1的与相邻于电极组CG3的一侧相反一侧的端部，并在第一方向X上排列。
接下来，在图19以及图20中图示了上连接部CTb未在第一方向X上排列的变形例。
[第四变形例]
图19是示出图10所示的主像素PX以及主像素电路CR的结构的第四变形例的图。
在图19中示出多个上连接部CTb的一部分不在第一方向X上排列而是在第二方向Y上错开的结构。进一步具体地，图19是在区域R1中上连接部CTb不在第一方向X上排列的结构的例子。此外，图19的子像素的布局与图16是同样的。
在图19图示出的变形例中，中继布线RL以避免相互干涉的方式而配置。在本变形例中，也如上述那样，能够得到与在图10中图示出的结构例同样的效果。
[第五变形例]
图20是示出图10所示的主像素PX以及主像素电路CR的结构的第五变形例的图。
在图20中示出多个上连接部CTb的一部分不在第一方向X上排列而是在第二方向Y上错开的结构。进一步具体地，图20是在区域R1中上连接部CTb不在第一方向X上排列的结构的例子。此外，图19的子像素的布局与图12是同样的。
在图20图示出的变形例中，中继布线RL以避免相互干涉的方式而配置。在本变形例中，也如上述那样，能够得到与在图10中图示出的结构例同样的效果。
[第六变形例]
图21是示出图10所示的主像素PX以及主像素电路CR的结构的第六变形例的图。
本变形例与图14图示出的结构例的不同点在于，配置于区域R2的电极组(第五电极组)EG5的布局的结构与配置于区域R1的电极组EG1的布局的结构不同。
主像素PX1配置于区域R1，主像素PX2配置于区域R2。主像素PX1以及PX2在第一方向X上排列。电极组EG1构成包括在主像素PX1中的子像素P1。电极组EG5构成包括在主像素PX5中、且与子像素P1显示相同颜色的子像素P5。在图示出的例子中，子像素P1以及P5是G像素，电极组EG1以及EG5都与绿色的彩色滤光片CF1(G)重叠。需要注意的是，在图示出的例子中，彩色滤光片CF1(G)在与电极组EG1重叠的区域以及与电极组EG5重叠的区域中分别一体地形成，但如图11所示，也可以在与电极组EG1重叠的区域以及与电极组EG5重叠的区域中分别设有多个彩色滤光片。
在图示出的例子中，电极组EG5按图16图示出的布局构成，电极组EG1按图18图示出的布局构成。构成电路组CG5的像素电路PC51至PC53构成为与电极组EG5的布局匹配。因此，子像素P5的下连接部CTa以及上连接部CTb配置于子像素P5的在第二方向Y上的中央部。下连接部CTa跨区域R1以及R2而在第一方向X上排列，但在区域R1与区域R2，上连接部CTb在第二方向Y上错开。
根据本变形例，能够在区域R1与区域R2改变与各自的电极组EG对应的上连接部CTb的位置。这种情况下，由于能够使区域R1中的中继布线RL的布局的自由度提高，因此能够使主像素PX1和主像素电路CR1配置于相互离得更远的位置。
[第七变形例]
图22是示出图10所示的主像素PX以及主像素电路CR的结构的第七变形例的图。
本变形例与图21的说明同样地，在区域R1与R2，电极组EG的布局的结构不同。在图示出的例子中，电极组EG5按在图12中图示出的布局构成，电极组EG1按在图17中图示出的布局构成。
在图22中所说明的变形例中，也能够得到与图21的说明同样的效果。
[第八变形例]
图23是示出图10所示的主像素PX以及主像素电路CR的结构的第八变形例的图。
本变形例与图21的说明同样地，在区域R1与R2，电极组EG的布局的结构不同。在图示出的例子中，电极组EG5按在图16中图示出的布局构成，电极组EG1按在图12中图示出的布局构成。
在图23中所说明的变形例中，也能够得到与图21的说明同样的效果。
[第九变形例]
图24是示出图10所示的主像素PX以及主像素电路CR的结构的第九变形例的图。
本变形例与在图14中所说明的结构例的不同点在于，俯视观察中的主像素PX1的面积与主像素PX2的面积不同。
将在俯视观察中与驱动部DR重叠的电极组EG1和与驱动部DR分离的电极组(第五电极组)EG5进行了比较的情况下，电极组EG1以及EG5在第二方向Y上的宽度相互相等。电极组EG1在第一方向X上的宽度是节距(间距)PT3，电极组EG5在第一方向X上的宽度是节距(间距)PT4。节距PT3的大小与节距PT4的大小不同，图示出的例子中节距PT3比节距PT4大。
根据这样的变形例，能够调整驱动部DR与主像素PX重叠的区域的大小。此外，能够使配置为与驱动部DR重叠的主像素PX的数量减少。
[实施方式三]
在本实施方式中，说明在实施方式一以及二中所说明的显示装置DSP的应用例。
图25是示出多显示器系统的结构例的图。
图示出的多显示器系统具备影像信号输出装置VD以及显示装置DSP1至DSP4。影像信号输出装置VD经由电缆而与显示装置DSP1至DSP4分别连接。显示装置DSP1至DSP4均与上述的本实施方式的显示装置DSP相同地构成。显示装置DSP1至DSP4分别具备显示区域DA1至DA4和安装部MT1至MT4。
在图示出的例子中，显示装置DSP1至DSP4以各自的安装部不配置于相邻的显示装置间那样的朝向而排列。即、显示装置DSP1以及DSP2在第一方向X上排列，显示装置DSP3以及DSP4在第一方向X上排列，显示装置DSP1以及DSP3在第二方向Y上排列，显示装置DSP2以及DSP4在第二方向Y上排列。不过，显示装置DSP1以及DSP3以各自的显示区域DA1以及DA3相邻的方式而配置，安装部MT1以及MT3均不位于显示区域DA1与DA3之间。同样地，显示装置DSP2以及DSP4也以各自的显示区域DA2以及DA4相邻的方式而配置。需要注意的是，在使用实施方式二中所示的显示装置DSP来构成多显示器的情况下，优选显示装置DSP以相互的区域R1靠近、即相互的DAX相对的方式配置。
根据这样的结构例，显示装置DSP1至DSP4各自的显示区域DA1至DA4接近并相邻。并且，各自的显示装置DSP1至DSP4正如上述那样被窄边框化，因此能够缩小相邻的显示区域DA1至DA4的间隔。为此，能够不易识别出显示区域DA1至DA4间的显示图像的间断，能够改善显示品质。
如以上所说明的那样，根据本实施方式，能够提供可实现窄边框化的显示装置。
对本发明的几个实施方式进行了说明，但这些实施方式仅为例示，并不意欲限定发明的范围。实际上，在本说明书中所说明的这些新的实施方式可以通过其它各种实施方式来实现，并且，在不脱离发明主旨的范围内，能够对本说明书中所说明的实施方式进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围、主旨内，同时包含在权利要求的范围所记载的发明及其同等的范围内。
下面附注根据本说明书中公开的结构而得到的显示装置的一例。
(1)
一种显示装置，具备：驱动部；第一像素电路，在俯视观察中与所述驱动部分离，并与所述驱动部电连接；第二像素电路，在俯视观察中比所述第一像素电路离所述驱动部更远，并与所述驱动部电连接；第一像素电极，在俯视观察中与所述驱动部重叠；第二像素电极，在俯视观察中与所述第一像素电路重叠；第一中继布线，将所述第一像素电路与所述第一像素电极电连接；以及第二中继布线，将所述第二像素电路与所述第二像素电极电连接。
(2)
根据(1)中所述的显示装置，还具备：第一绝缘膜，位于所述第一像素电路与所述第一中继布线之间以及所述第二像素电路与所述第二中继布线之间；第二绝缘膜，位于所述第一中继布线与所述第一像素电极之间以及所述第二中继布线与所述第二像素电极之间；第一下连接部，贯通所述第一绝缘膜，使所述第一像素电路与所述第一中继布线电连接；以及第一上连接部，贯通所述第二绝缘膜，使所述第一中继布线与所述第一像素电路电连接，所述第一像素电极在第一方向上与所述第一像素电路分离，所述第一下连接部在所述第一方向上与所述第一上连接部分离。
(3)
根据(2)中所述的显示装置，还具备第二下连接部，所述第二下连接部贯通所述第一绝缘膜，使所述第二像素电路与所述第二中继布线电连接，所述第一以及第二像素电路在所述第一方向上排列，所述第一以及第二下连接部在所述第一方向上排列。
(4)
根据(3)中所述的显示装置，还具备：第三像素电路，比所述第二像素电路离所述驱动部更远；第三像素电极，在俯视观察中与所述第三像素电路重叠，并与所述第三像素电路电连接；以及第三下连接部，贯通所述第一绝缘膜，使所述第三像素电路与所述第三像素电极电连接，所述第一下连接部以第一节距与其它下连接部在所述第一方向上相邻，所述第二下连接部以比所述第一节距大的第二节距与其它下连接部在所述第一方向上相邻。
(5)
根据(2)至(4)中任一项所述的显示装置，还具备：第四像素电路，在俯视观察中与所述驱动部分离，并与所述驱动部电连接；第四像素电极，在俯视观察中与所述第四像素电路在与所述第一方向交叉的第二方向上分离，并与所述驱动部重叠；以及第四中继布线，位于所述第一绝缘膜与所述第二绝缘膜之间，用于将所述第四像素电路与所述第四像素电极电连接。
(6)
根据(1)至(5)中任一项所述的显示装置，还具备具有遮光性的遮光部，该遮光部与所述第一以及第二中继布线位于同一层上，并与所述第一以及第二中继布线分离。
(7)
一种显示装置，具备：驱动部；第一电路组，具有分别与所述驱动部电连接的第一至第三像素电路，并在俯视观察中与所述驱动部分离；第一电极组，具有第一像素电极、面积比所述第一像素电极大的第二像素电极、和面积比所述第二像素电极大的第三像素电极，在俯视观察中，所述第一电极组与所述驱动部重叠；第一中继布线，将所述第一像素电路与所述第一像素电极电连接；第二中继布线，将所述第二像素电路与所述第二像素电极电连接；以及第三中继布线，将所述第三像素电路与所述第三像素电极电连接。
(8)
根据(7)中所述的显示装置，还具备：第一绝缘膜，位于所述第一像素电路与所述第一中继布线之间、所述第二像素电路与所述第二中继布线之间以及所述第三像素电路与所述第三中继布线之间；第二绝缘膜，位于所述第一中继布线与所述第一像素电极之间、所述第二中继布线与所述第二像素电极之间以及所述第三中继布线与所述第三像素电极之间；第一下连接部，贯通所述第一绝缘膜，使所述第一像素电路与所述第一中继布线电连接；第二下连接部，贯通所述第一绝缘膜，使所述第二像素电路与所述第二中继布线电连接；第三下连接部，贯通所述第一绝缘膜，使所述第三像素电路与所述第三中继布线电连接；第一上连接部，贯通所述第二绝缘膜，使所述第一中继布线与所述第一像素电极电连接；第二上连接部，贯通所述第二绝缘膜，使所述第二中继布线与所述第二像素电极电连接；以及第三上连接部，贯通所述第二绝缘膜，使所述第三中继布线与所述第三像素电极电连接，所述第一至第三像素电路在第一方向上排列，所述第一电极组在俯视观察中与所述第一电路组在第一方向上分离，所述第一至第三下连接部在所述第一方向上排列，并在俯视观察中分别与所述第一至第三上连接部也在与所述第一方向交叉的第二方向上分离。
(9)
根据(8)中所述的显示装置，所述第一至第三上连接部配置于所述第一电极组的在所述第二方向上的端部，并在所述第一方向上排列。
(10)
根据(8)或(9)中所述的显示装置，还具备：第二电路组，与所述第一电路组在所述第一方向上相邻；以及第三电路组，与所述第一电路组在所述第二方向上相邻，所述第二电路组与所述第一电路组具有相同布局的结构，所述第三电路组具有以在所述第一方向上延伸的直线为对称轴与所述第一电路组线对称的布局的结构，所述第一至第三下连接部分别配置于所述第一至第三像素电路的与相邻于所述第三电路组的一侧相反一侧的端部。
(11)
根据(7)至(10)中任一项所述的显示装置，所述第一像素电极是四角形状，所述第二像素电极是沿所述第一像素电极的交叉的两边而配置的L字形，所述第三像素电极是沿所述第一像素电极的其它两边而配置的L字形。
(12)
根据(7)至(10)中任一项所述的显示装置，所述第一像素电极是四角形状，所述第二像素电极是沿所述第一像素电极的交叉的两边而配置的L字形，所述第三像素电极是沿所述第二像素电极的与相邻于所述第一像素电极的两边相对的其它两边而配置的L字形。
(13)
根据(7)至(10)中任一项所述的显示装置，所述第一至第三像素电极在第一方向上排列，并分别在与所述第一方向交叉的第二方向上延伸。
(14)
根据(7)至(13)中任一项所述的显示装置，还具备：第二至第四电极组，与所述第一电极组属于相同主像素；以及第一边界线，位于所述第一电极组与所述第三电极组之间、且位于所述第二电极组与所述第四电极组之间，所述第三电极组具有以所述第一边界线为对称轴与所述第一电极组线对称的布局的结构，所述第四电极组具有以所述第一边界线为对称轴与所述第二电极组线对称的布局的结构。
(15)
根据(7)至(14)中任一项所述的显示装置，还具备：第二至第四电极组，与所述第一电极组属于相同主像素；以及第二边界线，位于所述第一电极组与所述第二电极组之间、且位于所述第三电极组与所述第四电极组之间，所述第二电极组具有以所述第二边界线为对称轴与所述第一电极组线对称的布局的结构，所述第四电极组具有以所述第二边界线为对称轴与所述第三电极组线对称的布局的结构。
(16)
根据(7)至(15)中任一项所述的显示装置，还具备第五电极组，所述第五电极组在俯视观察中与所述驱动部分离，并与和所述第一电极组相同颜色的彩色滤光片重叠，所述第五电极组具有与所述第一电极组不同的布局的结构。
(17)
根据(7)至(16)中任一项所述的显示装置，还具备在俯视观察中与所述驱动部分离的第六电极组，所述第一电极组在俯视观察中与所述第一电路组在第一方向上分离，所述第六电极组在所述第一方向上的宽度与所述第一电极组在所述第一方向上的宽度不同。
(18)
根据(7)至(17)中任一项所述的显示装置，所述第一电极组在俯视观察中与所述第一电路组在第一方向上分离，并且，相对于所述第一电路组还在与所述第一方向交叉的第二方向上错开。
(19)
一种显示装置，具有：驱动部；第一电路组，具有分别与所述驱动部电连接的第一至第三像素电路；第一电极组，具有第一像素电极、面积比所述第一像素电极大的第二像素电极和面积比所述第二像素电极大的第三像素电极；第一中继布线，将所述第一像素电路与所述第一像素电极电连接；第二中继布线，将所述第二像素电路与所述第二像素电极电连接；第三中继布线，将所述第三像素电路与所述第三像素电极电连接；第一上连接部，将所述第一中继布线与所述第一像素电极电连接；第二上连接部，将所述第二中继布线与所述第二像素电极电连接；第三上连接部，将所述第三中继布线与所述第三像素电极电连接；第一下连接部，将所述第一像素电路与所述第一中继布线电连接；第二下连接部，将所述第二像素电路与所述第二中继布线电连接；以及第三下连接部，将所述第三像素电路与所述第三中继布线电连接，所述第一至第三上连接部排列配置于所述第一电极组的端部。
(20)
根据(19)中所述的显示装置，还具备：第二至第四电极组，与所述第一电极组属于相同主像素；以及第一边界线，位于所述第一电极组与所述第三电极组之间、且位于所述第二电极组与所述第四电极组之间，所述第三电极组具有以所述第一边界线为对称轴与所述第一电极组线对称的布局的结构，所述第四电极组具有以所述第一边界线为对称轴与所述第二电极组线对称的布局的结构。
(21)
根据(1)至(20)中任一项所述的显示装置，还具备：第一基板；以及第二基板，与所述第一基板相对配置，在所述第一基板配置有所述第一像素电极，在所述第二基板配置有与所述第一像素电极相对并使来自特定方向的入射光散射的各向异性散射层。
(22)
根据(1)至(20)中任一项所述的显示装置，还具备：第一基板；以及第二基板，与所述第一基板相对配置，在所述第一基板配置有所述第一像素电极，在所述第二基板配置有与所述第一像素电极相对并使无论来自于哪一方向的入射光都散射的各向同性散射层。

Claims (5)

1.一种显示装置，具备：
驱动部；
第一像素电路，在俯视观察中与所述驱动部分离，并与所述驱动部电连接；
第二像素电路，在俯视观察中比所述第一像素电路更远离所述驱动部，并与所述驱动部电连接；
第一像素电极，在俯视观察中与所述驱动部重叠且不与所述第一像素电路重叠；
第二像素电极，在俯视观察中与所述第一像素电路重叠；
第一中继布线，将所述第一像素电路与所述第一像素电极电连接；
第二中继布线，将所述第二像素电路与所述第二像素电极电连接；
具有遮光性的遮光部，所述遮光部与所述第一中继布线以及所述第二中继布线位于同一层上，并与所述第一中继布线以及所述第二中继布线分离；
第一基板；以及
第二基板，与所述第一基板相对配置，
在所述第一基板配置有所述第一像素电极，
在所述第二基板配置有各向异性散射层，所述各向异性散射层与所述第一像素电极相对，并使来自特定方向的入射光散射。
2.根据权利要求1所述的显示装置，还具备：
第一绝缘膜，位于所述第一像素电路与所述第一中继布线之间以及所述第二像素电路与所述第二中继布线之间；
第二绝缘膜，位于所述第一中继布线与所述第一像素电极之间以及所述第二中继布线与所述第二像素电极之间；
第一下连接部，贯通所述第一绝缘膜，使所述第一像素电路与所述第一中继布线电连接；以及
第一上连接部，贯通所述第二绝缘膜，使所述第一中继布线与所述第一像素电极电连接，
所述第一像素电极与所述第一像素电路在第一方向上分离，
所述第一下连接部与所述第一上连接部在所述第一方向上分离。
3.根据权利要求2所述的显示装置，其中，
所述显示装置还具备第二下连接部，所述第二下连接部贯通所述第一绝缘膜，使所述第二像素电路与所述第二中继布线电连接，
所述第一像素电路以及所述第二像素电路在所述第一方向上排列，
所述第一下连接部以及所述第二下连接部在所述第一方向上排列。
4.根据权利要求3所述的显示装置，其中，
所述显示装置还具备：
第三像素电路，比所述第二像素电路更远离所述驱动部；
第三像素电极，在俯视观察中与所述第三像素电路重叠，并与所述第三像素电路电连接；以及
第三下连接部，贯通所述第一绝缘膜，使所述第三像素电路与所述第三像素电极电连接，
所述第一下连接部以第一节距与其它下连接部在所述第一方向上相邻，
所述第三下连接部以比所述第一节距大的第二节距而与其它下连接部在所述第一方向上相邻。
5.根据权利要求2所述的显示装置，其中，
所述显示装置还具备：
第四像素电路，在俯视观察中与所述驱动部分离，并与所述驱动部电连接；
第四像素电极，在俯视观察中与所述第四像素电路在与所述第一方向交叉的第二方向上分离，并与所述驱动部重叠；以及
第四中继布线，位于所述第一绝缘膜与所述第二绝缘膜之间，用于将所述第四像素电路与所述第四像素电极电连接。
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