JP2007293329A - 表示装置 - Google Patents

Abstract

【課題】 デルタ画素配列の有機ＥＬ表示装置は信号線が屈曲するため高密度化が困難である。
【解決手段】 画素回路を伴った表示素子が行方向に異なる３色の周期でかつ列方向に前記の色を１．５列ずらせて配列した表示部と、表示部の行ごとに設けられた走査線および列ごとに設けられた信号線と、列ごとの表示信号を出力する列制御回路とを有する表示装置において、画素回路は、同じ回路要素配置パターンを持ち、表示素子の配列に対して行方向に位置をずらせてその結果列方向に整列し、かつ信号線の一方側でのみ前記信号線に接続される。
【選択図】 図１

Description

本発明はアクティブマトリクス型表示装置に関するものである。

エレクトロルミネッセンス素子（以後ＥＬ素子と言う）は、電流が注入されて発光する自発光型素子である。アクティブマトリクス型ＥＬ表示装置では、ＥＬ素子をマトリクス状に配列させて画素とし、各画素にＥＬ素子に電流を供給する画素回路が設けられている。

多くの画素回路は走査線と信号線で制御される。走査線は行方向の画素回路に共通に設けられ、それらの画素回路に接続されて、行ごとに画素回路を選択する信号が印加される。信号線は列方向に画素回路に接続され、画像情報に対応する信号が印加される。

特許文献１には、電流信号を供給する信号線と電圧信号を供給する信号線の２本の信号線が設けられた画素回路が提案されている。

画素の配列は、列方向に直線的に並んだストライプ配列と、１つのカラー表示単位を構成するＲＧＢ３画素がデルタ形に配置したデルタ配列の２種類がある。画素数が少ない小型表示装置においては、精細度向上のためデルタ配置の画素配列が多用されている。

図６にデルタ配列の例を示す。デルタ配列は、行方向にＲＧＢの画素が１つの周期として周期的に並び、隣り合う行の間ではこの周期配列が１．５画素だけずれている。

デルタ配列のカラー表示装置は、１つの行の隣り合うＲ画素Ｒ１とＧ画素Ｇ１とが、そのすぐ下の行のＢ画素Ｂ１と組をなして１つのカラー表示単位となり、その隣のＢ画素Ｂ２が、すぐ下の行のＲ画素Ｒ２とＧ画素Ｇ２と組んで１つのカラー表示単位になる。

図６には走査線Ｘ１，Ｘ２，・・と信号線Ｙ１，Ｙ２，・・・も描かれている。

透過型の液晶表示装置においては、画素の開口率を高めるために、走査線と信号線は画素と画素の間に配置される。デルタ配列のマトリクス表示装置では、走査線は直線状に設けることができるが、信号線は、画素と画素の間を縫って屈曲して這わせなければならない。また、同じ色の画素を１つの信号線で接続するためには、画素回路との接続個所Ｃ１，Ｃ２が行ごとに反対側にくる。

信号線との接続位置が行ごとに反転するために、画素回路パターンも反転して配置される。このため、厳密には、画素回路を構成するＴＦＴ素子の特性に１行おきのばらつきが生じる。一様な表示特性を持つためには、反転のない一様な画素回路パターンが望ましい。

反射型の液晶表示装置や、トップエミッション方式のＥＬ表示装置においては、画素回路が透過光を遮らないので、信号線を画素間に配置する必要はなく、画素領域を横切って直線的に延ばすこともできる。しかし、ＥＬ表示装置では、画素回路が数個のトランジスタを含み、また大きな電流が流れるために幅の広い電源配線が必要である。このため、画素密度が高くなると、画素回路が画素領域全体を閉めるようになる。その場合は、信号線を画素領域の中央近くを横切って直線的に配置することは困難になり、やはり画素回路パターンの辺に沿って屈曲した配線になってしまう。

特許文献２は、デルタ配列の画素をもつトップエミッション方式のＥＬ表示装置を提案している。同装置は、行方向の画素配列のピッチを画素回路ピッチの２倍にして、代わりに列方向の画素配列のピッチを画素回路のピッチの１／２にするもので、それにより、画素がデルタ配列であっても、画素回路をストライプ状に直線配列にすることができる。また信号線も屈曲させず直線にすることができる。
ＵＳ特許公開２００４−００６６３５７号明細書 ＵＳ特許６７６８４８２号明細書

画素配列ピッチをさらに細かくしていくと、画素回路はさらに高い密度で配置しなければならないから、画素回路を構成するトランジスタや配線の寸法は極端に小さくする必要がある。回路要素や配線の寸法は製造時の歩留まりを確保するために下限が決められており、画素回路ピッチを画素ピッチより細かくすることは、高精細化に際して必要以上に不利を生じる。

本発明は、上記課題を解決することを目的とする。

本発明は、行方向と列方向に画素が配列した表示装置であって、
複数の色のいずれかを呈し、行方向に周期的な色で、かつ隣接行に対して非整数画素ピッチずれて配列して画素を構成する表示素子と、前記表示素子の各々を駆動する画素回路と、前記画素回路に行選択信号を伝達する走査線と、前記画素回路に表示信号を伝達する信号線と、を有し、
前記画素回路は、回路を構成する要素の配置が少なくとも列方向で合同であり、前記配置が前記表示素子に対して相対的に、隣接行で互いに逆方向に変位しており、それにより前記画素回路が列方向に整列しており、
前記信号線は、前記画素が配列する領域内で列方向に直線的な配線であり、各信号線が前記列方向に整列した１列の画素回路にのみ接続されていることを特徴とする。

本発明の表示装置は、デルタ配列の画素に対して回路のレイアウトを単純化し、回路特性のばらつきをなくすことができるため、アクティブマトリクス型表示装置の高精細化及び表示画質の向上に貢献できる。

＜表示装置の構成＞
まず、本発明が適用されるアクティブマトリクス型のカラー表示装置について説明する。

アクティブマトリクス型の表示装置は、表示単位が行方向と列方向に配列したもので、カラー表示における表示単位は、各々が赤緑青（ＲＧＢ）いずれかの色を呈する三色の表示素子の組から構成される。

以下の説明においては、表示単位を構成する３個の表示素子はデルタ配列をなしており、隣接行の表示素子は行方向に画素ピッチの１．５倍だけシフトしている。

アクティブマトリクス表示装置においては、表示素子がそれぞれ駆動回路を伴っている。以下、個々の表示素子を画素といい、それを駆動する回路を画素回路という。多くの有機ＥＬ表示装置では、画素回路は基板上で表示素子とは別の層にあり、絶縁層で隔てられている。

図３は、アクティブマトリクス表示装置の回路構成を示す図である。

画素回路２の配置は全体として表示部１を構成する。マトリクス状に画素回路２が配置され各々の画素回路２には対応する対応する列の信号線４と走査線７が接続される。

走査線７の制御信号によって、該当行の画素部は一斉に対応する信号線４に供給される表示信号を画素回路２に取り込み、走査信号が次行に移行した後、各々の画素回路２に接続されている表示素子（不図示）を、取り込んだ表示信号に応じた輝度で点灯させる。

各走査線７の走査信号つまり行選択信号は行レジスタ６で発生させる。行レジスタ６は、行シフトレジスタの１つの段を構成するレジスタで、行クロックＫＲと行走査開始信号ＳＰＲが入力される行数分のシフトレジスタからなる。

各信号線４に供給される各列の表示信号は、列数分の列制御回路３によって生成される。３列ごとに配列されるＲＧＢ三原色の表示素子に対応して、列制御回路３も同じ周期で３色の信号を出力する。

各列の列制御回路３は、映像信号ＶＩＤＥＯとサンプリング信号ＳＰ及び水平制御信号８によって所望の表示信号を各列の信号線４に供給する。

制御回路９には映像信号ＶＩＤＥＯ９の水平同期信号ＳＣが入力され水平制御信号８を生成する。

サンプリング信号ＳＰは、列制御回路３の１／３の段数のシフトレジスタの各段のレジスタ（以下、列レジスタという）５によって生成される。列レジスタ５には、列クロックＫＣと列走査開始信号ＳＰＣ及び主に列レジスタのリセット動作を行う水平制御信号８が入力される。

図４は、特許文献１にＥＬ表示装置の画素回路例として開示されている回路である。

画素回路２は、ＥＬ素子に流す駆動電流を制御する駆動ＴＦＴ（Ｍ４１）と、スイッチとなるＴＦＴ（Ｍ４２，Ｍ４３，Ｍ４４）と、駆動ＴＦＴのゲートソース端子間の容量（Ｃ４１）とで構成されている。さらに、配線としては、行方向（図４では縦方向）に２本の走査線Ｐ３，Ｐ４と電源線Ｖｃｃがあり、列方向（図４では横方向）には信号線ｉ（ｄａｔａ）が走っている。電源Ｖｃｃが列方向に伸びていてもよい。

Ｐ３とＰ４に選択パルスが入ると、Ｍ４２とＭ４３がオンになり、Ｍ４４はオフになる。このとき、信号線ｉ（ｄａｔａ）から信号電流がＭ４１に流れ、電流に応じた電圧が容量Ｃ４１に充電される。Ｐ３、Ｐ４が非選択状態になると、Ｍ４２とＭ４３はオフ、Ｍ４４がオンになり、容量Ｃ４１に保持された電圧に応じて、駆動ＴＦＴＭ４１を通してＥＬに電流が流れ、ＥＬ素子が発光する。

図４では、画素回路２が３個の薄膜トランジスタ（以下ＴＦＴという）と、１個の容量と、他の画素回路と共有する走査線、信号線、電源線の３つの配線とから構成されている。実際にはこれらの回路要素の間の接続を取るためのコンタクトエリアが必要である。

図４のＡは、ＥＬ素子ＥＬに電流が注入される端子を示し、Ｍ４４のドレイン電極とＥＬのアノードとの間の接続部である。Ｂは信号線ｉ（ｄａｔａ）から画素回路２に電流信号が供給される接続点を示す。

以下、実施例と比較例によって本発明を説明する。

（実施例１）
（１−１．画素回路）
図１は、デルタ配列のマトリクス表示装置に本発明を適用した第１の例である。画素回路は図４に例示したものであり、列方向に１本の信号線、行方向には２本の走査線が走っている。

図１（ａ）はＥＬ素子のデルタ配列を示している。ＥＬ素子１０１（Ｒ，Ｇ，Ｂの符号がついた内側の小さい長方形）は、１つの色のＥＬ素子の発光領域を表している。ＥＬ素子は下層の画素電極１０２（外側の大きい長方形）と上の層の共通電極（不図示）とそれらに挟まれたエレクトロルミネセント層を少なくとも含む。ＥＬ素子の発色はＲＧＢの３種類である。行方向にこの３色が周期的に表れる。隣り合う行に属する同色の発光領域は、行方向に１．５画素ピッチだけずれて（オフセットして）配置されている。

図１（ｂ）は、画素回路の配置を表す図である。ｒ、ｇ、ｂの符号がついた矩形領域１００は、図４に示した画素回路の構成要素である、ＴＦＴ、容量、それらを結ぶ結線などの回路要素が配置されたエリアを示している。以下これを画素回路領域または単に画素回路という。

「画素回路」は本来、回路図で表される電気的な結線をいうものであるが、本明細書においては、その本来の意味と、具体的に実装された回路の両方の意味に用いられる。「画素回路領域」という場合は、後者の意味の「画素回路」、すなわち基板上に薄膜などで形成された回路要素の集まりである「画素回路」が、基板上で占める領域を指す。「画素回路領域」を、その領域にある回路要素の集合の意味で「画素回路」と呼ぶこともある。

画素回路領域１１０は必ずしも矩形でなくてよいが、上層のＥＬ素子に対応しているから、同じ形で、かつ行方向にはＥＬ素子１０１と同じピッチで配列している。画素回路領域が矩形でない場合は、各領域の代表点（例えば左上端）を取ると１つの格子を形成するから、図１（ｂ）はその格子を示したものと考えればよい。

図１（ａ）（ｂ）に示すように、表示素子１０２のデルタ配列に対して、画素回路領域１１０の配列が矩形格子をなすことが本発明の表示装置の特徴である。

図１（ｂ）では矩形領域１１０の内部は詳しく描かれていないが、画素回路と画素電極とのコンタクト部１０３（以下、コンタクトＡという）と、画素回路と信号線とのコンタクト部１１２（以下、コンタクトＢという）の位置が示されている。

図１（ｂ）の画素回路領域１１０は、図１（ａ）のＥＬ素子の下に絶縁層（不図示）を挟んで配置されている。図１（ａ）の点線で示した格子が、ＥＬ素子１０２の下層にある画素回路領域１１０の位置を示しており、図１（ｂ）の矩形の画素回路領域１１０の格子に一致するものである。

画素回路領域１１０にある画素回路（これを単に画素回路１１０という）は、ＥＬ素子１０１の画素電極１０２にコンタクトＡ１０３で接続されている。コンタクトＡ１０３は、絶縁層（不図示）に開けられたコンタクトホールであって、下層の画素回路の駆動ＴＦＴ（図４のＭ４４）のドレイン電極を上層の画素電極１０２に接続する。

図４のＡで示された画素回路１１０の電流出力端は、図１（ａ）（ｂ）のコンタクトＡ１０３に対応する。図４のＢで示された信号入力端は、図１（ｂ）ではコンタクトＢ１１２で示されている。

図１（ａ）と（ｂ）に示すように、画素回路領域１１０とＥＬ素子１０１および画素電極１０２とは、相対的に位置がずれている。ただし、画素回路と画素電極１０２はコンタクトＡ１０３で電気的に接続されている必要があるので、図１（ａ）のように部分的に重なっていなければならない。

画素回路領域１１０とＥＬ素子１０１（および画素電極１０２）との位置関係は、以下のように決められている。

１つの行、例えば図１（ａ）の一番目の行では、画素回路領域１１０がＥＬ素子１０１に対して右に画素ピッチより少ない距離（これをｘとする。ｘの単位は１画素ピッチである。）だけずれている。次の行、図１（ａ）の２番目の行では、画素回路領域１１０はＥＬ素子１０１に対して左にずれている。このずれは（１／２−ｘ）になるように設定されている。ここでｘは０＜ｘ＜１／２の範囲にある。３行目以降は１，２行目の繰り返しである。

このように画素のＥＬ素子１０１と画素電極１０２のデルタ配置に対して、画素回路１１０の領域は隣接行で逆方向に相対的に位置がずれている、すなわち変位している。変位距離の合計は１／２画素ピッチである。

この変位の結果、画素回路領域１１０は、行方向のみならず列方向にも整列し、直線的に並ぶ。図１（ａ）（ｂ）で示すように、画素回路領域１１０は碁盤の目をなしている。

ＥＬ素子１０１の配置は隣接行で１．５画素ピッチのずれがあるので、第１行のＲ画素と第２行のＢ画素が１／２画素ピッチずれた位置関係にある。

したがって、直線的に整列した画素回路１１０は、それらが駆動するＥＬ素子の色に関して区別すると、ｒ画素回路の次の行にｂ画素回路が、ｇ画素回路の次の行にｒ画素回路が、ｂ画素回路の次の行にｇ画素回路が置かれることになる。（以下、大文字のＲ、Ｇ、ＢでＥＬ素子１０１と画素電極１０２で構成される画素の色をあらわし、小文字のｒ、ｇ、ｂで画素回路１１０が駆動するＥＬ素子の色を表すことにする。図１（ａ）のＥＬ素子に付加されたＲＧＢ、図１（ｂ）の画素回路に付加されたｒｇｂはこの意味である。）
画素回路領域１１０をＥＬ画素に対してずらせる距離ｘは、画素回路１１０内のコンタクトＡ１０３の位置によって決まる。

画素回路１１０のトランジスタなどの配置パターン（以下画素回路パターンともいう）がすべての画素で合同（反転させないで重ねると同一になる２つの形状を合同の関係にあるという）であるとすると、画素回路領域１１０内でのコンタクトＡ１０３の位置は（ＴＦＴ４３のドレイン位置として）決まっている。

これが画素回路領域１１０の左右方向の真中にあるときは、画素回路を１／４画素ピッチずつ隣接行で逆方向にずらせる。これにより、ＥＬ画素の画素電極１０２に対するコンタクトＡ１０３の位置は、隣接する行でちょうど左右対称の位置になる。

コンタクトＡ１０３が画素回路領域１１０内で中央になく、左にずれているときは、それに対して奇数行（ＥＬ素子の配置に対して右方向にずらせる行）の画素回路領域１１０のシフト量を１／４より大きく、偶数行（ＥＬ素子の配置に対して左方向にずらせる行）の画素回路領域１１０のシフト量を１／４より小さくする。コンタクトＡ１０３が右にずれているときは、その逆である。

いずれの場合も、ずらせる方向が隣接行で逆向きで、ずらせる距離の合計が１／２画素ピッチになるという条件のもとで、偶数行と奇数行とでコンタクトＡの位置が左右対称になるように移動距離ｘを決める。

画素内のＥＬ発光層の厚さは一定ではなく分布を持っているので、画素電極からみてコンタクトホールであるコンタクトＡが非対称な位置にあると、画素電極面内の電流経路の違いから発光強度に差が生じる。この差は行単位で生じるので表示むらとして目に見えやすい。コンタクトＡを左右対称に配置することにより、電流分布も対象になり、差は解消される。

以上、画素配列が隣接行で１．５画素ピッチずれているとして説明したが、１．６画素ピッチ、０．５画素ピッチなどの非整数画素ピッチずれた画素配列に対して同じように画素回路領域をずらせることができる。いずれの場合も、各行でずらせる距離ｘは１画素ピッチ以内でなければならない。それ以上ずらせると、画素回路領域と表示素子領域の重なり部分がなくなり、コンタクトホールによる電気的接続ができなくなる。コンタクトホールの大きさつまり行方向の寸法（画素ピッチを単位としてａとする）を考慮すると、ずらせる距離ｘはさらに制限され，ｘ＜（１−ａ）となる。実際上はｘは高々１／２程度と考えられる。

なた、上の説明では隣接行のシフト量の和を１／２画素ピッチとしたが、これも画素配列の隣接行のずれによって異なる。シフト量の和は、画素配列のずれと同じか、またはそのの小数部分に等しい。１．６画素ピッチのずれならシフト量の和は１．６画素ピッチまたは０．６画素ピッチである。コンタクトホール幅の制限を考えると、実際上は小数部分がシフト量の和になる。

（１−２．信号線）
色の違いを見ると、画素回路１１０の配列は隣接行で１画素ピッチのずれがある。しかし、行方向だけでなく列方向にも直線的に整列しているので、信号線１１１は画素回路領域１１０の縁に沿って直線的に配置することができる。図１（ｂ）には直線で配置された信号線が描かれている。ただし、信号線を直線にするのは、画素の配列する領域すなわち表示部においてであって、周辺領域では必ずしも直線である必要はない。

信号線１１１は一定の幅で列方向に形成されるので、折れ曲がった配線になると実装パターンとして広い面積が必要になるが、直線にすることで占有面積を小さくすることができる。

信号線１１１と画素回路領域１１０とは、図４でＢとして示した節点で接続されている。図１（ｂ）ではこれを信号線１１１と画素回路領域１１０とのコンタクトＢ１１２で示した。接続部１１２は、図４のトランジスタＭ４３のドレイン電極と信号線１１１との接続である。通常のＴＦＴ製造プロセスではドレイン電極と信号線は同一の金属層で形成されているので、コンタクトＢ１１２は絶縁層に開けたコンタクトホールではなく、信号線の形状（パターン）をＭ４３ドレイン位置へ延長したものである。

コンタクトＢ１１２の位置は、画素回路のトランジスタＭ４３の位置によるので、必ずしも図１（ｂ）に示したような位置にあるわけではない。しかし、同一の画素回路パターンであればコンタクトＢの位置は同じになる。

画素回路パターンを少なくとも列方向の画素で同一に揃えることは、画素回路領域１１０が直線的に整列している今の場合には容易である。直線に整列せず位置がずれていると、直線の信号線に対する画素回路内の回路要素の位置関係が行ごとに違ってくるので、パターンを同一にすることが困難になる。

コンタクトＢ１１２の位置がそろっていると、信号線はその片側、つまり延長方向に向かって右側、左側のいずれか一方で画素回路とコンタクトを取ることができる。図１（ｂ）は延長方向に向かって右側でのみコンタクトを取った例を示している。

隣接行では画素回路が１画素ピッチずれているだけなので、１本の信号線の両側で、行ごとに交互に画素回路との接続を取ることにより、１つの信号線を１つの色の画素回路に接続することもできる。しかし、その場合は行ごとに信号線１１１からコンタクトＢ１１２までの距離に遠近が生じるか、または画素回路のパターンを反転させることになる。これは、行ごとに画素回路の特性を異ならせるため、表示品位に影響が生じるおそれがある。

信号線１１１は列制御回路１２０から出力される表示信号１２１を画素回路１１０に伝達する。信号線１１１と列制御回路１２０の間に、各信号線ごとにスイッチ１２２が設けられている。全てのスイッチ１２２は連動しており、共通の制御線１２３の信号で一斉に切替えられるようになっている。

スイッチ１２２は、列制御回路１２０の側すなわち信号入力側で２つの端子を持ち、いずれかが出力端子つながっている。出力端子はそのまま信号線１１１になる。

列制御回路の１つのｒ出力１２１は、１つのスイッチ１２２の一方の入力端子に接続され、その隣の列制御回路のｇ出力１２１は、同じスイッチのもう一方の入力端子に接続されている。ｇ出力は同時に、その隣のスイッチの入力端子にも接続されている。

このように、隣どうしのスイッチ１２２は１つの列制御信号出力１２１を共通の入力とし、それをいずれか一方のスイッチの出力端子に出力する。この結果、各々の列制御信号出力１２１は、１つずつ異なる信号線に出力され、スイッチ１２２の切り替えによって１列ずれた隣の信号線１１１に出力される。

隣り合うスイッチは連動しているので、共有した入力が２本の信号線に同時に出て行くことはない。したがって、列制御回路１２０の出力１２１は常に信号線と１対１に接続される。

スイッチ１２１は、走査線が各行を順次走査するのに同期して切替えられる。奇数行が走査されているときは一方の側に倒れ、偶数行が走査されているときは他方の側に倒れる。

図１（ｂ）の一番上の行を奇数行、その次を偶数行とすると、第１行が選択されると、ｒの列制御信号出力１２１がスイッチ１２２と信号線１１１を通ってｒ画素回路に供給される。行選択が第２行に移ると、同じ信号線上では、ｇの列制御信号出力がスイッチと信号線を通って第２行のｂ画素回路に供給される。他の信号線の動作も同様である。

このように、スイッチ１２２を１行ごとに切替えることにより、１つの列制御回路の出力が常に同じ色の画素に送られるようになる。これにより列制御回路１２０の中で信号を入れ替える必要がなく、列制御回路の構成が簡略化できる。

行順次で選択するノンインターレース駆動方式の場合は、上記の説明のとおり、各スイッチを行走査期間単位で切り換える。

１行おきに飛び越して選択するインターレース駆動方式の場合は、１つのフィールドでは信号線は１つの色の画素回路に接続され、次のフィールドでも先のフィールドとは異なる１つの色の画素回路に接続されなければならない。したがってスイッチ１２２はフィールド単位で切り換えられる。

本実施例の画素回路は、回路要素のレイアウトが全て同形である。これは、画素を整列させた結果、画素とのコンタクトが片側で可能になったためである。パターンの反転がないので、行単位での回路特性のむらも解消できる。さらに、画素回路がストライプ状に整列した配置になっているので、列の端部に余分なはみ出しがない。また、スイッチ１２２は、簡単な回路で実現でき、表示装置の額縁及び外形サイズの増加はほとんどない。

実施例１では、列制御回路と信号線の間にスイッチを設けたが、このスイッチをなくして列制御回路の出力を直接信号線につなぎ、列制御回路に入力するデータのほうを１行ごとに１列ずらせたデータにすることも出来る。

（比較例１）
図７（ａ）（ｂ）は、画素回路１１０が１つの信号線１１１の左側と右側に１行おきに配置される表示装置のレイアウトパターンである。各画素回路の回路要素配置パターンは行ごとに反転されている。

画素回路と画素電極の関係は、デルタ配置の画素電極に対して、画素回路を１つの行では右に１／４画素ピッチ、次の行は左に１／４画素ピッチ動かしたものである。

この配置では、各信号線は同じ色の画素回路に接続されるので、スイッチ１１２を設ける必要がない。

行ごとに画素回路の特性の差が生じないように画素回路１１０の回路要素のレイアウトパターンを全て合同にすることもできる。

しかし、そのときはコンタクト１１２を画素回路１１０の中央に置いて、信号線１１１とコンタクト１１２の距離を全画素で等しくする必要がある。さらに、画素電極１０２から見たコンタクトホール１０３が隣接行で左右対称な位置に配置されるためには、コンタクトホール１０３も画素回路１１０の中央に配置する必要がある。これは設計の自由度を大きく制限する。

（実施例２）
図５は、図４とは別の、ＵＳ特許公開２００４−００６６３５７号明細書で提案されている画素回路である。

図５の走査線Ｐ１，Ｐ２は図４の走査線Ｐ１，Ｐ２と同じ信号を供給する。ＴＦＴＭ１，Ｍ２，Ｍ３，Ｍ４は、それぞれ図４のＭ４１，Ｍ４２，Ｍ４３，Ｍ４４に対応し、同じ働きをする。

図４と異なり、図５の画素回路２には２本の信号線ｉ（ｄａｔａ）とｘｘｘが接続されている。ｉ（ｄａｔａ）は電流信号を供給し、ｘｘｘは電圧信号を供給する。また、図４のＭ４２が駆動ＴＦＴのゲート−ドレイン間に合ったのに対し、図５のＭ２はｘｘｘに接続されている。

電圧信号線ｘｘｘの電圧信号は、列ごとに１つ設けられた補助信号源１ａで作られる。補助信号源１ａは、定電流源ＩＩとＴＦＴＭ５のソースフォロワ回路で構成されている。Ｍ５のゲートに電流信号線ｉ（ｄａｔａ）が接続されているので電流信号線ｉ（ｄａｔａ）の電圧がソースフォロワによりそのまま電圧信号線の信号になる。画素回路２では、この電圧信号が駆動ＴＦＴＭ１のゲートに入力されるので、電流信号に応じた電圧がゲート−ソース間容量Ｃ１に充電される。

図５中のＡは、画素回路とＥＬ素子の電流注入端子との接続点、Ｂ１は第１の信号線Ｉ（ｄａｔａ）と画素回路（Ｍ３の導電端子）との接続点、Ｂ２は第２の信号線ｘｘｘと画素回路（Ｍ２の導電端子）との接続点である。第１の信号線Ｉ（ｄａｔａ）及び第２の信号線ｘｘｘは、トランジスタの導電端子接続に使用されるソース・ドレイン配線層で形成される。

図２（ａ）（ｂ）は、図５の画素回路を持つ表示装置に本発明を適用したもので、デルタ配列のＥＬ画素とその駆動回路の配列を示したものである。図１（ａ）（ｂ）と同じものには同じ符号を付して説明を省略する。

図２（ｂ）において、信号線は１１１ａと１１１ｂの２本あり、それぞれ電流信号と電圧信号を画素回路に供給する。信号線が２本あるのに対応して、画素回路のコンタクトも１１２ａ、１１２ｂの２箇所、スイッチ１２２ａ、１２２ｂも２個、列制御回路１２０の信号出力１２１ａ、１２１ｂも２つある。

図５の画素回路２の信号入力端Ｂ１及びＢ２に対応するコンタクト１１２ａ、１１２ｂは、それぞれ信号線１１１ａ、１１１ｂのパターンがトランジスタＭ３，Ｍ２のソース端子に延長された部分を表している。

画素パターンは全て同一に構成されており、反転パターンはない。画素電極との位置関係は図１（ａ）（ｂ）と同じである。画素回路１１０は直線に整列しており信号線１１１ａ、１１１ｂはそれぞれ直線で、画素回路１１０の領域の左右辺に配置されている。２本の信号線１１１ａ、１１１ｂは、いずれも片側にコンタクト部１１２ａ、１１２ｂを設けて画素回路１１０に接続される。

スイッチ１２２ａ、１２２ｂは全て連動するように構成されている。

１つのスイッチ１２２ａには、入力側に列制御回路１２０のｒａ出力端子と左どなりのｂａ出力端子が接続され、出力側は信号線１１１ａになっている。スイッチ１２２ｂには、入力側に列制御回路１２０のｒｂ出力端子と左どなりのｂｂ出力端子が接続され、出力側は信号線１１１ｂになっている。他のスイッチも同様である。

スイッチとその入力および出力は、ａ系統とｂ系統の２つがあるが、それぞれは実施例１のスイッチと同じ働きをする。

本実施例では、スイッチ群によって隣接列の対応する表示制御信号に切換えられる信号線数が２本の画素回路を使用した。３本以上の画素回路を使用した場合もスイッチ群を対応して構成すれば同様に実現できる。

２本の信号線があり、そのうちの一方が定電圧源である場合、あるいは２つの行にわたって同じ信号を供給する信号線である場合は、その信号線についてはスイッチを設けて行毎に切替える必要がない。その場合はその信号線に対応するスイッチをなくしてもよい。

（比較例２）
図８（ａ）（ｂ）に、信号線が２本ある実施例３と同じ図５の回路の別のレイアウトパターンを示す。

図２（ａ）（ｂ）と異なるのは、信号線１１１ａ、１１１ｂが２本とも画素回路１１０の１つの辺に寄せて配置され、信号線の両側で隣接行ごとに交互に画素回路１１０に接続されている点である。

１組の信号線１１１ａと１１１ｂは、同じ色の画素回路に接続されるので、実施例２のようなスイッチ１２２ａ、１２２ｂを設ける必要はない。

しかし、信号線が２本あるため、信号線１１１ａは奇数行ではそのままコンタクト１１２ａに延長できるが、偶数行では信号線１１１ｂと交差してコンタクト１１２ｂに接続される。信号線１１１ｂも、偶数と奇数が入れ替わるだけで他は同様である。

信号線からコンタクトまでの配線が他方の信号線と交差すると、交差する部分で、信号線は絶縁層を介して異なる配線層、例えばゲート配線層を経由して配線される必要がある。奇数行を例に取ると、交差部の両側２箇所で絶縁層（不図示）にスルーホール１３０を設け、それを介して信号線１１１ｂがゲート配線層１３１に接続され、ゲート配線層１３１が他方の信号線１１１ａの下を通って交差し、再びスルーホール１３０から信号線層１３２に戻って、信号線層１３２がコンタクト１１２ｂへ延長され画素回路とのコンタクトがとられる。スルーホールを２つ設けると、それが大きな面積を占有し、他の回路要素の配置がやや窮屈になる。

（実施例３）
図９（ａ）（ｂ）は本発明の第３の実施例の画素配列を示す。実施例１と異なり、信号線１１１に加えて列方向に電源線１３０が設けられている。電源線１３０は、画素回路１１０に駆動電流を供給するので、低抵抗にするために幅の広い配線にする必要があり、やはり直線的に延ばすことが好ましい。そのため、信号線１１１は列ごとに交互に画素回路領域１１０の左または右の縁に沿って直線的に延ばされ、その間の、信号線のない画素回路領域の縁に沿って電源線１３０が配置されている。電源線１３０はその両側の画素回路１１０にコンタクト部１１２を通じて電流を供給する。電源線１３０は２つの列で共用される。また、各画素回路１１０の回路要素の配置は、列ごとに左右が反転したパターンになっている。

その他の点は実施例１と同様である。

（ａ）は本発明の実施例１におけるデルタ配置の画素と画素回路の配置関係とコンタクト部を示す図。（ｂ）は（ａ）の配置の画素回路と信号線の接続個所を示す図。 （ａ）は本発明の実施例２におけるデルタ配置の画素と画素回路の配置関係とコンタクト部を示す図。（ｂ）は（ａ）の配置の画素回路と信号線の接続個所を示す図。 アクティブマトリクス型表示装置の概要図 制御線が１本の画素回路 制御線２本の例。 画素がデルタ配列した表示装置の例を示す図 （ａ）は比較例１におけるデルタ配置の画素と画素回路の配置関係とコンタクト部を示す図。（ｂ）は（ａ）の配置の画素回路と信号線の接続個所を示す図。 （ａ）は比較例２におけるデルタ配置の画素と画素回路の配置関係とコンタクト部を示す図。（ｂ）は（ａ）の配置の画素回路と信号線の接続個所を示す図。 （ａ）は本発明の実施例３におけるデルタ配置の画素と画素回路の配置関係とコンタクト部を示す図。（ｂ）は（ａ）の配置の画素回路と信号線の接続個所を示す図。

符号の説明

１ ＥＬ素子
２ 画素電極
３ 列制御回路
４ 信号線
５ 列レジスタ
６ 行レジスタ
７ 走査線
８ 制御信号
９ 制御回路
１０１ ＥＬ素子
１０２ 画素電極
１０３ 画素回路と画素電極をつなぐコンタクトホール
１１０ 画素回路
１１１ データ線
１１２ 画素回路と信号線の接続部
１２０ 列制御回路
１２２ スイッチ
１３０ 交差配線用ゲート電極
ＫＣ 列クロック
ＳＰＣ 列走査開始信号
ＫＲ 行クロック
ＳＰＲ 行走査開始信号
ＳＣ水平同期信号

Claims (12)

1. 行方向と列方向に画素が配列した表示装置であって、
   複数の色のいずれかを呈し、行方向に周期的な色で、かつ隣接行に対して非整数画素ピッチずれて配列して画素を構成する表示素子と、前記表示素子の各々を駆動する画素回路と、前記画素回路に行選択信号を伝達する走査線と、前記画素回路に表示信号を伝達する信号線と、を有し、
   前記画素回路は、回路を構成する要素の配置が少なくとも列方向で合同であり、前記配置が前記表示素子に対して相対的に、隣接行で互いに逆方向に変位しており、それにより前記画素回路が列方向に整列しており、
   前記信号線は、前記画素が配列する領域内で列方向に直線的な配線であり、各信号線が前記列方向に整列した１列の画素回路にのみ接続されていることを特徴とする表示装置。
2. 前記信号線は、片側でのみ前記画素回路に接続されている請求項１に記載の表示装置。
3. 前記画素回路の回路を構成する要素の配置が隣接列で互いに列方向の軸に対して反転対称であり、隣接列の２本の信号線の間に１列おきに列方向に延びる電源線が配置されている請求項１に記載の表示装置。
4. 前記信号線が列ごとに２本設けられ、一方の信号線が片側でのみ前記画素回路と接続されており、他方の信号線が、前記一方の信号線とは反対側で同じ前記画素回路と接続されている請求項１に記載の表示装置。
5. 前記表示素子の配列の隣接行に対するずれが１．５画素ピッチであり、前記画素回路の前記表示素子に対する相対変位の絶対値の合計が０．５画素ピッチである請求項１に記載の表示装置。
6. 前記画素回路と前記表示素子とは重なりを有して配置しており、コンタクトホールを介して電気的に接続され、前記表示素子における前記コンタクトホールの位置が、隣接行ごとに反転対称の位置である請求項１に記載の表示装置。
7. 前記コンタクトホールが、前記画素回路の中心軸上にあり、前記画素回路の前記表示素子に対する相対変位が隣接する２行で同じ絶対値を有する請求項６に記載の表示装置。
8. 前記コンタクトホールが、前記画素回路の中心から左または右にずれた位置にあり、前記画素回路の前記表示素子に対する相対変位が隣接する２行で異なる絶対値を有する請求項６に記載の表示装置。
9. 行方向と列方向に画素が配列した表示装置であって、
   複数の色のいずれかを呈し、行方向に周期的な色で、かつ隣接行に対して非整数画素ピッチずれて配列して画素を構成する表示素子と、前記表示素子の各々を駆動する画素回路と、前記画素回路に行選択信号を伝達する走査線と、前記画素回路に表示信号を伝達する信号線と、を有し、
   前記画素回路は、回路を構成する要素の配置が少なくとも列方向で合同であり、前記配置が前記表示素子に対して相対的に、隣接行で互いに逆方向に変位しており、それにより前記画素回路が列方向に整列しており、
   前記信号線は、前記画素が配列する領域内で列方向に直線的な配線であり、各信号線が前記列方向に整列した１列の画素回路にのみ接続され、前記信号線に接続された１列の画素回路が列方向に異なる色を含み、前記信号線に異なる色の信号が切り替えられて供給されることを特徴とする表示装置。
10. 前記信号線が、信号供給する列制御回路にスイッチを介して接続されている請求項９に記載の表示装置。
11. 前記走査線の行選択に同期して前記スイッチが切り替えられる請求項１０に記載の表示装置。
12. 前記走査線の行選択が１行飛ばしに順次行われ、選択行の偶奇が入れ替わるフィールドごとに前記スイッチが切り替えられる請求項１０に記載の表示装置。

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