WO2016098317A1 - 表示装置 - Google Patents

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WO2016098317A1
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pixel portion
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pixel
power supply
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浩平 戎野
晋也 小野
柘植　仁志
佐藤　一郎
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株式会社Ｊｏｌｅｄ
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Definitions

  • This disclosure relates to a display device.
  • a display device such as a liquid crystal display, an organic electroluminescence (EL) display, or a plasma display includes a plurality of pixel portions arranged in a matrix. Each of the plurality of pixel portions includes a light emitting element and a transistor.
  • EL organic electroluminescence
  • JP 2010-008654 A Japanese Patent No. 4240059
  • the present disclosure provides a display device that can improve the degree of integration and suppress a shift in transistor characteristics or pixel circuit input / output characteristics between pixel portions.
  • the display device is a display device including a first pixel unit and a second pixel unit that are disposed adjacent to each other, and each of the first pixel unit and the second pixel unit includes a drive transistor.
  • the display device includes a power supply wiring arranged at a boundary between the first pixel unit and the second pixel unit, the driving transistor of the first pixel unit and the driving transistor of the second pixel unit.
  • a power supply wiring for supplying a power supply voltage is provided, and the direction of the drive transistor in the first pixel portion is the same as the direction of the drive transistor in the second pixel portion.
  • the display device can improve the degree of integration and suppress a shift in transistor characteristics or pixel circuit input / output characteristics between pixel portions.
  • FIG. 1 is an external view showing an example of an external appearance of an organic EL display in a comparative example and an embodiment.
  • FIG. 2 is a block diagram showing an example of the configuration of the organic EL panel in the comparative example and the embodiment.
  • FIG. 3 is a circuit diagram illustrating an example of the configuration of the sub-pixel unit in the comparative example and the embodiment.
  • FIG. 4 is a layout diagram illustrating an example of the layout pattern of the sub-pixel unit in the first comparative example.
  • FIG. 5 is a layout diagram illustrating an example of the layout pattern of the sub-pixel unit in the second comparative example.
  • FIG. 6 illustrates an example of a structure of a bottom-gate transistor in the comparative example and the embodiment.
  • FIG. 7 is a plan view showing a difference in overlap area due to misalignment.
  • FIG. 8 is a diagram illustrating a relationship between a deviation in lens orientation and alignment deviation in a mask during alignment in a transistor manufacturing process.
  • FIG. 9 is a diagram illustrating a relationship between a deviation in lens orientation and alignment deviation in a mask during alignment in a transistor manufacturing process.
  • FIG. 10A is a graph showing the relationship between the amount of misalignment and the transistor current flowing between the source and drain.
  • FIG. 10B is a graph showing the relationship between the drain side parasitic capacitance and the input / output characteristics of the pixel circuit.
  • FIG. 11 is a diagram illustrating an example of streak unevenness due to misalignment.
  • FIG. 11 is a diagram illustrating an example of streak unevenness due to misalignment.
  • FIG. 12 is a layout diagram illustrating an example of the layout pattern of the sub-pixel unit in the first comparative example.
  • FIG. 13 is a layout diagram illustrating an example of the layout pattern of the sub-pixel unit in the second comparative example.
  • FIG. 14 is a layout diagram illustrating an example of the layout pattern of the sub-pixel unit in the embodiment.
  • FIG. 15 is a layout diagram illustrating an example of the layout pattern of the sub-pixel unit in the first modification of the embodiment.
  • FIG. 16 is a layout diagram illustrating an example of the layout pattern of the sub-pixel unit in the second modification of the embodiment.
  • FIG. 17 is a layout diagram illustrating an example of the layout pattern of the sub-pixel unit in the third modification of the embodiment.
  • FIG. 18 is a layout diagram illustrating an application example of the embodiment and the first to third modifications.
  • FIG. 19 is a layout diagram illustrating an application example of the embodiment and the first to third modifications.
  • FIG. 20 is a layout diagram illustrating an application example of the embodiment and the first to third modifications.
  • FIG. 21 is a layout diagram illustrating an application example of the embodiment and the first to third modifications.
  • FIG. 1 is a diagram illustrating an example of the appearance of an organic EL display in Comparative Example 1.
  • FIG. 2 is a diagram illustrating an example of the configuration of the organic EL display in Comparative Example 1.
  • the organic EL display 1 includes an organic EL panel 10, a data line driving circuit 20, a scanning line driving circuit 30, and a TCON (timing controller) 40.
  • the data line driving circuit 20, the scanning line driving circuit 30, and the TCON 40 are not directly related to the problem and will be described in the embodiment.
  • the organic EL panel 10 includes a plurality of pixel portions P arranged in a matrix.
  • Each of the plurality of pixel portions P includes a sub-pixel portion PR that emits red (R) light, a sub-pixel portion PG that emits green (G) light, and a sub-pixel that emits blue (B) light.
  • Part PB is provided.
  • FIG. 3 is a circuit diagram showing an example of the configuration of the sub-pixel unit PR.
  • the sub-pixel unit PR includes an organic EL element OEL that emits light according to a drive current, a capacitor element Cs that accumulates charges according to the voltage of the data signal line DR, a data signal line DR, and a capacitor.
  • a selection transistor Trs that switches between conduction and non-conduction with one end of the element Cs, and a drive transistor Trd that supplies a drive current corresponding to the amount of charge accumulated in the capacitor element Cs to the organic EL element OEL are provided.
  • a parasitic capacitance Cgd is formed between the gate and drain of the drive transistor Trd, and a parasitic capacitance Cgs is formed between the gate and source.
  • FIG. 4 is a diagram showing an example of a layout pattern in a part of the organic EL panel in Comparative Example 1.
  • FIG. 4 shows six sub-pixel portions P101 to P106 formed in each of six rectangular regions surrounded by a two-dot chain line.
  • the sub-pixel portions P101 to P106 are respectively a sub-pixel portion PR that emits red (R) light, a sub-pixel portion PG that emits green (G) light, and a sub-pixel that emits blue (B) light. This corresponds to one of the pixel portions PB.
  • the sub-pixel portions P101 to P106 are arranged in a row in the row direction.
  • Each sub-pixel portion includes a gate metal layer 101, a semiconductor layer 102, a channel protection film 108, a metal wiring layer constituting the drain metal layer 103 and the source metal layer 104, a power supply wiring 105, and a data signal line 106. And are formed.
  • the gate metal layer 101 includes a gate electrode and a gate wiring following the gate electrode.
  • the channel protective film 108 is a layer that functions as an etching stopper, and includes a channel region of the transistor in a top view.
  • the drain metal layer 103 includes a drain electrode and a wiring following the drain electrode.
  • the source metal layer 104 includes a source electrode and a wiring following the source electrode.
  • the power supply wiring 105 is a long wiring extending in the column direction, and is arranged on the right side of the rectangular region in the drawing.
  • the data signal line 106 is a long wiring extending in the column direction, and is arranged on the left side of the rectangular region in the drawing.
  • the drain metal layer 103 is located on the right side of the semiconductor layer 102, and the source metal layer 104 is located on the left side of the semiconductor layer 102. For this reason, the direction of the current flowing between the source and drain is the direction perpendicular to the power supply wiring 105 as shown by the arrow in FIG.
  • FIG. 5 is a diagram showing an example of the layout pattern of the organic EL panel 10 in Comparative Example 2.
  • the layout diagram shown in FIG. 5 includes a first sub-pixel portion P201 and a second sub-pixel portion P202 that are adjacent to each other in the row direction, and a power supply wiring 105.
  • the shape, size, and arrangement of each component are symmetric with respect to the boundary line between the two sub-pixel units.
  • the power supply wiring 105 includes one first main power supply wiring 105a arranged on the boundary line between the first subpixel part P201 and the second subpixel part P202, and the first subpixel part P201 from the first main power supply wiring 105a.
  • odd-numbered sub-pixel portions P201, P203, and P205 have the same configuration as the sub-pixel portion P101 in FIG.
  • the respective constituent elements are arranged symmetrically with respect to the power supply wiring 105 with respect to the sub-pixel portion P101 in FIG.
  • the arrangement positions of the source electrode and the drain electrode are symmetric (reverse) in the two sub-pixel portions to be paired. Therefore, the direction of the current flowing between the source and the drain is from the right side to the left side in the odd-numbered sub-pixel portions P201, P203, and P205, whereas in the even-numbered sub-pixel portions P202, P204, and P206, It becomes.
  • misalignment may occur between the gate metal layer, the semiconductor layer, and the channel protective film, and the source metal layer and the drain metal layer due to misalignment. Then, the overlap area of the channel protective film-source metal layer and the overlap area of the channel protective film-drain metal layer, or the gate metal layer-semiconductor layer-source metal layer and gate metal layer-semiconductor layer-drain metal layer For each overlap area, the overlap area, which should be ideally equal, will be different.
  • FIG. 6 is a diagram showing an example of the configuration of a bottom gate type CES structure transistor Tr.
  • a plane parallel to the XY plane is a plane parallel to the glass substrate 100, in other words, a plane parallel to the surface of the organic EL panel 10.
  • FIG. 6A is a cross-sectional view showing an example of the configuration of the transistor Tr, and shows a cross section of a plane parallel to the XZ plane.
  • FIG. 6B is a diagram showing a gate Tr layer 101, a semiconductor layer 102, a channel protective film 108, a drain metal layer 103, and a source metal layer 104 among the constituent elements of the transistor Tr.
  • the organic EL panel 10 is viewed from the positive side of the Z axis.
  • the bottom gate type CES transistor Tr includes a glass substrate 100, a gate metal layer 101, a gate insulating film 107, a semiconductor layer 102, and a channel protective film. 108, ohmic contact layers 109d and 109s, a drain metal layer 103, and a source metal layer 104.
  • the gate metal layer 101 is disposed on the glass substrate 100.
  • the gate insulating film 107 is formed so as to cover a part of the gate metal layer 101 and the glass substrate 100.
  • the semiconductor layer 102 is formed on the gate insulating film 107.
  • the length in the X-axis direction and the length in the Y-axis direction of the semiconductor layer 102 are shorter than the length in the X-axis direction and the length in the Y-axis direction of the gate metal layer 101 as shown in FIG.
  • the semiconductor layer 102 is disposed in the region of the gate metal layer 101 in the XY plane.
  • the channel protective film 108 is formed on a part of the semiconductor layer 102.
  • the ohmic contact layer 109 d is formed between the semiconductor layer 102 and the channel protective film 108 and the drain metal layer 103.
  • the ohmic contact layer 109 s is formed between the semiconductor layer 102 and the channel protective film 108 and the source metal layer 104.
  • a parasitic capacitance Cgs is formed in an overlap region where the gate metal layer 101 and the source metal layer 104 overlap when viewed from the positive side of the Z axis.
  • the parasitic capacitance Cgs is composed of the following three regions.
  • the first of the three regions is an overlap region Sgs0a of gate metal layer 101-gate insulating film 107-semiconductor layer 102-channel protective film-ohmic contact layer 109d-source metal layer 104.
  • the second of the three regions is an overlap region Sgs0b of gate metal layer 101-gate insulating film 107-semiconductor layer 102-ohmic contact layer 109d-source metal layer 104.
  • the third of the three regions is an overlap region Sgs0c of the gate metal layer 101—the gate insulating film 107—the source metal layer 104.
  • the total sum of the capacities of each region is referred to as a parasitic capacitance Cgs.
  • the same applies to the drain side, and a parasitic capacitance Cgd is formed in a region where the gate metal layer 101 and the drain metal layer 103 overlap when viewed from the positive side of the Z axis.
  • FIG. 7 is an example of a plan view showing a difference in overlap area due to misalignment.
  • FIG. 8 and FIG. 9 are diagrams showing exposure pattern shifts caused by alignment shifts in the lens orientation of the exposure apparatus in the transistor manufacturing process.
  • FIG. 6B shows a case where alignment is ideally performed, while FIGS. 7A and 7B show the gate metal layer 101, the semiconductor layer 102, and the channel protective film 108. And a case where a positional shift occurs between the drain metal layer 103 and the source metal layer 104.
  • the overlap region Sgs0a and the overlap region Sgd0a, the overlap region Sgs0b and the overlap region Sgd0b, the overlap region Sgs0c and the overlap region Sgd0c are approximately the same size.
  • overlap region Sgs1a ⁇ overlap region Sgd1a
  • FIG. 7B overlap region Sgs2a> overlap region Sgd2a.
  • the parasitic capacitances Cgs0 and Cgd0 are almost the same size in FIG. 6B, but in FIG. 7A, Cgs1 ⁇ Cgd1, and in FIG. 7B, , Cgs2> Cgd2.
  • FIG. 10A is a graph showing the relationship between the amount of misalignment (alignment misalignment) between the channel protective film 108 and the drain metal layer 103 and the current Ids of the transistor flowing between the source and drain.
  • the overlap regions Sgd0a, Sgd1a, and Sgd2a increase, the current Ids flowing between the source and drain increases.
  • the carrier concentration in the overlap region changes (the current density changes), so that the effective gate length L changes. To do. That is, in the CES structure transistor, the current Ids flowing between the source and the drain changes because the area of the overlap region on the drain side on the channel region changes due to the misalignment.
  • the degree of integration can be improved by reducing the layout area of each sub-pixel portion.
  • the shift directions of the overlap regions Sgs0a and Sgd0a are opposite between the odd-numbered column and the even-numbered column. Changes in the opposite direction.
  • the area of the drain-side overlap region Sgd1a increases, so the current Ids increases.
  • the drain-side overlap Since the area of the region Sgd2a decreases, the current Ids decreases.
  • FIG. 10B shows the magnitude of the parasitic capacitance Cgd and the magnitude of the pixel current Ipix flowing into the organic EL element OEL via the drive transistor Trd when the characteristic gradation is displayed in the pixel circuit of FIG. It is a graph which shows a relationship.
  • the pixel current Ipix increases. Decrease. This can be explained using Equation 1 and Equation 2 below.
  • Equations 1 and 2 show the input / output characteristics of the pixel circuit of FIG.
  • ⁇ is the mobility of the drive transistor Trd
  • Cox is the capacitance per unit area of the gate oxide film
  • W is the gate width of the drive transistor Trd
  • L is the gate length
  • Cs, Cgs, and Cgd are the capacitance elements Cs, respectively.
  • Vdata is a signal voltage written from the data signal line DR to the capacitive element Cs via the selection transistor Trs
  • VEL is a voltage inputted to the cathode electrode
  • Vemit is an anode electrode of the organic EL element OEL at the time of light emission.
  • Vs_write is the potential set on the source side of Trd via the drive transistor Trd from the power supply wiring on the high potential side (wiring for supplying the power supply voltage VTFT in FIG. 3) when writing the signal voltage, Represents each.
  • Vgs decreases as the parasitic capacitance Cgd increases, so that the pixel current Ipix decreases.
  • the bootstrap operation is a phenomenon in which the potential on the gate side of the drive transistor Trd also changes following the change of the potential on the source side of the drive transistor Trd after the signal voltage is written and when light emission starts (patent) Reference 2).
  • the potential on the gate side of the drive transistor Trd does not completely follow the potential fluctuation on the source side of the drive transistor Trd, and the voltage loss according to the storage capacitor Cs and the parasitic capacitances Cgs and Cgd of the drive transistor Trd. Occurs.
  • Equations 1 and 2 show the input / output characteristics of the pixel circuit in consideration of the voltage loss due to the bootstrap operation. That is, as shown in FIG. 3, in a pixel circuit having a transistor structure having parasitic capacitances Cgs and Cgd and performing a bootstrap operation, the size of the parasitic capacitance changes due to misalignment, thereby causing a pixel current Ipix. Changes.
  • the degree of integration can be improved by reducing the layout area of each sub-pixel portion.
  • the shift directions of the parasitic capacitances Cgs0 and Cgd0 are opposite between the odd-numbered column and the even-numbered column.
  • the drain-side parasitic capacitance Cgd1 increases, so the pixel current Ipix decreases.
  • the area of the drain-side parasitic capacitance Cgd2 decreases. Since it decreases, the pixel current Ipix increases.
  • FIG. 11 is a diagram illustrating an example of streak unevenness.
  • Comparative Example 2 a difference occurs in the characteristics of the transistor in units of columns, that is, the columns in which the current Ids increases and the columns in which the current Ids decreases alternately, resulting in unevenness in the column direction.
  • the organic EL panel 10 three rows of red, blue, and green are repeatedly arranged. Therefore, when attention is paid to the sub-pixel portion row of the same color, the sub-pixel portion row that is brightly displayed and the sub-pixel that is darkly displayed Thus, there is a problem in that the color difference varies between the sub-pixel portions corresponding to the same color. In this case, for example, it is conceivable to correct the gradation value by software, but it is necessary to perform different correction for each column, which increases the processing load of the organic EL display.
  • a source metal layer, a drain metal layer, and a gate metal layer may be formed using a plurality of lenses instead of a single lens (exposure source).
  • the amount of misalignment between the lenses is different, so that there is a problem that unevenness of the stripes is more conspicuous than that of a single lens.
  • the change in the input / output characteristics of the pixel circuit due to the change in Cgd and Cgd may occur independently, and the above description is an example. This is because the layer where the misalignment occurs is random and does not necessarily occur in the combination as shown in FIG. Therefore, it is important to take measures against both changes in the transistor current Ids and changes in the input / output characteristics of the pixel circuit.
  • FIG. 12 is a diagram showing an example of the layout of the organic EL panel in Comparative Example 3.
  • FIG. 12 shows subpixel portions P301 to P306 of 2 rows ⁇ 3 columns. The shapes, sizes, and arrangements of the components constituting the sub-pixel portions P301 to P306 are almost the same.
  • FIG. 12 has a problem that the area is not sufficiently reduced as in Comparative Example 1 shown in FIG. Therefore, as in Comparative Example 2 shown in FIG. 5, the degree of integration is improved by laying out the sub-pixel portions symmetrically for each row and arranging the main power supply wiring constituting the power supply wiring on the boundary line. It is possible to make it.
  • FIG. 13 is a diagram showing an example of the layout of the organic EL panel in Comparative Example 4.
  • the power supply wiring 105 includes a long first main power supply wiring 105a extending in the column direction, a long second main power supply wiring 105b extending in the row direction, and a sub-line from the first main power supply wiring 105a.
  • Wiring 105d The first main power supply wiring 105a and the second main power supply wiring 105b are connected by a contact.
  • the second main power supply wiring 105b is disposed on the boundary line between the sub-pixel unit P401 and the sub-pixel unit P402 adjacent in the column direction.
  • the degree of integration is improved by arranging the main power supply wiring of the power supply wiring for supplying the drive voltage to the drive transistor on the boundary line between two adjacent sub-pixel portions. Furthermore, in the organic EL display according to the present embodiment, the direction of the current flowing between the source and drain of the driving transistor is made uniform, thereby preventing the characteristic deviation between the sub-pixel portions due to the alignment deviation. That is, in this embodiment, such an effect is achieved by making the direction of the drive transistor the same for the two sub-pixels.
  • the direction of the current is the physical direction (layout direction) in the organic EL panel, and is the direction from the drain electrode to the source electrode. Further, the same direction of the drive transistor means that the physical direction (direction on the layout) of the drive transistor in the organic EL panel is the same. That is, when the driving transistors of the two sub-pixels have the same direction from the drain electrode to the source electrode, the directions of the driving transistors are the same.
  • the appearance and basic configuration of the organic EL display 1 are the same as those in Comparative Example 1.
  • the organic EL display 1 includes an organic EL panel 10, a data line driving circuit 20, a scanning line driving circuit 30, and a timing controller (hereinafter abbreviated as “TCON”) 40. It has.
  • the organic EL panel 10 includes a plurality of data signal lines DR1, DG1 and DB1 to DRn, DGn and DBn extending in the column direction, scanning signal lines Scan1 to Scann extending in the row direction, and a plurality of data. And a pixel portion P disposed at each intersection of the signal line and the plurality of scanning signal lines. In other words, the plurality of pixel portions P are arranged in a matrix of m rows and n columns.
  • the pixel portion P includes a sub-pixel portion PR that emits red (R) light, a sub-pixel portion PG that emits green (G) light, and a sub-pixel portion PB that emits blue (B) light. ing.
  • the basic configuration of the sub-pixel portions PR, PG, and PB is the same as that in the first comparative example.
  • the configuration of the sub-pixel portions PR, PG, and PB will be described with reference to FIG.
  • the configurations of the sub-pixel portions PR, PG, and PB are the same except for the color filter.
  • the sub-pixel portion PR will be described, and description of the other sub-pixel portions will be omitted.
  • FIG. 3 is a circuit diagram showing an example of the configuration of the sub-pixel unit PR.
  • the sub-pixel unit PR includes an organic EL element OEL, a capacitive element Cs, a selection transistor Trs, and a drive transistor Trd.
  • the organic EL element OEL is a light emitting element that emits light according to a driving current.
  • the organic EL element OEL is a light emitting element that outputs white light.
  • the drive current is supplied from the drive transistor Trd.
  • the anode electrode is connected to the source electrode of the drive transistor Trd, and the power supply voltage VEL (VEL is a ground voltage, for example) is input to the cathode electrode.
  • the capacitive element Cs is a capacitive element that accumulates charges according to the voltage of the data signal line DR.
  • the capacitive element Cs has a first electrode connected to the gate electrode of the drive transistor Trd, and a second electrode connected to a connection node Ns between the anode terminal of the organic EL element OEL and the source electrode of the drive transistor Trd.
  • Equations 1 and 2 the voltage accumulated in the capacitor Cs varies depending on the parasitic capacitance Cgs formed between the gate and the source of the drive transistor Trd and the parasitic capacitance Cgd formed between the gate and drain. To do.
  • the driving transistor Trd supplies the organic EL element OEL with a driving current corresponding to the amount of charge of the capacitive element Cs accumulated according to the voltage of the data signal line DR.
  • the drive transistor Trd is a thin film transistor, the gate electrode is connected to the first electrode of the capacitive element Cs, the source electrode is connected to the anode electrode of the organic EL element OEL, and the power supply voltage VTFT is input to the drain electrode.
  • a parasitic capacitance Cgd is formed between the gate and drain of the drive transistor Trd, and a parasitic capacitance Cgs is formed between the gate and source.
  • the selection transistor Trs is a switch element that switches between conduction and non-conduction between the data signal line DR and the first electrode of the capacitive element Cs in accordance with the voltage of the scanning signal line Scan. More specifically, the selection transistor Trs is a thin film transistor, the gate electrode is on the scanning signal line Scan, the source electrode is on the data signal line DR, the drain electrode is on the first electrode of the capacitive element Cs, and the gate voltage of the drive transistor Trd. Are connected to the connection node Ng.
  • the sub-pixel portions PR, PG, and PB are arranged in this order in the row direction.
  • a color filter that allows light having a red wavelength to pass is formed on the front side of the organic EL element OEL.
  • a color filter that allows light having a green wavelength to pass is formed on the front side of the organic EL element OEL.
  • a color filter that allows light having a blue wavelength to pass is formed on the front side of the organic EL element OEL.
  • a color filter by mask vapor deposition, for example, it is not limited to this.
  • a blue light emitting organic EL element may be formed, and a color conversion layer (CCM: Color Change Medium) for converting blue light into R, G, and B colors may be provided.
  • CCM Color Change Medium
  • the present invention is not limited to this.
  • the organic EL element OEL may be formed using a material corresponding to the corresponding color.
  • the selection transistor Trs and the drive transistor Trd are thin film transistors.
  • the selection transistor Trs and the drive transistor Trd may be FETs, MOS-FETs, MOS transistors, bipolar transistors, or the like.
  • the selection transistor Trs is not limited to a transistor, and may be an analog switch or the like.
  • the data line driving circuit 20 is a circuit that applies a data signal corresponding to the first control signal from the TCON 40 to the source line.
  • the scanning line drive circuit 30 scans each scanning signal line Scan to turn on or off the selection transistor Trs connected to the scanning signal line Scan according to the second control signal from the TCON 40. Is applied.
  • TCON 40 is an example of a control unit that controls display of an image using a plurality of pixel units P.
  • the TCON 40 has a function of controlling the data line driving circuit 20 and the scanning line driving circuit 30.
  • the TCON 40 outputs a first control signal having a voltage value corresponding to a video signal input from the outside to the data line driving circuit 20 and outputs a second control signal to the scanning line driving circuit 30. Is output.
  • the TCON 40 is described as an example of a dedicated LSI (Large Scale Integration), but is not limited thereto.
  • the TCON 40 may be configured by a computer system including a microprocessor (MPU), a ROM, a RAM, and the like, for example.
  • MPU microprocessor
  • ROM read-only memory
  • RAM random access memory
  • each operation described above can be realized by the microprocessor operating in accordance with a computer program for executing each operation described above.
  • FIG. 14 is a layout diagram showing the layout of the pixel portion according to the present embodiment.
  • the organic EL panel 10 includes a sub-pixel unit P01 (an example of a first pixel unit) and a sub-pixel unit P02 (an example of a second pixel unit) arranged adjacent to each other. Furthermore, the organic EL panel 10 includes power supply wiring for supplying the power supply voltage VTFT to the driving transistors of the sub-pixel units.
  • the power supply wiring includes a first main power supply wiring 105a extending in the column direction, a second main power supply wiring 105b extending in the row direction, and a first extending from the first main power supply wiring 105a toward the drain electrode of the drive transistor Trda.
  • a sub power supply line 105c and a second sub power supply line 105d extending from the first main power supply line toward the drain electrode of the drive transistor Trdb are provided.
  • FIG. 14 shows sub-pixel portions P01 to P06 arranged in one row in six row directions.
  • the sub-pixel portions P01 and P02 are paired, P03 and P4 are paired, and P05 and P06 are paired. Therefore, in the following description, a pair of sub-pixel portions P01 and P02 will be described. The other pairs are the same as the pair of sub-pixel portions P01 and P02, and thus description thereof is omitted.
  • the sub pixel portions P01 and P02 are arranged symmetrically with respect to the boundary line AA of the sub pixel portions P01 and P02 except for the first sub power supply wiring 105c and the second sub power supply wiring 105d and the drive transistors Trda and Trdb. .
  • the size is a shape inverted with the boundary line AA as an axis.
  • the boundary line AA is a line parallel to the column direction (Y axis).
  • FIG. 14 shows power supply wiring and layers corresponding to the gate metal layer 101, the semiconductor layer 102, the drain metal layer 103, and the source metal layer 104 shown in FIG. 6B.
  • a layer corresponding to the gate metal layer 101 (gate metal layers 101a to 101c) and the second main power supply wiring 105b are arranged in the same layer.
  • Semiconductor layers 102a to 102d are arranged in the same layer on the positive side of the Z axis of these layers. Further on the positive side of the Z-axis of the layer where the semiconductor layers 102a to 102d are disposed, the metal layers 110a and 110b, the first main power supply wiring 105a, the first sub power supply wiring 105c, the second sub power supply wiring 105d, and the data signal line 106a 106b and metal layers 111a and 111b are arranged.
  • the gate metal layer 101a is a gate metal layer that forms a gate electrode of the drive transistor Trda and a gate wiring extending from the gate electrode.
  • the shape of the surface parallel to the XY plane of the gate metal layer 101a is a rectangular shape.
  • the length of the short side (the length of the side parallel to the X axis) of the gate metal layer 101a is larger than the interval (the length H_sub_sd in the X axis direction) between a data signal line 106a and the first main power supply wiring 105a described later. short.
  • the length of the long side of the gate metal layer 101a (the length of the side parallel to the Y axis) is shorter than the distance (the length L_sub_sd in the Y axis direction) between the gate metal layer 101c and the second main power supply wiring 105b.
  • the gate metal layer 101a is disposed in the central region of the sub-pixel portion P01 so as not to overlap the data signal line 106a, the first main power supply wiring 105a, the gate metal layer 101c, and the second main power supply wiring 105b.
  • the gate metal layer 101b is a gate metal layer that forms a gate electrode of the drive transistor Trdb and a gate wiring extending from the gate electrode.
  • the shape, size, and arrangement of the gate metal layer 101b are the shape, size, and arrangement obtained by inverting the gate metal layer 101a with respect to the boundary line AA.
  • the gate metal layer 101c is a gate metal layer that forms a gate electrode of the selection transistor Trsa, a gate electrode of the selection transistor Trsb, and a scanning signal line (corresponding to one of the scanning signal lines Scan in FIG. 2) connected thereto. .
  • the gate metal layer 101c is a long layer extending in the row direction (X-axis direction).
  • the gate metal layer 101c is provided in common for a plurality of sub-pixel portions arranged in the row direction for each row.
  • the gate metal layer 101c is disposed in the region of the end portion on the Y axis positive side of the sub-pixel portion.
  • the second main power supply wiring 105b is a power supply wiring that supplies a power supply voltage VTFT (see FIG. 3) to a plurality of sub-pixel portions. As shown in FIG. 14, the second main power supply wiring 105b is a long power supply wiring extending in the row direction. The second main power supply wiring 105b is provided for each row and supplies the power supply voltage VTFT to a plurality of sub-pixel portions arranged in the row direction. The second main power supply wiring 105b is disposed so as to pass through the region of the end portion on the Y axis negative side of the sub-pixel portion. Second main power supply line 105b is connected to first main power supply line 105a by contacts 120a and 120b.
  • the semiconductor layer 102a is a semiconductor layer constituting the drive transistor Trda of the sub-pixel unit P01 (corresponding to the semiconductor layer 102 in FIG. 6). As shown in FIG. 14, the shape of the surface parallel to the XY plane of the semiconductor layer 102a is a rectangular shape. The area of the semiconductor layer 102a is considerably smaller than the area of the gate metal layer 101a. The semiconductor layer 102a is disposed in the region of the gate metal layer 101a when viewed from the positive side of the Z axis and on the lower side of the gate metal layer 101a in the drawing (the negative side of the Y axis).
  • the semiconductor layer 102b is a semiconductor layer constituting the drive transistor Trdb of the sub-pixel unit P02 (corresponding to the semiconductor layer 102 in FIG. 6). As shown in FIG. 14, the shape of the surface parallel to the XY plane of the semiconductor layer 102b is a rectangular shape. The area of the semiconductor layer 102b is substantially the same as that of the semiconductor layer 102a and is considerably smaller than the area of the gate metal layer 101b. The semiconductor layer 102b is disposed in the region of the gate metal layer 101b as viewed from the positive side of the Z axis and on the lower side of the gate metal layer 101b in the drawing (the negative side of the Y axis).
  • the semiconductor layer 102c is a semiconductor layer constituting the selection transistor Trsa of the sub-pixel unit P01.
  • the shape of the surface parallel to the XY plane of the semiconductor layer 102c is a rectangular shape.
  • the semiconductor layer 102c is disposed in the region of the gate metal layer 101c as viewed from the positive side of the Z axis and in the vicinity of the data signal line 106a.
  • the semiconductor layer 102d is a semiconductor layer constituting the selection transistor Trsb of the sub-pixel unit P02.
  • the shape, size, and arrangement of the semiconductor layer 102d are the shape, size, and arrangement obtained by inverting the semiconductor layer 102c with respect to the boundary line AA.
  • the metal layer 110a (source metal layer 104a) is a layer for forming a source electrode of the drive transistor Trda constituting the sub-pixel unit P01 and a wiring extending from the source electrode.
  • the shape of the surface parallel to the XY plane of the metal layer 110a is a rectangular shape in which the corners on the lower right side of the drawing (the negative side of the Y axis and the positive side of the X axis) are cut into a rectangular shape.
  • the lengths of the metal layer 110a in the X-axis direction and the Y-axis direction are shorter than the lengths of the gate metal layer 101a in the X-axis direction and the Y-axis direction.
  • the metal layer 110a is disposed in the region of the gate metal layer 101a. In other words, the gate metal layer and the source metal layer are arranged so as to overlap in the Z-axis direction.
  • the semiconductor layer 102a is arrange
  • the semiconductor layer 102a is arranged so that a part of the region including the left side (side on the negative side of the X-axis) overlaps a part of the side parallel to the Y-axis constituting the cutout part of the metal layer 110a. .
  • the metal layer 110b (source metal layer 104b) is a layer for forming a source electrode of the drive transistor Trdb constituting the sub-pixel unit P02 and a wiring extending from the source electrode.
  • the shape of the plane parallel to the XY plane of the metal layer 110b is a rectangular shape in which the corners on the lower right of the drawing (the negative side of the Y axis and the positive side of the X axis) are cut into a rectangular shape.
  • the lengths of the metal layer 110b in the X-axis direction and the Y-axis direction are shorter than the lengths of the gate metal layer 101b in the X-axis direction and the Y-axis direction.
  • the shape of the metal layer 110b is not symmetrical with the metal layer 110a.
  • the metal layer 110b is disposed in the region of the gate metal layer 101b. In other words, the gate metal layer and the source metal layer are arranged so as to overlap in the Z-axis direction.
  • the semiconductor layer 102b is arrange
  • the semiconductor layer 102b is arranged so that a part of the region including the left side (side on the negative side of the X axis) overlaps a part of the side parallel to the Y axis that forms the cutout part of the metal layer 110b. .
  • the first main power supply wiring 105a is a power supply wiring for supplying the power supply voltage VTFT to a plurality of sub-pixel portions.
  • the first main power supply wiring 105a is a long power supply wiring extending in the column direction.
  • the first main power supply wiring 105a is provided not for every column but for every two columns, and supplies the power supply voltage VTFT to the sub-pixel portions of the two columns.
  • the first main power supply wiring 105a is arranged on the boundary line AA between the sub-pixel portions P01 and P02. Further, as described above, the first main power supply wiring 105a is connected to the second main power supply wiring 105b by the contacts 120a and 120b.
  • the first sub power supply wiring 105c is a rectangular power supply wiring extending from the first main power supply wiring 105a toward the semiconductor layer 102a of the sub-pixel unit P01.
  • the tip of the first sub power supply wiring 105c overlaps a part of the region including the right side of the semiconductor layer 102a, and forms the drain metal layer 103a of the drive transistor Trda.
  • the second sub power supply wiring 105d is a bowl-shaped power supply wiring extending from the first main power supply wiring 105a toward the semiconductor layer 102b of the sub-pixel portion P02.
  • the tip of the second sub power supply wiring 105d overlaps with a part of the region including the right side of the semiconductor layer 102b to form the drain metal layer 103b of the drive transistor Trdb.
  • the second sub power supply wiring 105d includes a first portion extending from the first main power supply wiring 105a toward the positive side of the X axis to a position on the positive side of the X axis with respect to the right side of the semiconductor layer 102b.
  • a second part extending from the tip of the semiconductor layer toward the positive side of the Y-axis to the vicinity of the semiconductor layer 102b, and an X-axis from the tip of the second part toward the right side (end of the positive side of the X-axis) of the semiconductor layer 102b And a third portion extending on the negative side of the.
  • the first sub power supply line 105c extending from the first main power supply line 105a toward the semiconductor layer 102a of the drive transistor Trda, and the second sub power supply line 105d extending from the power supply line 105 toward the semiconductor layer 102b of the drive transistor Trdb. are different in shape.
  • the data signal line 106a is a signal line for supplying a voltage corresponding to the gradation value of the video signal to the sub pixel unit column to which the sub pixel unit P01 belongs (the data signal lines DR, DG, and DB in FIG. 2). One of them).
  • the data signal line 106a is a long signal line extending in the column direction, and is provided in common for a plurality of sub-pixel portions arranged in the column direction.
  • the data signal line 106a is disposed so as to pass through the region of the end portion on the negative X-axis side of the sub-pixel portion P01.
  • a first sub data wiring 106c extending toward the semiconductor layer 102c is formed in the data signal line 106a. The tip of the first sub data wiring 106c overlaps the left side (end on the negative side of the X axis) of the semiconductor layer 102c.
  • the data signal line 106b is a signal line for supplying a voltage corresponding to the gradation value of the video signal to the sub pixel unit column to which the sub pixel unit P02 belongs (the data signal lines DR, DG, and DB in FIG. 2). One of them).
  • the shape, size and arrangement of the data signal line 106b are the shape, size and arrangement obtained by inverting the data signal line 106a with respect to the boundary line AA.
  • a second sub data line 106d extending toward the semiconductor layer 102d is formed in the data signal line 106b. The tip of the second sub data wiring 106d overlaps the right side (end on the positive side of the X axis) of the semiconductor layer 102d.
  • the metal layer 111a is a drain metal layer that forms a drain electrode of the selection transistor Trsa and a wiring extending from the drain electrode (corresponding to a wiring portion including the node Ng in FIG. 3).
  • the shape of the plane parallel to the XY plane of the metal layer 111a is a substantially rectangular shape, and a rectangular cutout is formed at the center of the left side.
  • a partial region on the left side at the positive end of the Y-axis overlaps with the gate metal layer 101c and the semiconductor layer 102c.
  • the metal layer 111a is disposed so that the negative end of the Y axis overlaps the gate metal layer 101a, and is connected to the gate metal layer 101a by a contact 121a.
  • the drain electrode of the selection transistor Trsa is connected to the gate terminal of the drive transistor Trda by the contact 121a.
  • the metal layer 111b is a drain metal layer that forms a drain electrode of the selection transistor Trsb and a wiring extending from the drain electrode (corresponding to a wiring portion including the node Ng in FIG. 3).
  • the shape, size, and arrangement of the metal layer 111b are the shape, size, and arrangement obtained by inverting the metal layer 111a with respect to the boundary line AA.
  • the metal layer 111b is arranged so that the negative end of the Y axis overlaps the gate metal layer 101b, and is connected to the gate metal layer 101b by a contact 121b. In other words, the contact 121b connects the drain electrode of the selection transistor Trsb to the gate terminal of the drive transistor Trdb.
  • each of the sub-pixel unit P01 (corresponding to the first pixel unit) and the sub-pixel unit P02 (corresponding to the second pixel unit) arranged adjacent to each other includes the drive transistor Trda, It has Trdb.
  • the first main power supply wiring 105a is provided on the boundary line between the sub-pixel portions P01 and P02.
  • the first main power supply wirings 105a need only be provided for every two columns, not for every column, so the number of the first main power supply wirings 105a can be reduced and the layout area of the organic EL panel 10 can be reduced.
  • the area that can be reduced compared to the case where the first main power supply wiring 105 a is not arranged on the boundary line is an area corresponding to the region 130.
  • the organic EL display 1 of the above embodiment includes the direction of the current flowing between the source and drain of the driving transistor Trda in the sub-pixel unit P01 and the direction of the current flowing between the source and drain of the driving transistor Trdb in the sub-pixel unit P02. Are the same. That is, in this embodiment, the direction of the drive transistor Trda in the sub-pixel unit P01 is the same as the direction of the drive transistor Trdb in the sub-pixel unit P02.
  • the sub-pixel portions P01 and P02 of the present embodiment are both parallel to the X axis (perpendicular to the boundary line AA), the drain electrode, the source electrode, Are arranged in this order toward the negative side of the X-axis. That is, in both the sub-pixel unit P01 and the sub-pixel unit P02 of the present embodiment, the direction of the current flowing between the source and the drain is in the direction toward the negative side of the X axis.
  • the direction of the drive transistor Trda of the sub-pixel unit P01 and the direction of the drive transistor Trdb of the sub-pixel unit P02 are perpendicular to the boundary line AA between the sub-pixel unit P01 and the sub-pixel unit P02. It is.
  • the drive transistors Trda and Trdb are bottom-gate transistors having a Channel Etching Stopper (CES) structure
  • CES Channel Etching Stopper
  • BCH Back Channel Etching
  • the effective gate length L changes.
  • the drive transistors Trda and Trdb having the CES structure and the BCH structure the amount of current flowing between the source and the drain changes due to the change of the area of the overlap region on the drain side on the channel region due to the misalignment.
  • the gate electrode and the source electrode and the gate electrode and the drain electrode overlap with each other, so that a large parasitic capacitance is formed as compared with the top gate type transistor. Therefore, the input / output characteristics of the pixel circuit are changed by changing the size of the parasitic capacitance due to the misalignment.
  • the drive transistors Trda and Trdb may have a lightly-doped-drain (LDD) structure or an offset gate structure.
  • LDD lightly-doped-drain
  • an LDD structure driving transistor if an alignment shift occurs in the formation of a resist film formed on the gate metal layer 101 using a photomask, the area of one of the drain side LDD region and the source side LDD region increases. The other area may be small.
  • the direction of the current can be aligned only by changing the shape of the second sub power supply wiring 105d extending from the first main power supply wiring 105a. For this reason, the complexity of the layout process can be suppressed.
  • Modification 1 of the embodiment will be described with reference to FIG. In this modification, a case where the direction of the current flowing between the source and the drain is different from that of the embodiment will be described.
  • FIG. 15 is a layout diagram showing the layout of the pixel portion according to this modification.
  • the layout diagram of the present modification shown in FIG. 15 shows sub-pixel portions P11 to P16 arranged in one row in six row directions.
  • the organic EL display 1 of the present modification differs from the embodiment in the configuration of the metal layers 110a and 110b, the first sub power supply wiring 105c, and the second sub power supply wiring 105d constituting the drive transistors Trda and Trdb. Other configurations are the same as those in the embodiment.
  • the metal layer 110a is a source metal layer that forms a source electrode of the sub-pixel unit P11.
  • the metal layer 110a has a rectangular shape parallel to the XY plane, and a rectangular convex portion is formed on the short side of the negative side of the Y axis.
  • the tip portion of the convex portion overlaps with a partial region including the upper side (end portion on the positive side of the Y axis) of the semiconductor layer 102a.
  • the first sub power supply wiring 105c is formed in an L shape in this modification.
  • the first sub power supply wiring 105c includes a portion extending from the first main power supply wiring 105a to the negative side of the X axis and a portion extending from the tip of the part to the positive side of the Y axis.
  • the tip of the first sub power supply wiring 105c is formed so as to overlap with a part of the region including the lower side (end on the negative side of the Y axis) of the semiconductor layer 102a.
  • the second sub power supply wiring 105d has a shape in which the L shape is reversed left and right in this modification.
  • the second sub power supply wiring 105d is composed of a part extending from the first main power supply wiring 105a to the positive side of the X axis and a part extending from the tip of the part to the positive side of the Y axis.
  • the shape, size, and arrangement of the first sub power supply wiring 105c and the shape, size, and arrangement of the second sub power supply wiring 105d are symmetric with respect to the boundary line AA.
  • the metal layer 110b is a source metal layer that forms a source electrode of the sub-pixel unit P02.
  • the shape, size and arrangement of the metal layer 110b are the shape, size and arrangement obtained by inverting the metal layer 110a with respect to the boundary line AA.
  • the first main power supply wiring 105a since the first main power supply wiring 105a is arranged on the boundary line between the sub-pixel portions P11 and P12, the first main power supply wiring 105a may be provided every two columns. In this case, the area corresponding to the region 130 can be reduced as compared with the case where the first main power supply wiring 105a is not arranged on the boundary line but provided in units of one column.
  • the direction of the current flowing between the source and the drain is the direction on the positive side of the Y axis (the boundary line AA). Parallel).
  • the direction of the driving transistor Trda of the sub-pixel unit P11 and the direction of the driving transistor Trdb of the sub-pixel unit P12 are the same, and thus the same as in the above embodiment.
  • the effect of. Specifically, in this modification, the direction of the drive transistor Trda of the sub-pixel unit P11 and the direction of the drive transistor Trdb of the sub-pixel unit P12 are set to the boundary line AA between the sub-pixel unit P11 and the sub-pixel unit P12. Parallel.
  • FIG. 16 is a layout diagram showing the layout of the pixel portion according to this modification.
  • the layout diagram of this modification shown in FIG. 16 six sub-pixel portions P21 to P26 of 2 rows ⁇ 3 columns are shown.
  • the sub-pixel portion P21 and the sub-pixel portion P22 adjacent to the sub-pixel portion P21 from the negative side of the Y axis are paired.
  • the sub pixel portions P23 and P24 are paired, and the sub pixel portions P25 and P26 are paired. Since the sub-pixel portions P23 to P26 are the same as the pair of sub-pixel portions P21 and P22, description thereof is omitted.
  • the second main power supply wiring 105b extending in the row direction is disposed on the boundary line between the sub-pixel portion P21 and the sub-pixel portion P22. Further, in the organic EL panel 10 of this modification, the configuration, size, and arrangement of the sub-pixel unit P21 and the sub-pixel unit P22 other than the drive transistors Trda and Trdb are symmetrical with respect to the boundary line BB. .
  • the boundary line BB is a line parallel to the X axis.
  • the layers corresponding to the gate metal layer 101 are arranged in the same layer.
  • Semiconductor layers 102a to 102d are arranged in the same layer on the positive side of the Z axis of these layers.
  • Metal layers 110a and 110b, a first main power supply wiring 105a, a data signal line 106, and metal layers 111a and 111b are further arranged on the Z axis positive side of the layer where the semiconductor layers 102a to 102d are arranged.
  • the configuration of the gate metal layers 101a and 101b is the same as the configuration of the gate metal layers 101a and 101b in the embodiment.
  • the gate metal layer 101e is a gate metal layer that forms a gate electrode of the selection transistor Trsa and a scanning signal line (Scan in FIG. 2) connected to the gate electrode.
  • the gate metal layer 101e is a long layer extending in the row direction (X-axis direction).
  • the gate metal layer 101e is provided for each row and is connected to a plurality of sub-pixel portions arranged in the row direction.
  • the gate metal layer 101e is disposed so as to pass through the region of the end portion on the Y axis positive side of the sub-pixel portion P21.
  • the gate metal layer 101f is a gate metal layer that forms a gate electrode of the selection transistor Trsb and a scanning signal line (Scan in FIG. 2) connected to the gate electrode.
  • the shape, size, and arrangement of the gate metal layer 101f are the shape, size, and arrangement obtained by inverting the gate metal layer 101e with respect to the boundary line BB. That is, the gate metal layer 101f is disposed so as to pass through the region of the end portion on the Y axis negative side of the sub-pixel portion P22.
  • the second main power supply wiring 105b is a power supply wiring for supplying the power supply voltage VTFT to a plurality of sub-pixel portions.
  • the second main power supply wiring 105b is a long power supply wiring extending in the row direction.
  • the second main power supply wiring 105b is provided not in units of one row but in units of two rows, and supplies the power supply voltage VTFT to the sub-pixel portions in two rows.
  • the second main power supply wiring 105b is disposed on the boundary line BB between the sub-pixel unit P21 and the sub-pixel unit P22.
  • the second main power supply wiring 105b is connected to the first main power supply wiring 105a by contacts 120a and 120b.
  • the semiconductor layers 102a and 102c are components of the sub-pixel unit P21 and have the same configuration as that of the embodiment.
  • the semiconductor layers 102b and 102d are components of the sub-pixel unit P22.
  • the shapes, sizes, and arrangements of the semiconductor layers 102b and 102d are shapes, sizes, and arrangements obtained by inverting the semiconductor layers 102a and 102c with respect to the boundary line BB.
  • the metal layer 110a is a source metal layer that forms a source electrode of the sub-pixel unit P01 and a wiring connected to the source line.
  • the shape of the surface of the metal layer 110a parallel to the XY plane is a rectangular shape with the lower right corner cut into a rectangular shape.
  • the lengths of the metal layer 110a in the X-axis direction and the Y-axis direction are shorter than the lengths of the gate metal layer 101a in the X-axis direction and the Y-axis direction.
  • the metal layer 110a is disposed in the region of the gate metal layer 101a. In other words, the gate metal layer and the source metal layer are arranged so as to overlap in the Z-axis direction.
  • the semiconductor layer 102a is arrange
  • a first sub-source line 110c extending from a part of the side parallel to the Y-axis of the cutout portion toward the upper side of the semiconductor layer 102a is formed.
  • the tip of the first sub source line 110c is arranged so as to overlap a part of the region including the upper side of the semiconductor layer 102a.
  • the metal layer 110b is a source metal layer that forms a source electrode of the sub-pixel unit P22 and a wiring connected to the source line.
  • the shape of the surface of the metal layer 110b parallel to the XY plane is a rectangular shape in which the upper right corner of the drawing is cut into a rectangular shape.
  • the lengths of the metal layer 110b in the X-axis direction and the Y-axis direction are shorter than the lengths of the gate metal layer 101b in the X-axis direction and the Y-axis direction.
  • the metal layer 110b is disposed in the region of the gate metal layer 101b. In other words, the gate metal layer and the source metal layer are arranged so as to overlap in the Z-axis direction.
  • the semiconductor layer 102b is arrange
  • a second sub-source line 110d extending from a part of the side parallel to the Y axis of the cutout portion toward the upper side of the semiconductor layer 102b is formed.
  • the tip of the second sub-source line 110d is disposed so as to overlap with a partial region including the upper side of the semiconductor layer 102b.
  • the first sub-source line 110c and the second sub-source line 110d have the same shape and size, and the positions where they are arranged are not line-symmetric with respect to the boundary line BB.
  • the first main power supply wiring 105a is a power supply wiring for supplying the power supply voltage VTFT to a plurality of sub-pixel portions.
  • the first main power supply wiring 105a is a long power supply wiring extending in the column direction.
  • the first main power supply wiring 105a is provided for each column, and supplies the power supply voltage VTFT to the subpixel portion in one column.
  • the first main power supply wiring 105a is connected to the second main power supply wiring 105b through a contact.
  • first main power supply wiring 105a a rectangular first sub power supply wiring 105c extending toward the lower side of the semiconductor layer 102a of the sub-pixel portion P21 is formed.
  • the tip of the first sub power supply wiring 105c overlaps with a partial region including the lower side of the semiconductor layer 102a, and forms the drain electrode of the drive transistor Trda.
  • a second sub power supply line 105d extending toward the lower side of the semiconductor layer 102b of the sub-pixel portion P22 is formed in the first main power supply line 105a.
  • the tip of the second sub power supply wiring 105d overlaps with a partial region including the lower side of the semiconductor layer 102b, and forms the drain electrode of the drive transistor Trdb.
  • the data signal line 106 is a signal line for supplying a voltage corresponding to the gradation value of the video signal to the sub-pixel unit column to which the sub-pixel units P21 and P22 belong.
  • the data signal line 106 is a long signal line extending in the column direction, and is provided in common to a plurality of sub-pixel portions arranged in the column direction.
  • the data signal line 106 is disposed so as to pass through the region of the end on the negative side of the X-axis of the sub-pixel portions P21 and P22.
  • the data signal line 106 is formed with a first sub-source line extending toward the semiconductor layer 102c.
  • the tip of the first sub-source line overlaps the end of the semiconductor layer 102c on the negative side of the X axis.
  • a second sub source line extending toward the semiconductor layer 102d is formed in the data signal line 106.
  • the shape, size, and arrangement of the second sub-source line are the shape, size, and arrangement obtained by inverting the first sub-source line with respect to the boundary line BB.
  • the tip of the second sub source line overlaps the negative end of the X axis of the semiconductor layer 102d.
  • the configuration of the metal layer 111a is the same as the configuration of the metal layer 111a of the embodiment.
  • the shape, size and arrangement of the metal layer 111b are the shape, size and arrangement obtained by inverting the metal layer 111a with respect to the boundary line BB.
  • the second main power supply wiring 105b is arranged on the boundary line between the sub-pixel portions P11 and P12. Therefore, the second main power supply wiring 105b may be provided every two rows. Compared with the case where the second main power supply wiring 105b is provided for each row, the area corresponding to the region 131 can be reduced.
  • the direction of the current flowing between the source and the drain is the direction on the positive side of the Y axis (to the boundary line BB). (Vertical).
  • the direction of the drive transistor Trda of the sub-pixel unit P21 and the direction of the drive transistor Trdb of the sub-pixel unit P22 are the same, and thus the same as in the above embodiment.
  • the effect of. Specifically, in this modification, the direction of the drive transistor Trda of the sub-pixel unit P21 and the direction of the drive transistor Trdb of the sub-pixel unit P22 are set to the boundary line BB between the sub-pixel unit P21 and the sub-pixel unit P22. And vertical.
  • the direction of the current flowing between the source and the drain is the positive direction of the Y axis
  • the direction of the current flowing between the source and the drain is the X axis.
  • the case where the direction is the negative side will be described.
  • FIG. 17 is a layout diagram showing the layout of the pixel portion according to this modification.
  • the layout diagram of this modification shown in FIG. 17 shows six subpixel portions P31 to P36 of 2 rows ⁇ 3 columns.
  • the sub-pixel portion P31 and the sub-pixel portion P32 adjacent to the sub-pixel portion P31 from the negative side of the Y axis are paired.
  • the other sub-pixel portions have the same configuration as the sub-pixel portion P31 or P32, and thus the description thereof is omitted.
  • the second main power supply wiring 105b of this modification is disposed on the boundary line BB of the sub-pixel portions P31 and P32, and the shape, size, and arrangement of each component of the sub-pixel portions P31 and P32 are as follows.
  • the shape, size, and arrangement are symmetrical with respect to the boundary line BB between the sub-pixel portions P31 and P32.
  • the sub pixel unit P31 will be described, and the description of the sub pixel unit P32 will be omitted.
  • the sub-pixel portion P31 of the organic EL panel 10 shown in FIG. 17 is different from the sub-pixel portion P21 of the organic EL panel 10 of Modification 2 shown in FIG. 16 in the shapes of the metal layer 110a and the first main power supply wiring 105a. Different.
  • the shape, size, and arrangement of other layers in the sub-pixel unit P31 of the present modification are the same as the shape, size, and arrangement of the corresponding layers in the sub-pixel unit P21 of Modification 2.
  • the metal layer 110a of the present modification has a rectangular shape in which the lower right corner (the positive side of the X axis and the negative side of the Y axis) is cut into a rectangular shape. Yes.
  • a semiconductor layer 102a is disposed in the notched portion. A part of the side of the cutout portion parallel to the Y-axis overlaps with the end region on the left side of the semiconductor layer 102a.
  • a rectangular first sub power supply line 105c extends from the first main power supply line 105a toward the right side of the semiconductor layer 102a.
  • the shape, size, and arrangement of the metal layer 110a, the semiconductor layer 102a, and the first sub power supply wiring 105c of the sub-pixel unit P31 in this modification are substantially the same as those of the sub-pixel unit P01 in the embodiment shown in FIG.
  • the shape, size and arrangement of the metal layer 110a, the semiconductor layer 102a and the first sub power supply wiring are the same.
  • the second main power supply wiring 105b is arranged on the boundary line BB of the sub-pixel portions P31 and P32, the second main power supply wiring 105b is arranged for each row. Compared with the case where it is, the area corresponding to the area
  • the direction of the current flowing between the source and the drain is the negative direction of the X axis (to the boundary line BB). Parallel).
  • the direction of the drive transistor Trda of the sub-pixel unit P31 is the same as the direction of the drive transistor Trdb of the sub-pixel unit P32, and thus the same as in the above embodiment.
  • the direction of the driving transistor Trda of the sub-pixel unit P31 and the direction of the driving transistor Trdb of the sub-pixel unit P32 are set to the boundary line BB between the sub-pixel unit P31 and the sub-pixel unit P32. Parallel.
  • 18 and 19 are layout diagrams showing the layout of the pixel portion when two sub-pixel portions adjacent in the row direction are paired.
  • the direction of the current between the source and drain indicated by the arrows is perpendicular to the boundary line AA.
  • the layout shown in FIG. 18 is applicable when the following Expression 3 is satisfied.
  • W_sd is the gate width of the driving transistor.
  • H_sub_sd is the distance (interval in the X-axis direction) between the data signal line 106a and the first main power supply wiring 105a.
  • the space_sd is a length necessary for separating the same layer wiring. In FIG. 18, space_sd corresponds to the distance between the data signal line 106a and the metal layer 110a in the X-axis direction and the distance between the metal layer 110a and the first main power supply wiring 105a in the X-axis direction.
  • FIG. 1 when the width W_sd of the driving transistor is larger than the length obtained by subtracting the length space_sd2 times necessary for separating the same-layer wiring from the length H_sub_sd between the power supply wiring and the data signal line, FIG. It is preferable to apply the layout shown in FIG.
  • the direction of the current between the source and drain indicated by the arrows is parallel to the boundary line AA.
  • the layout shown in FIG. 19 is preferably applied when the following Expression 4 is satisfied.
  • L_sd is the gate length of the driving transistor. That is, when the length L_sd of the driving transistor is larger than the length H_sub_sd between the power supply wiring and the data signal line minus the length space_sd2 times necessary for separating the same-layer wiring, It is preferable to apply the layout shown in FIG.
  • 20 and 21 are layout diagrams showing the layout of the pixel portion when two sub-pixel portions adjacent in the column direction are paired.
  • the direction of the current between the source and drain indicated by the arrows is perpendicular to the boundary line BB.
  • the layout shown in FIG. 20 is preferably applied when the following Expression 5 is satisfied.
  • the direction of the current between the source and drain indicated by the arrows is parallel to the boundary line BB.
  • the layout shown in FIG. 21 is preferably applied when the following Expression 6 is satisfied.
  • FIG. 1 when the width W_sd of the driving transistor is larger than the length obtained by subtracting the length space_sd2 times necessary for separating the same-layer wiring from the length H_sub_sd between the power supply wiring and the data signal line, FIG. It is preferable to apply the layout shown in FIG.
  • the main power supply wiring is arranged on the boundary line has been described, but it is not necessary to arrange the main power supply wiring so that the boundary line passes through the center.
  • the main power supply wiring may be arranged in a region including the boundary line.
  • each pixel portion includes a driving transistor, such as a plasma display or a liquid crystal television.
  • the pixel unit includes sub-pixel units corresponding to red, green, and green, but the configuration of the pixel unit is not limited thereto.
  • the pixel unit may include a sub-pixel that emits white (W) light in addition to these three sub-pixels.
  • the arrangement of the sub-pixels in the pixel portion is not particularly limited, and the sub-pixels of the same color may be arranged in the column direction, or the sub-pixels of the same color may be arranged in the row direction. It doesn't matter.
  • the pixel portion may be arranged according to a pen tile arrangement in which sub-pixels of different colors are arranged in the column direction or the row direction.
  • the first pixel portion and the second pixel portion arranged adjacent to each other have been described as sub-pixels in one pixel portion.
  • the configuration of the two-pixel unit is not limited to this.
  • one of the first pixel portion and the second pixel portion may be a subpixel in one pixel portion, and the other may be a subpixel in another pixel portion adjacent to the one pixel portion.
  • the first pixel portion and the second pixel portion may be sub-pixels that emit light of the same color (for example, white).
  • the present disclosure can be applied to a display device that can improve the degree of integration and suppress differences in transistor characteristics between sub-pixel portions.
  • the present disclosure can be applied to a display device such as an organic EL display, a liquid crystal display, or a plasma display.
  • Organic EL Display 10 Organic EL Panel 20 Data Line Drive Circuit 30 Scan Line Drive Circuit 40 TCON 100 Glass substrate 101, 101a, 101b, 101c, 101e, 101f Gate metal layer 102, 102a, 102b, 102c, 102d Semiconductor layer 103, 103a, 103b Drain metal layer 104, 104a, 104b Source metal layer 105 Power supply wiring 105a First Main power line 105b Second main power line 105c First sub power line 105d Second sub power lines 106, 106a, 106b, DR, DR1 Data signal line 106c First sub data line 106d Second sub data line 107 Gate insulating film 108 Channel protective films 109d, 109s Ohmic contact layers 110a, 110b, 111a, 111b Metal layer 110c First sub source line 110d Second sub source lines 120a, 120b, 121a, 121b Contacts 130, 13 Region 200 Lens Cs Capacitance elements Cgs, Cgd, Cgs0, Cg

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Abstract

　隣接して配置されたサブ画素部（Ｐ０１）およびサブ画素部（Ｐ０２）を備えた有機ＥＬディスプレイ（１）であって、サブ画素部（Ｐ０１）およびサブ画素部（Ｐ０２）の各々は、駆動トランジスタを有し、サブ画素部（Ｐ０１）とサブ画素部（Ｐ０２）との境界に配置された電源配線であって、サブ画素部（Ｐ０１）の駆動トランジスタ（Ｔｒｄａ）およびサブ画素部（Ｐ０１）の駆動トランジスタ（Ｔｒｄｂ）に電源電圧を供給する電源配線を備え、サブ画素部（Ｐ０１）の駆動トランジスタ（Ｔｒｄａ）の向きと、サブ画素部（Ｐ０２）の駆動トランジスタ（Ｔｒｄｂ）の向きとは同じである。

Description

表示装置
　本開示は、表示装置に関する。
　液晶ディスプレイ、有機エレクトロルミネッセンス（ＥＬ）ディスプレイあるいはプラズマディスプレイ等の表示装置は、行列状に配置された複数の画素部を備えている。複数の画素部の各々には、発光素子およびトランジスタを備えるものがある。
特開２０１０－００８６５４号公報 特許第４２４００５９号公報
　しかしながら、従来の表示装置では、集積度の向上および画素部間におけるトランジスタの特性のずれの抑制が十分ではないという問題がある。画素部間においてトランジスタの特性または画素回路の入出力特性にずれが生じると、輝度あるいは色差等がばらつき、映像品質が低下するという問題がある。
　本開示は、集積度を向上させ、かつ、画素部間でのトランジスタの特性または画素回路の入出力特性のずれを抑制することができる表示装置を提供する。
　本開示における表示装置は、隣接して配置された第一画素部および第二画素部を備えた表示装置であって、前記第一画素部および前記第二画素部の各々は、駆動トランジスタを有し、前記表示装置は、前記第一画素部と前記第二画素部との境界に配置された電源配線であって、前記第一画素部の前記駆動トランジスタおよび前記第二画素部の前記駆動トランジスタに電源電圧を供給する電源配線を備え、前記第一画素部の前記駆動トランジスタの向きと、前記第二画素部の前記駆動トランジスタの向きとは同じである。
　本開示における表示装置は、集積度を向上させ、かつ、画素部間でのトランジスタの特性または画素回路の入出力特性のずれを抑制することができる。
図１は、比較例および実施の形態における有機ＥＬディスプレイの外観の一例を示す外観図である。 図２は、比較例および実施の形態における有機ＥＬパネルの構成の一例を示すブロック図である。 図３は、比較例および実施の形態におけるサブ画素部の構成の一例を示す回路図である。 図４は、比較例１におけるサブ画素部のレイアウトパターンの一例を示すレイアウト図である。 図５は、比較例２におけるサブ画素部のレイアウトパターンの一例を示すレイアウト図である。 図６は、比較例および実施の形態におけるボトムゲート型のトランジスタの構成の一例を示す図である。 図７は、アライメントのずれによるオーバーラップ面積の違いを示す平面図である。 図８は、トランジスタの製造工程において、アライメントを行う際のレンズの向きのずれとマスクのアライメントのずれとの関係を示す図である。 図９は、トランジスタの製造工程において、アライメントを行う際のレンズの向きのずれとマスクのアライメントのずれとの関係を示す図である。 図１０Ａは、アライメントのずれ量とソースドレイン間に流れるトランジスタの電流との関係を示すグラフである。 図１０Ｂは、ドレイン側寄生容量と画素回路の入出力特性との関係を示すグラフである。 図１１は、アライメントのずれによる筋むらの一例を示す図である。 図１２は、比較例１におけるサブ画素部のレイアウトパターンの一例を示すレイアウト図である。 図１３は、比較例２におけるサブ画素部のレイアウトパターンの一例を示すレイアウト図である。 図１４は、実施の形態におけるサブ画素部のレイアウトパターンの一例を示すレイアウト図である。 図１５は、実施の形態の変形例１におけるサブ画素部のレイアウトパターンの一例を示すレイアウト図である。 図１６は、実施の形態の変形例２におけるサブ画素部のレイアウトパターンの一例を示すレイアウト図である。 図１７は、実施の形態の変形例３におけるサブ画素部のレイアウトパターンの一例を示すレイアウト図である。 図１８は、実施の形態および変形例１～３の適用例について説明するレイアウト図である。 図１９は、実施の形態および変形例１～３の適用例について説明するレイアウト図である。 図２０は、実施の形態および変形例１～３の適用例について説明するレイアウト図である。 図２１は、実施の形態および変形例１～３の適用例について説明するレイアウト図である。
　（課題の詳細）
　上述した課題の詳細について、図１～図１３を用いて説明する。
　（比較例１）
　図１は、比較例１における有機ＥＬディスプレイの外観の一例を示す図である。図２は、比較例１における有機ＥＬディスプレイの構成の一例を示す図である。
　図１および図２に示すように、有機ＥＬディスプレイ１は、有機ＥＬパネル１０と、データ線駆動回路２０と、走査線駆動回路３０と、ＴＣＯＮ（タイミングコントローラ）４０とを備えている。なお、データ線駆動回路２０、走査線駆動回路３０およびＴＣＯＮ４０については、課題とは直接的に関連しないため、実施の形態で説明する。
　有機ＥＬパネル１０は、行列状に配置された複数の画素部Ｐを備えている。複数の画素部Ｐの各々は、赤色（Ｒ）用の光を出すサブ画素部ＰＲ、緑色（Ｇ）用の光を出すサブ画素部ＰＧ、および、青色（Ｂ）用の光を出すサブ画素部ＰＢを備えている。
　図３は、サブ画素部ＰＲの構成の一例を示す回路図である。図３に示すように、サブ画素部ＰＲは、駆動電流に応じて発光する有機ＥＬ素子ＯＥＬと、データ信号線ＤＲの電圧に応じた電荷を蓄積する容量素子Ｃｓと、データ信号線ＤＲと容量素子Ｃｓの一端との導通および非導通を切り替える選択トランジスタＴｒｓと、容量素子Ｃｓに蓄積された電荷の量に応じた駆動電流を有機ＥＬ素子ＯＥＬに供給する駆動トランジスタＴｒｄとを備えている。駆動トランジスタＴｒｄのゲートドレイン間には、寄生容量Ｃｇｄが形成され、ゲートソース間には寄生容量Ｃｇｓが形成されている。
　図４は、比較例１における有機ＥＬパネルの一部におけるレイアウトパターンの一例を示す図である。図４では、２点鎖線で囲んだ６つの長方形状の領域の各々に形成された６個のサブ画素部Ｐ１０１～Ｐ１０６を示している。サブ画素部Ｐ１０１～Ｐ１０６は、それぞれ、赤色（Ｒ）用の光を出すサブ画素部ＰＲ、緑色（Ｇ）用の光を出すサブ画素部ＰＧ、および、青色（Ｂ）用の光を出すサブ画素部ＰＢのいずれかに対応している。サブ画素部Ｐ１０１～Ｐ１０６は、行方向に一行に並んで配置されている。
　各サブ画素部には、ゲートメタル層１０１と、半導体層１０２と、チャネル保護膜１０８と、ドレインメタル層１０３およびソースメタル層１０４を構成するメタル配線層と、電源配線１０５と、データ信号線１０６とが形成されている。
　ゲートメタル層１０１は、ゲート電極およびゲート電極に続くゲート配線を含んで構成されている。チャネル保護膜１０８は、エッチングストッパとして機能する層であり、上面視においてトランジスタのチャネル領域を含んで構成されている。ドレインメタル層１０３は、ドレイン電極およびドレイン電極に続く配線を含んで構成されている。ソースメタル層１０４は、ソース電極およびソース電極に続く配線を含んで構成されている。
　図４に示すサブ画素部Ｐ１０１～Ｐ１０６の各々では、電源配線１０５は、列方向に延伸する長尺状の配線であり、長方形状の領域の図面右側に配置されている。データ信号線１０６は、列方向に延伸する長尺状の配線であり、長方形状の領域の図面左側に配置されている。ドレインメタル層１０３は半導体層１０２の右側に位置し、ソースメタル層１０４は半導体層１０２の左側に位置している。このため、ソースドレイン間に流れる電流の向きは、図４の矢印で示すように、電源配線１０５に垂直な方向であり、図面右側から左側となる。
　（比較例２）
　ここで、有機ＥＬパネル１０において、各サブ画素部の面積を低減して集積度を向上させるために、２つのサブ画素部の境界に電源配線１０５を配置するように構成した有機ＥＬパネルがある（例えば、特許文献１参照）。
　図５は、比較例２における有機ＥＬパネル１０のレイアウトパターンの一例を示す図である。図５に示すレイアウト図には、行方向に隣り合う第一サブ画素部Ｐ２０１および第二サブ画素部Ｐ２０２と、電源配線１０５とが含まれている。第一サブ画素部Ｐ２０１と第二サブ画素部Ｐ２０２とは、各構成要素の形状、大きさおよび配置が、当該２つのサブ画素部の境界線に対して対称となっている。電源配線１０５は、第一サブ画素部Ｐ２０１と第二サブ画素部Ｐ２０２との境界線上に配置された１本の第一主電源配線１０５ａと、第一主電源配線１０５ａから第一サブ画素部Ｐ２０１を構成する駆動トランジスタＴｒｄａのドレイン電極に延びる第一副電源配線１０５ｃと、第一主電源配線１０５ａから第二サブ画素部Ｐ２０２を構成する駆動トランジスタＴｒｄｂのドレイン電極に延びる第二副電源配線１０５ｄとを備えている。
　また、奇数列のサブ画素部Ｐ２０１、Ｐ２０３およびＰ２０５は、図４のサブ画素部Ｐ１０１と同じ構成となっている。偶数列のサブ画素部Ｐ２０２、Ｐ２０４およびＰ２０６は、図４のサブ画素部Ｐ１０１に対し、各構成要素が電源配線１０５に対して線対称に配置されている。
　このため、比較例２の場合、ソース電極とドレイン電極の配置の位置が、対になる２つのサブ画素部で対称（逆）となっている。したがって、ソースドレイン間に流れる電流の向きは、奇数列のサブ画素部Ｐ２０１、Ｐ２０３およびＰ２０５では図面右側から左側となるのに対し、偶数列のサブ画素部Ｐ２０２、Ｐ２０４およびＰ２０６では図面左側から右側となる。
　（アライメントのずれによるソースドレイン間に流れる電流量の変化、および画素回路の入出力特性の変化）
　ここで、アライメントのずれにより、ゲートメタル層、半導体層およびチャネル保護膜と、ソースメタル層およびドレインメタル層との間で位置ずれが生じる場合がある。そうすると、チャネル保護膜－ソースメタル層のオーバーラップ面積とチャネル保護膜－ドレインメタル層のオーバーラップ面積、あるいは、ゲートメタル層－半導体層－ソースメタル層とゲートメタル層－半導体層－ドレインメタル層のオーバーラップ面積のそれぞれついて、理想的には等しいはずのオーバーラップ面積が異なってしまう。ここで、比較例２の場合、ソース電極とドレイン電極の配置の位置が、対になっている２つのサブ画素部の間で逆となっている。このため、比較例２では、対になっている２つのサブ画素部のうちの一方では、ソース側のオーバーラップ面積がドレイン側のオーバーラップ面積よりも大きくなり、他方では、ソース側のオーバーラップ面積がドレイン側のオーバーラップ面積よりも小さくなる。つまり、対になっている２つのサブ画素部の間でトランジスタの特性、およびトランジスタに付随する寄生容量の大きさが異なってしまうという問題がある。以下、アライメントのずれによる複数のトランジスタの特性のばらつきと、寄生容量のばらつきによる画素回路の入出力特性のばらつきについて、さらに具体的に説明する。
　図６は、ボトムゲート型のＣＥＳ構造トランジスタＴｒの構成の一例を示す図である。なお、図６では、ＸＹ平面に平行な面が、ガラス基板１００に平行な面、言い換えると、有機ＥＬパネル１０の表面に平行な面となっている。図６の（ａ）は、トランジスタＴｒの構成の一例を示す断面図であり、ＸＺ平面に平行な面の断面を示している。図６の（ｂ）は、トランジスタＴｒを構成要素のうち、ゲートメタル層１０１と、半導体層１０２と、チャネル保護膜１０８と、ドレインメタル層１０３と、ソースメタル層１０４とを示す図であり、有機ＥＬパネル１０をＺ軸の正側から見た図となっている。
　図６の（ａ）および（ｂ）に示すように、ボトムゲート型のＣＥＳ構造トランジスタＴｒは、ガラス基板１００と、ゲートメタル層１０１と、ゲート絶縁膜１０７と、半導体層１０２と、チャネル保護膜１０８と、オーミックコンタクト層１０９ｄおよび１０９ｓと、ドレインメタル層１０３と、ソースメタル層１０４とを備えている。
　ゲートメタル層１０１は、ガラス基板１００上に配置されている。ゲート絶縁膜１０７は、ゲートメタル層１０１およびガラス基板１００の一部を覆うように形成されている。半導体層１０２は、ゲート絶縁膜１０７上に形成されている。半導体層１０２のＸ軸方向の長さおよびＹ軸方向の長さは、図６の（ｂ）に示すように、ゲートメタル層１０１のＸ軸方向の長さおよびＹ軸方向の長さよりも短く、半導体層１０２は、ＸＹ平面においてゲートメタル層１０１の領域内に配置されている。
　チャネル保護膜１０８は、半導体層１０２上の一部に形成されている。オーミックコンタクト層１０９ｄは、半導体層１０２およびチャネル保護膜１０８と、ドレインメタル層１０３との間に形成されている。オーミックコンタクト層１０９ｓは、半導体層１０２およびチャネル保護膜１０８と、ソースメタル層１０４との間に形成されている。なお、ゲートメタル層１０１とソースメタル層１０４とがＺ軸の正側から見て重なっているオーバーラップ領域に、寄生容量Ｃｇｓが形成されている。寄生容量Ｃｇｓは、次の３つの領域から構成される。３つの領域の１つ目は、ゲートメタル層１０１－ゲート絶縁膜１０７－半導体層１０２－チャネル保護膜－オーミックコンタクト層１０９ｄ－ソースメタル層１０４のオーバーラップ領域Ｓｇｓ０ａである。３つの領域の２つ目は、ゲートメタル層１０１－ゲート絶縁膜１０７－半導体層１０２－オーミックコンタクト層１０９ｄ－ソースメタル層１０４のオーバーラップ領域Ｓｇｓ０ｂである。３つの領域の３つ目は、ゲートメタル層１０１－ゲート絶縁膜１０７－ソースメタル層１０４のオーバーラップ領域Ｓｇｓ０ｃである。各領域の容量の総和を寄生容量Ｃｇｓと呼ぶ。ドレイン側も同様であり、ゲートメタル層１０１とドレインメタル層１０３とがＺ軸の正側から見て重なっている領域に、寄生容量Ｃｇｄが形成されている。
　（アライメントのずれによるソースドレイン間に流れる電流量の変化）
　図７は、アライメントのずれによるオーバーラップ面積の違いを示す平面図の一例である。図８および図９は、トランジスタの製造工程において、露光装置のレンズの向きのアライメントずれに起因する露光パターンのずれを示す図である。
　図８および図９に示すように、トランジスタＴｒを形成する際、レンズ２００の向きがずれると、マスク２１０によって露光形成されるパターンとガラス基板１００との間で位置ずれが生じる。つまり、レンズ２００の向きのアライメントずれによって、マスク２１０の位置合わせ精度がずれた場合と同じような、露光形成パターンのずれが生じていることがわかる。この様に、露光形成パターンの位置精度については、マスク２１０のアライメントだけでなく、レンズ２００の向きのアライメントも重要であると言える。
　図６の（ｂ）は、理想的にアライメントが行われた場合を示しているのに対し、図７の（ａ）および（ｂ）は、ゲートメタル層１０１および半導体層１０２およびチャネル保護膜１０８と、ドレインメタル層１０３およびソースメタル層１０４との間で位置ずれが生じた場合を示している。図６の（ｂ）では、オーバーラップ領域Ｓｇｓ０ａとオーバーラップ領域Ｓｇｄ０ａ、オーバーラップ領域Ｓｇｓ０ｂとオーバーラップ領域Ｓｇｄ０ｂ、オーバーラップ領域Ｓｇｓ０ｃとオーバーラップ領域Ｓｇｄ０ｃはそれぞれほぼ同じ大きさである。しかし、図７の（ａ）では、オーバーラップ領域Ｓｇｓ１ａ＜オーバーラップ領域Ｓｇｄ１ａ、図７の（ｂ）では、オーバーラップ領域Ｓｇｓ２ａ＞オーバーラップ領域Ｓｇｄ２ａとなる。また、それぞれの寄生容量について、図６の（ｂ）では、寄生容量Ｃｇｓ０とＣｇｄ０とはほぼ同じ大きさであるが、図７の（ａ）では、Ｃｇｓ１＜Ｃｇｄ１、図７の（ｂ）では、Ｃｇｓ２＞Ｃｇｄ２となっている。
　図１０Ａは、チャネル保護膜１０８と、ドレインメタル層１０３との合わせずれ（アライメントのずれ）量とソースドレイン間に流れるトランジスタの電流Ｉｄｓとの関係を示すグラフである。図１０Ａに示すように、ドレインメタル層１０３およびソースメタル層１０４について、Ｘ軸の正側へのアライメントのずれ量が大きくなるほど、つまり、ドレイン側のチャネル保護膜１０８と、ドレインメタル層１０３とのオーバーラップ領域Ｓｇｄ０ａ、Ｓｇｄ１ａ、Ｓｇｄ２ａが増加するほど、ソースドレイン間に流れる電流Ｉｄｓが増加する。これは、チャネル領域上のドレイン側のオーバーラップ領域の面積が変化すると、当該オーバーラップ領域においてキャリア濃度が変化する（電流密度が変化する）ため、実効的なゲート長Ｌが変化することに起因する。つまり、ＣＥＳ構造のトランジスタでは、アライメントのずれによりチャネル領域上のドレイン側のオーバーラップ領域の面積が変化することで、ソースドレイン間に流れる電流Ｉｄｓが変化する。
　図４に示す比較例１の場合、アライメントのずれによりオーバーラップ領域Ｓｇｓ０ａとＳｇｄ０ａとが異なる大きさになっても、ソース電極およびドレイン電極の並び方向が同じであるため、オーバーラップ領域Ｓｇｓ０ａおよびＳｇｄ０ａの変化の方向が全てのトランジスタで同じになる。このため、駆動トランジスタのソースドレイン間の電流量Ｉｄｓは全てのサブ画素部で同じ方向に変化することから、サブ画素部の間で駆動トランジスタの特性が同じになる。ただし、各サブ画素部のレイアウト面積を十分に低減できないという問題がある。
　これに対し、図５に示す比較例２の場合、各サブ画素部のレイアウト面積を小さくして集積度を向上させることができる。しかし、比較例２の場合、アライメントのずれにより、オーバーラップ領域Ｓｇｓ０ａおよびＳｇｄ０ａのずれ方向が奇数列と偶数列とで反対になるため、駆動トランジスタのソースドレイン間の電流は奇数列と偶数列とで逆向きに変化する。具体的には、図７の（ａ）の場合は、ドレイン側のオーバーラップ領域Ｓｇｄ１ａの面積が増加するため、電流Ｉｄｓが増加し、図７の（ｂ）の場合は、ドレイン側のオーバーラップ領域Ｓｇｄ２ａの面積が減少するため、電流Ｉｄｓが減少する。
　したがって、同じ階調値を指定した場合、奇数列および偶数列の一方が比較的明るく表示され、他方が比較的暗く表示されるという問題がある。図７の（ａ）の場合は比較的明るく表示され、図７の（ｂ）の場合は比較的暗く表示される。これにより、有機ＥＬパネル１０に筋むらが発生する場合がある。
　（画素回路の入出力特性の変化）
　一方、図１０Ｂは、寄生容量Ｃｇｄの大きさと、図３の画素回路において特性の階調を表示している際に、駆動トランジスタＴｒｄを介して有機ＥＬ素子ＯＥＬに流れ込む画素電流Ｉｐｉｘの大きさとの関係を示すグラフである。図１１に示すように、ドレインメタル層１０３およびソースメタル層１０４について、Ｘ軸の正側へのアライメントのずれ量が大きくなるほど、つまり、ドレイン側の寄生容量Ｃｇｄが増加する程、画素電流Ｉｐｉｘは減少する。これは、以下の式１および式２を用いて説明することが出来る。
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　式１および式２は、図３の画素回路の入出力特性を示している。式１において、μは駆動トランジスタＴｒｄの移動度、Ｃｏｘはゲート酸化膜の単位面積当たり容量、Ｗは駆動トランジスタＴｒｄのゲート幅、Ｌはゲート長であり、Ｃｓ、Ｃｇｓ、Ｃｇｄはそれぞれ容量素子Ｃｓ、寄生容量Ｃｇｓ、Ｃｇｄの容量値を表す。また、Ｖｄａｔａはデータ信号線ＤＲから選択トランジスタＴｒｓを介して容量素子Ｃｓに書込まれる信号電圧を、ＶＥＬはカソード電極に入力される電圧を、Ｖｅｍｉｔは発光時の有機ＥＬ素子ＯＥＬのアノード電極とカソード電極間電圧を、Ｖｓ＿ｗｒｉｔｅは信号電圧書込み時に高電位側の電源配線（図３中の電源電圧ＶＴＦＴを供給する配線）から駆動トランジスタＴｒｄを介して、Ｔｒｄのソース側に設定される電位を、それぞれ表している。
　式１および式２から分かるように、寄生容量Ｃｇｄが大きくなるほどＶｇｓが小さくなるため、画素電流Ｉｐｉｘが低下する。これは、ブートストラップ動作と呼ばれる現象に起因するものである。ブートストラップ動作とは、信号電圧書込み後から発光開始時に掛けて、駆動トランジスタＴｒｄのソース側の電位が変化する際に、駆動トランジスタＴｒｄのゲート側の電位も追従して変化する現象を示す（特許文献２参照）。この時、駆動トランジスタＴｒｄのゲート側の電位は、完全に駆動トランジスタＴｒｄのソース側の電位変動に追従するわけでは無く、蓄積容量Ｃｓおよび駆動トランジスタＴｒｄの寄生容量ＣｇｓとＣｇｄに応じた電圧のロスが発生する。式１および式２はブートストラップ動作による電圧ロスを考慮した画素回路の入出力特性を示している。つまり、図３の様に、寄生容量Ｃｇｓ、Ｃｇｄを備えるようなトランジスタ構造を持ち、かつブートストラップ動作を行う画素回路では、アライメントのずれにより寄生容量の大きさが変化することで、画素電流Ｉｐｉｘが変化する。
　前述のオーバーラップ領域の場合と同様、図４に示す比較例１の場合、アライメントのずれにより寄生容量Ｃｇｓ０とＣｇｄ０とが異なる大きさになっても、ソース電極およびドレイン電極の並び方向が同じであるため、寄生容量Ｃｇｓ０およびＣｇｄ０の変化の方向が全てのサブ画素回路で同じになる。このため、画素電流量Ｉｐｉｘは全てのサブ画素部で同じ方向に変化することから、サブ画素部の間で画素回路の入出力特性が同じになる。ただし、各サブ画素部のレイアウト面積を十分に低減できないという問題がある。
　これに対し、図５に示す比較例２の場合、各サブ画素部のレイアウト面積を小さくして集積度を向上させることができる。しかし、比較例２の場合、アライメントのずれにより、寄生容量Ｃｇｓ０およびＣｇｄ０のずれ方向が奇数列と偶数列とで反対になるため、画素電流は奇数列と偶数列とで逆向きに変化する。具体的には、図７の（ａ）の場合は、ドレイン側寄生容量Ｃｇｄ１が増加するため、画素電流Ｉｐｉｘが減少し、図７の（ｂ）の場合は、ドレイン側寄生容量Ｃｇｄ２の面積が減少するため、画素電流Ｉｐｉｘが増加する。
　したがって、同じ階調値を指定した場合、奇数列および偶数列の一方が比較的明るく表示され、他方が比較的暗く表示されるという問題がある。図７の（ａ）の場合は比較的暗く表示され、図７の（ｂ）の場合は比較的明るく表示される。これにより、有機ＥＬパネル１０に筋むらが発生する場合がある。
　図１１は、筋むらの一例を示す図である。比較例２では、列単位でトランジスタの特性の特性に差異が生じる、つまり、電流Ｉｄｓが増加する列と減少する列とが交互に生じるため、列方向に筋むらが生じる。
　さらに、有機ＥＬパネル１０では、赤、青、緑の３列が繰り返し配置されることから、同じ色のサブ画素部列に着目すると、明るく表示されるサブ画素部列と暗く表示されるサブ画素部列とが交互に配置されることになり、同じ色に対応しているサブ画素部の間で色差がばらつくという問題がある。この場合、例えば、ソフトウェア的に階調値を補正することも考えられるが、列ごとに異なる補正を行う必要が生じ、有機ＥＬディスプレイの処理負荷を増大させる。
　さらに、大型の有機ＥＬディスプレイ１では、単一のレンズ（露光源）ではなく、複数のレンズを用いてソースメタル層、ドレインメタル層およびゲートメタル層が形成される場合がある。このような場合には、レンズ間でのアライメントのずれ量が異なるため、単一のレンズに比べて筋むらが目立ちやすいという問題がある。
　なお、チャネル保護膜１０８とドレインメタル層１０３とのオーバーラップ領域Ｓｇｄ０ａ、Ｓｇｄ１ａ、Ｓｇｄ２ａ、およびソースメタル層１０４とのオーバーラップ領域Ｓｇｓ０ａ、Ｓｇｓ１ａ、Ｓｇｓ２ａの変化によるトランジスタ電流Ｉｄｓの変化と、寄生容量ＣｇｓおよびＣｇｄの変化による画素回路の入出力特性の変化とは、独立に発生する可能性があり、上述の説明は一例である。なぜなら、アライメントずれが発生するレイヤーはランダムであり、必ずしも図７の様な組み合わせで発生するとは限らないからである。よって、トランジスタ電流Ｉｄｓの変化と、画素回路の入出力特性の変化の両方について対策を行うことが重要である。
　（比較例３）
　図１２は、比較例３における有機ＥＬパネルのレイアウトの一例を示す図である。図１２では、２行×３列のサブ画素部Ｐ３０１～Ｐ３０６を示している。サブ画素部Ｐ３０１～Ｐ３０６を構成する構成要素の形状、大きさおよび配置はほぼ同じである。
　図１２では、図４に示す比較例１と同様に面積の低減が十分ではないという問題がある。このため、図５に示す比較例２のように、サブ画素部を行ごとに対称にレイアウトし、境界線上に電源配線を構成する主電源配線を配置する構成にすることで、集積度を向上させることが考えられる。
　（比較例４）
　図１３は、比較例４における有機ＥＬパネルのレイアウトの一例を示す図である。図１３では、列方向に隣接する２つのサブ画素部Ｐ４０１およびＰ４０２が対称にレイアウトされている。比較例４では、電源配線１０５は、列方向に延びる長尺状の第一主電源配線１０５ａと、行方向に延びる長尺状の第二主電源配線１０５ｂと、第一主電源配線１０５ａからサブ画素部Ｐ４０１の駆動トランジスタのＴｒｄａのドレイン電極に向けて延びる第一副電源配線１０５ｃと、第一主電源配線１０５ａからサブ画素部Ｐ４０２の駆動トランジスタのＴｒｄｂのドレイン電極に向けて延びる第二副電源配線１０５ｄとを備える。第一主電源配線１０５ａと第二主電源配線１０５ｂとはコンタクトにより接続されている。また、第二主電源配線１０５ｂは、列方向に隣接するサブ画素部Ｐ４０１とサブ画素部Ｐ４０２との境界線上に配置されている。
　比較例４では、第二主電源配線１０５ｂを１行ごとではなく２行ごとに設けているため、サブ画素部の面積の低減を図り、集積度を向上させている。
　しかし、図１３に示すように、比較例４の場合でも、比較例２の場合と同様に、ソース電極とドレイン電極の配置が図面上下方向において対称になっているため、アライメントのずれにより、トランジスタの特性および画素回路の入出力特性が行単位で異なってしまうという問題がある。この場合、有機ＥＬパネル１０において、行方向に筋むらが生じると考えられる。
　したがって、集積度を向上させることができ、かつ、アライメントのずれによるサブ画素部間での特性のずれを防止することができる技術が望まれている。
　以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
　なお、発明者らは、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
　（実施の形態）
　以下、図１～図３、図１４を用いて、実施の形態を説明する。本実施の形態では、表示装置が有機ＥＬディスプレイである場合を例に説明する。
　本実施の形態の有機ＥＬディスプレイでは、駆動トランジスタに駆動電圧を供給する電源配線の主電源配線を隣接する２つのサブ画素部の境界線上に配置することにより集積度を向上させる。さらに、本実施の形態の有機ＥＬディスプレイでは、駆動トランジスタのソースドレイン間に流れる電流の向きを揃えることにより、アライメントのずれによるサブ画素部間での特性のずれを防止する。すなわち、本実施の形態では、上記２つのサブ画素について駆動トランジスタの向きを同じにすることで、このような効果を奏する。
　なお、電流の向きは、有機ＥＬパネルにおける物理的な向き（レイアウト上の向き）であり、ドレイン電極からソース電極に向かう方向である。また、駆動トランジスタの向きが同じであるとは、駆動トランジスタの有機ＥＬパネルにおける物理的な向き（レイアウト上の向き）が同じであることを指す。すなわち、上記２つのサブ画素の駆動トランジスタについてドレイン電極からソース電極に向かう方向が同じである場合、これら駆動トランジスタの向きが同じであるとされる。
　本実施の形態において、有機ＥＬディスプレイ１の外観および基本構成は比較例１と同じである。有機ＥＬディスプレイ１は、図１および図２に示すように、有機ＥＬパネル１０と、データ線駆動回路２０と、走査線駆動回路３０と、タイミングコントローラ（以下、「ＴＣＯＮ」と略称する）４０とを備えている。
　［１．有機ＥＬパネルの構成］
　有機ＥＬパネル１０は、図２に示すように、列方向に延伸するデータ信号線ＤＲ１、ＤＧ１およびＤＢ１～ＤＲｎ、ＤＧｎおよびＤＢｎと、行方向に延伸する走査信号線Ｓｃａｎ１～Ｓｃａｎｍと、複数のデータ信号線と複数の走査信号線との交点の各々に配置された画素部Ｐとを備えている。言い換えると、複数の画素部Ｐは、ｍ行ｎ列のマトリクス状に配置されている。
　画素部Ｐは、赤色（Ｒ）用の光を出すサブ画素部ＰＲ、緑色（Ｇ）用の光を出すサブ画素部ＰＧ、および、青色（Ｂ）用の光を出すサブ画素部ＰＢを備えている。サブ画素部ＰＲ、ＰＧおよびＰＢの基本的な構成は、比較例１と同じである。
　以下、サブ画素部ＰＲ、ＰＧおよびＰＢの構成について、図３を用いて説明する。ただし、サブ画素部ＰＲ、ＰＧおよびＰＢの構成は、カラーフィルタ以外は同じ構成である。このため、カラーフィルタ以外の構成については、サブ画素部ＰＲについて説明し、他のサブ画素部の説明は省略する。
　図３は、サブ画素部ＰＲの構成の一例を示す回路図である。図３に示すように、サブ画素部ＰＲは、有機ＥＬ素子ＯＥＬと、容量素子Ｃｓと、選択トランジスタＴｒｓと、駆動トランジスタＴｒｄとを備えている。
　有機ＥＬ素子ＯＥＬは、駆動電流に応じて発光する発光素子である。本実施の形態において、有機ＥＬ素子ＯＥＬは、白色の光を出力する発光素子である。駆動電流は、駆動トランジスタＴｒｄから供給される。有機ＥＬ素子ＯＥＬは、アノード電極が駆動トランジスタＴｒｄのソース電極にそれぞれ接続され、カソード電極に電源電圧ＶＥＬ（ＶＥＬは、例えば、接地電圧）が入力されている。
　容量素子Ｃｓは、データ信号線ＤＲの電圧に応じた電荷が蓄積される容量素子である。容量素子Ｃｓは、第一電極が駆動トランジスタＴｒｄのゲート電極に、第二電極が有機ＥＬ素子ＯＥＬのアノード端子と駆動トランジスタＴｒｄのソース電極との接続ノードＮｓにそれぞれ接続されている。
　なお、式１および式２で示されるように、容量素子Ｃｓに蓄積される電圧は、駆動トランジスタＴｒｄのゲートソース間に形成される寄生容量Ｃｇｓおよびゲートドレイン間に形成される寄生容量Ｃｇｄにより変化する。
　駆動トランジスタＴｒｄは、データ信号線ＤＲの電圧に応じて蓄積された容量素子Ｃｓの電荷の量に応じた駆動電流を有機ＥＬ素子ＯＥＬに供給する。駆動トランジスタＴｒｄは、薄膜トランジスタであり、ゲート電極が容量素子Ｃｓの第一電極に、ソース電極が有機ＥＬ素子ＯＥＬのアノード電極にそれぞれ接続され、ドレイン電極に電源電圧ＶＴＦＴが入力されている。なお、駆動トランジスタＴｒｄのゲートドレイン間には、寄生容量Ｃｇｄが形成され、ゲートソース間には寄生容量Ｃｇｓが形成されている。
　選択トランジスタＴｒｓは、走査信号線Ｓｃａｎの電圧に応じてデータ信号線ＤＲと容量素子Ｃｓの第一電極との導通および非導通を切り替えるスイッチ素子である。より詳細には、選択トランジスタＴｒｓは、薄膜トランジスタであり、ゲート電極が走査信号線Ｓｃａｎに、ソース電極がデータ信号線ＤＲに、ドレイン電極が容量素子Ｃｓの第一電極と駆動トランジスタＴｒｄのゲート電圧との接続ノードＮｇにそれぞれ接続されている。
　さらに、図２に示すように、本実施の形態では、画素部Ｐ内において、サブ画素部ＰＲ、ＰＧおよびＰＢは、行方向にこの順に並べられている。
　サブ画素部ＰＲが形成されている領域には、有機ＥＬ素子ＯＥＬの正面側に、赤色の波長の光を通過させるカラーフィルタが形成されている。同様に、サブ画素部ＰＧが形成されている領域には、有機ＥＬ素子ＯＥＬの正面側に、緑色の波長の光を通過させるカラーフィルタが形成されている。サブ画素部ＰＢが形成されている領域には、有機ＥＬ素子ＯＥＬの正面側に、青色の波長の光を通過させるカラーフィルタが形成されている。このように構成することにより、サブ画素部ＰＲ、ＰＧおよびＰＢを形成することができる。
　なお、カラーフィルタは、例えば、マスク蒸着により形成することが考えられるが、これに限定されるものではない。例えば、青色発光の有機ＥＬ素子を形成し、青色光を、Ｒ、Ｇ、Ｂの各色に変換する色変換層（ＣＣＭ：カラーチェンジミディアムズ）を設けても良い。
　また、本実施の形態では、全てのサブ画素部を白色の有機ＥＬ素子ＯＥＬで構成し、サブ画素部に各色の光を通過させるカラーフィルタを設ける場合について説明したが、これに限るものではない。例えば、対応する色に応じた材料を用いて有機ＥＬ素子ＯＥＬを形成しても構わない。
　また、本実施の形態では、選択トランジスタＴｒｓおよび駆動トランジスタＴｒｄが薄膜トランジスタである場合を例に説明したが、これに限るものではない。選択トランジスタＴｒｓおよび駆動トランジスタＴｒｄは、ＦＥＴ、ＭＯＳ－ＦＥＴ、ＭＯＳトランジスタ、バイポーラトランジスタ等であっても構わない。さらに、選択トランジスタＴｒｓは、トランジスタに限定するものではなく、アナログスイッチ等であっても構わない。
　［２．データ線駆動回路、走査線駆動回路およびＴＣＯＮの構成］
　データ線駆動回路２０は、ＴＣＯＮ４０からの第一制御信号に応じたデータ信号をソース線に印加する回路である。
　走査線駆動回路３０は、走査信号線Ｓｃａｎのそれぞれに対し、ＴＣＯＮ４０からの第二制御信号に応じて、走査信号線Ｓｃａｎに接続された選択トランジスタＴｒｓをＯＮ状態またはＯＦＦ状態にするための走査信号を印加する。
　ＴＣＯＮ４０は、複数の画素部Ｐを用いた映像の表示を制御する制御部の一例である。ＴＣＯＮ４０は、データ線駆動回路２０および走査線駆動回路３０の制御を行う機能を有する。表示動作時において、ＴＣＯＮ４０は、外部から入力された映像信号に応じた電圧値を有する第一制御信号をデータ線駆動回路２０に対して出力し、走査線駆動回路３０に対して第二制御信号を出力する。
　なお、ＴＣＯＮ４０は、本実施の形態では、専用のＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ：大規模集積回路）により構成されている場合を例に説明するが、これに限るものではない。ＴＣＯＮ４０は、例えば、マイクロプロセッサ（ＭＰＵ）、ＲＯＭ、ＲＡＭなどから構成されるコンピュータシステムで構成されていても構わない。この場合は、マイクロプロセッサが、上述した各動作を実行させるためのコンピュータプログラムに従って動作することにより、上述した各動作を実現できる。
　［３．レイアウト］
　図１４は、本実施の形態にかかる画素部のレイアウトを示すレイアウト図である。
　図１４に示すように、有機ＥＬパネル１０は、隣接して配置されたサブ画素部Ｐ０１（第一画素部の一例）およびサブ画素部Ｐ０２（第二画素部の一例）を備えている。さらに、有機ＥＬパネル１０は、サブ画素部各々の駆動トランジスタに電源電圧ＶＴＦＴを供給する電源配線を備えている。当該電源配線は、列方向に延伸する第一主電源配線１０５ａと、行方向に延伸する第二主電源配線１０５ｂと、第一主電源配線１０５ａから駆動トランジスタＴｒｄａのドレイン電極に向けて延びる第一副電源配線１０５ｃと、第一主電源配線から駆動トランジスタＴｒｄｂのドレイン電極に向けて延びる第二副電源配線１０５ｄとを備えている。
　なお、図１４に示すレイアウト図では、６つの行方向に一行に並んだサブ画素部Ｐ０１～Ｐ０６を示している。サブ画素部Ｐ０１とＰ０２とが対に、Ｐ０３とＰ４とが対に、Ｐ０５とＰ０６とが対になっている。このため、以下の説明では、サブ画素部Ｐ０１とＰ０２の対について説明する。他の対については、サブ画素部Ｐ０１およびＰ０２の対と同じであるため、説明を省略する。
　サブ画素部Ｐ０１およびＰ０２は、第一副電源配線１０５ｃおよび第二副電源配線１０５ｄ、駆動トランジスタＴｒｄａおよびＴｒｄｂ以外の構成は、サブ画素部Ｐ０１およびＰ０２の境界線ＡＡに対し対称に配置されている。さらに、サブ画素部Ｐ０１の第一副電源配線１０５ｃおよび駆動トランジスタＴｒｄａ以外の構成要素各々の形状および大きさと、サブ画素部Ｐ０２の第二副電源配線１０５ｄおよび駆動トランジスタＴｒｄｂ以外の構成要素各々の形状および大きさとは、境界線ＡＡを軸心として反転した形状となっている。境界線ＡＡは、列方向（Ｙ軸）に平行な線となっている。
　図１４では、電源配線と、図６の（ｂ）に示すゲートメタル層１０１、半導体層１０２、ドレインメタル層１０３およびソースメタル層１０４に対応する層を示している。
　図１４に示す層のうち、ゲートメタル層１０１に対応する層（ゲートメタル層１０１ａ～１０１ｃ）と、第二主電源配線１０５ｂとが同層に配置されている。これらの層のＺ軸正側には、半導体層１０２ａ～１０２ｄが同層に配置されている。半導体層１０２ａ～１０２ｄが配置された層のさらにＺ軸正側には、メタル層１１０ａおよび１１０ｂ、第一主電源配線１０５ａ、第一副電源配線１０５ｃ、第二副電源配線１０５ｄ、データ信号線１０６ａおよび１０６ｂ、メタル層１１１ａおよび１１１ｂが配置されている。
　ゲートメタル層１０１ａは、駆動トランジスタＴｒｄａのゲート電極および当該ゲート電極から延びるゲート配線を形成するゲートメタル層である。ゲートメタル層１０１ａのＸＹ平面に平行な面の形状は、長方形状である。ゲートメタル層１０１ａの短辺の長さ（Ｘ軸に平行な辺の長さ）は、後述するデータ信号線１０６ａと第一主電源配線１０５ａとの間隔（Ｘ軸方向の長さＨ＿ｓｕｂ＿ｓｄ）よりも短い。ゲートメタル層１０１ａの長辺の長さ（Ｙ軸に平行な辺の長さ）は、ゲートメタル層１０１ｃと第二主電源配線１０５ｂとの間隔（Ｙ軸方向の長さＬ＿ｓｕｂ＿ｓｄ）よりも短い。ゲートメタル層１０１ａは、サブ画素部Ｐ０１の中央の領域に、データ信号線１０６ａ、第一主電源配線１０５ａ、ゲートメタル層１０１ｃおよび第二主電源配線１０５ｂとは重ならないように配置されている。
　ゲートメタル層１０１ｂは、駆動トランジスタＴｒｄｂのゲート電極および当該ゲート電極から延びるゲート配線を形成するゲートメタル層である。ゲートメタル層１０１ｂの形状、大きさおよび配置は、ゲートメタル層１０１ａを境界線ＡＡに対して反転させた形状、大きさおよび配置となっている。
　ゲートメタル層１０１ｃは、選択トランジスタＴｒｓａのゲート電極、選択トランジスタＴｒｓｂのゲート電極およびこれらに接続される走査信号線（図２の走査信号線Ｓｃａｎのいずれかに対応）を形成するゲートメタル層である。ゲートメタル層１０１ｃは、図１４に示すように、行方向（Ｘ軸方向）に延伸する長尺状の層である。ゲートメタル層１０１ｃは、１行ごとに、行方向に並ぶ複数のサブ画素部に共通に設けられている。ゲートメタル層１０１ｃは、サブ画素部のＹ軸正側の端部の領域に配置されている。
　第二主電源配線１０５ｂは、電源電圧ＶＴＦＴ（図３参照）を複数のサブ画素部に供給する電源配線である。第二主電源配線１０５ｂは、図１４に示すように、行方向に延伸する長尺状の電源配線である。第二主電源配線１０５ｂは、１行ごとに設けられ、行方向に並ぶ複数のサブ画素部に電源電圧ＶＴＦＴを供給する。第二主電源配線１０５ｂは、サブ画素部のＹ軸負側の端部の領域を通るように配置されている。第二主電源配線１０５ｂは、コンタクト１２０ａおよび１２０ｂにより、第一主電源配線１０５ａに接続されている。
　半導体層１０２ａは、サブ画素部Ｐ０１の駆動トランジスタＴｒｄａを構成する半導体層である（図６の半導体層１０２に対応）。図１４に示すように、半導体層１０２ａのＸＹ平面に平行な面の形状は、長方形状である。半導体層１０２ａの面積は、ゲートメタル層１０１ａの面積よりも相当小さい。半導体層１０２ａは、Ｚ軸の正側からみてゲートメタル層１０１ａの領域内であって、ゲートメタル層１０１ａの図面下側（Ｙ軸の負側）に配置されている。
　半導体層１０２ｂは、サブ画素部Ｐ０２の駆動トランジスタＴｒｄｂを構成する半導体層である（図６の半導体層１０２に対応）。図１４に示すように、半導体層１０２ｂのＸＹ平面に平行な面の形状は、長方形状である。半導体層１０２ｂの面積は、半導体層１０２ａとほぼ同じであり、ゲートメタル層１０１ｂの面積よりも相当小さい。半導体層１０２ｂは、Ｚ軸の正側からみてゲートメタル層１０１ｂの領域内であって、ゲートメタル層１０１ｂの図面下側（Ｙ軸の負側）に配置されている。
　半導体層１０２ｃは、サブ画素部Ｐ０１の選択トランジスタＴｒｓａを構成する半導体層である。半導体層１０２ｃのＸＹ平面に平行な面の形状は、長方形状である。半導体層１０２ｃは、Ｚ軸の正側からみてゲートメタル層１０１ｃの領域内であって、データ信号線１０６ａの近傍に配置されている。
　半導体層１０２ｄは、サブ画素部Ｐ０２の選択トランジスタＴｒｓｂを構成する半導体層である。半導体層１０２ｄの形状、大きさおよび配置は、半導体層１０２ｃを境界線ＡＡに対して反転させた形状、大きさおよび配置となっている。
　メタル層１１０ａ（ソースメタル層１０４ａ）は、サブ画素部Ｐ０１を構成する駆動トランジスタＴｒｄａのソース電極および当該ソース電極から延びる配線を形成する層である。メタル層１１０ａのＸＹ平面に平行な面の形状は、図面右下（Ｙ軸の負側およびＸ軸の正側）の角部が長方形状に切り欠かれた長方形状の形状となっている。メタル層１１０ａのＸ軸方向およびＹ軸方向の長さは、ゲートメタル層１０１ａのＸ軸方向およびＹ軸方向の長さよりも短い。メタル層１１０ａは、ゲートメタル層１０１ａの領域内に配置されている。言い換えると、ゲートメタル層とソースメタル層とがＺ軸方向において重なるように配置されている。
　なお、メタル層１１０ａの切り欠き部分に、半導体層１０２ａが配置されている。半導体層１０２ａは、左辺（Ｘ軸の負側の辺）を含む一部の領域が、メタル層１１０ａの切り欠き部分を構成するＹ軸に平行な辺の一部と重なるように配置されている。
　メタル層１１０ｂ（ソースメタル層１０４ｂ）は、サブ画素部Ｐ０２を構成する駆動トランジスタＴｒｄｂのソース電極および当該ソース電極から延びる配線を形成する層である。メタル層１１０ｂのＸＹ平面に平行な面の形状は、図面右下（Ｙ軸の負側およびＸ軸の正側）の角部が長方形状に切り欠かれた長方形状の形状となっている。メタル層１１０ｂのＸ軸方向およびＹ軸方向の長さは、ゲートメタル層１０１ｂのＸ軸方向およびＹ軸方向の長さよりも短い。なお、メタル層１１０ｂの形状は、メタル層１１０ａと対称ではない。メタル層１１０ｂは、ゲートメタル層１０１ｂの領域内に配置されている。言い換えると、ゲートメタル層とソースメタル層とがＺ軸方向において重なるように配置されている。
　なお、メタル層１１０ｂの切り欠き部分に、半導体層１０２ｂが配置されている。半導体層１０２ｂは、左辺（Ｘ軸の負側の辺）を含む一部の領域が、メタル層１１０ｂの切り欠き部分を構成するＹ軸に平行な辺の一部と重なるように配置されている。
　第一主電源配線１０５ａは、電源電圧ＶＴＦＴを複数のサブ画素部に供給する電源配線である。第一主電源配線１０５ａは、列方向に延伸する長尺状の電源配線である。第一主電源配線１０５ａは、１列ごとではなく、２列ごとに設けられており、２列のサブ画素部に電源電圧ＶＴＦＴを供給している。第一主電源配線１０５ａは、サブ画素部Ｐ０１およびＰ０２の境界線ＡＡ上に配置されている。また、上述したように、第一主電源配線１０５ａは、コンタクト１２０ａおよび１２０ｂにより、第二主電源配線１０５ｂに接続されている。
　第一副電源配線１０５ｃは、第一主電源配線１０５ａからサブ画素部Ｐ０１の半導体層１０２ａに向けて延びる長方形状の電源配線である。当該第一副電源配線１０５ｃの先端が、半導体層１０２ａの右辺を含む一部の領域に重なっており、駆動トランジスタＴｒｄａのドレインメタル層１０３ａを形成している。
　第二副電源配線１０５ｄは、第一主電源配線１０５ａからサブ画素部Ｐ０２の半導体層１０２ｂに向けて延びる鉤状の電源配線である。当該第二副電源配線１０５ｄの先端が、半導体層１０２ｂの右辺を含む一部の領域に重なっており、駆動トランジスタＴｒｄｂのドレインメタル層１０３ｂを形成している。詳細には、第二副電源配線１０５ｄは、第一主電源配線１０５ａからＸ軸の正側に向けて、半導体層１０２ｂの右辺よりもＸ軸の正側の位置まで延びる第一部分と、第一部分の先端からＹ軸の正側に向けて、半導体層１０２ｂの近傍まで延びる第二部分と、第二部分の先端から半導体層１０２ｂの右辺（Ｘ軸の正側の端部）に向けてＸ軸の負側に延びる第三部分とを有する。
　つまり、第一主電源配線１０５ａから駆動トランジスタＴｒｄａの半導体層１０２ａに向けて延びる第一副電源配線１０５ｃと、電源配線１０５から駆動トランジスタＴｒｄｂの半導体層１０２ｂに向けて延びる第二副電源配線１０５ｄとは、形状が異なっている。
　データ信号線１０６ａは、サブ画素部Ｐ０１が属するサブ画素部列に、映像信号の階調値に応じた電圧を供給するための信号線である（図２のデータ信号線ＤＲ、ＤＧおよびＤＢのいずれかに対応）。データ信号線１０６ａは、図１４に示すように、列方向に延伸する長尺状の信号線であり、列方向に並ぶ複数のサブ画素部に共通設けられている。データ信号線１０６ａは、サブ画素部Ｐ０１のＸ軸負側の端部の領域を通るように配置されている。データ信号線１０６ａには、半導体層１０２ｃに向けて延びる第一副データ配線１０６ｃが形成されている。第一副データ配線１０６ｃの先端は、半導体層１０２ｃの左辺（Ｘ軸の負側の端部）に重なっている。
　データ信号線１０６ｂは、サブ画素部Ｐ０２が属するサブ画素部列に、映像信号の階調値に応じた電圧を供給するための信号線である（図２のデータ信号線ＤＲ、ＤＧおよびＤＢのいずれかに対応）。図１４に示すように、データ信号線１０６ｂの形状、大きさおよび配置は、データ信号線１０６ａを境界線ＡＡに対して反転させた形状、大きさおよび配置となっている。データ信号線１０６ｂには、データ信号線１０６ａと同様に、半導体層１０２ｄに向けて延びる第二副データ配線１０６ｄが形成されている。第二副データ配線１０６ｄの先端は、半導体層１０２ｄの右辺（Ｘ軸の正側の端部）に重なっている。
　メタル層１１１ａは、選択トランジスタＴｒｓａのドレイン電極および当該ドレイン電極から延びる配線を形成するドレインメタル層である（図３のノードＮｇを含む配線部分に対応）。図１４に示すように、メタル層１１１ａのＸＹ平面に平行な面の形状は、略長方形状であり、左辺の中央部分に長方形状の切り欠きが形成されている。メタル層１１１ａは、Ｙ軸の正側の端部における左側の一部の領域がゲートメタル層１０１ｃおよび半導体層１０２ｃと重なっている。また、メタル層１１１ａは、Ｙ軸の負側の端部がゲートメタル層１０１ａと重なるように配置され、コンタクト１２１ａによりゲートメタル層１０１ａに接続されている。言い換えると、コンタクト１２１ａにより、選択トランジスタＴｒｓａのドレイン電極が、駆動トランジスタＴｒｄａのゲート端子に接続されている。
　メタル層１１１ｂは、選択トランジスタＴｒｓｂのドレイン電極および当該ドレイン電極から延びる配線を形成するドレインメタル層である（図３のノードＮｇを含む配線部分に対応）。図１４に示すように、メタル層１１１ｂの形状、大きさおよび配置は、メタル層１１１ａを境界線ＡＡに対して反転させた形状、大きさおよび配置となっている。また、メタル層１１１ｂは、Ｙ軸の負側の端部がゲートメタル層１０１ｂと重なるように配置され、コンタクト１２１ｂによりゲートメタル層１０１ｂに接続されている。言い換えると、コンタクト１２１ｂにより、選択トランジスタＴｒｓｂのドレイン電極が、駆動トランジスタＴｒｄｂのゲート端子に接続されている。
　［４．効果等］
　上記実施の形態の有機ＥＬディスプレイ１は、隣接して配置されたサブ画素部Ｐ０１（第一画素部に相当）およびサブ画素部Ｐ０２（第二画素部に相当）の各々が、駆動トランジスタＴｒｄａ、Ｔｒｄｂを有している。また、有機ＥＬディスプレイ１では、第一主電源配線１０５ａがサブ画素部Ｐ０１およびＰ０２の境界線上に設けられている。これにより、第一主電源配線１０５ａは、１列ごとではなく、２列ごとに設ければよいので、第一主電源配線１０５ａの本数を減らすことができ、有機ＥＬパネル１０のレイアウト面積を低減して集積度を向上させることができる。第一主電源配線１０５ａを境界線上に配置しない場合に比べて低減できる面積は、領域１３０に相当する分の面積である。
　さらに、上記実施の形態の有機ＥＬディスプレイ１は、サブ画素部Ｐ０１の駆動トランジスタＴｒｄａのソースドレイン間に流れる電流の向きと、サブ画素部Ｐ０２の駆動トランジスタＴｒｄｂのソースドレイン間に流れる電流の向きとが同じである。すなわち、本実施の形態では、サブ画素部Ｐ０１の駆動トランジスタＴｒｄａの向きとサブ画素部Ｐ０２の駆動トランジスタＴｒｄｂの向きとが同じである。
　具体的には、図１４から分かるように、本実施の形態のサブ画素部Ｐ０１およびＰ０２は、いずれも、Ｘ軸に平行に（境界線ＡＡに対して垂直に）、ドレイン電極とソース電極とがＸ軸の負側に向けてこの順に配置されている。つまり、本実施の形態のサブ画素部Ｐ０１およびサブ画素部Ｐ０２は、いずれも、ソースドレイン間を流れる電流の向きがＸ軸の負側に向う方向になっている。すなわち、本実施の形態では、サブ画素部Ｐ０１の駆動トランジスタＴｒｄａの向きとサブ画素部Ｐ０２の駆動トランジスタＴｒｄｂの向きとが、サブ画素部Ｐ０１とサブ画素部Ｐ０２との境界線ＡＡに対して垂直である。
　したがって、マスクおよび露光レンズのアライメントのずれにより、駆動トランジスタにおいて、チャネル保護膜とソース電極間、およびチャネル保護膜とドレイン電極間とで、オーバーラップ領域の面積に差が生じた場合、および、ゲートソース間に形成された寄生容量とゲートドレイン間に形成された寄生容量との間で容量差が生じた場合でも、サブ画素部Ｐ０１とＰ０２との間では駆動トランジスタの特性および画素回路の入出力特性に差が生じない。これにより、サブ画素部間での色差および輝度のばらつきを低減できる。なお、有機ＥＬディスプレイ間では、駆動トランジスタの特性および画素回路の入出力特性に差が生じる場合があるが、１つの有機ＥＬパネル内では、あるいは、複数のサブ画素部を複数のグループに分割してグループごとにメタル層を形成する場合におけるグループ内では、アライメントのずれによりＩｄｓ特性および画素回路の入出力特性がばらつくのを防止し、色差および輝度がばらつくのを防止することができる。
　本実施の形態は、駆動トランジスタＴｒｄａおよびＴｒｄｂが、Ｃｈａｎｎｅｌ　Ｅｔｃｈｉｎｇ　Ｓｔｏｐｐｅｒ（ＣＥＳ）構造を有するボトムゲート型のトランジスタである場合を例に説明したが、Ｂａｃｋ　Ｃｈａｎｎｅｌ　Ｅｔｃｈｉｎｇ（ＢＣＨ）構造を有するボトムゲート型のトランジスタであっても同様である。
　ＣＥＳ構造およびＢＣＨ構造では、チャネル領域上のドレイン側のオーバーラップ領域の面積が変化すると、当該オーバーラップ領域においてキャリア濃度が変化する（電流密度が変化する）ため、実効的なゲート長Ｌが変化することになる。つまり、ＣＥＳ構造およびＢＣＨ構造の駆動トランジスタＴｒｄａおよびＴｒｄｂでは、アライメントのずれによりチャネル領域上のドレイン側のオーバーラップ領域の面積が変化することで、ソースドレイン間に流れる電流量が変化する。ＣＥＳ構造およびＢＣＨ構造の駆動トランジスタＴｒｄａおよびＴｒｄｂを有する有機ＥＬパネル１０に本実施の形態を適用することで、アライメントのずれによるサブ画素部間での駆動トランジスタの特性に差異が生じるのを防止することができる。
　また、ボトムゲート型のトランジスタでは、ゲート電極とソース電極およびゲート電極とドレイン電極とがそれぞれオーバーラップするため、トップゲート型のトランジスタと比較して大きな寄生容量が形成される。よって、アライメントのずれにより寄生容量のサイズが変化することで、画素回路の入出力特性が変化する。ボトムゲート型の駆動トランジスタを有する有機ＥＬパネルに本実施の形態を適用することで、アライメントのずれによるサブ画素部間での画素回路の入出力特性に差異が生じるのを防止することができる。
　なお、駆動トランジスタＴｒｄａおよびＴｒｄｂは、Ｌｉｇｈｔｌｙ－Ｄｏｐｅｄ－Ｄｒａｉｎ（ＬＤＤ）構造またはオフセットゲート構造を有していても構わない。
　ＬＤＤ構造の駆動トランジスタでは、ゲートメタル層１０１上にフォトマスクを用いて形成するレジスト膜の形成においてアライメントのずれが生じると、ドレイン側のＬＤＤ領域およびソース側のＬＤＤ領域の一方の面積が大きくなり、他方の面積が小さくなる場合がある。
　ソースドレイン間の電流の向きがサブ画素部間で異なる場合、ドレイン側のＬＤＤ領域の面積が大きくなるサブ画素部と、ソース側のＬＤＤ領域の面積が大きくなるサブ画素部とが混在してしまう。この場合、ドレイン側のＬＤＤ領域の面積が大きいサブ画素部ではソースドレイン間の電流が大きくなり、ソース側のＬＤＤ領域の面積が大きいサブ画素部ではソースドレイン間の電流が小さくなる。そうすると、サブ画素部間でＬＤＤ構造のトランジスタのソースドレイン間に流れる電流Ｉｄｓの特性が異なってしまうという問題がある。
　本実施の形態では、ソースドレイン間の電流の向きが同じであるため、ドレイン側のＬＤＤ領域の面積が大きくなるサブ画素部と、ソース側のＬＤＤ領域の面積が大きくなるサブ画素部とが混在せず、いずれか一方が存在することになる。これにより、サブ画素部間で電流Ｉｄｓの特性を同じにすることができる。
　また、図１４では、図５に示す比較例２と比べ、第一主電源配線１０５ａから延びる第二副電源配線１０５ｄの形状を異ならせるのみで電流の向きを揃えることができる。このため、レイアウト工程の複雑化を抑えることができる。
　［５．変形例１］
　実施の形態の変形例１について、図１５を用いて説明する。本変形例では、実施の形態とは、ソースドレイン間に流れる電流の向きが異なる場合について説明する。
　図１５は、本変形例にかかる画素部のレイアウトを示すレイアウト図である。図１５に示す本変形例のレイアウト図では、６つの行方向に一行に並んだサブ画素部Ｐ１１～Ｐ１６を示している。
　本変形例の有機ＥＬディスプレイ１は、実施の形態とは、駆動トランジスタＴｒｄａおよびＴｒｄｂを構成するメタル層１１０ａおよび１１０ｂ、第一副電源配線１０５ｃおよび第二副電源配線１０５ｄの構成が異なる。その他の構成については、実施の形態と同じである。
　メタル層１１０ａは、実施の形態で説明したように、サブ画素部Ｐ１１のソース電極を形成するソースメタル層である。メタル層１１０ａは、ＸＹ平面に平行な面の形状が長方形状であり、Ｙ軸の負側の短辺に長方形状の凸部が形成されている。メタル層１１０ａは、当該凸部の先端部分が半導体層１０２ａの上辺（Ｙ軸の正側の端部）を含む一部の領域と重複している。
　第一副電源配線１０５ｃは、本変形例ではＬ字状に形成されている。第一副電源配線１０５ｃは、第一主電源配線１０５ａからＸ軸の負側に延びる部分と、当該部分の先端からＹ軸の正側に延びる部分とで構成されている。当該第一副電源配線１０５ｃの先端が、半導体層１０２ａの下辺（Ｙ軸の負側の端部）を含む一部の領域と重なるように形成されている。
　第二副電源配線１０５ｄは、本変形例ではＬ字を左右逆にした形状を有している。第二副電源配線１０５ｄは、第一主電源配線１０５ａからＸ軸の正側に延びる部分と、当該部分の先端からＹ軸の正側に延びる部分とで構成されている。なお、第一副電源配線１０５ｃの形状、大きさおよび配置と、第二副電源配線１０５ｄの形状、大きさおよび配置とは、境界線ＡＡに対して対称となっている。
　メタル層１１０ｂは、実施の形態で説明したように、サブ画素部Ｐ０２のソース電極を形成するソースメタル層である。メタル層１１０ｂの形状、大きさおよび配置は、メタル層１１０ａを境界線ＡＡに対して反転させた形状、大きさおよび配置となっている。
　上記実施の形態と同様に、第一主電源配線１０５ａがサブ画素部Ｐ１１およびＰ１２の境界線上に配置されているので、第一主電源配線１０５ａは２列ごとに設ければよい。この場合、第一主電源配線１０５ａが境界線上に配置されておらず１列単位で設けられている場合に比べ、領域１３０に相当する分の面積を低減できる。
　また、図１５において、矢印で示すように、本実施の形態のサブ画素部Ｐ１１およびＰ１２は、いずれも、ソースドレイン間を流れる電流の向きが、Ｙ軸の正側の向き（境界線ＡＡに対して平行）となっている。これにより、アライメントのずれが生じた場合でも、サブ画素部Ｐ１１とＰ１２との間でトランジスタの特性および画素回路の入出力特性に差異が生じるのを防止することができる。
　すなわち、このように構成された本変形例であっても、サブ画素部Ｐ１１の駆動トランジスタＴｒｄａの向きとサブ画素部Ｐ１２の駆動トランジスタＴｒｄｂの向きとが同じであるため、上記実施の形態と同様の効果を奏する。具体的には、本変形例では、サブ画素部Ｐ１１の駆動トランジスタＴｒｄａの向きとサブ画素部Ｐ１２の駆動トランジスタＴｒｄｂの向きとが、サブ画素部Ｐ１１とサブ画素部Ｐ１２との境界線ＡＡに対して平行である。
　［６．変形例２］
　実施の形態の変形例２について、図１６を用いて説明する。実施の形態および変形例１では、行方向に隣接する２つのサブ画素部が対になっている場合について説明したが、本変形例では、列方向に隣接する２つのサブ画素部が対になっている場合について説明する。
　図１６は、本変形例にかかる画素部のレイアウトを示すレイアウト図である。図１６に示す本変形例のレイアウト図では、２行×３列の６つのサブ画素部Ｐ２１～Ｐ２６を示している。サブ画素部Ｐ２１と、サブ画素部Ｐ２１にＹ軸の負側から隣接するサブ画素部Ｐ２２とが対になっている。同様に、サブ画素部Ｐ２３とＰ２４とが対に、サブ画素部Ｐ２５とＰ２６とが対になっている。サブ画素部Ｐ２３～Ｐ２６については、サブ画素部Ｐ２１およびＰ２２の対と同じであるため、説明を省略する。
　本変形例の有機ＥＬパネル１０は、行方向に延伸する第二主電源配線１０５ｂが、サブ画素部Ｐ２１とサブ画素部Ｐ２２との境界線上に配置されている。また、本変形例の有機ＥＬパネル１０では、サブ画素部Ｐ２１およびサブ画素部Ｐ２２の駆動トランジスタＴｒｄａおよびＴｒｄｂ以外の構成については、形状、大きさおよび配置が境界線ＢＢに対し対称となっている。境界線ＢＢは、Ｘ軸に平行な線となっている。
　図１６では、実施の形態および変形例１と同様に、電源配線と、図６の（ｂ）に示すゲートメタル層１０１、半導体層１０２、ドレインメタル層１０３およびソースメタル層１０４に対応する層を示している。
　図１６に示す層のうち、ゲートメタル層１０１に対応する層（ゲートメタル層１０１ａおよび１０１ｂ、ゲートメタル層１０１ｅおよび１０１ｆ）と第二主電源配線１０５ｂとが、同層に配置されている。これらの層のＺ軸正側には、半導体層１０２ａ～１０２ｄが同層に配置されている。半導体層１０２ａ～１０２ｄが配置された層のさらにＺ軸正側には、メタル層１１０ａおよび１１０ｂ、第一主電源配線１０５ａ、データ信号線１０６、メタル層１１１ａおよび１１１ｂが配置されている。
　ゲートメタル層１０１ａおよび１０１ｂの構成は、実施の形態のゲートメタル層１０１ａおよび１０１ｂの構成と同じである。
　ゲートメタル層１０１ｅは、選択トランジスタＴｒｓａのゲート電極および当該ゲート電極に接続される走査信号線（図２のＳｃａｎ）を形成するゲートメタル層である。ゲートメタル層１０１ｅは、行方向（Ｘ軸方向）に延伸する長尺状の層である。ゲートメタル層１０１ｅは、１行ごとに設けられており、行方向に並ぶ複数のサブ画素部に接続されている。ゲートメタル層１０１ｅは、サブ画素部Ｐ２１のＹ軸正側の端部の領域を通るように配置されている。
　ゲートメタル層１０１ｆは、選択トランジスタＴｒｓｂのゲート電極および当該ゲート電極に接続される走査信号線（図２のＳｃａｎ）を形成するゲートメタル層である。ゲートメタル層１０１ｆの形状、大きさおよび配置は、ゲートメタル層１０１ｅを境界線ＢＢに対して反転させた形状、大きさおよび配置となっている。つまり、ゲートメタル層１０１ｆは、サブ画素部Ｐ２２のＹ軸負側の端部の領域を通るように配置されている。
　第二主電源配線１０５ｂは、電源電圧ＶＴＦＴを複数のサブ画素部に供給する電源配線である。第二主電源配線１０５ｂは、本変形例では、行方向に延伸する長尺状の電源配線である。第二主電源配線１０５ｂは、１行単位ではなく、２行単位で設けられており、２行のサブ画素部に対し電源電圧ＶＴＦＴを供給している。第二主電源配線１０５ｂは、サブ画素部Ｐ２１およびサブ画素部Ｐ２２の境界線ＢＢ上に配置されている。また、第二主電源配線１０５ｂは、コンタクト１２０ａおよび１２０ｂにより、第一主電源配線１０５ａに接続されている。
　半導体層１０２ａおよび１０２ｃは、サブ画素部Ｐ２１の構成要素であり、実施の形態と同じ構成である。半導体層１０２ｂおよび１０２ｄは、サブ画素部Ｐ２２の構成要素である。半導体層１０２ｂおよび１０２ｄの形状、大きさおよび配置は、半導体層１０２ａおよび１０２ｃを境界線ＢＢに対して反転させた形状、大きさおよび配置となっている。
　メタル層１１０ａは、サブ画素部Ｐ０１のソース電極および当該ソース線に接続される配線を形成するソースメタル層である。メタル層１１０ａのＸＹ平面に平行な面の形状は、図面右下の角部が長方形状に切りかかれた長方形状の形状となっている。メタル層１１０ａのＸ軸方向およびＹ軸方向の長さは、ゲートメタル層１０１ａのＸ軸方向およびＹ軸方向の長さよりも短い。メタル層１１０ａは、ゲートメタル層１０１ａの領域内に配置されている。言い換えると、ゲートメタル層とソースメタル層とがＺ軸方向において重なるように配置されている。
　なお、メタル層１１０ａの切り欠き部分に、半導体層１０２ａが配置されている。メタル層１１０ａには、切り欠き部分のＹ軸に平行な辺の一部から、半導体層１０２ａの上辺に向けて延びる第一副ソース線１１０ｃが形成されている。第一副ソース線１１０ｃの先端が、半導体層１０２ａの上辺を含む一部の領域に重なるように配置されている。
　メタル層１１０ｂは、サブ画素部Ｐ２２のソース電極および当該ソース線に接続される配線を形成するソースメタル層である。メタル層１１０ｂのＸＹ平面に平行な面の形状は、図面右上の角部が長方形状に切りかかれた長方形状の形状となっている。メタル層１１０ｂのＸ軸方向およびＹ軸方向の長さは、ゲートメタル層１０１ｂのＸ軸方向およびＹ軸方向の長さよりも短い。メタル層１１０ｂは、ゲートメタル層１０１ｂの領域内に配置されている。言い換えると、ゲートメタル層とソースメタル層とがＺ軸方向において重なるように配置されている。
　なお、メタル層１１０ｂの切り欠き部分に、半導体層１０２ｂが配置されている。メタル層１１０ｂには、切り欠き部分のＹ軸に平行な辺の一部から、半導体層１０２ｂの上辺に向けて延びる第二副ソース線１１０ｄが形成されている。第二副ソース線１１０ｄの先端が、半導体層１０２ｂの上辺を含む一部の領域に重なるように配置されている。
　第一副ソース線１１０ｃと第二副ソース線１１０ｄとは、形状および大きさが同じであり、配置される位置は境界線ＢＢに対して線対称とはなっていない。
　第一主電源配線１０５ａは、電源電圧ＶＴＦＴを複数のサブ画素部に供給する電源配線である。第一主電源配線１０５ａは、列方向に延伸する長尺状の電源配線である。第一主電源配線１０５ａは、１列ごとに設けられ、１列のサブ画素部に対し電源電圧ＶＴＦＴを供給している。また、上述したように、第一主電源配線１０５ａは、コンタクトにより、第二主電源配線１０５ｂに接続されている。
　第一主電源配線１０５ａには、サブ画素部Ｐ２１の半導体層１０２ａの下辺に向けて延びる長方形状の第一副電源配線１０５ｃが形成されている。第一副電源配線１０５ｃの先端が、半導体層１０２ａの下辺を含む一部の領域に重なっており、駆動トランジスタＴｒｄａのドレイン電極を形成している。
　さらに、第一主電源配線１０５ａには、サブ画素部Ｐ２２の半導体層１０２ｂの下辺に向けて延びる第二副電源配線１０５ｄが形成されている。第二副電源配線１０５ｄの先端が、半導体層１０２ｂの下辺を含む一部の領域に重なっており、駆動トランジスタＴｒｄｂのドレイン電極を形成している。
　データ信号線１０６は、サブ画素部Ｐ２１および２２が属するサブ画素部列に、映像信号の階調値に応じた電圧を供給するための信号線である。データ信号線１０６は、列方向に延伸する長尺状の信号線であり、列方向に並ぶ複数のサブ画素部に共通に設けられている。データ信号線１０６は、サブ画素部Ｐ２１およびＰ２２のＸ軸負側の端部の領域を通るように配置されている。
　なお、データ信号線１０６には、半導体層１０２ｃに向けて延びる第一副ソース線が形成されている。第一副ソース線の先端は、半導体層１０２ｃのＸ軸の負側の端部に重なっている。さらに、データ信号線１０６には、半導体層１０２ｄに向けて延びる第二副ソース線が形成されている。第二副ソース線の形状、大きさおよび配置は、第一副ソース線を境界線ＢＢに対して反転させた形状、大きさおよび配置となっている。第二副ソース線の先端は、半導体層１０２ｄのＸ軸の負側の端部に重なっている。
　メタル層１１１ａの構成は、実施の形態のメタル層１１１ａの構成と同じである。
　メタル層１１１ｂの形状、大きさおよび配置は、メタル層１１１ａを境界線ＢＢに対して反転させた形状、大きさおよび配置となっている。
　実施の形態および変形例１と同様に、サブ画素部Ｐ１１およびＰ１２の境界線上に第二主電源配線１０５ｂが配置されているので、第二主電源配線１０５ｂは２行ごとに設ければよく、１行ごとに第二主電源配線１０５ｂを設ける場合に比べ、領域１３１に相当する分の面積を低減できる。
　また、図１６において、矢印で示すように、本実施の形態のサブ画素部Ｐ２１およびＰ２２は、いずれも、ソースドレイン間を流れる電流の向きが、Ｙ軸の正側の向き（境界線ＢＢに対して垂直）となっている。これにより、アライメントのずれが生じた場合でも、サブ画素部Ｐ２１とＰ２２との間でトランジスタの特性および画素回路の入出力特性に差異が生じるのを防止することができる。
　すなわち、このように構成された本変形例であっても、サブ画素部Ｐ２１の駆動トランジスタＴｒｄａの向きとサブ画素部Ｐ２２の駆動トランジスタＴｒｄｂの向きとが同じであるため、上記実施の形態と同様の効果を奏する。具体的には、本変形例では、サブ画素部Ｐ２１の駆動トランジスタＴｒｄａの向きとサブ画素部Ｐ２２の駆動トランジスタＴｒｄｂの向きとが、サブ画素部Ｐ２１とサブ画素部Ｐ２２との境界線ＢＢに対して垂直である。
　［７．変形例３］
　実施の形態の変形例３について、図１７を用いて説明する。本変形例では、変形例２と同様に、列方向に隣接する２つのサブ画素部が対になっているが、ソースドレイン間の電流の向きが異なる場合について説明する。
　具体的には、変形例２では、ソースドレイン間に流れる電流の向きがＹ軸の正側の向きである場合について説明したが、本変形例では、ソースドレイン間に流れる電流の向きがＸ軸の負側の向きである場合について説明する。
　図１７は、本変形例にかかる画素部のレイアウトを示すレイアウト図である。図１７に示す本変形例のレイアウト図では、２行×３列の６つのサブ画素部Ｐ３１～Ｐ３６を示している。サブ画素部Ｐ３１と、サブ画素部Ｐ３１にＹ軸の負側から隣接するサブ画素部Ｐ３２とが対になっている。他のサブ画素部については、サブ画素部Ｐ３１またはＰ３２と同じ構成であるため、説明を省略する。
　さらに、本変形例の第二主電源配線１０５ｂは、サブ画素部Ｐ３１およびＰ３２の境界線ＢＢ上に配置されており、サブ画素部Ｐ３１およびＰ３２の各構成要素の形状、大きさおよび配置は、サブ画素部Ｐ３１およびＰ３２の境界線ＢＢに対し対称な形状、大きさおよび配置となっている。このため、本変形例では、サブ画素部Ｐ３１について説明し、サブ画素部Ｐ３２については説明を省略する。
　なお、図１７に示す有機ＥＬパネル１０のサブ画素部Ｐ３１は、図１６に示す変形例２の有機ＥＬパネル１０のサブ画素部Ｐ２１とは、メタル層１１０ａおよび第一主電源配線１０５ａの形状が異なる。本変形例のサブ画素部Ｐ３１における他の層の形状、大きさおよび配置は、変形例２のサブ画素部Ｐ２１における対応する各層の形状、大きさおよび配置と同じである。
　図１７に示すように、本変形例のメタル層１１０ａは、右下（Ｘ軸の正側およびＹ軸の負側）の角部が長方形状に切り欠かれた長方形状の形状を有している。当該切り欠き部分には、半導体層１０２ａが配置されている。切り欠き部分のＹ軸に平行な辺の一部が、半導体層１０２ａの左辺側の端部の領域に重なっている。また、第一主電源配線１０５ａから、半導体層１０２ａの右辺に向けて長方形状の第一副電源配線１０５ｃが延びている。
　なお、実質的に、本変形例におけるサブ画素部Ｐ３１のメタル層１１０ａ、半導体層１０２ａおよび第一副電源配線１０５ｃの形状、大きさおよび配置は、図１４に示す実施の形態におけるサブ画素部Ｐ０１のメタル層１１０ａ、半導体層１０２ａおよび第一副電源配線の形状、大きさおよび配置と同じである。
　実施の形態、変形例１および２と同様に、サブ画素部Ｐ３１およびＰ３２の境界線ＢＢ上に第二主電源配線１０５ｂが配置されているので、行ごとに第二主電源配線１０５ｂが配置されている場合に比べ、領域１３１に相当する分の面積を低減できる。
　また、図１７において、矢印で示すように、本実施の形態のサブ画素部Ｐ３１およびＰ３２は、いずれも、ソースドレイン間を流れる電流の向きが、Ｘ軸の負側の向き（境界線ＢＢに対して平行）となっている。これにより、アライメントのずれが生じた場合でも、サブ画素部Ｐ３１とＰ３２との間でトランジスタの特性および画素回路の入出力特性に差異が生じるのを防止することができる。
　すなわち、このような本変形例の構成であっても、サブ画素部Ｐ３１の駆動トランジスタＴｒｄａの向きとサブ画素部Ｐ３２の駆動トランジスタＴｒｄｂの向きとが同じであるため、上記実施の形態と同様の効果を奏する。具体的には、本変形例では、サブ画素部Ｐ３１の駆動トランジスタＴｒｄａの向きとサブ画素部Ｐ３２の駆動トランジスタＴｒｄｂの向きとが、サブ画素部Ｐ３１とサブ画素部Ｐ３２との境界線ＢＢに対して平行である。
　［８．適用方法］
　上述した実施の形態および変形例１～３のレイアウトを適用する上で好ましい有機ＥＬパネルの条件について、図１８～図２１を用いて説明する。図１８～図２１は、実施の形態および変形例１～３の適用例について説明するレイアウト図である。
　図１８および図１９は、行方向に隣接する２つのサブ画素部が対になっている場合の画素部のレイアウトを示すレイアウト図である。
　図１８に示すレイアウトでは、矢印で示すソースドレイン間の電流の向きが境界線ＡＡに対して垂直になっている。図１８に示すレイアウトは、以下の式３を満たすときに適用可能である。
　Ｗ＿ｓｄ＞Ｈ＿ｓｕｂ＿ｓｄ－ｓｐａｃｅ＿ｓｄ×２・・・（式３）
　Ｗ＿ｓｄは、駆動トランジスタのゲート幅である。Ｈ＿ｓｕｂ＿ｓｄは、データ信号線１０６ａと第一主電源配線１０５ａとの距離（Ｘ軸方向の間隔）である。ｓｐａｃｅ＿ｓｄは、同層配線を分離するために必要な長さである。ｓｐａｃｅ＿ｓｄは、図１８では、データ信号線１０６ａとメタル層１１０ａとのＸ軸方向の間隔、メタル層１１０ａと第一主電源配線１０５ａとのＸ軸方向の間隔に対応している。
　つまり、駆動トランジスタの幅Ｗ＿ｓｄが、電源配線とデータ信号線との間の長さＨ＿ｓｕｂ＿ｓｄから、同層配線を分離するために必要な長さｓｐａｃｅ＿ｓｄ２倍を減算した長さよりも大きい場合に、図１８に示すレイアウトを適用することが好ましい。
　図１９に示すレイアウトでは、矢印で示すソースドレイン間の電流の向きが境界線ＡＡに対して平行になっている。図１９に示すレイアウトは、以下の式４を満たすときに適用することが好ましい。
　Ｌ＿ｓｄ＞Ｈ＿ｓｕｂ＿ｓｄ－ｓｐａｃｅ＿ｓｄ×２・・・（式４）
　Ｌ＿ｓｄは、駆動トランジスタのゲート長である。つまり、駆動トランジスタの長さＬ＿ｓｄが、電源配線とデータ信号線との間の長さＨ＿ｓｕｂ＿ｓｄから、同層配線を分離するために必要な長さｓｐａｃｅ＿ｓｄ２倍を減算した長さよりも大きい場合に、図１９に示すレイアウトを適用することが好ましい。
　図２０および図２１は、列方向に隣接する２つのサブ画素部が対になっている場合の画素部のレイアウトを示すレイアウト図である。
　図２０に示すレイアウトでは、矢印で示すソースドレイン間の電流の向きが境界線ＢＢに対して垂直になっている。図２０に示すレイアウトは、以下の式５を満たすときに適用することが好ましい。
　Ｌ＿ｓｄ＞Ｈ＿ｓｕｂ＿ｓｄ－ｓｐａｃｅ＿ｓｄ×２・・・（式５）
　つまり、駆動トランジスタの長さＬ＿ｓｄが、電源配線とデータ信号線との間の長さＨ＿ｓｕｂ＿ｓｄから、同層配線を分離するために必要な長さｓｐａｃｅ＿ｓｄ２倍を減算した長さよりも大きい場合に、図２０に示すレイアウトを適用することができる。
　図２１に示すレイアウトでは、矢印で示すソースドレイン間の電流の向きが境界線ＢＢに対して平行になっている。図２１に示すレイアウトは、以下の式６を満たすときに適用することが好ましい。
　Ｗ＿ｓｄ＞Ｈ＿ｓｕｂ＿ｓｄ－ｓｐａｃｅ＿ｓｄ×２・・・（式６）
　つまり、駆動トランジスタの幅Ｗ＿ｓｄが、電源配線とデータ信号線との間の長さＨ＿ｓｕｂ＿ｓｄから、同層配線を分離するために必要な長さｓｐａｃｅ＿ｓｄ２倍を減算した長さよりも大きい場合に、図１８に示すレイアウトを適用することが好ましい。
　上述した図１８～図２１のレイアウトのどのレイアウトを利用するかは、駆動トランジスタのゲート長およびゲート幅に応じて決めることができる。上記条件は、簡単な式で構成されているため、適用可能なレイアウトを簡単に求めることができる。
　（他の実施の形態）
　以上のように、本出願において開示する技術の例示として、実施の形態、変形例１および２を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。また、上記実施の形態および変形例１～３で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。
　例えば、上記実施の形態および変形例１～３では、境界線上に主電源配線が配置されている場合について説明したが、中央に境界線が通るように主電源配線を配置する必要はない。主電源配線は、境界線を含む領域に配置されていればよい。
　また、上記実施の形態および変形例１～３では、有機ＥＬディスプレイの場合について説明したが、これに限られるものではない。本開示は、画素部の各々が駆動トランジスタを備える表示装置、例えば、プラズマディスプレイあるいは液晶テレビ等にも適用可能である。
　また、上記実施の形態および変形例１～３では、画素部は赤色、緑色および緑色のそれぞれに対応するサブ画素部を備えるとしたが、画素部の構成はこれに限らない。例えば、画素部はこれら３つのサブ画素に加え、白色（Ｗ）用の光を出すサブ画素を備えてもかまわない。また、画素部におけるサブ画素の配置は特に限定されず、列方向に同色のサブ画素が並ぶように配置されても構わないし、あるいは、行方向に同色のサブ画素が並ぶように配置されてもかまわない。さらには、画素部は、列方向または行方向に互いに異なる色のサブ画素が配列されるペンタイル配列等にしたがって配置されていてもかまわない。
　また、上記実施の形態および変形例１～３では、隣接して配置された第一画素部および第二画素部はいずれも一の画素部におけるサブ画素として説明したが、第一画素部および第二画素部の構成はこれに限らない。例えば、第一画素部および第二画素部は、一方が一の画素部におけるサブ画素であり、他方が当該一の画素部に隣り合う他の一の画素部におけるサブ画素であってもかまわない。また、例えば、第一画素部および第二画素部は、同色（例えば、白色）の光を出すサブ画素であってもかまわない。
　以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面および詳細な説明を提供した。
　したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
　また、上述の実施の形態は、本開示における技術を例示するためのものであるから、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
　本開示は、集積度を向上させ、かつ、サブ画素部間でのトランジスタの特性の差異を抑制できる表示装置に適用可能である。具体的には、有機ＥＬディスプレイ、液晶ディスプレイあるいはプラズマディスプレイ等の表示装置に、本開示は適用可能である。
１　有機ＥＬディスプレイ
１０　有機ＥＬパネル
２０　データ線駆動回路
３０　走査線駆動回路
４０　ＴＣＯＮ
１００　ガラス基板
１０１、１０１ａ、１０１ｂ、１０１ｃ、１０１ｅ、１０１ｆ　ゲートメタル層
１０２、１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ　半導体層
１０３、１０３ａ、１０３ｂ　ドレインメタル層
１０４、１０４ａ、１０４ｂ　ソースメタル層
１０５　電源配線
１０５ａ　第一主電源配線
１０５ｂ　第二主電源配線
１０５ｃ　第一副電源配線
１０５ｄ　第二副電源配線
１０６、１０６ａ、１０６ｂ、ＤＲ、ＤＲ１　データ信号線
１０６ｃ　第一副データ配線
１０６ｄ　第二副データ配線
１０７　ゲート絶縁膜
１０８　チャネル保護膜
１０９ｄ、１０９ｓ　オーミックコンタクト層
１１０ａ、１１０ｂ、１１１ａ、１１１ｂ　メタル層
１１０ｃ　第一副ソース線
１１０ｄ　第二副ソース線
１２０ａ、１２０ｂ、１２１ａ、１２１ｂ　コンタクト
１３０、１３１　領域
２００　レンズ
Ｃｓ　　容量素子
Ｃｇｓ、Ｃｇｄ、Ｃｇｓ０、Ｃｇｄ０、Ｃｇｓ１、Ｃｇｄ１、Ｃｇｓ２、Ｃｇｄ２　寄生容量
Ｐ　画素部
Ｐ０１、Ｐ０２、Ｐ１１、Ｐ２１、Ｐ２２、Ｐ２３、Ｐ２４、Ｐ２５、Ｐ２６、Ｐ３１、Ｐ３２、Ｐ１０１、Ｐ２０１、Ｐ２０２、ＰＲ、ＰＧ、ＰＢ　サブ画素部
Ｔｒｄ、Ｔｒｄａ、Ｔｒｄｂ　駆動トランジスタ
Ｔｒｓ、Ｔｒｓａ、Ｔｒｓｂ　選択トランジスタ
Ｓｃａｎ、Ｓｃａｎ１　走査信号線
ＶＥＬ、ＶＴＦＴ　電源電圧

Claims (11)

  1. 　隣接して配置された第一画素部および第二画素部を備えた表示装置であって、
    　前記第一画素部および前記第二画素部の各々は、駆動トランジスタを有し、
    　前記表示装置は、前記第一画素部と前記第二画素部との境界に配置された電源配線であって、前記第一画素部の前記駆動トランジスタおよび前記第二画素部の前記駆動トランジスタに電源電圧を供給する電源配線を備え、
    　前記第一画素部の前記駆動トランジスタの向きと、前記第二画素部の前記駆動トランジスタの向きとは同じである、
    　表示装置。
  2. 　前記駆動トランジスタの向きは、前記第一画素部と前記第二画素部との境界線に対して平行である、
    　請求項１に記載の表示装置。
  3. 　前記第一画素部および前記第二画素部の各々は、
    　ソースメタル層およびドレインメタル層を含む前記駆動トランジスタの幅が、前記第一画素部および前記第二画素部内における前記電源配線と前記駆動トランジスタのゲート電極に階調値に応じた電圧を与えるためのデータ信号線との間の長さから、同層配線を分離するために必要な長さの２倍を減算した長さよりも大きい、
    　請求項２に記載の表示装置。
  4. 　前記駆動トランジスタの向きは、前記第一画素部と前記第二画素部との境界線に対して垂直である、
    　請求項１に記載の表示装置。
  5. 　前記第一画素部および前記第二画素部の各々は、
    　ソースメタル層およびドレインメタル層を含む前記駆動トランジスタの長さが、前記第一画素部および前記第二画素部内における前記電源配線と前記駆動トランジスタのゲート電極に階調値に応じた電圧を与えるためのデータ信号線との間の長さから、同層配線を分離するために必要な長さの２倍を減算した長さよりも大きい、
    　請求項４に記載の表示装置。
  6. 　前記第一画素部および前記第二画素部は、前記第一画素部および前記第二画素部を含む表示パネルの列方向に隣接する、
    　請求項１～５の何れか１項に記載の表示装置。
  7. 　前記第一画素部および前記第二画素部は、前記第一画素部および前記第二画素部を含む表示パネルの行方向に隣接する、
    　請求項１～５の何れか１項に記載の表示装置。
  8. 　前記第一画素部および前記第二画素部の各々は、平面視において、前記駆動トランジスタを構成するゲートメタル層とソースメタル層およびドレインメタル層が一部または全部で重なるように配置されている、
    　請求項１～７の何れか１項に記載の表示装置。
  9. 　前記駆動トランジスタは、Ｌｉｇｈｔｌｙ－Ｄｏｐｅｄ－Ｄｒａｉｎ構造またはオフセットゲート構造を有する、
    　請求項１～８の何れか１項に記載の表示装置。
  10. 　前記駆動トランジスタは、Ｃｈａｎｎｅｌ　Ｅｔｃｈｉｎｇ　Ｓｔｏｐｐｅｒ構造またはＢａｃｋ　Ｃｈａｎｎｅｌ　Ｅｔｃｈｉｎｇ構造を有する、
    　請求項１～９の何れか１項に記載の表示装置。
  11. 　前記第一画素部および前記第二画素部の各々は、さらに、前記駆動トランジスタから供給される駆動電流に応じて発光する発光素子と、前記駆動トランジスタのゲートソース間に接続された容量素子とを備え、
    　前記駆動トランジスタはＮ型であり、前記駆動トランジスタのソース電極と前記発光素子のアノード電極とが接続されており、ブートストラップ動作時に、前記容量素子に蓄積される電圧が前記駆動トランジスタのゲートソース間に形成される寄生容量およびゲートドレイン間に形成される寄生容量により変化する、
    　請求項１～１０の何れか１項に記載の表示装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180062537A (ko) * 2016-11-30 2018-06-11 삼성디스플레이 주식회사 발광 표시 장치
JP2020024373A (ja) * 2018-07-26 2020-02-13 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 表示装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180066937A (ko) * 2016-12-09 2018-06-20 삼성디스플레이 주식회사 표시 장치
KR102448030B1 (ko) * 2017-09-21 2022-09-28 삼성디스플레이 주식회사 표시장치
CN110783373A (zh) * 2018-07-26 2020-02-11 天马日本株式会社 显示装置
KR20210106053A (ko) * 2020-02-19 2021-08-30 삼성디스플레이 주식회사 표시 장치
KR20220058687A (ko) 2020-10-29 2022-05-10 삼성디스플레이 주식회사 표시 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008039876A (ja) * 2006-08-02 2008-02-21 Sony Corp 表示装置および画素回路のレイアウト方法
JP2009258638A (ja) * 2008-03-25 2009-11-05 Sony Corp 表示装置の製造方法および表示装置、ならびに薄膜トランジスタ基板の製造方法および薄膜トランジスタ基板
JP2011100723A (ja) * 2009-10-09 2011-05-19 Semiconductor Energy Lab Co Ltd 発光表示装置及び当該発光表示装置を具備する電子機器
JP2012141525A (ja) * 2011-01-06 2012-07-26 Sony Corp 表示装置及び電子機器

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0895219B1 (en) * 1997-02-17 2010-06-16 Seiko Epson Corporation Display device
JP3612494B2 (ja) * 2001-03-28 2005-01-19 株式会社日立製作所 表示装置
US8378930B2 (en) * 2004-05-28 2013-02-19 Sony Corporation Pixel circuit and display device having symmetric pixel circuits and shared voltage lines
KR100637164B1 (ko) * 2004-06-26 2006-10-20 삼성에스디아이 주식회사 능동 구동형 전계발광 디스플레이 장치
KR101169053B1 (ko) * 2005-06-30 2012-07-26 엘지디스플레이 주식회사 유기발광다이오드 표시장치
JP4582195B2 (ja) * 2008-05-29 2010-11-17 ソニー株式会社 表示装置
JP5623107B2 (ja) * 2009-04-22 2014-11-12 キヤノン株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008039876A (ja) * 2006-08-02 2008-02-21 Sony Corp 表示装置および画素回路のレイアウト方法
JP2009258638A (ja) * 2008-03-25 2009-11-05 Sony Corp 表示装置の製造方法および表示装置、ならびに薄膜トランジスタ基板の製造方法および薄膜トランジスタ基板
JP2011100723A (ja) * 2009-10-09 2011-05-19 Semiconductor Energy Lab Co Ltd 発光表示装置及び当該発光表示装置を具備する電子機器
JP2012141525A (ja) * 2011-01-06 2012-07-26 Sony Corp 表示装置及び電子機器

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180062537A (ko) * 2016-11-30 2018-06-11 삼성디스플레이 주식회사 발광 표시 장치
KR102636733B1 (ko) * 2016-11-30 2024-02-14 삼성디스플레이 주식회사 발광 표시 장치
JP2020024373A (ja) * 2018-07-26 2020-02-13 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 表示装置
JP7261071B2 (ja) 2018-07-26 2023-04-19 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 表示装置

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