KR20200080012A - 유기발광표시장치 - Google Patents

유기발광표시장치 Download PDF

Info

Publication number
KR20200080012A
KR20200080012A KR1020180169813A KR20180169813A KR20200080012A KR 20200080012 A KR20200080012 A KR 20200080012A KR 1020180169813 A KR1020180169813 A KR 1020180169813A KR 20180169813 A KR20180169813 A KR 20180169813A KR 20200080012 A KR20200080012 A KR 20200080012A
Authority
KR
South Korea
Prior art keywords
electrode
light emitting
organic light
horizontal line
bank layer
Prior art date
Application number
KR1020180169813A
Other languages
English (en)
Inventor
신광훈
우정원
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020180169813A priority Critical patent/KR20200080012A/ko
Priority to CN201911316908.2A priority patent/CN111384120A/zh
Priority to US16/725,200 priority patent/US12035569B2/en
Publication of KR20200080012A publication Critical patent/KR20200080012A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H01L27/3246—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H10K59/352—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels the areas of the RGB subpixels being different
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H01L27/3211—
    • H01L27/3276—
    • H01L51/50—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H10K59/353—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels characterised by the geometrical arrangement of the RGB subpixels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H10K2102/301—Details of OLEDs
    • H10K2102/351—Thickness
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/38—Devices specially adapted for multicolour light emission comprising colour filters or colour changing media [CCM]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/10—Deposition of organic active material
    • H10K71/12—Deposition of organic active material using liquid deposition, e.g. spin coating
    • H10K71/13—Deposition of organic active material using liquid deposition, e.g. spin coating using printing techniques, e.g. ink-jet printing or screen printing

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Optics & Photonics (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명의 일 실시예에 따른 유기발광표시장치는 기판, 상기 기판 상에 제1 수평라인 및 제2 수평라인에 배치된 복수의 서브픽셀, 상기 복수의 서브픽셀들에 각각 배치된 적어도 하나의 박막트랜지스터와 상기 박막트랜지스터에 연결된 유기발광 다이오드의 제1 전극, 상기 제1 전극을 노출하는 제1 뱅크층, 및 상기 제1 뱅크층 상에 배치되며, 상기 제1 뱅크층 및 상기 제1 전극을 노출하는 제2 뱅크층을 포함하며, 상기 제2 뱅크층은 상기 제1 수평라인과 상기 제2 수평라인에 연속적으로 배치되며, 상기 제1 수평라인과 상기 제2 수평라인의 경계에서 제1 절곡될 수 있다.

Description

유기발광표시장치{ORGANIC LIGHT EMITTING DISPLAY DEVICE}
본 발명은 이종 뱅크 구조를 갖는 유기발광표시장치에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 표시장치들이 개발되고 있다. 이러한 표시장치에는 액정표시장치(Liquid Crystal Display : LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 전계방출표시장치(Field Emission Display: FED), 유기발광표시장치(Organic Light Emitting Display Device) 등이 있다.
유기발광표시장치는 스스로 발광하는 자발광소자로서 응답속도가 빠르고 발광 효율, 휘도 및 시야각이 큰 장점이 있다. 또한, 플라스틱과 같은 유연한 기판 상에 소자를 형성할 수 있어 플렉서블한 표시장치를 구현할 수 있다.
최근에는 대면적의 고 해상도 유기발광표시장치가 요구됨에 따라 단일 패널에 다수의 서브픽셀이 포함된다. 일반적으로, 적색(R), 녹색(G), 청색(B) 서브픽셀의 발광층을 패터닝(patterning) 하기 위해 마스크를 이용한다. 대면적의 표시장치를 구현하기 위해서는 대면적의 기판과 대응되는 대면적의 미세 금속 마스크(Fine Metal Mask, FMM)가 필요하다. 다만, 대면적으로 갈수록 마스크가 처지는 현상이 발생하여, 발광층을 구성하는 유기 발광 물질이 원하는 위치에 증착되지 않는 등의 다양한 불량이 야기되고 있다.
전술한 마스크를 이용한 증착법의 문제점을 해결하기 위해, 간단하면서도 대면적에 유리한 용액 공정이 관심을 모으고 있다. 용액 공정은 잉크젯 프린팅이나 노즐 프린팅 등을 통해 마스크 없이 대면적의 발광층의 패터닝이 가능하며, 재료 사용률이 10% 이하인 진공 증착에 비해 재료 사용률이 50 내지 80% 정도로 매우 높다. 또한 진공증착 박막에 비해서 유리전이온도(glass transition temperature)가 높아 열안정성과 모폴로지(morphology) 특성이 우수하다.
그러나 용액 공정을 통해 발광층을 형성하는 경우, 서브픽셀 내의 두께 편차에 의한 발광층의 두께 불균일이 발생하여, 표시 품질이 현저히 저하되는 문제가 발생하고 있다. 따라서, 본 발명은 이종 뱅크 구조를 갖는 유기발광표시장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 유기발광표시장치는 기판, 상기 기판 상에 제1 수평라인 및 제2 수평라인에 배치된 복수의 서브픽셀, 상기 복수의 서브픽셀들에 각각 배치된 적어도 하나의 박막트랜지스터와 상기 박막트랜지스터에 연결된 유기발광 다이오드의 제1 전극, 상기 제1 전극을 노출하는 제1 뱅크층, 및 상기 제1 뱅크층 상에 배치되며, 상기 제1 뱅크층 및 상기 제1 전극을 노출하는 제2 뱅크층을 포함하며, 상기 제2 뱅크층은 상기 제1 수평라인과 상기 제2 수평라인에 연속적으로 배치되며, 상기 제1 수평라인과 상기 제2 수평라인의 경계에서 제1 절곡될 수 있다.
상기 기판 상에 상기 제2 수평라인 하측에 배치되며 복수의 서브픽셀이 배치된 제3 수평라인을 더 포함할 수 있다.
상기 제2 수평라인과 상기 제3 수평라인의 경계에서 상기 제2 뱅크층은 제2 절곡되며, 상기 제1 절곡의 방향과 상기 제2 절곡의 방향은 반대 반향일 수 있다.
상기 제1 수평라인과 교차하는 적어도 하나의 배선을 포함하며, 상기 적어도 하나의 배선은 데이터 라인, 센싱 라인, 전원 라인 및 캐소드 전원 라인 중 선택된 어느 하나 이상일 수 있다.
상기 제1 뱅크층은 상기 제1 전극을 노출하는 제1 개구부를 포함하고, 상기 제2 뱅크층은 상기 제1 뱅크층과 상기 제1 전극을 노출하는 제2 개구부를 포함할 수 있다.
상기 제1 개구부 및 상기 제2 개구부는 상기 적어도 하나의 배선과 중첩할 수 있다.
상기 제1 전극은 상기 적어도 하나의 배선과 중첩할 수 있다.
상기 제1 수평라인은 적어도 하나의 제1 서브픽셀을 포함하고, 상기 제2 수평라인은 적어도 하나의 제2 서브픽셀을 포함하며, 상기 제1 서브픽셀은 상기 적어도 하나의 배선과 나란한 방향으로 연장된 중심선을 가지고, 상기 제1 서브픽셀의 중심선을 기준으로 상기 제1 서브픽셀의 제1 전극의 중심선은 일측에 배치될 수 있다.
상기 제2 서브픽셀의 중심선을 기준으로 상기 제2 서브픽셀의 제2 전극의 중심선은 타측에 배치될 수 있다.
상기 제3 수평라인은 적어도 하나의 제3 서브픽셀을 포함하고, 상기 제3 서브픽셀의 중심선을 기준으로 상기 제3 서브픽셀의 제1 전극의 중심선은 상기 일측과 동일한 측에 배치될 수 있다.
상기 제1 수평라인, 상기 제2 수평라인 및 상기 제3 수평라인은 상기 제1 수평라인에서 상기 제3 수평라인이 배치된 방향으로 복수의 서브픽셀을 포함할 수 있다.
상기 제1 수평라인, 상기 제2 수평라인 및 상기 제3 수평라인은 상기 제1 수평라인에서 상기 제3 수평라인이 배치된 방향으로 복수의 서브픽셀을 포함할 수 있다.
상기 유기발광 다이오드는, 상기 제1 전극 상에 배치된 유기 발광층, 및 상기 유기 발광층 상에 배치된 제2 전극을 포함할 수 있다.
상기 제1 뱅크층은 친수성을 가지고 상기 제2 뱅크층은 소수성을 가질 수 있다.
본 발명의 실시예에 따른 유기발광표시장치는 제2 뱅크층에 절곡부를 형성함으로써, 유기 발광물질이 적하되어 퍼져나갈때 절곡부들에서 그 흐름성을 일부 저하시키는 역할을 한다. 따라서, 인접한 서브픽셀들 간에 유기 발광물질이 이물 등에 의해 퍼짐성이 달라져 두께가 서로 다르게 형성되는 것을 방지할 수 있다. 따라서, 서브픽셀 간의 유기 발광층의 두께 불균일에 기인하는 휘도 차이를 감소시켜 표시 품질을 향상시킬 수 있다. 또한, 유기 발광층 내부의 전류 밀도 차이를 저감하여 소자의 수명 저하를 방지하고 암점 발생을 방지하여 공정 수율을 향상시킬 수 있다
도 1은 유기발광표시장치의 개략적인 블록도.
도 2는 서브픽셀의 개략적인 회로도.
도 3은 서브픽셀의 구체 회로도.
도 4는 본 발명에 따른 서브픽셀의 평면 레이아웃을 개략적으로 나타낸 도면.
도 5는 도 4의 절취선 I-I'에 따라 절취한 단면도.
도 6은 본 발명의 실시예에 따른 유기발광표시장치를 나타낸 평면도.
도 7은 도 6의 절취선 Ⅱ-Ⅱ'에 따라 절취한 단면도.
도 8은 도 6의 절취선 Ⅲ-Ⅲ'에 따라 절취한 단면도.
도 9는 용액 공정의 유기 발광층의 두께 불균일을 나타낸 단면도.
도 10은 이물에 의한 유기발광 다이오드의 불량을 나타낸 단면도.
도 11은 본 발명의 실시예에 따른 서브픽셀들을 나타낸 평면도.
도 12는 도 11에 나타난 서브픽셀들의 평면 레이아웃을 개략적으로 나타낸 평면도.
도 13은 본 발명의 실시예에 따른 유기발광표시장치를 나타낸 평면도.
도 14는 도 11의 절취선 Ⅳ-Ⅳ'에 따라 절취한 단면도.
도 15는 도 11의 절취선 Ⅴ-Ⅴ'에 따라 절취한 단면도.
도 16은 도 13의 절취선 Ⅵ-Ⅵ'에 따라 절취한 단면도.
도 17은 본 발명의 실시예에 따른 서브픽셀들을 나타낸 평면도.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명세서의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하 첨부된 도면을 참조하여 본 명세서의 실시예에 따른 전계발광 표시장치에 대해 설명하기로 한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략하거나 간략히 설명한다.
본 발명에 따른 표시장치는 표시장치의 예로, 유기발광표시장치, 액정표시장치, 전기영동표시장치 등이 사용 가능하나, 본 발명에서는 유기발광표시장치를 예로 설명한다. 유기발광표시장치는 애노드인 제1 전극과 캐소드인 제2 전극 사이에 유기물로 이루어진 유기 발광층을 포함한다. 따라서, 제1 전극으로부터 공급받는 정공과 제2 전극으로부터 공급받는 전자가 유기 발광층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고, 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하는 자발광 표시장치이다.
도 1은 유기발광표시장치의 개략적인 블록도이고, 도 2는 서브픽셀의 개략적인 회로도이며, 도 3은 서브픽셀의 구체 회로도이다.
도 1에 도시된 바와 같이, 유기발광표시장치(10)에는 영상 처리부(11), 타이밍 제어부(12), 데이터 구동부(13), 스캔 구동부(14) 및 표시 패널(20)이 포함된다.
영상 처리부(11)는 외부로부터 공급된 데이터 신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(11)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.
타이밍 제어부(12)는 영상 처리부(11)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터 신호(DATA)를 공급받는다. 타이밍 제어부(12)는 구동신호에 기초하여 스캔 구동부(14)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(13)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.
데이터 구동부(13)는 타이밍 제어부(12)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(12)로부터 공급되는 데이터 신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(13)는 데이터 라인들(DL1 ~ DLn)을 통해 데이터 신호(DATA)를 출력한다. 데이터 구동부(13)는 IC(Integrated Circuit) 형태로 형성될 수 있다.
스캔 구동부(14)는 타이밍 제어부(12)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔 신호를 출력한다. 스캔 구동부(14)는 게이트 라인들(GL1 ~ GLm)을 통해 스캔 신호를 출력한다. 스캔 구동부(14)는 IC(Integrated Circuit) 형태로 형성되거나 표시 패널(20)에 게이트인패널(Gate In Panel; GIP) 방식으로 형성된다.
표시 패널(20)은 데이터 구동부(13) 및 스캔 구동부(14)로부터 공급된 데이터 신호(DATA) 및 스캔 신호에 대응하여 영상을 표시한다. 표시 패널(20)은 영상을 표시할 수 있도록 동작하는 서브픽셀들(50)을 포함한다.
서브픽셀들(50)은 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함하거나 백색 서브픽셀, 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함한다. 서브픽셀들(50)은 발광 특성에 따라 하나 이상 다른 발광 면적을 가질 수 있다.
도 2에 도시된 바와 같이, 하나의 서브픽셀에는 스위칭 트랜지스터(30), 구동 트랜지스터(35), 커패시터(45), 보상회로(45) 및 유기 발광다이오드(60)가 포함된다.
스위칭 트랜지스터(30)는 제1 게이트 라인(32)을 통해 공급된 스캔 신호에 응답하여, 제1 데이터 라인(36)을 통해 공급되는 데이터 신호가 커패시터(45)에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(35)는 커패시터(45)에 저장된 데이터 전압에 따라 전원 라인(42)(고전위전압)과 캐소드 전원 라인(44)(저전위전압) 사이로 구동 전류가 흐르도록 동작한다. 유기발광 다이오드(60)는 구동 트랜지스터(35)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
보상회로(45)는 구동 트랜지스터(35)의 문턱전압 등을 보상하기 위해 서브픽셀 내에 추가된 회로이다. 보상회로(45)는 하나 이상의 트랜지스터로 구성된다. 보상회로(45)의 구성은 외부 보상 방법에 따라 매우 다양한바 이에 대한 예시를 설명하면 다음과 같다.
도 3에 도시된 바와 같이, 보상회로(45)에는 센싱 트랜지스터(65)와 센싱 라인(70)(또는 레퍼런스라인)이 포함된다. 센싱 트랜지스터(65)는 구동 트랜지스터(35)의 소스 전극과 유기발광 다이오드(60)의 애노드 전극 사이(이하 센싱노드)에 접속된다. 센싱 트랜지스터(65)는 센싱 라인(70)을 통해 전달되는 초기화전압(또는 센싱전압)을 구동 트랜지스터(35)의 센싱 노드에 공급하거나 구동 트랜지스터(35)의 센싱 노드 또는 센싱 라인(70)의 전압 또는 전류를 센싱할 수 있도록 동작한다.
스위칭 트랜지스터(30)는 제1 데이터 라인(36)에 제1 전극이 연결되고, 구동 트랜지스터(35)의 게이트 전극에 제2 전극이 연결된다. 구동 트랜지스터(35)는 전원 라인(42)에 제1 전극이 연결되고 유기발광 다이오드(60)의 애노드 전극에 제2 전극이 연결된다. 커패시터(45)는 구동 트랜지스터(35)의 게이트 전극에 제1 전극이 연결되고 유기발광 다이오드(60)의 애노드 전극에 제2 전극이 연결된다. 유기발광 다이오드(60)는 구동 트랜지스터(35)의 제2 전극에 애노드 전극이 연결되고 제2 전원 라인(44)에 캐소드 전극이 연결된다. 센싱 트랜지스터(65)는 센싱 라인(70)에 제1 전극이 연결되고 센싱 노드인 유기발광 다이오드(60)의 애노드 전극 및 구동 트랜지스터(35)의 제2 전극에 제2 전극이 연결된다.
센싱 트랜지스터(65)의 동작 시간은 외부 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 트랜지스터(30)와 유사/동일하거나 다를 수 있다. 일례로, 스위칭 트랜지스터(30)는 제1 게이트 라인(32)에 게이트 전극이 연결되고, 센싱 트랜지스터(65)는 제2 게이트 라인(34)에 게이트 전극이 연결될 수 있다. 이 경우, 제1 게이트 라인(32)에는 스캔 신호(Scan)가 전달되고 제2 게이트 라인(34)에는 센싱 신호(Sense)가 전달된다. 다른 예로, 스위칭 트랜지스터(30)의 게이트 전극에 연결된 제1 게이트 라인(32)과 센싱 트랜지스터(65)의 게이트 전극에 연결된 제2 게이트 라인(34)은 공통으로 공유하도록 연결될 수 있다.
센싱 라인(70)은 데이터 구동부에 연결될 수 있다. 이 경우, 데이터 구동부는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 서브픽셀의 센싱 노드를 센싱하고 센싱결과를 생성할 수 있게 된다. 한편, 스위칭 트랜지스터(30)와 센싱 트랜지스터(65)는 동일한 시간에 턴온될 수 있다. 이 경우, 데이터 구동부의 시분할 방식에 의거 센싱 라인(70)을 통한 센싱 동작과 데이터 신호를 출력하는 데이터 출력 동작은 상호 분리(구분) 된다.
이 밖에, 센싱결과에 따른 보상 대상은 디지털 형태의 데이터신호, 아날로그 형태의 데이터신호 또는 감마 등이 될 수 있다. 그리고 센싱결과를 기반으로 보상신호(또는 보상전압) 등을 생성하는 보상 회로는 데이터 구동부의 내부, 타이밍 제어부의 내부 또는 별도의 회로로 구현될 수 있다.
광차단층(80)은 구동 트랜지스터(DR)의 채널영역 하부에만 배치되거나 구동 트랜지스터(35)의 채널영역 하부뿐만 아니라 스위칭 트랜지스터(30) 및 센싱 트랜지스터(65)의 채널영역 하부에도 배치될 수 있다. 광차단층(80)은 단순히 외광을 차단할 목적으로 사용하거나, 광차단층(80)을 다른 전극이나 라인과의 연결을 도모하고, 커패시터 등을 구성하는 전극으로 활용할 수 있다. 그러므로 광차단층(80)은 차광 특성을 갖도록 복층(이종 금속의 복층)의 금속층으로 선택된다.
기타, 도 3에서는 스위칭 트랜지스터(30), 구동 트랜지스터(35), 커패시터(45), 유기발광 다이오드(60), 센싱 트랜지스터(65)를 포함하는 3T(Transistor)1C(Capacitor) 구조의 서브픽셀을 일례로 설명하였지만, 보상회로(45)가 추가된 경우 3T2C, 4T2C, 5T1C, 6T2C 등으로 구성될 수도 있다.
도 4는 본 발명에 따른 서브픽셀의 평면 레이아웃을 개략적으로 나타낸 도면이고, 도 5는 도 4의 절취선 I-I'에 따라 절취한 단면도이다.
도 4를 참조하면, 기판의 표시영역 상에는 제1 서브픽셀(82), 제2 서브픽셀(84) 및 제3 서브픽셀(86)이 형성된다. 제1 서브픽셀(82), 제2 서브픽셀(84) 및 제3 서브픽셀(86) 각각에는 유기발광 다이오드(발광소자)와 유기발광 다이오드를 구동하는 스위칭 트랜지스터(30), 센싱 트랜지스터(65), 커패시터(45), 및 구동 트랜지스터(35) 등을 포함하는 회로가 형성된다. 제1 서브픽셀(82), 제2 서브픽셀(84) 및 제3 서브픽셀(86) 각각은 스위칭 트랜지스터(30), 커패시터(45), 센싱 트랜지스터(65) 및 구동 트랜지스터(35)의 동작에 대응하여 유기발광 다이오드가 빛을 발광하게 된다. 제1 서브픽셀(82), 제2 서브픽셀(84) 및 제3 서브픽셀(86) 사이에는 전원 라인(42), 센싱 라인(70), 제1 내지 제3 데이터 라인들(36, 38, 52)이 배치된다. 제1 및 제2 게이트 라인들(32, 34)은 제1 서브픽셀(82), 제2 서브픽셀(84) 및 제3 서브픽셀(86)을 가로지르며 배치된다.
전원 라인(42), 센싱 라인(70), 제1 내지 제3 데이터 라인들(36, 38, 52)과 같은 배선들은 물론 박막 트랜지스터를 구성하는 전극들은 서로 다른 층에 위치하지만 콘택홀(비어홀)을 통한 접촉으로 인하여 전기적으로 연결된다. 센싱 라인(70)은 센싱 연결라인(72)을 통해 제1 서브픽셀(82), 제2 서브픽셀(84) 및 제3 서브픽셀(86)의 각 센싱 트랜지스터(65)에 연결된다. 전원 라인(42)은 전원 연결라인(74)을 통해 제1 서브픽셀(82), 제2 서브픽셀(84) 및 제3 서브픽셀(86)의 각 구동 트랜지스터(35)에 연결된다. 제1 및 제2 게이트 라인들(32, 34)은 제1 서브픽셀(82), 제2 서브픽셀(84) 및 제3 서브픽셀(86)의 각 센싱 및 스위칭 트랜지스터(65, 30)에 연결된다.
전술한 제1 서브픽셀(82)은 적색 서브픽셀일 수 있고 제2 서브픽셀(84)은 녹색 서브픽셀일 수 있으며 제3 서브픽셀(86)은 청색 서브픽셀일 수 있다. 그러나, 각 서브픽셀의 배치는 서로 위치가 바뀔 수도 있다.
도 5를 참조하여, 제1 내지 제3 서브픽셀 중 일 예로써 제1 서브픽셀의 단면 구조를 살펴보면 다음과 같다.
도 5를 참조하면, 기판(100) 상에 광차단층(80)이 위치한다. 광차단층(80)은 외부의 광이 입사되는 것을 차단하여 트랜지스터에서 광전류가 발생하는 것을 방지하는 역할을 한다. 광차단층(80) 상에 버퍼층(105)이 위치한다. 버퍼층(105)은 광차단층(80)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 트랜지스터를 보호하는 역할을 한다. 버퍼층(105)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
버퍼층(105) 상에 구동 트랜지스터(35)의 반도체층(110)이 위치한다. 반도체층(110)은 실리콘 반도체, 산화물 반도체 또는 유기물 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘을 이용하거나, 비정질 실리콘을 결정화한 다결정 실리콘을 이용하여 형성될 수도 있다. 산화물 반도체는 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 인듐 갈륨 아연 산화물(InGaZnO) 또는 아연 주석 산화물(ZnSnO) 중 어느 하나로 이루어질 수 있다. 유기물 반도체는 멜로시아닌, 프탈로시아닌, 펜타센, 티오펜폴리머 등의 저분자계 또는 고분자계 유기물로 이루어질 수도 있다. 반도체층(110)은 p형 또는 n형의 불순물을 포함하는 드레인 영역 및 소스 영역을 포함하고 이들 사이에 채널을 포함한다.
반도체층(110) 상에 게이트 절연막(115)이 위치한다. 게이트 절연막(115)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 게이트 절연막(115) 상에 상기 반도체층(110)의 일정 영역, 즉 불순물이 주입되었을 경우의 채널과 대응되는 위치에 게이트 전극(120)이 위치한다. 게이트 전극(120)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 게이트 전극(GAT)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 게이트 전극(120)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
게이트 전극(120) 상에 게이트 전극(120)을 절연시키는 층간 절연막(125)이 위치한다. 층간 절연막(125)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 층간 절연막(125) 상에 소스 전극(130) 및 드레인 전극(135)이 위치한다. 소스 전극(130) 및 드레인 전극(135)은 반도체층(110)의 소스 및 드레인 영역을 각각 노출하는 콘택홀들(137)을 통해 반도체층(110)에 연결된다. 소스 전극(130) 및 드레인 전극(135)은 단일층 또는 다중층으로 이루어질 수 있으며, 상기 소스 전극(130) 및 드레인 전극(135)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 상기 소스 전극(130) 및 드레인 전극(135)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 티타늄/알루미늄/티타늄, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다. 구동 트랜지스터(35)와 이격된 영역에는 제1 데이터 라인(36)이 위치하고, 또 다른 영역에는 캐소드 전원라인(44)이 위치한다.
따라서, 반도체층(110), 게이트 전극(120), 소스 전극(130) 및 드레인 전극(135)을 포함하는 구동 트랜지스터(35)가 구성된다.
구동 트랜지스터(35)를 포함하는 기판(100) 상에 패시베이션막(140)이 위치한다. 패시베이션막(140)은 하부의 소자를 보호하는 절연막으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 패시베이션막(140)의 일부 영역에는 하부의 구동 트랜지스터(35)의 드레인 전극(135)을 노출시키는 제1 비아홀(142)이 위치하고, 캐소드 전원라인(44)을 노출시키는 제2 비아홀(143)이 위치한다.
패시베이션막(140) 상에 오버코트층(150)이 위치한다. 오버코트층(150)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 오버코트층(150)의 일부 영역에는 패시베이션막(140)의 제1 비아홀(142)을 노출하여 드레인 전극(135)을 노출시키는 제3 비아홀(152)이 위치하고, 패시베이션막(140)의 제2 비아홀(143)을 노출하여 캐소드 전원라인(44)을 노출시키는 제4 비아홀(154)이 위치한다.
오버코트층(150) 상에는 유기발광 다이오드(60)가 형성된다. 유기발광 다이오드(60)는 구동 트랜지스터(35)에 연결된 제1 전극(160), 제1 전극(160)과 대향하는 제2 전극(180), 및 제1 전극(160)과 제2 전극(180) 사이에 개재된 유기 발광층(175)을 포함한다. 제1 전극(160)은 애노드 전극일 수 있고, 제2 전극(180)은 캐소드 전극일 수 있다.
제1 전극(160)은 오버코트층(150) 상에 위치하여, 오버코트층(150)의 제3 비아홀(152) 및 패시베이션막(140)의 제1 비아홀(142)을 통해 구동 트랜지스터(35)의 드레인 전극(135)에 연결될 수 있다. 제1 전극(160)은 서브 픽셀 당 하나씩 할당될 수 있으나, 이에 한정되는 것은 아니다. 제1 전극(160)은, 채택된 발광 방식에 대응하여, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어져 투과 전극으로 기능할 수 있고, 반사층을 포함하여 반사 전극으로 기능할 수 있다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금으로 이루어질 수 있으며, 바람직하게는 APC(은/팔라듐/구리 합금)으로 이루어질 수 있다.
제1 전극(160)과 이격된 오버코트층(150) 상에는 오버코트층(150)의 제4 비아홀(154) 및 패시베이션막(140)의 제2 비아홀(143)을 통해 캐소드 전원라인(44)과 연결된 연결패턴(165)이 위치한다. 연결패턴(165)은 제1 전극(160)과 동일한 구조로 이루어진다.
제1 전극(160)이 형성된 기판(100) 상에 뱅크층(170)이 위치한다. 뱅크층(170)은 제1 뱅크층(172) 및 제2 뱅크층(176)을 포함한다. 제1 뱅크층(172)은 제1 전극(160)을 노출하는 제1 개구부(173)를 포함하고, 제2 뱅크층(176)은 제1 뱅크층(172)의 일부 및 제1 전극(160)을 노출하는 제2 개구부(177)를 포함한다. 제2 개구부(177)는 제1 개구부(173)보다 큰 면적으로 형성되어, 제1 뱅크층(172)의 일부를 노출할 수 있다.
또한, 제1 뱅크층(172)은 연결패턴(165)을 노출하는 제3 개구부(174)를 포함하고, 제2 뱅크층(176)은 제1 뱅크층(172)의 일부 및 연결패턴(165)을 노출하는 제4 개구부(178)를 포함한다. 제4 개구부(178)는 제3 개구부(174)보다 큰 면적으로 형성되어, 제1 뱅크층(172)의 일부를 노출할 수 있다.
뱅크층(170)이 형성된 기판(100) 상에는 유기 발광층(175)이 배치된다. 유기 발광층(175)은 발광층(Emission layer, EL)을 포함하고, 정공주입층(Hole injection layer, HIL), 정공수송층(Hole transport layer, HTL), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron injection layer, EIL) 중 어느 하나 이상을 더 포함할 수 있다. 유기 발광층(175)은 잉크젯 프린팅 또는 노즐 코팅 등의 용액 공정으로 코팅되고 건조됨으로써, 유기 발광층(175)과 뱅크층(170)이 컨택하는 상면은 라운드진 형상으로 이루어질 수 있다.
제2 전극(180)은 유기 발광층(175) 상에 배치된다. 제2 전극(180)은 기판(100)의 전면에 넓게 형성될 수 있다. 제2 전극(180)은, 채택된 발광 방식에 대응하여, 투과 전극 또는 반사 전극으로 기능할 수 있다. 제2 전극(180)이 투과 전극인 경우, ITO(Indium Tin Oxide) IZO(Indium Zinc Oxide)와 같은 투명 도전물질로 형성되거나, 광이 투과될 수 있을 정도로 얇은 두께를 갖는 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. 제2 전극(180)은 제1 뱅크층(172)의 제3 개구부(174) 및 제2 뱅크층(176)의 제4 개구부(178)를 통해 연결패턴(165)에 연결됨으로써, 캐소드 전원라인(44)에 연결된다.
한편, 구동 트랜지스터(35) 및 유기발광 다이오드(60)가 형성된 기판(100)과 대향하는 대향기판(190)이 위치한다. 대향기판(190)은 기판(100)을 밀봉하는 것으로, 하부에 컬러필터(195)를 포함한다. 컬러필터(195)는 적색 컬러필터일 수 있으며, 적색의 색좌표를 진하게 만들어주는 기능을 한다. 일 예로, 제1 서브픽셀이 적색 서브픽셀인 경우 대향기판(190)은 제1 서브픽셀과 대응하는 영역에 적색 컬러필터를 구비할 수 있다. 그리고, 녹색 서브픽셀인 제2 서브픽셀과 청색 서브픽셀인 제3 서브픽셀과 대응하는 대향기판(190)의 영역에는 어떠한 컬러필터도 구비되지 않을 수 있다. 그러나, 본 발명은 일 예를 설명하는 것일 뿐, 각 서브픽셀에 해당 색의 컬러필터가 모두 구비될 수도 있다. 도 5에 도시된 구조는 당해 서브픽셀뿐만 아니라 다른 서브 픽셀에도 동일하게 적용될 수 있다.
하기에서는 전술한 도 1 내지 도 5에 따른 유기발광표시장치에 대해 보다 구체적으로 설명하기로 한다.
<실시예>
도 6은 본 발명의 실시예에 따른 유기발광표시장치를 나타낸 평면도이고, 도 7은 도 6의 절취선 Ⅱ-Ⅱ'에 따라 절취한 단면도이며, 도 8은 도 6의 절취선 Ⅲ-Ⅲ'에 따라 절취한 단면도이고, 도 9는 용액 공정의 유기 발광층의 두께 불균일을 나타낸 단면도이며, 도 10은 이물에 의한 유기발광 다이오드의 불량을 나타낸 단면도이다.
도 6 및 도 7을 참조하면, 본 발명의 실시예에 따른 유기발광표시장치는 복수의 서브픽셀(50R, 50G, 50B)들이 배열된 기판(100)을 포함한다. 기판(100)은 다양한 평면 형상을 가질 수 있다. 예를 들어, 도면에 도시된 바와 같이 장방형은 물론, 정방형, 원형, 타원형 등의 평면 형상을 모두 포함할 수 있다.
기판(100) 상에 전술한 박막 트랜지스터, 커패시터 및 유기발광 다이오드가 배치된다. 유기발광 다이오드는 제1 전극(160), 유기 발광층(175) 및 제2 전극(180)을 포함한다. 각 서브픽셀(50R, 50G, 50B)들은 뱅크층(170)에 의해 각 서브픽셀의 발광부가 정의된다. 도 6에서는 뱅크층(170)에 관해 구체적으로 설명하므로, 다른 구성요소는 생략하여 도시하였다.
서브픽셀(50R, 50G, 50B)들은 서로 교차하는 제1 방향(예를 들어, X축 방향) 및 제2 방향(예를 들어, Y축 방향)을 따라 배열될 수 있다. 제1 방향을 따라 이웃하여 배열된 서브픽셀들은 상이한 색의 광을 발광하고, 제2 방향을 따라 이웃하여 배열된 서브픽셀들은 동일한 색의 광을 발광할 수 있다. 예를 들어, 제1 방향으로 배열된 서브픽셀들은 적색 서브픽셀(50R), 녹색 서브픽셀(50G) 및 청색 서브픽셀(50B)이 반복하여 배열될 수 있고, 제2 방향으로 배열된 서브픽셀들은 제1 열에 적색 서브픽셀(50R)들이 배열되고 제2 열에 녹색 서브픽셀(50G)들이 배열되고 제3 열에 청색 서브픽셀(50B)들이 배열될 수 있다. 그러나, 본 발명은 서브픽셀들의 배열을 예로 설명하는 것이므로 다양하게 배열될 수도 있다.
각 서브픽셀(50R, 50G, 50B)들에는, 유기발광 다이오드의 제1 전극(160)이 위치한다. 제1 전극(160) 상에 뱅크층(170)이 배치되어 발광영역을 구획한다. 뱅크층(170)은 제1 뱅크층(172) 및 제2 뱅크층(176)을 포함한다.
제1 뱅크층(172)은 제1 전극(160) 상에 위치하며 제1 전극(160)의 가장자리를 덮으며 배치된다. 제1 뱅크층(172)은 제1 전극(160)의 적어도 일부를 노출시키는 제1 개구부(173)를 포함한다. 하나의 제1 개구부(173)는 하나의 제1 전극(160)을 노출시킨다. 따라서, 제1 개구부(173)는 제1 전극(160)과 1 대 1로 대응될 수 있다.
제1 뱅크층(172)은 상부에 형성되는 유기 발광층에 의해 덮일 수 있도록, 상대적으로 얇은 두께로 형성될 수 있다. 제1 뱅크층(172)은 친수성(hydrophilicity)을 가질 수 있으며, 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)과 같은 친수성의 무기물로 형성될 수 있다.
도 6에서는, 제1 개구부(173)가 대략 장방향 형상을 갖는 경우를 예로 들어 도시하였으나, 이에 한정되는 것은 아니다. 또한, 제1 개구부(173)들이 모두 동일한 형상 및 면적을 갖는 것으로 도시하였으나 이에 한정되는 것은 아니며, 적어도 어느 하나의 제1 개구부(173)는 다른 하나의 제1 개구부(173)와 상이한 형상 및/또는 면적을 가질 수 있다. 예를 들어, 제1 개구부(173)의 형상 및/또는 면적은, 유기발광 다이오드의 유기 발광층을 형성하기 위한 유기 발광물질의 수명을 고려하여 적절히 선택될 수 있다. 제1 개구부(173)에 의해 노출된 제1 전극(160)의 부분은 발광부로 정의될 수 있다.
제1 뱅크층(172)이 형성된 기판(100) 상에 제2 뱅크층(176)이 위치한다. 제2 뱅크층(176)은 서브픽셀들 중 서로 상이한 색을 발광하는 서브픽셀들 사이에 위치한다. 제2 뱅크층(176)은 제1 전극(160)의 적어도 일부를 노출시키는 제2 개구부(177)를 포함한다. 복수의 제2 개구부(177)들은 제1 방향으로 서로 나란하게 배열되며, 제2 방향으로 각각 연장된다. 제2 개구부(177)는 제2 방향으로 연장되어, 제2 방향을 따라 배치된 각 서브픽셀들의 제1 전극(160)들을 노출시킨다. 또한 제2 개구부(177)는 제2 방향으로 연장되어, 제2 방향을 따라 배치된 복수의 제1 개구부(173)들을 노출시킨다.
제2 뱅크층(176)은 소수성(hydrophobicity)을 가질 수 있다. 일 예로, 제2 뱅크층(176)은 절연막에 소수성을 가진 물질이 코팅되거나, 소수성을 가진 물질로 형성될 수 있다. 제2 뱅크층(176)은 유기물로 이루어질 수 있다. 제2 뱅크층(176)의 소수성의 특성은, 유기 발광층을 구성하는 유기 발광물질이 발광영역의 중앙부로 모이도록 밀어내는 기능을 할 수 있다. 또한, 제2 뱅크층(176)은 서로 상이한 색의 유기 발광물질이 서로 혼합되는 것을 방지할 수 있도록, 해당 영역에 적하된 유기 발광물질을 가두는 배리어(barrier)로써 기능할 수 있다.
도 6에서, 제2 개구부(177)가 바(bar) 형상을 갖는 경우를 예로 들어 도시하였으나, 이에 한정되는 것은 아니다. 또한, 제2 개구부(177)들이 모두 동일한 형상 및 면적을 갖는 것으로 도시하였으나 이에 한정되는 것은 아니며, 적어도 어느 하나의 제2 개구부(177)는 다른 하나의 제2 개구부(177)와 상이한 형상 및/또는 면적을 가질 수 있다. 예를 들어, 제2 개구부(177)의 형상 및/또는 면적은, 유기 발광물질의 수명을 고려하여 적절히 선택될 수 있다.
제2 개구부(177)는 제1 개구부(173) 외측으로 이격되어 위치한다. 즉, 제1 뱅크층(172)의 경계는 제2 뱅크층(176)의 경계로부터 설정된 간격만큼 이격된다. 이에 따라, 제1 개구부(173)는 제2 개구부(177)에 의해 노출될 수 있고, 제1 뱅크층(172)이 제2 개구부(177)에 의해 노출될 수 있다.
도 7 및 도 8을 참조하여, 제1 전극, 뱅크층, 유기 발광층 및 제2 전극이 구조를 살펴보기로 한다. 도 7 및 도 8에서는 오버코트층(150) 하부의 구조물은 생략하여, 제1 전극, 뱅크층, 유기 발광층 및 제2 전극이 구조를 자세히 살펴보기로 한다. 생략된 오버코트층(150) 하부의 구조물은 전술한 도 5에서 제1 전극(160) 하부에 배치된 구동 트랜지스터(35)의 반도체층(110), 게이트 전극(120), 소스 전극(130) 및 드레인 전극(135)이다. 또한, 구동 트랜지스터(35) 하부에 배치된 광차단층(80)과, 구동 트랜지스터(35)와 이격된 영역에 배치된 캐소드 전원 라인(44)이 생략되었다.
오버코트층(150) 상에 각 서브픽셀의 제1 전극들(160)이 배치되고, 제1 전극들(160)은 제1 뱅크층(172)에 의해 가장자리가 덮혀 일부가 노출된다. 제1 뱅크층(172) 상에 제2 뱅크층(176)이 위치한다.
제2 뱅크층(176)이 형성된 기판 상에 유기 발광층(175)이 위치한다. 유기 발광층(175)은 제2 뱅크층(176)의 제2 개구부(177) 내에서 제2 개구부(177)의 연장 방향을 따라 형성될 수 있다. 즉, 하나의 제2 개구부(177)에 적하된 유기 발광물질은, 제2 개구부(177)에 의해 노출된 제1 전극(160)들 및 제1 뱅크층(172)들을 덮는다. 유기 발광물질은 제1 뱅크층(172)을 완전히 덮어 제1 뱅크층(172)에 의해 분리되지 않고, 제2 뱅크층(176)에 의해 분리된다.
하나의 제2 개구부(177)에 의해 노출된 복수의 제1 전극(160)들 상에는, 동일한 색의 유기 발광물질이 적하된다. 이는, 하나의 제2 개구부(177)와 대응되는 위치에 할당된 복수의 서브픽셀들에서, 동일한 색의 광이 방출됨을 의미한다. 유기 발광층(175)의 평면 형상은 제2 개구부(177)의 평면 형상과 대응되며, 예를 들어 바(bar) 형상으로 이루어질 수 있다.
서로 상이한 색의 유기 발광물질들은, 대응되는 제2 개구부(177)들 각각에 순차적으로 교번하여 적하될 수 있다. 서로 상이한 색의 유기 발광물질들은, 적색(R), 녹색(G), 청색(B)을 발광하는 유기 발광물질일 수 있다.
제2 뱅크층(176)은 제1 방향(도 6의 x축 방향)으로 이웃하는 제1 전극(160)들 사이에 위치하여, 제1 방향으로 이웃하는 제2 개구부(177)들에 각각 적하된 서로 상이한 색의 유기 발광물질들이 서로 혼합되지 않도록 한다. 즉, 서로 다른 제2 개구부(177)들에 각각 적하된 서로 상이한 색의 유기 발광물질들은, 제2 뱅크층(176)에 의해 물리적으로 분리된다.
용액 공정 시 유기 발광층(175)을 형성하기 위해 이용되는 유기 발광물질은, 제1 전극(160)의 적어도 일부, 제1 뱅크층(172)의 일부, 및 제2 뱅크층(176)의 일부를 덮도록 적하된다. 제1 뱅크층(172)은 제1 전극(160)의 소수성 특성에 의한 습윤성(wettability) 불량을 방지하기 위해 구비된 친수성의 얇은 막으로 이루어져, 친수성인 유기 발광물질을 잘 퍼지도록 유도할 수 있다. 제2 뱅크층(176)은 소수성의 두꺼운 막으로, 친수성인 유기 발광물질을 중앙부로 밀어낼 수 있도록 한다. 제1 뱅크층(172)과 제2 뱅크층(176)의 구조에 의해, 유기 발광층(175)은 발광영역 상에서 상대적으로 균일한 두께로 형성될 수 있다.
본 발명은 하나의 제2 개구부(177) 내에 동일한 색을 발광하는 복수의 서브픽셀들이 할당될 수 있다. 만약, 제2 개구부(177)들이 각각 하나의 서브픽셀을 노출하게 되면, 용액 공정 시 설비 편차에 따라 제2 개구부(177)들 각각에 적하된 유기 발광물질의 두께가 상이할 수 있다. 상기 설비 편차는 잉크젯 장비의 노즐들 간 토출량 편차를 의미할 수 있다. 즉, 제2 개구부(177)들 상에 유기 발광물질을 적하하기 위해 이용되는 노즐들 각각은 토출량이 일정하지 못할 수 있다.
이 경우, 도 9에 도시된 바와 같이, 하나의 서브픽셀 당 할당되는 노즐들을 통해, 서브픽셀들 각각에 적하된 유기 발광물질의 두께가 위치에 따라 상이할 수 있다.
따라서, 본 발명은 하나의 제2 개구부(177) 내에, 복수 개의 서브픽셀들이 할당될 수 있고, 서브픽셀들의 개수에 대응한 복수 개의 노즐이 할당될 수 있기 때문에, 노즐 간 토출량 편차가 보상되어 제2 개구부(177)들에 적하된 유기 발광물질 간 두께가 균일해 질 수 있다. 이에 따라, 본 발명에 의한 유기발광표시장치는 유기 발광층(175)의 두께 균일도의 저하를 방지할 수 있어, 서브픽셀 내 두께 편차에 기인한 표시 품질 저하를 방지할 수 있다. 또한, 유기 발광층(175)의 균일도를 확보하여, 소자의 수명이 저하되거나 암점이 발생하는 불량을 방지할 수 있다.
전술한 제1 뱅크층(172)의 경계와 제2 뱅크층(176)의 경계 사이의 기 설정된 간격은, 유기 발광층(175)의 두께 균일도를 확보할 수 있는 최소 거리를 의미한다. 제1 뱅크층(172)의 경계와 제2 뱅크층(176)의 경계가 기 설정된 간격보다 가깝게 위치하는 경우, 유기 발광층(175)의 균일도를 확보할 수 없고, 제1 뱅크층(172)의 경계와 제2 뱅크층(176)의 경계가 기 설정된 간격보다 멀게 위치하는 경우, 제1 뱅크층(172)에 의해 차폐되는 제1 전극(160)의 면적이 증가하여 개구율이 저하되는 문제점이 발생할 수 있다.
본 발명에 의한 유기발광표시장치는, 제2 뱅크층(176)의 제2 개구부(177)가 제2 방향을 따라 연장되기 때문에, 제2 방향으로 배열된 서브픽셀들 사이에는 제2 뱅크층(176)이 위치하지 않는다. 따라서, 본 발명에서는, 제1 뱅크층(172)의 전술한 위치 제약이 상대적으로 줄어들기 때문에, 설계 자유도를 개선할 수 있을 뿐만 아니라, 제1 전극(160) 상의 발광 영역을 넓게 확보할 수 있다. 이에 따라, 본 발명은 설계 자유도를 개선하면서도, 충분한 개구율을 확보한 유기발광표시장치를 제공할 수 있다.
또한, 고해상도로 갈수록 표시장치에 배열된 서브픽셀들의 면적이 상대적으로 줄어든다. 이 경우, 유기 발광물질이 제 위치에 적하되지 못함에 따라 서로 상이한 색의 유기 발광층(175)이 서로 섞이는 혼색 불량이 발생할 수 있다. 본 발명은 복수의 서브픽셀에 대응하는 넓은 제2 개구부(177) 상에서, 유기 발광물질의 적하 면적을 충분히 확보할 수 있기 때문에, 혼색 불량을 개선할 수 있다.
또한, 도 10을 참조하면, 유기 발광층(175) 하부에 이물(particle)이 존재하는 경우, 적하된 유기 발광물질이 이물로 인해 잘 퍼지지 못하고 이물에 인접한 서브픽셀의 유기 발광층(175)의 두께(a)는 상대적으로 두껍게 형성되고 이물을 이웃한 서브픽셀의 유기 발광층(175)의 두께(b)는 상대적으로 얇게 형성된다. 이로 인해, 서브픽셀들 간에 휘도 편차가 발생하여 표시 품질이 저하될 수 있다. 또한, 이물이 존재하거나 또는 다른 원인으로 인하여 유기 발광층(175)의 두께가 인접 서브픽셀간에 차이가 발생할 수 있다. 이로 인해, 서브픽셀들 간에 휘도 편차가 발생하여 표시 품질이 저하될 수 있다.
이를 방지하기 위해, 본 발명의 실시예에서는 제1 전극(160)에 배치를 바꾸고 이에 따라 뱅크층(170)의 배치를 조절할 수 있다.
도 11은 본 발명의 실시예에 따른 서브픽셀들을 나타낸 평면도이고, 도 12는 도 11에 나타난 서브픽셀들의 평면 레이아웃을 개략적으로 나타낸 평면도이며, 도 13은 본 발명의 실시예에 따른 유기발광표시장치를 나타낸 평면도이고, 도 14는 도 11의 절취선 Ⅳ-Ⅳ'에 따라 절취한 단면도이고, 도 15는 도 11의 절취선 Ⅴ-Ⅴ'에 따라 절취한 단면도이며, 도 16은 도 13의 절취선 Ⅵ-Ⅵ'에 따라 절취한 단면도이고, 도 17은 본 발명의 실시예에 따른 서브픽셀들을 나타낸 평면도이다.
도 11을 참조하면, 기판의 표시영역 상에는 복수의 서브픽셀이 배치된다. 제1 수평라인(98)에는 제1 서브픽셀(82), 제2 서브픽셀(84) 및 제3 서브픽셀(86)이 배치되고, 제1 수평라인(98)의 하측에 배치된 제2 수평라인(99)에는 제4 서브픽셀(92), 제5 서브픽셀(94) 및 제6 서브픽셀(96)이 배치된다.
제1 내지 제6 서브픽셀(82, 84, 86, 92, 94, 96) 각각에는 유기발광 다이오드와 유기발광 다이오드를 구동하는 스위칭 트랜지스터(30), 센싱 트랜지스터(65), 커패시터(45), 및 구동 트랜지스터(35) 등을 포함하는 회로가 형성된다. 구동 트랜지스터(35)에는 유기발광 다이오드의 제1 전극(160)이 연결되어 배치된다. 제1 내지 제6 서브픽셀(82, 84, 86, 92, 94, 96) 각각은 스위칭 트랜지스터(30), 커패시터(45), 센싱 트랜지스터(65) 및 구동 트랜지스터(35)의 동작에 대응하여 유기발광 다이오드가 빛을 발광하게 된다.
제1 내지 제6 서브픽셀(82, 84, 86, 92, 94, 96)에는 전원 라인(42), 센싱 라인(70), 제1 내지 제3 데이터 라인들(36, 38, 52)이 배치된다.
예를 들어, 제1 수평라인(98)에 배치된 제1 내지 제3 서브픽셀(82, 84, 86)을 설명하면 다음과 같다. 제1 및 제2 게이트 라인들(32, 34)은 제1 서브픽셀(82), 제2 서브픽셀(84) 및 제3 서브픽셀(86)을 가로지르며 배치된다. 전원 라인(42), 센싱 라인(70), 제1 내지 제3 데이터 라인들(36, 38, 52)과 같은 배선들은 물론 박막 트랜지스터를 구성하는 전극들은 서로 다른 층에 위치하지만 콘택홀(비어홀)을 통한 접촉으로 인하여 전기적으로 연결된다.
센싱 라인(70)은 제1 센싱 연결라인(72)을 통해 제1 서브픽셀(82), 제2 서브픽셀(84) 및 제3 서브픽셀(86)의 각 센싱 트랜지스터(65)에 연결된다. 전원 라인(42)은 전원 연결라인(74)을 통해 제1 서브픽셀(82), 제2 서브픽셀(84) 및 제3 서브픽셀(86)의 각 구동 트랜지스터(35)에 연결된다. 제1 및 제2 게이트 라인들(32, 34)은 제1 서브픽셀(82), 제2 서브픽셀(84) 및 제3 서브픽셀(86)의 각 센싱 및 스위칭 트랜지스터(65, 30)에 연결된다.
전술한 제1 및 제4 서브픽셀(82, 92)은 적색 서브픽셀일 수 있고 제2 및 제5 서브픽셀(84, 94)은 녹색 서브픽셀일 수 있으며 제3 및 제6 서브픽셀(86, 96)은 청색 서브픽셀일 수 있다. 그러나, 각 서브픽셀의 배치는 서로 위치가 바뀔 수도 있다.
본 발명의 제1 수평라인(98)에 배치된 제1 내지 제3 서브픽셀(82, 84, 86) 각각의 제1 전극(160)은 각각의 서브픽셀이 구획된 영역에서 일측으로 이동되어 배치된다. 제2 수평라인(98)에 배치된 제4 내지 제6 서브픽셀(92, 94, 96) 각각의 제1 전극(160)은 각각의 서브픽셀이 구획된 영역에서 타측으로 이동되어 배치된다. 예를 들어, 제1 수평라인(98)에 배치된 제1 내지 제3 서브픽셀(82, 84, 86) 각각의 제1 전극(160)은 좌측으로 이동되어 배치되고, 제2 수평라인(98)에 배치된 제4 내지 제6 서브픽셀(92, 94, 96) 각각의 제1 전극(160)은 우측으로 이동되어 배치된다.
도 12를 참조하여, 제1 내지 제6 서브픽셀(82, 84, 86, 92, 94, 96)의 각 제1 전극(160)들의 배치에 대해 살펴보기로 한다.
도 12를 참조하면, 제1 수평라인(98)에 배치된 제1 서브픽셀(82)은 제1 데이터 라인(36)과 나란한 방향으로 연장된 제1 중심선(C1)을 가지고, 제1 서브픽셀(82)의 제1 전극(160)도 제1 데이터 라인(36)과 나란한 방향으로 연장된 제2 중심선(C2)을 가진다. 여기서, 제1 서브픽셀(82)의 제1 중심선(C1)을 기준으로 제1 전극(160)의 제2 중심선(C2)은 제1 서브픽셀(82)의 폭(W) 대비 10 내지 50%의 폭만큼 좌측으로 이동되어 배치될 수 있다. 즉, 제1 중심선(C1)과 제2 중심선(C2) 사이의 간격이 제1 서브픽셀(82)의 폭(W) 대비 10 내지 50%일 수 있다.
제2 서브픽셀(84)은 제1 중심선(C1)을 가지고, 제2 서브픽셀(84)의 제1 전극(160)도 제2 중심선(C2)을 가진다. 여기서, 제2 서브픽셀(84)의 제1 중심선(C1)을 기준으로 제1 전극(160)의 제2 중심선(C2)은 제2 서브픽셀(84)의 폭(W) 대비 10 내지 50%의 폭만큼 좌측으로 이동되어 배치될 수 있다. 즉, 제1 중심선(C1)과 제2 중심선(C2) 사이의 간격이 제2 서브픽셀(84)의 폭(W) 대비 10 내지 50%일 수 있다.
제3 서브픽셀(86)은 제1 서브픽셀(82)과 제2 서브픽셀(84)의 이동에 따라 동일한 간격을 가지고 이동되므로, 특별히 한정되지 않는다.
한편, 제2 수평라인(99)에 배치된 제4 서브픽셀(92)은 제1 데이터 라인(36)과 나란한 방향으로 연장된 제1 중심선(C1)을 가지고, 제4 서브픽셀(92)의 제1 전극(160)도 제1 데이터 라인(36)과 나란한 방향으로 연장된 제2 중심선(C2)을 가진다. 여기서, 제4 서브픽셀(92)의 제1 중심선(C1)을 기준으로 제1 전극(160)의 제2 중심선(C2)은 제4 서브픽셀(92)의 폭(W) 대비 10 내지 50%의 폭만큼 우측으로 이동되어 배치될 수 있다. 즉, 제1 중심선(C1)과 제2 중심선(C2) 사이의 간격이 제4 서브픽셀(92)의 폭(W) 대비 10 내지 50%일 수 있다.
제5 서브픽셀(94)은 제1 중심선(C1)을 가지고, 제5 서브픽셀(94)의 제1 전극(160)도 제2 중심선(C2)을 가진다. 여기서, 제5 서브픽셀(94)의 제1 중심선(C1)을 기준으로 제1 전극(160)의 제2 중심선(C2)은 제5 서브픽셀(94)의 폭(W) 대비 10 내지 50%의 폭만큼 우측으로 이동되어 배치될 수 있다. 즉, 제1 중심선(C1)과 제2 중심선(C2) 사이의 간격이 제5 서브픽셀(94)의 폭(W) 대비 10 내지 50%일 수 있다.
제6 서브픽셀(96)은 제4 서브픽셀(92) 및 제5 서브픽셀(94)의 이동에 따라 동일한 간격을 가지고 이동되므로 특별히 한정되지 않는다.
한편, 도 13을 참조하여, 전술한 각 서브픽셀의 제1 전극의 배치에 따른 제1 뱅크층과 제2 뱅크층의 구조를 살펴보기로 한다.
도 13을 참조하면, 본 발명의 실시예에 따른 유기발광표시장치는 복수의 서브픽셀(82, 84, 86, 92, 94, 96, 102, 104, 106)들이 배열된 기판(100)을 포함한다. 각 서브픽셀(82, 84, 86, 92, 94, 96, 102, 104, 106)들은 뱅크층(170)에 의해 각 서브픽셀의 발광부가 정의된다. 도 13에서는 뱅크층(170)에 관해 구체적으로 설명하므로, 다른 구성요소는 생략하여 도시하였다.
서브픽셀(82, 84, 86, 92, 94, 96, 102, 104, 106)들은 서로 교차하는 제1 방향(예를 들어, X축 방향) 및 제2 방향(예를 들어, Y축 방향)을 따라 배열될 수 있다. 제1 수평라인(98)에는 제1 내지 제3 서브픽셀(82, 84, 86)들이 배치되고, 제2 수평라인(99)에는 제4 내지 제6 서브픽셀(92, 94, 96)들이 배치되며, 제3 수평라인(103)에는 제7 내지 제9 서브픽셀(102, 104, 106)들이 배치될 수 있다.
각 서브픽셀(82, 84, 86, 92, 94, 96, 102, 104, 106)들에는, 유기발광 다이오드의 제1 전극(160)이 위치한다. 제1 전극(160) 상에 뱅크층(170)이 배치되어 발광영역을 구획한다. 뱅크층(170)은 제1 뱅크층(172) 및 제2 뱅크층(176)을 포함한다.
제1 뱅크층(172)은 제1 전극(160) 상에 위치하며 제1 전극(160)의 가장자리를 덮으며 배치된다. 제1 뱅크층(172)은 제1 전극(160)의 적어도 일부를 노출시키는 제1 개구부(173)를 포함한다. 하나의 제1 개구부(173)는 하나의 제1 전극(160)을 노출시킨다. 따라서, 제1 개구부(173)는 제1 전극(160)과 1 대 1로 대응될 수 있다. 제1 개구부(173)에 의해 노출된 제1 전극(160)의 부분은 발광부로 정의될 수 있다.
제1 뱅크층(172)이 형성된 기판(100) 상에 제2 뱅크층(176)이 위치한다. 제2 뱅크층(176)은 서브픽셀들 중 서로 상이한 색을 발광하는 서브픽셀들 사이에 위치한다. 제2 뱅크층(176)은 제1 전극(160)의 적어도 일부를 노출시키는 제2 개구부(177)를 포함한다.
본 발명에서는 전술한 제1 전극(160)들이 제1 수평라인(98)에서는 좌측으로 이동되어 배치되고 제2 수평라인(99)에서는 우측으로 이동되어 배치되고 제3 수평라인(103)에서는 제1 수평라인(98)과 같이 좌측으로 이동되어 배치된다. 이러한 규칙성을 가지고 각 서브픽셀들의 제1 전극(160)들이 배치된다. 이에 따라, 제1 전극(160)들의 가장자리를 덮으며 발광부를 정의하는 제1 뱅크층(172)의 제1 개구부(173)는 제1 전극(160)들의 배치를 따라 지그재그(zigzag)로 배치될 수 있다.
또한, 제1 뱅크층(172) 상에 배치된 제2 뱅크층(176)도 제1 뱅크층(172)의 제1 개구부(173)를 노출해야 하기 때문에, 제2 뱅크층(176)과 제2 뱅크층(176)의 제2 개구부(177)도 지그재그로 배치될 수 있다.
구체적으로, 제2 뱅크층(176)과 제2 개구부(177)는 제1 수평라인(98)과 제2 수평라인(99)의 경계에서 제1 방향으로 제1 절곡되어 제1 절곡부(210)를 가진다. 그리고, 제2 뱅크층(176)과 제2 개구부(177)는 제2 수평라인(99)과 제3 수평라인(103)의 경계에서 제1 방향과 반대 방향인 제2 방향으로 제2 절곡되어 제2 절곡부(220)를 가진다. 도시하지 않았지만 다수의 수평라인들에서도 수평라인의 경계에서 제2 뱅크층(176)과 제2 개구부(177)가 서로 다른 방향으로 절곡되어 절곡부를 가질 수 있다.
전술한 제2 뱅크층(176)과 제2 개구부(177)의 절곡부들은 유기 발광물질이 적하되어 퍼져나갈때 절곡부들에서 그 흐름성을 일부 저하시키는 역할을 한다. 따라서, 인접한 서브픽셀들 간에 유기 발광물질이 이물 등에 의해 퍼짐성이 달라져 두께가 서로 다르게 형성되는 것을 방지할 수 있다. 따라서, 서브픽셀 간의 유기 발광층의 두께 불균일에 기인하는 휘도 차이를 감소시켜 표시 품질을 향상시킬 수 있다. 또한, 유기 발광층 내부의 전류 밀도 차이를 저감하여 소자의 수명 저하를 방지하고 암점 발생을 방지하여 공정 수율을 향상시킬 수 있다.
하기에서는 도 14 및 도 15를 참조하여, 전술한 제1 수평라인(98)과 제2 수평라인(99)의 서브픽셀들의 단면 구조를 살펴보기로 한다. 도 14와 도 15는 각각 도 11의 절취선 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ'에 따른 단면도이나, 도 12와 도 13에도 동일한 절취선을 도시하였다. 도 12와 도 13에 도시된 절취선은 도 11과 동일한 부분의 절취선으로 도 11을 개략적으로 도시한 도면임을 참고한다.
도 14를 참조하여 제1 수평라인(98)의 서브픽셀의 구조를 살펴보면, 기판(100) 상에 제1 서브픽셀(82), 제2 서브픽셀(84) 및 제3 서브픽셀(86)이 정의된다. 제1 서브픽셀(82), 제2 서브픽셀(84) 및 제3 서브픽셀(86) 각각의 구동 트랜지스터(DR)의 구조는 동일하므로 제1 서브픽셀(82)을 예로 설명한다.
기판(100) 광차단층(80)이 위치하고, 광차단층(80) 상에 버퍼층(105)이 위치한다. 버퍼층(105) 상에 구동 트랜지스터(35)의 반도체층(110)이 위치하고, 반도체층(110) 상에 게이트 절연막(115)이 위치한다. 게이트 절연막(115) 상에 게이트 전극(120)이 위치하고, 게이트 전극(120) 상에 게이트 전극(120)을 절연시키는 층간 절연막(125)이 위치한다. 층간 절연막(125) 상에 소스 전극(130) 및 드레인 전극(135)이 위치한다. 소스 전극(130) 및 드레인 전극(135)은 반도체층(110)의 소스 및 드레인 영역을 각각 노출하는 콘택홀들(137)을 통해 반도체층(110)에 연결된다. 따라서, 반도체층(110), 게이트 전극(120), 소스 전극(130) 및 드레인 전극(135)을 포함하는 구동 트랜지스터(35)가 구성된다.
제1 서브픽셀(82)의 일측에는 제1 데이터 라인(36)과 캐소드 전원 라인(44)이 위치하고, 제1 서브픽셀(82)과 제2 서브픽셀(84) 사이에 센싱 라인(70)이 위치하며, 제2 서브픽셀(84)과 제3 서브픽셀(86) 사이에 제2 데이터 라인(38)과 제3 데이터 라인(52)이 위치하고, 제3 서브픽셀(86)의 일측에는 전원 라인(42)이 위치한다.
구동 트랜지스터(35)를 포함하는 기판(100) 상에 패시베이션막(140)이 위치하고, 패시베이션막(140) 상에 오버코트층(150)이 위치한다. 오버코트층(150) 상에 각 서브픽셀(82, 84, 86)들에 유기발광 다이오드(60)가 형성된다. 유기발광 다이오드(60)는 구동 트랜지스터(35)에 연결된 제1 전극(160), 제1 전극(160)과 대향하는 제2 전극(180), 및 제1 전극(160)과 제2 전극(180) 사이에 개재된 유기 발광층(175)을 포함한다.
제1 전극(160)이 형성된 기판(100) 상에 뱅크층(170)이 위치한다. 뱅크층(170)은 제1 뱅크층(172) 및 제2 뱅크층(176)을 포함한다. 제1 뱅크층(172)은 제1 전극(160)을 노출하는 제1 개구부(173)를 포함하고, 제2 뱅크층(176)은 제1 뱅크층(172)의 일부 및 제1 전극(160)을 노출하는 제2 개구부(177)를 포함한다. 제2 개구부(177)는 제1 개구부(173)보다 큰 면적으로 형성되어, 제1 뱅크층(172)의 일부를 노출할 수 있다. 뱅크층(170)이 형성된 기판(100) 상에는 유기 발광층(175)이 위치하고, 제2 전극(180)이 유기 발광층(175) 상에 위치한다.
전술한 것처럼, 제1 및 제2 서브픽셀(82, 84)의 제1 전극(160)은 좌측으로 이동되어 배치됨으로써, 제1 서브픽셀(82)의 제1 전극(160) 및 제1 뱅크층(172)의 제1 개구부(173)는 하부의 캐소드 전원 라인(40)과 중첩한다. 또한, 제2 서브픽셀(84)의 제1 전극(160)과 제1 뱅크층(172)의 제1 개구부(173)는 센싱 라인(70)과 중첩한다. 제1 서브픽셀(82)과 제2 서브픽셀(84) 사이에 배치된 제2 뱅크층(176)은 제1 서브픽셀(82)의 구동 트랜지스터(35)와 중첩한다. 제3 서브픽셀(86)의 제1 전극(160)과 제1 뱅크층(172)의 제1 개구부(173)는 제3 데이터 라인(52)과 중첩한다. 제2 서브픽셀(84)과 제3 서브픽셀(86) 사이에 배치된 제2 뱅크층(176)은 제2 데이터 라인(38)과 중첩한다.
도 15를 참조하여 제2 수평라인(99)의 서브픽셀의 구조를 살펴보면, 기판(100) 상에 제1 서브픽셀(82), 제2 서브픽셀(84) 및 제3 서브픽셀(86)이 정의된다. 도 15에 대해서는 전술한 도 14와 동일한 구조에 대해 그 설명을 생략한다.
전술한 것처럼, 제4 및 제5 서브픽셀(92, 94)의 제1 전극(160)은 좌측으로 이동되어 배치됨으로써, 제4 서브픽셀(92)의 제1 전극(160) 및 제1 뱅크층(172)의 제1 개구부(173)는 하부의 센싱 라인(70)과 중첩한다. 또한, 제5 서브픽셀(94)의 제1 전극(160)과 제1 뱅크층(172)의 제1 개구부(173)는 제2 데이터 라인(38, 52)과 중첩한다. 제4 서브픽셀(92)과 제5 서브픽셀(94) 사이에 배치된 제2 뱅크층(176)은 제5 서브픽셀(94)의 구동 트랜지스터(35)와 중첩한다. 제5 서브픽셀(94)과 제6 서브픽셀(96) 사이에 배치된 제2 뱅크층(176)은 제6 서브픽셀(96)의 구동 트랜지스터(35)와 중첩한다.
도 16을 참조하여, 제1 내지 제3 수평라인(98, 99, 103)의 동일한 색을 발광하는 서브픽셀들에서, 제1 전극, 뱅크층, 유기 발광층 및 제2 전극이 구조를 살펴보기로 한다. 도 16에서는 층간 절연막 하부의 구조물 및 박막트랜지스터 등을 생략하여, 전원 연결라인, 제1 및 제2 게이트 라인, 제1 전극, 뱅크층, 유기 발광층 및 제2 전극이 구조를 자세히 살펴보기로 한다. 생략된 층간 절연막 하부의 구조물은 전술한 도 5에서 제1 전극(160) 하부에 배치된 구동 트랜지스터(35)의 반도체층(110), 게이트 전극(120), 소스 전극(130) 및 드레인 전극(135)이다. 또한, 구동 트랜지스터(35) 하부에 배치된 광차단층(80)과, 구동 트랜지스터(35)와 이격된 영역에 배치된 캐소드 전원 라인(44)이 생략되었다.
층간 절연막(125) 상에 각 서브픽셀(82R, 92R, 102R)과 대응하도록, 전원 연결라인(74), 제1 게이트 라인(32) 및 제2 게이트 라인(34)이 배치된다. 전원 연결라인(74), 제1 게이트 라인(32) 및 제2 게이트 라인(34) 상에 패시베이션막(140)이 배치되고, 패시베이션막(140) 상에 오버코트층(150)이 배치된다.
오버코트층(150) 상에 각 서브픽셀(82R, 92R, 102R)의 제1 전극들(160)이 배치되고, 제1 전극들(160)은 제1 뱅크층(172)에 의해 가장자리가 덮혀 제1 개구부(173)를 통해 일부가 노출된다. 제1 개구부(172)에 형상은 전술한 도 13과는 달리 일 모서리부가 라운드진 형상으로 형성될 수 있으며, 이에 한정되지 않고 다양한 형상으로 형성될 수도 있다.
제1 뱅크층(172)이 형성된 기판 상에 유기 발광층(175)이 위치한다. 유기 발광층(175)은 제2 뱅크층의 제2 개구부(177) 내에서 제2 개구부(177)의 연장 방향을 따라 형성될 수 있다. 즉, 하나의 제2 개구부(177)에 적하된 유기 발광물질은, 제2 개구부(177)에 의해 노출된 제1 전극(160)들 및 제1 뱅크층(172)들을 덮는다. 유기 발광물질은 제1 뱅크층(172)을 완전히 덮어 제1 뱅크층(172)에 의해 분리되지 않는다.
각 서브픽셀(82R, 92R, 102R)에 형성된 제1 개구부(173)들은 하나의 제2 개구부(177)에 의해 노출된다. 각 서브픽셀(82R, 92R, 102R)의 제1 전극(160)들 상에는, 동일한 색의 유기 발광물질이 적하된다. 이는, 하나의 제2 개구부(177)와 대응되는 위치에 할당된 복수의 서브픽셀들에서, 동일한 색의 광이 방출됨을 의미한다. 유기 발광층(175)의 평면 형상은 제2 개구부(177)의 평면 형상과 대응되며, 예를 들어 꺽여진 바(bar) 형상으로 이루어질 수 있다.
각 서브픽셀(82R, 92R, 102R) 사이에 배치된 제1 뱅크층(172)들은 하부의 전원 연결라인(74)과 각각 중첩하여 배치된다. 또한, 각 서브픽셀(82R, 92R, 102R)의 제1 개구부(173)는 하부의 제1 게이트 라인(32) 및 제2 게이트 라인(34)과 중첩하여 배치된다.
한편, 본 발명은 다른 실시예에 따른 유기발광표시장치는 2개의 수평라인마다 제1 뱅크층 및 제2 뱅크층의 구조가 달라질 수 있다.
도 17을 참조하면, 본 발명의 실시예에 따른 유기발광표시장치는 복수의 서브픽셀(82, 84, 86, 92, 94, 96, 102, 104, 106, 112, 114, 116)들이 배열된 기판(100)을 포함한다. 각 서브픽셀(82, 84, 86, 92, 94, 96, 102, 104, 106, 112, 114, 116)들은 뱅크층(170)에 의해 각 서브픽셀의 발광부가 정의된다. 도 13에서는 뱅크층(170)에 관해 구체적으로 설명하므로, 다른 구성요소는 생략하여 도시하였다.
서브픽셀(82, 84, 86, 92, 94, 96, 102, 104, 106, 112, 114, 116)들은 서로 교차하는 제1 방향(예를 들어, X축 방향) 및 제2 방향(예를 들어, Y축 방향)을 따라 배열될 수 있다. 제1 수평라인(98)에는 제1 내지 제3 서브픽셀(82, 84, 86)들이 배치되고, 제2 수평라인(99)에는 제4 내지 제6 서브픽셀(92, 94, 96)들이 배치되며, 제3 수평라인(103)에는 제7 내지 제9 서브픽셀(102, 104, 106)들이 배치될 수 있고, 제4 수평라인(109)에는 제10 내지 제12 서브픽셀(112, 114, 116)들이 배치될 수 있다.
각 서브픽셀(82, 84, 86, 92, 94, 96, 102, 104, 106, 112, 114, 116)들에는, 유기발광 다이오드의 제1 전극(160)이 위치한다. 제1 전극(160) 상에 뱅크층(170)이 배치되어 발광영역을 구획한다. 뱅크층(170)은 제1 뱅크층(172) 및 제2 뱅크층(176)을 포함한다.
제1 뱅크층(172)은 제1 전극(160) 상에 위치하며 제1 전극(160)의 가장자리를 덮으며 배치된다. 제1 뱅크층(172)은 제1 전극(160)의 적어도 일부를 노출시키는 제1 개구부(173)를 포함한다. 하나의 제1 개구부(173)는 하나의 제1 전극(160)을 노출시킨다. 따라서, 제1 개구부(173)는 제1 전극(160)과 1 대 1로 대응될 수 있다. 제1 개구부(173)에 의해 노출된 제1 전극(160)의 부분은 발광부로 정의될 수 있다.
제1 뱅크층(172)이 형성된 기판(100) 상에 제2 뱅크층(176)이 위치한다. 제2 뱅크층(176)은 서브픽셀들 중 서로 상이한 색을 발광하는 서브픽셀들 사이에 위치한다. 제2 뱅크층(176)은 제1 전극(160)의 적어도 일부를 노출시키는 제2 개구부(177)를 포함한다.
본 발명에서는 전술한 제1 전극(160)들이 제1 및 제2 수평라인(98, 99)에서는 좌측으로 이동되어 배치되고 제3 및 제4 수평라인(103, 109)에서는 우측으로 이동되어 배치된다. 이러한 규칙성을 가지고 각 서브픽셀들의 제1 전극(160)들이 배치된다. 이에 따라, 제1 전극(160)들의 가장자리를 덮으며 발광부를 정의하는 제1 뱅크층(172)의 제1 개구부(173)는 제1 전극(160)들의 배치를 따라 지그재그(zigzag)로 배치될 수 있다.
또한, 제1 뱅크층(172) 상에 배치된 제2 뱅크층(176)도 제1 뱅크층(172)의 제1 개구부(173)를 노출해야 하기 때문에, 제2 뱅크층(176)과 제2 뱅크층(176)의 제2 개구부(177)도 지그재그로 배치될 수 있다.
구체적으로, 제2 뱅크층(176)과 제2 개구부(177)는 제2 수평라인(98)과 제3 수평라인(103)의 경계에서 제1 방향으로 제1 절곡되어 제1 절곡부(210)를 가진다. 그리고, 도시하지 않았지만, 제2 뱅크층(176)과 제2 개구부(177)는 제4 수평라인(109)의 하측에서 제1 방향과 반대 방향인 제2 방향으로 제2 절곡된다. 도시하지 않았지만 다수의 수평라인들에서도 2개의 수평라인들의 경계에서 제2 뱅크층(176)과 제2 개구부(177)가 서로 다른 방향으로 절곡되어 절곡부를 가질 수 있다.
전술한 제2 뱅크층(176)과 제2 개구부(177)의 절곡부들은 유기 발광물질이 적하되어 퍼져나갈때 절곡부들에서 그 흐름성을 일부 저하시키는 역할을 한다. 따라서, 인접한 서브픽셀들 간에 유기 발광물질이 이물 등에 의해 퍼짐성이 달라져 두께가 서로 다르게 형성되는 것을 방지할 수 있다. 따라서, 서브픽셀 간의 유기 발광층의 두께 불균일에 기인하는 휘도 차이를 감소시켜 표시 품질을 향상시킬 수 있다. 또한, 유기 발광층 내부의 전류 밀도 차이를 저감하여 소자의 수명 저하를 방지하고 암점 발생을 방지하여 공정 수율을 향상시킬 수 있다.
상기와 같이, 본 발명의 실시예에 따른 유기발광표시장치는 제2 뱅크층에 절곡부를 형성함으로써, 유기 발광물질이 적하되어 퍼져나갈때 절곡부들에서 그 흐름성을 일부 저하시키는 역할을 한다. 따라서, 인접한 서브픽셀들 간에 유기 발광물질이 이물 등에 의해 퍼짐성이 달라져 두께가 서로 다르게 형성되는 것을 방지할 수 있다. 따라서, 서브픽셀 간의 유기 발광층의 두께 불균일에 기인하는 휘도 차이를 감소시켜 표시 품질을 향상시킬 수 있다. 또한, 유기 발광층 내부의 전류 밀도 차이를 저감하여 소자의 수명 저하를 방지하고 암점 발생을 방지하여 공정 수율을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 명세서의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 명세서의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 기판 170 : 뱅크층
172 : 제1 뱅크층 176 : 제2 뱅크층
160 : 제1 전극 175 : 유기 발광층
180 : 제2 전극

Claims (14)

  1. 기판;
    상기 기판 상에 제1 수평라인 및 제2 수평라인에 배치된 복수의 서브픽셀;
    상기 복수의 서브픽셀들에 각각 배치된 적어도 하나의 박막트랜지스터와 상기 박막트랜지스터에 연결된 유기발광 다이오드의 제1 전극;
    상기 제1 전극을 노출하는 제1 뱅크층; 및
    상기 제1 뱅크층 상에 배치되며, 상기 제1 뱅크층 및 상기 제1 전극을 노출하는 제2 뱅크층을 포함하며,
    상기 제2 뱅크층은 상기 제1 수평라인과 상기 제2 수평라인에 연속적으로 배치되며, 상기 제1 수평라인과 상기 제2 수평라인의 경계에서 제1 절곡되는 유기발광표시장치.
  2. 제1 항에 있어서,
    상기 기판 상에 상기 제2 수평라인 하측에 배치되며 복수의 서브픽셀이 배치된 제3 수평라인을 더 포함하는 유기발광표시장치.
  3. 제2 항에 있어서,
    상기 제2 수평라인과 상기 제3 수평라인의 경계에서 상기 제2 뱅크층은 제2 절곡되며,
    상기 제1 절곡의 방향과 상기 제2 절곡의 방향은 반대 반향인 유기발광표시장치.
  4. 제2 항에 있어서,
    상기 제1 수평라인과 교차하는 적어도 하나의 배선을 포함하며,
    상기 적어도 하나의 배선은 데이터 라인, 센싱 라인, 전원 라인 및 캐소드 전원 라인 중 선택된 어느 하나 이상인 유기발광표시장치.
  5. 제4 항에 있어서,
    상기 제1 뱅크층은 상기 제1 전극을 노출하는 제1 개구부를 포함하고, 상기 제2 뱅크층은 상기 제1 뱅크층과 상기 제1 전극을 노출하는 제2 개구부를 포함하는 유기발광표시장치.
  6. 제5 항에 있어서,
    상기 제1 개구부 및 상기 제2 개구부는 상기 적어도 하나의 배선과 중첩하는 유기발광표시장치.
  7. 제4 항에 있어서,
    상기 제1 전극은 상기 적어도 하나의 배선과 중첩하는 유기발광표시장치.
  8. 제4 항에 있어서,
    상기 제1 수평라인은 적어도 하나의 제1 서브픽셀을 포함하고, 상기 제2 수평라인은 적어도 하나의 제2 서브픽셀을 포함하며,
    상기 제1 서브픽셀은 상기 적어도 하나의 배선과 나란한 방향으로 연장된 중심선을 가지고,
    상기 제1 서브픽셀의 중심선을 기준으로 상기 제1 서브픽셀의 제1 전극의 중심선은 일측에 배치되는 유기발광표시장치.
  9. 제8 항에 있어서,
    상기 제2 서브픽셀의 중심선을 기준으로 상기 제2 서브픽셀의 제2 전극의 중심선은 타측에 배치되는 유기발광표시장치.
  10. 제8 항에 있어서,
    상기 제3 수평라인은 적어도 하나의 제3 서브픽셀을 포함하고,
    상기 제3 서브픽셀의 중심선을 기준으로 상기 제3 서브픽셀의 제1 전극의 중심선은 상기 일측과 동일한 측에 배치되는 유기발광표시장치.
  11. 제2 항에 있어서,
    상기 제1 수평라인, 상기 제2 수평라인 및 상기 제3 수평라인은 상기 제1 수평라인에서 상기 제3 수평라인이 배치된 방향으로 복수의 서브픽셀을 포함하는 유기발광표시장치.
  12. 제1 항에 있어서,
    상기 제1 수평라인, 상기 제2 수평라인 및 상기 제3 수평라인은 상기 제1 수평라인에서 상기 제3 수평라인이 배치된 방향으로 복수의 서브픽셀을 포함하는 유기발광표시장치.
  13. 제1 항에 있어서,
    상기 유기발광 다이오드는,
    상기 제1 전극 상에 배치된 유기 발광층; 및
    상기 유기 발광층 상에 배치된 제2 전극을 포함하는 유기발광표시장치.
  14. 제1 항에 있어서,
    상기 제1 뱅크층은 친수성을 가지고 상기 제2 뱅크층은 소수성을 가지는 유기발광표시장치.
KR1020180169813A 2018-12-26 2018-12-26 유기발광표시장치 KR20200080012A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180169813A KR20200080012A (ko) 2018-12-26 2018-12-26 유기발광표시장치
CN201911316908.2A CN111384120A (zh) 2018-12-26 2019-12-19 有机发光显示装置
US16/725,200 US12035569B2 (en) 2018-12-26 2019-12-23 Hydrophobic and hydrophilic dual bank structures in organic light emitting display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180169813A KR20200080012A (ko) 2018-12-26 2018-12-26 유기발광표시장치

Publications (1)

Publication Number Publication Date
KR20200080012A true KR20200080012A (ko) 2020-07-06

Family

ID=71124448

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180169813A KR20200080012A (ko) 2018-12-26 2018-12-26 유기발광표시장치

Country Status (3)

Country Link
US (1) US12035569B2 (ko)
KR (1) KR20200080012A (ko)
CN (1) CN111384120A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12125433B2 (en) 2020-12-31 2024-10-22 Samsung Display Co., Ltd. Display device

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109904196A (zh) * 2019-01-30 2019-06-18 武汉华星光电半导体显示技术有限公司 显示面板及其制备方法、电子装置
CN113826233B (zh) * 2020-04-21 2023-07-18 京东方科技集团股份有限公司 显示装置、显示面板及其制造方法
TWI773316B (zh) * 2021-05-12 2022-08-01 友達光電股份有限公司 顯示面板
CN115763501A (zh) * 2021-09-03 2023-03-07 群创光电股份有限公司 感测装置以及感测装置的制作方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6810919B2 (en) 2002-01-11 2004-11-02 Seiko Epson Corporation Manufacturing method for display device, display device, manufacturing method for electronic apparatus, and electronic apparatus
JP4217820B2 (ja) 2002-01-15 2009-02-04 カシオ計算機株式会社 Ｅｌパネル製造方法、ｅｌディスプレイ及び液滴噴射装置
JP4706401B2 (ja) * 2005-03-23 2011-06-22 三菱電機株式会社 Ｅｌ素子及びその製造方法
JP2007293329A (ja) 2006-03-31 2007-11-08 Canon Inc 表示装置
KR101550837B1 (ko) 2009-09-18 2015-09-07 엘지디스플레이 주식회사 유기전계 발광소자
KR102015846B1 (ko) * 2012-11-26 2019-08-29 엘지디스플레이 주식회사 유기전계 발광소자
US9444050B2 (en) * 2013-01-17 2016-09-13 Kateeva, Inc. High resolution organic light-emitting diode devices, displays, and related method
WO2015178028A1 (ja) * 2014-05-23 2015-11-26 株式会社Ｊｏｌｅｄ 有機ｅｌ表示パネル及び有機ｅｌ表示装置
KR102280423B1 (ko) * 2014-09-16 2021-07-22 엘지디스플레이 주식회사 유기전계발광 표시장치
KR102259369B1 (ko) 2014-09-18 2021-06-02 엘지디스플레이 주식회사 유기발광표시패널 및 유기발광표시장치
KR102489836B1 (ko) * 2015-06-30 2023-01-18 엘지디스플레이 주식회사 유기전계발광표시장치
KR102457536B1 (ko) * 2015-06-30 2022-10-21 엘지디스플레이 주식회사 유기전계발광표시장치
KR20180025431A (ko) 2016-08-30 2018-03-09 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102652816B1 (ko) 2016-11-29 2024-04-02 엘지디스플레이 주식회사 초고해상도 투명 평판 표시장치
US10330993B2 (en) * 2016-12-23 2019-06-25 Semiconductor Energy Laboratory Co., Ltd. Display device
KR102715998B1 (ko) 2016-12-28 2024-10-10 엘지디스플레이 주식회사 전계 발광 표시 장치
JP6978739B2 (ja) * 2017-10-27 2021-12-08 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 Ｏｌｅｄ表示装置、マスク及びｏｌｅｄ表示装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12125433B2 (en) 2020-12-31 2024-10-22 Samsung Display Co., Ltd. Display device

Also Published As

Publication number Publication date
US12035569B2 (en) 2024-07-09
US20200212146A1 (en) 2020-07-02
CN111384120A (zh) 2020-07-07

Similar Documents

Publication Publication Date Title
KR102662200B1 (ko) 유기발광표시장치
KR20200071511A (ko) 유기발광표시장치
US9972663B2 (en) Organic light emitting display device including driving sub-pixels each overlapping with multiple color sub-pixels
CN111341925B (zh) 有机发光显示装置
KR20200080012A (ko) 유기발광표시장치
KR102613734B1 (ko) 유기발광 표시장치
US11049909B2 (en) Organic light emitting display device
US11456344B2 (en) Organic light emitting display device with bank openings on the non-display region
JP6957584B2 (ja) 有機発光表示装置
US11665932B2 (en) Organic light emitting display device
CN112951883B (zh) 有机发光显示装置
KR20210086033A (ko) 유기발광 표시장치
KR20210074060A (ko) 유기발광표시장치
KR20200074593A (ko) 유기발광표시장치
KR102648575B1 (ko) 유기발광 표시장치
KR20200079952A (ko) 유기발광 표시장치
KR20210080103A (ko) 유기발광표시장치
KR20210086260A (ko) 유기발광 표시장치
KR20210086108A (ko) 유기발광 표시장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal