KR102662200B1 - 유기발광표시장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 유기발광표시장치는 서브픽셀부와 패드부를 포함하는 기판, 상기 서브픽셀부에 위치하는 광차단층, 상기 서브픽셀부에서 상기 광차단층 상에 위치하는 박막트랜지스터, 상기 서브픽셀부에 위치하며, 상기 박막트랜지스터에 연결된 유기발광 다이오드, 및 상기 패드부에 배치된 패드 하부 전극과, 상기 패드 하부 전극을 덮으며 일부 노출하는 적어도 하나의 제1 절연막과, 상기 제1 절연막 상에서 상기 패드 하부 전극과 연결된 패드 상부 전극을 포함하며, 상기 제1 절연막과 상기 패드 상부 전극 사이에 위치하며, 상기 패드 상부 전극과 중첩하여 끝단이 일치될 수 있다.

Description

유기발광표시장치{ORGANIC LIGHT EMITTING DISPLAY DEVICE}
본 발명은 유기발광표시장치에 관한 것으로, 보다 자세하게는 마스크 개수를 줄이고 패드부의 손상을 방지할 수 있는 유기발광표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동표시장치(Electrophoretic Display Device: ED) 등이 있다.
이 중 유기발광표시장치는 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 유기발광표시장치는 유연한(flexible) 플렉서블 기판 위에도 형성할 수 있을 뿐 아니라, 플라즈마 디스플레이 패널(Plasma Display Panel)이나 무기 전계발광(EL) 디스플레이에 비해 낮은 전압에서 구동 가능하고 전력 소모가 비교적 적으며, 색감이 뛰어나다는 장점이 있다.
유기발광표시장치는 크게 복수의 박막트랜지스터들과 빛을 발광하는 유기발광 다이오드로 구성될 수 있다. 박막트랜지스터와 유기발광 다이오드는 복수의 마스크를 이용한 포토리소그래피 공정 등을 통해 제조될 수 있다.
전술한 박막트랜지스터와 유기발광 다이오드를 제조하기 위해 많은 마스크가 소비되므로, 생산성이 저하되고 제조비용이 증가될 수 있다. 또한, 공정 중에 유기발광표시장치의 패드부가 손상될 수 있다.
따라서, 본 발명은 마스크 개수를 줄여 제조비용을 저감하고 공정을 단순화하고 패드부의 손상을 방지할 수 있는 유기발광표시장치를 제공한다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 유기발광표시장치는 서브픽셀부와 패드부를 포함하는 기판, 상기 서브픽셀부에 위치하는 광차단층, 상기 서브픽셀부에서 상기 광차단층 상에 위치하는 박막트랜지스터, 상기 서브픽셀부에 위치하며, 상기 박막트랜지스터에 연결된 유기발광 다이오드, 및 상기 패드부에 배치된 패드 하부 전극과, 상기 패드 하부 전극을 덮으며 일부 노출하는 적어도 하나의 제1 절연막과, 상기 제1 절연막 상에서 상기 패드 하부 전극과 연결된 패드 상부 전극을 포함하며, 상기 제1 절연막과 상기 패드 상부 전극 사이에 위치하며, 상기 패드 상부 전극과 중첩하여 끝단이 일치될 수 있다.
상기 패드 하부 전극은 상기 광차단층과 동일한 적층 구조로 이루어질 수 있다.
상기 패드 하부 전극과 상기 광차단층은 제1 금속층과 제2 금속층의 적층 구조로 이루어질 수 있다.
상기 제1 금속층과 상기 제2 금속층은 각각 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다.
상기 제1 금속층은 몰리브덴-티타늄이고 상기 제2 금속층은 구리일 수 있다.
상기 제1 절연막은 적어도 하나의 버퍼층이며, 상기 제2 절연막은 게이트 절연막일 수 있다.
상기 박막트랜지스터는 반도체층, 게이트 전극, 소스 전극 및 드레인 전극을 포함할 수 있다.
상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 각각 게이트 제1 층 및 게이트 제2 층의 2층 구조 또는 상기 게이트 제1 층, 상기 게이트 제2층 및 게이트 제3 층의 3층 구조로 이루어질 수 있다.
상기 게이트 제1 층, 상기 게이트 제2 층, 상기 게이트 제3 층은 각각 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다.
상기 패드 상부 전극은 상기 게이트 제1 층과 동일한 물질로 이루어질 수 있다.
상기 패드 상부 전극과 상기 게이트 제1 층은 몰리브덴-티타늄일 수 있다.
상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 상기 게이트 절연막 상에 컨택하여 위치할 수 있다.
상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 동일한 상기 게이트 절연막 상에 컨택하여 위치할 수 있다.
상기 유기발광 다이오드는 상기 서브픽셀부에 배치된 제1 전극, 유기 발광층 및 제2 전극을 포함하며, 상기 제1 전극은 상기 제1 전극을 노출하는 제1 뱅크층, 및 상기 제1 뱅크층 상에 배치되며 상기 제1 뱅크층 및 상기 제1 전극을 노출하는 제2 뱅크층에 의해 노출될 수 있다.
상기 제1 뱅크층은 친수성을 가지고 상기 제2 뱅크층은 소수성을 가질 수 있다.
본 발명의 실시예에 따른 유기발광표시장치는 패드부의 패드 하부 전극을 보호하기 위해 은 식각액에 손상되지 않는 패드 상부 전극을 구비함으로써, 제1 전극의 식각 공정 시 패드 하부 전극을 손상을 방지할 수 있는 이점이 있다.
또한, 본 발명의 실시예에 따른 유기발광표시장치는 총 7매의 마스크 공정으로 제조됨으로써, 마스크 개수를 줄여 제조비용을 절감하고 공정을 간소화할 수 있는 이점이 있다.
도 1은 유기발광표시장치의 개략적인 블록도.
도 2는 서브픽셀의 개략적인 회로도.
도 3은 서브픽셀의 구체 회로도.
도 4는 본 발명의 제1 실시예에 따른 유기발광표시장치의 서브픽셀을 나타낸 단면도.
도 5는 본 발명의 제1 실시예에 따른 유기발광표시장치를 나타낸 평면도.
도 6은 도 5의 절취선 I-I'에 따라 절취한 단면도.
도 7은 도 5의 절취선 II-II'에 따라 절취한 단면도.
도 8은 본 발명의 제1 실시예에 따른 유기발광표시장치의 공정을 나타낸 플로우차트.
도 9는 본 발명의 제6 마스크 공정을 나타낸 유기발광표시장치의 단면도.
도 10은 본 발명의 제7 마스크 공정을 나타낸 유기발광표시장치의 단면도.
도 11은 제6 및 제7 마스크 공정에 따른 패드부의 패드 전극의 공정을 나타낸 단면도.
도 12는 다른 구조의 유기발광표시장치의 제6 및 제7 마스크 공정에 따른 패드부의 패드 전극의 공정을 나타낸 단면도.
도 13은 또 다른 구조의 유기발광표시장치의 제7 마스크 공정에 따른 패드부의 패드 전극의 공정을 나타낸 단면도.
도 14는 또 다른 구조의 유기발광표시장치의 제7 마스크 공정에 따른 패드부의 패드 전극의 공정을 나타낸 단면도.
도 15는 도 14의 패드 전극을 나타낸 SEM 이미지.
도 16은 본 발명의 제2 실시예에 따른 유기발광표시장치를 나타낸 단면도.
도 17은 본 발명의 제2 실시예에 따른 유기발광표시장치의 제조공정을 나타낸 플로우차트.
도 18은 본 발명의 제3 실시예에 따른 유기발광표시장치를 나타낸 단면도.
도 19는 본 발명의 제3 실시예에 따른 유기발광표시장치의 제조공정을 나타낸 플로우차트.
도 20은 본 발명의 제3 실시예에 따른 패드부의 제조공정을 나타낸 단면도.
도 21은 본 발명의 제3 실시예에 따른 유기발광표시장치의 게이트 전극을 나타낸 단면도.
도 22는 게이트 전극의 에지부를 나타낸 SEM 이미지.
도 23은 본 발명의 제4 실시예에 따른 유기발광표시장치를 나타낸 단면도.
도 24는 본 발명의 제4 실시예에 따른 패드부의 제조공정을 나타낸 단면도.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명세서의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하 첨부된 도면을 참조하여 본 명세서의 실시예에 따른 전계발광 표시장치에 대해 설명하기로 한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략하거나 간략히 설명한다.
본 발명에 따른 표시장치는 표시장치의 예로, 유기발광표시장치, 액정표시장치, 전기영동표시장치 등이 사용 가능하나, 본 발명에서는 유기발광표시장치를 예로 설명한다. 유기발광표시장치는 애노드인 제1 전극과 캐소드인 제2 전극 사이에 유기물로 이루어진 유기 발광층을 포함한다. 따라서, 제1 전극으로부터 공급받는 정공과 제2 전극으로부터 공급받는 전자가 유기 발광층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고, 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하는 자발광 표시장치이다.
도 1은 유기발광표시장치의 개략적인 블록도이고, 도 2는 서브픽셀의 개략적인 회로도이며, 도 3은 서브픽셀의 구체 회로도이다.
도 1에 도시된 바와 같이, 유기발광표시장치(10)에는 영상 처리부(11), 타이밍 제어부(12), 데이터 구동부(13), 스캔 구동부(14) 및 표시 패널(20)이 포함된다.
영상 처리부(11)는 외부로부터 공급된 데이터 신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(11)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.
타이밍 제어부(12)는 영상 처리부(11)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터 신호(DATA)를 공급받는다. 타이밍 제어부(12)는 구동신호에 기초하여 스캔 구동부(14)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(13)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.
데이터 구동부(13)는 타이밍 제어부(12)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(12)로부터 공급되는 데이터 신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(13)는 데이터 라인들(DL1 ~ DLn)을 통해 데이터 신호(DATA)를 출력한다. 데이터 구동부(13)는 IC(Integrated Circuit) 형태로 형성될 수 있다.
스캔 구동부(14)는 타이밍 제어부(12)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔 신호를 출력한다. 스캔 구동부(14)는 게이트 라인들(GL1 ~ GLm)을 통해 스캔 신호를 출력한다. 스캔 구동부(14)는 IC(Integrated Circuit) 형태로 형성되거나 표시 패널(20)에 게이트인패널(Gate In Panel; GIP) 방식으로 형성된다.
표시 패널(20)은 데이터 구동부(13) 및 스캔 구동부(14)로부터 공급된 데이터 신호(DATA) 및 스캔 신호에 대응하여 영상을 표시한다. 표시 패널(20)은 영상을 표시할 수 있도록 동작하는 서브픽셀들(50)을 포함한다.
서브픽셀들(50)은 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함하거나 백색 서브픽셀, 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함한다. 서브픽셀들(50)은 발광 특성에 따라 하나 이상 다른 발광 면적을 가질 수 있다.
도 2에 도시된 바와 같이, 하나의 서브픽셀에는 스위칭 트랜지스터(30), 구동 트랜지스터(35), 캐패시터(40), 보상회로(45) 및 유기발광 다이오드(60)가 포함된다.
스위칭 트랜지스터(30)는 제1 게이트 라인(32)을 통해 공급된 스캔 신호에 응답하여, 제1 데이터 라인(36)을 통해 공급되는 데이터 신호가 캐패시터(40)에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(35)는 캐패시터(40)에 저장된 데이터 전압에 따라 전원 라인(42)(고전위전압)과 캐소드 전원 라인(44)(저전위전압) 사이로 구동 전류가 흐르도록 동작한다. 유기발광 다이오드(60)는 구동 트랜지스터(35)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
보상회로(45)는 구동 트랜지스터(35)의 문턱전압 등을 보상하기 위해 서브픽셀 내에 추가된 회로이다. 보상회로(45)는 하나 이상의 트랜지스터로 구성된다. 보상회로(45)의 구성은 외부 보상 방법에 따라 매우 다양한바 이에 대한 예시를 설명하면 다음과 같다.
도 3에 도시된 바와 같이, 보상회로(45)에는 센싱 트랜지스터(65)와 센싱 라인(70)(또는 레퍼런스라인)이 포함된다. 센싱 트랜지스터(65)는 구동 트랜지스터(35)의 소스 전극과 유기발광 다이오드(60)의 애노드 전극 사이(이하 센싱노드)에 접속된다. 센싱 트랜지스터(65)는 센싱 라인(70)을 통해 전달되는 초기화전압(또는 센싱전압)을 구동 트랜지스터(35)의 센싱 노드에 공급하거나 구동 트랜지스터(35)의 센싱 노드 또는 센싱 라인(70)의 전압 또는 전류를 센싱할 수 있도록 동작한다.
스위칭 트랜지스터(30)는 제1 데이터 라인(36)에 제1 전극이 연결되고, 구동 트랜지스터(35)의 게이트 전극에 제2 전극이 연결된다. 구동 트랜지스터(35)는 전원 라인(42)에 제1 전극이 연결되고 유기발광 다이오드(60)의 애노드 전극에 제2 전극이 연결된다. 캐패시터(40)는 구동 트랜지스터(35)의 게이트 전극에 제1 전극이 연결되고 유기발광 다이오드(60)의 애노드 전극에 제2 전극이 연결된다. 유기발광 다이오드(60)는 구동 트랜지스터(35)의 제2 전극에 애노드 전극이 연결되고 캐소드 전원 라인(44)에 캐소드 전극이 연결된다. 센싱 트랜지스터(65)는 센싱 라인(70)에 제1 전극이 연결되고 센싱 노드인 유기발광 다이오드(60)의 애노드 전극 및 구동 트랜지스터(35)의 제2 전극에 제2 전극이 연결된다.
센싱 트랜지스터(65)의 동작 시간은 외부 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 트랜지스터(30)와 유사/동일하거나 다를 수 있다. 일례로, 스위칭 트랜지스터(30)는 제1 게이트 라인(32)에 게이트 전극이 연결되고, 센싱 트랜지스터(65)는 제2 게이트 라인(34)에 게이트 전극이 연결될 수 있다. 이 경우, 제1 게이트 라인(32)에는 스캔 신호(Scan)가 전달되고 제2 게이트 라인(34)에는 센싱 신호(Sense)가 전달된다. 다른 예로, 스위칭 트랜지스터(30)의 게이트 전극에 연결된 제1 게이트 라인(32)과 센싱 트랜지스터(65)의 게이트 전극에 연결된 제2 게이트 라인(34)은 공통으로 공유하도록 연결될 수 있다.
센싱 라인(70)은 데이터 구동부에 연결될 수 있다. 이 경우, 데이터 구동부는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 서브픽셀의 센싱 노드를 센싱하고 센싱결과를 생성할 수 있게 된다. 한편, 스위칭 트랜지스터(30)와 센싱 트랜지스터(65)는 동일한 시간에 턴온될 수 있다. 이 경우, 데이터 구동부의 시분할 방식에 의거 센싱 라인(70)을 통한 센싱 동작과 데이터 신호를 출력하는 데이터 출력 동작은 상호 분리(구분) 된다.
이 밖에, 센싱결과에 따른 보상 대상은 디지털 형태의 데이터신호, 아날로그 형태의 데이터신호 또는 감마 등이 될 수 있다. 그리고 센싱결과를 기반으로 보상신호(또는 보상전압) 등을 생성하는 보상 회로는 데이터 구동부의 내부, 타이밍 제어부의 내부 또는 별도의 회로로 구현될 수 있다.
광차단층(80)은 구동 트랜지스터(DR)의 채널영역 하부에만 배치되거나 구동 트랜지스터(35)의 채널영역 하부뿐만 아니라 스위칭 트랜지스터(30) 및 센싱 트랜지스터(65)의 채널영역 하부에도 배치될 수 있다. 광차단층(80)은 단순히 외광을 차단할 목적으로 사용하거나, 광차단층(80)을 다른 전극이나 라인과의 연결을 도모하고, 캐패시터 등을 구성하는 전극으로 활용할 수 있다. 그러므로 광차단층(80)은 차광 특성을 갖도록 복층(이종 금속의 복층)의 금속층으로 선택된다.
기타, 도 3에서는 스위칭 트랜지스터(30), 구동 트랜지스터(35), 캐패시터(40), 유기발광 다이오드(60), 센싱 트랜지스터(65)를 포함하는 3T(Transistor)1C(Capacitor) 구조의 서브픽셀을 일례로 설명하였지만, 보상회로(45)가 추가된 경우 3T2C, 4T2C, 5T1C, 6T2C 등으로 구성될 수도 있다.
도 4는 본 발명의 제1 실시예에 따른 유기발광표시장치의 서브픽셀을 나타낸 단면도이다.
도 4를 참조하면, 본 발명의 제1 실시예에 따른 유기발광표시장치(1000)는 기판(100)이 서브픽셀부(PIX)와 패드부(PAD)를 포함한다. 서브픽셀부(PIX)는 광을 발광하여 화상을 표시하는 표시부이며, 패드부(PAD)는 외부로부터 서브픽셀을 구동하기 위한 신호들이 인가되는 영역이다. 기판(100) 상에 광차단층(80)이 위치한다. 광차단층(80)은 외부의 광이 입사되는 것을 차단하여 트랜지스터에서 광전류가 발생하는 것을 방지하는 역할을 한다. 광차단층(80)과 이격되어 전원 라인(42)이 위치한다. 전원 라인(42)은 광차단층(80)과 동일한 공정으로 형성되어, 광차단층(80)과 재료 및 적층 구조가 동일하게 이루어진다. 광차단층(80)과 전원 라인(42) 상에 버퍼층(105)이 위치한다. 버퍼층(105)은 기판(100)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하고, 광차단층(80)과 전원 라인(42)을 절연시키는 역할을 한다. 버퍼층(105)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
버퍼층(105) 상에 구동 트랜지스터의 반도체층(110)이 위치한다. 반도체층(110)은 실리콘 반도체, 산화물 반도체 또는 유기물 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘을 이용하거나, 비정질 실리콘을 결정화한 다결정 실리콘을 이용하여 형성될 수도 있다. 산화물 반도체는 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 인듐 갈륨 아연 산화물(InGaZnO) 또는 아연 주석 산화물(ZnSnO) 중 어느 하나로 이루어질 수 있다. 유기물 반도체는 멜로시아닌, 프탈로시아닌, 펜타센, 티오펜폴리머 등의 저분자계 또는 고분자계 유기물로 이루어질 수도 있다. 반도체층(110)은 p형 또는 n형의 불순물을 포함하는 드레인 영역 및 소스 영역을 포함하고 이들 사이에 채널을 포함한다. 반도체층(110)과 이격하여 제1 캐패시터 전극(112)이 위치한다. 제1 캐패시터 전극(112)은 반도체층(110)과 동일한 공정으로 형성되어, 반도체층(110)과 동일한 재료 및 적층 구조로 이루어진다.
반도체층(110) 상에 게이트 절연막(115)이 위치한다. 게이트 절연막(115)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 게이트 절연막(115) 상에 상기 반도체층(110)의 일정 영역, 즉 불순물이 주입되었을 경우의 채널과 대응되는 위치에 게이트 전극(120)이 위치한다. 게이트 전극(120)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 게이트 전극(120)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 게이트 전극(120)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2층일 수 있다.
게이트 전극(120)을 포함하는 기판(100) 상에 게이트 전극(120)을 절연시키는 층간 절연막(125)이 위치한다. 층간 절연막(125)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다.
서브픽셀부(PIX)의 층간 절연막(125) 상에 소스 전극(130) 및 드레인 전극(135)이 위치하고, 패드부(PAD)의 층간 절연막(125) 상에 패드 전극(145)이 위치한다. 소스 전극(130) 및 드레인 전극(135)은 반도체층(110)의 소스 및 드레인 영역을 각각 노출하는 제1 콘택홀들(137)을 통해 반도체층(110)에 연결된다. 또한, 드레인 전극(135)은 하부의 광차단층(80)을 노출하는 제2 콘택홀(127)을 통해 광차단층(80)에 연결될 수 있다. 드레인 전극(135) 중 일부 연장된 영역은 제2 캐패시터 전극으로 작용하여, 하부의 제1 캐패시터 전극(112)과 캐패시터를 형성할 수 있다. 패드 전극(145)은 서브픽셀에 데이터 신호 또는 게이트 신호를 인가하는 패드일 수 있으며, 본 실시예에서는 데이터 신호가 인가되는 데이터 패드일 수 있다.
소스 전극(130), 드레인 전극(135) 및 패드 전극(145)은 단일층 또는 다중층으로 이루어질 수 있으며, 상기 소스 전극(130) 및 드레인 전극(135)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 상기 소스 전극(130), 드레인 전극(135) 및 패드 전극(145)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2층, 티타늄/알루미늄/티타늄, 몰리브덴/구리/몰리브덴, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3층으로 이루어질 수 있다. 또한, 소스 전극(130), 드레인 전극(135) 및 패드 전극(145)은 ITO(Indium Tin Oxide)/몰리브덴/구리/몰리브덴의 4층 구조로 이루어질 수 있다. 본 발명에서는 소스 전극(130), 드레인 전극(135) 및 패드 전극(145)은 ITO/몰리브덴-티타늄/구리/몰리브덴-티타늄의 4층 구조로 이루어진 경우를 예로 설명한다.
소스 전극(130), 드레인 전극(135) 및 패드 전극(145)은 몰리브덴-티타늄으로 이루어진 제1 층(131), 구리로 이루어진 제2 층(132), 몰리브덴-티타늄으로 이루어진 제3 층(133) 및 ITO로 이루어진 제4 층(134)이 적층된 구조로 이루어질 수 있다.
한편, 소스 전극(130), 드레인 전극(135) 및 패드 전극(145)을 포함하는 기판(100) 상에 패시베이션막(140)이 위치한다. 패시베이션막(140)은 하부의 소자를 보호하는 절연막으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다층일 수 있다. 서브픽셀부(PIX)의 패시베이션막(140)의 일부 영역에는 하부의 드레인 전극(135)을 노출하는 제1 비아홀(142)이 위치하고, 패드부(PAD)의 패드 전극(145)을 노출하는 패드홀(143)이 위치한다.
서브픽셀부(PIX)의 패시베이션막(140) 상에 오버코트층(150)이 위치한다. 오버코트층(150)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 오버코트층(150)의 일부 영역에는 패시베이션막(140)의 제1 비아홀(142)을 노출하여 드레인 전극(135)을 노출시키는 제2 비아홀(152)이 위치한다.
오버코트층(150) 상에는 유기발광 다이오드(60)가 형성된다. 유기발광 다이오드(60)는 하부의 박막트랜지스터의 드레인 전극(135)에 연결된 제1 전극(160), 제1 전극(160)과 대향하는 제2 전극(180), 및 제1 전극(160)과 제2 전극(180) 사이에 개재된 유기 발광층(175)을 포함한다. 제1 전극(160)은 애노드 전극일 수 있고, 제2 전극(180)은 캐소드 전극일 수 있다.
제1 전극(160)은 오버코트층(150) 상에 위치하여, 오버코트층(150)의 제2 비아홀(152) 및 패시베이션막(140)의 제1 비아홀(142)을 통해 드레인 전극(135)에 연결될 수 있다. 제1 전극(160)은 서브 픽셀 당 하나씩 할당될 수 있으나, 이에 한정되는 것은 아니다. 제1 전극(160)은, 채택된 발광 방식에 대응하여, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어져 투과 전극으로 기능할 수 있고, 반사층을 포함하여 반사 전극으로 기능할 수 있다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금으로 이루어질 수 있으며, 바람직하게는 APC(은/팔라듐/구리 합금)으로 이루어질 수 있다. 본 발명의 실시예에서는 제1 전극(160)이 IZO/은/ITO의 3층 구조로 이루어질 수 있다. 구체적으로, 제1 전극(160)은 ITO로 이루어진 하층(161), 은으로 이루어진 중층(162) 및 IZO로 이루어진 상층(163)이 적층된 3층 구조로 이루어질 수 있다.
제1 전극(160)이 형성된 기판(100) 상에 뱅크층(170)이 위치한다. 뱅크층(170)은 제1 뱅크층(172) 및 제2 뱅크층(176)을 포함한다. 제1 뱅크층(172)은 제1 전극(160)을 노출하는 제1 개구부(173)를 포함하고, 제2 뱅크층(176)은 제1 뱅크층(172)의 일부 및 제1 전극(160)을 노출하는 제2 개구부(177)를 포함한다. 제2 개구부(177)는 제1 개구부(173)보다 큰 면적으로 형성되어, 제1 뱅크층(172)의 일부를 노출할 수 있다.
서브픽셀부(PIX)의 뱅크층(170)이 형성된 기판(100) 상에는 유기 발광층(175)이 배치된다. 유기 발광층(175)은 발광층(Emission layer, EL)을 포함하고, 정공주입층(Hole injection layer, HIL), 정공수송층(Hole transport layer, HTL), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron injection layer, EIL) 중 어느 하나 이상을 더 포함할 수 있다. 유기 발광층(175)은 잉크젯 프린팅 또는 노즐 코팅 등의 용액 공정으로 코팅되고 건조됨으로써, 유기 발광층(175)과 뱅크층(170)이 컨택하는 상면은 라운드진 형상으로 이루어질 수 있다. 유기 발광층(175)은 서브픽셀 별로 적색, 녹색 및 청색의 발광물질로 이루어지거나, 적색, 녹색, 청색 및 백색을 발광할 수도 있다. 또한, 전체 서브픽셀이 백색을 발광할 수도 있다.
제2 전극(180)은 유기 발광층(175) 상에 배치된다. 제2 전극(180)은 기판(100)의 전면에 넓게 형성될 수 있다. 제2 전극(180)은, 채택된 발광 방식에 대응하여, 투과 전극 또는 반사 전극으로 기능할 수 있다. 제2 전극(180)이 투과 전극인 경우, ITO(Indium Tin Oxide) IZO(Indium Zinc Oxide)와 같은 투명 도전물질로 형성되거나, 광이 투과될 수 있을 정도로 얇은 두께를 갖는 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다.
한편, 유기발광 다이오드(60)가 형성된 기판(100)과 대향하는 대향기판(190)이 위치한다. 대향기판(190)은 기판(100)을 밀봉하는 것으로, 하부에 컬러필터(195)를 포함한다. 컬러필터(195)는 적색 컬러필터일 수 있으며, 적색의 색좌표를 진하게 만들어주는 기능을 한다. 일 예로, 제1 서브픽셀이 적색 서브픽셀인 경우 대향기판(190)은 제1 서브픽셀과 대응하는 영역에 적색 컬러필터를 구비할 수 있다. 그리고, 녹색 서브픽셀인 제2 서브픽셀과 청색 서브픽셀인 제3 서브픽셀과 대응하는 대향기판(190)의 영역에는 어떠한 컬러필터도 구비되지 않을 수 있다. 그러나, 본 발명은 일 예를 설명하는 것일 뿐, 각 서브픽셀에 해당 색의 컬러필터가 모두 구비될 수도 있다. 도 4에 도시된 구조는 당해 서브픽셀뿐만 아니라 다른 서브 픽셀에도 동일하게 적용될 수 있다.
하기에서는 본원발명의 뱅크층(170)의 구조에 대해 보다 자세히 설명하기로 한다. 도 5는 본 발명의 제1 실시예에 따른 유기발광표시장치를 나타낸 평면도이고, 도 6은 도 5의 절취선 I-I'에 따라 절취한 단면도이며, 도 7은 도 5의 절취선 II-II'에 따라 절취한 단면도이다.
도 5 및 도 6을 참조하면, 본 발명의 제1 실시예에 따른 유기발광표시장치는 복수의 서브픽셀(50R, 50G, 50B)들이 배열된 기판(100)을 포함한다. 기판(100)은 다양한 평면 형상을 가질 수 있다. 예를 들어, 도면에 도시된 바와 같이 장방형은 물론, 정방형, 원형, 타원형 등의 평면 형상을 모두 포함할 수 있다.
기판(100) 상에 전술한 박막트랜지스터, 캐패시터 및 유기발광 다이오드가 배치된다. 유기발광 다이오드는 제1 전극(160), 유기 발광층(175) 및 제2 전극(180)을 포함한다. 각 서브픽셀(50R, 50G, 50B)들은 뱅크층(170)에 의해 각 서브픽셀의 발광부가 정의된다. 도 5에서는 뱅크층(170)에 관해 구체적으로 설명하므로, 다른 구성요소는 생략하여 도시하였다.
서브픽셀(50R, 50G, 50B)들은 서로 교차하는 제1 방향(예를 들어, X축 방향) 및 제2 방향(예를 들어, Y축 방향)을 따라 배열될 수 있다. 제1 방향을 따라 이웃하여 배열된 서브픽셀들은 상이한 색의 광을 발광하고, 제2 방향을 따라 이웃하여 배열된 서브픽셀들은 동일한 색의 광을 발광할 수 있다. 예를 들어, 제1 방향으로 배열된 서브픽셀들은 적색 서브픽셀(50R), 녹색 서브픽셀(50G) 및 청색 서브픽셀(50B)이 반복하여 배열될 수 있고, 제2 방향으로 배열된 서브픽셀들은 제1 열에 적색 서브픽셀(50R)들이 배열되고 제2 열에 녹색 서브픽셀(50G)들이 배열되고 제3 열에 청색 서브픽셀(50B)들이 배열될 수 있다. 그러나, 본 발명은 서브픽셀들의 배열을 예로 설명하는 것이므로 다양하게 배열될 수도 있다.
각 서브픽셀(50R, 50G, 50B)들에는, 유기발광 다이오드의 제1 전극(160)이 위치한다. 제1 전극(160) 상에 뱅크층(170)이 배치되어 발광영역을 구획한다. 뱅크층(170)은 제1 뱅크층(172) 및 제2 뱅크층(176)을 포함한다.
제1 뱅크층(172)은 제1 전극(160) 상에 위치하며 제1 전극(160)의 가장자리를 덮으며 배치된다. 제1 뱅크층(172)은 제1 전극(160)의 적어도 일부를 노출시키는 제1 개구부(173)를 포함한다. 하나의 제1 개구부(173)는 하나의 제1 전극(160)을 노출시킨다. 따라서, 제1 개구부(173)는 제1 전극(160)과 1 대 1로 대응될 수 있다.
제1 뱅크층(172)은 상부에 형성되는 유기 발광층에 의해 덮일 수 있도록, 상대적으로 얇은 두께로 형성될 수 있다. 제1 뱅크층(172)은 친수성(hydrophilicity)을 가질 수 있으며, 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)과 같은 친수성의 무기물로 형성될 수 있다.
도 5에서는, 제1 개구부(173)가 대략 장방향 형상을 갖는 경우를 예로 들어 도시하였으나, 이에 한정되는 것은 아니다. 또한, 제1 개구부(173)들이 모두 동일한 형상 및 면적을 갖는 것으로 도시하였으나 이에 한정되는 것은 아니며, 적어도 어느 하나의 제1 개구부(173)는 다른 하나의 제1 개구부(173)와 상이한 형상 및/또는 면적을 가질 수 있다. 예를 들어, 제1 개구부(173)의 형상 및/또는 면적은, 유기발광 다이오드의 유기 발광층을 형성하기 위한 유기 발광물질의 수명을 고려하여 적절히 선택될 수 있다. 제1 개구부(173)에 의해 노출된 제1 전극(160)의 부분은 발광부로 정의될 수 있다.
제1 뱅크층(172)이 형성된 기판(100) 상에 제2 뱅크층(176)이 위치한다. 제2 뱅크층(176)은 서브픽셀들 중 서로 상이한 색을 발광하는 서브픽셀들 사이에 위치한다. 제2 뱅크층(176)은 제1 전극(160)의 적어도 일부를 노출시키는 제2 개구부(177)를 포함한다. 복수의 제2 개구부(177)들은 제1 방향으로 서로 나란하게 배열되며, 제2 방향으로 각각 연장된다. 제2 개구부(177)는 제2 방향으로 연장되어, 제2 방향을 따라 배치된 각 서브픽셀들의 제1 전극(160)들을 노출시킨다. 또한 제2 개구부(177)는 제2 방향으로 연장되어, 제2 방향을 따라 배치된 복수의 제1 개구부(173)들을 노출시킨다.
제2 뱅크층(176)은 소수성(hydrophobicity)을 가질 수 있다. 일 예로, 제2 뱅크층(176)은 절연막에 소수성을 가진 물질이 코팅되거나, 소수성을 가진 물질로 형성될 수 있다. 제2 뱅크층(176)은 유기물로 이루어질 수 있다. 제2 뱅크층(176)의 소수성의 특성은, 유기 발광층을 구성하는 유기 발광물질이 발광영역의 중앙부로 모이도록 밀어내는 기능을 할 수 있다. 또한, 제2 뱅크층(176)은 서로 상이한 색의 유기 발광물질이 서로 혼합되는 것을 방지할 수 있도록, 해당 영역에 적하된 유기 발광물질을 가두는 배리어(barrier)로써 기능할 수 있다.
도 5에서, 제2 개구부(177)가 바(bar) 형상을 갖는 경우를 예로 들어 도시하였으나, 이에 한정되는 것은 아니다. 또한, 제2 개구부(177)들이 모두 동일한 형상 및 면적을 갖는 것으로 도시하였으나 이에 한정되는 것은 아니며, 적어도 어느 하나의 제2 개구부(177)는 다른 하나의 제2 개구부(177)와 상이한 형상 및/또는 면적을 가질 수 있다. 예를 들어, 제2 개구부(177)의 형상 및/또는 면적은, 유기 발광물질의 수명을 고려하여 적절히 선택될 수 있다.
제2 개구부(177)는 제1 개구부(173) 외측으로 이격되어 위치한다. 즉, 제1 뱅크층(172)의 경계는 제2 뱅크층(176)의 경계로부터 설정된 간격만큼 이격된다. 이에 따라, 제1 개구부(173)는 제2 개구부(177)에 의해 노출될 수 있고, 제1 뱅크층(172)이 제2 개구부(177)에 의해 노출될 수 있다.
도 6 및 도 7을 참조하여, 제1 전극, 뱅크층, 유기 발광층 및 제2 전극이 구조를 살펴보기로 한다. 도 6 및 도 7에서는 패시베이션막(140) 하부에 배치된 박막트랜지스터인 구동 트랜지스터(35)를 개략적으로 묘사하고, 제1 전극, 뱅크층, 유기 발광층 및 제2 전극이 구조를 자세히 살펴보기로 한다. 개략적으로 묘사된 구동 트랜지스터(35)는 전술한 도 4에서 반도체층(110), 게이트 전극(120), 소스 전극(130) 및 드레인 전극(135)과 동일한 구조일 수 있다. 또한, 광차단층(80)과 패드부(PAD)의 패드 전극(145)은 생략되었다.
기판(100) 상에 구동 트랜지스터(35)가 배치된다. 구동 트랜지스터(35)를 덮는 패시베이션막(140)이 배치되고, 패시베이션막(140) 상에 오버코트층(150)이 배치된다. 오버코트층(150) 상에 각 서브픽셀의 제1 전극들(160)이 배치되고, 제1 전극들(160)은 패시베이션막(140)과 오버코트층(150)을 관통하여 구동 트랜지스터(35)에 각각 연결된다. 제1 전극들(160)은 제1 뱅크층(172)에 의해 가장자리가 덮혀 일부가 노출된다. 제1 뱅크층(172) 상에 제2 뱅크층(176)이 위치한다.
제2 뱅크층(176)이 형성된 기판 상에 유기 발광층(175)이 위치한다. 유기 발광층(175)은 제2 뱅크층(176)의 제2 개구부(177) 내에서 제2 개구부(177)의 연장 방향을 따라 형성될 수 있다. 즉, 하나의 제2 개구부(177)에 적하된 유기 발광물질은, 제2 개구부(177)에 의해 노출된 제1 전극(160)들 및 제1 뱅크층(172)들을 덮는다. 유기 발광물질은 제1 뱅크층(172)을 완전히 덮어 제1 뱅크층(172)에 의해 분리되지 않고, 제2 뱅크층(176)에 의해 분리된다.
하나의 제2 개구부(177)에 의해 노출된 복수의 제1 전극(160)들 상에는, 동일한 색의 유기 발광물질이 적하된다. 이는, 하나의 제2 개구부(177)와 대응되는 위치에 할당된 복수의 서브픽셀들에서, 동일한 색의 광이 방출됨을 의미한다. 유기 발광층(175)의 평면 형상은 제2 개구부(177)의 평면 형상과 대응되며, 예를 들어 바(bar) 형상으로 이루어질 수 있다.
서로 상이한 색의 유기 발광물질들은, 대응되는 제2 개구부(177)들 각각에 순차적으로 교번하여 적하될 수 있다. 서로 상이한 색의 유기 발광물질들은, 적색(R), 녹색(G), 청색(B)을 발광하는 유기 발광물질일 수 있다.
제2 뱅크층(176)은 제1 방향(도 5의 x축 방향)으로 이웃하는 제1 전극(160)들 사이에 위치하여, 제1 방향으로 이웃하는 제2 개구부(177)들에 각각 적하된 서로 상이한 색의 유기 발광물질들이 서로 혼합되지 않도록 한다. 즉, 서로 다른 제2 개구부(177)들에 각각 적하된 서로 상이한 색의 유기 발광물질들은, 제2 뱅크층(176)에 의해 물리적으로 분리된다.
용액 공정 시 유기 발광층(175)을 형성하기 위해 이용되는 유기 발광물질은, 제1 전극(160)의 적어도 일부, 제1 뱅크층(172)의 일부, 및 제2 뱅크층(176)의 일부를 덮도록 적하된다. 제1 뱅크층(172)은 제1 전극(160)의 소수성 특성에 의한 습윤성(wettability) 불량을 방지하기 위해 구비된 친수성의 얇은 막으로 이루어져, 친수성인 유기 발광물질을 잘 퍼지도록 유도할 수 있다. 제2 뱅크층(176)은 소수성의 두꺼운 막으로, 친수성인 유기 발광물질을 중앙부로 밀어낼 수 있도록 한다. 제1 뱅크층(172)과 제2 뱅크층(176)의 구조에 의해, 유기 발광층(175)은 발광영역 상에서 상대적으로 균일한 두께로 형성될 수 있다.
본 발명은 하나의 제2 개구부(177) 내에 동일한 색을 발광하는 복수의 서브픽셀들이 할당될 수 있다. 만약, 제2 개구부(177)들이 각각 하나의 서브픽셀을 노출하게 되면, 용액 공정 시 설비 편차에 따라 제2 개구부(177)들 각각에 적하된 유기 발광물질의 두께가 상이할 수 있다. 상기 설비 편차는 잉크젯 장비의 노즐들 간 토출량 편차를 의미할 수 있다. 즉, 제2 개구부(177)들 상에 유기 발광물질을 적하하기 위해 이용되는 노즐들 각각은 토출량이 일정하지 못할 수 있다. 이 경우, 하나의 서브픽셀 당 할당되는 노즐들을 통해, 서브픽셀들 각각에 적하된 유기 발광물질의 두께는, 위치에 따라 상이할 수 있다.
따라서, 본 발명은 하나의 제2 개구부(177) 내에, 동일한 색을 발광하는 복수 개의 서브픽셀들이 할당될 수 있고, 서브픽셀들의 개수에 대응한 복수 개의 노즐이 할당될 수 있기 때문에, 노즐 간 토출량 편차가 보상되어 제2 개구부(177)들에 적하된 유기 발광물질 간 두께가 균일해 질 수 있다.
이에 따라, 본 발명에 의한 유기발광표시장치는 유기 발광층(175)의 두께 균일도의 저하를 방지할 수 있어, 서브픽셀 내 두께 편차에 기인한 표시 품질 저하를 방지할 수 있다. 또한, 유기 발광층(175)의 균일도를 확보하여, 소자의 수명이 저하되거나 암점이 발생하는 불량을 방지할 수 있다.
전술한 제1 뱅크층(172)의 경계와 제2 뱅크층(176)의 경계 사이의 기 설정된 간격은, 유기 발광층(175)의 두께 균일도를 확보할 수 있는 최소 거리를 의미한다. 제1 뱅크층(172)의 경계와 제2 뱅크층(176)의 경계가 기 설정된 간격보다 가깝게 위치하는 경우, 유기 발광층(175)의 균일도를 확보할 수 없고, 제1 뱅크층(172)의 경계와 제2 뱅크층(176)의 경계가 기 설정된 간격보다 멀게 위치하는 경우, 제1 뱅크층(172)에 의해 차폐되는 제1 전극(160)의 면적이 증가하여 개구율이 저하될 수 있다.
본 발명의 제1 실시예에 의한 유기발광표시장치는, 제2 뱅크층(176)의 제2 개구부(177)가 제2 방향을 따라 연장되기 때문에, 제2 방향으로 배열된 서브픽셀들 사이에는 제2 뱅크층(177)이 위치하지 않는다. 따라서, 본 발명에서는, 제1 뱅크층(172)의 전술한 위치 제약이 상대적으로 줄어들기 때문에, 설계 자유도를 개선할 수 있을 뿐만 아니라, 제1 전극(160) 상의 발광 영역을 넓게 확보할 수 있다. 이에 따라, 본 발명은 설계 자유도를 개선하면서도, 충분한 개구율을 확보한 유기발광표시장치를 제공할 수 있다.
또한, 고해상도로 갈수록 표시장치에 배열된 서브픽셀들의 면적이 상대적으로 줄어든다. 이 경우, 유기 발광물질이 제 위치에 적하되지 못함에 따라 서로 상이한 색의 유기 발광층(175)이 서로 섞이는 혼색 불량이 발생할 수 있다. 본 발명은 복수의 서브픽셀에 대응하는 넓은 제2 개구부(177) 상에서, 유기 발광물질의 적하 면적을 충분히 확보할 수 있기 때문에, 혼색 불량을 개선할 수 있다.
도 8은 본 발명의 제1 실시예에 따른 유기발광표시장치의 공정을 나타낸 플로우차트이고, 도 9는 본 발명의 제6 마스크 공정을 나타낸 유기발광표시장치의 단면도이고, 도 10은 본 발명의 제7 마스크 공정을 나타낸 유기발광표시장치의 단면도이며, 도 11은 제6 및 제7 마스크 공정에 따른 패드부의 패드 전극의 공정을 나타낸 단면도이며, 도 12는 다른 구조의 유기발광표시장치의 제6 및 제7 마스크 공정에 따른 패드부의 패드 전극의 공정을 나타낸 단면도이고, 도 13은 또 다른 구조의 유기발광표시장치의 제7 마스크 공정에 따른 패드부의 패드 전극의 공정을 나타낸 단면도이다. 도 14는 또 다른 구조의 유기발광표시장치의 제7 마스크 공정에 따른 패드부의 패드 전극의 공정을 나타낸 단면도이다. 도 15는 도 14의 패드 전극을 나타낸 SEM 이미지이다.
전술한 도 4 및 도 8을 참조하면, 본 발명의 제1 실시예에 따른 유기발광표시장치는 총 8매의 마스크 공정을 통해 제조될 수 있다.
기판(100) 상에 광차단층(80)과 전원 라인(42)을 형성하는 제1 마스크 공정(#1)을 수행한다. 이어, 광차단층(80)과 전원 라인(42) 상에 버퍼층(105)을 형성한다. 버퍼층(105) 상에 반도체층(110)과 제1 캐패시터 전극(112)을 형성하는 제2 마스크 공정(#2)을 수행한다. 반도체층(110)을 포함하는 기판(100) 상에 게이트 절연막(115)을 형성한다. 이어 게이트 절연막(115) 상에 게이트 전극(120)을 형성하는 제3 마스크 공정(#3)을 수행한다. 그리고 게이트 전극(120)을 포함하는 기판(100) 상에 층간 절연막(125)을 형성한다.
이어, 층간 절연막(125) 및 버퍼층(105)을 식각하여 제1 및 제2 콘택홀(137, 127)을 형성하는 제4 마스크 공정(#4)을 수행한다. 다음, 층간 절연막(125) 상에 소스 전극(130) 및 드레인 전극(135)을 형성하고 패드부(PAD)의 층간 절연막(125) 상에 패드 전극(145)을 형성하는 제5 마스크 공정(#5)을 수행한다. 소스 전극(130), 드레인 전극(135) 및 패드 전극(145)은 몰리브덴으로 이루어진 제1 층(131), 구리로 이루어진 제2 층(132), 몰리브덴으로 이루어진 제3 층(133) 및 ITO로 이루어진 제4 층(134)이 적층된 구조로 형성될 수 있다. 이어 소스 전극(130), 드레인 전극(135) 및 패드 전극(145)을 포함하는 기판(100) 상에 패시베이션막(140)과 오버코트층(150)을 순차적으로 적층한다. 그리고, 제1 비아홀(142), 제2 비아홀(152) 및 패드홀(143)을 형성하는 제6 마스크 공정(#6)을 수행한다.
이어, 오버코트층(150)에 제1 전극(160)을 형성하는 제7 마스크 공정(#7)을 수행한다. 그리고 제1 전극(160)이 형성된 기판(100) 상에 뱅크층(170)을 형성하고 제1 개구부(173) 및 제2 개구부(177)를 형성하는 제8 마스크 공정(#8)을 수행한다. 제1 개구부(173) 및 제2 개구부(177) 상에 용액 공정으로 유기 발광층(175)을 형성하고 유기 발광층(175)을 포함하는 기판(100) 상에 제2 전극(180)을 형성하여 유기발광표시장치가 제조될 수 있다.
한편, 본 발명의 제6 및 제7 마스크 공정을 보다 자세히 살펴보면 다음과 같다.
도 9 및 도 11을 참조하면, 제6 마스크 공정에서 패시베이션막(140)을 식각하여 제1 비아홀(142) 및 패드홀(143)이 형성된다. 이때, 패시베이션막(140)의 식각 공정 시 패드 전극(145)의 제4 층(134)의 ITO는 폴리화(poly)된다. 이어, 오버코트층(150)을 애싱(ashing)하는 공정에서 패드 전극(145)의 제4 층(134)을 통해 애싱 가스(gas)가 침투하여 제3 층(133)의 몰리브덴-티타늄이 손상될 수 있다. 제4 층(134)의 ITO는 결정성이 커서 결정립(Grain boundary) 사이로 가스가 침투된다.
이어지는 제7 마스크 공정에서 제1 전극(160)의 하층(161), 중층(162) 및 상층(163)이 적층되고 식각된다. 이때, 제1 전극(160)을 식각하는 공정에서 은 식각액(Ag etchant)이 패드 전극(145)의 손상된 제3 층(133)을 통해 하부의 제2 층(132)의 구리를 식각할 수 있다. 따라서, 패드 전극(145)이 식각액에 의해 영향을 받을 수 있다.
전술한 예에서는 소스 전극(130), 드레인 전극(135) 및 패드 전극(145)이 4층 구조인 것을 설명하였지만, 몰리브덴-티타늄/구리/몰리브덴-티타늄의 3층 구조로 이루어질 수도 있다.
도 12를 참조하여, 제6 및 제7 마스크 공정을 설명하면, 제6 마스크 공정 시 오버코트층(150)을 애싱(ashing)하는 공정에서 애싱 가스(gas)가 제3 층(133)의 몰리브덴-티타늄을 손상시킬 수 있다. 즉, 제3 층(133)의 몰리브덴-티타늄이 유실될 수 있다. 이어지는 제7 마스크 공정에서 제1 전극(160)의 하층(161), 중층(162) 및 상층(163)이 적층되고 식각된다. 이때, 제1 전극(160)을 식각하는 공정에서 은 식각액(Ag etchant)이 노출된 패드 전극(145)의 제2 층(132)의 구리를 식각할 수 있다. 따라서, 패드 전극(145)이 식각액에 의해 영향을 받을 수 있다.
전술한 예에서는 소스 전극(130), 드레인 전극(135) 및 패드 전극(145)이 4층 및 3층 구조인 것을 설명하였지만, 몰리브덴-티타늄/구리의 2층 구조로 이루어질 수도 있다.
도 13을 참조하여, 제7 마스크 공정을 설명하면, 제7 마스크 공정에서 제1 전극(160)의 하층(161), 중층(162) 및 상층(163)이 적층되고 식각된다. 이때, 제1 전극(160)을 식각하는 공정에서 은 식각액이 노출된 패드 전극(145)의 제2 층(132)의 구리를 식각할 수 있다. 따라서, 패드 전극(145)이 식각액에 의해 영향을 받을 수 있다.
한편, 전술한 예들의 유기발광표시장치와는 달리, 패드부(PAD)의 패드 전극(145)이 구리/몰리브덴-티타늄의 2층 구조의 게이트 전극과 같이 형성되고, 패드부(PAD)에서 패시베이션막이 패드부(PAD)를 노출하며, 패드 전극(145)의 표면을 제1 전극(160)의 하층(161)으로 덮어 보호하는 구조도 적용할 수 있다. 하기에서는 중복되는 설명을 생략하고 패드부(PAD)에 대해 설명하기로 한다.
도 14를 참조하면, 버퍼층(105) 상에 게이트 절연막(115)을 형성하고, 게이트 절연막(115) 상에 몰리브덴-티타늄의 제1 층(131)과 구리의 제2 층(132)을 포함하는 패드 전극(145)을 형성한다. 후속 공정에서 제1 전극을 적층하고 패터닝하는 제7 마스크 공정에서 제1 전극의 ITO의 하층(161), 은의 중층(162) 및 IZO의 상층(163)을 적층하고 식각한다. 상층(163)을 식각한 후 은의 중층(162)을 식각할 때 은 식각액이 사용된다. 이때, 도 15와 같이, 은 식각액은 ITO의 하층(161)의 결정립을 통해 침투하여 하부의 패드 전극(145)의 구리의 제2 층(132)을 식각할 수 있다. 따라서, 패드 전극(145)이 식각액에 의해 영향을 받을 수 있다.
하기에서는 총 10매의 마스크로 제조되는 본 발명의 유기발광표시장치의 다른 구조를 예로 설명하기로 한다. 하기에서는 전술한 도 4와 동일한 구성요소에 대해 동일한 도면부호를 붙여 그 설명을 간략히 한다.
도 16은 본 발명의 제2 실시예에 따른 유기발광표시장치를 나타낸 단면도이고, 도 17은 본 발명의 제2 실시예에 따른 유기발광표시장치의 제조공정을 나타낸 플로우차트이다.
도 16을 참조하면, 본 발명의 제2 실시예에 따른 유기발광표시장치(2000)는 기판(200)이 서브픽셀부(PIX)와 패드부(PAD)를 포함한다. 기판(200) 상에 광차단층(80)이 위치하고, 광차단층(80)과 이격되어 제1 캐패시터 전극(81)이 위치한다. 광차단층(80)과 제1 캐패시터 전극(81) 상에 버퍼층(205)이 위치하고, 버퍼층(205) 상에 반도체층(210) 및 반도체층(210)과 이격된 영역에 제2 캐패시터 전극(212)이 위치한다.
반도체층(210)과 패드부(PAD)의 버퍼층(205) 상에 게이트 절연막(215)이 위치한다. 게이트 절연막(215) 상에 상기 반도체층(210)의 일정 영역에 대응되는 위치에 게이트 전극(220)이 위치하고 패드부(PAD)에 패드 하부 전극(224)이 위치한다. 게이트 전극(220) 및 패드 하부 전극(224)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 게이트 전극(220) 및 패드 하부 전극(224)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 게이트 전극(220)은 몰리브덴/알루미늄-네오디뮴, 몰리브덴/알루미늄, 몰리브덴-티타늄/구리의 2층일 수 있다. 본 발명에서는 게이트 전극(220)과 패드 하부 전극(224)이 몰리브덴-티타늄의 게이트 제1 층(221) 및 구리의 게이트 제2 층(222)으로 이루어진 2층일 수 있다.
게이트 전극(220) 및 패드 하부 전극(224)을 포함하는 기판(200) 상에 층간 절연막(225)이 위치한다. 서브픽셀부(PIX)의 층간 절연막(125) 상에 소스 전극(230), 드레인 전극(235) 및 제3 캐패시터 전극(236)이 위치하고, 패드부(PAD)의 층간 절연막(225) 상에 패드 상부 전극(245)이 위치한다. 소스 전극(230) 및 드레인 전극(235)은 반도체층(210)의 소스 및 드레인 영역을 각각 노출하는 제1 콘택홀들(237)을 통해 반도체층(210)에 연결된다. 또한, 드레인 전극(235)은 하부의 광차단층(80)을 노출하는 제2 콘택홀(227)을 통해 광차단층(80)에 연결될 수 있다. 제3 캐패시터 전극(236)은 하부의 제2 캐패시터 전극(212)과 캐패시터를 구성하고, 제2 캐패시터 전극(212)은 하부의 제1 캐패시터 전극(81)과 캐패시터를 구성한다. 패드 상부 전극(245)은 패드 하부 전극(224)을 노출하는 제3 콘택홀(238)을 통해 패드 하부 전극(224)과 연결된다.
소스 전극(230), 드레인 전극(235), 제3 캐패시터 전극(236) 및 패드 상부 전극(245)은 단일층 또는 다중층으로 이루어질 수 있으며, 상기 소스 전극(230), 드레인 전극(235), 제3 캐패시터 전극(236) 및 패드 상부 전극(245)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 상기 소스 전극(230), 드레인 전극(235), 제3 캐패시터 전극(236) 및 패드 상부 전극(245)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2층, 티타늄/알루미늄/티타늄, 몰리브덴/구리/몰리브덴, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3층으로 이루어질 수 있다. 또한, 소스 전극(230), 드레인 전극(235), 제3 캐패시터 전극(236) 및 패드 상부 전극(245)은 ITO(Indium Tin Oxide)/몰리브덴/구리/몰리브덴의 4층 구조로 이루어질 수 있다. 본 실시예에서는 소스 전극(230), 드레인 전극(235), 제3 캐패시터 전극(236) 및 패드 상부 전극(245)은 몰리브덴-티타늄/구리/몰리브덴-티타늄의 3층 구조로 이루어질 수 있다. 소스 전극(230), 드레인 전극(235) 및 패드 전극(245)은 각각 몰리브덴-티타늄으로 이루어진 제1 층(231), 구리로 이루어진 제2 층(232), 몰리브덴-티타늄으로 이루어진 제3 층(233)이 적층된 구조로 이루어질 수 있다.
소스 전극(230), 드레인 전극(235), 제3 캐패시터 전극(236) 및 패드 상부 전극(245)은 몰리브덴-티타늄으로 이루어진 제1 층(231), 구리로 이루어진 제2 층(232) 및 몰리브덴-티타늄으로 이루어진 제3 층(233)이 적층된 구조로 이루어질 수 있다.
한편, 소스 전극(230), 드레인 전극(235), 제3 캐패시터 전극(236) 및 패드 상부 전극(245) 상에 패시베이션막(240)이 위치한다. 서브픽셀부(PIX)의 패시베이션막(240)의 일부 영역에는 하부의 드레인 전극(235)을 노출하는 제1 비아홀(242)이 위치하고, 패드부(PAD)의 패드 상부 전극(245)을 노출하는 패드홀(243)이 위치한다.
서브픽셀부(PIX)의 패시베이션막(240) 상에 오버코트층(250)이 위치한다. 오버코트층(250)의 일부 영역에는 패시베이션막(240)의 제1 비아홀(242)을 노출하여 드레인 전극(235)을 노출시키는 제2 비아홀(252)이 위치한다.
오버코트층(250) 상에는 유기발광 다이오드(60)가 형성된다. 유기발광 다이오드(60)는 하부의 박막트랜지스터의 드레인 전극(235)에 연결된 제1 전극(260), 제1 전극(260)과 대향하는 제2 전극(280), 및 제1 전극(260)과 제2 전극(280) 사이에 개재된 유기 발광층(275)을 포함한다. 제1 전극(260)은 애노드 전극일 수 있고, 제2 전극(280)은 캐소드 전극일 수 있다.
제1 전극(260)은 오버코트층(250) 상에 위치하여, 오버코트층(250)의 제2 비아홀(252) 및 패시베이션막(240)의 제1 비아홀(242)을 통해 드레인 전극(235)에 연결될 수 있다. 본 발명의 실시예에서는 제1 전극(260)이 IZO/은/ITO의 3층 구조로 이루어질 수 있다. 구체적으로, 제1 전극(260)은 ITO로 이루어진 하층(261), 은으로 이루어진 중층(262) 및 IZO로 이루어진 상층(263)이 적층된 3층 구조로 이루어질 수 있다.
제1 전극(260)이 형성된 기판(200) 상에 뱅크층(270)이 위치한다. 뱅크층(270)은 제1 뱅크층(272) 및 제2 뱅크층(276)을 포함한다. 제1 뱅크층(272)은 제1 전극(260)을 노출하는 제1 개구부(273)를 포함하고, 제2 뱅크층(276)은 제1 뱅크층(272)의 일부 및 제1 전극(260)을 노출하는 제2 개구부(277)를 포함한다. 서브픽셀부(PIX)의 뱅크층(270)이 형성된 기판(200) 상에는 유기 발광층(275)이 배치된다. 제2 전극(280)은 유기 발광층(275) 상에 배치된다.
한편, 유기발광 다이오드(60)가 형성된 기판(200)과 대향하는 대향기판(290)이 위치한다. 대향기판(290)은 기판(200)을 밀봉하는 것으로, 하부에 컬러필터(295)를 포함한다.
전술한 본 발명 제2 실시예에 따른 유기발광표시장치는 총 10매의 마스크 공정을 통해 제조될 수 있다.
도 16 및 도 17을 참조하면, 기판(200) 상에 광차단층(80)과 제1 캐패시터 전극(81)을 형성하는 제1 마스크 공정(#1)을 수행한다. 이어, 광차단층(80)과 제1 캐패시터 전극(81) 상에 버퍼층(205)을 형성한다. 버퍼층(205) 상에 반도체층(210)과 제2 캐패시터 전극(212)을 형성하는 제2 마스크 공정(#2)을 수행한다. 반도체층(210)을 포함하는 기판(200) 상에 게이트 절연막(215)을 형성한다. 이어 게이트 절연막(215) 상에 게이트 전극(220) 및 패드 하부 전극(224)을 형성하는 제3 마스크 공정(#3)을 수행한다. 그리고 게이트 전극(220) 및 패드 하부 전극(224)을 포함하는 기판(200) 상에 층간 절연막(225)을 형성한다.
이어, 층간 절연막(225) 및 버퍼층(205)을 식각하여 제1 내지 제3 콘택홀(237, 227, 238)을 형성하는 제4 마스크 공정(#4)을 수행한다. 다음, 층간 절연막(225) 상에 소스 전극(230), 드레인 전극(235) 및 제3 캐패시터 전극(236)을 형성하고 패드부(PAD)의 층간 절연막(225) 상에 패드 상부 전극(245)을 형성하는 제5 마스크 공정(#5)을 수행한다. 이어 소스 전극(230), 드레인 전극(235), 제3 캐패시터 전극(236) 및 패드 상부 전극(245)을 포함하는 기판(200) 상에 패시베이션막(240)을 적층하고 제1 비아홀(242)을 형성하는 제6 마스크 공정(#6)을 수행한다. 다음, 오버코트층(250)을 도포하고 제2 비아홀(252)을 형성하는 제 마스크 공정(#7)을 수행한다.
이어, 오버코트층(250)에 제1 전극(260)을 형성하는 제8 마스크 공정(#8)을 수행한다. 그리고 제1 전극(260)이 형성된 기판(200) 상에 뱅크층(270)을 형성하고 제1 개구부(273) 및 제2 개구부(277)를 형성하는 제9 마스크 공정(#9)을 수행한다. 제1 개구부(273) 및 제2 개구부(277) 상에 용액 공정으로 유기 발광층(275)을 형성하고 유기 발광층(275)을 포함하는 기판(200) 상에 제2 전극(280)을 형성한다. 다음, 패드부(PAD)의 패드홀(243)을 형성하는 제10 마스크 공정(#10)을 수행하여 유기발광표시장치가 제조될 수 있다.
한편, 본 발명은 마스크 개수를 저감하고 패드부의 패드 전극이 식각액에 의해 영향을 받는 것을 방지할 수 있는 유기발광표시장치를 제공할 수 있다.
도 18은 본 발명의 제3 실시예에 따른 유기발광표시장치를 나타낸 단면도이고, 도 19는 본 발명의 제3 실시예에 따른 유기발광표시장치의 제조공정을 나타낸 플로우차트이며, 도 20은 본 발명의 제3 실시예에 따른 패드부의 제조공정을 나타낸 단면도이고, 도 21은 본 발명의 제3 실시예에 따른 유기발광표시장치의 게이트 전극을 나타낸 단면도이며, 도 22는 게이트 전극의 에지부를 나타낸 SEM 이미지이다.
도 18을 참조하면, 본 발명의 제3 실시예에 따른 유기발광표시장치(3000)는 기판(300)이 서브픽셀부(PIX)와 패드부(PAD)를 포함한다. 기판(300)의 서브픽셀부(PIX)에 광차단층(308)과 제1 캐패시터 전극(312)이 위치하고, 패드부(PAD)에 패드 하부 전극(324)이 위치한다. 패드 하부 전극(324), 제1 캐패시터 전극(312) 및 광차단층(308)은 동일한 공정으로 형성되어, 동일한 적층 구조로 이루어진다.
구체적으로, 패드 하부 전극(324), 제1 캐패시터 전극(312) 및 광차단층(308)은 각각 제1 금속층(71)과 제2 금속층(72)이 적층된 2층 구조로 이루어질 수 있다. 제1 금속층(71)과 제2 금속층(72)은 각각 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 본 제3 실시예에서는 제1 금속층(71)은 몰리브덴-티타늄이고 제2 금속층(72)는 구리로 이루어질 수 있다. 몰리브덴-티타늄의 제1 금속층(71)은 광을 차단하는 역할을 하고, 구리의 제2 금속층(72)은 저항을 낮추는 역할을 한다.
패드 하부 전극(324), 제1 캐패시터 전극(312) 및 광차단층(308)을 포함하는 기판(300) 상에 제1 버퍼층(305)과 제2 버퍼층(306)이 위치한다. 제1 버퍼층(305) 및 제2 버퍼층(306)은 기판(300)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하고, 패드 하부 전극(324), 제1 캐패시터 전극(312) 및 광차단층(308)을 절연시키는 역할을 한다.
제2 버퍼층(306) 상에 박막트랜지스터의 반도체층(310)과 제2 캐패시터 전극(311)이 위치한다. 반도체층(310)과 제2 캐패시터 전극(311)은 동일한 공정으로 형성되어 동일한 재료로 이루어진다. 본 발명에서는 산화물 반도체를 이용하여 반도체층(310)과 제2 캐패시터 전극(311)을 형성하고, 도체화 공정을 통해 제2 캐패시터 전극(311)을 도체화하여 캐패시터의 전극으로 작용하게 한다.
반도체층(310)과 제2 캐패시터 전극(311) 상에 게이트 절연막(315)이 위치한다. 게이트 절연막(315)은 섬 모양의 패턴으로 형성되어 기판(300) 전면에 배치되지 않는다. 구체적으로, 게이트 절연막(315)은 후술하는 패드 상부 전극(345), 소스 전극(330), 드레인 전극(335), 게이트 전극(320), 제3 캐패시터 전극(336)의 하부에 패턴으로 배치된다.
서브픽셀부(PIX)의 게이트 절연막(315) 상에 소스 전극(330), 드레인 전극(335), 게이트 전극(320) 및 제3 캐패시터 전극(336)이 위치하고, 패드부(PAD)의 게이트 절연막(315) 상에 패드 상부 전극(345)이 위치한다. 게이트 전극(320)은 반도체층(310)의 채널이 되는 영역에 대응하는 게이트 절연막(315) 상에 위치한다. 소스 전극(330)과 드레인 전극(335)은 게이트 절연막(315)을 덮으며 반도체층(310)의 표면에 각각 컨택한다. 소스 전극(330)은 제1 버퍼층(305), 제2 버퍼층(306) 및 게이트 절연막(315)을 관통하는 제1 콘택홀(327)을 통해 하부의 광차단층(308)에 연결된다. 제3 캐패시터 전극(336)은 제2 캐패시터 전극(311)과 중첩되도록 게이트 절연막(315) 상에 위치한다. 패드 상부 전극(345)은 제1 버퍼층(305), 제2 버퍼층(306) 및 게이트 절연막(315)을 관통하는 패드홀(338)을 통해 하부의 패드 하부 전극(324)에 연결된다.
상기 소스 전극(330), 드레인 전극(335), 게이트 전극(320) 및 제3 캐패시터 전극(336)은 각각 게이트 제1 층(321) 및 게이트 제2 층(322)의 2층 구조로 이루어질 수 있다. 게이트 제1 층(321) 및 게이트 제2 층(322)은 각각 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 패드 상부 전극(345)은 상기 게이트 제1 층(321)과 동일한 물질로 이루어질 수 있다.
여기서, 게이트 제1 층(321)은 게이트 제2 층(322)보다 식각률이 작은 재료를 선택하는 것이 바람직하다. 상부에 위치하는 게이트 제2 층(322)의 식각률이 하부에 위치하는 게이트 제1 층(321)보다 작으면, 게이트 제2 층(322)이 게이트 제1 층(321)보다 끝단이 돌출되도록 형성되어 후속 공정에서 적층되는 패시베이션막(340)의 스텝 커버리지(step coverage)가 저하될 수 있다. 따라서, 본 발명에서는 게이트 제1 층(321)이 게이트 제2 층(322)보다 식각률이 작은 재료로 형성함으로써, 소자의 신뢰성을 향상시킬 수 있다.
한편, 소스 전극(330), 드레인 전극(335), 게이트 전극(320) 및 제3 캐패시터 전극(336)을 포함하는 기판(300)의 서브픽셀부(PIX) 상에 패시베이션막(340)이 위치한다. 패시베이션막(340)은 하부의 소스 전극(330)을 노출하는 제1 비아홀(342)이 위치한다. 서브픽셀부(PIX)의 패시베이션막(340) 상에 오버코트층(350)이 위치한다. 오버코트층(350)은 패시베이션막(340)의 제1 비아홀(342)을 노출하여 소스 전극(330)을 노출시키는 제2 비아홀(352)이 위치한다.
오버코트층(350) 상에는 유기발광 다이오드(60)가 형성된다. 유기발광 다이오드(60)는 하부의 박막트랜지스터의 소스 전극(330)에 연결된 제1 전극(360), 제1 전극(360)과 대향하는 제2 전극(380), 및 제1 전극(360)과 제2 전극(380) 사이에 개재된 유기 발광층(375)을 포함한다. 제1 전극(360)은 애노드 전극일 수 있고, 제2 전극(380)은 캐소드 전극일 수 있다.
제1 전극(360)은 오버코트층(350) 상에 위치하여, 오버코트층(350)의 제2 비아홀(352) 및 패시베이션막(340)의 제1 비아홀(342)을 통해 소스 전극(330)에 연결될 수 있다. 본 발명의 실시예에서는 제1 전극(360)이 IZO/은/ITO의 3층 구조로 이루어질 수 있다. 구체적으로, 제1 전극(360)은 ITO로 이루어진 하층(361), 은으로 이루어진 중층(362) 및 IZO로 이루어진 상층(363)이 적층된 3층 구조로 이루어질 수 있다.
제1 전극(360)이 형성된 기판(300) 상에 뱅크층(370)이 위치한다. 뱅크층(370)은 제1 뱅크층(372) 및 제2 뱅크층(376)을 포함한다. 제1 뱅크층(372)은 제1 전극(360)을 노출하는 제1 개구부(373)를 포함하고, 제2 뱅크층(376)은 제1 뱅크층(372)의 일부 및 제1 전극(360)을 노출하는 제2 개구부(377)를 포함한다. 제2 개구부(377)는 제1 개구부(373)보다 큰 면적으로 형성되어, 제1 뱅크층(372)의 일부를 노출할 수 있다.
서브픽셀부(PIX)의 뱅크층(370)이 형성된 기판(300) 상에는 유기 발광층(375)이 배치된다. 유기 발광층(375)은 잉크젯 프린팅 또는 노즐 코팅 등의 용액 공정으로 코팅되고 건조됨으로써, 유기 발광층(375)과 뱅크층(370)이 컨택하는 상면은 라운드진 형상으로 이루어질 수 있다. 유기 발광층(375)은 서브픽셀 별로 적색, 녹색 및 청색의 발광물질로 이루어지거나, 적색, 녹색, 청색 및 백색을 발광할 수도 있다. 또한, 전체 서브픽셀이 백색을 발광할 수도 있다. 제2 전극(380)은 유기 발광층(375) 상에 배치된다.
유기발광 다이오드(60)가 형성된 기판(300)과 대향하는 대향기판(390)이 위치한다. 대향기판(390)은 기판(300)을 밀봉하는 것으로, 하부에 컬러필터(395)를 포함한다. 컬러필터(395)는 적색 컬러필터일 수 있으며, 적색의 색좌표를 향상시킬 수 있다.
전술한 바와 같이 구성된 본 발명의 제3 실시예에 따른 유기발광표시장치는 다음과 같이 총 7매의 마스크 공정으로 제조될 수 있다.
도 18과 도 19를 함께 참조하면, 기판(300) 상에 광차단층(308), 제1 캐패시터 전극(312) 및 패드 하부 전극(324)을 형성하는 제1 마스크 공정(#1)을 수행한다. 이어, 광차단층(308), 제1 캐패시터 전극(312) 및 패드 하부 전극(324) 상에 제1 버퍼층(305) 및 제2 버퍼층(306)을 순차적으로 형성한다. 제2 버퍼층(306) 상에 반도체층(310)과 제2 캐패시터 전극(311)을 형성하는 제2 마스크 공정(#2)을 수행한다. 반도체층(310)과 제2 캐패시터 전극(311)을 포함하는 기판(300) 상에 게이트 절연막(315)을 형성한다. 그리고 게이트 절연막(315)을 패턴하여 반도체층(310)의 일부 영역 예를 들어 소스 영역과 드레인 영역을 노출시키고 기판(300) 상의 그 외 영역을 노출시키는 제3 마스크 공정(#3)을 수행한다. 게이트 절연막(315)의 패턴 공정 시 식각 가스(불순물)에 의해 반도체층(310)의 노출된 영역이 1차로 도체화된다. 또한, 제3 마스크 공정(#3)에서 게이트 절연막(315), 제2 버퍼층(306) 및 제1 버퍼층(305)을 식각하여 제1 콘택홀(327)과 패드홀(338)을 형성한다.
이어 게이트 절연막(315)이 형성된 기판(300) 상에 게이트 전극(320), 소스 전극(330), 드레인 전극(335), 제3 캐패시터 전극(336) 및 패드 상부 전극(345)을 형성하는 제4 마스크 공정(#4)을 수행한다. 게이트 전극(320), 소스 전극(330), 드레인 전극(335), 제3 캐패시터 전극(336) 및 패드 상부 전극(345)의 식각 시, 게이트 전극(320), 제3 캐패시터 전극(336) 및 패드 상부 전극(345) 하측에서 이들보다 돌출된 게이트 절연막(315)이 동시에 식각된다. 따라서, 게이트 절연막(315)은 게이트 전극(320), 제3 캐패시터 전극(336) 및 패드 상부 전극(345) 하부에서 중첩되어 끝단이 일치되도록 형성된다. 또한, 제3 캐패시터 전극(336)은 식각 가스(불순물)에 의해 도체화되고, 반도체층(310)의 노출된 영역은 2차로 도체화된다. 또한, 소스 전극(330)과 드레인 전극(335)은 게이트 절연막(315)보다 크게 패터닝되어, 반도체층(310)의 노출된 영역에 각각 컨택한다.
이어, 게이트 전극(320), 소스 전극(330), 드레인 전극(335) 및 제3 캐패시터 전극(336)을 포함하는 기판(300)의 서브픽셀부(PIX)에 패시베이션막(340)을 적층하고 그 상부에 오버코트층(350)을 도포한다. 다음, 패시베이션막(340)의 제1 비아홀(342)과 오버코트층(350)의 제2 비아홀(352)을 형성하는 제5 마스크 공정(#5)을 수행한다.
이어, 오버코트층(350)에 제1 전극(360)을 형성하는 제6 마스크 공정(#6)을 수행한다. 도 20을 참조하여, 패드부(PAD)의 공정을 살펴보면, 패드 상부 전극(345) 상에 ITO의 하층(361), 은의 중층(362) 및 IZO의 상층(363)이 순차적으로 적층된다. 그리고, 제1 전극(360)을 패터닝하기 위해 은 식각액을 사용하면, ITO의 하층(361), 은의 중층(362) 및 IZO의 상층(363)이 식각되어 제거되고, 패드 상부 전극(345)의 게이트 제2 층(322)도 같이 식각되어 제거된다. 그러나, 패드 상부 전극(345)의 게이트 제1 층(321)의 몰리브덴-티타늄은 은 식각액에 의해 식각되지 않는다.
은 식각액은 질산계나 인산계가 사용될 수 있다. 질산계 은 식각액의 메커니즘과 인산계 은 식각액의 메커니즘은 다음과 같다.
2Ag + 2HNO3 -> Ag2O + NO2 + H2O
Ag2O + xH3PO4 -> 2Ag[PO4]y + 2H2O
그러나, 몰리브덴-티타늄이 식각되기 위해서는 식각액에 H2O2나 F 성분이 요구되나, 상기 은 식각액의 메커니즘에서 나타나듯이, 은 식각액에는 H2O2나 F 성분이 존재하지 않는다. 따라서, 본 발명에서는 은 식각액으로부터 패드 하부 전극(324)을 보호하기 위해 몰리브덴-티타늄의 패드 상부 전극(245)을 형성함으로써, 패드부가 식각액에 의해 영향을 받는 것을 방지할 수 있다.
한편, 제1 전극(360)이 형성된 기판(300) 상에 뱅크층(370)을 형성하고 제1 개구부(373) 및 제2 개구부(377)를 형성하는 제7 마스크 공정(#7)을 수행한다. 제1 개구부(373) 및 제2 개구부(377) 상에 용액 공정으로 유기 발광층(375)을 형성하고 유기 발광층(375)을 포함하는 기판(300) 상에 제2 전극(380)을 형성한다. 따라서, 총 7매의 마스크 공정으로 유기발광표시장치가 제조될 수 있다.
본 발명의 제3 실시예에 따른 유기발광표시장치는 패드부의 패드 하부 전극을 보호하기 위해, 은 식각액에 영향을 받지 않는 패드 상부 전극을 구비함으로써, 제1 전극의 식각 공정 시 패드 하부 전극을 손상을 방지할 수 있는 이점이 있다. 또한, 본 발명의 제3 실시예에 따른 유기발광표시장치는 총 7매의 마스크 공정으로 제조됨으로써, 마스크 개수를 줄여 제조비용을 절감하고 공정을 간소화할 수 있는 이점이 있다.
또한, 도 21을 참조하면, 본 발명의 게이트 전극(320)은 게이트 제1 층(321)이 게이트 제2 층(322)보다 식각률이 작은 재료로 형성함으로써, 상부에 형성되는 패시베이션막(340)의 스텝 커버리지를 향상시킬 수 있다. 도 22에 도시된 바와 같이, 패시베이션막(340)의 스텝 커버리지가 게이트 전극(320) 측면에서 정테이퍼로 형성된 것으로 나타난다. 따라서, 본 발명은 소자의 신뢰성을 향상시킬 수 있다.
한편, 본 발명은 게이트 전극, 소스 전극, 드레인 전극, 제3 캐패시터 전극이 3층 구조로 이루어질 수도 있다.
도 23은 본 발명의 제4 실시예에 따른 유기발광표시장치를 나타낸 단면도이고, 도 24는 본 발명의 제4 실시예에 따른 패드부의 제조공정을 나타낸 단면도이다. 하기에서는 전술한 제3 실시예에 설명된 동일한 구성에 대해서 동일한 도면부호를 붙여 그 설명을 간략히 하기로 한다.
도 23을 참조하면, 본 발명의 제4 실시예에 따른 유기발광표시장치(4000)는 기판(400)이 서브픽셀부(PIX)와 패드부(PAD)를 포함한다. 기판(400)의 서브픽셀부(PIX)에 광차단층(408)과 제1 캐패시터 전극(412)이 위치하고, 패드부(PAD)에 패드 하부 전극(424)이 위치한다. 패드 하부 전극(424), 제1 캐패시터 전극(412) 및 광차단층(408)은 동일한 공정으로 형성되어, 동일한 적층 구조로 이루어진다. 구체적으로, 패드 하부 전극(424), 제1 캐패시터 전극(412) 및 광차단층(408)은 각각 제1 금속층(71)과 제2 금속층(72)이 적층된 2층 구조로 이루어질 수 있다.
패드 하부 전극(424), 제1 캐패시터 전극(412) 및 광차단층(408)을 포함하는 기판(400) 상에 제1 버퍼층(405)과 제2 버퍼층(406)이 위치한다. 제2 버퍼층(406) 상에 박막트랜지스터의 반도체층(410)과 제2 캐패시터 전극(411)이 위치한다. 반도체층(410)과 제2 캐패시터 전극(411)은 동일한 공정으로 형성되어 동일한 재료로 이루어진다. 반도체층(410)과 제2 캐패시터 전극(411) 상에 게이트 절연막(415)이 위치한다. 게이트 절연막(415)은 섬 모양의 패턴으로 형성되어 기판(400) 전면에 배치되지 않는다. 구체적으로, 게이트 절연막(415)은 후술하는 패드 상부 전극(445), 소스 전극(430), 드레인 전극(435), 게이트 전극(420), 제3 캐패시터 전극(436)의 하부에 패턴으로 배치된다.
서브픽셀부(PIX)의 게이트 절연막(415) 상에 소스 전극(430), 드레인 전극(435), 게이트 전극(420) 및 제3 캐패시터 전극(436)이 위치하고, 패드부(PAD)의 게이트 절연막(415) 상에 패드 상부 전극(445)이 위치한다. 게이트 전극(420)은 반도체층(410)의 채널이 되는 영역에 대응하는 게이트 절연막(415) 상에 위치한다. 소스 전극(430)과 드레인 전극(435)은 게이트 절연막(415)을 덮으며 반도체층(410)의 표면에 각각 컨택한다. 소스 전극(430)은 제1 버퍼층(405), 제2 버퍼층(406) 및 게이트 절연막(415)을 관통하는 제1 콘택홀(427)을 통해 하부의 광차단층(408)에 연결된다. 제3 캐패시터 전극(436)은 제2 캐패시터 전극(411)과 중첩되도록 게이트 절연막(415) 상에 위치한다. 패드 상부 전극(445)은 제1 버퍼층(405), 제2 버퍼층(406) 및 게이트 절연막(415)을 관통하는 패드홀(438)을 통해 하부의 패드 하부 전극(424)에 연결된다.
상기 소스 전극(430), 드레인 전극(435), 게이트 전극(420) 및 제3 캐패시터 전극(436)은 각각 게이트 제1 층(421), 게이트 제2 층(422) 및 게이트 제3 층(423)의 3층 구조로 이루어질 수 있다. 게이트 제1 층(421), 게이트 제2 층(422) 및 게이트 제3 층(423)은 각각 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 일례로 본 발명의 실시예에서는 게이트 제1 층(421)은 몰리브덴-티타늄으로 이루어지고, 게이트 제2 층(422)은 구리로 이루어지고, 게이트 제3 층(423)은 몰리브덴-티타늄으로 이루어질 수 있다. 패드 상부 전극(445)은 상기 게이트 제1 층(421)과 동일한 물질로 이루어질 수 있다.
한편, 소스 전극(430), 드레인 전극(435), 게이트 전극(420) 및 제3 캐패시터 전극(436)을 포함하는 기판(400)의 서브픽셀부(PIX) 상에 패시베이션막(440)이 위치한다. 패시베이션막(440)은 하부의 소스 전극(430)을 노출하는 제1 비아홀(442)이 위치한다. 서브픽셀부(PIX)의 패시베이션막(440) 상에 오버코트층(450)이 위치한다. 오버코트층(450)은 패시베이션막(440)의 제1 비아홀(442)을 노출하여 소스 전극(430)을 노출시키는 제2 비아홀(452)이 위치한다.
오버코트층(450) 상에는 유기발광 다이오드(60)가 형성된다. 유기발광 다이오드(60)는 하부의 박막트랜지스터의 소스 전극(430)에 연결된 제1 전극(460), 제1 전극(460)과 대향하는 제2 전극(480), 및 제1 전극(460)과 제2 전극(480) 사이에 개재된 유기 발광층(475)을 포함한다. 제1 전극(460)은 애노드 전극일 수 있고, 제2 전극(480)은 캐소드 전극일 수 있다.
제1 전극(460)은 오버코트층(450) 상에 위치하여, 오버코트층(450)의 제2 비아홀(452) 및 패시베이션막(440)의 제1 비아홀(442)을 통해 소스 전극(430)에 연결될 수 있다. 본 발명의 실시예에서는 제1 전극(460)이 IZO/은/ITO의 3층 구조로 이루어질 수 있다. 구체적으로, 제1 전극(460)은 ITO로 이루어진 하층(461), 은으로 이루어진 중층(462) 및 IZO로 이루어진 상층(463)이 적층된 3층 구조로 이루어질 수 있다.
제1 전극(460)이 형성된 기판(400) 상에 뱅크층(470)이 위치한다. 뱅크층(470)은 제1 뱅크층(472) 및 제2 뱅크층(476)을 포함한다. 제1 뱅크층(472)은 제1 전극(460)을 노출하는 제1 개구부(473)를 포함하고, 제2 뱅크층(476)은 제1 뱅크층(472)의 일부 및 제1 전극(460)을 노출하는 제2 개구부(477)를 포함한다. 서브픽셀부(PIX)의 뱅크층(470)이 형성된 기판(400) 상에는 유기 발광층(475)이 배치되고 제2 전극(480)은 유기 발광층(475) 상에 배치된다.
유기발광 다이오드(60)가 형성된 기판(400)과 대향하는 대향기판(490)이 위치한다. 대향기판(490)은 기판(400)을 밀봉하는 것으로, 하부에 컬러필터(495)를 포함한다. 컬러필터(495)는 적색 컬러필터일 수 있으며, 적색의 색좌표를 향상시킬 수 있다.
전술한 바와 같이 구성된 본 발명의 제4 실시예에 따른 유기발광표시장치는 전술한 제3 실시예와 동일한 공정으로 총 7매의 마스크 공정으로 제조될 수 있다. 이 중 특징적인 제6 마스크 공정을 살펴보기로 한다.
도 23과 도 24를 함께 참조하여 오버코트층(450)에 제1 전극(460)을 형성하는 제6 마스크 공정(#6)에서, 패드부(PAD)의 공정을 살펴보면 다음과 같다.
패드 상부 전극(445)은 게이트 제1 층(421), 게이트 제2 층(422) 및 게이트 제3 층(423)이 적층되어 있다. 패드 상부 전극(445) 상에 ITO의 하층(461), 은의 중층(462) 및 IZO의 상층(463)이 순차적으로 적층된다. 그리고, 제1 전극(460)을 패터닝하기 위해 은 식각액을 사용하면, ITO의 하층(461), 은의 중층(462) 및 IZO의 상층(463)이 식각되어 제거되고, 패드 상부 전극(445)의 게이트 제2 층(422) 및 게이트 제3 층(423)도 같이 식각되어 제거된다. 따라서, 본 발명의 제4 실시예에 따른 유기발광표시장치의 패드부는 전술한 제3 실시예에 따른 패드부의 구조와 동일하게 형성된다.
본 발명의 제4 실시예에 따른 유기발광표시장치는 패드부의 패드 하부 전극을 보호하기 위해, 은 식각액에 영향을 받지 않는 패드 상부 전극을 구비함으로써, 제1 전극의 식각 공정 시 패드 하부 전극을 손상을 방지할 수 있는 이점이 있다. 또한, 본 발명의 제4 실시예에 따른 유기발광표시장치는 총 7매의 마스크 공정으로 제조됨으로써, 마스크 개수를 줄여 제조비용을 절감하고 공정을 간소화할 수 있는 이점이 있다.
이상 설명한 내용을 통해 당업자라면 본 명세서의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 명세서의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
200 : 기판 220 : 게이트 전극
224 : 패드 하부 전극 245 : 패드 상부 전극
260 : 제1 전극 270 : 뱅크층
275 : 유기 발광층 280 : 제2 전극

Claims (15)

  1. 서브픽셀부와 패드부를 포함하는 기판;
    상기 서브픽셀부에 위치하는 광차단층;
    상기 서브픽셀부에서 상기 광차단층 상에 위치하는 박막트랜지스터;
    상기 서브픽셀부에 위치하며, 상기 박막트랜지스터에 연결된 유기발광 다이오드;
    상기 패드부에 배치된 패드 하부 전극과, 상기 패드 하부 전극을 덮으며 일부 노출하는 제1 절연막과, 상기 제1 절연막 상에서 상기 패드 하부 전극과 연결된 패드 상부 전극; 및
    상기 제1 절연막과 상기 패드 상부 전극 사이에 위치하며, 상기 패드 상부 전극과 중첩하여 끝단이 일치되는 제2 절연막
    을 포함하는 유기발광표시장치.
  2. 제1 항에 있어서,
    상기 패드 하부 전극은 상기 광차단층과 동일한 적층 구조로 이루어진 유기발광표시장치.
  3. 제2 항에 있어서,
    상기 패드 하부 전극과 상기 광차단층은 제1 금속층과 제2 금속층의 적층 구조로 이루어진 유기발광표시장치.
  4. 제3 항에 있어서,
    상기 제1 금속층과 상기 제2 금속층은 각각 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어지는 유기발광표시장치.
  5. 제4 항에 있어서,
    상기 제1 금속층은 몰리브덴-티타늄이고 상기 제2 금속층은 구리인 유기발광표시장치.
  6. 제1 항에 있어서,
    상기 제1 절연막은 적어도 하나의 버퍼층이며, 상기 제2 절연막은 게이트 절연막인 유기발광표시장치.
  7. 제1 항에 있어서,
    상기 박막트랜지스터는 반도체층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 유기발광표시장치.
  8. 제7 항에 있어서,
    상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 각각 게이트 제1 층 및 게이트 제2 층의 2층 구조 또는 상기 게이트 제1 층, 상기 게이트 제2층 및 게이트 제3 층의 3층 구조로 이루어진 유기발광표시장치.
  9. 제8 항에 있어서,
    상기 게이트 제1 층, 상기 게이트 제2 층, 상기 게이트 제3 층은 각각 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어지는 유기발광표시장치.
  10. 제9 항에 있어서,
    상기 패드 상부 전극은 상기 게이트 제1 층과 동일한 물질로 이루어진 유기발광표시장치.
  11. 제10 항에 있어서,
    상기 패드 상부 전극과 상기 게이트 제1 층은 몰리브덴-티타늄인 유기발광표시장치.
  12. 제7 항에 있어서,
    상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 상기 제2 절연막 상에 컨택하여 위치하는 유기발광표시장치.
  13. 제7 항에 있어서,
    상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 동일한 상기 제2 절연막 상에 컨택하여 위치하는 유기발광표시장치.
  14. 제1 항에 있어서,
    상기 유기발광 다이오드는 상기 서브픽셀부에 배치된 제1 전극, 유기 발광층 및 제2 전극을 포함하며,
    상기 제1 전극은 상기 제1 전극을 노출하는 제1 뱅크층, 및 상기 제1 뱅크층 상에 배치되며 상기 제1 뱅크층 및 상기 제1 전극을 노출하는 제2 뱅크층에 의해 노출되는 유기발광표시장치.
  15. 제14 항에 있어서,
    상기 제1 뱅크층은 친수성을 가지고 상기 제2 뱅크층은 소수성을 가지는 유기발광표시장치.
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