KR20240026121A - 디스플레이 기판 및 이의 제조 방법, 디스플레이 장치 - Google Patents
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Abstract
디스플레이 기판 및 그 제조 방법, 디스플레이 장치로서, 디스플레이 기판에는 다수의 디스플레이 유닛이 포함되며, 디스플레이 유닛에는 디스플레이 영역과 투명 영역이 포함되며; 디스플레이 영역에 제1 방향으로 제1 전원선과 제2 전원선이 설치되어 있고, 제2 방향으로 제1 스캔 신호선, 제2 스캔 신호선, 제2 스캔 연결선 및 제1 스캔 연결선이 설치되어 있으며, 제2 스캔 연결선은 제2 스캔 신호선과 연결되어 제1 환형 구조가 되며, 디스플레이 영역에는 또한 제3 스캔 연결선이 설치되어 있으며, 제3 스캔 연결선, 제1 스캔 연결선 및 제1 스캔 신호선은 연결되어 제2 환형 구조가 되며; 제1 환형 구조, 제1 전원선 및 제2 전원선의 기질에서의 정투영이 중첩되지 않으며; 제2 환형 구조, 제1 전원선 및 제2 전원선의 기질에서의 정투영이 중첩되지 않는다.
Description
관련된 출원의 상호 참조
본 출원은 2021년 6월 30일 CNIPA에 제출되어 출원 번호가 202121504315.1인 중국 특허 출원의 우선권 및 2021년 8월 17일 CNIPA에 제출되어 출원번호가 202110944835.2인 중국 특허 출원의 우선권을 주장하며, 이의 전체 내용은 인용을 통하여 본 발명에 포함되어 있다.
본 공개의 실시예는 디스플레이 기술 분야에 관한 것이지만 이에 제한되지 않으며, 특히 디스플레이 기판 및 이의 제조 방법, 디스플레이 장치에 관한 것이다.
유기 발광 다이오드(Organic Light Emitting Diode, OLED로 약칭)는 능동 발광 디스플레이 부품으로 발광, 초박막, 광시야각, 높은 휘도, 높은 콘트라스트, 낮은 전력 소모, 매우 높은 반응 속도 등의 장점을 가지고 있다. OLED는 구동 방식의 다름에 따라 패시브 매트릭스 구동(Passive Matrix, PM로 약칭)형과 액티브 매트릭스 구동(Active Matrix, AM로 약칭)형, 두 가지로 나뉘며, 여기에서 AMOLED는 전류 구동 부품으로 독립적인 박막 트랜지스터(Thin Film Transistor, TFT로 약칭)를 이용하여 각 서브 픽셀을 제어하며, 각 서브 픽셀은 모두 연속적으로 또한 독립적으로 발광을 구동할 수 있다.
디스플레이 기술이 끊임없이 발전함에 따라 OLED 기술이 갈수록 투명 디스플레이에 많이 적용되고 있다. 투명 디스플레이는 디스플레이 기술의 중요한 개인화 디스플레이 분야로서 투명한 상태에서 이미지 디스플레이를 수행하는 것을 말하며, 보는 사람이 디스플레이 장치의 영상을 볼 수 있을 뿐만 아니라 디스플레이 장치 뒤의 현상까지 볼 수 있어, 가상 현실(Virtual Reality, VR로 약칭)과 증강 현실(Augmented Reality, AR로 약칭) 및 3D 디스플레이 기능을 구현할 수 있다. AMOLED 기술이 적용되는 투명 디스플레이 장치는 일반적으로 각 픽셀을 디스플레이 영역과 투명 영역으로 나누고, 디스플레이 영역은 픽셀 구동 회로와 발광 부품을 설치하여 이미지 디스플레이를 구현하고, 투명 영역은 라이트 투과를 구현한다.
아래는 본 공개된 주제에 대한 요약이다. 본 요약은 청구범위의 보호 범위를 제한하기 위한 것이 아니다.
본 공개의 실시예는 디스플레이 기판을 제공하며, 기질 및 상기 기질에 설치되어 있는 다수의 디스플레이 유닛을 포함하며, 상기 디스플레이 유닛은 디스플레이 영역과 투명 영역을 포함하고, 상기 디스플레이 영역은 다수의 서브 픽셀을 포함하며; 상기 디스플레이 영역에 제1 방향으로 제1 전원선과 제2 전원선이 설치되어 있고, 상기 제1 전원선과 제2 전원선은 제2 방향으로 연장되며, 상기 디스플레이 영역에 상기 제2 방향으로 제1 스캔 신호선, 제2 스캔 신호선, 제2 스캔 연결선 및 제1 스캔 연결선이 설치되어 있고, 상기 제2 스캔 연결선과 상기 제2 스캔 신호선은 서로 연결되어 제1 환형 구조가 되며, 상기 디스플레이 영역의 상기 제1 스캔 신호선과 상기 제1 스캔 연결선 사이에 제3 스캔 연결선이 설치되어 있고, 상기 제3 스캔 연결선, 제1 스캔 연결선 및 제1 스캔 신호선은 서로 연결되어 제2 환형 구조가 되고, 상기 제1 방향과 상기 제2 방향이 교차하며; 상기 제1 환형 구조의 기질에서의 정투영은 상기 제1 전원선 및 제2 전원선의 기질에서의 정투영과 중첩되지 않으며; 상기 제2 환형 구조의 기질에서의 정투영은 상기 제1 전원선 및 제2 전원선의 기질에서의 정투영과 중첩되지 않는다.
예시적 실시 방식에서, 상기 제1 환형 구조의 기질에서의 정투영은 상기 제2 환형 구조의 기질에서의 정투영과 중첩되지 않고, 상기 제2 환형 구조의 기질에서의 정투영은 상기 제1 환형 구조의 기질에서의 정투영을 포과한다.
예시적 실시 방식에서, 상기 디스플레이 기판에 수직인 방향에서, 상기 서브 픽셀은 상기 기질에 설치되어 있는 구동 회로층 및 상기 구동 회로층의 상기 기질로부터 떨어진 한쪽에 설치되어 있는 발광 구조층을 포함하고, 상기 구동 회로층은 제1 전도층, 반도체층, 제2 전도층 및 제3 전도층을 포함하며; 상기 제1 전도층은 보상 신호선과 제1 극판을 포함하고, 상기 반도체층은 다수의 트랜지스터의 능동층을 포함하며, 상기 제2 전도층은 상기 제1 스캔 신호선, 상기 제2 스캔 신호선, 상기 제1 스캔 연결선, 상기 제2 스캔 연결선, 제2 극판 및 다수의 트랜지스터의 게이트 전극을 포함하며, 상기 제3 전도층은 상기 제1 전원선, 상기 제2 전원선, 상기 제3 스캔 연결선, 데이터 신호선 및 다수의 트랜지스터의 소스 전극 및 드레인 전극을 포함하고, 상기 제2 극판의 기질에서의 정투영과 상기 제1 극판의 기질에서의 정투영이 중첩 영역이 존재하여 제1 커패시터를 형성하며; 상기 제2 스캔 연결선과 상기 제2 스캔 신호선은 서로 연결되어 일체형 구조가 되며; 상기 제3 스캔 연결선은 통과홀을 통하여 각각 상기 제1 스캔 연결선 및 상기 제1 스캔 신호선과 전기적으로 연결된다.
예시적 실시 방식에서, 적어도 하나의 상기 서브 픽셀은 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제1 커패시터를 포함하고, 상기 제1 커패시터는 제1 극판과 제2 극판을 포함하며, 여기에는 상기 제1 트랜지스터의 게이트 전극은 상기 제1 스캔 신호선과 전기적으로 연결되고, 상기 제1 트랜지스터의 제1 극은 데이터 신호선과 전기적으로 연결되며, 상기 제1 트랜지스터의 제2 극은 상기 제2 트랜지스터의 게이트 전극과 전기적으로 연결되며, 상기 제2 트랜지스터의 제1 극은 상기 제1 전원선과 전기적으로 연결되고, 상기 제2 트랜지스터의 제2 극은 유기 전계 발광 다이오드의 제1 극과 전기적으로 연결되며, 상기 제3 트랜지스터의 게이트 전극은 상기 제2 스캔 신호선과 전기적으로 연결되고, 상기 제3 트랜지스터의 제1 극은 보상 신호선과 전기적으로 연결되며, 상기 제3 트랜지스터의 제2 극은 상기 제2 트랜지스터의 제2 극과 전기적으로 연결되고, 상기 유기 전계 발광 다이오드의 제2 극은 상기 제2 전원선과 전기적으로 연결되며; 상기 제1 극판은 상기 제2 트랜지스터의 제2 극과 전기적으로 연결되고, 상기 제2 극판은 상기 제2 트랜지스터의 게이트 전극과 전기적으로 연결된다.
예시적 실시 방식에서, 상기 다수의 서브 픽셀은 제1 서브 픽셀, 제2 서브 픽셀, 제3 서브 픽셀 및 제4 서브 픽셀을 포함하며, 상기 제1 방향에서 상기 제1 서브 픽셀과 상기 제2 서브 픽셀이 교체하게 배치되어 제1 행을 형성하고, 상기 제3 서브 픽셀과 상기 제4 서브 픽셀이 교체하게 배치되어 제2 행을 형성하며; 상기 제2 방향에서, 상기 제1 서브 픽셀과 제3 서브 픽셀이 교체하게 배치되어 제1 열을 형성하고, 상기 제2 서브 픽셀과 제4 서브 픽셀이 교체하게 배치되어 제2 열을 형성하며; 상기 제1 스캔 연결선과 제2 스캔 연결선이 상기 제1 서브 픽셀과 제2 서브 픽셀에 위치하고, 상기 제1 스캔 신호선과 제2 스캔 신호선이 상기 제3 서브 픽셀과 제4 서브 픽셀에 위치한다.
예시적 실시 방식에서, 적어도 하나의 상기 서브 픽셀은 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터를 포함하며, 상기 제1 트랜지스터는 제1 능동층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하며, 상기 제2 트랜지스터는 제2 능동층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하며, 상기 제3 트랜지스터는 제3 능동층, 제3 게이트 전극, 제3 소스 전극 및 제3 드레인 전극을 포함하며, 여기에는 상기 제2 스캔 신호선의 제3 서브 픽셀 및 제4 서브 픽셀 중의 제3 능동층과 중첩되는 영역을 상기 제3 서브 픽셀과 제4 서브 픽셀 중의 제3 게이트 전극으로 하며; 상기 제2 스캔 연결선의 상기 제1 서브 픽셀 및 제2 서브 픽셀 중의 제3 능동층과 중첩되는 영역을 상기 제1 서브 픽셀과 제2 서브 픽셀 중의 제3 게이트 전극으로 하며; 상기 제1 스캔 신호선의 상기 제3 서브 픽셀 및 제4 서브 픽셀 중의 제1 능동층과 중첩되는 영역을 상기 제3 서브 픽셀과 제4 서브 픽셀 중의 제1 게이트 전극으로 하며; 제1 스캔 연결선의 상기 제1 서브 픽셀 및 제2 서브 픽셀 중의 제1 능동층과 중첩되는 영역을 상기 제1 서브 픽셀과 제2 서브 픽셀 중의 제1 게이트 전극으로 한다.
예시적 실시 방식에서, 적어도 하나의 상기 디스플레이 영역은 또한 하나의 보상 신호선을 포함하며, 상기 보상 신호선은 제2 방향으로 연장되며; 상기 제1 서브 픽셀은 제2 서브 픽셀 중의 제1 게이트 전극, 제2 게이트 전극 및 제3 게이트 전극과 수직축에 상대하여 미러링 대칭이 되고, 상기 제3 서브 픽셀은 제4 서브 픽셀 중의 제1 게이트 전극, 제2 게이트 전극 및 제3 게이트 전극과 수직축에 상대하여 미러링 대칭이 되며, 상기 수직축은 상기 보상 신호선이다.
예시적 실시 방식에서, 상기 보상 신호선에는 제1 방향 및 제1 방향의 반대 방향으로 볼록된 보상 연결선이 설치되어 있으며; 상기 보상 연결선은 상기 제1 서브 픽셀과 제3 서브 픽셀이 인접한 위치 및 상기 제2 서브 픽셀과 제4 서브 픽셀이 인접한 위치에 위치하며; 상기 보상 연결선은 통과홀을 통하여 상기 제3 트랜지스터의 제3 소스 전극과 전기적으로 연결된다.
예시적 실시 방식에서, 상기 제1 서브 픽셀 내지 상기 제4 서브 픽셀 중의 제3 능동층은 모두 상기 보상 연결선에 가까운 위치에 설치되어 있으며, 또한 상기 제3 능동층의 기질에서의 정투영과 상기 보상 연결선의 기질에서의 정투영이 중첩 영역이 존재한다.
예시적 실시 방식에서, 상기 제1 서브 픽셀 중의 제3 능동층과 상기 제3 서브 픽셀 중의 제3 능동층은 서로 연결되는 일체형 구조이고, 상기 제2 서브 픽셀 중의 제3 능동층과 상기 제4 서브 픽셀 중의 제3 능동층은 서로 연결되는 일체형 구조이다.
예시적 실시 방식에서, 적어도 하나의 상기 서브 픽셀은 또한 제1 커패시터를 포함하며, 상기 제1 커패시터는 상대적으로 설치되어 있는 제1 극판과 제2 극판을 포함하며, 상기 제2 게이트 전극은 상기 제2 능동층 위에 크로스하여 설치되어 있으며, 또한 상기 제2 극판과 서로 연결되어 일체형 구조가 된다.
예시적 실시 방식에서, 상기 제1 서브 픽셀 중의 제1 극판의 상기 제3 서브 픽셀에 가깝고 또한 상기 제2 서브 픽셀로부터 떨어진 한쪽에 제1 개구부가 설치되어 있으며; 상기 제2 서브 픽셀 중의 제1 극판의 상기 제4 서브 픽셀에 가깝고 또한 상기 제1 서브 픽셀로부터 떨어진 한쪽에도 상기 제1 개구부가 설치되어 있으며; 상기 제3 서브 픽셀 중의 제1 극판의 상기 제1 서브 픽셀에 가깝고 또한 상기 제4 서브 픽셀에 가까운 한쪽에 제2 개구부가 설치되어 있으며; 상기 제4 서브 픽셀 중의 제1 극판의 상기 제2 서브 픽셀에 가깝고 또한 상기 제3 서브 픽셀에 가까운 한쪽에도 상기 제2 개구부가 설치되어 있으며; 상기 제1 서브 픽셀과 제2 서브 픽셀의 제1 능동층은 상기 제1 개구부에 가까운 위치에 설치되어 있고, 상기 제3 서브 픽셀과 제4 서브 픽셀 중의 제1 능동층은 상기 제2 개구부에 가까운 위치에 설치되어 있다.
예시적 실시 방식에서, 적어도 하나의 상기 서브 픽셀은 또한 제2 커패시터를 포함하며, 상기 제2 커패시터는 상대적으로 설치되어 있는 제2 극판과 제3 극판을 포함하며, 상기 제3 극판의 기질에서의 정투영과 상기 제2 극판의 기질에서의 정투영이 중첩 영역이 존재하며, 상기 제3 극판은 통과홀을 통하여 상기 제1 극판과 전기적으로 연결된다.
본 공개의 실시예는 또한 디스플레이 장치를 제공하며, 상술한 디스플레이 기판을 포함한다.
본 공개의 실시예는 또한 디스플레이 기판의 제조 방법을 제공하고, 기질에서 다수의 디스플레이 유닛을 형성하며, 상기 디스플레이 유닛은 디스플레이 영역과 투명 영역을 포함하고, 상기 디스플레이 영역에 제1 방향으로 제1 전원선과 제2 전원선이 설치되어 있으며, 상기 제1 전원선과 제2 전원선은 제2 방향으로 연장되며, 상기 디스플레이 영역에 상기 제2 방향으로 제1 스캔 신호선, 제2 스캔 신호선, 제2 스캔 연결선 및 제1 스캔 연결선이 설치되어 있고, 상기 제2 스캔 연결선은 상기 제2 스캔 신호선과 서로 연결되어 제1 환형 구조가 되며, 상기 디스플레이 영역의 상기 제1 스캔 신호선과 상기 제1 스캔 연결선 사이에 제3 스캔 연결선이 설치되어 있고, 상기 제3 스캔 연결선, 제1 스캔 연결선 및 제1 스캔 신호선은 서로 연결되어 제2 환형 구조가 되고, 상기 제1 방향은 상기 제2 방향과 교차하며; 상기 제1 환형 구조의 기질에서의 정투영과 상기 제1 전원선 및 제2 전원선의 기질에서의 정투영이 중첩되지 않으며; 상기 제2 환형 구조의 기질에서의 정투영과 상기 제1 전원선 및 제2 전원선의 기질에서의 정투영이 중첩되지 않는다.
도면과 상세한 설명을 읽고 이해한 후에 다른 방면을 이해할 수 있다.
도면은 본 공개의 기술 방안에 대한 이해를 돕기 위한 것으로, 본 공개의 일부에 속하며, 본 공개의 실시예와 같이 본 출원의 기술 방안을 설명하기 위한 것으로서, 본 공개의 기술 방안에 대하여 제한하는 것이 아니다.
도 1은 디스플레이 장치의 구조 도면이다.
도 2는 디스플레이 기판의 평면 구조 도면이다.
도 3은 디스플레이 기판의 단면 구조 도면이다.
도 4는 픽셀 구동 회로의 등가 회로 도면이다.
도 5는 본 공개의 예시적 실시예의 디스플레이 패널의 구조 도면이다.
도 6은 도 5에 도시된 네 개의 서브 픽셀 중 픽셀 구동 회로의 등가 회로 도면이다.
도 7은 본 공개의 예시적 실시예의 제1 전도층 패턴을 형성한 후의 도면이다.
도 8은 도 7의 AA 영역의 단면 구조 도면이다.
도 9는 본 공개의 예시적 실시예의 반도체층 패턴을 형성한 후의 도면이다.
도 10은 도 9의 AA 영역의 단면 구조 도면이다.
도 11은 본 공개의 예시적 실시예의 제2 전도층 패턴을 형성한 후의 도면이다.
도 12는 도 11의 AA 영역의 단면 구조 도면이다.
도 13은 본 공개의 예시적 실시예의 제3 절연층 패턴을 형성한 후의 도면이다.
도 14는 도 13의 AA 영역의 단면 구조 도면이다.
도 15는 본 공개의 예시적 실시예의 제3 전도층 패턴을 형성한 후의 도면이다.
도 16은 도 15의 AA 영역의 단면 구조 도면이다.
도 17은 본 공개의 예시적 실시예의 플랫층 패턴을 형성한 후의 도면이다.
도 18은 도 17의 AA 영역의 단면 구조 도면이다.
도 19는 본 공개의 예시적 실시예의 제1 투명 전도층 패턴을 형성한 후의 도면이다.
도 20은 도 19의 AA 영역의 단면 구조 도면이다.
도 21은 본 공개의 예시적 실시예의 양극 패턴을 형성한 후의 도면이다.
도 22는 도 21의 AA 영역의 단면 구조 도면이다.
도 23은 본 공개의 예시적 실시예의 제1 픽셀 정의층 패턴을 형성한 후의 도면이다.
도 24는 도 23의 AA 영역의 단면 구조 도면이다.
도 25는 본 공개의 예시적 실시예의 유기 발광층 패턴을 형성한 후의 도면이다.
도 26은 본 공개의 예시적 실시예의 음극 패턴을 형성한 후의 도면이다.
도 27은 본 공개의 예시적 실시예의 디스플레이 기판의 단락 고장점과 레이저 복원 방법의 도면이다.
도 28은 본 공개의 예시적 실시예의 또 다른 일 디스플레이 기판의 단락 고장점과 레이저 복원 방법의 도면이다.
도 1은 디스플레이 장치의 구조 도면이다.
도 2는 디스플레이 기판의 평면 구조 도면이다.
도 3은 디스플레이 기판의 단면 구조 도면이다.
도 4는 픽셀 구동 회로의 등가 회로 도면이다.
도 5는 본 공개의 예시적 실시예의 디스플레이 패널의 구조 도면이다.
도 6은 도 5에 도시된 네 개의 서브 픽셀 중 픽셀 구동 회로의 등가 회로 도면이다.
도 7은 본 공개의 예시적 실시예의 제1 전도층 패턴을 형성한 후의 도면이다.
도 8은 도 7의 AA 영역의 단면 구조 도면이다.
도 9는 본 공개의 예시적 실시예의 반도체층 패턴을 형성한 후의 도면이다.
도 10은 도 9의 AA 영역의 단면 구조 도면이다.
도 11은 본 공개의 예시적 실시예의 제2 전도층 패턴을 형성한 후의 도면이다.
도 12는 도 11의 AA 영역의 단면 구조 도면이다.
도 13은 본 공개의 예시적 실시예의 제3 절연층 패턴을 형성한 후의 도면이다.
도 14는 도 13의 AA 영역의 단면 구조 도면이다.
도 15는 본 공개의 예시적 실시예의 제3 전도층 패턴을 형성한 후의 도면이다.
도 16은 도 15의 AA 영역의 단면 구조 도면이다.
도 17은 본 공개의 예시적 실시예의 플랫층 패턴을 형성한 후의 도면이다.
도 18은 도 17의 AA 영역의 단면 구조 도면이다.
도 19는 본 공개의 예시적 실시예의 제1 투명 전도층 패턴을 형성한 후의 도면이다.
도 20은 도 19의 AA 영역의 단면 구조 도면이다.
도 21은 본 공개의 예시적 실시예의 양극 패턴을 형성한 후의 도면이다.
도 22는 도 21의 AA 영역의 단면 구조 도면이다.
도 23은 본 공개의 예시적 실시예의 제1 픽셀 정의층 패턴을 형성한 후의 도면이다.
도 24는 도 23의 AA 영역의 단면 구조 도면이다.
도 25는 본 공개의 예시적 실시예의 유기 발광층 패턴을 형성한 후의 도면이다.
도 26은 본 공개의 예시적 실시예의 음극 패턴을 형성한 후의 도면이다.
도 27은 본 공개의 예시적 실시예의 디스플레이 기판의 단락 고장점과 레이저 복원 방법의 도면이다.
도 28은 본 공개의 예시적 실시예의 또 다른 일 디스플레이 기판의 단락 고장점과 레이저 복원 방법의 도면이다.
본 공개의 목적, 기술적 방안 및 장점을 더 명확하게 하기 위하여, 아래는 도면을 참조하여 본 공개의 실시예에 대하여 상세히 설명한다. 실시 방식은 다수의 다른 형식으로 구현될 수 있다. 기술 분야에 소속된 일반 기술자들은 방식과 내용이 본 공개의 취지와 그 범위를 벗어나지 않는 조건으로 다양한 형식으로 변환될 수 있다는 사실을 쉽게 이해할 수 있다. 따라서 본 공개는 아래의 실시 방식에 기재된 내용에 한정된 것으로 해석되어서는 안 된다. 충돌되지 않는 상황 하에서, 본 공개 중의 실시예 및 실시예 중의 특징은 서로 임의로 조합될 수 있다.
본 공개에서의 도면 비율은 실제 공정에서 참고로 될 수 있으나, 이에 제한되지 않는다. 예를 들어 채널의 너비와 길이의 비율, 각 막층의 두께와 간격, 각 신호선의 너비와 간격은 실제 필요에 따라 조정될 수 있다. 디스플레이 기판에서 픽셀의 개수와 각 픽셀에서 서브 픽셀의 개수도 도면에 표시된 수량에 한정된 것이 아니며, 본 공개에서 설명되는 도면은 단지 구조적 도면에 불과하며, 본 공개의 한 방식은 도면에 도시된 형상이나 수치 등에 제한되지 않는다.
본 발명의 설명의 "제1", "제2", "제3" 등의 서수사는 구성 요소의 혼동을 피하기 위한 것이고 수량적인 면에서 한정하기 위한 것은 아니다.
본 발명의 설명에는 편의성을 하기 위하여 "중간", "상", "하", "앞", "뒤", "수직", "수평", "꼭대기", "밑바닥", "안", "바깥" 등의 지시 방위 또는 위치 관계를 나타내는 문구를 사용하여 도면을 참조하여 구성 요소의 위치 관계를 설명하는 것은, 단지 본 발명의 설명을 편하게 설명하고 묘사를 단순화하기 위한 것일 뿐, 지칭하는 장치 또는 부품이 반드시 특정한 방위를 가지고 특정한 방위로 구조 및 조작되어야 함을 지시하거나 암시하는 것이 아니므로, 본 공개에 대한 제한으로 해석할 수 없다. 구성 요소의 위치 관계는 각 구성 요소를 기술하는 방향에 따라 적절하게 바뀐다. 따라서, 발명의 설명에서 설명되는 문구에 국한하지 않고 상황에 따라 적절히 바꿀 수 있다.
본 발명의 설명에서 별도의 명확한 규정과 한정이 없는 한 용어의 "설치", "연결"은 넓은 의미로 이해하여야 한다. 예를 들어, 고정 연결, 또는 분리 가능한 연결, 또는 일체적 연결 등이 될 수 있으며; 기계적 연결이나 전기적 연결이 될 수 있으며; 직접 연결, 또는 미들웨어를 통한 간접 연결 또는 두 요소 내부의 연결일 수 있다. 본 분야의 기술자들은, 구체적인 상황에 따라 상술된 용어가 본 공개에서 가지는 구체적인 의미를 이해할 수 있다.
본 발명의 설명에서, 트랜지스터는 적어도 게이트 전극, 드레인 전극 및 소스 전극이라는 세 개의 단자를 포함하는 부품을 말한다. 트랜지스터는 드레인 전극(드레인 전극 단자, 드레인 영역 또는 드레인 전극)과 소스 전극(소스 전극 단자, 소스 영역 또는 소스 전극) 사이에 채널 영역을 가지며, 또한 전류가 드레인 전극, 채널 영역 및 소스 전극을 흐를 수 있다. 본 발명의 설명에서 채널 영역은 주로 전류가 흐르는 영역을 가리키는 것을 주의해야 한다.
본 발명의 설명에서 제1 극은 드레인 전극, 제2 극은 소스 전극, 또는 제1 극은 소스 전극, 제2 극은 드레인 전극이 될 수 있다. 극성이 반대인 트랜지스터를 사용하는 상황이나 또는 회로 작업 중의 전류 방향이 변하는 상황 등 하에서 "소스 전극" 및 "드레인 전극"의 기능이 서로 바뀌기도 한다. 따라서 본 발명의 설명에서 "소스 전극"과 "드레인 전극"을 서로 바꿀 수 있고, "소스단"과 "드레인단"을 서로 바꿀 수 있다.
본 발명의 설명에서 "전기적 연결"은 구성 요소들이 어떤 전기적 작용을 가진 부품을 통하여 연결되는 상황을 포함한다. "어떤 전기적 작용을 가진 부품"은 연결될 수 있는 구성 요소 간의 전기적 신호의 수신이 가능하기만 하면 그에 대한 특별한 제한이 없다. "어떤 전기적 작용을 가진 부품"의 예로는 전극과 배선을 포함할 뿐만 아니라 또한 트랜지스터 등의 스위치 부품, 저항기, 인덕터, 커패시터, 기타 여러 가지 기능을 가진 부품 등을 포함한다.
본 발명의 설명에서 "평행"이란 두 직선이 이루는 협각이 -10°이상이고 10°이하인 상태를 의미하므로, 해당 협각이 -5°이상이고 5°이하인 상태도 포함한다. 또한, 본 발명의 설명에서 "수직"이란 두 직선이 이루는 협각이 80°이상이고 100°이하인 상태를 의미하므로, 85°이상이고 95°이하인 협각의 상태도 포함한다.
본 발명의 설명에서는 "막"과 "층"을 서로 바꿀 수 있다. 예를 들어, "전도층"을 "전도막"으로 바꿀 수 있는 상황도 있다. 이와 마찬가지로 "절연막"을 "절연층"으로 바꾸는 상황도 있다.
본 발명의 설명에서 삼각형, 사각형, 사다리꼴, 오각형 또는 육각형 등은 엄격한 의미상의 모양이 아니며, 삼각형, 사각형, 사다리꼴, 오각형 또는 육각형 등과 비슷할 수 있으며, 공차로 인한 일부 작은 변형이 존재할 수 있고, 가이드 각도, 호 모서리 및 변형 등이 존재할 수 있다.
본 공개에서의 "약"은 한계를 엄격히 한정하지 않고 공정과 측정의 오차 범위 내의 수치를 허용하는 것을 말한다.
도 1은 디스플레이 장치의 구조 도면이다. 도 1에 도시된 바와 같이, 디스플레이 장치에는 타임 순서 컨트롤러, 데이터 신호 드라이브, 스캔 신호 드라이브 및 픽셀 어레이가 포함될 수 있으며, 타임 순서 컨트롤러는 각각 데이터 신호 드라이브와 스캔 신호 드라이브에 연결되어 있고, 데이터 신호 드라이브는 각각 다수의 데이터 신호선(D1 내지 Dn)과 연결되어 있고, 스캔 신호 드라이브는 각각 다수의 스캔 신호선(S1 내지 Sm)과 연결되어 있다. 픽셀 어레이는 다수의 서브 픽셀(Pxij)을 포함하며, i와 j는 자연수일 수 있으며, 적어도 하나의 서브 픽셀(Pxij)은 회로 유닛 및 회로 유닛과 연결되는 발광 부품을 포함할 수 있으며, 회로 유닛은 적어도 하나의 스캔 신호선, 적어도 하나의 데이터 신호선 및 픽셀 구동 회로를 포함할 수 있다. 예시적 실시 방식에서, 타임 순서 컨트롤러는 데이터 신호 드라이브의 규격에 적합한 그레이스케일 값과 제어 신호를 데이터 신호 드라이브에 제공할 수 있으며, 스캔 신호 드라이브의 규격에 적합한 클럭 신호, 스캔 시작 신호 등을 스캔 신호 드라이브에 제공할 수 있다. 데이터 신호 드라이브는 타임 순서 컨트롤러로부터 수신된 그레이스케일 값과 제어 신호를 이용하여 데이터 신호선(D1), (D2), (D3), …, 및 (Dn)에 공급될 데이터 전압을 생성할 수 있다. 예를 들어, 데이터 신호 드라이브는 클럭 신호를 이용하여 그레이스케일 값을 샘플링할 수 있으며, 또한 픽셀 행을 단위로 하여 그레이스케일 값과 대응되는 데이터 전압을 데이터 신호선 (D1) 내지 (Dn)에 가할 수 있으며, n은 자연수일 수 있다. 스캔 신호 드라이브는 타임 순서 컨트롤러로부터 클럭 신호, 스캔 시작 신호 등을 수신하여 스캔 신호선(S1), (S2), (S3),..., 및 (Sm)에 제공할 스캔 신호를 생성할 수 있다. 예를 들어, 스캔 신호 드라이브는 레벨 펄스가 온 되는 스캔 신호를 스캔 신호선 (S1) 내지 (SM)에 순차적으로 제공할 수 있다. 예를 들어, 스캔 신호 드라이브는 시프트 레지스터의 형태로 구성될 수 있고, 클럭 신호의 제어 하에서 레벨 펄스가 온 된 형태로 제공되는 스캔 시작 신호를 다음 레벨 회로로 전송하는 방식으로 스캔 신호를 생성할 수 있으며, m은 자연수일 수 있다.
도 2는 디스플레이 기판의 평면 구조 도면이다. 도 2에 도시된 바와 같이, 디스플레이 기판에는 매트릭스 방식으로 배치되는 다수의 픽셀 유닛(P)이 포함될 수 있으며, 다수의 픽셀 유닛(P)의 적어도 하나는, 제1 색상 광선을 발하는 제1 서브 픽셀(P1), 제2 색상 광선을 발하는 제2 서브 픽셀(P2), 제3 색상 광선을 발하는 제3 서브 픽셀(P3) 및 제4 색상 광선을 발하는 제4 서브 픽셀(P4)을 포함하며, 네 개의 서브 픽셀은 모두 회로 유닛과 발광 부품을 포함할 수 있으며, 회로 유닛은 스캔 신호선, 데이터 신호선 및 픽셀 구동 화로를 포함할 수 있고, 픽셀 구동 회로는 각각 스캔 신호선과 데이터 신호선에 전기적으로 연결되어 있으며, 픽셀 구동 회로는 스캔 신호선의 제어 하에서 데이터 신호선에서 전송되는 데이터 전압을 수신하여 발광 부품에 상응되는 전류를 출력하도록 구성된다. 각 서브 픽셀 중의 발광 부품은 각각 소재하는 서브 픽셀의 픽셀 구동 회로와 연결되며, 발광 부품은 소재하는 서브 픽셀의 픽셀 구동 회로에서 출력되는 전류에 응답하여 상응되는 밝기의 빛을 발하도록 구성된다.
예시적 실시 방식에서, 제1 서브 픽셀(P1)은 빨간색 광선을 발하는 빨간색 서브 픽셀(R)일 수 있고, 제2 서브 픽셀(P2)은 녹색 광선을 방출하는 녹색 서브 픽셀(G)일 수 있으며, 제3 서브 픽셀(P3)은 흰색 광선을 발하는 흰색 서브 픽셀(W)일 수 있고, 제4 서브 픽셀(P4)은 파란색 광선을 발하는 파란색 서브 픽셀(B)일 수 있다.
예시적 실시 방식에서, 서브 픽셀의 모양은 직사각형, 마름모, 오각형 또는 육각형일 수 있다. 하나의 예시적 실시 방식에서, 네 개의 서브 픽셀은 수평 병렬 방식으로 배치될 수 있어, RWBG 픽셀 배치를 형성한다. 또 다른 예시적 실시 방식에서, 네 개의 서브 픽셀은 사각형(Square), 다이아몬드형(Diamond) 또는 수직 병렬 등의 방식으로 배치될 수 있으며, 본 공개는 여기에 대하여 제한하지 않는다.
예시적 실시 방식에서, 수평 방향으로 순차적으로 설치되어 있는 다수의 서브 픽셀을 픽셀 행이라고 하고, 수직 방향으로 순차적으로 설치되어 있는 다수의 서브 픽셀을 픽셀 열이라고 하며, 다수의 픽셀 행과 다수의 픽셀 열은 어레이로 배치되는 픽셀 어레이를 구성한다.
도 3은 디스플레이 기판의 단면 구조 도면이며, 디스플레이 기판의 네 개의 서브 픽셀의 구조를 도시한다. 도 3에 도시된 바와 같이, 디스플레이 기판에 수직인 평면에서 디스플레이 기판의 각 서브 픽셀은 기질(10)에 설치되어 있는 구동 회로층(102), 구동 회로층(102)의 기질로부터 떨어진 한쪽에 설치되어 있는 발광 구조층(103) 및 발광 구조층(103)의 기질로부터 떨어진 한쪽에 설치되어 있는 패키지층(104)을 포함할 수 있다.
예시적 실시 방식에서, 기질(10)은 유연 기질이거나 강성 기질일 수 있다. 각 서브 픽셀의 구동 회로 계층(102)은 다수의 트랜지스터 및 저장 커패시터로 구성되는 픽셀 구동 회로를 포함할 수 있다. 각 서브 픽셀의 발광 구조 계층(103)은 다수의 막층으로 구성되는 발광 부품을 포함할 수 있으며, 다수의 막층은 양극, 픽셀 정의층, 유기 발광층 및 음극을 포함할 수 있으며, 양극은 픽셀 구동 회로와 연결되고, 유기 발광층은 양극과 연결되며, 음극은 유기 발광층과 연결되고, 유기 발광층은 양극과 음극의 구동 하에서 상응되는 색깔의 광선을 발한다. 패키징층(104)은 적층된 제1 패키징층, 제2 패키징층 및 제3 패키징층을 포함할 수 있으며, 제1 패키징층과 제3 패키징층은 무기 재료를 사용할 수 있고, 제2 패키징층은 유기 재료를 사용할 수 있으며, 제2 패키징층은 제1 패키징층과 제3 패키징층 사이에 설치되어 외부의 수증기가 발광 구조층(103)에 들어갈 수 없도록 보장할 수 있다.
예시적 실시 방식에서, 유기 발광층은 적층된 정공 주입층(HIL), 정공 전송층(HTL), 전자 차단층(EBL), 발광층(EML), 정공 차단층(HBL), 전자 전송층(ETL) 및 전자 주입층(EIL)을 포함할 수 있다. 예시적 실시 방식에서, 모든 서브 픽셀의 정공 주입층, 정공 전송층, 전자 차단층, 정공 차단층, 전자 전송층 및 전자 주입층은 서로 연결되는 공통층일 수 있고, 모든 서브 픽셀의 발광층은 서로 연결되는 공통층일 수 있거나 또는 서로 격리된 것일 수 있으며, 인접한 서브 픽셀의 발광층은 소량의 중첩을 가질 수 있다. 일부 가능한 구현 방식에서, 디스플레이 기판은 다른 막층을 포함할 수 있으며, 본 공개는 여기에 대하여 제한하지 않는다.
예시적 실시 방식에서, 픽셀 구동 회로는 3T1C, 4T1C, 5T1C, 5T2C, 6T1C, 7T1C 또는 8T1C 구조일 수 있다. 도 4는 픽셀 구동 회로의 등가 회로 도면이다. 도 4에 도시된 바와 같이, 픽셀 구동 회로는3T1C 구조이고, 세 개의 트랜지스터(제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)), 하나의 저장 커패시터(C)와 여섯 개의 신호선(데이터 신호선(D), 제1 스캔 신호선(G1), 제2 스캔 신호선(G2), 보상 신호선(S), 제1 전원선(VDD) 및 제2 전원선(VSS))을 포함할 수 있다.
예시적 실시 방식에서, 제1 트랜지스터(T1)는 스위치 트랜지스터이고, 제2 트랜지스터(T2)는 구동 트랜지스터이며, 제3 트랜지스터(T3)는 보상 트랜지스터이다. 저장 커패시터(C)의 제1 극이 제2 트랜지스터(T2)의 제어극과 커플링되고, 저장 커패시터(C)의 제2 극이 제2 트랜지스터(T2)의 제2 극과 커플링되며, 저장 커패시터(C)가 제2 트랜지스터(T2)의 제어극의 전위를 저장한다. 제1 트랜지스터(T1)의 제어극이 제1 스캔 신호선(G1)에 커플링되고 제1 트랜지스터(T1)의 제1 극이 데이터 신호선(D)에 커플링되며, 제1 트랜지스터(T1)의 제2 극이 제2 트랜지스터(T2)의 제어극에 커플링되며, 제1 트랜지스터(T1)가 제1 스캔 신호선(G1)의 제어 하에서, 데이터 신호선(D)이 전송하는 데이터 신호를 수신하여 제2 트랜지스터(T2)의 제어극이 상기 데이터 신호를 수신하도록 한다. 제2 트랜지스터(T2)의 제어극이 제1 트랜지스터(T1)의 제2 극에 커플링되고, 제2 트랜지스터(T2)의 제1 극이 제1 전원선(VDD)에 커플링되며, 제2 트랜지스터(T2)의 제2 극이 발광 부품의 제1 극에 커플링되고, 제2 트랜지스터(T2)가 이의 제어극에 의하여 수신되는 데이터 신호 제어 하에서 제2 극에서 상응하는 전류를 생성한다. 제3 트랜지스터(T3)의 제어극이 제2 스캔 신호선(G2)에 커플링되고, 제3 트랜지스터(T3)의 제1 극이 보상 신호선(S)에 커플링되며, 제3 트랜지스터(T3)의 제2 극이 제2 트랜지스터(T2)의 제2 극에 커플링되고, 제3 트랜지스터(T3)는 보상 타임 순서에 응답하여 제2 트랜지스터(T2)의 임계값 전압(Vth) 및 모빌리티를 추출하여 임계값 전압(Vth)에 대하여 보상하도록 한다.
예시적 실시 방식에서, 발광 부품은OLED일 수 있고, 적층된 제1 극(양극), 유기 발광층 및 제2 극(음극)을 포함하며, OLED의 제1 극이 제2 트랜지스터(T2)의 제2 극에 커플링되고, OLED의 제2 극이 제2 전원선(VSS)에 커플링되며, OLED는 제2 트랜지스터(T2)의 제2 극의 전류에 응답하여 상응되는 밝기의 빛을 발한다.
예시적 실시 방식에서, 제1 전원선(VDD)의 신호는 지속적으로 제공하는 높은 레벨 신호이고, 제2 전원선(VSS)의 신호는 낮은 레벨 신호이다. 제1 트랜지스터(T1) 내지 제3 트랜지스터(T3)는P형 트랜지스터이거나, 또는 N형 트랜지스터일 수 있다. 픽셀 구동 회로에 동일한 타입의 트랜지스터를 사용하면 공정 흐름을 단순화하고 디스플레이 패널의 공정 난이도를 줄여 제품의 양율을 높일 수 있다.
예시적 실시 방식에서, 제1 트랜지스터(T1) 내지 제3 트랜지스터(T3)는 저온 다결정 규소 박막 트랜지스터를 사용하거나 또는 산화물 박막 트랜지스터를 사용하거나 또는 저온 다결정 규소 박막 트랜지스터와 산화물 박막 트랜지스터를 사용할 수 있다. 저온 다결정 규소 박막 트랜지스터의 능동층은 저온 다결정 규소(Low Temperature Poly-Silicon, LTPS로 약칭)를 사용하고, 산화물 박막 트랜지스터의 능동층은 산화물（Oxide）을 사용한다. 저온 다결정 규소 박막 트랜지스터는 모빌리티가 높고 충전이 빠르다는 장점이 있으며, 산화물 박막 트랜지스터는 드레인 전류가 낮은 등 장점이 있다. 예시적 실시 방식에서, 저온 다결정 규소 박막 트랜지스터와 산화물 박막 트랜지스터를 하나의 디스플레이 기판에 집적하여 저온 다결정 산화물(Low Temperature Polycrystalline Oxide, LTPO로 약칭) 디스플레이 기판을 형성할 수 있으며, 이 둘의 장점을 활용하여 고해상도(Pixel Per Inch, PPI로 약칭), 저주파 구동을 구현할 수 있으며, 전력 소비량을 감소시킬 수 있고, 디스플레이 품질을 향상시킬 수 있다. 예시적 실시 방식에서, 발광 부품은 유기 전계 발광 다이오드(OLED)일 수 있고, 적층된 제1 극(양극), 유기 발광층 및 제2 극(음극)을 포함한다.
예시적 실시 방식에서, 세 개의 트랜지스터가 모두 N형 트랜지스터인 것을 예로 들어, 도 4에 도시된 픽셀 구동 회로의 작동 과정은 다음과 같은 단계를 포함할 수 있다.
제1 단계(A1), 제1 스캔 신호선(G1)과 제2 스캔 신호선(G2)의 신호는 높은 레벨 신호이며, 데이터 신호선(D)은 데이터 전압을 출력하고, 보상 신호선(S)은 보상 전압을 출력하며, 제1 전원선(VDD)의 신호는 높은 레벨이고, 제2 전원선(VSS)의 신호는 낮은 레벨이다. 제1 스캔 신호선(G1)의 신호는 높은 레벨의 신호이고, 제1 트랜지스터(T1)를 온 하도록 하며, 데이터 신호선(D)에서 출력되는 데이터 전압을 제1 노드(N1)에 기록하고, 제1 노드(N1)의 전위를 위로 당겨 저장 커패시터(C)를 충전하며, 이 때 제1 노드(N1)의 전위는 V1= Vdata이다. 제2 스캔 신호선(G2)의 신호는 높은 레벨 신호이고, 제3 트랜지스터(T3)를 온 하도록 하며, 보상 신호선(S)에서 출력되는 보상 전압을 제2 노드(N2)에 기록하며, 이때 제2 노드(N2)의 전위는 V2= Vs이다. 제1 노드(N1)와 제2 노드(N2)의 전위의 차이가 제2 트랜지스터(T2)의 임계값 전압(Vth)보다 크기 때문에, 제2 트랜지스터(T2)가 온 되며, 제1 전원선(VDD)에서 출력되는 전원 전압은 온 되는 제2 트랜지스터(T2)를 통하여 OLED의 제1 극에 구동 전압을 제공하여 OLED가 빛을 발하도록 구동한다.
제2 단계(A2), 제1 스캔 신호선(G1)과 제2 스캔 신호선(G2)의 신호가 낮은 레벨 신호이고 제1 트랜지스터(T1)와 제3 트랜지스터(T3)가 오프하도록 하며, 저장 커패시터(C) 중의 전압은 여전히 제2 트랜지스터(T2)가 온 되는 상태로 처하도록 하고, 제1 전원선(VDD)에서 출력되는 전원 전압은 제2 노드(N2)의 전위를 지속적으로 위로 당겨, OLED가 지속적으로 빛을 발하도록 한다. 제2 노드(N2)의 전위는 Vdata-Vth과 같을 때, 제2 트랜지스터(T2)가 오프하여 OLED가 더는 빛을 발하지 않는다.
예시적 실시 방식에서, OLED가 정상적으로 발광하도록 구동하기 위하여 OLED와 제2 트랜지스터(T2)는 모두 순방향 바이어스되며, 제1 단계에서, 제1 전원선(VDD)에서 출력되는 전원 전압은 데이터 신호선(D)에서 출력되는 데이터 전압보다 크고 데이터 신호선(D)에서 출력되는 데이터 전압은 보상 신호선(S)에서 출력되는 보상 전압보다 크며, 보상 신호선(S)에서 출력되는 보상 전압은 제2 전원선(VSS)에서 출력되는 전원 전압보다 크다.
디스플레이 기술이 끊임없이 발전함에 따라 OLED 기술이 갈수록 투명 디스플레이에 많이 적용되고 있다. 투명 디스플레이는 디스플레이 기술의 중요한 개인화 디스플레이 분야로서 투명한 상태에서 이미지 디스플레이를 수행하는 것을 말하며, 보는 사람이 디스플레이 장치의 영상을 볼 수 있을 뿐만 아니라 디스플레이 장치 뒤의 현상까지 볼 수 있어, 가상 현실(Virtual Reality, VR로 약칭), 증강 현실(Augmented Reality, AR로 약칭) 및 3D 디스플레이 기능을 구현할 수 있다. AMOLED기술이 적용되는 투명 디스플레이 장치는 일반적으로 각 픽셀을 디스플레이 영역과 투명 영역으로 나누고, 디스플레이 영역은 픽셀 구동 회로와 발광 소자를 설치하여 이미지 디스플레이를 구현하고, 투명 영역은 라이트 투과를 구현한다.
그러나 큰 사이즈 투명 디스플레이 제품에서 전원선과 기타 신호선의 중첩 면적이 비교적 커서 제품 양률에 영향을 끼치기 쉬워 제품 신뢰성이 제조 공정 요구에 도달하지 못한다.
본 공개의 예시적 실시예는 디스플레이 기판을 제공하며, 기질 및 기질에 설치되어 있는 다수의 디스플레이 유닛을 포함하며, 적어도 하나의 디스플레이 유닛은 디스플레이 영역과 투명 영역을 포함하고, 적어도 하나의 디스플레이 영역은 다수의 서브 픽셀을 포함한다.
적어도 하나 디스플레이 영역에 제1 방향으로 제1 전원선과 제2 전원선이 설치되어 있고, 제1 전원선과 제2 전원선이 제2 방향으로 연장되며, 적어도 하나의 디스플레이 영역에 제2 방향으로 제1 스캔 신호선, 제2 스캔 신호선, 제2 스캔 연결선 및 제1 스캔 연결선이 설치되어 있으며, 제2 스캔 연결선은 제2 스캔 신호선과 서로 연결되어 제1 환형 구조가 되며, 적어도 하나의 디스플레이 영역에 제1 스캔 신호선과 제1 스캔 연결선 사이에 제3 스캔 연결선이 설치되어 있으며, 제3 스캔 연결선, 제1 스캔 연결선 및 제1 스캔 신호선은 서로 연결되어 제2 환형 구조가 되며, 제1 방향과 제2 방향이 교차한다.
제1 환형 구조의 기질에서의 정투영과 제1 전원선 및 제2 전원선의 기질에서의 정투영은 중첩 영역이 존재하지 않으며; 제2 환형 구조의 기질에서의 정투영과 제1 전원선 및 제2 전원선의 기질에서의 정투영은 중첩 영역이 존재하지 않는다.
본 공개의 실시예에서 제공하는 디스플레이 기판은 디스플레이 영역에서 제1 스캔 신호선과 제2 스캔 신호선을 각각 대응되는 스캔 연결선과 환형 권선 설계를 수행하고, 또한 제1 스캔 신호선과 제2 스캔 신호선의 환형 권선 위치가 제1 전원선과 제2 전원선을 피하는 것을 통하여 전원선과 다른 신호선의 중첩 면적이 비교적 커서 제품 양률에 영향을 끼치기 쉬운 문제를 피하며, 복원의 기능을 구현하는 조건 하에서 신호선 사이의 교차점을 최소로 최적화하여 제품의 양률을 향상시켜 투명한 디스플레이 제품을 위하여 기술 지원을 제공한다.
도 5는 본 공개의 예시적 실시예의 디스플레이 패널의 구조 도면으로서, 네 개의 서브 픽셀(하나의 픽셀 유닛)의 구조를 도시하며, 도 6은 도 5에 도시된 네 개의 서브 픽셀 중 픽셀 구동 회로의 등가 회로 도면이다. 도 5와 도 6에 도시된 바와 같이, 디스플레이 기판에 평행된 방향에서 적어도 하나의 픽셀 유닛은 순차적으로 배치되는 제1 서브 픽셀(P1), 제2 서브 픽셀(P2), 제3 서브 픽셀(P3) 및 제4 서브 픽셀(P4)을 포함할 수 있으며, 각 서브 픽셀은 모두 픽셀 구동 회로와 저장 커패시터를 포함한다. 뒤의 설명에서 서브 픽셀은 모두 픽셀 구동 회로를 설치하는 영역을 말한다. 예시적 실시 방식에서, 적어도 하나의 픽셀 유닛에 또한 하나의 제1 스캔 신호선(G1), 하나의 제2 스캔 신호선(G2), 하나의 제1 전원선(VDD), 하나의 제2 전원선(VSS), 네 개의 데이터 신호선(D)(도 6에서, 네 개의 데이터 신호선(D)은 각각 제1 데이터 신호선(D1) 내지 제4 데이터 신호선(D4)이며, 제1 서브 픽셀(P1)은 제1 데이터 신호선(D1)과 연결되고, 제2 서브 픽셀(P2)은 제2 데이터 신호선(D2)과 연결되며, 제3 서브 픽셀(P3)은 제3 데이터 신호선(D3)과 연결되고, 제4 서브 픽셀(P4)은 제4 데이터 신호선(D4)과 연결됨), 하나의 보상 신호선(S) 및 네 개의 픽셀 구동 회로가 포함될 수 있다.
예시적 실시 방식에서, 제1 스캔 신호선(G1)과 제2 스캔 신호선(G2)은 제1 방향(D1)으로 연장되고, 또한 제2 방향(D2)으로 순차적으로 설치되어 있으며, 제1 방향(D1)과 제2 방향(D2)이 교차한다. 제1 전원선(VDD), 데이터 신호선(D) 및 보상 신호선(S)은 제2 방향(D2)으로 연장할 수 있으며, 또한 제1 방향(D1)으로 상응하게 설치되어 있다.
예시적 실시 방식에서, 네 개의 데이터 신호선(D)과 하나의 보상 신호선(S)은 제1 전원선(VDD)과 제2 전원선(VSS) 사이에 설치되어 있으며, 네 개의 데이터 신호선(D) 중의 두 개의 데이터 신호선(D)은 보상 신호선(S)과 제1 전원선(VDD) 사이에 위치하고, 네 개의 데이터 신호선(D) 중의 다른 두 개의 데이터 신호선(D)은 보상 신호선(S)과 제2 전원선(VSS) 사이에 위치한다. 이렇게 하면, 제1 전원선(VDD)과 제2 전원선(VSS) 사이에 네 개의 데이터 신호선(D)과 하나의 보상 신호선(S)을 설치하여 네 개의 서브 픽셀을 형성하며, 상응하게 두 개의 보상 신호선(S) 사이에 하나의 제1 전원선(VDD), 하나의 제2 전원선(VSS) 및 네 개의 데이터 신호선(D) 을 설치하여 또한 네 개의 서브 픽셀을 형성한다.
예시적 실시 방식에서, 하나의 제1 전원선(VDD), 두 개의 데이터 신호선(D), 보상 신호선(S), 다른 두 개의 데이터 신호선(D) 및 하나의 제2 전원선(VSS)은 제1 방향(D1)으로 순차적으로 설치될 수 있다. 제1 방향(D1)에서 제1 서브 픽셀(P1)과 제2 서브 픽셀(P2)이 교체하게 배치되어 제1 행을 형성하고, 제3 서브 픽셀(P3)과 제4 서브 픽셀(P4)이 교체하게 배치되어 제2 행을 형성하며; 제2 방향(D2)에서 제1 서브 픽셀(P1)과 제3 서브 픽셀(P3)이 교체하게 배치되어 제1 열을 형성하고, 제2 서브 픽셀(P2)과 제4 서브 픽셀(P4)이 교체하게 배치되어 제2 열을 형성한다.
예시적 실시 방식에서, 적어도 하나의 픽셀 유닛의 네 개 서브 픽셀에서 각 서브 픽셀의 픽셀 구동 회로는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3) 및 저장 커패시터를 포함할 수 있다. 제1 트랜지스터(T1)은 제1 능동층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함할 수 있고, 제2 트랜지스터(T2)는 제2 능동층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함할 수 있으며, 제3 트랜지스터(T3)는 제3능동층, 제3 게이트 전극, 제3 소스 전극 및 제3 드레인 전극을 포함할 수 있고, 저장 커패시터는 제1 극판과 제2 극판을 포함할 수 있다.
예시적 실시 방식에서, 상기 제1 극판과 제2 극판은 투명한 전도층으로 투명한 저장 커패시터를 형성한다.
예시적 실시 방식에서, 제1 스캔 신호선(G1)은 각 서브 픽셀 중 제1 트랜지스터(T1)의 게이트 전극과 연결되고, 제2 스캔 신호선(G2)은 각 서브 픽셀 중 제3 트랜지스터(T3)의 게이트 전극과 연결되며, 데이터 신호선(D)은 각 서브 픽셀 중 제1 트랜지스터(T1)의 제1 극과 연결되고, 보상 신호선(S)은 각 서브 픽셀 중 제3 트랜지스터(T3)의 제1 극과 연결되며, 제1 전원선(VDD)은 각 서브 픽셀 중 제2 트랜지스터(T2)의 제1 극과 연결되고, 각 서브 픽셀에서 제1 트랜지스터(T1)의 제2 극은 제2 트랜지스터(T2)의 게이트 전극과 연결되며, 각 서브 픽셀에서 제2 트랜지스터(T2)의 제2 극은 제3 트랜지스터(T3)의 제1 극 및 발광 부품의 양극과 연결되며, 각 서브 픽셀에서 제1 극판은 각각 제2 트랜지스터(T2)의 제2 극 및 제3 트랜지스터(T3)의 제2 극과 연결되고, 각 서브 픽셀에서 제2 극판은 각각 제1 트랜지스터(T1)의 제2 극 및 제2 트랜지스터(T2)의 게이트 전극과 연결된다.
예시적 실시 방식에서, 적어도 하나의 픽셀 유닛에 다수의 연결선이 포함될 수 있으며, 다수의 연결선은 적어도 두 개의 제1 방향(D1)으로 연장되는 가로 방향 전원 연결선과 두 개의 제1 방향(D1) 및 제1 방향(D1)의 반대 방향으로 연장되는 보장 연결선을 포함하여 제1 전원선의 1 드래그 4 구조와 보상 신호선의 1 드래그 4 구조가 된다.
예시적 실시 방식에서, 하나의 가로 방향 전원 연결선은 제1 서브 픽셀(P1)과 제2 서브 픽셀(P2)에 설치되어 있으며, 해당 가로 방향 전원 연결선의 일단은 통과홀을 통하여 제1 전원선(VDD)과 연결되고, 다른 일단은 통과홀을 통하여 제1 서브 픽셀(P1) 및 제2 서브 픽셀(P2) 중의 제2 트랜지스터(T2)와 연결된다. 다른 하나의 가로 방향 전원 연결선은 제3 서브 픽셀(P3)과 제4 서브 픽셀(P4)에 설치되어 있으며, 해당 가로 방향 전원 연결선의 일단은 통과홀을 통하여 제1 전원선(VDD)과 연결되고, 다른 일단은 통과홀을 통하여 제3 서브 픽셀(P3) 및 제4 서브 픽셀(P4) 중의 제2 트랜지스터(T2)와 연결된다. 이렇게 하면, 하나의 제1 전원선(VDD)은 네 개의 서브 픽셀에 전원 신호를 제공할 수 있다.
예시적 실시 방식에서, 보상 연결선은 하나의 픽셀 유닛의 중부에 설치되어 있으며, 해당 보상 연결선과 보상 신호선이 서로 연결되는 일체형 구조이고, 보상 연결선은 통과홀을 통하여 각 서브 픽셀 중의 제3의 트랜지스터(T3)와 연결된다. 이렇게 하면, 하나의 보상 신호선(S)은 네 개의 서브 픽셀에 보상 신호를 제공할 수 있다.
본 공개의 예시적 실시예는 제1 전원선의 1드래그 4구조와 보상 신호선의 1 드래그 4구조를 통하여 신호선 수량을 절약하고 점유 공간을 줄이며, 구조가 간결하고 배치가 합리적이며, 배치 공간을 충분히 활용하여 공간 활용도를 높이고 해상도 향상에 유리하다.
예시적 실시 방식에서, 디스플레이 기판에 수직인 방향에서 서브 픽셀의 구동 회로층은 기질에 중첩된 제1 전도층, 제1 절연층, 반도체층, 제2 절연층, 제2 전도층, 제3 절연층, 제3 전도층, 제4 절연층 및 플랫층을 포함할 수 있다. 제1 전도층은 적어도 저장 커패시터의 제1 극판, 보상 신호선 및 보상 연결선을 포함하며, 반도체층은 적어도 세 개의 트랜지스터의 능동층을 포함하며, 제2 전도층은 적어도 제1 스캔 신호선, 제2 스캔 신호선, 가로 방향 전원 연결선, 저장 커패시터의 제2 극판 및 세 개의 트랜지스터의 게이트 전극을 포함하며, 제3 전도층은 적어도 제1 전원선(VDD), 제2 전원선(VSS), 데이터 신호선(D) 및 세 개의 트랜지스터의 제1 극과 제2 극을 포함한다. 제1 극판의 기질에서의 정투영과 제2 극판의 기질에서의 정투영은 적어도 중첩 영역이 존재하여 저장 커패시터를 형성한다.
예시적 실시 방식에서, 제2 전도층은 제1 스캔 연결선과 제2 스캔 연결선을 포함할 수 있으며, 제1 스캔 연결선과 제2 스캔 연결선은 제1 서브 픽셀(P1)과 제2 서브 픽셀(P2)에 위치하고, 제1 스캔 신호선과 제2 스캔 신호선은 제3 서브 픽셀(P3)과 제4 서브 픽셀(P4)에 위치하며, 제2 스캔 연결선과 제2 스캔 신호선은 서로 연결되어 일체형 구조가 되며;
제3 전도층은 제3 스캔 연결선을 포함할 수 있으며, 제3 스캔 연결선은 통과홀을 통하여 각각 제1 스캔 연결선 및 제1 스캔 신호선과 전기적으로 연결된다.
예시적 실시 방식에서, 제2 전도층은 세로 방향 전원 연결선과 보조 전원선을 포함할 수 있으며, 제1 전원선(VDD)은 통과홀을 통하여 세로 방향 전원 연결선과 전기적으로 연결되어 이중층의 제1 전원 회선을 구성하고, 제2 전원선(VSS)은 통과홀을 통하여 보조 전원선과 전기적으로 연결되어 이중층의 제2 전원 회선 구성한다.
예시적 실시 방식에서, 제3 전도층은 보조 음극을 포함할 수 있으며, 보조 음극과 제2 전원선(VSS)은 서로 연결되는 일체형 구조이다.
예시적 실시 방식에서, 디스플레이 기판에 수직인 방향에서 서브 픽셀은 또한 구동 회로층의 기질로부터 떨어진 한쪽에 설치되어 있는 발광 구조층을 포함하기도 하며, 발광 구조층은 양극을 포함하며, 보조 연결 전극은 양극과 동층으로 설치되어 있다.
아래는 디스플레이 기판의 제조 과정을 통하여 예시적 설명한다. 본 공개에서 말하는 "패터닝 고정"은 금속 재료, 무기 재료 또는 투명 전도성 재료의 상황, 감광액 도포, 마스크 노출, 현상, 식각, 감광액 박리 등의 처리를 포함하며, 유기 재료의 상황, 유기 재료 도포, 마스크 노출 및 현상 등의 처리를 포함한다. 증착은 스퍼터링, 증발, 화학 기상증착 중 임의의 하나 또는 다수를 사용할 수 있고, 도포는 스프레이 코팅, 스핀 코팅 및 잉크 젯 프린팅 중 임의의 하나 또는 다수를 사용할 수 있으며, 식각은 건조 식각과 습식 식각 중 임의의 하나 또는 다수를 사용할 수 있으며, 본 공개는 이에 대하여 제한하지 않는다. "박막"이란 어떤 재료의 기질에서 증착, 도포 또는 다른 공정을 이용하여 제작된 한 박막을 말한다. 만일 전체적인 제조 과정에서 해당 "박막"에 패터닝 공정이 필요 없으면, 해당 "박막"은 "층"이라고 할 수도 있다. 만약 전체적인 제조 과정에서, 해당 "박막"에 패터닝 공정이 필요 있으면, 패터닝 공정 전에 "박막"이라고 하고, 패터닝 공정 후에 "층"이라고 한다. 패터닝 공정된 후의 "층"에는 적어도 하나의" 패턴"이 포함된다. 본 공개에서 말한 "A와 B의 동층 설치"란 A와 B가 같은 번의 패터닝 공정을 통하여 동시에 형성되는 것을 말하며, 막층의 "두께"는 막층의 디스플레이 기판에 수직인 방향의 사이즈이다. 본 공개의 예시적 실시예에서, "B의 정투영은 A의 정투영의 범위 내에 위치하며", 또는 "A의 정투영은 B의 정투영을 포함하며"는 B의 정투영의 경계는 A의 정투영의 경계 범위 내에 떨어지거나 또는 A의 정투영의 경계와 B의 정투영의 경계가 중첩되는 것을 말한다.
도 7 내지 도 26은 본 공개의 디스플레이 기판 제조 과정의 도면으로서, 상단 방출 OLED 디스플레이 기판 하나의 디스플레이 유닛의 판도 구조를 도시하며, 각 디스플레이 유닛은 디스플레이 영역(100)과 투명 영역(200)을 포함하며, 디스플레이 영역(100)은 제1 서브 픽셀(P1), 제2 서브 픽셀(P2), 제3 서브 픽셀(P3) 및 제4 서브 픽셀(P4)을 포함하며, 각 서브 픽셀의 픽셀 구동 회로는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3) 및 저장 커패시터를 포함한다. 예시적 실시 방식에서, 디스플레이 기판의 제조 과정에는 다음과 같은 단계가 포함될 수 있다.
(1) 제1 전도층 패턴을 형성하며, 기질에 제1 금속 박막을 증착하고, 패터닝 공정을 통하여 제1 금속 박막에 패터닝을 수행하며, 기질(10)에 제1 전동층 패턴을 형성하는 것이 포함되며, 도 7과 도 8에 도시된 바와 같이, 제1 전도층 패턴은 제1 극판(41)과 보상 신호선(S)을 포함하며, 각 서브 픽셀은 하나의 제1 극판(41)을 형성하고, 보상 신호선(S)은 네 개의 서브 픽셀 사이에 설치되어 있는 스트립 구조이며, 도 8은 도 7의 A-A 방향의 단면도이다.
예시적 실시 방식에서, 제1 극판(41)은 제1 커패시터의 한 극판으로 후속으로 형성될 제2 극판과 제1 커패시터를 형성하도록 구성되고, 제1 극판(41)은 또한 차단층으로 트랜지스터를 광선 차단 처리를 수행하도록 구성되며, 이로써 트랜지스터에 발하는 빛의 강도를 낮추고 드레인 전류를 낮춤으로써 빛의 트랜지스터의 특성에 까치는 영향을 감소시킨다.
예시적 실시 방식에서, 보상 신호선(S)은 제2 방향(D2)으로 연장되고, 보상 신호선(S)에 제1 방향(D1) 및 제1 방향(D1)의 반대 방향으로 볼록한 보상 연결선(S-1)이 설치되어 있으며, 보상 연결선(S-1)은 후속으로 형성될 제3 트랜지스터의 제1 극과 연결되어 각 서브 픽셀 중의 제3 트랜지스터에 보상 신호를 제공한다.
예시적 실시 방식에서, 제1 극판(41)은 긴 스트립의 직사각형이고, 제1 서브 픽셀(P1) 중의 제1 극판(41)과 제2 서브 픽셀(P2) 중의 제1 극판(41)은, 해당 픽셀 유닛의 중부에 가깝고 보상 신호선(S)로부터 떨어진 위치에 각각 제1 개구부(45)가 설치되어 있으며, 제3 서브 픽셀(P3) 중의 제1 극판(41)과 제4 서브 픽셀(P4) 중의 제1 극판(41)은, 해당 픽셀 유닛의 중부에 가깝고 보상 신호선(S)에 가까운 위치에 각각 제2 개구부(46)가 설치되어 있다.
예시적 실시 방식에서, 제1 서브 픽셀(P1) 중의 제1 전도층 패턴과 제2 서브 픽셀(P2) 중의 제1 전도층 패턴은 수직축(수직축은 보상 신호선(S)일 수 있음)에 상대하여 미러링 대칭이 되며, 제3 서브 픽셀(P3) 중의 제1 전도층 패턴과 제4 서브 픽셀(P4) 중의 제1 전도층 패턴은 수직축에 상대하여 미러링 대칭이 된다.
이번 패터닝 공정 후, 제1 전도층 패턴은 디스플레이 영역(100)에 형성되고 투명 영역(200)에는 상응된 막층이 없다.
(2) 반도체층 패턴을 형성하며, 전술한 패턴이 형성된 기질에서 제1 절연 박막과 반도체 박막을 순차적으로 증착하며, 패터닝 고정을 통하여 반도체 박막에 대하여 패터닝을 수행하여 제1 전도층 패턴을 커버하는 제1 절연층(61) 및 제1 절연층(61) 위의 반도체층 패턴을 형성하는 것이 포함되며, 도 9와 도 10에 도시된 바와 같이, 반도체층에는 각 서브 픽셀에 설치되어 있는 제1 능동층(11), 제2 능동층(21) 및 제3 능동층(31) 패턴이 포함되며, 도 10은 도 9의 A-A 방향의 단면도이다. 제1 능동층(11)은 제1 트랜지스터의 능동층으로 하고, 제2 능동층(21)은 제2 트랜지스터의 능동층으로 하며, 제3 능동층 31은 제3 트랜지스터의 능동층으로 한다.
예시적 실시 방식에서, 네 개의 서브 픽셀에서, 제2 능동층(21)의 기질(10)에서의 정투영과 제1 극판(41)의 기질(10)에서의 정투영이 교첩 영역이 존재하여, 차단층으로 하는 제1 극판(41)이 제2 트랜지스터의 채널 영역을 차단할 수 있도록 하며, 이로써 빛이 채널에 영향을 끼치는 것을 피하고 채널이 광생 드레인을 생성하여 디스플레이 효과에 영향을 끼치는 것을 피한다.
예시적 실시 방식에서, 제1 서브 픽셀(P1)과 제2 서브 픽셀(P2) 중의 제1 능동층(11)은 제1 개구부(45)에 가까운 위치에 설치되어 있고, 제3 서브 픽셀(P3)과 제4 서브 픽셀(P4) 중의 제1 능동층(11)은 제2 개구부(46)에 가까운 위치에 설치되어 있다.
예시적 실시 방식에서, 네 개의 서브 픽셀(P1 내지 P4)에서, 제3 능동층은 모두 보상 연결선(S-1)에 가까운 위치에 설치되어 있으며, 또한 제3 능동층의 기질(10)에서의 정투영과 보상 연결선(S-1)의 기질(10)에서의 정투영이 중첩 영역이 존재한다. 예시적 실시 방식에서, 제1 서브 픽셀(P1) 중의 제3 능동층(31)과 제3 서브 픽셀(P3) 중의 제3 능동층(31)이 서로 연결되는 일체형 구조이고, 제2 서브 픽셀(P2) 중의 제3 능동층(31)과 제4 서브 픽셀(P4) 중의 제3 능동층(31)이 서로 연결되는 일체형 구조이다.
예시적 실시 방식에서, 제1 서브 픽셀(P1) 중의 반도체층 패턴과 제2 서브 픽셀(P2) 중의 반도체층 패턴은 수직축에 상대하여 미러링 대칭이 되며, 제3 서브 픽셀(P3) 중의 반도체층 패턴과 제4 서브 픽셀(P4) 중의 반도체층 패턴은 수직축에 상대하여 미러링 대칭이 된다.
예시적 실시 방식에서, 반도체층은 금속 산화물을 사용할 수 있으며, 예를 들어 인듐과 주석을 포함하는 산화물, 텅스텐과 인듐을 포함하는 산화물, 텅스텐과 인듐과 아연을 포함하는 산화물, 티타늄과 인듐을 포함하는 산화물, 티타늄과 인듐과 주석을 포함하는 산화물, 인듐과 아연을 포함하는 산화물, 규소와 인듐과 주석을 포함하는 산화물, 인듐과 갈륨과 아연을 포함하는 산화물 등이다. 반도체층은 단일층일 수도 있거나, 또는 이중층일 수도 있거나, 또는 다수층일 수도 있다.
이번 패터닝 공정 후, 반도체층 패턴은 디스플레이 영역(100)에서 형성되며, 투명 영역(200)은 기질(10)과 기질(10)에 설치되어 있는 제1 절연층(61)을 포함한다.
(3)제2 전도층 패턴을 형성하며, 전술한 패턴이 형성된 기질에서 제2 절연 박막과 제2 금속 박막을 순차적으로 증착하며, 패터닝 고정을 통하여 제2 절연 박막과 제2 금속 박막에 대하여 패터닝을 수행하여 제2 절연층(62) 패턴 및 제2 절연층(62)에 설치되어 있는 제2 전도층 패턴을 형성하는 것이 포함되며, 도 11과 도 12에 도시된 바와 같이, 제2 전도층 패턴은 각 디스플레이 유닛에 형성된 제1 스캔 신호선(G1), 제2 스캔 신호선(G2), 제1 스캔 연결선(G1-1), 제2 스캔 연결선(G2-1), 세로 방향 전원 연결선(51), 가로 방향 전원 연결선(52)과 보조 전원선(53) 및 각 서브 픽셀에 형성된 제2 극판(42), 제1 게이트 전극(12), 제2 게이트 전극(22) 및 제3 게이트 전극(32)을 포함하며, 도 12는 도 11의 A-A 방향의 단면도이다.
예시적 실시 방식에서, 제2 극판(42)의 기질(10)에서의 정투영과 제1 극판(41)의 기질(10)에서의 정투영은 중첩 영역이 존재하며, 제1 극판(41)과 제2 극판(42)은 제1 커패시터를 형성한다.
예시적 실시 방식에서, 제2 극판(42)은 긴 스트립 모양의 직사각형이며, 제1 서브 픽셀(P1)과 제2 서브 픽셀(P2) 중의 제2 극판(42)은 픽셀 유닛에 가까운 중부 위치에 제3 개구부(47), 제3 서브 픽셀(P3) 및 제4 서브 픽셀(P4) 중의 제2 극판(42)은 픽셀 유닛에 가까운 중부 위치에 각각 제4 개구부(48)가 설치되어 있다.
예시적 실시 방식에서, 제1 스캔 신호선(G1)과 제2 스캔 신호선(G2)은 모두 제1 방향(D1)으로 연장되며, 제2 스캔 연결선(G2-1)은 역 "U"형 구조이고, 제2 스캔 연결선(G2-1)은 제2 스캔 신호선(G2)과 서로 연결되어 일체형 구조가 되며, 제1 스캔 연결선(G1-1) "一" 글자 구조이고, 제1 스캔 연결선(G1-1)과 제2 스캔 연결선(G2-1)은 제1 서브 픽셀(P1)과 제2 서브 픽셀(P2)에 위치하고, 제1 스캔 신호선(G1)과 제2 스캔 신호선(G2)은 제3 서브 픽셀(P3)과 제4 서브 픽셀(P4)에 위치한다.
예시적 실시 방식에서, 제2 스캔 신호선(G2)의 기질에서의 정투영과 제3 서브 픽셀(P3) 및 제4 서브 픽셀(P4) 중의 제3 능동층(31)의 기질에서의 정투영이 중첩 영역이 존재하며, 제2 스캔 신호선(G2)은 제3 서브 픽셀(P3) 및 제4 서브 픽셀(P4) 중의 제3 능동층(31)과 중첩되는 영역을 제3 서브 픽셀(P3)과 제4 서브 픽셀(P4) 중의 제3 트랜지스터(T3)의 게이트 전극(32)으로 한다. 제2 스캔 연결선(G2-1)의 기질에서의 정투영과 제1 서브 픽셀(P1) 및 제2 서브 픽셀(P2) 중의 제3 능동층(31)의 기질에서의 정투영이 중첩 영역이 존재하며, 제2 스캔 연결선(G2-1)은 제1 서브 픽셀(P1) 및 제2 서브 픽셀(P2) 중의 제3 능동층(31)과 중첩되는 영역을 제1 서브 픽셀(P1)과 제2 서브 픽셀(P2) 중의 제3 트랜지스터(T3)의 게이트 전극(32)으로 한다.
예시적 실시 방식에서, 제1 스캔 신호선(G1)은 "U" 자형 굽힘부를 포함하며, 제1 스캔 신호선(G1)의 기질에서의 정투영과 제3 서브 픽셀(P3) 및 제4 서브 픽셀(P4) 중의 제1 능동층(11)의 기질에서의 정투영이 중첩 영역이 존재하며, 제1 스캔 신호선(G1)은 제3 서브 픽셀(P3) 및 제4 서브 픽셀(P4) 중의 제1 능동층(11)과 중첩되는 영역을 제3 서브 픽셀(P3)과 제4 서브 픽셀(P4) 중의 제1 트랜지스터(T1)의 게이트 전극(12)으로 하며, 제1 스캔 연결선(G1-1)의 기질에서의 정투영과 제1 서브 픽셀(P1)과 제2 서브 픽셀(P2) 중의 제1 능동층(11)의 기질에서의 정투영이 중첩 영역이 존재하며, 제1스캔 연결선(G1-1)은 제1 서브 픽셀(P1) 및 제2 서브 픽셀(P2) 중의 제1 능동층(11)과 중첩되는 영역을 제1 서브 픽셀(P1)과 제2 서브 픽셀(P2) 중의 제1 트랜지스터(T1)의 게이트 전극(12)으로 한다.
예시적 실시 방식에서, 제2 게이트 전극(22)은 제2 능동층(21)에 크로스하여 설치되어 있고, 제2 극판(42)과 서로 연결되어 일체형 구조가 된다.
예시적 실시 방식에서, 각 디스플레이 유닛은 두 개의 세로 방향 전원 연결선(51)을 포함하며, 두 개의 세로 방향 전원 연결선(51)이 제1 서브 픽셀(P1)과 제3 서브 픽셀(P3) 내에 형성되어, 제2 방향(D2)으로 연장되는 스트립 구조이다. 제1 서브 픽셀(P1) 내에서 세로 방향 전원 연결선(51)은 제2 극판(42)의 제1 방향(D1)의 반대 방향에 따른 한쪽에 위치한다. 제3 서브 픽셀(P3) 내에서 세로 방향 전원 연결선(51)은 제2 극판(42)의 제1 방향(D1)의 반대 방향에 따른 한쪽에 위치한다. 세로 방향 전원 연결선(51)은 후속으로 형성될 제1 전원선(VDD)과 연결되어 이중층 회선을 형성하도록 구성되며, 전원 신호 전송의 신뢰성을 보장하고 제1 전원선의 저항을 낮춘다.
예시적 실시 방식에서, 각 디스플레이 유닛은 두 개의 가로 방향 전원 연결선(52)을 포함하며, 그 중 한 개의 가로 방향 전원 연결선(52)은 해당 픽셀 유닛의 위쪽(즉 제1 서브 픽셀(P1)과 제2 서브 픽셀(P2)의 제3 서브 픽셀(P3)과 제4 서브 픽셀(P4)으로부터 떨어진 한쪽에 위치)에 위치하고, 다른 하나의 가로 방향 전원 연결선(52)은 해당 픽셀 유닛의 아래쪽(즉 제3 서브 픽셀(P3)과 제4 서브 픽셀(P4)의 제1 서브 픽셀(P1)과 제2 서브 픽셀(P2)로부터 떨어진 한쪽에 위치)에 위치한다. 각 가로 방향 전원 연결선(52)에 통과홀이 설치될 수 있으며, 통과홀의 기질에서의 정투영은 보상 신호선 및 후속으로 형성될 데이터 신호선의 기질에서의 정투영과 중첩 영역이 존재하며, 통과홀은 가로 방향 전원선(52)과 데이터 신호선 및 보상 신호선과 사이의 기생 커패시턴스를 낮추도록 구성된다.
예시적 실시 방식에서, 해당 픽셀 유닛의 위쪽에 위치한 가로 방향 전원 연결선(52)은 제1 서브 픽셀(P1) 내에 위치하는 세로 방향 전원 연결선(51)과 서로 연결되어 일체형 구조가 될 수 있으며, 해당 픽셀 유닛의 아래쪽에 위치하는 가로 방향 전원 연결선(52)은 제3 서브 픽셀(P3) 내에 위치하는 세로 방향 전원 연결선(51)과 서로 연결되어 일체형 구조가 될 수 있다.
예시적 실시 방식에서, 각 디스플레이 유닛은 두 개의 보조 전원 연결선(53)을 포함하며, 두 개의 보조 전원 연결선(53)이 제2 서브 픽셀(P2)과 제4 서브 픽셀(P4) 내에 형성되어, 제2 방향(D2)으로 연장되는 스트립 구조이다. 제2 서브 픽셀(P2) 내에서 보조 전원 연결선(53)은 제2 극판(42)의 제1 방향(D1)에 따른 한쪽에 위치한다. 제4 서브 픽셀(P4) 내에서 보조 전원선(53)은 제2 극판(42)의 제1 방향(D1)에 따른 한쪽에 위치한다. 보조 전원 연결선(53)은 후속으로 형성될 제2 전원선과 연결되어, 이중층 회선을 형성하도록 구성되며, 전원 신호 전송의 신뢰성을 보장하고 제2 전원선의 저항을 낮춘다.
예시적 실시 방식에서, 제2 절연층(62) 패턴은 제2 전도층 패턴과 같을 수 있으며, 즉 제2 절연층(62)은 제2 전도층 아래(즉 제2 전도층의 기질에 가까운 한쪽)에 위치하며, 제2 전도층 이외 영역에 제2 절연층(62)이 없다.
예시적 실시 방식에서, 제1 서브 픽셀(P1)은 제2 서브 픽셀(P2) 중의 제1 게이트 전극(12), 제2 게이트 전극(22) 및 제3 게이트 전극(32)과 수직축에 상대하여 미러링 대칭이 되고, 제3 서브 픽셀(P3)은 제4 서브 픽셀(P4) 중의 제1 게이트 전극(12), 제2 게이트 전극(22) 및 제3 게이트 전극(32)과 수직축에 상대하여 미러링 대칭이 된다.
예시적 실시 방식에서, 이번 공정에는 또한 도체화 처리가 포함된다. 도체화 처리는 제2 전도층 패턴을 형성한 후 제1 게이트 전극(12), 제2 게이트 전극(22) 및 제3 게이트 전극(32)을 차단물로 이용하여 플라즈마 처리를 수행하며, 제1 게이트 전극(12), 제2 게이트 전극(22) 및 제3 게이트 전극(32)에 의하여 영역이 차단된 반도체층(즉 반도체층이 제1 게이트 전극(12), 제2 게이트 전극(22) 및 제3 게이트 전극과 중첩되는 영역)을 트랜지스터의 채널 영역으로 이용하고, 제2 전도층에 의하여 영역이 차단되지 않은 반도체층은 도체화층으로 처리되어 도체화된 소스 드레인 영역을 형성하는 것을 말한다.
이번 패터닝 공정 후, 제2 전도층 패턴은 디스플레이 영역(100)에 형성되며, 투명 영역(200)에는 기질(10), 기질(10)에 중첩하게 설치되어 있는 제1 절연층(61)과 제2 절연층(62), 및 제2 절연층(62)에 설치되어 있는 제1 스캔 신호선(G1)과 제2 스캔 신호선(G2)이 포함된다.
(4) 제3 절연층 패턴을 형성한다. 제3 절연층 패턴을 형성하는 것에는, 전술한 패턴이 형성된 기질에서 제3 절연 박막을 증착하며, 패터닝 공정을 통하여 제3 절연 박막에 대하여 패터닝을 수행하여 전술한 구조를 커버하는 제3 절연층(63) 패턴을 형성하는 것이 포함되며, 도 13과 도 14에 도시된 바와 같이, 제3 절연층(63)에 다수의 통과홀 패턴이 설치되어 있고, 다수의 통과홀 패턴에는, 제1 게이트 전극(12)의 양쪽에 위치하는 제1 통과홀(V1)과 제2 통과홀(V2), 제2 게이트 전극(22)의 양쪽에 위치하는 제3 통과홀(V3)과 제4 통과홀(V4), 제3 게이트 전극(32)의 양쪽에 위치하는 제5 통과홀(V5)과 제6 통과홀(V6), 보조 전원선(53)이 있는 위치에 위치하는 다수의 제7 통과홀(V7), 보상 연결선(S-1)이 있는 위치에 위치하는 제8 통과홀(V8), 후속으로 형성될 제1 드레인 전극(14)과 제2 극판(42)이 중첩되는 영역에 위치하는 제9 통과홀(V9), 제1 극판(41)에 위치하고 또한 제2 극판(42) 위의 개구부 영역과 중첩되는 제10 통과홀(V10), 세로 방향 전원 연결선(51)이 있는 위치에 위치하는 다수의 제11 통과홀(V11), 가로 방향 전원 연결선(52)이 있는 위치에 위치하는 제13 통과홀(V13), 제1 스캔 연결선(G1-1)이 있는 위치에 위치하는 제14 통과홀(V14), 제1 스캔 신호선(G1)이 있는 위치에 위치하는 제15 통과홀(V15)이 포함되며, 도 14는 도 13의 A-A 방향의 단면도이다.
제1 통과홀(V1)과 제2 통과홀(V2) 내의 제3 절연층(63)이 식각되어, 제1 능동층(11)의 양단의 표면을 노출시킨다. 제3 통과홀(V3)과 제4 통과홀(V4) 내의 제3 절연층(63)이 식각되어, 제2 능동층(21)의 양단의 표면을 노출시킨다. 제5 통과홀(V5)과 제6 통과홀(V6) 내의 제3 절연층(63)이 식각되어, 제3 능동층(31)의 양단의 표면을 노출시킨다. 제7 통과홀(V7)은 보조 전원선(53)이 있는 위치에 위치하며, 다수의 제7 통과홀(V7)이 간격으로 설치되어 있으며, 제7 통과홀(V7) 내의 제3 절연층(63)이 식각되어 보조 전원선(53)의 표면을 노출시킨다. 제8 통과홀(V8)은 후속으로 형성될 제3 소스 전극(33)과 보상 연결선(S-1)이 중첩되는 위치에 위치하며, 제8 통과홀(V8) 내의 제1 절연층(61)과 제3 절연층(63)이 식각되어 보상 연결선(S-1)의 표면을 노출시킨다. 제9 통과홀(V9)은 제2 극판(42)에 형성되어 있으며, 제9 통과홀(V9) 내의 제3 절연층(63)이 식각되어 제2 극판 42의 표면을 노출시킨다. 제1 서브 픽셀(P1)과 제2 서브 픽셀(P2) 중의 제10 통과홀(V10)은 제2 극판(42)의 제3 개구부(47)가 있는 위치에 위치하고, 제3 서브 픽셀(P3)과 제4 서브 픽셀(P4) 중의 제10 통과홀(V10)은 제2 극판(42)의 제4 개구부(48)가 있는 위치에 위치하며, 제10 통과홀(V10) 내의 제1 절연층(61)과 제3 절연층(63)이 식각되어 제1 극판(41)의 표면을 노출시킨다. 제11 통과홀(V11)은 세로 방향 전원 연결선(51)이 있는 위치에 위치하며, 다수의 제11 통과홀(V11)이 간격으로 설치되어 제1 통과홀(V11) 내의 제3 절연층(63)이 식각되어 세로 방향 전원 연결선(51)의 표면을 노출시킨다. 제13 통과홀(V13)은 가로 방향 전원 연결선(52)과 후속으로 형성될 제2 소스 전극(23)이 중첩되는 영역이 있는 위치에 위치하며, 제13 통과홀(V13) 내의 제3 절연층(63)이 식각되어 세로 방향 전원 연결선(52)의 표면을 노출시킨다. 제14 통과홀(V14)은 제1 스캔 연결선(G1-1)과 후속으로 형성될 제3 스캔 연결선(54)이 중첩되는 영역이 있는 위치에 위치하며, 제14 통과홀(V14) 내의 제3 절연층(63)이 식각되어 제1 스캔 연결선(G1-1)의 표면을 노출시킨다. 제15 통과홀(V15)은 제1 스캔 신호선(G1)과 후속으로 형성될 제3 스캔 연결선(54)이 중첩되는 영역이 있는 위치에 위치하며, 제15 통과홀(V15) 내의 제3 절연층(63)이 식각되어 제1 스캔 신호선(G1)의 표면을 노출시킨다.
이번 패터닝 공정 후, 다수의 통과홀 패턴이 디스플레이 영역(100)에 형성되며, 투명 영역(200)에는 기질(10)에 적층된 제1 절연층(61)과 제2 절연층(62), 제2 절연층(62)에 설치되어 있는 제1 스캔 신호선(G1), 제2 스캔 신호선(G2), 및 제1 스캔 신호선(G1)과 제2 스캔 신호선(G2)을 커버하는 제3 절연층(63)이 포함된다.
(5) 제3 전도층 패턴을 형성하며, 전술한 패턴이 형성되는 기질에서 제3 금속 박막을 증착하며, 패터닝 공정을 통하여 제3 금속 박막에 대하여 패터닝하여, 제3 절연층(63)에 제3 전도층 패턴을 형성하는 것이 포함된다. 제3 전도성층에는 도 15와 도 16에 도시된 바와 같이, 각 디스플레이 유닛에 형성된 하나의 제1 전원선(VDD), 하나의 제2 전원선(VSS), 네 개의 데이터 신호선(D) 및 두 개의 제3 스캔 연결선(54) 및 각 서브 픽셀에 형성된 제1 소스 전극(13), 제1 드레인 전극(14), 제2 소스 전극(23), 제2 드레인 전극(24), 제3 소스 전극(33), 제3 드레인 전극(34) 및 제3 극판(43) 패턴이 포함되며, 도 16은 도 15의 A-A 방향의 단면도이다.
예시적 실시 방식에서, 제1 전원선(VDD), 제2 전원선(VSS), 보상 신호선(S) 및 데이터 신호선(D)이 평행하게 설치되어 있고, 모두 제2 방향(D2)으로 연장되며, 제2 전원선(VSS)은 제2 서브 픽셀(P2)과 제4 서브 픽셀(P4) 내에 설치되어 있고, 제1 전원선(VDD)은 제1 서브 픽셀(P1)과 제3 서브 픽셀(P3) 내에 설치되어 있으며, 보상 신호선(S)은 제1 전원선(VDD)과 제2 전원선(VSS) 중간에 설치되고, 두 개의 데이터 신호선(D)은 제2 전원선(VSS)과 보상 신호선(S) 사이에 설치되어 있으며, 다른 두 개의 데이터 신호선(D)은 제1 전원선(VDD)과 보상 신호선(S) 사이에 설치되어 있다.
예시적 실시 방식에서, 제1 전원선(VDD)은 다수의 제11 통과홀(V11)을 통하여 세로 방향 전원 연결선(51) 및 가로 방향 전원 연결선(52)과 연결되며, 가로 방향 전원 연결선(52)은 제13 통과홀(V13)을 통하여 각 서브 픽셀의 제2 소스 전극(23)과 연결되고, 제2 소스 전극(23)은 제3 통과홀(V3)을 통하여 제2 능동층(21)의 일단과 연결함으로써 제2 소스 전극(23)과 제1 전원선(VDD)의 연결을 구현하며, 제1 전원선(VDD)은 세로 방향 전원 연결선(51)과 이중층 회선을 형성하여 전원 신호 전송의 신뢰성을 보장하고, 또한 제1 전원선(VDD)의 저항을 낮춘다.
예시적 실시 방식에서, 제2 전원선(VSS)은 다수의 제7 통과홀(V7)을 통하여 보조 전원선(53)과 연결되며, 제2 전원선(VSS)은 보조 전원선(53)과 이중층 회선을 형성하여 전원 신호 전송의 신뢰성을 보장하고 또한 제2 전원선(VSS)의 저항을 낮춘다. 일부 가능한 구현 방식에서, 제1 전원선(VDD)과 제2 전원선(VSS)의 제1 방향(D1)에 따른 너비는 모두 보상 신호선(S)의 제1 방향(D1)에 따른 너비보다 크고, 제1 전원선(VDD)과 제2 전원선(VSS)의 제1 방향(D1)에 따른 너비는 모두 데이터 신호선(D)의 제1 방향(D1)의 너비보다 크며, 이로써 진일보로 제1 전원선(VDD)과 제2 전원선(VSS)의 저항을 낮출 수 있다.
예시적 실시 방식에서, 보상 연결선(S-1)은 제8 통과홀(V8)을 통하여 각 서브 픽셀의 제3 소스 전극(33)과 연결된다. 보상 연결선(S-1)은 디스플레이 영역(100)의 상하 양쪽 서브 픽셀의 중부에 설치되어 있기 때문에 보상 신호선(S)은 디스플레이 영역(100)의 좌우 양쪽 서브 픽셀의 중부에 설치되어 있으며, 보상 연결선(S-1)과 보상 신호선(S)은 서로 연결된 일체형 구조로서, 좌우 양쪽 서브 픽셀의 제3 트랜지스터는 보상 신호선(S)에 상대하여 대칭적으로 설치되어 있으며, 이러한 대칭 설계는 각 디스플레이 유닛에 하나의 보상 신호선(S)만 사용하면 보상 신호가 트랜지스터에 기입되기 전에 RC 지연을 기본적으로 동일하게 보장할 수 있어, 디스플레이 균일성을 보장한다.
예시적 실시 방식에서, 제3 스캔 연결선(54)은 제2 방향(D2)으로 연장되는 직선 또는 절곡선 구조로서, 제3 스캔 연결선(54)은 제14 통과홀(V14)을 통하여 제1 스캔 연결선(G1-1)과 연결되고, 제3 스캔 연결선(54)은 제15 통과홀(V15)을 통하여 제1 스캔 신호선(G1)과 연결된다.
예시적 실시 방식에서, 제1 서브 픽셀(P1)의 데이터 신호선(D)은 제1 서브 픽셀(P1)의 제1 전원선(VDD)에 가까운 한쪽에 설치되어 있고, 제2 서브 픽셀(P2)의 데이터 신호선(D)은 제2 서브 픽셀(P2)의 제2 전원선(VSS)에 가까운 한쪽에 설치되어 있으며, 제3 서브 픽셀(P3)의 데이터 신호선(D)은 제3 서브 픽셀(P3)의 보상 신호선(S)에 가까운 한쪽에 설치되어 있으며, 제4 서브 픽셀(P4)의 데이터 신호선(D)은 제4 서브 픽셀(P4)의 보상 신호선(S)에 가까운 한쪽에 설치되어 있다.
예시적 실시 방식에서, 제1 소스 전극(13)은 데이터 신호선(D)과 연결되는 일체형 구조로서, 각 데이터 신호선(D)이 소재하는 서브 픽셀의 제1 소스 전극(13)과 각각 연결하게 하며, 제1 소스 전극(13)은 제1 통과홀(V1)을 통하여 제1 능동층(11)의 일단과 연결되고, 제1 드레인 전극(14)은 제2 통과홀(V2)을 통하여 제1 능동층(11)의 다른 일단과 연결되며, 제1 드레인 전극(14)은 또한 제9 통과홀(V9)을 통하여 제2 게이트 전극(22) 및 제2 극판(42)과 연결되어 제1 드레인 전극(14)과 제2 게이트 전극(22) 및 제2 극판(42)이 같은 전위를 갖는 것을 구현한다. 제2 소스 전극(23)은 제3 통과홀(V3)을 통하여 제2 능동층(21)의 일단과 연결되며, 또한 제13 통과홀(V13)을 통하여 가로 방향 전원 연결선(52)과 연결되고, 가로 방향 전원 연결선(52)은 제11 통과홀(V11)을 통하여 제1 전원선(VDD)과 연결됨으로써 제2 소스 전극(23)과 제1 전원선(VDD)의 연결을 구현하고, 제2 드레인 전극(24)은 제4 통과홀(V4)을 통하여 제2 능동층(21)의 다른 일단과 연결된다. 제3 소스 전극(33)은 제5 통과홀(V5)을 통하여 제3 능동층(31)의 일단과 연결되며, 또한 제8 통과홀(V8)을 통하여 보상 연결선(S-1)과 연결되고, 보상 연결선(S-1)과 보상 신호선(S)이 서로 연결되는 일체형 구조로서, 제3 소스 전극(33)과 보상 신호선(S)의 연결을 구현하고, 제3 드레인 전극(34)은 제6 통과홀(V6)을 통하여 제3 능동층(31)의 다른 일단과 연결된다. 제2 드레인 전극(24), 제3 드레인 전극(34) 및 제3 극판(43)은 서로 연결되는 일체형 구조이며, 제3 극판(43)은 제10 통과홀(V10)을 통하여 제1 극판(41)과 연결되기 때문에 제2 드레인 전극(24)은 각각 제1 극판(41)과 제3극판(43)과 연결되며, 제3 드레인 전극(34)은 각각 제1 극판(41) 및 제3 극판(43)과 연결됨으로써 제2 드레인 전극(24), 제3 드레인 전극(34), 제1 극판(41) 및 제3 극판(43)이 같은 전위를 갖는 것을 구현한다. 제3 극판(43)의 기질(10)에서의 정투영과 제2 극판(42)의 기질(10)에서의 정투영은 중첩 영역이 존재하며, 제3 극판(43)과 제2 극판(42)은 제2 커패시터를 형성한다.
예시적 실시 방식에서, 제1 서브 픽셀(P1)은 제2 서브 픽셀(P2) 중의 제1 소스 전극(13), 제1 드레인 전극(14), 제2 소스 전극(23), 제2 드레인 전극(24), 제3 소스 전극(33), 제3 드레인 전극(34) 및 제3 극판(43)과 수직축에 상대하여 미러링 대칭이 되며, 제3 서브 픽셀(P3)은 제4 서브 픽셀(P4) 중의 제1 소스 전극(13), 제1 드레인 전극(14), 제2 소스 전극(23), 제2 드레인 전극(24), 제3 소스 전극(33), 제3 드레인 전극(34) 및 제3 극판(43)과 수직축에 상대하여 미러링 대칭이 된다.
이번 패터닝 공정 후, 제3 전도층 패턴이 디스플레이 영역(100)에 형성되며, 투명 영역(200)에는 기질(10)에 적층된 제1 절연층(61) 및 제2 절연층(62), 제2 절연층(62)에 설치되어 있는 제1 스캔 신호선(G1), 제2 스캔 신호선(G2) 및 제1 스캔 신호선(G1)과 제2 스캔 신호선(G2)을 커버하는 제3 절연층(63)이 포함된다.
(6) 제4 절연층과 플랫층 패턴을 형성하며, 전술한 패턴이 형성되는 기질에서, 먼저 제4 절연 박막을 증착하고, 후에 플랫 박막을 도포하며, 플랫 박막의 마스크, 노출 및 현상을 통하여 제4 절연 박막에 대하여 식각하여 전술한 구조를 커버하는 제4 절연층(64) 패턴, 및 제4 절연층(64)에 설치되어 있는 플랫(PLN)층(65) 패턴을 형성하며, 도 17과 도 18에 도시된 바와 같이, 제4 절연층(64)과 플랫층(65)에 다수의 통과홀 패턴이 설치되어 있으며, 다수의 통과홀 패턴에는 적어도 디스플레이 영역(100)의 각 서브 픽셀 중 제3 극판(43)이 있는 위치에 위치하는 제16 통과홀(V16)과 제2 전원선(VSS) 위의 제17 통과홀(V17)이 포함되며, 도 18은 도 17의 A-A 방향 단면도이다.
예시적 실시 방식에서, 제16 통과홀(V16)은 제3 극판(43)의 중부에 위치하며, 제16 통과홀(V16) 중의 제4 절연층(64)과 플랫층(65)이 식각되어 제3 극판(43)의 표면을 노출시키고, 제17 통과홀(V17) 중의 제4 절연층(64)과 플랫층(65)이 식각되어 제2 전원선(VSS)의 표면을 노출시킨다.
이번 패터닝 공정 후, 투명 영역(200)에는 기질(10)에 적층된 제1 절연층(61)과 제2 절연층(62), 및 제2 절연층(62)에 설치되어 있는 제1 스캔 신호선(G1), 제2 스캔 신호선(G2), 제1 스캔 신호선(G1)과 제2 스캔 신호선(G2)을 커버하는 제3 절연층(63) 및 제3 절연층(63)에 설치되어 있는 제4 절연층(64)과 플랫층(65)이 포함된다.
(7) 제1 투명 전도층 패턴을 형성하며, 전술한 패턴이 형성되는 기질에서, 제1 투명 전도 박막을 증착하며, 패터닝 공정을 통하여 제1 투명 전도 박막에 대하여 패터닝하여 플랫층(65)에 제1 투명 전도층 패턴을 형성하는 것이 포함되며, 도 19과 도 20에 도시된 바와 같이, 제1 투명 전도층은 제1 양극(70)과 제1연결 전극(81)을 포함하고, 제1양극(70)은 디스플레이 영역(100)의 각 서브 픽셀에 형성되며, 각 서브 픽셀 중의 제1양극(70)은 상응되는 서브 픽셀 중의 제16 통과홀(V16)을 통하여 제2 트랜지스터(T2)의 드레인 전극과 연결되며, 제1연결 전극(81)은 디스플레이 영역(100) 중의 제2 전원선(VSS) 상의 제17 통과홀(V17)이 있는 위치에 형성되며, 제1연결 전극(81)은 제17 통과홀을 통하여 제2 전원선(VSS)과 연결되며, 도 20은 도 19의 A-A 방향의 단면도이다. 각 서브 픽셀 중의 제2 트랜지스터(T2)의 드레인 전극, 제3 트랜지스터(T3)의 드레인 전극 및 제3 극판(43)이 서로 연결되는 일체형 구조이기 때문에 제1 양극(70)과 각 서브 픽셀 중의 제2 트랜지스터(T2)의 드레인 전극의 연결을 구현한다. 예시적 실시 방식에서, 네 개의 제1양극(70)은 빨간색 발광 유닛, 초록색 발광 유닛, 파란색 방광 유닛 및 흰색 발광 유닛을 형성할 수 있다.
예시적 실시 방식에서, 제1양극(70)은 두 개의 개별로 설치되어 있는 서브 양극 블록 및 두 개의 서브 양극 블록과 각각 연결되는 연결 구조를 포함할 수 있으며, 두 개의 서브 양극 블록은 연결 구조를 통하여 서로 연결된다. 도 19에 도시된 바와 같이, 연결 구조에는 "U" 자형 구조로서이의 양단은 각각 두 개의 서브 양극 블록 중의 하나의 서브 양극 블록을 연결하는 제1 연결 전극(701); 이의 일단은 구동 트랜지스터에 연결되고 다른 일단은 제1 연결 전극(701)에 연결되어 두 개의 서브 양극 블록이 연결 구조를 통하여 서로 연결되게 하는 제2 연결 전극(702)이 포함된다.
만일 디스플레이 패널의 임의의 하나의 서브 픽셀에서 어두운 점이나 밝은 점이 나타나면, 연결 구조 중의 제1 연결 전극(701)의 일부를 레이저로 절단할 수 있으며, 이로부터 하나의 서브 픽셀에서 나온 두 개의 서브 양극 블록 중의 하나의 서브 양극 블록은 구동 트랜지스터와 전기적으로 연결되고, 다른 하나의 서브 양극 블록은 부유되며, 이로부터 정상적으로 서브 픽셀을 구동할 수 있다.
예시적 실시 방식에서, 네 개의 제1 양극(70)은 정사각형(Square)으로 배치되며, 왼쪽 위의 제1 양극(70)은 제1 서브 픽셀(P1)의 제16 통과홀(V16)을 통하여 제1 서브 픽셀(P1)의 제3 극판(43)과 연결되고, 오른쪽 위의 제1 양극(70)은 제2 서브 픽셀(P2)의 제16 통과홀(V16)을 통하여 제2 서브 픽셀(P2)의 제3 극판(43)과 연결되며, 왼쪽 아래의 제1 양극(70)은 제3 서브 픽셀(P3)의 제16 통과홀(V16)을 통하여 제3 서브 픽셀(P3)의 제3 극판(43)과 연결되고, 오른쪽 아래의 제1 양극(70)은 제4 서브 픽셀(P4)의 제16 통과홀(V16)을 통하여 제4 서브 픽셀(P4)의 제3 극판(43)과 연결된다. 일부 가능한 구현 방식에서, 디스플레이 영역(100) 내 제1 양극(70)의 배치 방식은 실제 필요에 따라 조정할 수 있으며, 본 공개는 여기에 대하여 제한하지 않는다.
이번 패터닝 공정 후, 투명 영역(200)에는 기질(10)에 적층된 제1 절연층(61)과 제2 절연층(62), 제2 절연층(62)에 설치되어 있는 제1 스캔 신호선(G1), 제2 스캔 신호선(G2), 제1 스캔 신호선(G1)과 제2 스캔 신호선(G2)을 커버하는 제3 절연층(63) 및 제3 절연층(63)에 설치되어 있는 제4 절연층(64)과 플랫층(65)이 포함된다.
(8) 양극 패턴을 형성한다. 예시적 실시 방식에서, 양극 패턴을 형성하는 것에는, 전술한 패턴이 형성하는 기질에서 순차적으로 제4 금속 박막과 제2 투명 전도 박막을 증착하며, 패턴화 공정을 통하여 제4 금속 박막과 제2 투명 전도 박막에 대하여 패턴화를 수행하여 제2 양극(71), 제3 양극(72), 제2 연결 전극(82) 및 제3 연결 전극(83) 패턴을 형성하는 것이 포함되며, 제2 양극(71)은 제1 양극(70)의 기질로부터 떨어진 한쪽에 설치되어 있고 또한 제1 양극(70)과 연결되며, 제3 양극(72)은 제2 양극(71)의 기질로부터 떨어진 한쪽에 설치되어 있고 또한 제2 양극(71)과 연결되며, 제2 연결 전극(82)은 제1 연결 전극(81)의 기질로부터 떨어진 한쪽에 설치되어 있고 또한 제1 연결 전극(81)과 연결되며, 제3 연결 전극(83)은 제2 연결 전극(82)의 기질로부터 떨어진 한쪽에 설치되어 있고 또한 제2 연결 전극(82)과 연결된다. 도 21과 도 22에 도시된 바와 같이, 적층된 제1 양극(70), 제2 양극(71) 및 제3 양극(72)이 양극(74)을 구성하며, 적층된 제1 연결 전극(81), 제2 연결 전극(82) 및 제3 연결 전극(83)이 보조 연결 전극을 구성하며, 도 22는 도 21의 A-A 방향의 단면도이다.
예시적 실시 방식에서, 디스플레이 기판에 평행한 평면 내에서 제2 양극(71)과 제3 양극(72)의 모양은 제1 양극(70)의 모양과 비슷하고, 제2 양극(71)의 기질에서의 정투영은 제1 양극(70)의 기질에서의 정투영의 범위 내에 위치할 수 있고, 제2 양극(71)의 기질에서의 정투영은 제3 양극(72)의 기질에서의 정투영의 범위 내에 위치할 수 있다. 디스플레이 기판에 평행한 평면 내에서 제2 연결 전극(82)과 제3 연결 전극(83)의 모양은 제1 연결 전극(81)의 모양과 비슷하고, 제2 연결 전극(82)의 기질에서의 정투영은 제1 연결 전극(81)의 기질에서의 정투영의 범위 내에 위치할 수 있고, 제2 연결 전극(82)의 기질에서의 정투영은 제3 연결 전극(83)의 기질에서의 정투영의 범위 내에 위치할 수 있다.
예시적 실시 방식에서, 디스플레이 기판에 수직인 평면 내에서 제2 연결 전극(82)의 기질에 인접된 한쪽(아래 쪽)에 위치하는 제1 연결 전극(81)은 제2 연결 전극(82)의 윤곽을 볼록한 모서리를 가져, "집자리" 구조를 형성하며, 제2 연결 전극(82)의 기질로부터 떨어진 한쪽(위쪽)에 위치하는 제3 연결 전극(83)은 제2 연결 전극(82)의 윤곽을 볼록한 모서리를 가지며, 제1 연결 전극(81)과 제3 연결 전극(83)은 "처마" 구조를 형성하여 적층된 제1 연결 전극(81), 제2 연결 전극(82) 및 제3 연결 전극(83)이 "工" 자형을 구성하게 한다.
예시적 실시 방식에서, 제2 양극(71)의 기질에 인접된 한쪽(아래쪽)에 위치하는 제1 양극(70)은 제2 양극(71)의 윤곽을 볼록한 모서리를 가져 하나의 "집자리" 구조를 형성하며, 제2 양극(71)의 기질로부터 떨어진 한쪽(위쪽)에 위치하는 제3 양극(72)은 제2 양극(71)의 윤곽을 볼록한 모서리를 가져 하나이 "처마" 구조를 형성하여 적층된 제1 양극(70), 제2 양극(71) 및 제3 양극(72)이 "工" 자형을 구성하게 한다.
예시적 실시 방식에서, 제4 금속 박막과 제2 투명 전도 박막에 대하여 패턴화를 수행하는 과정에서 제1 식각액과 제2 식각액을 이용하여 각각 식각하여 언더컷을 이용하여 보조 전극과 양극의 "工" 자형 구조를 형성한다. 예시적 실시 방식에서, 제1식각액은 투명 전도 재료를 식각하는 식각액(ITO 식각액)을 사용할 수 있고, 제2 식각액은 금속 재료를 식각하는 식각액(Metal 식각액)을 사용할 수 있다. 예시적 실시 방식에서, 감광액의 마스크, 노출 및 현상을 거쳐 감광액 패턴을 형성한 후 식각 과정에는 먼저 ITO 식각액으로 감광액에 의하여 커버되지 않는 제2 투명 전도 박막을 식각하여 감광액에 의하여 커버되지 않는 영역이 제4금속 박막을 노출시켜 제3 양극(72)과 제3 연결 전극(83) 패턴을 형성한다. 그 다음, Metal 식각액으로 노출시킨 4금속 박막을 식각하여, 제2 양극(71)과 제2 연결 전극(82) 패턴을 형성한다. Metal 식각액으로 제4금속 박막을 식각하는 속도가 제1 투명 전도 박막과 제2 투명 전도 박막을 식각하는 속도보다 커서, 제2 양극(71)과 제2 연결 전극(82)의 측면은 구덩으로 식각된다. 제2 양극(71) 아래의 제1 양극(70)과 제2 양극(71) 위의 제3 양극(72)은 모두 제2 양극(71)로부터 일정 거리를 볼록하고 제2 연결 전극(82) 아래의 제1 연결 전극(81)과 제2 연결 전극(82) 위의 제3 연결 전극(83)은 제2 연결 전극(82)으로부터 일정 거리를 볼록하여 "工" 자형 구조를 형성한다.
예시적 실시 방식에서, 제4 금속 박막 재료는 은(Ag), 동(Cu), 알루미늄(Al), 티타늄(Ti) 및 몰리브덴(Mo) 중 임의의 하나 또는 다수, 또는 상술한 금속의 합금 재료를 포함할 수 있으며, 제2 투명 전도 재료는 산화인듐 주석(ITO) 또는 산화인듐 아연(IZO) 등을 사용할 수 있다.
(9) 픽셀 정의층 패턴을 형성한다. 예시적 실시 방식에서, 픽셀 정의층 패턴을 형성하는 것에는, 전술한 패턴이 형성되는 기질에서 픽셀 정의 박막을 도포하며, 패턴화 공정을 통하여 픽셀 정의 박막에 대하여 패턴화를 수행하여 픽셀 정의(PDL)층(91) 패턴을 형성하는 것이 포함되며, 도 23과 도 24에 도시된 바와 같이, 픽셀 정의층(91)에는 제1 픽셀 개구부(K1)와 제2 보조 전극 개구부(K2)가 설치되어 있으며, 제1 픽셀 개구부(K1) 내의 픽셀 정의층(91)이 제거되어 양극 중 제3 양극(72)의 일부 표면을 노출시키며, 제2 보조 전극 개구부(K2) 내의 픽셀 정의층(91)이 제거되어 보조 연결 전극 중의 제2 연결 전극(82)과 제3 연결 전극(83)의 모든 표면을 노출시키며, 도 24은 도 23 중 A-A 방향의 단면도이다.
예시적 실시 방식에서, 제1 픽셀 개구부(K1)의 기질에서의 정투영은 제3 양극(72)의 기질에서의 정투영의 범위 내에 위치하며, 제2 보조 전극 개구부(K2)의 기질에서의 정투영은 제1 연결 전극(81)의 기질에서의 정투영 범위 내에 위치하며, 제2 연결 전극(82)과 제3 연결 전극(83)의 기질에서의 정투영은 제2 보조 전극 개구부(K2)의 기질에서의 정투영 범위 내에 위치한다. 제2 보조 전극 개구부(K2)는 제2 연결 전극(82)과 제3 연결 전극(83)의 모든 표면을 노출시키는 것은, 제2 보조 전극 개구부가 기질에 인접한 한쪽의 제2 하부 개구부와 기질로부터 떨어진 한쪽의 제2 상부 개구부를 가지며, 제2 연결 전극(82)과 제3 연결 전극(83)의 기질에서의 정투영은 제2 하부 개구부의 기질에서의 정투영의 범위내에 위치한다.
예시적 실시 방식에서, 픽셀 정의층은 폴리이미드, 아크릴 또는 폴리에틸렌 테레프탈레이트 등을 사용할 수 있다. 디스플레이 기판에 평행한 평면 내에서 제1 픽셀 개구부(K1)의 모양은 다수의 양극 블록의 모양과 비슷할 수 있고, 제2 보조 전극 개구부(K2)의 모양은 직사각형일 수 있다. 디스플레이 기판에 수직인 평면 내에서, 제1 픽셀 개구부(K1)와 제2 보조 전극 개구부(K2)의 단면 모양은 직사각형이나 사다리꼴 등이 될 수 있다.
(10) 유기 발광층 패턴을 형성한다. 예시적 실시 방식에서, 유기 발광층 패턴을 형성하는 것에는, 전술한 패턴을 형성하는 기질에서 유기 발광 재료를 증착하여 유기 발광층(92)과 유기 발광 블록 패턴을 형성하는 것이 포함되며, 도 25에 도시된 바와 같이, 유기 발광층(92)은 제3 연결 전극(83) 이외의 영역에 설치되어 있고, 유기 발광층(92)은 제1 픽셀 개구부(K1)를 통하여 양극(74) 중의 제3 양극(72)과 연결되며, 유기 발광 블록은 제3 연결 전극(83)의 기질로부터 떨어진 한쪽의 표면에 설치되어 있고 유기 발광 블록은 유기 발광층(92)과 격리적으로 설치되어 있다.
또 다른 일부 예시적 실시 방식에서, 유기 발광층 패턴 잉크젯 프린팅 방식을 통하여 형성될 수도 있으며, 본 공개의 실시예는 이에 대하여 제한하지 않는다.
예시적 실시 방식에서, 보조 전극의 "工" 자형 구조로서 제3 연결 전극(83)은 제2 연결 전극(82)의 일정 거리를 볼록하기 때문에 유기 발광 재료는 제3 연결 전극(83)의 측면 가장자리에서 끊어져 제3 연결 전극(83)의 제2 상부 표면에 유기 발광 볼록을 형성하고 제3 연결 전극(83) 이외의 영역에 유기 발광층(92)을 형성하여 유기 발광층(92)과 유기 발광 볼록의 상호 격리를 구현하였다. 예시적 실시 방식에서, 유기 발광 볼록의 기질에서의 정투영은 제3 연결 전극(83)의 기질에서의 정투영과 약 같을 수 있다. "工" 자형 구조의 보조 전극을 통하여 유기 발광층을 차단하여 고립되고 격리된 유기 발광 블록을 형성함으로써 유기 발광 블록의 출사 광선에 대한 간섭을 효과적으로 피하고 출사 광선의 품질을 향상시켜 디스플레이 품질 향상에 유리하다.
예시적 실시 방식에서, 유기 발광층은 발광층(Emitting Layer, EML로 약칭), 및 정공 주입층(Hole Injection Layer, HIL로 약칭), 정공 전송층(Hole Transport Layer, HTL로 약칭), 전자 차단층(Electron Block Layer, EBL로 약칭), 정공 차단층(Hole Block Layer, HBL로 약칭), 전자 전송층(Electron Transport Layer, ETL로 약칭), 및 전자 주입층（Electron Injection Layer, EIL로 약칭）중 임의의 하나 또는 다수를 포함할 수 있다. 예시적 실시 방식에서, 유기 발광층은 정밀 금속 마스크 버전(Fine Metal Mask, FMM로 약칭) 또는 개방형 마스크 버전(Open Mask)으로 증착하여 형성하거나, 또는 잉크젯 공정을 이용하여 형성할 수 있다.
예시적 실시 방식에서, 다음과 같은 제조 방법으로 유기 발광층을 제조할 수 있다. 먼저 오픈 마스크 버전으로 정공 주입층과 정공 전송층을 순차적으로 증착하여 디스플레이 기판에서 정공 주입층과 정공 전송층의 공통층을 형성한다. 그리고 나서, 세밀한 금속 마스크 버전을 사용하여 빨간색 서브 픽셀에서 전자 차단층과 빨간색 발광층을 증착하고, 녹색 서브 픽셀에서 전자 차단층과 녹색 발광층을 증착하고, 파란색 서브 픽셀에서 전자 차단층과 파란색 발광층을 증착하며, 인접한 서브 픽셀의 전자 차단층과 발광층은 소량의 중첩(예를 들어, 중첩 부분이 각각의 발광층 패턴을 차지하는 면적은 10% 미만)되거나 또는 격리된 것일 수 있다. 이어 개방형 마스크 버전으로 정공 차단층, 전자 전송층 및 전자 주입층을 순차적으로 증착하여 디스플레이 기판에서 정공 차단층, 전자 전송층 및 전자 주입층의 공통층을 형성한다.
예시적 실시 방식에서, 전자 차단층은 발광 부품의 미세 공동 조절층으로 사용될 수 있으며, 전자 차단층의 두께를 설계함으로써 음극과 양극 사이의 유기 발광층의 두께를 미세 공동 길이의 설계를 만족시킬 수 있다. 일부 예시적 실시 방식에서, 유기 발광층 중의 정공 전송층, 정공 차단층 또는 전자 전송층을 발광 부품의 미세 공동 조절층으로 사용할 수 있으며, 본 공개는 이에 대하여 제한하지 않는다.
예시적 실시 방식에서, 발광층은 호스트（Host） 재료와 본체 재료에 도핑되는 객체(Dopant) 재료를 포함할 수 있으며, 발광층 객체 재료의 도핑 비율은 1% 내지 20%이다. 해당 도핑 비율 범위 내에서, 한편으로는 발광층 본체 재료는 엑시톤 에너지를 발광층 객체 재료로 효과적으로 전달하여 발광층 객체 재료가 발광하도록 자극하며, 다른 한편으로는 발광층 본체 재료는 발광층 객체 재료에 대하여 "희석"을 수행하여 발광층 객체 재료 분자 간에 서로 충돌 및 에너지 간 충돌로 인한 형광 담금질을 효과적으로 개선하고 발광 효율과 부품 수명을 향상시킨다. 예시적 실시 방식에서, 도핑 비율은 객체 재료의 품질과 발광층의 품질의 비율, 즉 품질 백분율을 말한다. 예시적 실시 방식에서, 다원 증착 공정을 통하여 본체 재료와 객체 재료를 공동으로 증착하여 본체 재료와 객체 재료를 모두 발광층에 균일하게 분산시킬 수 있으며, 증착 과정에서 객체 재료의 증착 속도를 제어하여 도핑 비율을 조절하거나, 또는 본체 재료와 객체 재료의 증착 속도 비를 제어하여 도핑 비율을 조절할 수 있다. 예시적 실시 방식에서, 발광층의 두께는 약 10nm 내지 50nm가 될 수 있다.
예시적 실시 방식에서, 정공 주입층은 몰리브덴 산화물, 티타늄 산화물, 바나듐 산화물, 레늄 산화물, 루테늄 산화물, 크롬 산화물, 지르코늄 산화물, 하프늄 산화물, 탄탈럼 산화물, 은 산화물, 텅스텐 산화물 또는 망간 산화물과 같은 무기적인 산화물을 사용하거나, 또는 강흡전자 체계의 p형 혼합제와 정공 전송 재료의 혼합물을 사용할 수 있다. 예시적 실시 방식에서, 정공 주입층의 두께는 약 5nm 내지 20nm가 될 수 있다.
예시적 실시 방식에서, 정공 전송층에는 방향족 화합물과 같이 정공 모빌리티가 높은 재료를 사용할 수 있으며, 그 대체 기단은 카르바졸, 메틸플루오린, 소라플루오린, 디벤조싸이오펜 또는 푸란 등이 될 수 있다. 예시적 실시 방식에서, 정공 전송층의 두께는 약 40nm 내지 150nm가 될 수 있다.
예시적 실시 방식에서, 정공 차단층과 전자 전송층에는 방향족 복소환 화합물을 사용할 수 있으며, 예를 들면 벤조이미다졸 유도체, 이미다졸피리딘 유도체, 벤즈이미다졸피리딘 유도체 등의 이미다졸 유도체를 들 수 있다. 피리미딘 유도체, 트리진 유도체 등 진유도체; 퀴놀린 유도체, 아이소퀴놀린 유도체, 페난트롤린 유도체 등과 같이 질소 육원환 구조를 포함하는 화합물(헤테로링에 산화포스핀계의 대체기를 가지는 화합물도 포함한다) 등이 있다. 예시적 실시 방식에서, 정공 차단층의 두께는 약 5nm 내지 15nm일 수 있고, 전자 전송층의 두께는 약 20nm 내지 50nm가 될 수 있다.
예시적 실시방식에서, 전자 주입층은 알칼리 금속이나 금속, 예를 들어 불화리튬(LiF), 이터븀(Yb), 마그네슘(Mg) 또는 칼슘(Ca) 등의 재료, 또는 이러한 알칼리 금속이나 금속의 화합물 등을 사용할 수 있다. 예시적 실시 방식에서, 전자 주입층의 두께는 약 0.5nm 내지 2nm가 될 수 있다.
(11) 음극 패턴을 형성한다. 예시적 실시 방식에서, 음극 패턴을 형성하는 것에는, 도 26에 도시된 바와 같이, 전술한 패턴을 형성하는 기질에서 음극 재료를 증착하여 음극(94) 패턴을 형성하며, 음극(94)은 유기 발광층(92)과 연결되는 것이 포함될 수 있다.
예시적 실시 방식에서, 음극(94)은 하나로 연결되는 전체적인 구조일 수 있다. 보조 연결 전극 이외 영역에서, 음극(94)이 유기 발광층(92) 위에 설치되어 있다. 보조 연결 전극이 위치하는 영역에서, 음극(94)은 한편으로는 유기 발광 볼록이 노출된 표면에 설치되어 있고, 다른 한편으로는 보조 연결 전극이 노출된 표면에 설치되어 있어, 보조 연결 전극과 유기 발광 블록을 포과하는 구조를 형성한다.
여기까지, 구동 회로층에서 발광 구조층 패턴을 제조하기 완성되며, 발광 구조층은 양극, 보조 연결 전극, 픽셀 정의층, 유기 발광층 및 음극을 포함하며, 유기 발광층은 각각 양극 및 음극과 연결되고 음극은 보조 연결 전극과 연결되며, 보조 연결 전극은 보조 음극을 통하여 제2 전원선과 전기적으로 연결된다.
예시적 실시 방식에서, 디스플레이 기판의 제조 과정에는 또한 패키지층 패턴을 형성하는 것도 포함될 수 있으며, 패키지층 패턴을 형성하는 것에는 다음과 같은 단계가 포함될 수 있으며, 즉 먼저 개방형 마스크판을 이용하고 플라즈마 증강 화학기상증착(PECVD) 방식으로 제1 무기 박막을 증착하여 제1 패키지층을 형성한다. 그리고 나서, 잉크젯 프린팅 공정을 이용하여 제1 패키지층에서 잉크젯으로 유기 재료를 인쇄하고, 박막으로 고체화한 후 제2 패키지층을 형성한다. 그리고 나서, 개방형 마스크판을 이용하여 제2 무기 박막을 증착하여 제3 패키지층을 형성하고 제1 패키지층, 제2 패키지층, 제3 패키지층이 패키지층을 구성한다. 예시적 실시예에서, 제1 패키징층과 제3 패키징층은 규소 산화물(SiOx), 규소 질화물(SiNx), 탄화 규소(SiC), 탄소질화 규소(SiCN) 및 질소산화 규소(SiON) 중 임의의 하나 또는 다수를 사용할 수 있고, 단일층, 다수층 또는 복합층이 될 수 있으며, 제2 패키징층은 수지 재료를 사용하여 무기 재료/유기 재료/무기 재료의 적층 구조를 형성할 수 있으며, 유기 재료층은 두 무기 재료층 사이에 설치되어 있어 외부 수증기가 발광 구조층에 들어가지 못하게 보장할 수 있다.
예시적 실시 방식에서, 패키징층 제조가 완료되면 패터닝 공정을 통하여 다른 기판에서 컬러막층과 블랙 매트릭스를 제작하여 컬러막 덮개 판자를 형성할 수 있으며, 컬러막 덮개 판자의 표면에 실런트를 도포하고 컬러막 덮개 판자와 상술한 디스플레이 기판을 압합하여 도 5에 도시된 OLED 디스플레이 패널을 형성하며, 도 5에서는 단지 블랙 매트릭스(BM)만 도시되고 컬러막층은 도시되지 않으며, 블랙 매트릭스는 매트릭스로 배치된 다수의 개구부 영역을 가지고 있고, 컬러막층은 개구부 영역 내에 채워져 있다.
또 다른 예시적 실시 방식에서, 컬러막층과 블랙 매트릭스도 디스플레이 기판 위에서 제조될 수 있으며, 이때 컬러막층과 블랙 매트릭스는 음극이 형성된 이후, 패키지층이 형성되기 전에 제조될 수 있다. 블랙 매트릭스를 설치하는 것을 통하여 인접한 서브 픽셀 간의 광선 혼선을 효과적으로 방지하고 색상 혼합을 방지하여 디스플레이 효과를 높일 수 있다.
도 5 내지 도 26을 결합하면 각 서브 픽셀에서 제1 능동층(11), 제1 게이트 전극(12), 제1 소스 전극(13) 및 제1 드레인 전극(14)은 제1 트랜지스터(T1)를 구성하고, 제2 능동층(21), 제2 게이트 전극(22), 제2 소스 전극(23) 및 제2 드레인 전극(24)은 제2 트랜지스터(T2)를 구성하고, 제3 능동층(31), 제3 게이트 전극(32), 제3 소스 전극(33) 및 제3 드레인 전극(34)은 제3 트랜지스터(T3)를 구성하며, 제1 극판(41)과 제2 극판(42)은 제1 커패시터를 구성하고, 제2 극판(42)과 제3 극판(43)은 제2 커패시터를 구성하며, 제1 커패시터와 제2 커패시터는 병렬 구조로서 소재하는 서브 픽셀의 제2 게이트 전극(22)의 전위를 저장하는 것을 구현한다. 제1 서브 픽셀(P1)과 제2 서브 픽셀(P2) 중의 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제1 커패시터 및 제2 커패시터는 보상 신호선(S)에 상대하여 미러링 대칭이 되고, 제3 서브 픽셀(P3)과 제4 서브 픽셀(P4) 중의 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제1 커패시터 및 제2 커패시터는 보상 신호선(S)에 상대하여 미러링 대칭이 된다.
각 서브 픽셀에서 제1 게이트 전극(12)은 제1 스캔 신호선(G1)과 연결되고, 제1 소스 전극(13)은 데이터 신호선(D)과 연결되며, 제1 드레인 전극(14)은 소재하는 서브 픽셀의 제2 게이트 전극(22)과 연결된다. 제2 게이트 전극(22)은 소재하는 서브 픽셀의 제1 드레인 전극(14)과 연결되고, 제2 소스 전극(23)은 가로 방향 전원 연결선(52)을 통하여 제1 전원선(VDD)과 연결되며, 제2 드레인 전극(24)은 소재하는 서브 픽셀의 양극과 연결된다. 제3 게이트 전극(32)은 제2 스캔 신호선(G2)과 연결되고, 제3 소스 전극(33)은 보상 신호선(S)과 연결되며, 제3 드레인 전극(34)은 소재하는 서브 픽셀의 제2 드레인 전극(24)과 연결된다. 제1 극판(41)은 소재하는 서브 픽셀의 제2 드레인 전극(24) 및 제3 드레인 전극(34)과 연결되고, 제2 극판(42)은 소재하는 서브 픽셀의 제2 게이트 전극(22) 및 제1 드레인 전극(14)과 연결되며, 제3 극판(43)은 소재하는 서브 픽셀의 제2 드레인 전극(24) 및 제3 드레인 전극(34)과 연결된다. 양극(74)은 소재하는 서브 픽셀의 제2 드레인 전극(24)과 연결되며, 모든 서브 픽셀을 커버하는 음극(94)은 보조 연결 전극을 통하여 제2 전원선(VSS)과 연결됨으로써 양극(74)과 음극(94) 사이의 유기 발광층(92)이 소재하는 서브 픽셀의 제2 드레인 전극(24)의 전류에 응답하여 상응되는 밝기의 빛을 발하게 된다.
예시적 실시방식에서, 제1 전도층, 제2 전도층 및 제3 전도층은 금속 재료, 예를 들어 은(Ag), 동(Cu), 알루미늄(Al) 및 몰리브덴(Mo) 중 임의의 하나 또는 다수를 이용할 수 있거나, 또는 상술한 금속 재료, 예를 들어 알루미늄 네오디뮴 합금(AlNd) 또는 몰리브덴니오브 합금(MoNb)을 이용할 수 있으며, 단일층 구조이거나 또는 Mo/Cu/Mo와 같은 복합 구조가 될 수 있다. 제1 절연층, 제2 절연층, 제3 절연층 및 제4 절연층은 규소산화물(SiOx), 규소질화물(SiNx) 및 질소산화규소(SiON) 중 임의의 하나 또는 다수를 이용할 수 있으며, 단일층, 다수층 또는 복합층이 될 수 있다. 제1 절연층은 버퍼（Buffer）층이라고 하고, 기질의 항수산소 능력을 향상시키며, 제2 절연층은 게이트 절연(GI)층, 제3 절연층은 층간 절연(ILD)층, 제4 절연층은 둔화(PVX) 층이라고 한다. 제2 절연층의 두께는 제3 절연층의 두께보다 작고, 제1 절연층의 두께는 제2 절연층과 제3 절연층의 두께의 합보다 작으며, 절연 효과를 보장하는 전제 하에서 저장 커패시터의 용량을 향상시킨다. 플랫층은 유기 재료를 사용할 수 있고, 투명 전도 박막은 산화 인듐 주석(ITO) 또는 산화 인듐 아연(IZO)을 사용할 수 있으며, 픽셀 정의층은 폴리아미드, 아크릴 또는 폴리에틸렌 테레프탈레이트를 사용할 수 있다. 음극은 마그네슘(Mg), 은(Ag), 알루미늄(Al), 구리(Cu), 리튬(Li) 중 임의의 하나 또는 다수를 이용하거나, 또는 상술한 금속 중 임의의 하나 또는 다수로 구성된 합금을 이용할 수 있다.
일부 가능한 실시 방식에서, 제1 절연층의 두께는 3,000 옹스트롬 내지 5,000 옹스트롬이며, 제2 절연층의 두께는 1,000 옹스트롬 내지 2,000 옹스트롬이며, 제3 절연층의 두께는 4,500 옹스트롬 내지 7,000 옹스트롬이며, 제4 절연층의 두께는 3,000 옹스트롬 내지 5,000 옹스트롬이다. 제1 전도층의 두께는 80옹스트롬 내지 1200 옹스트롬이고, 제2 전도층두께는 3000 옹스트롬 내지 5000 옹스트롬이며, 제3 전도층의 두께는 3000 옹스트롬 내지 9000 옹스트롬이다.
예시적 실시 방식에서, 반도체층은 인듐과 주석을 포함하는 산화물, 텅스텐과 인듐을 포함하는 산화물, 텅스텐과 인듐과 아연을 포함하는 산화물, 티타늄과 인듐을 포함하는 산화물, 티타늄과 인듐과 주석을 포함하는 산화물, 인듐과 아연을 포함하는 산화물, 규소와 인듐과 주석을 포함하는 산화물, 인듐과 갈륨과 아연을 포함하는 산화물 등을 사용할 수 있다. 반도체층은 단일층일 수도 있거나, 또는 이중층일 수도 있거나, 또는 다수층일 수도 있다.
도 5 내지 도 26에 도시된 바와 같이 본 공개에서 제공하는 디스플레이 기판에는,
기길(10);
기질(10) 위에 설치되어 있는 제1 극판(41)과 보상 신호선(S)을 포함하는 제1 전도층;
제1 전도층을 커버하는 제1 절연층(61);
제1 절연층(61) 위에 설치되어 있는 제1 능동층(11), 제2 능동층(21) 및 제3 능동층(31)을 포함하는 반도체층;
제2 절연층(62), 및 제2 절연층(62) 위에 설치되어 있는 제1 스캔 신호선(G1), 제2 스캔 신호선(G2), 제2 극판(42), 세로 방향 전원 연결선(51), 가로 방향 전원 연결선(52), 보조 전원선(53), 제1 게이트 전극(12), 제2 게이트 전극(22) 및 제3 게이트 전극(32)을 포함하며, 제2 절연층(62)이 제2 전도층의 패턴과 동일하며; 제2 극판(42)의 기질(10)에서의 정투영과 제1 극판(41)의 기질(10)에서의 정투영이 중첩 영역이 존재하며, 제2 극판(42)과 제1 극판(41)이 제1 커패시터를 형성하는 제2전도층;
제2 전도층을 커버하고, 위에 각각 다수의 통과홀을 설치되어 있는 제3 절연층(63);
제3 절연층(63) 위에 설치되어 있고, 제1 전원선(VDD), 제2 전원선(VSS), 데이터 신호선(D), 제3 스캔 연결선(54), 제1 소스 전극(13), 제1 드레인 전극(14), 제2 소스 전극(23), 제2 드레인 전극(24), 제3 소스 전극(33), 제3 드레인 전극(34) 및 제3 극판(43)을 포함하며, 제1 전원선(VDD)은 1제1 1통과홀(V11)을 통하여 세로 방향 전원 연결선(51) 및 가로 방향 전원 연결선(52)과 연결되며, 제2 전원선(VSS)은 제7 통과홀(V7)을 통하여 보조 전원선(53)과 연결되며, 제1 소스 전극(13)은 데이터 신호선(D)과 일체형 구조이며, 제2 소스 전극(23)은 제3 통과홀(V3)을 통하여 제2 능동층(21)의 일단과 연결되고, 제3 소스 전극(33)은 제8 통과홀(V8)을 통하여 보상 신호선(S)과 연결되며, 제1 드레인 전극(14)은 제9 통과홀(V9)을 통하여 제2 게이트 전극(22) 및 제2 극판(42)과 연결되며, 제2 드레인 전극(24), 제3 드레인 전극(34) 및 제3 극판(43)은 서로 연결되는 일체형 구조이며, 제3 극판(43)은 제10 통과홀(V10)을 통하여 제1 극판(41)과 연결되고, 제3 극판(43)의 기질(10)에서의 정투영과 제2 극판(42)의 기질(10)에서의 정투영이 중첩 영역이 존재하며, 제2 극판(42)과 제3 극판(43)은 제2 커패시터를 형성하는 제3전도층;
제3 전도층을 커버하고, 그 위에 각각 다수의 통과홀을 설치되어 있는 제4 절연층(64)과 플랫층(65);
플랫층(65) 위에 설치되어 있는 양극(74)과 보조 연결 전극, 양극(74)은 적층된 제1 양극(70), 제2 양극(71) 및 제3 양극(72)을 포함하고, 보조 연결 전극은 적층된 제1 연결 전극(81), 제2 연결 전극(82) 및 제3 연결 전극(83)을 포함하며, 제1 양극(70)은 제16 통과홀(V16)을 통하여 제2 트랜지스터의 드레인 전극과 연결되고, 제1 연결 전극(81)은 제7 통과홀(V17)을 통하여 제2 전원선(VSS)과 연결되며;
플랫층(65)에 설치되어 있는 픽셀 정의층(91), 픽셀 정의층(91)은 각 서브 픽셀에 양극을 노출시키는 제1 픽셀 개구부를 제한하며, 픽셀 정의층(91)은 제2 전원선(VSS)에 보조 연결 전극을 노출시키는 제2 보조 전극 개구부를 제한하며;
제1 픽셀 개구부 영역 내에 설치되어 있는 유기 발광층(92) 및 제2 보조 전극 개구부 영역 내에 설치되어 있는 유기 발광 블록, 유기 발광층(92)은 양극과 연결되고, 유기 발광 블록은 유기 발광층(92)과 격리적으로 설치되어 있으며;
음극(94), 디스플레이 영역(100)의 음극(94)은 유기 발광층(92)과 연결되고, 투명 영역의 음극은 보조 연결 전극을 통하여 제2 전원선(VSS)과 연결되며;
상술한 구조를 커버하는 패키지층이 포함된다.
본 공개의 실시예의 디스플레이 기판은 제1 스캔 연결선 및 제2 스캔 연결선 중 적어도 하나와 구동 회로층 중의 다른 신호선 사이에 단락 고장점이 발생할 상황, 레이저 절단을 통하여 단락 고장점 양쪽의 제1 스캔 연결선 및 제2 스캔 연결선 중 적어도 하나를 절단하여 단락 고장을 복원한다. 예시적으로, 도 27에 도시된 바와 같이, 데이터 신호선과 제1 스캔 연결선의 적층 위치에 단락 고장점이 발생할 상황하에서, 레이저 절단을 통하여 단락 고장점 양쪽의 제1 스캔 연결선을 절단하여 단락 고장을 복원할 수 있다.
본 공개의 실시예의 디스플레이 기판은 도 28에 도시된 바 같이, 어떤 서브 양극 블록과 구동 회로층 중의 다른 신호선 사이에 단락 고장점이 발생했을 때 레이저를 통하여 연결 구조 중의 제1 연결 전극의 해당 서브 양극 블록의 한쪽에 위치하는 위치를 절단할 수 있음으로써 해당 서브 양극 블록에 대응되는 서브 픽셀 중의 다른 서브 양극 블록은 구동 트랜지스터와 전기적으로 연결될 수 있으며, 해당 서브 양극 블록은 부유되어 단락 고장을 복원하게 한다.
본 공개에 도시된 구조 및 이의 제조 과정은 단지 예시일 뿐이며, 예시적 실시 방식에서, 실제 필요에 따라 해당 구조를 변경하고 패터닝 공정을 추가시키거나 감소시킬 수 있다. 예를 들어, 디스플레이 영역에는 또한 세 개의 서브 픽셀이 포함될 수 있다. 또 예를 들면, 픽셀 구동 회로는 5T1C 또는 7T1C가 될 수 있다. 또 예를 들어, 막층 구조에는 또한 다른 전극 또는 도선이 설치될 수도 있으며, 본 공개는 이에 대하여 제한하지 않는다.
위의 설명한 디스플레이 기판의 구조와 제조 흐름을 통하여 알 수 있는 바와 같이, 본 공개에서 제공하는 디스플레이 기판은 디스플레이 영역에서 제1 스캔 신호선과 제2 스캔 신호선을 각각 대응되는 스캔 연결선과 환형 권선 설계를 수행하고, 또한 제1 스캔 신호선과 제2 스캔 신호선의 환형 권선 위치는 제1 전원선과 제2 전원선을 피하는 것을 통하여 전원선과 다른 신호선의 중첩 면적이 비교적 커서 제품 양률에 영향을 끼치기 쉬운 문제는 피하며, 복원의 기능을 구현하는 조건 하에서 신호선 사이의 교차（Cross）점을 최소로 최적화하여 제품의 양률을 향상시켜 투명한 디스플레이 제품을 위하여 기술 지원을 제공한다.
본 공개에서 제공하는 디스플레이 기판은 금속 산화물 재료의 제2 극판을 저장 커패시터의 극판으로 이용하는 것을 통하여 제2 극판은 각각 제1 전도층 중의 제1 극판 및 제3 전도층 중의 제3 극판과 저장 커패시터를 형성하며, 제1 극판과 제3극판은 동일한 전위를 가지며, 제2 극판은 제1 극판 및 제3 극판과 다른 전위를 가지므로 제1 극판, 제2 극판 및 제3 극판 사이에 두 개의 병렬된 저장 커패시터가 형성되어 저장 커패시터의 용량을 효과적으로 증대시켜 고해상도 디스플레이 구현에 유리하다.
본 공개의 제조 공정은 종래의 완성된 제조 장비를 이용하여 바로 구현될 수 있으며, 종래 공정에 대한 개선이 적어 종래 제조 공정과 잘 호환될 수 있으며, 공정 구현이 간단하고 구현이 용이하며, 생산 효율이 높고 생산 원가가 낮으며 양품률이 높다. 본 공개 설계를 통하여 서브 픽셀 내 복원을 수행할 수 있고, 제품 양율이 2배 이상 향상된다.
예시적 실시 방식에서, 본 공개의 디스플레이 기판은 픽셀 구동 회로를 가진 디스플레이 장치에 적용될 수 있으며, 예를 들어 OLED, 양자점 디스플레이(QLED), 발광 다이오드 디스플레이(Micro LED 또는 Mini LED) 또는 양자점 발광 다이오드 디스플레이(QDLED) 등이며, 본 공개는 여기에 대하여 제한하지 않는다.
본 공개의 예시적 실시예는 또한 디스플레이 기판의 제조 방법을 제공하며, 디스플레이 기판은 다수의 서브 픽셀을 포함할 수 있으며; 상기 제조 방법에는
기질에서 다수의 디스플레이 유닛이 형성되며, 적어도 하나의 상기 디스플레이 유닛은 디스플레이 영역과 투명 영역을 포함하며, 적어도 하나의 상기 디스플레이 영역에 제1 방향으로 제1 전원선과 제2 전원선이 설치되 있고, 상기 제1 전원선과 제2 전원선이 제2 방향으로 연장되며, 적어도 하나의 상기 디스플레이 영역에 상기 제2 방향으로 제1 스캔 신호선, 제2 스캔 신호선, 제2 스캔 연결선 및 제1 스캔 연결선이 설치되어 있으며, 상기 제2 스캔 연결선은 상기 제2 스캔 신호선과 서로 연결되어 제1 환형 구조가 되며, 적어도 하나의 상기 디스플레이 영역의 상기 제1 스캔 신호선과 상기 제1 스캔 연결선 사이에 제3 스캔 연결선이 설치되어 있으며, 상기 제3 스캔 연결선, 제1 스캔 연결선 및 제1 스캔 신호선은 서로 연결되어 제2 환형 구조가 되며, 상기 제1 방향과 상기 제2 방향이 교차하며; 상기 제1 환형 구조의 기질에서의 정투영과 상기 제1 전원선 및 제2 전원선의 기질에서의 정투영은 중첩 영역이 존재하지 않으며; 상기 제2 환형 구조의 기질에서의 정투영과 상기 제1 전원선 및 제2 전원선의 기질에서의 정투영은 중첩 영역이 존재하지 않는 것이 포함될 수 있다.
본 공개에 공개된 실시 방식이 위에서 설명된 바와 같지만 상기 내용은 단지 본 공개를 이해하기 위하여 사용하는 실시 방식일 뿐, 본 발명에 대하여 제한하지 않는다. 본 발명의 속하는 기술분야에서 통상의 지식을 가진 자라면 본 출원이 개시된 보호 범위 내에서 얼마든지 다양하게 변경하여 실시할 수 있을 것이며, 이는 본 출원의 보호범위 내에 포함되어야 한다. 그러므로 본 출원의 보호 범위는 청구항의 보호 범위를 기준으로 하여야 한다.
Claims (15)
- 디스플레이 기판에 있어서,
기질 및 상기 기질에 설치되어 있는 다수의 디스플레이 유닛을 포함하며, 상기 디스플레이 유닛은 디스플레이 영역과 투명 영역을 포함하며, 상기 디스플레이 영역은 다수의 서브 픽셀을 포함하며;
상기 디스플레이 영역에 제1 방향으로 제1 전원선과 제2 전원선이 설치되어 있고, 상기 제1 전원선과 제2 전원선이 제2 방향으로 연장되며, 상기 디스플레이 영역에 상기 제2 방향으로 제1 스캔 신호선, 제2 스캔 신호선, 제2 스캔 연결선 및 제1 스캔 연결선이 설치되어 있으며, 상기 제2 스캔 연결선은 상기 제2 스캔 신호선과 서로 연결되어 제1 환형 구조가 되며, 상기 디스플레이 영역의 상기 제1 스캔 신호선과 상기 제1 스캔 연결선 사이에 제3 스캔 연결선이 설치되어 있으며, 상기 제3 스캔 연결선, 제1 스캔 연결선 및 제1 스캔 신호선은 서로 연결되어 제2 환형 구조가 되며, 상기 제1 방향과 상기 제2 방향이 교차하며;
상기 제1 환형 구조의 기질에서의 정투영과 상기 제1 전원선 및 제2 전원선의 기질에서의 정투영이 중첩되지 않으며; 상기 제2 환형 구조의 기질에서의 정투영과 상기 제1 전원선 및 제2 전원선의 기질에서의 정투영이 중첩되지 않는 것을 특징으로 하는 디스플레이 기판. - 제1항에 있어서,
상기 제1 환형 구조의 기질에서의 정투영은 상기 제2 환형 구조의 기질에서의 정투영과 중첩되지 않고, 상기 제2 환형 구조의 기질에서의 정투영은 상기 제1 환형 구조의 기질에서의 정투영을 포과하는 것을 특징으로 하는 디스플레이 기판. - 제1항에 있어서,
상기 디스플레이 기판에 수직인 방향에서, 상기 서브 픽셀은 상기 기질에 설치되어 있는 구동 회로층 및 상기 구동 회로층의 상기 기질로부터 떨어진 한쪽에 설치되어 있는 발광 구조층을 포함하며, 상기 구동 회로층은 제1 전도층, 반도체층, 제2 전도층 및 제3 전도층을 포함하며;
상기 제1 전도층은 보상 신호선과 제1 극판을 포함하며, 상기 반도체층은 다수의 트랜지스터의 능동층을 포함하고, 상기 제2 전도층은 상기 제1스캔 신호선, 상기 제2 스캔 신호선, 상기 제1 스캔 연결선, 상기 제2 스캔 연결선, 제2 극판 및 다수의 트랜지스터의 게이트 전극을 포함하며, 상기 제3 전도층은 상기 제1 전원선, 상기 제2 전원선, 상기 제3 스캔 연결선, 데이터 신호선 및 다수의 트랜지스터의 소스 전극 및 드레인 전극을 포함하며, 상기 제2 극판의 기질에서의 정투영과 상기 제1 극판의 기질에서의 정투영이 중첩 영역이 존재하여 제1 커패시터를 형성하며;
상기 제2 스캔 연결선과 상기 제2 스캔 신호선은 서로 연결되어 일체형 구조가 되며;
상기 제3 스캔 연결선은 통과홀을 통하여 각각 상기 제1 스캔 연결선 및 상기 제1 스캔 신호선과 전기적으로 연결되는 것을 특징으로 하는 디스플레이 기판. - 제1항에 있어서,
적어도 하나의 상기 서브 픽셀은 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제1 커패시터를 포함하며, 상기 제1 커패시터는 제1 극판과 제2 극판을 포함하며,
상기 제1 트랜지스터의 게이트 전극은 상기 제1 스캔 신호선과 전기적으로 연결되고, 상기 제1 트랜지스터의 제1 극은 데이터 신호선과 전기적으로 연결되고, 상기 제1 트랜지스터의 제2 극은 상기 제2 트랜지스터의 게이트 전극과 전기적으로 연결되며, 상기 제2 트랜지스터의 제1 극은 상기 제1 전원선과 전기적으로 연결되고, 상기 제2 트랜지스터의 제2 극은 유기 전계 발광 다이오드의 제1 극과 전기적으로 연결되며, 상기 제3 트랜지스터의 게이트 전극은 상기 제2 스캔 신호선과 전기적으로 연결되고, 상기 제3 트랜지스터의 제1 극은 보상 신호선과 전기적으로 연결되고, 상기 제3 트랜지스터의 제2 극은 상기 제2 트랜지스터의 제2 극과 전기적으로 연결되며, 상기 유기 전계 발광 다이오드의 제2 극은 상기 제2 전원선과 전기적으로 연결되며; 상기 제1 극판은 상기 제2 트랜지스터의 제2 극과 전기적으로 연결되고, 상기 제2 극판은 상기 제2 트랜지스터의 게이트 전극과 전기적으로 연결되는 것을 특징으로 하는 디스플레이 기판. - 제1항에 있어서,
상기 다수의 서브 픽셀은 제1 서브 픽셀, 제2 서브 픽셀, 제3 서브 픽셀 및 제4 서브 픽셀을 포함하며, 상기 제1 방향에서 상기 제1 서브 픽셀과 상기 제2 서브 픽셀이 교체하게 배치되어 제1 행을 형성하고, 상기 제3 서브 픽셀과 상기 제4 서브 픽셀이 교체하게 배치되어 제2 행을 형성하며; 상기 제2 방향에서, 상기 제1 서브 픽셀과 제3 서브 픽셀이 교체하게 배치되어 제1 열을 형성하고, 상기 제2 서브 픽셀과 제4 서브 픽셀이 교체하게 배치되어 제2 열을 형성하며;
상기 제1 스캔 연결선과 제2 스캔 연결선은 상기 제1 서브 픽셀과 제2 서브 픽셀에 위치하고, 상기 제1 스캔 신호선과 제2 스캔 신호선은 상기 제3 서브 픽셀과 제4 서브 픽셀에 위치하는 것을 특징으로 하는 디스플레이 기판. - 제5항에 있어서,
적어도 하나의 상기 서브 픽셀은 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터를 포함하며, 상기 제1 트랜지스터는 제1 능동층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하고, 상기 제2 트랜지스터는 제2 능동층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하며, 상기 제3 트랜지스터는 제3 능동층, 제3 게이트 전극, 제3 소스 전극 및 제3 드레인 전극을 포함하며;
상기 제2 스캔 신호선과 제3 서브 픽셀 및 제4 서브 픽셀 중의 제3 능동층이 서로 중첩되는 영역을 상기 제3 서브 픽셀과 제4 서브 픽셀 중의 제3게이트 전극으로 하며; 상기 제2 스캔 연결선과 상기 제1 서브 픽셀 및 제2 서브 픽셀 중의 제3 능동층이 중첩되는 영역을 상기 제1 서브 픽셀과 제2 서브 픽셀 중의 제3 게이트 전극으로 하며;
상기 제1 스캔 신호선과 상기 제3 서브 픽셀 및 제4 서브 픽셀 중의 제1 능동층이 중첩되는 영역을 상기 제3 서브 픽셀과 제4 서브 픽셀 중의 제1게이트 전극으로 하며; 제1 스캔 연결선과 상기 제1 서브 픽셀 및 제2 서브 픽셀 중의 제1 능동층이 중첩되는 영역을 상기 제1 서브 픽셀과 제2 서브 픽셀 중의 제1 게이트 전극으로 하는 것을 특징으로 하는 디스플레이 기판. - 제6항에 있어서,
적어도 하나의 상기 디스플레이 영역에는 또한 하나의 보상 신호선을 포함하며, 상기 보상 신호선은 제2 방향으로 연장되며;
상기 제1 서브 픽셀과 제2 서브 픽셀 중의 제1 게이트 전극, 제2 게이트 전극 및 제3 게이트 전극은 수직축에 상대하여 미러링 대칭이 되고, 상기 제3 서브 픽셀과 제4 서브 픽셀의 제1 게이트 전극, 제2 게이트 전극 및 제3 게이트 전극은 수직축에 상대하여 미러링 대칭이 되며, 상기 수직축은 상기 보상 신호선인 것을 특징으로 하는 디스플레이 기판. - 제7항에 있어서,
상기 보상 신호선에 제1 방향 및 제1 방향의 반대 방향으로 볼록된 보상 연결선이 설치되어 있으며;
상기 보상 연결선은 상기 제1 서브 픽셀과 제3 서브 픽셀이 인접한 위치 및 상기 제2 서브 픽셀과 제4 서브 픽셀이 인접한 위치에 위치하며;
상기 보상 연결선은 통과홀을 통하여 상기 제3 트랜지스터의 제3 소스 전극과 전기적으로 연결되는 것을 특징으로 하는 디스플레이 기판. - 제8항에 있어서,
상기 제1 서브 픽셀 내지 상기 제4 서브 픽셀 중의 제3 능동층은 모두 상기 보상 연결선에 가까운 위치에 설치되어 있으며, 또한 상기 제3 능동층의 기질에서의 정투영과 상기 보상 연결선의 기질에서의 정투영이 중첩 영역이 존재하는 것을 특징으로 하는 디스플레이 기판. - 제8항에 있어서,
상기 제1 서브 픽셀 중의 제3 능동층과 상기 제3 서브 픽셀 중의 제3 능동층이 서로 연결되는 일체형 구조이고, 상기 제2 서브 픽셀 중의 제3 능동층과 상기 제4 서브 픽셀 중의 제3 능동층이 서로 연결되는 일체형 구조인 것을 특징으로 하는 디스플레이 기판. - 제6항에 있어서,
적어도 하나의 상기 서브 픽셀은 또한 제1 커패시터를 포함하며, 상기 제1 커패시터는 상대적으로 설치되어 있는 제1 극판과 제2 극판을 포함하며, 상기 제2 게이트 전극은 상기 제2 능동층에 크로스하여 설치되어 있으며, 또한 상기 제2 극판과 서로 연결되어 일체형 구조가 되는 것을 특징으로 하는 디스플레이 기판. - 제11항에 있어서,
상기 제1 서브 픽셀 중의 제1 극판의 상기 제3 서브 픽셀에 가깝고 또한 제2 서브 픽셀로부터 떨어진 한쪽에 제1 개구부가 설치되어 있으며; 상기 제2 서브 픽셀 중의 제1 극판의 상기 제4 서브 픽셀에 가깝고 또한 상기 제1 서브 픽셀로부터 떨어진 한쪽에도 상기 제1 개구부가 설치되어 있으며;
상기 제3 서브 픽셀 중의 제1 극판의 상기 제1 서브 픽셀에 가깝고 또한 상기 제4 서브 픽셀에 가까운 한쪽에 제2 개구부가 설치되어 있으며; 상기 제4 서브 픽셀 중의 제1 극판의 상기 제2 서브 픽셀에 가깝고 또한 상기 제3 서브 픽셀에 가까운 한쪽에도 상기 제2 개구부가 설치되어 있으며;
상기 제1 서브 픽셀과 제2 서브 픽셀 중의 제1 능동층은 상기 제1 개구부에 가까운 위치에 설치되어 있고, 상기 제3 서브 픽셀과 제4 서브 픽셀 중의 제1 능동층은 상기 제2 개구부에 가까운 위치에 설치되어 있는 것을 특징으로 하는 디스플레이 기판. - 제11항에 있어서,
적어도 하나의 상기 서브 픽셀은 또한 제2 커패시터를 포함하며, 상기 제2 커패시터는 상대적으로 설치되어 있는 제2 극판과 제3 극판을 포함하며, 상기 제3 극판의 기질에서의 정투영과 상기 제2 극판의 기질에서의 정투영이 중첩 영역이 존재하며, 상기 제3 극판은 통과홀을 통하여 상기 제1 극판과 전기적으로 연결되는 것을 특징으로 하는 디스플레이 기판. - 디스플레이 장치에 있어서,
제1항 내지 제13항 중 어느 한 항의 상기 디스플레이 기판이 포함되는 것을 특징으로 하는 디스플레이 장치. - 디스플레이 기판의 제조 방법에 있어서,
기질에서 다수의 디스플레이 유닛이 형성되며, 상기 디스플레이 유닛은 디스플레이 영역과 투명 영역을 포함하며, 상기 디스플레이 영역에 제1 방향으로 제1 전원선과 제2 전원선이 설치되어 있고, 상기 제1 전원선과 제2 전원선이 제2 방향으로 연장되며, 상기 디스플레이 영역에 상기 제2 방향으로 제1 스캔 신호선, 제2 스캔 신호선, 제2 스캔 연결선 및 제1 스캔 연결선이 설치되어 있으며, 상기 제2 스캔 연결선은 상기 제2 스캔 신호선과 서로 연결되어 제1 환형 구조가 되며, 상기 디스플레이 영역의 상기 제1 스캔 신호선과 상기 제1 스캔 연결선 사이에 제3 스캔 연결선이 설치되어 있으며, 상기 제3 스캔 연결선, 제1 스캔 연결선 및 제1 스캔 신호선은 서로 연결되어 제2 환형 구조가 되며, 상기 제1 방향과 제2 방향이 교차하며; 상기 제1 환형 구조의 기질에서의 정투영과 상기 제1 전원선 및 제2 전원선의 기질에서의 정투영이 중첩되지 않으며; 상기 제2 환형 구조의 기질에서의 정투영과 상기 제1 전원선 및 제2 전원선의 기질에서의 정투영이 중첩되지 않는 것을 특징으로 하는 디스플레이 기판의 제조 방법.
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