JP2024528352A - 表示基板及びその製造方法、表示装置 - Google Patents
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Abstract
表示基板及びその製造方法、表示装置であり、表示基板は複数の表示ユニットを備え、表示ユニットは表示領域と透明領域とを備え、表示領域は第1方向に第1電源線と第2電源線とが設けられ、第2方向に第1走査信号線と、第2走査信号線と、第2走査接続線と、第1走査接続線とが設けられ、第2走査接続線と第2走査信号線とは接続されて第1リング構造となり、表示領域は更に第3走査接続線が設けられ、第3走査接続線と第1走査接続線と第1走査信号線とは接続されて第2リング構造となり、第1リング構造、第1電源線、及び第2電源線のベース基板における正投影はオーバーラップせず、第2リング構造、第1電源線、及び第2電源線のベース基板における正投影はオーバーラップしない。
Description
関連出願への相互参照
本願は、2021年6月30日にCNIPAに提出された、出願番号が202121504315.1である中国特許出願の優先権、及び、2021年8月17日にCNIPAに提出された、出願番号が2021109448352である中国特許出願の優先権を主張し、その内容はここにおいて引用によって組み込まれる。
本願は、2021年6月30日にCNIPAに提出された、出願番号が202121504315.1である中国特許出願の優先権、及び、2021年8月17日にCNIPAに提出された、出願番号が2021109448352である中国特許出願の優先権を主張し、その内容はここにおいて引用によって組み込まれる。
本開示の実施例は表示技術分野に関するが、これには限らず、特に表示基板及びその製造方法、表示装置に関する。
有機発光ダイオード(Organic Light Emitting Diode、OLEDと略称される)は能動発光型表示装置であり、発光、超薄、広視野角、高輝度、高コントラスト、低消費電力、極めて高反応速度等の利点を有する。駆動方式の違いによって、OLEDはパッシブマトリクス駆動(Passive Matrix、PMと略称される)型とアクティブマトリクス駆動(Active Matrix、AMと略称される)型の2種類に分けることができ、ここにおいてAMOLEDは電流ドライバであり、独立した薄膜トランジスタ(Thin Film Transistor、TFTと略称される)を用いて各サブ画素を制御し、各サブ画素はいずれも連続的に且つ独立して発光を駆動することができる。
表示技術の発展につれて、OLED技術はますます透明表示に応用されている。透明表示は表示技術における1つの個性化した重要な表示分野であり、透明な状態で画像表示を行うことを指し、視聴者は表示装置の中の映像を見ることができるだけでなく、表示装置の背後の光景を見ることもでき、仮想現実(Virtual Reality、VRと略称される)と拡張現実(Augmented Reality、ARと略称される)と3D表示機能を実現することができる。AMOLED技術が採用された透明表示装置では通常、各画素を表示領域と透明領域に区画し、表示領域に画素駆動回路と発光素子を設けて画像表示を実現し、透明領域において光線透過を実現する。
以下は本文が詳細に説明するテーマについての概説である。本概説は特許請求の保護範囲を制限するためのものではない。
本開示の実施例は表示基板を提供し、ベース基板と、前記ベース基板に設けられる複数の表示ユニットとを備え、前記表示ユニットは表示領域と透明領域とを備え、前記表示領域は複数のサブ画素を備え、前記表示領域は第1方向に第1電源線と第2電源線とが設けられ、前記第1電源線及び第2電源線は第2方向に延伸し、前記表示領域は前記第2方向に第1走査信号線と、第2走査信号線と、第2走査接続線と、第1走査接続線とが設けられ、前記第2走査接続線と前記第2走査信号線とは互いに接続されて第1リング構造となり、前記表示領域は前記第1走査信号線と前記第1走査接続線との間に第3走査接続線が設けられ、前記第3走査接続線と第1走査接続線と第1走査信号線とは互いに接続されて第2リング構造となり、前記第1方向と前記第2方向とは交差し、前記第1リング構造のベース基板における正投影は、前記第1電源線及び第2電源線のベース基板における正投影とオーバーラップせず、前記第2リング構造のベース基板における正投影は、前記第1電源線及び第2電源線のベース基板における正投影とオーバーラップしない。
例示的な実施形態では、前記第1リング構造のベース基板における正投影は、前記第2リング構造のベース基板における正投影とオーバーラップせず、前記第2リング構造のベース基板における正投影は前記第1リング構造のベース基板における正投影を包む。
例示的な実施形態では、前記表示基板に垂直な方向において、前記サブ画素は、前記ベース基板に設けられる駆動回路層と、前記駆動回路層の前記ベース基板から離れる側に設けられる発光構造層とを備え、前記駆動回路層は第1導電層と、半導体層と、第2導電層と、第3導電層とを備え、前記第1導電層は補償信号線と第1極板とを備え、前記半導体層は複数のトランジスタのアクティブ層を備え、前記第2導電層は前記第1走査信号線と、前記第2走査信号線と、前記第1走査接続線と、前記第2走査接続線と、第2極板と、複数のトランジスタのゲート電極とを備え、前記第3導電層は前記第1電源線と、前記第2電源線と、前記第3走査接続線と、データ信号線と、複数のトランジスタのソース電極及びドレイン電極とを備え、前記第2極板のベース基板における正投影と前記第1極板のベース基板における正投影とはオーバーラップ領域が存在し、それによって第1コンデンサが形成され、前記第2走査接続線と前記第2走査信号線とは互いに接続されて一体構造となり、前記第3走査接続線は、スルーホールを介して前記第1走査接続線及び前記第1走査信号線にそれぞれ電気的に接続される。
例示的な実施形態では、少なくとも1つの前記サブ画素は、第1トランジスタと、第2トランジスタと、第3トランジスタと、第1コンデンサとを備え、前記第1コンデンサは第1極板と第2極板とを備え、前記第1トランジスタのゲート電極は前記第1走査信号線に電気的に接続され、前記第1トランジスタの第1極はデータ信号線に電気的に接続され、前記第1トランジスタの第2極は前記第2トランジスタのゲート電極に電気的に接続され、前記第2トランジスタの第1極は前記第1電源線に電気的に接続され、前記第2トランジスタの第2極は有機エレクトロルミネッセンスダイオードの第1極に電気的に接続され、前記第3トランジスタのゲート電極は前記第2走査信号線に電気的に接続され、前記第3トランジスタの第1極は補償信号線に電気的に接続され、前記第3トランジスタの第2極は前記第2トランジスタの第2極に電気的に接続され、前記有機エレクトロルミネッセンスダイオードの第2極は前記第2電源線に電気的に接続され、前記第1極板は前記第2トランジスタの第2極に電気的に接続され、前記第2極板は前記第2トランジスタのゲート電極に電気的に接続される。
例示的な実施形態では、前記複数のサブ画素は第1サブ画素、第2サブ画素、第3サブ画素、及び第4サブ画素を含み、前記第1方向において前記第1サブ画素と前記第2サブ画素とが交互に配列して第1行を形成し、前記第3サブ画素と前記第4サブ画素とが交互に配列して第2行を形成し、前記第2方向において前記第1サブ画素と第3サブ画素とが交互に配列して第1列を形成し、前記第2サブ画素と第4サブ画素とが交互に配列して第2列を形成し、前記第1走査接続線及び第2走査接続線は前記第1サブ画素及び第2サブ画素に位置し、前記第1走査信号線及び第2走査信号線は前記第3サブ画素及び第4サブ画素に位置する。
例示的な実施形態では、少なくとも1つの前記サブ画素は第1トランジスタと、第2トランジスタと、第3トランジスタとを備え、前記第1トランジスタは第1アクティブ層と、第1ゲート電極と、第1ソース電極と、第1ドレイン電極とを備え、前記第2トランジスタは第2アクティブ層と、第2ゲート電極と、第2ソース電極と、第2ドレイン電極とを備え、前記第3トランジスタは第3アクティブ層と、第3ゲート電極と、第3ソース電極と、第3ドレイン電極とを備え、前記第2走査信号線と第3サブ画素及び第4サブ画素における第3アクティブ層とが重複する領域は、前記第3サブ画素及び第4サブ画素における第3ゲート電極とされ、前記第2走査接続線と前記第1サブ画素及び第2サブ画素における第3アクティブ層とが重複する領域は、前記第1サブ画素及び第2サブ画素における第3ゲート電極とされ、前記第1走査信号線と前記第3サブ画素及び第4サブ画素における第1アクティブ層とが重複する領域は、前記第3サブ画素及び第4サブ画素における第1ゲート電極とされ、第1走査接続線と前記第1サブ画素及び第2サブ画素における第1アクティブ層とが重複する領域は、前記第1サブ画素及び第2サブ画素における第1ゲート電極とされる。
例示的な実施形態では、少なくとも1つの前記表示領域は更に1本の補償信号線を備え、前記補償信号線は第2方向に延伸し、前記第1サブ画素と第2サブ画素における第1ゲート電極、第2ゲート電極、及び第3ゲート電極とは垂直軸に対して鏡像対称であり、前記第3サブ画素と第4サブ画素における第1ゲート電極、第2ゲート電極、及び第3ゲート電極とは垂直軸に対して鏡像対称であり、前記垂直軸は前記補償信号線である。
例示的な実施形態では、前記補償信号線に、第1方向及び第1方向の反対方向に突出する補償接続線が設けられ、前記補償接続線は、前記第1サブ画素と第3サブ画素とが隣接する位置、及び前記第2サブ画素と第4サブ画素とが隣接する位置に位置し、前記補償接続線はスルーホールを介して前記第3トランジスタの第3ソース電極に電気的に接続される。
例示的な実施形態では、前記第1サブ画素~前記第4サブ画素における第3アクティブ層はいずれも前記補償接続線に近い位置に設けられ、そして前記第3アクティブ層のベース基板における正投影と前記補償接続線のベース基板における正投影とは重複領域が存在する。
例示的な実施形態では、前記第1サブ画素における第3アクティブ層と前記第3サブ画素における第3アクティブ層とは互いに接続される一体構造であり、前記第2サブ画素における第3アクティブ層と前記第4サブ画素における第3アクティブ層とは互いに接続される一体構造である。
例示的な実施形態では、少なくとも1つの前記サブ画素は更に第1コンデンサを備え、前記第1コンデンサは対向に設置された第1極板と第2極板とを備え、前記第2ゲート電極は前記第2アクティブ層に跨って設けられ、且つ前記第2極板と互いに接続されて一体構造となる。
例示的な実施形態では、前記第1サブ画素における第1極板は、前記第3サブ画素に近く且つ前記第2サブ画素から離れる側に第1開口が設けられ、前記第2サブ画素における第1極板も、前記第4サブ画素に近く且つ前記第1サブ画素から離れる側に前記第1開口が設けられ、前記第3サブ画素における第1極板は、前記第1サブ画素に近く且つ前記第4サブ画素に近い側に第2開口が設けられ、前記第4サブ画素における第1極板も、前記第2サブ画素に近く且つ前記第3サブ画素に近い側に前記第2開口が設けられ、前記第1サブ画素及び第2サブ画素における第1アクティブ層は前記第1開口に近い位置に設けられ、前記第3サブ画素及び第4サブ画素における第1アクティブ層は前記第2開口に近い位置に設けられる。
例示的な実施形態では、少なくとも1つの前記サブ画素は更に第2コンデンサを備え、前記第2コンデンサは対向に設置された第2極板と第3極板とを備え、前記第3極板のベース基板における正投影と前記第2極板のベース基板における正投影とはオーバーラップ領域が存在し、前記第3極板はスルーホールを介して前記第1極板に電気的に接続される。
本開示の実施例は更に表示装置を提供し、上記の表示基板を備える。
本開示の実施例は更に表示基板の製造方法を提供し、ベース基板において複数の表示ユニットを形成し、前記表示ユニットは表示領域と透明領域とを備え、前記表示領域は第1方向に第1電源線と第2電源線とが設けられ、前記第1電源線及び第2電源線は第2方向に延伸し、前記表示領域は前記第2方向に第1走査信号線と、第2走査信号線と、第2走査接続線と、第1走査接続線とが設けられ、前記第2走査接続線と前記第2走査信号線とは互いに接続されて第1リング構造となり、前記表示領域は前記第1走査信号線と前記第1走査接続線との間に第3走査接続線が設けられ、前記第3走査接続線と第1走査接続線と第1走査信号線とは互いに接続されて第2リング構造となり、前記第1方向と前記第2方向とは交差し、前記第1リング構造のベース基板における正投影は、前記第1電源線及び第2電源線のベース基板における正投影とオーバーラップせず、前記第2リング構造のベース基板における正投影は、前記第1電源線及び第2電源線のベース基板における正投影とオーバーラップしない、ことを含む。
添付図面及び詳細記述を読んで理解した後に、その他の態様を分かることができる。
図面は本開示の技術案をより理解するためのものであり、且つ明細書の一部を構成し、本開示の実施例と一緒に本開示の技術案を説明することに用いられ、本開示の技術案を制限するためのものではない。
本開示の目的、技術案及びメリットをよりはっきりさせるために、以下は図面を参照しながら、本開示の実施例を詳しく説明する。実施形態は、複数の異なる形式によって実施されてもよい。当業者が容易に理解できるように、方式及び内容は本開示の主旨及びその範囲を離脱せずに様々な形式に変換されてもよい。従って、本開示は以下の実施形態に記載される内容に限定されると解釈されるべきではない。衝突しない限り、本開示における実施例及び実施例における特徴は任意に組み合わせることができる。
本開示における図面の比例は実際のプロセスでの参照とされることができるが、これに限らない。例えば、チャネルのアスペクト比、各膜層の厚さとピッチ、各信号線の幅とピッチは、実際の必要に応じて調整することができる。表示基板における画素の個数及び各画素におけるサブ画素の個数も図に示される数量に限定されず、本開示に記載される図面は構造模式図であり、本開示の1つの方式は図面に示される形状又は数値等に限らない。
本明細書における「第1」、「第2」、「第3」等の序数は構成要素の混同を回避するために設定されたものであり、数量の面で限定するためのものではない。
本明細書では、便利のために、「中部」、「上」、「下」、「前」、「後」、「垂直」、「水平」、「頂」、「底」、「内」、「外」等の、方位又は位置関係を指示する記載が使用されることによって、構成要素の位置関係を図面を参照しながら説明されるが、それは本明細書を簡単に説明するためのものに過ぎず、指示される装置や素子が必ず特定の方位を有し、特定の方位で構成及び操作されることを明示又は暗示するものではなく、従って本開示に対する制限と理解されるべきではない。構成要素の位置関係は各構成要素を説明する方向によって適切に変更される。従って、明細書に記載される用語に制限されず、状況に応じて適切に置き換えることができる。
本明細書では、特に明確な規定や限定がない限り、用語「取り付け」、「接続」は広い意味で理解されるべきである。例えば、固定的に接続されること、又は取り外し可能に接続されること、又は一体的に接続されることであってもよく、機械的接続又は電気的接続であってもよく、直接接続、又は中間部品を介した間接接続、又は2つの素子内部の連通であってもよい。当業者にとって、具体的な状況によって上記用語の本開示での具体的な意味を理解することができる。
本明細書では、トランジスタとは少なくとも、ゲート電極、ドレイン電極、及びソース電極という3つの端子を備える素子を指す。トランジスタは、ドレイン電極(ドレイン電極端子、ドレイン領域、又はドレイン電極)とソース電極(ソース電極端子、ソース領域、又はソース電極)との間にチャネル領域を有し、そして電流はドレイン電極、チャネル領域、及びソース電極を流れることができる。但し、本明細書では、チャネル領域とは、電流が主に流れる領域を指す。
本明細書では、第1極はドレイン電極であってもよく、第2極はソース電極であってもよく、又は、第1極はソース電極であってもよく、第2極はドレイン電極であってもよい。極性が逆のトランジスタを用いる場合、又は回路動作中の電流方向が変化する等の場合には、「ソース電極」及び「ドレイン電極」の機能は互いに入れ替わる場合がある。従って、本明細書では、「ソース電極」と「ドレイン電極」とは互いに入れ替わることができ、「ソース端」と「ドレイン端」とは互いに入れ替わることができる。
本明細書では、「電気的接続」は、構成要素が何かの電気的機能を有する素子を介して接続される場合を含む。「何かの電気的機能を有する素子」は特に限定されなく、接続される構成要素間の電気信号を送受信することができればよい。「何かの電気的機能を有する素子」の例は、電極及び配線を含むだけでなく、更にトランジスタ等のスイッチング素子、抵抗器、インダクタ、コンデンサ、及び他の様々な機能を有する素子等も含む。
本明細書では、「平行」とは、2本の直線のなす角度が-10°以上且つ10°以下である状態を指し、従って該角度が-5°以上且つ5°以下である状態も含む。尚、「垂直」とは、2本の直線のなす角度が80°以上且つ100°以下である状態を指し、従って、85°以上且つ95°以下の角度の状態も含む。
本明細書では、「膜」及び「層」は互いに入れ替わることができる。例えば、「導電層」を「導電膜」に置き換えてもよい場合がある。それと同様に、「絶縁膜」を「絶縁層」に置き換えてもよい場合がある。
本明細書における三角形、矩形、台形、五角形又は六角形等は厳密な意味でのものではなく、近似三角形、矩形、台形、五角形又は六角形等であってもよく、公差による小さな変形が存在してもよく、面取り、弧辺及び変形等が存在してもよい。
本開示における「約」とは、限界を厳密に限定せず、プロセス及び測定の誤差範囲内の数値を許容することを指す。
図1は表示装置の構造模式図である。図1に示すように、表示装置はタイミングコントローラ、データ信号ドライバ、走査信号ドライバ、及び画素アレイを備えてもよく、タイミングコントローラはそれぞれデータ信号ドライバ及び走査信号ドライバに接続され、データ信号ドライバはそれぞれ複数のデータ信号線(D1~Dn)に接続され、走査信号ドライバはそれぞれ複数の走査信号線(S1~Sm)に接続される。画素アレイは複数のサブ画素Pxijを含んでもよく、i及びjは自然数であってもよく、少なくとも1つのサブ画素Pxijは回路ユニット、及び回路ユニットに接続される発光素子を備えてもよく、回路ユニットは少なくとも1つの走査信号線と、少なくとも1つのデータ信号線と、画素駆動回路とを備えてもよい。例示的な実施形態では、タイミングコントローラはデータ信号ドライバの仕様に適した階調値及び制御信号をデータ信号ドライバに提供してもよく、走査信号ドライバの仕様に適したクロック信号、走査開始信号等を走査信号ドライバに提供してもよい。データ信号ドライバはタイミングコントローラから受信した階調値及び制御信号を利用してデータ信号線D1、D2、D3、…及びDnに提供されるデータ電圧を生成してもよい。例えば、データ信号ドライバは、クロック信号を利用して階調値をサンプリングし、そして画素行を単位として階調値に対応するデータ電圧をデータ信号線D1~Dnに印加してもよく、nは自然数であってもよい。走査信号ドライバはタイミングコントローラからクロック信号、走査開始信号等を受信することによって、走査信号線S1、S2、S3、…及びSmに提供する走査信号を生成してもよい。例えば、走査信号ドライバは、ターンオンレベルパルス(turn-on level pulse)を有する走査信号を走査信号線S1~Smに順次に提供することができる。例えば、走査信号ドライバはシフトレジスタの形態に構成されてもよく、そしてターンオンレベルパルスの形式で提供された走査開始信号をクロック信号の制御下で次段階の回路に順次に伝送するように走査信号を生成してもよく、mは自然数であってもよい。
図2は表示基板の平面構造模式図である。図2に示すように、表示基板は行列方式で配列される複数の画素ユニットPを備えてもよく、複数の画素ユニットPのうちの少なくとも1つは第1色光線を出射する第1サブ画素P1、第2色光線を出射する第2サブ画素P2、第3色光線を出射する第3サブ画素P3、及び第4色光線を出射する第4サブ画素P4を備え、4つのサブ画素はいずれも回路ユニット及び発光素子を備えてもよく、回路ユニットは走査信号線、データ信号線、及び画素駆動回路を備えてもよく、画素駆動回路はそれぞれ走査信号線及びデータ信号線に電気的に接続され、画素駆動回路は、走査信号線の制御で、データ信号線から伝送されたデータ電圧を受信し、対応する電流を発光素子に出力するように構成される。各サブ画素における発光素子はそれぞれその位置するサブ画素の画素駆動回路に接続され、発光素子は、その位置するサブ画素の画素駆動回路から出力された電流に応じて、対応する輝度の光を発光するように構成される。
例示的な実施形態では、第1サブ画素P1は赤色光線を出射する赤色サブ画素(R)であってもよく、第2サブ画素P2は緑色光線を出射する緑色サブ画素(G)であってもよく、第3サブ画素P3は白色光線を出射する白色サブ画素(W)であってもよく、第4サブ画素P4は青色光線を出射する青色サブ画素(B)であってもよい。
例示的な実施形態では、サブ画素の形状は、矩形、菱形、五角形、又は六角形であってもよい。1つの例示的な実施形態では、4つのサブ画素は水平並列方式で配列され、RWBG画素配列を形成してもよい。他の例示的な実施形態では、4つのサブ画素は正方形(Square)、ダイヤモンド形(Diamond)、又は垂直並列等の方式で配列されてもよく、本開示はこれについて限定しない。
例示的な実施形態では、水平方向に順次に配置された複数のサブ画素は画素行と称され、垂直方向に順次に配置された複数のサブ画素は画素列と称され、複数の画素行と複数の画素列はアレイ配置された画素アレイを構成する。
図3は表示基板の断面構造模式図であり、表示基板の4つのサブ画素の構造を模式的に示す。図3に示すように、表示基板に垂直な平面上において、表示基板における各サブ画素は、ベース基板10に設けられる駆動回路層102と、駆動回路層102のベース基板から離れる側に設けられる発光構造層103と、発光構造層103のベース基板から離れる側に設けられるパッケージ層104と、を備えてもよい。
例示的な実施形態では、ベース基板10は可撓性のベース基板であってもよく、又は剛性のベース基板であってもよい。各サブ画素の駆動回路層102は、複数のトランジスタ及び記憶コンデンサからなる画素駆動回路を備えてもよい。各サブ画素の発光構造層103は複数の膜層からなる発光素子を備えてもよく、複数の膜層は陽極、画素定義層、有機発光層、及び陰極を含んでもよく、陽極は画素駆動回路に接続され、有機発光層は陽極に接続され、陰極は有機発光層に接続され、有機発光層は陽極及び陰極による駆動で対応する色の光線を出射する。パッケージ層104は、積層設置される第1パッケージ層と、第2パッケージ層と、第3パッケージ層とを備えてもよく、第1パッケージ層及び第3パッケージ層は無機材料を採用してもよく、第2パッケージ層は有機材料を採用してもよく、第2パッケージ層は第1パッケージ層と第3パッケージ層との間に設けられ、外部の水蒸気が発光構造層103に入ることができないように確保することができる。
例示的な実施形態では、有機発光層は、積層設置される正孔注入層(HIL)と、正孔輸送層(HTL)と、電子障壁層(EBL)と、発光層(EML)と、正孔障壁層(HBL)と、電子輸送層(ETL)と、電子注入層(EIL)と、を備えてもよい。例示的な実施形態では、全てのサブ画素の正孔注入層、正孔輸送層、電子障壁層、正孔障壁層、電子輸送層及び電子注入層は、互いに接続される共通層であってもよく、全てのサブ画素の発光層は、互いに接続される共通層であってもよく、又は互いに隔離されてもよく、隣接するサブ画素の発光層は少量のオーバーラップがあってもよい。幾つかの可能な実現方式では、表示基板は他の膜層を備えてもよく、本開示はこれについて限定しない。
例示的な実施形態では、画素駆動回路は3T1C、4T1C、5T1C、5T2C、6T1C、7T1C、又は8T1C構造であってもよい。図4は画素駆動回路の等価回路模式図である。図4に示すように、画素駆動回路は3T1C構造であり、3つのトランジスタ(第1トランジスタT1、第2トランジスタT2、及び第3トランジスタT3)、1つの記憶コンデンサC、及び6つの信号線(データ信号線D、第1走査信号線G1、第2走査信号線G2、補償信号線S、第1電源線VDD、及び第2電源線VSS)を含んでもよい。
例示的な実施形態では、第1トランジスタT1はスイッチングトランジスタであり、第2トランジスタT2は駆動トランジスタであり、第3トランジスタT3は補償トランジスタである。記憶コンデンサCの第1極は第2トランジスタT2の制御極に結合され、記憶コンデンサCの第2極は第2トランジスタT2の第2極に結合され、記憶コンデンサCは第2トランジスタT2の制御極の電位を記憶することに用いられる。第1トランジスタT1の制御極は第1走査信号線G1に結合され、第1トランジスタT1の第1極はデータ信号線Dに結合され、第1トランジスタT1の第2極は第2トランジスタT2の制御極に結合され、第1トランジスタT1は第1走査信号線G1の制御で、データ信号線Dによって伝送されたデータ信号を受信し、第2トランジスタT2の制御極に前記データ信号を受信させることに用いられる。第2トランジスタT2の制御極は第1トランジスタT1の第2極に結合され、第2トランジスタT2の第1極は第1電源線VDDに結合され、第2トランジスタT2の第2極は発光素子の第1極に結合され、第2トランジスタT2はその制御極が受信したデータ信号の制御で第2極において対応する電流を発生させることに用いられる。第3トランジスタT3の制御極は第2走査信号線G2に結合され、第3トランジスタT3の第1極は補償信号線Sに結合され、第3トランジスタT3の第2極は第2トランジスタT2の第2極に結合され、第3トランジスタT3は補償タイミングに応答して第2トランジスタT2の閾値電圧Vth及び移動度を抽出し、それによって閾値電圧Vthを補償することに用いられる。
例示的な実施形態では、発光素子はOLEDであってもよく、積層設置される第1極(陽極)と、有機発光層と、第2極(陰極)とを備え、OLEDの第1極は第2トランジスタT2の第2極に結合され、OLEDの第2極は第2電源線VSSに結合され、OLEDは第2トランジスタT2の第2極の電流に応答して対応する輝度の光を発光することに用いられる。
例示的な実施形態では、第1電源線VDDの信号は継続的に提供されるハイレベル信号であり、第2電源線VSSの信号はローレベル信号である。第1トランジスタT1~第3トランジスタT3はP型トランジスタであってもよく、又はN型トランジスタであってもよい。画素駆動回路において同じタイプのトランジスタを採用することで、プロセスフローを簡略化し、表示パネルのプロセスの難易度を低下させ、製品の良率を高めることができる。
例示的な実施形態では、第1トランジスタT1~第3トランジスタT3は低温ポリシリコン薄膜トランジスタを採用してもよく、又は酸化物薄膜トランジスタを採用してもよく、又は低温ポリシリコン薄膜トランジスタ及び酸化物薄膜トランジスタを採用してもよい。低温ポリシリコン薄膜トランジスタのアクティブ層は低温ポリシリコン(Low Temperature Poly-Silicon、LTPSと略称される)を採用し、酸化物薄膜トランジスタのアクティブ層は酸化物(Oxide)を採用する。低温ポリシリコン薄膜トランジスタは移動度が高く、充電が速い等の利点があり、酸化物薄膜トランジスタはリーク電流が低い等の利点がある。例示的な実施形態では、低温ポリシリコン薄膜トランジスタと酸化物薄膜トランジスタとを1つの表示基板上に集積し、低温多結晶酸化物(Low Temperature Polycrystalline Oxide、LTPOと略称される)表示基板を形成してもよく、両者の利点を利用することができ、高解像度(Pixel Per Inch、PPIと略称される)、低周波駆動を実現することができ、消費電力を低減することができ、表示品質を向上することができる。例示的な実施形態では、発光素子は有機エレクトロルミネッセンスダイオード(OLED)であってもよく、積層設置される第1極(陽極)と、有機発光層と、第2極(陰極)とを備える。
例示的な実施形態では、3つのトランジスタがいずれもN型トランジスタであることを例にし、図4の例示的な画素駆動回路の動作プロセスは以下の第1段階A1及び第2段階A2を含んでもよい。
第1段階A1では、第1走査信号線G1及び第2走査信号線G2の信号はハイレベル信号であり、データ信号線Dはデータ電圧を出力し、補償信号線Sは補償電圧を出力し、第1電源線VDDの信号はハイレベルであり、第2電源線VSSの信号はローレベルである。第1走査信号線G1の信号はハイレベル信号であり、第1トランジスタT1をオンにし、データ信号線Dから出力されたデータ電圧は第1ノードN1に書き込まれ、第1ノードN1の電位を引き上げ、記憶コンデンサCを充電し、この時、第1ノードN1の電位はV1=Vdataである。第2走査信号線G2の信号はハイレベル信号であり、第3トランジスタT3をオンにし、補償信号線Sから出力された補償電圧は第2ノードN2に書き込まれ、この時、第2ノードN2の電位はV2=Vsである。第1ノードN1と第2ノードN2の電位の差が第2トランジスタT2の閾値電圧Vthよりも大きいため、第2トランジスタT2をオンし、第1電源線VDDから出力された電源電圧はオンされた第2トランジスタT2を介してOLEDの第1極に駆動電圧を提供し、OLEDの発光を駆動する。
第2段階A2では、第1走査信号線G1と第2走査信号線G2の信号はローレベル信号であり、第1トランジスタT1と第3トランジスタT3をオフにし、記憶コンデンサCにおける電圧は依然として第2トランジスタT2をオン状態にあるようにし、第1電源線VDDから出力された電源電圧は第2ノードN2の電位を引き上げ続け、OLEDは発光し続ける。第2ノードN2の電位がVdata-Vthに等しくなると、第2トランジスタT2はオフになり、OLEDは発光しなくなる。
例示的な実施形態では、OLEDの正常な発光を駆動するために、OLED及び第2トランジスタT2はいずれも順方向バイアスされ、第1段階では、第1電源線VDDから出力される電源電圧はデータ信号線Dから出力されるデータ電圧よりも大きく、データ信号線Dから出力されるデータ電圧は補償信号線Sから出力される補償電圧よりも大きく、補償信号線Sから出力される補償電圧は第2電源線VSSから出力される電源電圧よりも大きい。
表示技術の発展につれて、OLED技術はますます透明表示に応用されている。透明表示は表示技術における1つの個性化した重要な表示分野であり、透明な状態で画像表示を行うことを指し、視聴者は表示装置の中の映像を見ることができるだけでなく、表示装置の背後の光景を見ることもでき、仮想現実(Virtual Reality、VRと略称される)と拡張現実(Augmented Reality、ARと略称される)と3D表示機能を実現することができる。AMOLED技術が採用された透明表示装置では通常、各画素を表示領域と透明領域に区画し、表示領域に画素駆動回路と発光素子を設けて画像表示を実現し、透明領域において光線透過を実現する。
しかし、大型透明表示製品では、電源線と他の信号線とのオーバーラップ面積が大きく、製品の良率に影響を与えやすく、それによって製品の信頼性がプロセス要件に達しない。
本開示の例示的な実施例は表示基板を提供し、ベース基板と、ベース基板に設けられる複数の表示ユニットとを備え、少なくとも1つの表示ユニットは表示領域と透明領域とを備え、少なくとも1つの表示領域は複数のサブ画素を備える。
少なくとも1つの表示領域は第1方向に第1電源線と第2電源線とが設けられ、第1電源線及び第2電源線は第2方向に延伸し、少なくとも1つの表示領域は第2方向に第1走査信号線と、第2走査信号線と、第2走査接続線と、第1走査接続線とが設けられ、第2走査接続線と第2走査信号線とは互いに接続されて第1リング構造となり、少なくとも1つの表示領域は第1走査信号線と第1走査接続線との間に第3走査接続線が設けられ、第3走査接続線と第1走査接続線と第1走査信号線とは互いに接続されて第2リング構造となり、第1方向と第2方向とは交差する。
第1リング構造のベース基板における正投影と、第1電源線及び第2電源線のベース基板における正投影とはオーバーラップ領域が存在せず、第2リング構造のベース基板における正投影と、第1電源線及び第2電源線のベース基板における正投影とはオーバーラップ領域が存在しない。
本開示の実施例によって提供される表示基板は、表示領域において第1走査信号線及び第2走査信号線をそれぞれ対応する走査接続線と環状巻線設計し、且つ第1走査信号線と第2走査信号線の環状巻線位置が第1電源線及び第2電源線を回避したことにより、電源線と他の信号線とのオーバーラップ面積が大きいため、製品の良率に影響を与えやすいという問題を回避し、修理の機能を実現しながら、信号線間の交差点を最少にするように最適化することができ、更に製品の良率を向上させ、透明表示製品に技術サポートを提供する。
図5は本開示の例示的な実施例による表示パネルの構造模式図であり、4つのサブ画素(1つの画素ユニット)の構造を模式的に示し、図6は図5に示される4つのサブ画素における画素駆動回路の等価回路模式図である。図5及び図6に示すように、表示基板に平行な方向において、少なくとも1つの画素ユニットは、順次に配列された第1サブ画素P1と、第2サブ画素P2と、第3サブ画素P3と、第4サブ画素P4とを備えてもよく、各サブ画素はいずれも画素駆動回路と記憶コンデンサとを備える。以下の説明では、サブ画素とはいずれも画素駆動回路が設けられる領域を指す。例示的な実施形態では、少なくとも1つの画素ユニットは更に、1本の第1走査信号線G1と、1本の第2走査信号線G2と、1本の第1電源線VDDと、1本の第2電源線VSSと、4本のデータ信号線D(図6において、4本のデータ信号線Dはそれぞれ第1データ信号線D1~第4データ信号線D4であり、第1サブ画素P1は第1データ信号線D1に接続され、第2サブ画素P2は第2データ信号線D2に接続され、第3サブ画素P3は第3データ信号線D3に接続され、第4サブ画素P4は第4データ信号線D4に接続される)と、1本の補償信号線Sと、4つの画素駆動回路とを備えてもよい。
例示的な実施形態では、第1走査信号線G1及び第2走査信号線G2は第1方向D1に延伸し、且つ第2方向D2に順次に設けられてもよく、第1方向D1と第2方向D2とは交差する。第1電源線VDD、データ信号線D、補償信号線Sは、第2方向D2に延伸し、且つ第1方向D1に沿って対応して設けられてもよい。
例示的な実施形態では、4本のデータ信号線D及び1本の補償信号線Sは第1電源線VDDと第2電源線VSSとの間に設けられ、4本のデータ信号線Dのうちの2本のデータ信号線Dは補償信号線Sと第1電源線VDDの間に位置し、4本のデータ信号線Dのうちの他の2本のデータ信号線Dは補償信号線Sと第2電源線VSSとの間に位置する。そうすると、第1電源線VDDと第2電源線VSSとの間には4本のデータ信号線D及び1本の補償信号線Sを設けることにより4つのサブ画素が形成され、対応して、2本の補償信号線Sの間にも1本の第1電源線VDD、1本の第2電源線VSS、及び4本のデータ信号線Dを設けることにより4つのサブ画素が形成される。
例示的な実施形態では、1本の第1電源線VDD、2本のデータ信号線D、補償信号線S、他の2本のデータ信号線D、及び1本の第2電源線VSSは、第1方向D1に順次に設けられてもよい。第1方向D1において、第1サブ画素P1と第2サブ画素P2とは交互に配列して第1行を形成し、第3サブ画素P3と第4サブ画素P4とは交互に配列して第2行を形成し、第2方向D2において、第1サブ画素P1と第3サブ画素P3とは交互に配列して第1列を形成し、第2サブ画素P2と第4サブ画素P4とは交互に配列して第2列を形成する。
例示的な実施形態では、少なくとも1つの画素ユニットの4つのサブ画素のうち、各サブ画素における画素駆動回路は、第1トランジスタT1と、第2トランジスタT2と、第3トランジスタT3と、記憶コンデンサとを備えてもよい。第1トランジスタT1は、第1アクティブ層と、第1ゲート電極と、第1ソース電極と、第1ドレイン電極とを備えてもよく、第2トランジスタT2は、第2アクティブ層と、第2ゲート電極と、第2ソース電極と、第2ドレイン電極とを備えてもよく、第3トランジスタT3は、第3アクティブ層と、第3ゲート電極と、第3ソース電極と、第3ドレイン電極とを備えてもよく、記憶コンデンサは第1極板と第2極板とを備えてもよい。
例示的な実施形態では、前記第1極板及び第2極板は透明な導電層であり、透明な記憶コンデンサを形成する。
例示的な実施形態では、第1走査信号線G1は各サブ画素における第1トランジスタT1のゲート電極に接続され、第2走査信号線G2は各サブ画素における第3トランジスタT3のゲート電極に接続され、データ信号線Dは各サブ画素における第1トランジスタT1の第1極に接続され、補償信号線Sは各サブ画素における第3トランジスタT3の第1極に接続され、第1電源線VDDは各サブ画素における第2トランジスタT2の第1極に接続され、各サブ画素における第1トランジスタT1の第2極は第2トランジスタT2のゲート電極に接続され、各サブ画素における第2トランジスタT2の第2極は第3トランジスタT3の第1極及び発光素子の陽極に接続され、各サブ画素における第1極板はそれぞれ第2トランジスタT2の第2極及び第3トランジスタT3の第2極に接続され、各サブ画素における第2極板はそれぞれ第1トランジスタT1の第2極及び第2トランジスタT2のゲート電極に接続される。
例示的な実施形態では、少なくとも1つの画素ユニットは複数の接続線を備えてもよく、複数の接続線は少なくとも、第1方向D1に延伸する2本の横方向電源接続線と、第1方向D1及び第1方向D1の反対方向に延伸する2つの補償接続線とを含み、第1電源線の1ドラッグ4構造(one-for-four structure)及び補償信号線Sの1ドラッグ4構造を形成する。
例示的な実施形態では、1本の横方向電源接続線は、第1サブ画素P1及び第2サブ画素P2に設けられ、該横方向電源接続線の一端はスルーホールを介して第1電源線VDDに接続され、他端はスルーホールを介して第1サブ画素P1及び第2サブ画素P2における第2トランジスタT2に接続される。他の1本の横方向電源接続線は、第3サブ画素P3及び第4サブ画素P4に設けられ、該横方向電源接続線の一端はスルーホールを介して第1電源線VDDに接続され、他端はスルーホールを介して第3サブ画素P3及び第4サブ画素P4における第2トランジスタT2に接続される。そうすると、1本の第1電源線VDDは4つのサブ画素に電源信号を提供することができる。
例示的な実施形態では、補償接続線は1つの画素ユニットの中央部に設けられ、該補償接続線と補償信号線とは互いに接続される一体構造であり、補償接続線はスルーホールを介して各サブ画素における第3トランジスタT3に接続される。そうすると、1本の補償信号線Sは4つのサブ画素に補償信号を提供することができる。
本開示の実施例では、第1電源線の1ドラッグ4構造及び補償信号線の1ドラッグ4構造によって、信号線の数を節約し、占有空間を減少し、構造が簡潔で、配置が合理的で、レイアウト空間を十分に利用し、空間利用率を高め、解像度の向上に有利である。
例示的な実施形態では、表示基板に垂直な方向において、サブ画素の駆動回路層は、ベース基板に積層設置される第1導電層と、第1絶縁層と、半導体層と、第2絶縁層と、第2導電層と、第3絶縁層と、第3導電層と、第4絶縁層と、平坦層とを備えてもよい。第1導電層は少なくとも記憶コンデンサの第1極板と、補償信号線と、補償接続線とを備え、半導体層は少なくとも3つのトランジスタのアクティブ層を備え、第2導電層は少なくとも第1走査信号線と、第2走査信号線と、横方向電源接続線と、記憶コンデンサの第2極板と、3つのトランジスタのゲート電極とを備え、第3導電層は少なくとも第1電源線VDDと、第2電源線VSSと、データ信号線Dと、3つのトランジスタの第1極び第2極とを備える。第1極板のベース基板における正投影と第2極板のベース基板における正投影とは少なくともオーバーラップ領域が存在し、記憶コンデンサを形成する。
例示的な実施形態では、第2導電層は第1走査接続線と第2走査接続線とを備えてもよく、第1走査接続線及び第2走査接続線は第1サブ画素P1及び第2サブ画素P2に位置し、第1走査信号線及び第2走査信号線は第3サブ画素P3及び第4サブ画素P4に位置し、第2走査接続線と第2走査信号線とは互いに接続されて一体構造となる。
第3導電層は第3走査接続線を備えてもよく、第3走査接続線はスルーホールを介してそれぞれ第1走査接続線及び第1走査信号線に接続される。
第3導電層は第3走査接続線を備えてもよく、第3走査接続線はスルーホールを介してそれぞれ第1走査接続線及び第1走査信号線に接続される。
例示的な実施形態では、第2導電層は縦方向電源接続線と補助電源線とを備えてもよく、第1電源線VDDはスルーホールを介して縦方向電源接続線に電気的に接続されて2層の第1電源配線を形成し、第2電源線VSSはスルーホールを介して補助電源線に電気的に接続されて2層の第2電源配線を形成する。
例示的な実施形態では、第3導電層は補助陰極を備えてもよく、補助陰極と第2電源線VSSとは互いに接続される一体構造である。
例示的な実施形態では、表示基板に垂直な方向において、サブ画素は更に、駆動回路層のベース基板から離れる側に設けられる発光構造層を備え、発光構造層は陽極を備え、補助接続電極は陽極と同一層に設けられる。
次に、表示基板の製造プロセスを通して例示的に説明する。本開示で言及される「パターン化プロセス」は、金属材料、無機材料、又は透明導電材料に対しては、フォトレジストコーティング、マスク露光、現像、エッチング、及びフォトレジスト剥離等の処理を含み、有機材料に対しては、有機材料の塗布、マスク露光、現像等の処理を含む。堆積はスパッタリング、蒸着、化学気相堆積のうちのいずれか1つ又は複数を採用してもよく、コーティングはスプレーコーティング、スピンコーティング、及びインクジェット印刷のうちのいずれか1つ又は複数を採用してもよく、エッチングはドライエッチング及びウェットエッチングのうちのいずれか1つ又は複数を採用してもよく、本開示は限定しない。「薄膜」とは、ある材料でベース基板において堆積、コーティング、又は他のプロセスによって製作した1つの層の薄膜のことを指す。製造プロセス全体において該「薄膜」がパターン化プロセスを必要としない場合、該「薄膜」は更に「層」と称されてもよい。製造プロセス全体において該「薄膜」がパターン化プロセスを必要とする場合、パターン化プロセスの前は「薄膜」と称され、パターン化プロセスの後は「層」と称される。パターン化プロセスを経た後の「層」には少なくとも1つの「パターン」が含まれる。本開示で言及される「A及びBが同一層に設けられる」とは、A及びBが同一回のパターン化プロセスによって同時に形成されることを指し、膜層の「厚さ」は表示基板に垂直な方向における膜層の寸法である。本開示の例示的な実施例では、「Bの正投影はAの正投影の範囲内にある」、又は、「Aの正投影はBの正投影を含む」とは、Bの正投影の境界がAの正投影の境界範囲内にあること、又は、Aの正投影の境界とBの正投影の境界とが重なることを指す。
図7~図26は本開示の表示基板製造プロセスの模式図であり、トップエミッションOLED表示基板の1つの表示ユニットのレイアウト構造を模式的に示し、各表示ユニットは表示領域100と透明領域200とを備え、表示領域100は第1サブ画素P1と、第2サブ画素P2と、第3サブ画素P3と、第4サブ画素P4とを備え、各サブ画素の画素駆動回路は第1トランジスタT1と、第2トランジスタT2と、第3トランジスタT3と、記憶コンデンサとを備える。例示的な実施形態では、表示基板の製造プロセスは以下(1)~(11)の操作を含んでもよい。
(1)第1導電層パターンを形成し、それは、ベース基板に第1金属薄膜を堆積し、パターニングプロセスによって第1金属薄膜をパターニングし、ベース基板10において第1導電層パターンを形成することを含み、第1導電層パターンは第1極板41と補償信号線Sとを備え、各サブ画素は1つの第1極板41を形成し、補償信号線Sは、図7及び図8に示すように、4つのサブ画素の間に設けられるストライプ構造である。図8は図7におけるA-A方向の断面図である。
例示的な実施形態では、第1極板41は第1コンデンサの1つの極板として、後続に形成される第2極板と第1コンデンサを形成するように構成され、そして第1極板41はまた遮蔽層として、トランジスタに対して遮光処理を行うように構成され、トランジスタに照射する光強度を低下させ、ドレイン電流を低下させ、それによってトランジスタ特性に対する光照射の影響を減少させる。
例示的な実施形態では、補償信号線Sは第2方向D2に延伸し、補償信号線Sには第1方向D1及び第1方向D1の反対方向に突出した補償接続線S-1が設けられ、補償接続線S-1は後続に形成される第3トランジスタの第1極に接続され、各サブ画素における第3トランジスタに補償信号を提供することに用いられる。
例示的な実施形態では、第1極板41は長尺状の矩形であり、第1サブ画素P1における第1極板41及び第2サブ画素P2における第1極板41は、該画素ユニットの中央部に近く且つ補償信号線Sから離れる位置に、それぞれ第1開口45が設けられ、第3サブ画素P3における第1極板41及び第4サブ画素P4における第1極板41は、該画素ユニットの中央部に近く且つ補償信号線Sに近い位置に、それぞれ第2開口46が設けられる。
例示的な実施形態では、第1サブ画素P1における第1導電層パターンと第2サブ画素P2における第1導電層パターンとは、垂直軸(垂直軸は補償信号線Sであってもよい)に対して鏡像対称であり、第3サブ画素P3における第1導電層パターンと第4サブ画素P4における第1導電層パターンとは、垂直軸に対して鏡像対称である。
今回のパターニングプロセスの後、第1導電層パターンは表示領域100に形成され、透明領域200には対応する膜層がない。
(2)半導体層パターンを形成し、それは、前述のパターンが形成されたベース基板に第1絶縁薄膜及び半導体層薄膜を順次に堆積し、パターニングプロセスによって半導体層薄膜をパターニングし、第1導電層パターンを覆う第1絶縁層61を形成し、そして第1絶縁層61上の半導体層パターンを形成することを含み、半導体層は図9及び図10に示すように、各サブ画素に設けられる第1アクティブ層11と、第2アクティブ層21と、第3アクティブ層31のパターンを備え、図10は図9におけるA-A方向の断面図である。第1アクティブ層11は第1トランジスタのアクティブ層とされ、第2アクティブ層21は第2トランジスタのアクティブ層とされ、第3アクティブ層31は第3トランジスタのアクティブ層とされる。
例示的な実施形態では、4つのサブ画素において、第2アクティブ層21のベース基板10における正投影と第1極板41のベース基板10における正投影とはオーバーラップ領域が存在し、それによって、遮蔽層としての第1極板41は第2トランジスタのチャネル領域を遮蔽することができ、光線がチャネルに影響を与えることを回避し、チャネルが光による漏電を生成することによって表示効果が影響されることを回避する。
例示的な実施形態では、第1サブ画素P1及び第2サブ画素P2における第1アクティブ層11は第1開口45に近い位置に設けられ、第3サブ画素P3及び第4サブ画素P4における第1アクティブ層11は第2開口46に近い位置に設けられる。
例示的な実施形態では、4つのサブ画素P1~P4において、第3アクティブ層31はいずれも補償接続線S-1に近い位置に設けられ、そして第3アクティブ層31のベース基板10における正投影と補償接続線S-1のベース基板10における正投影とは重複領域が存在する。例示的な実施形態では、第1サブ画素P1における第3アクティブ層31と第3サブ画素P3における第3アクティブ層31とは互いに接続される一体構造であり、第2サブ画素P2における第3アクティブ層31と第4サブ画素P4における第3アクティブ層31とは互いに接続される一体構造である。
例示的な実施形態では、第1サブ画素P1における半導体層パターンと第2サブ画素P2における半導体層パターンとは、垂直軸に対して鏡像対称であり、第3サブ画素P3における半導体層パターンと第4サブ画素P4における半導体層パターンとは、垂直軸に対して鏡像対称である。
例示的な実施形態では、半導体層は、金属酸化物、例えば、インジウムとスズとを含む酸化物、タングステンとインジウムとを含む酸化物、タングステンとインジウムと亜鉛とを含む酸化物、チタンとインジウムとを含む酸化物、チタンとインジウムとスズとを含む酸化物、インジウムと亜鉛とを含む酸化物、シリコンとインジウムとスズとを含む酸化物、インジウムとガリウムと亜鉛とを含む酸化物等を採用してもよい。半導体層は単層であってもよく、又は2層であってもよく、又は多層であってもよい。
今回のパターニングプロセスの後、半導体層パターンは表示領域100に形成され、透明領域200はベース基板10とベース基板10に設けられる第1絶縁層61とを備える。
(3)第2導電層パターンを形成し、それは、前述のパターンが形成されたベース基板に第2絶縁薄膜及び第2金属薄膜を順次に堆積し、パターニングプロセスによって第2絶縁薄膜及び第2金属薄膜をパターニングし、第2絶縁層62パターン、及び第2絶縁層62に設けられる第2導電層パターンを形成することを含み、第2導電層パターンは、図11及び図12に示すように、各表示ユニットに形成される第1走査信号線G1と、第2走査信号線G2と、第1走査接続線G1-1と、第2走査接続線G2-1と、縦方向電源接続線51と、横方向電源接続線52と、補助電源線53と、各サブ画素に形成される第2極板42と、第1ゲート電極12と、第2ゲート電極22と、第3ゲート電極32とを備え、図12は図11におけるA-A方向の断面図である。
例示的な実施形態では、第2極板42のベース基板10における正投影と第1極板41のベース基板10における正投影とはオーバーラップ領域が存在し、第1極板41と第2極板42とは第1コンデンサを形成する。
例示的な実施形態では、第2極板42は長尺状の矩形であり、第1サブ画素P1及び第2サブ画素P2における第2極板42は、画素ユニットの中央部に近い位置に、それぞれ第3開口47が設けられ、第3サブ画素P3及び第4サブ画素P4における第2極板42は、画素ユニットの中央部に近い位置に、それぞれ第4開口48が設けられる。
例示的な実施形態では、第1走査信号線G1及び第2走査信号線G2はいずれも第1方向D1に延伸し、第2走査接続線G2-1は逆「U」形構造であり、第2走査接続線G2-1と第2走査信号線G2は互いに接続されて一体構造となり、第1走査接続線G1-1は「一」字形構造であり、第1走査接続線G1-1及び第2走査接続線G2-1は第1サブ画素P1及び第2サブ画素P2に位置し、第1走査信号線G1及び第2走査信号線G2は、第3サブ画素P3及び第4サブ画素P4に位置する。
例示的な実施形態では、第2走査信号線G2のベース基板における正投影と、第3サブ画素P3及び第4サブ画素P4における第3アクティブ層31のベース基板における正投影とは重複領域が存在し、第2走査信号線G2と第3サブ画素P3及び第4サブ画素P4における第3アクティブ層31との重複領域は、第3サブ画素P3及び第4サブ画素P4における第3トランジスタT3のゲート電極32とされる。第2走査接続線G2-1のベース基板における正投影と、第1サブ画素P1及び第2サブ画素P2における第3アクティブ層31のベース基板における正投影とは重複領域が存在し、第2走査接続線G2-1と第1サブ画素P1及び第2サブ画素P2における第3アクティブ層31との重複領域は、第1サブ画素P1及び第2サブ画素P2における第3トランジスタT3のゲート電極32とされる。
例示的な実施形態では、第1走査信号線G1は1つの「U」形の折り曲げ部を備え、第1走査信号線G1のベース基板における正投影と、第3サブ画素P3及び第4サブ画素P4における第1アクティブ層11のベース基板における正投影とは重複領域が存在し、第1走査信号線G1と第3サブ画素P3及び第4サブ画素P4における第1アクティブ層11との重複領域は、第3サブ画素P3及び第4サブ画素P4における第1トランジスタT1のゲート電極12とされ、第1走査接続線G1-1のベース基板における正投影と、第1サブ画素P1及び第2サブ画素P2における第1アクティブ層11のベース基板における正投影とは重複領域が存在し、第1走査接続線G1-1と第1サブ画素P1及び第2サブ画素P2における第1アクティブ層11との重複領域は、第1サブ画素P1及び第2サブ画素P2における第1トランジスタT1のゲート電極12とされる。
例示的な実施形態では、第2ゲート電極22は第2アクティブ層21に跨って設けられ、且つ第2極板42と互いに接続されて一体構造となる。
例示的な実施形態では、各表示ユニットは2本の縦方向電源接続線51を備え、2本の縦方向電源接続線51は第1サブ画素P1及び第3サブ画素P3内に形成され、第2方向D2に延伸するストライプ構造である。第1サブ画素P1内において、縦方向電源接続線51は第2極板42の第1方向D1の反対方向側に位置する。第3サブ画素P3内において、縦方向電源接続線51は第2極板42の第1方向D1の反対方向側に位置する。縦方向電源接続線51は、後に形成される第1電源線VDDに接続されて二重配線を形成するように構成され、電源信号伝送の信頼性を確保し、そして第1電源線の抵抗を低減する。
例示的な実施形態では、各表示ユニットは2本の横方向電源接続線52を備え、そのうちの一方の横方向電源接続線52は該画素ユニットの上側に位置し(即ち、第1サブ画素P1及び第2サブ画素P2の、第3サブ画素P3及び第4サブ画素P4から離れる側に位置する)、他方の横方向電源接続線52は該画素ユニットの下側に位置する(即ち、第3サブ画素P3及び第4サブ画素P4の、第1サブ画素P1及び第2サブ画素P2から離れる側に位置する)。各横方向電源接続線52には貫通孔が設けられてもよく、貫通孔のベース基板における正投影と、補償信号線及び後に形成されるデータ信号線のベース基板における正投影とは重複領域が存在し、貫通孔は横方向電源接続線52とデータ信号線及び補償信号線との間の寄生容量を低減するように構成される。
例示的な実施形態では、該画素ユニットの上側に位置する横方向電源接続線52と、第1サブ画素P1内に位置する縦方向電源接続線51とは互いに接続されて一体構造となってもよく、該画素ユニットの下側に位置する横方向電源接続線52と、第3サブ画素P3内に位置する縦方向電源接続線51とは互いに接続されて一体構造となってもよい。
例示的な実施形態では、各表示ユニットは2本の補助電源線53を備え、2本の補助電源線53は第2サブ画素P2及び第4サブ画素P4内に形成され、第2方向D2に延伸するストライプ構造である。第2サブ画素P2内において、補助電源線53は第2極板42の第1方向D1側に位置する。第4サブ画素P4内において、補助電源線53は第2極板42の第1方向D1側に位置する。補助電源線53は、後に形成される第2電源線に電気的に接続されて二重配線を形成するように構成され、電源信号伝送の信頼性を確保し、そして第2電源線の抵抗を低減する。
例示的な実施形態では、第2絶縁層62パターンは第2導電層パターンと同じであってもよく、即ち、第2絶縁層62は第2導電層の下方(即ち、第2導電層のベース基板に近い側)に位置し、第2導電層以外の領域には第2絶縁層62が存在しない。
例示的な実施形態では、第1サブ画素P1と第2サブ画素P2における第1ゲート電極12、第2ゲート電極22、及び第3ゲート電極32とは垂直軸に対して鏡像対称であり、第3サブ画素P3と第4サブ画素P4における第1ゲート電極12、第2ゲート電極22、及び第3ゲート電極32とは垂直軸に対して鏡像対称である。
例示的な実施形態では、今回のプロセスは更に導体化処理を含む。導体化処理は、第2導電層パターンが形成された後、第1ゲート電極12、第2ゲート電極22、及び第3ゲート電極32を遮蔽としてプラズマ処理をし、第1ゲート電極12、第2ゲート電極22、及び第3ゲート電極32によって遮蔽される領域の半導体層(即ち、半導体層と第1ゲート電極12、第2ゲート電極22、及び第3ゲート電極とが重複する領域)をトランジスタのチャネル領域とし、第2導電層によって遮蔽されない領域の半導体層は導体化層になるように処理し、導体化されたソースドレイン領域を形成する、ということである。
今回のパターニングプロセスの後、第2導電層パターンは表示領域100に形成され、透明領域200は、ベース基板10と、ベース基板10に積層設置される第1絶縁層61及び第2絶縁層62と、第2絶縁層62に設けられる第1走査信号線G1、第2走査信号線G2とを備える。
(4)第3絶縁層パターンを形成する。第3絶縁層パターンを形成することは、前述のパターンが形成されたベース基板において第3絶縁薄膜を堆積し、パターニングプロセスによって第3絶縁薄膜をパターニングし、前述の構造を覆う第3絶縁層63パターンを形成することを含み、第3絶縁層63に複数のスルーホールパターンが設けられ、複数のスルーホールパターンは、図13及び図14に示すように、第1ゲート電極12の両側に位置する第1スルーホールV1及び第2スルーホールV2と、第2ゲート電極22の両側に位置する第3スルーホールV3及び第4スルーホールV4と、第3ゲート電極32の両側に位置する第5スルーホールV5及び第6スルーホールV6と、補助電源線53の所在位置に位置する複数の第7スルーホールV7と、補償接続線S-1の所在位置に位置する第8スルーホールV8と、後に形成される第1ドレイン電極14と第2極板42との重複領域に位置する第9スルーホールV9と、第1極板41に位置し且つ第2極板42における開口領域と重複する第10スルーホールV10と、縦方向電源接続線51の所在位置に位置する複数の第11スルーホールV11と、横方向電源接続線52の所在位置に位置する第13スルーホールV13と、第1走査接続線G1-1の所在位置に位置する第14スルーホールV14と、第1走査信号線G1の所在位置に位置する第15スルーホールV15とを備え、図14は図13におけるA-A方向の断面図である。
第1スルーホールV1及び第2スルーホールV2内の第3絶縁層63はエッチングされ、第1アクティブ層11の両端の表面が露出される。第3スルーホールV3及び第4スルーホールV4内の第3絶縁層63はエッチングされ、第2アクティブ層21の両端の表面が露出される。第5スルーホールV5及び第6スルーホールV6内の第3絶縁層63はエッチングされ、第3アクティブ層31の両端の表面が露出される。第7スルーホールV7は補助電源線53の所在位置に位置し、複数の第7スルーホールV7が間隔をおいて設けられ、第7スルーホールV7内の第3絶縁層63はエッチングされ、補助電源線53の表面が露出される。第8スルーホールV8は、後に形成される第3ソース電極33と補償接続線S-1とが重複する位置に位置し、第8スルーホールV8内の第1絶縁層61及び第3絶縁層63はエッチングされ、補償接続線S-1の表面が露出される。第9スルーホールV9は第2極板42に形成され、第9スルーホールV9内の第3絶縁層63はエッチングされ、第2極板42の表面が露出される。第1サブ画素P1及び第2サブ画素P2における第10スルーホールV10は第2極板42の第3開口47の所在位置に位置し、第3サブ画素P3及び第4サブ画素P4における第10スルーホールV10は第2極板42の第4開口48の所在位置に位置し、第10スルーホールV10内の第1絶縁層61及び第3絶縁層63はエッチングされ、第1極板41の表面が露出される。第11スルーホールV11は縦方向電源接続線51の所在位置に位置し、複数の第11スルーホールV11が間隔をおいて設けられ、第11スルーホールV11内の第3絶縁層63はエッチングされ、縦方向電源接続線51の表面が露出される。第13スルーホールV13は、横方向電源接続線52と後に形成される第2ソース電極23との重複領域の所在位置に位置し、第13スルーホールV13内の第3絶縁層63はエッチングされ、横方向電源接続線52の表面が露出される。第14スルーホールV14は、第1走査接続線G1-1と後に形成される第3走査接続線54との重複領域の所在位置に位置し、第14スルーホールV14内の第3絶縁層63はエッチングされ、第1走査接続線G1-1の表面が露出される。第15スルーホールV15は、第1走査信号線G1と後に形成される第3走査接続線54との重複領域の所在位置に位置し、第15スルーホールV15内の第3絶縁層63はエッチングされ、第1走査信号線G1の表面が露出される。
今回のパターニングプロセスの後、複数のスルーホールパターンが表示領域100に形成され、透明領域200は、ベース基板10に積層設置される第1絶縁層61及び第2絶縁層62と、第2絶縁層62に設けられる第1走査信号線G1、第2走査信号線G2と、第1走査信号線G1及び第2走査信号線G2を覆う第3絶縁層63とを備える。
(5)第3導電層パターンを形成し、これは、前述のパターンが形成されたベース基板において第3金属薄膜を堆積し、パターニングプロセスによって第3金属薄膜をパターニングし、第3絶縁層63に第3導電層パターンを形成することを含む。第3導電層は、図15及び図16に示すように、各表示ユニットに形成される1本の第1電源線VDDと、1本の第2電源線VSSと、4本のデータ信号線Dと、2本の第3走査接続線54と、並びに、各サブ画素に形成される第1ソース電極13と、第1ドレイン電極14と、第2ソース電極23と、第2ドレイン電極24と、第3ソース電極33と、第3ドレイン電極34と、第3極板43のパターンと、を備え、図16は図15におけるA-A方向の断面図である。
例示的な実施形態では、第1電源線VDD、第2電源線VSS、補償信号線S、及びデータ信号線Dは平行に設けられ、いずれも第2方向D2に延伸し、第2電源線VSSは第2サブ画素P2及び第4サブ画素P4内に設けられ、第1電源線VDDは第1サブ画素P1及び第3サブ画素P3内に設けられ、補償信号線Sは第1電源線VDDと第2電源線VSSとの中間に設けられ、2本のデータ信号線Dは第2電源線VSSと補償信号線Sとの間に設けられ、他の2本のデータ信号線Dは第1電源線VDDと補償信号線Sとの間に設けられる。
例示的な実施形態では、第1電源線VDDは複数の第11スルーホールV11を介して縦方向電源接続線51及び横方向電源接続線52に接続され、横方向電源接続線52は第13スルーホールV13を介して各サブ画素の第2ソース電極23に接続され、第2ソース電極23は第3スルーホールV3を介して第2アクティブ層21の一端に接続され、第2ソース電極23と第1電源線VDDとの接続が実現され、第1電源線VDDと縦方向電源接続線51とは二重配線を形成し、電源信号伝送の信頼性を確保し、そして第1電源線VDDの抵抗を低減する。
例示的な実施形態では、第2電源線VSSは複数の第7スルーホールV7を介して補助電源線53に接続され、第2電源線VSSは補助電源線53と二重配線を形成し、電源信号伝送の信頼性を確保し、そして第2電源線VSSの抵抗を低減する。幾つかの可能な実現方式では、第1電源線VDD及び第2電源線VSSの第1方向D1における幅はいずれも補償信号線Sの第1方向D1における幅よりも大きく、第1電源線VDD及び第2電源線VSSの第1方向D1における幅はいずれもデータ信号線Dの第1方向D1における幅よりも大きく、第1電源線VDD及び第2電源線VSSの抵抗を更に低減することができる。
例示的な実施形態では、補償接続線S-1は第8スルーホールV8を介して各サブ画素の第3ソース電極33に接続される。補償接続線S-1は表示領域100の上下両側のサブ画素の中央部に設けられ、補償信号線Sは表示領域100の左右両側のサブ画素の中央部に設けられ、補償接続線S-1と補償信号線Sとは互いに接続される一体構造であり、左右両側のサブ画素の第3トランジスタは補償信号線Sに対して対称に設けられ、このような対称設計により、各表示ユニットは1本の補償信号線のみを採用する必要があり、補償信号がトランジスタに書き込まれる前のRC遅延がほぼ同じであるように確保することができ、表示の均一性が確保される。
例示的な実施形態では、第3走査接続線54は第2方向D2に延伸する直線又は折れ線構造であり、第3走査接続線54は第14スルーホールV14を介して第1走査接続線G1-1に接続され、第3走査接続線54は第15スルーホールV15を介して第1走査信号線G1に接続される。
例示的な実施形態では、第1サブ画素P1のデータ信号線Dは第1サブ画素P1の第1電源線VDDに近い側に設けられ、第2サブ画素P2のデータ信号線Dは第2サブ画素P2の第2電源線VSSに近い側に設けられ、第3サブ画素P3のデータ信号線Dは第3サブ画素P3の補償信号線Sに近い側に設けられ、第4サブ画素P4のデータ信号線Dは第4サブ画素P4の補償信号線Sに近い側に設けられる。
例示的な実施形態では、第1ソース電極13はデータ信号線Dに接続される一体構造であり、これにより、各データ信号線Dはそれぞれその位置するサブ画素の第1ソース電極13に接続され、第1ソース電極13は第1スルーホールV1を介して第1アクティブ層11の一端に接続され、第1ドレイン電極14は第2スルーホールV2を介して第1アクティブ層11の他端に接続され、第1ドレイン電極14は更に第9スルーホールV9を介して第2ゲート電極22及び第2極板42に接続され、第1ドレイン電極14、第2ゲート電極22、第2極板42が同じ電位を有することが実現される。第2ソース電極23は第3スルーホールV3を介して第2アクティブ層21の一端に接続され、そして第13スルーホールV13を介して横方向電源接続線52に接続され、横方向電源接続線52は第11スルーホールV11を介して第1電源線VDDに接続され、それによって、第2ソース電極23と第1電源線VDDとの接続が実現され、第2ドレイン電極24は第4スルーホールV4を介して第2アクティブ層21の他端に接続される。第3ソース電極33は第5スルーホールV5を介して第3アクティブ層31の一端に接続され、且つ第8スルーホールV8を介して補償接続線S-1に接続され、補償接続線S-1と補償信号線Sは互いに接続される一体構造であり、第3ソース電極33と補償信号線Sとの接続が実現され、第3ドレイン電極34は第6スルーホールV6を介して第3アクティブ層31の他端に接続される。第2ドレイン電極24、第3ドレイン電極34、及び第3極板43は互いに接続される一体構造であり、第3極板43は第10スルーホールV10を介して第1極板41に接続され、そのため、第2ドレイン電極24は第1極板41及び第3極板43にそれぞれ接続され、第3ドレイン電極34は第1極板41及び第3極板43にそれぞれ接続され、第2ドレイン電極24、第3ドレイン電極34、第1極板41、及び第3極板43が同じ電位を有することが実現される。第3極板43のベース基板10における正投影と第2極板42のベース基板10における正投影とはオーバーラップ領域が存在し、第3極板43と第2極板42とは第2コンデンサを形成する。
例示的な実施形態では、第1サブ画素P1と第2サブ画素P2における第1ソース電極13、第1ドレイン電極14、第2ソース電極23、第2ドレイン電極24、第3ソース電極33、第3ドレイン電極34、及び第3極板43とは垂直軸に対して鏡像対称であり、第3サブ画素P3と第4サブ画素P4における第1ソース電極13、第1ドレイン電極14、第2ソース電極23、第2ドレイン電極24、第3ソース電極33、第3ドレイン電極34、及び第3極板43とは垂直軸に対して鏡像対称である。
今回のパターニングプロセスの後、第3導電層パターンが表示領域100に形成され、透明領域200は、ベース基板10に積層設置される第1絶縁層61及び第2絶縁層62と、第2絶縁層62に設けられる第1走査信号線G1、第2走査信号線G2と、第1走査信号線G1及び第2走査信号線G2を覆う第3絶縁層63とを備える。
(6)第4絶縁層及び平坦層パターンを形成し、これは、図17及び図18に示すように、前述のパターンが形成されたベース基板においてまず第4絶縁薄膜を堆積し、次に平坦薄膜を塗布し、平坦薄膜のマスク、露光、及び現像によって、第4絶縁薄膜をエッチングして前述の構造を覆う第4絶縁層64パターン、及び第4絶縁層64に設けられる平坦(PLN)層65パターンを形成することを含み、第4絶縁層64及び平坦層65には複数のスルーホールパターンが設けられ、複数のスルーホールパターンは少なくとも、表示領域100の各サブ画素における第3極板43の所在位置に位置する第16スルーホールV16と、第2電源線VSSにおける第17スルーホールV17とを含み、図18は図17におけるA-A方向の断面図である。
例示的な実施形態では、第16スルーホールV16は第3極板43の中央部に位置し、第16スルーホールV16における第4絶縁層64及び平坦層65はエッチングされ、第3極板43の表面が露出され、第17スルーホールV17における第4絶縁層64及び平坦層65はエッチングされ、第2電源線VSSの表面が露出される。
今回のパターニングプロセスの後、透明領域200は、ベース基板10に積層設置される第1絶縁層61及び第2絶縁層62と、第2絶縁層62に設けられる第1走査信号線G1、第2走査信号線G2と、第1走査信号線G1及び第2走査信号線G2を覆う第3絶縁層63と、第3絶縁層63に設けられる第4絶縁層64及び平坦層65とを備える。
(7)第1透明導電層パターンを形成し、これは、図19及び図20に示すように、前述のパターンが形成されたベース基板において第1透明導電薄膜を堆積し、パターニングプロセスによって第1透明導電薄膜をパターニングし、平坦層65に第1透明導電層パターンを形成することを含み、第1透明導電層は、第1陽極70と第1接続電極81とを備え、第1陽極70は表示領域100の各サブ画素に形成され、各サブ画素における第1陽極70は、対応するサブ画素における第16スルーホールV16を介して第2トランジスタT2のドレイン電極に接続され、第1接続電極81は、表示領域100における第2電源線VSS上の第17スルーホールV17の所在位置に形成され、第1接続電極81は第17スルーホールV17を介して第2電源線VSSに接続され、図20は図19におけるA-A方向の断面図である。各サブ画素における第2トランジスタT2のドレイン電極、第3トランジスタT3のドレイン電極、及び第3極板43が互いに接続される一体構造であるため、第1陽極70と各サブ画素における第2トランジスタT2のドレイン電極との接続が実現される。例示的な実施形態では、4つの第1陽極70は、赤色発光ユニット、緑色発光ユニット、青色発光ユニット、白色発光ユニットを形成することができる。
例示的な実施形態では、第1陽極70は、2つの個別に設けられるサブ陽極ブロックと、2つのサブ陽極ブロックにそれぞれ接続される接続構造とを備えてもよく、2つのサブ陽極ブロックは接続構造によって相互に接続される。図19に示すように、接続構造は第1接続電極701と第2接続電極702とを備えてもよく、第1接続電極701は「U」字形構造であり、その両端はそれぞれ2つのサブ陽極ブロックのうちの1つのサブ陽極ブロックに接続され、第2接続電極702はその一端は駆動トランジスタに接続され、他端は第1接続電極701に接続され、これにより、2つのサブ陽極ブロックは接続構造を介して互いに接続される。
表示パネルのいずれか1つのサブ画素に暗点や輝点が現れる場合、接続構造における第1接続電極701の一部をレーザーカットすることができ、これにより、1つのサブ画素からの2つのサブ陽極ブロックのうちの1つのサブ陽極ブロックは駆動トランジスタに電気的に接続されることができ、他方のサブ陽極ブロックは浮遊し、これにより、サブ画素を正常に駆動することができる。
例示的な実施形態では、4つの第1陽極70は正方形(Square)に配列され、左上の第1陽極70は第1サブ画素P1の第16スルーホールV16を介して第1サブ画素P1の第3極板43に接続され、右上の第1陽極70は第2サブ画素P2の第16スルーホールV16を介して第2サブ画素P2の第3極板43に接続され、左下の第1陽極70は第3サブ画素P3の第16スルーホールV16を介して第3サブ画素P3の第3極板43に接続され、右下の第1陽極70は第4サブ画素P4の第16スルーホールV16を介して第4サブ画素P4の第3極板43に接続される。幾つかの可能な実現方式では、表示領域100内の第1陽極70の配列方式は実際の必要に応じて調整することができ、本開示はこれについて限定しない。
今回のパターニングプロセスの後、透明領域200は、ベース基板10に積層設置される第1絶縁層61及び第2絶縁層62と、第2絶縁層62に設けられる第1走査信号線G1、第2走査信号線G2と、第1走査信号線G1及び第2走査信号線G2を覆う第3絶縁層63と、第3絶縁層63に設けられる第4絶縁層64及び平坦層65とを備える。
(8)陽極パターンを形成する。例示的な実施形態では、陽極パターンを形成することは、前述のパターンが形成されたベース基板に第4金属薄膜及び第2透明導電薄膜を順次に堆積し、パターン化プロセスによって第4金属薄膜及び第2透明導電薄膜をパターニングし、第2陽極71、第3陽極72、第2接続電極82、及び第3接続電極83のパターンを形成することを含んでもよく、第2陽極71は第1陽極70のベース基板から離れる側に設けられ且つ第1陽極70に接続され、第3陽極72は第2陽極71のベース基板から離れる側に設けられ且つ第2陽極71に接続され、第2接続電極82は第1接続電極81のベース基板から離れる側に設けられ且つ第1接続電極81に接続され、第3接続電極83は第2接続電極82のベース基板から離れる側に設けられ且つ第2接続電極82に接続される。図21及び図22に示すように、積層設置される第1陽極70、第2陽極71、及び第3陽極72は陽極74を構成し、積層設置される第1接続電極81、第2接続電極82、及び第3接続電極83は補助接続電極を構成し、図22は図21におけるA-A方向の断面図である。
例示的な実施形態では、表示基板に平行な平面内おいて、第2陽極71及び第3陽極72の形状は第1陽極70の形状と類似し、第2陽極71のベース基板における正投影は第1陽極70のベース基板における正投影の範囲内に位置してもよく、第2陽極71のベース基板における正投影は第3陽極72のベース基板における正投影の範囲内に位置してもよい。表示基板に平行な平面内おいて、第2接続電極82及び第3接続電極83の形状は第1接続電極81の形状と類似し、第2接続電極82のベース基板における正投影は第1接続電極81のベース基板における正投影の範囲内に位置してもよく、第2接続電極82のベース基板における正投影は第3接続電極83のベース基板における正投影の範囲内に位置してもよい。
例示的な実施形態では、表示基板に垂直な平面内において、第2接続電極82のベース基板に隣接する側(下側)に位置する第1接続電極81は、第2接続電極82の輪郭から突出する縁を有し、1つの「屋台座」構造を形成し、第2接続電極82のベース基板から離れる側(上側)に位置する第3接続電極83は、第2接続電極82の輪郭から突出する縁を有し、第1接続電極81と第3接続電極83とは1つの「軒」構造を形成し、これにより、積層設置される第1接続電極81、第2接続電極82、及び第3接続電極83は「工」字形を構成する。
例示的な実施形態では、第2陽極71のベース基板に隣接する側(下側)に位置する第1陽極70は、第2陽極71の輪郭から突出する縁を有し、1つの「屋台座」構造を形成し、第2陽極71のベース基板から離れる側(上側)に位置する第3陽極72は、第2陽極71の輪郭から突出する縁を有し、1つの「軒」構造を形成し、これにより、積層設置される第1陽極70、第2陽極71、及び第3陽極72は「工」字形を構成する。
例示的な実施形態では、第4金属薄膜及び第2透明導電薄膜をパターン化するプロセスにおいて、第1エッチング液と第2エッチング液を採用してそれぞれエッチングを行い、ドリルエッチングを用いて補助電極及び陽極の「工」字形構造を形成してもよい。例示的な実施形態では、第1エッチング液は透明導電材料をエッチングするエッチング液(ITOエッチング液)を採用してもよく、第2エッチング液は金属材料をエッチングするエッチング液(Metalエッチング液)を採用してもよい。例示的な実施形態では、フォトレジストのマスク、露光、及び現像を経て、フォトレジストパターンを形成した後、エッチングプロセスは、まずITOエッチング液を用いてフォトレジストに覆われていない第2透明導電薄膜をエッチングし、フォトレジストに覆われていない領域で第4金属薄膜を露出させ、第3陽極72及び第3接続電極83のパターンを形成することと、その後、Metalエッチング液を用いて露出した第4金属薄膜をエッチングし、第2陽極71及び第2接続電極82のパターンを形成することと、を含んでもよい。Metalエッチング液による第4金属薄膜のエッチング速度は、第1透明導電薄膜及び第2透明導電薄膜のエッチング速度よりも大きいため、第2陽極71及び第2接続電極82の側面は凹面ピットになるようにエッチングされる。第2陽極71の下方の第1陽極70及び第2陽極71の上方の第3陽極72はいずれも第2陽極71から1段の距離に突出し、第2接続電極82の下方の第1接続電極81及び第2接続電極82の上方の第3接続電極83は第2接続電極82から1段の距離に突出し、「工」字形構造を形成する。
例示的な実施形態では、第4金属薄膜の材料は、銀(Ag)、銅(Cu)、アルミニウム(Al)、チタン(Ti)、及びモリブデン(Mo)のうちのいずれか1つ以上、又は上記金属の合金材料を含んでもよく、第2透明導電材料は、酸化インジウムスズ(ITO)又は酸化インジウム亜鉛(IZO)等を採用してもよい。
(9)画素定義層パターンを形成する。例示的な実施形態では、画素定義層パターンを形成することは、図23と図24に示すように、前述のパターンが形成されたベース基板において画素定義薄膜を塗布し、パターン化プロセスによって画素定義薄膜をパターニングし、画素定義(PDL)層91パターンを形成することを含んでもよく、画素定義層91に第1画素開口K1及び第2補助電極開口K2が設けられ、第1画素開口K1内の画素定義層91は除去され、陽極のうちの第3陽極72の表面の一部が露出され、第2補助電極開口K2内の画素定義層91が除去され、補助接続電極における第2接続電極82及び第3接続電極83の全ての表面が露出され、図24は図23におけるA-A方向の断面図である。
例示的な実施形態では、第1画素開口K1のベース基板における正投影は第3陽極72のベース基板における正投影の範囲内に位置し、第2補助電極開口K2のベース基板における正投影は第1接続電極81のベース基板における正投影の範囲内に位置し、第2接続電極82及び第3接続電極83のベース基板における正投影は第2補助電極開口K2のベース基板における正投影の範囲内に位置する。第2補助電極開口K2において第2接続電極82及び第3接続電極83の全ての表面が露出されるとは、第2補助電極開口がベース基板に隣接する側の第2下開口とベース基板から離れる側の第2上開口とを有し、第2接続電極82及び第3接続電極83のベース基板における正投影が第2下開口のベース基板における正投影の範囲内に位置することを指す。
例示的な実施形態では、画素定義層は、ポリイミド、アクリル、又はポリエチレンテレフタレート等を採用してもよい。表示基板に平行な平面内おいて、第1画素開口K1の形状は複数の陽極ブロックの形状と類似してもよく、第2補助電極開口K2の形状は矩形であってもよい。表示基板に垂直な平面内において、第1画素開口K1及び第2補助電極開口K2の断面形状は矩形又は台形等であってもよい。
(10)有機発光層パターンを形成する。例示的な実施形態では、有機発光層パターンを形成することは、図25に示すように、前述のパターンが形成されたベース基板において有機発光材料を蒸着して、有機発光層92及び有機発光ブロックパターンを形成することを含み、有機発光層92は第3接続電極83以外の領域に設けられ、有機発光層92は第1画素開口K1を介して陽極74における第3陽極72に接続され、有機発光ブロックは第3接続電極83のベース基板から離れる側の表面に設けられ、有機発光ブロックと有機発光層92とは隔離して設けられる。
他の幾つかの例示的な実施形態では、有機発光層パターンはインクジェット印刷方式によって形成されてもよく、本開示の実施例ではこれを制限しない。
例示的な実施形態では、補助電極の「工」字形構造により、第3接続電極83は第2接続電極82から1段の距離に突出し、そのため、有機発光材料は第3接続電極83の側面縁で切断され、第3接続電極83の第2上表面に有機発光ブロックが形成され、第3接続電極83以外の領域に有機発光層92が形成され、有機発光層92と有機発光ブロックとの相互隔離が実現される。例示的な実施形態では、有機発光ブロックのベース基板における正投影は、第3接続電極83のベース基板における正投影とほぼ等しくてもよい。「工」字形構造の補助電極によって有機発光層を遮断し、孤立して隔離された有機発光ブロックを形成し、出射光に対する有機発光ブロックの干渉を効果的に回避し、出射光の品質を高め、表示品質の向上に有利である。
例示的な実施形態では、有機発光層は、発光層(Emitting Layer、EMLと略称される)と、正孔注入層(Hole Injection Layer、HILと略称される)、正孔輸送層(Hole Transport Layer、HTLと略称される)、電子障壁層(Electron Block Layer、EBLと略称される)、正孔障壁層(Hole Block Layer、HBLと略称される)、電子輸送層(Electron Transport Layer、ETLと略称される)、及び電子注入層(Electron Injection Layer、EILと略称される)、のうちのいずれか1つ又は複数の層とを備えてもよい。例示的な実施形態では、有機発光層は、ファインメタルマスク(Fine Metal Mask、FMMと略称される)、又はオープンマスク(Open Mask)蒸着を採用して形成し、又はインクジェットプロセスを採用して形成してもよい。
例示的な実施形態では、以下の製造方法を採用して有機発光層を製造してもよい。まずオープンマスクを採用して正孔注入層及び正孔輸送層を順次に蒸着し、表示基板に正孔注入層及び正孔輸送層の共通層を形成する。その後、ファインメタルマスクを採用して赤色サブ画素において電子障壁層及び赤色発光層を蒸着し、緑色サブ画素において電子障壁層及び緑色発光層を蒸着し、青色サブ画素において電子障壁層及び青色発光層を蒸着し、隣接するサブ画素の電子障壁層及び発光層は少量のオーバーラップを有してもよく(例えば、それぞれの発光層パターンに占めるオーバーラップ部分の面積は10%未満である)、又は隔離されてもよい。その後、オープンマスクを採用して正孔障壁層、電子輸送層、及び電子注入層を順次に蒸着し、表示基板に正孔障壁層、電子輸送層、及び電子注入層の共通層を形成する。
例示的な実施形態では、電子障壁層は発光素子のマイクロキャビティ調整層としてもよく、電子障壁層の厚さを設計することによって、陰極と陽極との間の有機発光層の厚さがマイクロキャビティの長さの設計を満たすようにすることができる。幾つかの例示的な実施形態では、有機発光層における正孔輸送層、正孔障壁層、又は電子輸送層を発光素子のマイクロキャビティ調整層として採用してもよく、本開示はこれについて限定しない。
例示的な実施形態では、発光層は、ホスト(Host)材料と、ホスト材料にドープされたゲスト(Dopant)材料とを含んでもよく、発光層ゲスト材料のドーピング比は1%~20%である。該ドーピング比の範囲内において、一方では、発光層ホスト材料は励起子エネルギーを発光層ゲスト材料に効果的に転送して発光層ゲスト材料の発光を励起することができ、また一方では、発光層ホスト材料は発光層ゲスト材料を「希釈」し、発光層ゲスト材料の分子間衝突、及びエネルギー間衝突による蛍光クエンチを効果的に改善し、発光効率と素子寿命を向上させる。例示的な実施形態では、ドーピング比とは、発光層の質量に対するゲスト材料の質量の比、即ち質量パーセントを指す。例示的な実施形態では、多源蒸着プロセスによってホスト材料とゲスト材料を共に蒸着し、ホスト材料及びゲスト材料を発光層に均一に分散させてもよく、蒸着プロセスにおいてゲスト材料の蒸着速度を制御することによってドーピング比を調整し、又はホスト材料とゲスト材料との蒸着速度比を制御することによってドーピング比を調整してもよい。例示的な実施形態では、発光層の厚さは約10nm~50nmであってもよい。
例示的な実施形態では、正孔注入層は、無機の酸化物、例えば、モリブデン酸化物、チタン酸化物、バナジウム酸化物、レニウム酸化物、ルテニウム酸化物、クロム酸化物、ジルコニウム酸化物、ハフニウム酸化物、タンタル酸化物、銀酸化物、タングステン酸化物、又はマンガン酸化物を採用してもよく、強吸電子系のp型ドーパント及び正孔輸送材料のドーパントを採用してもよい。例示的な実施形態では、正孔注入層の厚さは約5nm~20nmであってもよい。
例示的な実施形態では、正孔輸送層は、正孔移動度の比較的に高い材料、例えば、芳香族アミン化合物を採用してもよく、その置換基はカルバゾール、メチルフルオレン、スピロフルオレン、ジベンゾチオフェン、又はフラン等であってもよい。例示的な実施形態では、正孔輸送層の厚さは約40nm~150nmであってもよい。
例示的な実施形態では、正孔障壁層及び電子輸送層は、芳香族複素環化合物、例えば、ベンズイミダゾール誘導体、イミダゾピリジン誘導体、ベンズイミダゾピリジン誘導体等のイミダゾール誘導体、ピリミジン誘導体、トリアジン誘導体等のアジン誘導体、キノリン誘導体、イソキノリン誘導体、フェナントロリン誘導体等の窒素含有6員環構造を含む化合物(複素環上においてホスフィンオキサイド系の置換基を有する化合物も含む)等を採用してもよい。例示的な実施形態では、正孔障壁層の厚さは約5nm~15nmであってもよく、電子輸送層の厚さは約20nm~50nmであってもよい。
例示的な実施形態では、電子注入層は、アルカリ金属又は金属、例えば、フッ化リチウム(LiF)、イッテルビウム(Yb)、マグネシウム(Mg)、又はカルシウム(Ca)等の材料、又はこれらのアルカリ金属又は金属の化合物等を採用してもよい。例示的な実施形態では、電子注入層の厚さは約0.5nm~2nmであってもよい。
(11)陰極パターンを形成する。例示的な実施形態では、陰極パターンを形成することは、図26に示すように、前述のパターンが形成されたベース基板に陰極材料を蒸着し、陰極94パターンを形成することを含んでもよく、陰極94は有機発光層92に接続される。
例示的な実施形態では、陰極94は、互いに連通される一体構造であってもよい。補助接続電極以外の領域では、陰極94は有機発光層92に設けられる。補助接続電極が位置する領域では、陰極94は、一方では有機発光ブロックが露出する表面に設けられる、他方では補助接続電極が露出する表面に設けられ、補助接続電極及び有機発光ブロックを包む構造となる。
ここまで、駆動回路層において発光構造層パターンの製造が完了し、発光構造層は陽極と、補助接続電極と、画素定義層と、有機発光層と、陰極とを備え、有機発光層はそれぞれ陽極及び陰極に接続され、陰極は補助接続電極に接続され、補助接続電極は補助陰極を介して第2電源線に電気的に接続される。
例示的な実施形態では、表示基板の製造プロセスは更にパッケージ層パターンを形成することを含んでもよく、パッケージ層パターンを形成することは、まずオープンマスクを用いてプラズマ強化化学蒸着(PECVD)方式で第1無機薄膜を堆積し、第1パッケージ層を形成することと、その後、インクジェット印刷プロセスを用いて第1パッケージ層に有機材料をインクジェット印刷し、硬化して成膜した後、第2パッケージ層を形成することと、その後、オープンマスクを用いて第2無機薄膜を堆積し、第3パッケージ層を形成し、第1パッケージ層、第2パッケージ層、及び第3パッケージ層からパッケージ層が構成されることと、を含んでもよい。例示的な実施例では、第1パッケージ層及び第3パッケージ層は、酸化ケイ素(SiOx)、窒化ケイ素(SiNx)、炭化ケイ素(SiC)、カーボン窒化ケイ素(SiCN)及び窒酸化ケイ素(SiON)のうちのいずれか1つ又は複数を採用してもよく、単層、多層、又は複合層であってもよく、第2パッケージ層は樹脂材料を採用して、無機材料/有機材料/無機材料の積層構造を形成してもよく、有機材料層は2つの無機材料層の間に設けられ、外部の水蒸気が発光構造層に入ることができないように確保することができる。
例示的な実施形態では、パッケージ層の製造が完了した後、パターニングプロセスによって他の1つの基板においてカラーフィルター層及びブラックマトリクスを製造して、カラーフィルターカバー板を形成し、カラーフィルターカバー板の表面にフレームシーラントを塗布し、そしてカラーフィルターカバー板と上記表示基板とを圧着し、図5に示すようなOLED表示パネルを形成してもよく、図5ではブラックマトリクス(BM)のみを示し、カラーフィルター層は示されず、ブラックマトリクスはマトリクス配列を呈する複数の開口領域を有し、カラーフィルター層は開口領域内に充填される。
他の幾つかの例示的な実施形態では、カラーフィルター層及びブラックマトリクスは表示基板において製造されてもよく、この場合、カラーフィルター層及びブラックマトリクスは、陰極を形成した後に、そしてパッケージ層を形成する前に製造してもよい。ブラックマトリクスを設けることにより、隣接するサブ画素間の光クロストークを効果的に防止し、混色を回避し、表示効果を高めることができる。
図5~図26を参照し、各サブ画素において、第1アクティブ層11、第1ゲート電極12、第1ソース電極13、及び第1ドレイン電極14から第1トランジスタT1が構成され、第2アクティブ層21、第2ゲート電極22、第2ソース電極23、及び第2ドレイン電極24から第2トランジスタT2が構成され、第3アクティブ層31、第3ゲート電極32、第3ソース電極33、及び第3ドレイン電極34から第3トランジスタT3が構成され、第1極板41及び第2極板42から第1コンデンサが構成され、第2極板42及び第3極板43から第2コンデンサが構成され、第1コンデンサと第2コンデンサとは並列構造であり、その位置するサブ画素の第2ゲート電極22の電位を記憶することが実現される。第1サブ画素P1及び第2サブ画素P2における第1トランジスタT1、第2トランジスタT2、第3トランジスタT3、第1コンデンサ、及び第2コンデンサは、補償信号線Sに対して鏡像対称であり、第3サブ画素P3及び第4サブ画素P4における第1トランジスタT1、第2トランジスタT2、第3トランジスタT3、第1コンデンサ、及び第2コンデンサは、補償信号線Sに対して鏡像対称である。
各サブ画素において、第1ゲート電極12は第1走査信号線G1に接続され、第1ソース電極13はデータ信号線Dに接続され、第1ドレイン電極14はその位置するサブ画素の第2ゲート電極22に接続される。第2ゲート電極22はその位置するサブ画素の第1ドレイン電極14に接続され、第2ソース電極23は横方向電源接続線52を介して第1電源線VDDに接続され、第2ドレイン電極24はその位置するサブ画素の陽極に接続される。第3ゲート電極32は第2走査信号線G2に接続され、第3ソース電極33は補償信号線Sに接続され、第3ドレイン電極34はその位置するサブ画素の第2ドレイン電極24に接続される。第1極板41はその位置するサブ画素の第2ドレイン電極24及び第3ドレイン電極34に接続され、第2極板42はその位置するサブ画素の第2ゲート電極22及び第1ドレイン電極14に接続され、第3極板43はその位置するサブ画素の第2ドレイン電極24及び第3ドレイン電極34に接続される。陽極74はその位置するサブ画素の第2ドレイン電極24に接続され、全てのサブ画素を覆う陰極94は補助接続電極を介して第2電源線VSSに接続され、これにより、陽極74と陰極94との間の有機発光層92がその位置するサブ画素の第2ドレイン電極24の電流に応答して対応する輝度の光を発光するようになる。
例示的な実施形態では、第1導電層、第2導電層及び第3導電層は、金属材料、例えば、銀(Ag)、銅(Cu)、アルミニウム(Al)、及びモリブデン(Mo)のうちのいずれか1つ又は複数、又は上記金属の合金材料、例えば、アルミニウムネオジム合金(AlNd)、又はモリブデンニオブ合金(MoNb)を採用してもよく、単層構造、又は多層複合構造、例えば、Mo/Cu/Mo等であってもよい。第1絶縁層、第2絶縁層、第3絶縁層、及び第4絶縁層は、酸化ケイ素(SiOx)、窒化ケイ素(SiNx)、及び窒酸化ケイ素(SiON)のうちのいずれか1つ又は複数を採用してもよく、単層、多層、又は複合層であってもよい。第1絶縁層はバッファ(Buffer)層と称され、ベース基板の耐酸化水素能力を高めることに用いられ、第2絶縁層はゲート絶縁(GI)層と称され、第3絶縁層は層間絶縁(ILD)層と称され、第4絶縁層はパッシベーション(PVX)層と称される。第2絶縁層の厚さは第3絶縁層の厚さよりも小さく、第1絶縁層の厚さは第2絶縁層と第3絶縁層の厚さの合計よりも小さく、絶縁効果を確保しながら、記憶コンデンサの容量を高める。平坦層は有機材料を採用してもよく、透明導電薄膜は酸化インジウムスズ(ITO)又は、酸化インジウムスズITO又は酸化インジウム亜鉛(IZO)を採用してもよく、画素定義層はポリイミド、アクリル、又はポリエチレンテレフタレートを採用してもよい。陰極は、マグネシウム(Mg)、銀(Ag)、アルミニウム(Al)、銅(Cu)、及びリチウム(Li)のうちのいずれか1種又は複数種を採用し、又は上記金属のうちのいずれか1種又は複数種で製造された合金を採用してもよい。
幾つかの可能な実現方式では、第1絶縁層の厚さは3000オングストローム~5000オングストロームであり、第2絶縁層の厚さは1000オングストローム~2000オングストロームであり、第3絶縁層の厚さは4500オングストローム~7000オングストロームであり、第4絶縁層の厚さは3000オングストローム~5000オングストロームである。第1導電層の厚さは80オングストローム~1200オングストロームであり、第2導電層の厚さは3000オングストローム~5000オングストロームであり、第3導電層の厚さは3000オングストローム~9000オングストロームである。
例示的な実施形態では、半導体層は、インジウムとスズとを含む酸化物、タングステンとインジウムとを含む酸化物、タングステンとインジウムと亜鉛とを含む酸化物、チタンとインジウムとを含む酸化物、チタンとインジウムとスズとを含む酸化物、インジウムと亜鉛とを含む酸化物、シリコンとインジウムとスズとを含む酸化物、インジウムとガリウムと亜鉛とを含む酸化物等を採用してもよい。半導体層は単層であってもよく、又は2層であってもよく、又は多層であってもよい。
図5~図26に示すように、本開示で提供される表示基板は、
ベース基板10、第1導電層、第1絶縁層61、半導体層、第2絶縁層62、第2導電層、第3絶縁層63、第3導電層、第4絶縁層64、平坦層65、陽極74、補助接続電極、画素定義層91、有機発光層92、有機発光ブロック、陰極94及びパッケージ層を備える。
第1導電層はベース基板10に設けられる。第1導電層は第1極板41と補償信号線Sとを備える。
第1絶縁層61は第1導電層を覆う。
半導体層は第1絶縁層61に設けられる。半導体層は第1アクティブ層11と、第2アクティブ層21と、第3アクティブ層31とを備える。
第2導電層は第2絶縁層62に設けられる。第2導電層は、第1走査信号線G1と、第2走査信号線G2と、第2極板42と、縦方向電源接続線51と、横方向電源接続線52と、補助電源線53と、第1ゲート電極12と、第2ゲート電極22と、第3ゲート電極32とを備える。第2絶縁層62は第2導電層と同じパターンであり、第2極板42のベース基板10における正投影と第1極板41のベース基板10における正投影とはオーバーラップ領域が存在し、第2極板42と第1極板41とは第1コンデンサを形成する。
そして、第2導電層を覆う第3絶縁層63を備え、その上に複数のスルーホールがそれぞれ設けられ、
第3導電層は第3絶縁層63に設けられる。第3導電層は第1電源線VDDと、第2電源線VSSと、データ信号線Dと、第3走査接続線54と、第1ソース電極13と、第1ドレイン電極14と、第2ソース電極23と、第2ドレイン電極24と、第3ソース電極33と、第3ドレイン電極34と、第3極板43とを備える。第1電源線VDDは第11スルーホールV11を介して縦方向電源接続線51及び横方向電源接続線52に接続され、第2電源線VSSは第7スルーホールV7を介して補助電源線53に接続され、第1ソース電極13はデータ信号線Dと一体構造であり、第2ソース電極23は第3スルーホールV3を介して第2アクティブ層21の一端に接続され、第3ソース電極33は第8スルーホールV8を介して補償信号線Sに接続され、第1ドレイン電極14は第9スルーホールV9を介して第2ゲート電極22及び第2極板42に接続され、第2ドレイン電極24、第3ドレイン電極34、及び第3極板43は互いに接続される一体構造であり、第3極板43は第10スルーホールV10を介して第1極板41に接続され、第3極板43のベース基板10における正投影と第2極板42のベース基板10における正投影とはオーバーラップ領域が存在し、第2極板42と第3極板43とは第2コンデンサを形成する。
第4絶縁層64及び平坦層65は第3導電層を覆う。その上に複数のスルーホールがそれぞれ設けられる。
陽極74及び補助接続電極は平坦層65に設けられる。陽極74は、積層設置される第1陽極70と、第2陽極71と、第3陽極72とを備え、補助接続電極は、積層設置される第1接続電極81と、第2接続電極82と、第3接続電極83とを備え、第1陽極70は第16スルーホールV16を介して第2トランジスタのドレイン電極に接続され、第1接続電極81は第17スルーホールV17を介して第2電源線VSSに接続される。
画素定義層91は平坦層65に設けられる。画素定義層91は各サブ画素において陽極を露出する第1画素開口を限定し、画素定義層91は第2電源線VSSにおいて補助接続電極を露出する第2補助電極開口を限定する。
有機発光層92は第1画素開口領域内に設けられる。有機発光ブロックは第2補助電極開口領域内に設けられる。有機発光層92は陽極に接続され、有機発光ブロックと有機発光層92とは隔離して設けられる。
表示領域100の陰極94は有機発光層92に接続され、透明領域の陰極は補助接続電極を介して第2電源線VSSに接続される。
パッケージ層は上記の構造を覆う。
ベース基板10、第1導電層、第1絶縁層61、半導体層、第2絶縁層62、第2導電層、第3絶縁層63、第3導電層、第4絶縁層64、平坦層65、陽極74、補助接続電極、画素定義層91、有機発光層92、有機発光ブロック、陰極94及びパッケージ層を備える。
第1導電層はベース基板10に設けられる。第1導電層は第1極板41と補償信号線Sとを備える。
第1絶縁層61は第1導電層を覆う。
半導体層は第1絶縁層61に設けられる。半導体層は第1アクティブ層11と、第2アクティブ層21と、第3アクティブ層31とを備える。
第2導電層は第2絶縁層62に設けられる。第2導電層は、第1走査信号線G1と、第2走査信号線G2と、第2極板42と、縦方向電源接続線51と、横方向電源接続線52と、補助電源線53と、第1ゲート電極12と、第2ゲート電極22と、第3ゲート電極32とを備える。第2絶縁層62は第2導電層と同じパターンであり、第2極板42のベース基板10における正投影と第1極板41のベース基板10における正投影とはオーバーラップ領域が存在し、第2極板42と第1極板41とは第1コンデンサを形成する。
そして、第2導電層を覆う第3絶縁層63を備え、その上に複数のスルーホールがそれぞれ設けられ、
第3導電層は第3絶縁層63に設けられる。第3導電層は第1電源線VDDと、第2電源線VSSと、データ信号線Dと、第3走査接続線54と、第1ソース電極13と、第1ドレイン電極14と、第2ソース電極23と、第2ドレイン電極24と、第3ソース電極33と、第3ドレイン電極34と、第3極板43とを備える。第1電源線VDDは第11スルーホールV11を介して縦方向電源接続線51及び横方向電源接続線52に接続され、第2電源線VSSは第7スルーホールV7を介して補助電源線53に接続され、第1ソース電極13はデータ信号線Dと一体構造であり、第2ソース電極23は第3スルーホールV3を介して第2アクティブ層21の一端に接続され、第3ソース電極33は第8スルーホールV8を介して補償信号線Sに接続され、第1ドレイン電極14は第9スルーホールV9を介して第2ゲート電極22及び第2極板42に接続され、第2ドレイン電極24、第3ドレイン電極34、及び第3極板43は互いに接続される一体構造であり、第3極板43は第10スルーホールV10を介して第1極板41に接続され、第3極板43のベース基板10における正投影と第2極板42のベース基板10における正投影とはオーバーラップ領域が存在し、第2極板42と第3極板43とは第2コンデンサを形成する。
第4絶縁層64及び平坦層65は第3導電層を覆う。その上に複数のスルーホールがそれぞれ設けられる。
陽極74及び補助接続電極は平坦層65に設けられる。陽極74は、積層設置される第1陽極70と、第2陽極71と、第3陽極72とを備え、補助接続電極は、積層設置される第1接続電極81と、第2接続電極82と、第3接続電極83とを備え、第1陽極70は第16スルーホールV16を介して第2トランジスタのドレイン電極に接続され、第1接続電極81は第17スルーホールV17を介して第2電源線VSSに接続される。
画素定義層91は平坦層65に設けられる。画素定義層91は各サブ画素において陽極を露出する第1画素開口を限定し、画素定義層91は第2電源線VSSにおいて補助接続電極を露出する第2補助電極開口を限定する。
有機発光層92は第1画素開口領域内に設けられる。有機発光ブロックは第2補助電極開口領域内に設けられる。有機発光層92は陽極に接続され、有機発光ブロックと有機発光層92とは隔離して設けられる。
表示領域100の陰極94は有機発光層92に接続され、透明領域の陰極は補助接続電極を介して第2電源線VSSに接続される。
パッケージ層は上記の構造を覆う。
本開示の実施例の表示基板は、第1走査接続線及び/又は第2走査接続線と駆動回路層における他の信号線との間に短絡故障点が発生した場合、短絡故障点の両側の第1走査接続線及び/又は第2走査接続線をレーザーカットによって切断して短絡故障を修復することができる。例示的に、図27に示すように、データ信号線と第1走査接続線とのオーバーラップ位置に短絡故障点が発生した場合、短絡故障点の両側の第1走査接続線をレーザーカットによって切断して、短絡故障を修復することができる。
本開示の実施例の表示基板は、図28に示すように、あるサブ陽極ブロックと駆動回路層における他の信号線との間に短絡故障点が発生した場合、接続構造における第1接続電極が該サブ陽極ブロック側に位置する位置をレーザーによって切断することができ、これにより、該サブ陽極ブロックに対応するサブ画素における他の1つのサブ陽極ブロックは駆動トランジスタに電気的に接続されることができ、該サブ陽極ブロックは浮遊し、それによって、短絡故障を修復する。
本開示に示される構造及びその製造プロセスは例示的な説明に過ぎず、例示的な実施形態では、実際の必要に応じて対応する構造を変更すること、及びパターニングプロセスを増加又は減少させることができる。例えば、表示領域は3つのサブ画素を備えてもよい。また例えば、画素駆動回路は5T1C又は7T1Cであってもよい。更に例えば、膜層構造において更に他の電極又はリード線が設けられてもよく、本開示はこれについて限定しない。
上記で説明された表示基板の構造及び製造フローから分かるように、本開示による表示基板は、表示領域において第1走査信号線及び第2走査信号線をそれぞれ対応する走査接続線と環状巻線設計し、且つ第1走査信号線と第2走査信号線の環状巻線位置が第1電源線及び第2電源線を回避したことにより、電源線と他の信号線とのオーバーラップ面積が大きいため、製品の良率に影響を与えやすいという問題を回避し、修理の機能を実現しながら、信号線間の交差(Cross)点を最少にするように最適化することができ、更に製品の良率を向上させ、透明表示製品に技術サポートを提供する。
本開示による表示基板は、金属酸化物材料の第2極板を記憶コンデンサの極板として採用することにより、第2極板はそれぞれ第1導電層における第1極板及び第3導電層における第3極板と記憶コンデンサを形成し、第1極板と第3極板とは同じ電位を有し、第2極板は第1極板及び第3極板と異なる電位を有し、そのため、第1極板、第2極板、及び第3極板の間には2つの並列の記憶コンデンサが形成され、記憶コンデンサの容量を効果的に増大させ、高解像度表示の実現に有利である。
本開示の製造プロセスは既存の成熟した製造設備を利用して実現でき、既存のプロセスに対する改善は小さく、既存の製造プロセスと良い互換性があり、プロセスの実現は簡単で、実施しやすく、生産効率が高く、生産コストが低く、良品率が高い。本開示の設計によってサブ画素内おける修復が可能となり、製品の良率は倍以上に向上する。
例示的な実施形態では、本開示の表示基板は、画素駆動回路を有する表示装置、例えば、OLED、量子ドット表示(QLED)、発光ダイオード表示(Micro LED又はMini LED)、又は量子ドット発光ダイオード表示(QDLED)等に適用することができ、本開示はこれについて限定しない。
本開示の例示的な実施例は更に表示基板の製造方法を提供し、表示基板は複数のサブ画素を含んでもよく、前記製造方法は、
ベース基板において複数の表示ユニットを形成し、少なくとも1つの前記表示ユニットは表示領域と透明領域とを備え、少なくとも1つの前記表示領域は第1方向に第1電源線と第2電源線とが設けられ、前記第1電源線及び第2電源線は第2方向に延伸し、少なくとも1つの前記表示領域は前記第2方向に第1走査信号線と、第2走査信号線と、第2走査接続線と、第1走査接続線とが設けられ、前記第2走査接続線と前記第2走査信号線とは互いに接続されて第1リング構造となり、少なくとも1つの前記表示領域は前記第1走査信号線と前記第1走査接続線との間に第3走査接続線が設けられ、前記第3走査接続線と第1走査接続線と第1走査信号線とは互いに接続されて第2リング構造となり、前記第1方向と前記第2方向とは交差し、前記第1リング構造のベース基板における正投影は、前記第1電源線及び第2電源線のベース基板における正投影とオーバーラップ領域が存在せず、前記第2リング構造のベース基板における正投影は、前記第1電源線及び第2電源線のベース基板における正投影とオーバーラップ領域が存在しない、ことを含む。
ベース基板において複数の表示ユニットを形成し、少なくとも1つの前記表示ユニットは表示領域と透明領域とを備え、少なくとも1つの前記表示領域は第1方向に第1電源線と第2電源線とが設けられ、前記第1電源線及び第2電源線は第2方向に延伸し、少なくとも1つの前記表示領域は前記第2方向に第1走査信号線と、第2走査信号線と、第2走査接続線と、第1走査接続線とが設けられ、前記第2走査接続線と前記第2走査信号線とは互いに接続されて第1リング構造となり、少なくとも1つの前記表示領域は前記第1走査信号線と前記第1走査接続線との間に第3走査接続線が設けられ、前記第3走査接続線と第1走査接続線と第1走査信号線とは互いに接続されて第2リング構造となり、前記第1方向と前記第2方向とは交差し、前記第1リング構造のベース基板における正投影は、前記第1電源線及び第2電源線のベース基板における正投影とオーバーラップ領域が存在せず、前記第2リング構造のベース基板における正投影は、前記第1電源線及び第2電源線のベース基板における正投影とオーバーラップ領域が存在しない、ことを含む。
本開示に開示される実施形態は以上の通りであるが、その記載内容は本開示を理解するために採用される実施形態に過ぎず、本発明を限定するためのものではない。当業者は本開示に開示される精神と範囲を離脱せずに、実施の形式及び詳細において修正と変更を行うことができるが、本発明の特許保護範囲は、特許請求の範囲に記載の範囲に準じるべきである。
10 ベース基板
102 駆動回路層
103 発光構造層
104 パッケージ層
102 駆動回路層
103 発光構造層
104 パッケージ層
Claims (15)
- 表示基板であって、ベース基板と、前記ベース基板に設けられる複数の表示ユニットとを備え、前記表示ユニットは表示領域と透明領域とを備え、前記表示領域は複数のサブ画素を備え、
前記表示領域は第1方向に第1電源線と第2電源線とが設けられ、前記第1電源線及び第2電源線は第2方向に延伸し、前記表示領域は前記第2方向に第1走査信号線と、第2走査信号線と、第2走査接続線と、第1走査接続線とが設けられ、前記第2走査接続線と前記第2走査信号線とは互いに接続されて第1リング構造となり、前記表示領域は前記第1走査信号線と前記第1走査接続線との間に第3走査接続線が設けられ、前記第3走査接続線と第1走査接続線と第1走査信号線とは互いに接続されて第2リング構造となり、前記第1方向と前記第2方向とは交差し、
前記第1リング構造のベース基板における正投影は、前記第1電源線及び第2電源線のベース基板における正投影とオーバーラップせず、前記第2リング構造のベース基板における正投影は、前記第1電源線及び第2電源線のベース基板における正投影とオーバーラップしない、表示基板。 - 前記第1リング構造のベース基板における正投影は、前記第2リング構造のベース基板における正投影とオーバーラップせず、前記第2リング構造のベース基板における正投影は前記第1リング構造のベース基板における正投影を包む、請求項1に記載の表示基板。
- 前記表示基板に垂直な方向において、前記サブ画素は、前記ベース基板に設けられる駆動回路層と、前記駆動回路層の前記ベース基板から離れる側に設けられる発光構造層とを備え、前記駆動回路層は第1導電層と、半導体層と、第2導電層と、第3導電層とを備え、
前記第1導電層は補償信号線と第1極板とを備え、前記半導体層は複数のトランジスタのアクティブ層を備え、前記第2導電層は前記第1走査信号線と、前記第2走査信号線と、前記第1走査接続線と、前記第2走査接続線と、第2極板と、複数のトランジスタのゲート電極とを備え、前記第3導電層は前記第1電源線と、前記第2電源線と、前記第3走査接続線と、データ信号線と、複数のトランジスタのソース電極及びドレイン電極とを備え、前記第2極板のベース基板における正投影と前記第1極板のベース基板における正投影とはオーバーラップ領域が存在し、それによって第1コンデンサが形成され、
前記第2走査接続線と前記第2走査信号線とは互いに接続されて一体構造となり、
前記第3走査接続線は、スルーホールを介して前記第1走査接続線及び前記第1走査信号線にそれぞれ電気的に接続される、請求項1に記載の表示基板。 - 少なくとも1つの前記サブ画素は、第1トランジスタと、第2トランジスタと、第3トランジスタと、第1コンデンサとを備え、前記第1コンデンサは第1極板と第2極板とを備え、
前記第1トランジスタのゲート電極は前記第1走査信号線に電気的に接続され、前記第1トランジスタの第1極はデータ信号線に電気的に接続され、前記第1トランジスタの第2極は前記第2トランジスタのゲート電極に電気的に接続され、前記第2トランジスタの第1極は前記第1電源線に電気的に接続され、前記第2トランジスタの第2極は有機エレクトロルミネッセンスダイオードの第1極に電気的に接続され、前記第3トランジスタのゲート電極は前記第2走査信号線に電気的に接続され、前記第3トランジスタの第1極は補償信号線に電気的に接続され、前記第3トランジスタの第2極は前記第2トランジスタの第2極に電気的に接続され、前記有機エレクトロルミネッセンスダイオードの第2極は前記第2電源線に電気的に接続され、前記第1極板は前記第2トランジスタの第2極に電気的に接続され、前記第2極板は前記第2トランジスタのゲート電極に電気的に接続される、請求項1に記載の表示基板。 - 前記複数のサブ画素は第1サブ画素、第2サブ画素、第3サブ画素、及び第4サブ画素を含み、前記第1方向において前記第1サブ画素と前記第2サブ画素とが交互に配列して第1行を形成し、前記第3サブ画素と前記第4サブ画素とが交互に配列して第2行を形成し、前記第2方向において前記第1サブ画素と第3サブ画素とが交互に配列して第1列を形成し、前記第2サブ画素と第4サブ画素とが交互に配列して第2列を形成し、
前記第1走査接続線及び第2走査接続線は前記第1サブ画素及び第2サブ画素に位置し、前記第1走査信号線及び第2走査信号線は前記第3サブ画素及び第4サブ画素に位置する、請求項1に記載の表示基板。 - 少なくとも1つの前記サブ画素は第1トランジスタと、第2トランジスタと、第3トランジスタとを備え、前記第1トランジスタは第1アクティブ層と、第1ゲート電極と、第1ソース電極と、第1ドレイン電極とを備え、前記第2トランジスタは第2アクティブ層と、第2ゲート電極と、第2ソース電極と、第2ドレイン電極とを備え、前記第3トランジスタは第3アクティブ層と、第3ゲート電極と、第3ソース電極と、第3ドレイン電極とを備え、
前記第2走査信号線と第3サブ画素及び第4サブ画素における第3アクティブ層とが重複する領域は、前記第3サブ画素及び第4サブ画素における第3ゲート電極とされ、前記第2走査接続線と前記第1サブ画素及び第2サブ画素における第3アクティブ層とが重複する領域は、前記第1サブ画素及び第2サブ画素における第3ゲート電極とされ、
前記第1走査信号線と前記第3サブ画素及び第4サブ画素における第1アクティブ層とが重複する領域は、前記第3サブ画素及び第4サブ画素における第1ゲート電極とされ、第1走査接続線と前記第1サブ画素及び第2サブ画素における第1アクティブ層とが重複する領域は、前記第1サブ画素及び第2サブ画素における第1ゲート電極とされる、請求項5に記載の表示基板。 - 少なくとも1つの前記表示領域は更に1本の補償信号線を備え、前記補償信号線は第2方向に延伸し、
前記第1サブ画素と第2サブ画素における第1ゲート電極、第2ゲート電極、及び第3ゲート電極とは垂直軸に対して鏡像対称であり、前記第3サブ画素と第4サブ画素における第1ゲート電極、第2ゲート電極、及び第3ゲート電極とは垂直軸に対して鏡像対称であり、前記垂直軸は前記補償信号線である、請求項6に記載の表示基板。 - 前記補償信号線に、第1方向及び第1方向の反対方向に突出する補償接続線が設けられ、
前記補償接続線は、前記第1サブ画素と第3サブ画素とが隣接する位置、及び前記第2サブ画素と第4サブ画素とが隣接する位置に位置し、
前記補償接続線はスルーホールを介して前記第3トランジスタの第3ソース電極に電気的に接続される、請求項7に記載の表示基板。 - 前記第1サブ画素~前記第4サブ画素における第3アクティブ層はいずれも前記補償接続線に近い位置に設けられ、そして前記第3アクティブ層のベース基板における正投影と前記補償接続線のベース基板における正投影とは重複領域が存在する、請求項8に記載の表示基板。
- 前記第1サブ画素における第3アクティブ層と前記第3サブ画素における第3アクティブ層とは互いに接続される一体構造であり、前記第2サブ画素における第3アクティブ層と前記第4サブ画素における第3アクティブ層とは互いに接続される一体構造である、請求項8に記載の表示基板。
- 少なくとも1つの前記サブ画素は更に第1コンデンサを備え、前記第1コンデンサは対向に設置された第1極板と第2極板とを備え、前記第2ゲート電極は前記第2アクティブ層に跨って設けられ、且つ前記第2極板と互いに接続されて一体構造となる、請求項6に記載の表示基板。
- 前記第1サブ画素における第1極板は、前記第3サブ画素に近く且つ前記第2サブ画素から離れる側に第1開口が設けられ、前記第2サブ画素における第1極板も、前記第4サブ画素に近く且つ前記第1サブ画素から離れる側に前記第1開口が設けられ、
前記第3サブ画素における第1極板は、前記第1サブ画素に近く且つ前記第4サブ画素に近い側に第2開口が設けられ、前記第4サブ画素における第1極板も、前記第2サブ画素に近く且つ前記第3サブ画素に近い側に前記第2開口が設けられ、
前記第1サブ画素及び第2サブ画素における第1アクティブ層は前記第1開口に近い位置に設けられ、前記第3サブ画素及び第4サブ画素における第1アクティブ層は前記第2開口に近い位置に設けられる、請求項11に記載の表示基板。 - 少なくとも1つの前記サブ画素は更に第2コンデンサを備え、前記第2コンデンサは対向に設置された第2極板と第3極板とを備え、前記第3極板のベース基板における正投影と前記第2極板のベース基板における正投影とはオーバーラップ領域が存在し、前記第3極板はスルーホールを介して前記第1極板に電気的に接続される、請求項11に記載の表示基板。
- 請求項1~13のいずれか1項に記載の表示基板を備える表示装置。
- 表示基板の製造方法であって、
ベース基板において複数の表示ユニットを形成し、前記表示ユニットは表示領域と透明領域とを備え、前記表示領域は第1方向に第1電源線と第2電源線とが設けられ、前記第1電源線及び第2電源線は第2方向に延伸し、前記表示領域は前記第2方向に第1走査信号線と、第2走査信号線と、第2走査接続線と、第1走査接続線とが設けられ、前記第2走査接続線と前記第2走査信号線とは互いに接続されて第1リング構造となり、前記表示領域は前記第1走査信号線と前記第1走査接続線との間に第3走査接続線が設けられ、前記第3走査接続線と第1走査接続線と第1走査信号線とは互いに接続されて第2リング構造となり、前記第1方向と前記第2方向とは交差し、前記第1リング構造のベース基板における正投影は、前記第1電源線及び第2電源線のベース基板における正投影とオーバーラップせず、前記第2リング構造のベース基板における正投影は、前記第1電源線及び第2電源線のベース基板における正投影とオーバーラップしない、ことを含む、表示基板の製造方法。
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