JP2024528352A - 表示基板及びその製造方法、表示装置 - Google Patents

Abstract

表示基板及びその製造方法、表示装置であり、表示基板は複数の表示ユニットを備え、表示ユニットは表示領域と透明領域とを備え、表示領域は第１方向に第１電源線と第２電源線とが設けられ、第２方向に第１走査信号線と、第２走査信号線と、第２走査接続線と、第１走査接続線とが設けられ、第２走査接続線と第２走査信号線とは接続されて第１リング構造となり、表示領域は更に第３走査接続線が設けられ、第３走査接続線と第１走査接続線と第１走査信号線とは接続されて第２リング構造となり、第１リング構造、第１電源線、及び第２電源線のベース基板における正投影はオーバーラップせず、第２リング構造、第１電源線、及び第２電源線のベース基板における正投影はオーバーラップしない。

Description

関連出願への相互参照
本願は、２０２１年６月３０日にＣＮＩＰＡに提出された、出願番号が２０２１２１５０４３１５．１である中国特許出願の優先権、及び、２０２１年８月１７日にＣＮＩＰＡに提出された、出願番号が２０２１１０９４４８３５２である中国特許出願の優先権を主張し、その内容はここにおいて引用によって組み込まれる。

本開示の実施例は表示技術分野に関するが、これには限らず、特に表示基板及びその製造方法、表示装置に関する。

有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤと略称される）は能動発光型表示装置であり、発光、超薄、広視野角、高輝度、高コントラスト、低消費電力、極めて高反応速度等の利点を有する。駆動方式の違いによって、ＯＬＥＤはパッシブマトリクス駆動（Ｐａｓｓｉｖｅ Ｍａｔｒｉｘ、ＰＭと略称される）型とアクティブマトリクス駆動（Ａｃｔｉｖｅ Ｍａｔｒｉｘ、ＡＭと略称される）型の２種類に分けることができ、ここにおいてＡＭＯＬＥＤは電流ドライバであり、独立した薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴと略称される）を用いて各サブ画素を制御し、各サブ画素はいずれも連続的に且つ独立して発光を駆動することができる。

表示技術の発展につれて、ＯＬＥＤ技術はますます透明表示に応用されている。透明表示は表示技術における１つの個性化した重要な表示分野であり、透明な状態で画像表示を行うことを指し、視聴者は表示装置の中の映像を見ることができるだけでなく、表示装置の背後の光景を見ることもでき、仮想現実（Ｖｉｒｔｕａｌ Ｒｅａｌｉｔｙ、ＶＲと略称される）と拡張現実（Ａｕｇｍｅｎｔｅｄ Ｒｅａｌｉｔｙ、ＡＲと略称される）と３Ｄ表示機能を実現することができる。ＡＭＯＬＥＤ技術が採用された透明表示装置では通常、各画素を表示領域と透明領域に区画し、表示領域に画素駆動回路と発光素子を設けて画像表示を実現し、透明領域において光線透過を実現する。

以下は本文が詳細に説明するテーマについての概説である。本概説は特許請求の保護範囲を制限するためのものではない。

本開示の実施例は表示基板を提供し、ベース基板と、前記ベース基板に設けられる複数の表示ユニットとを備え、前記表示ユニットは表示領域と透明領域とを備え、前記表示領域は複数のサブ画素を備え、前記表示領域は第１方向に第１電源線と第２電源線とが設けられ、前記第１電源線及び第２電源線は第２方向に延伸し、前記表示領域は前記第２方向に第１走査信号線と、第２走査信号線と、第２走査接続線と、第１走査接続線とが設けられ、前記第２走査接続線と前記第２走査信号線とは互いに接続されて第１リング構造となり、前記表示領域は前記第１走査信号線と前記第１走査接続線との間に第３走査接続線が設けられ、前記第３走査接続線と第１走査接続線と第１走査信号線とは互いに接続されて第２リング構造となり、前記第１方向と前記第２方向とは交差し、前記第１リング構造のベース基板における正投影は、前記第１電源線及び第２電源線のベース基板における正投影とオーバーラップせず、前記第２リング構造のベース基板における正投影は、前記第１電源線及び第２電源線のベース基板における正投影とオーバーラップしない。

例示的な実施形態では、前記第１リング構造のベース基板における正投影は、前記第２リング構造のベース基板における正投影とオーバーラップせず、前記第２リング構造のベース基板における正投影は前記第１リング構造のベース基板における正投影を包む。

例示的な実施形態では、前記表示基板に垂直な方向において、前記サブ画素は、前記ベース基板に設けられる駆動回路層と、前記駆動回路層の前記ベース基板から離れる側に設けられる発光構造層とを備え、前記駆動回路層は第１導電層と、半導体層と、第２導電層と、第３導電層とを備え、前記第１導電層は補償信号線と第１極板とを備え、前記半導体層は複数のトランジスタのアクティブ層を備え、前記第２導電層は前記第１走査信号線と、前記第２走査信号線と、前記第１走査接続線と、前記第２走査接続線と、第２極板と、複数のトランジスタのゲート電極とを備え、前記第３導電層は前記第１電源線と、前記第２電源線と、前記第３走査接続線と、データ信号線と、複数のトランジスタのソース電極及びドレイン電極とを備え、前記第２極板のベース基板における正投影と前記第１極板のベース基板における正投影とはオーバーラップ領域が存在し、それによって第１コンデンサが形成され、前記第２走査接続線と前記第２走査信号線とは互いに接続されて一体構造となり、前記第３走査接続線は、スルーホールを介して前記第１走査接続線及び前記第１走査信号線にそれぞれ電気的に接続される。

例示的な実施形態では、少なくとも１つの前記サブ画素は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第１コンデンサとを備え、前記第１コンデンサは第１極板と第２極板とを備え、前記第１トランジスタのゲート電極は前記第１走査信号線に電気的に接続され、前記第１トランジスタの第１極はデータ信号線に電気的に接続され、前記第１トランジスタの第２極は前記第２トランジスタのゲート電極に電気的に接続され、前記第２トランジスタの第１極は前記第１電源線に電気的に接続され、前記第２トランジスタの第２極は有機エレクトロルミネッセンスダイオードの第１極に電気的に接続され、前記第３トランジスタのゲート電極は前記第２走査信号線に電気的に接続され、前記第３トランジスタの第１極は補償信号線に電気的に接続され、前記第３トランジスタの第２極は前記第２トランジスタの第２極に電気的に接続され、前記有機エレクトロルミネッセンスダイオードの第２極は前記第２電源線に電気的に接続され、前記第１極板は前記第２トランジスタの第２極に電気的に接続され、前記第２極板は前記第２トランジスタのゲート電極に電気的に接続される。

例示的な実施形態では、前記複数のサブ画素は第１サブ画素、第２サブ画素、第３サブ画素、及び第４サブ画素を含み、前記第１方向において前記第１サブ画素と前記第２サブ画素とが交互に配列して第１行を形成し、前記第３サブ画素と前記第４サブ画素とが交互に配列して第２行を形成し、前記第２方向において前記第１サブ画素と第３サブ画素とが交互に配列して第１列を形成し、前記第２サブ画素と第４サブ画素とが交互に配列して第２列を形成し、前記第１走査接続線及び第２走査接続線は前記第１サブ画素及び第２サブ画素に位置し、前記第１走査信号線及び第２走査信号線は前記第３サブ画素及び第４サブ画素に位置する。

例示的な実施形態では、少なくとも１つの前記サブ画素は第１トランジスタと、第２トランジスタと、第３トランジスタとを備え、前記第１トランジスタは第１アクティブ層と、第１ゲート電極と、第１ソース電極と、第１ドレイン電極とを備え、前記第２トランジスタは第２アクティブ層と、第２ゲート電極と、第２ソース電極と、第２ドレイン電極とを備え、前記第３トランジスタは第３アクティブ層と、第３ゲート電極と、第３ソース電極と、第３ドレイン電極とを備え、前記第２走査信号線と第３サブ画素及び第４サブ画素における第３アクティブ層とが重複する領域は、前記第３サブ画素及び第４サブ画素における第３ゲート電極とされ、前記第２走査接続線と前記第１サブ画素及び第２サブ画素における第３アクティブ層とが重複する領域は、前記第１サブ画素及び第２サブ画素における第３ゲート電極とされ、前記第１走査信号線と前記第３サブ画素及び第４サブ画素における第１アクティブ層とが重複する領域は、前記第３サブ画素及び第４サブ画素における第１ゲート電極とされ、第１走査接続線と前記第１サブ画素及び第２サブ画素における第１アクティブ層とが重複する領域は、前記第１サブ画素及び第２サブ画素における第１ゲート電極とされる。

例示的な実施形態では、少なくとも１つの前記表示領域は更に１本の補償信号線を備え、前記補償信号線は第２方向に延伸し、前記第１サブ画素と第２サブ画素における第１ゲート電極、第２ゲート電極、及び第３ゲート電極とは垂直軸に対して鏡像対称であり、前記第３サブ画素と第４サブ画素における第１ゲート電極、第２ゲート電極、及び第３ゲート電極とは垂直軸に対して鏡像対称であり、前記垂直軸は前記補償信号線である。

例示的な実施形態では、前記補償信号線に、第１方向及び第１方向の反対方向に突出する補償接続線が設けられ、前記補償接続線は、前記第１サブ画素と第３サブ画素とが隣接する位置、及び前記第２サブ画素と第４サブ画素とが隣接する位置に位置し、前記補償接続線はスルーホールを介して前記第３トランジスタの第３ソース電極に電気的に接続される。

例示的な実施形態では、前記第１サブ画素～前記第４サブ画素における第３アクティブ層はいずれも前記補償接続線に近い位置に設けられ、そして前記第３アクティブ層のベース基板における正投影と前記補償接続線のベース基板における正投影とは重複領域が存在する。

例示的な実施形態では、前記第１サブ画素における第３アクティブ層と前記第３サブ画素における第３アクティブ層とは互いに接続される一体構造であり、前記第２サブ画素における第３アクティブ層と前記第４サブ画素における第３アクティブ層とは互いに接続される一体構造である。

例示的な実施形態では、少なくとも１つの前記サブ画素は更に第１コンデンサを備え、前記第１コンデンサは対向に設置された第１極板と第２極板とを備え、前記第２ゲート電極は前記第２アクティブ層に跨って設けられ、且つ前記第２極板と互いに接続されて一体構造となる。

例示的な実施形態では、前記第１サブ画素における第１極板は、前記第３サブ画素に近く且つ前記第２サブ画素から離れる側に第１開口が設けられ、前記第２サブ画素における第１極板も、前記第４サブ画素に近く且つ前記第１サブ画素から離れる側に前記第１開口が設けられ、前記第３サブ画素における第１極板は、前記第１サブ画素に近く且つ前記第４サブ画素に近い側に第２開口が設けられ、前記第４サブ画素における第１極板も、前記第２サブ画素に近く且つ前記第３サブ画素に近い側に前記第２開口が設けられ、前記第１サブ画素及び第２サブ画素における第１アクティブ層は前記第１開口に近い位置に設けられ、前記第３サブ画素及び第４サブ画素における第１アクティブ層は前記第２開口に近い位置に設けられる。

例示的な実施形態では、少なくとも１つの前記サブ画素は更に第２コンデンサを備え、前記第２コンデンサは対向に設置された第２極板と第３極板とを備え、前記第３極板のベース基板における正投影と前記第２極板のベース基板における正投影とはオーバーラップ領域が存在し、前記第３極板はスルーホールを介して前記第１極板に電気的に接続される。

本開示の実施例は更に表示装置を提供し、上記の表示基板を備える。

本開示の実施例は更に表示基板の製造方法を提供し、ベース基板において複数の表示ユニットを形成し、前記表示ユニットは表示領域と透明領域とを備え、前記表示領域は第１方向に第１電源線と第２電源線とが設けられ、前記第１電源線及び第２電源線は第２方向に延伸し、前記表示領域は前記第２方向に第１走査信号線と、第２走査信号線と、第２走査接続線と、第１走査接続線とが設けられ、前記第２走査接続線と前記第２走査信号線とは互いに接続されて第１リング構造となり、前記表示領域は前記第１走査信号線と前記第１走査接続線との間に第３走査接続線が設けられ、前記第３走査接続線と第１走査接続線と第１走査信号線とは互いに接続されて第２リング構造となり、前記第１方向と前記第２方向とは交差し、前記第１リング構造のベース基板における正投影は、前記第１電源線及び第２電源線のベース基板における正投影とオーバーラップせず、前記第２リング構造のベース基板における正投影は、前記第１電源線及び第２電源線のベース基板における正投影とオーバーラップしない、ことを含む。

添付図面及び詳細記述を読んで理解した後に、その他の態様を分かることができる。

図面は本開示の技術案をより理解するためのものであり、且つ明細書の一部を構成し、本開示の実施例と一緒に本開示の技術案を説明することに用いられ、本開示の技術案を制限するためのものではない。

図１は表示装置の構造模式図である。 図２は表示基板の平面構造模式図である。 図３は表示基板の断面構造模式図である。 図４は画素駆動回路の等価回路模式図である。 図５は本開示の例示的な実施例による表示パネルの構造模式図である。 図６は図５に示される４つのサブ画素における画素駆動回路の等価回路模式図である。 図７は本開示の例示的な実施例による、第１導電層パターンが形成された後の模式図である。 図８は図７におけるＡＡ領域の断面構造模式図である。 図９は本開示の例示的な実施例による、半導体層パターンが形成された後の模式図である。 図１０は図９におけるＡＡ領域の断面構造模式図である。 図１１は本開示の例示的な実施例による、第２導電層パターンが形成された後の模式図である。 図１２は図１１におけるＡＡ領域の断面構造模式図である。 図１３は本開示の例示的な実施例による、第３絶縁層パターンが形成された後の模式図である。 図１４は図１３におけるＡＡ領域の断面構造模式図である。 図１５は本開示の例示的な実施例による、第３導電層パターンが形成された後の模式図である。 図１６は図１５におけるＡＡ領域の断面構造模式図である。 図１７は本開示の例示的な実施例による、平坦層パターンが形成された後の模式図である。 図１８は図１７におけるＡＡ領域の断面構造模式図である。 図１９は本開示の例示的な実施例による、第１透明導電層パターンが形成された後の模式図である。 図２０は図１９におけるＡＡ領域の断面構造模式図である。 図２１は本開示の例示的な実施例による、陽極パターンが形成された後の模式図である。 図２２は図２１におけるＡＡ領域の断面構造模式図である。 図２３は本開示の例示的な実施例による、第１画素定義層パターンが形成された後の模式図である。 図２４は図２３におけるＡＡ領域の断面構造模式図である。 図２５は本開示の例示的な実施例による、有機発光層パターンが形成された後の模式図である。 図２６は本開示の例示的な実施例による、陰極パターンが形成された後の模式図である。 図２７は本開示の例示的な実施例による、表示基板の短絡故障点及びレーザー修復方法の模式図である。 図２８は本開示の例示的な実施例による他の、表示基板の短絡故障点及びレーザー修復方法の模式図である。

本開示の目的、技術案及びメリットをよりはっきりさせるために、以下は図面を参照しながら、本開示の実施例を詳しく説明する。実施形態は、複数の異なる形式によって実施されてもよい。当業者が容易に理解できるように、方式及び内容は本開示の主旨及びその範囲を離脱せずに様々な形式に変換されてもよい。従って、本開示は以下の実施形態に記載される内容に限定されると解釈されるべきではない。衝突しない限り、本開示における実施例及び実施例における特徴は任意に組み合わせることができる。

本開示における図面の比例は実際のプロセスでの参照とされることができるが、これに限らない。例えば、チャネルのアスペクト比、各膜層の厚さとピッチ、各信号線の幅とピッチは、実際の必要に応じて調整することができる。表示基板における画素の個数及び各画素におけるサブ画素の個数も図に示される数量に限定されず、本開示に記載される図面は構造模式図であり、本開示の１つの方式は図面に示される形状又は数値等に限らない。

本明細書における「第１」、「第２」、「第３」等の序数は構成要素の混同を回避するために設定されたものであり、数量の面で限定するためのものではない。

本明細書では、便利のために、「中部」、「上」、「下」、「前」、「後」、「垂直」、「水平」、「頂」、「底」、「内」、「外」等の、方位又は位置関係を指示する記載が使用されることによって、構成要素の位置関係を図面を参照しながら説明されるが、それは本明細書を簡単に説明するためのものに過ぎず、指示される装置や素子が必ず特定の方位を有し、特定の方位で構成及び操作されることを明示又は暗示するものではなく、従って本開示に対する制限と理解されるべきではない。構成要素の位置関係は各構成要素を説明する方向によって適切に変更される。従って、明細書に記載される用語に制限されず、状況に応じて適切に置き換えることができる。

本明細書では、特に明確な規定や限定がない限り、用語「取り付け」、「接続」は広い意味で理解されるべきである。例えば、固定的に接続されること、又は取り外し可能に接続されること、又は一体的に接続されることであってもよく、機械的接続又は電気的接続であってもよく、直接接続、又は中間部品を介した間接接続、又は２つの素子内部の連通であってもよい。当業者にとって、具体的な状況によって上記用語の本開示での具体的な意味を理解することができる。

本明細書では、トランジスタとは少なくとも、ゲート電極、ドレイン電極、及びソース電極という３つの端子を備える素子を指す。トランジスタは、ドレイン電極（ドレイン電極端子、ドレイン領域、又はドレイン電極）とソース電極（ソース電極端子、ソース領域、又はソース電極）との間にチャネル領域を有し、そして電流はドレイン電極、チャネル領域、及びソース電極を流れることができる。但し、本明細書では、チャネル領域とは、電流が主に流れる領域を指す。

本明細書では、第１極はドレイン電極であってもよく、第２極はソース電極であってもよく、又は、第１極はソース電極であってもよく、第２極はドレイン電極であってもよい。極性が逆のトランジスタを用いる場合、又は回路動作中の電流方向が変化する等の場合には、「ソース電極」及び「ドレイン電極」の機能は互いに入れ替わる場合がある。従って、本明細書では、「ソース電極」と「ドレイン電極」とは互いに入れ替わることができ、「ソース端」と「ドレイン端」とは互いに入れ替わることができる。

本明細書では、「電気的接続」は、構成要素が何かの電気的機能を有する素子を介して接続される場合を含む。「何かの電気的機能を有する素子」は特に限定されなく、接続される構成要素間の電気信号を送受信することができればよい。「何かの電気的機能を有する素子」の例は、電極及び配線を含むだけでなく、更にトランジスタ等のスイッチング素子、抵抗器、インダクタ、コンデンサ、及び他の様々な機能を有する素子等も含む。

本明細書では、「平行」とは、２本の直線のなす角度が－１０°以上且つ１０°以下である状態を指し、従って該角度が－５°以上且つ５°以下である状態も含む。尚、「垂直」とは、２本の直線のなす角度が８０°以上且つ１００°以下である状態を指し、従って、８５°以上且つ９５°以下の角度の状態も含む。

本明細書では、「膜」及び「層」は互いに入れ替わることができる。例えば、「導電層」を「導電膜」に置き換えてもよい場合がある。それと同様に、「絶縁膜」を「絶縁層」に置き換えてもよい場合がある。

本明細書における三角形、矩形、台形、五角形又は六角形等は厳密な意味でのものではなく、近似三角形、矩形、台形、五角形又は六角形等であってもよく、公差による小さな変形が存在してもよく、面取り、弧辺及び変形等が存在してもよい。

本開示における「約」とは、限界を厳密に限定せず、プロセス及び測定の誤差範囲内の数値を許容することを指す。

図１は表示装置の構造模式図である。図１に示すように、表示装置はタイミングコントローラ、データ信号ドライバ、走査信号ドライバ、及び画素アレイを備えてもよく、タイミングコントローラはそれぞれデータ信号ドライバ及び走査信号ドライバに接続され、データ信号ドライバはそれぞれ複数のデータ信号線（Ｄ１～Ｄｎ）に接続され、走査信号ドライバはそれぞれ複数の走査信号線（Ｓ１～Ｓｍ）に接続される。画素アレイは複数のサブ画素Ｐｘｉｊを含んでもよく、ｉ及びｊは自然数であってもよく、少なくとも１つのサブ画素Ｐｘｉｊは回路ユニット、及び回路ユニットに接続される発光素子を備えてもよく、回路ユニットは少なくとも１つの走査信号線と、少なくとも１つのデータ信号線と、画素駆動回路とを備えてもよい。例示的な実施形態では、タイミングコントローラはデータ信号ドライバの仕様に適した階調値及び制御信号をデータ信号ドライバに提供してもよく、走査信号ドライバの仕様に適したクロック信号、走査開始信号等を走査信号ドライバに提供してもよい。データ信号ドライバはタイミングコントローラから受信した階調値及び制御信号を利用してデータ信号線Ｄ１、Ｄ２、Ｄ３、…及びＤｎに提供されるデータ電圧を生成してもよい。例えば、データ信号ドライバは、クロック信号を利用して階調値をサンプリングし、そして画素行を単位として階調値に対応するデータ電圧をデータ信号線Ｄ１～Ｄｎに印加してもよく、ｎは自然数であってもよい。走査信号ドライバはタイミングコントローラからクロック信号、走査開始信号等を受信することによって、走査信号線Ｓ１、Ｓ２、Ｓ３、…及びＳｍに提供する走査信号を生成してもよい。例えば、走査信号ドライバは、ターンオンレベルパルス（turn-on level pulse）を有する走査信号を走査信号線Ｓ１～Ｓｍに順次に提供することができる。例えば、走査信号ドライバはシフトレジスタの形態に構成されてもよく、そしてターンオンレベルパルスの形式で提供された走査開始信号をクロック信号の制御下で次段階の回路に順次に伝送するように走査信号を生成してもよく、ｍは自然数であってもよい。

図２は表示基板の平面構造模式図である。図２に示すように、表示基板は行列方式で配列される複数の画素ユニットＰを備えてもよく、複数の画素ユニットＰのうちの少なくとも１つは第１色光線を出射する第１サブ画素Ｐ１、第２色光線を出射する第２サブ画素Ｐ２、第３色光線を出射する第３サブ画素Ｐ３、及び第４色光線を出射する第４サブ画素Ｐ４を備え、４つのサブ画素はいずれも回路ユニット及び発光素子を備えてもよく、回路ユニットは走査信号線、データ信号線、及び画素駆動回路を備えてもよく、画素駆動回路はそれぞれ走査信号線及びデータ信号線に電気的に接続され、画素駆動回路は、走査信号線の制御で、データ信号線から伝送されたデータ電圧を受信し、対応する電流を発光素子に出力するように構成される。各サブ画素における発光素子はそれぞれその位置するサブ画素の画素駆動回路に接続され、発光素子は、その位置するサブ画素の画素駆動回路から出力された電流に応じて、対応する輝度の光を発光するように構成される。

例示的な実施形態では、第１サブ画素Ｐ１は赤色光線を出射する赤色サブ画素（Ｒ）であってもよく、第２サブ画素Ｐ２は緑色光線を出射する緑色サブ画素（Ｇ）であってもよく、第３サブ画素Ｐ３は白色光線を出射する白色サブ画素（Ｗ）であってもよく、第４サブ画素Ｐ４は青色光線を出射する青色サブ画素（Ｂ）であってもよい。

例示的な実施形態では、サブ画素の形状は、矩形、菱形、五角形、又は六角形であってもよい。１つの例示的な実施形態では、４つのサブ画素は水平並列方式で配列され、ＲＷＢＧ画素配列を形成してもよい。他の例示的な実施形態では、４つのサブ画素は正方形（Ｓｑｕａｒｅ）、ダイヤモンド形（Ｄｉａｍｏｎｄ）、又は垂直並列等の方式で配列されてもよく、本開示はこれについて限定しない。

例示的な実施形態では、水平方向に順次に配置された複数のサブ画素は画素行と称され、垂直方向に順次に配置された複数のサブ画素は画素列と称され、複数の画素行と複数の画素列はアレイ配置された画素アレイを構成する。

図３は表示基板の断面構造模式図であり、表示基板の４つのサブ画素の構造を模式的に示す。図３に示すように、表示基板に垂直な平面上において、表示基板における各サブ画素は、ベース基板１０に設けられる駆動回路層１０２と、駆動回路層１０２のベース基板から離れる側に設けられる発光構造層１０３と、発光構造層１０３のベース基板から離れる側に設けられるパッケージ層１０４と、を備えてもよい。

例示的な実施形態では、ベース基板１０は可撓性のベース基板であってもよく、又は剛性のベース基板であってもよい。各サブ画素の駆動回路層１０２は、複数のトランジスタ及び記憶コンデンサからなる画素駆動回路を備えてもよい。各サブ画素の発光構造層１０３は複数の膜層からなる発光素子を備えてもよく、複数の膜層は陽極、画素定義層、有機発光層、及び陰極を含んでもよく、陽極は画素駆動回路に接続され、有機発光層は陽極に接続され、陰極は有機発光層に接続され、有機発光層は陽極及び陰極による駆動で対応する色の光線を出射する。パッケージ層１０４は、積層設置される第１パッケージ層と、第２パッケージ層と、第３パッケージ層とを備えてもよく、第１パッケージ層及び第３パッケージ層は無機材料を採用してもよく、第２パッケージ層は有機材料を採用してもよく、第２パッケージ層は第１パッケージ層と第３パッケージ層との間に設けられ、外部の水蒸気が発光構造層１０３に入ることができないように確保することができる。

例示的な実施形態では、有機発光層は、積層設置される正孔注入層（ＨＩＬ）と、正孔輸送層（ＨＴＬ）と、電子障壁層（ＥＢＬ）と、発光層（ＥＭＬ）と、正孔障壁層（ＨＢＬ）と、電子輸送層（ＥＴＬ）と、電子注入層（ＥＩＬ）と、を備えてもよい。例示的な実施形態では、全てのサブ画素の正孔注入層、正孔輸送層、電子障壁層、正孔障壁層、電子輸送層及び電子注入層は、互いに接続される共通層であってもよく、全てのサブ画素の発光層は、互いに接続される共通層であってもよく、又は互いに隔離されてもよく、隣接するサブ画素の発光層は少量のオーバーラップがあってもよい。幾つかの可能な実現方式では、表示基板は他の膜層を備えてもよく、本開示はこれについて限定しない。

例示的な実施形態では、画素駆動回路は３Ｔ１Ｃ、４Ｔ１Ｃ、５Ｔ１Ｃ、５Ｔ２Ｃ、６Ｔ１Ｃ、７Ｔ１Ｃ、又は８Ｔ１Ｃ構造であってもよい。図４は画素駆動回路の等価回路模式図である。図４に示すように、画素駆動回路は３Ｔ１Ｃ構造であり、３つのトランジスタ（第１トランジスタＴ１、第２トランジスタＴ２、及び第３トランジスタＴ３）、１つの記憶コンデンサＣ、及び６つの信号線（データ信号線Ｄ、第１走査信号線Ｇ１、第２走査信号線Ｇ２、補償信号線Ｓ、第１電源線ＶＤＤ、及び第２電源線ＶＳＳ）を含んでもよい。

例示的な実施形態では、第１トランジスタＴ１はスイッチングトランジスタであり、第２トランジスタＴ２は駆動トランジスタであり、第３トランジスタＴ３は補償トランジスタである。記憶コンデンサＣの第１極は第２トランジスタＴ２の制御極に結合され、記憶コンデンサＣの第２極は第２トランジスタＴ２の第２極に結合され、記憶コンデンサＣは第２トランジスタＴ２の制御極の電位を記憶することに用いられる。第１トランジスタＴ１の制御極は第１走査信号線Ｇ１に結合され、第１トランジスタＴ１の第１極はデータ信号線Ｄに結合され、第１トランジスタＴ１の第２極は第２トランジスタＴ２の制御極に結合され、第１トランジスタＴ１は第１走査信号線Ｇ１の制御で、データ信号線Ｄによって伝送されたデータ信号を受信し、第２トランジスタＴ２の制御極に前記データ信号を受信させることに用いられる。第２トランジスタＴ２の制御極は第１トランジスタＴ１の第２極に結合され、第２トランジスタＴ２の第１極は第１電源線ＶＤＤに結合され、第２トランジスタＴ２の第２極は発光素子の第１極に結合され、第２トランジスタＴ２はその制御極が受信したデータ信号の制御で第２極において対応する電流を発生させることに用いられる。第３トランジスタＴ３の制御極は第２走査信号線Ｇ２に結合され、第３トランジスタＴ３の第１極は補償信号線Ｓに結合され、第３トランジスタＴ３の第２極は第２トランジスタＴ２の第２極に結合され、第３トランジスタＴ３は補償タイミングに応答して第２トランジスタＴ２の閾値電圧Ｖｔｈ及び移動度を抽出し、それによって閾値電圧Ｖｔｈを補償することに用いられる。

例示的な実施形態では、発光素子はＯＬＥＤであってもよく、積層設置される第１極（陽極）と、有機発光層と、第２極（陰極）とを備え、ＯＬＥＤの第１極は第２トランジスタＴ２の第２極に結合され、ＯＬＥＤの第２極は第２電源線ＶＳＳに結合され、ＯＬＥＤは第２トランジスタＴ２の第２極の電流に応答して対応する輝度の光を発光することに用いられる。

例示的な実施形態では、第１電源線ＶＤＤの信号は継続的に提供されるハイレベル信号であり、第２電源線ＶＳＳの信号はローレベル信号である。第１トランジスタＴ１～第３トランジスタＴ３はＰ型トランジスタであってもよく、又はＮ型トランジスタであってもよい。画素駆動回路において同じタイプのトランジスタを採用することで、プロセスフローを簡略化し、表示パネルのプロセスの難易度を低下させ、製品の良率を高めることができる。

例示的な実施形態では、第１トランジスタＴ１～第３トランジスタＴ３は低温ポリシリコン薄膜トランジスタを採用してもよく、又は酸化物薄膜トランジスタを採用してもよく、又は低温ポリシリコン薄膜トランジスタ及び酸化物薄膜トランジスタを採用してもよい。低温ポリシリコン薄膜トランジスタのアクティブ層は低温ポリシリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－Ｓｉｌｉｃｏｎ、ＬＴＰＳと略称される）を採用し、酸化物薄膜トランジスタのアクティブ層は酸化物（Ｏｘｉｄｅ）を採用する。低温ポリシリコン薄膜トランジスタは移動度が高く、充電が速い等の利点があり、酸化物薄膜トランジスタはリーク電流が低い等の利点がある。例示的な実施形態では、低温ポリシリコン薄膜トランジスタと酸化物薄膜トランジスタとを１つの表示基板上に集積し、低温多結晶酸化物（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ、ＬＴＰＯと略称される）表示基板を形成してもよく、両者の利点を利用することができ、高解像度（Ｐｉｘｅｌ Ｐｅｒ Ｉｎｃｈ、ＰＰＩと略称される）、低周波駆動を実現することができ、消費電力を低減することができ、表示品質を向上することができる。例示的な実施形態では、発光素子は有機エレクトロルミネッセンスダイオード（ＯＬＥＤ）であってもよく、積層設置される第１極（陽極）と、有機発光層と、第２極（陰極）とを備える。

例示的な実施形態では、３つのトランジスタがいずれもＮ型トランジスタであることを例にし、図４の例示的な画素駆動回路の動作プロセスは以下の第１段階Ａ１及び第２段階Ａ２を含んでもよい。

第１段階Ａ１では、第１走査信号線Ｇ１及び第２走査信号線Ｇ２の信号はハイレベル信号であり、データ信号線Ｄはデータ電圧を出力し、補償信号線Ｓは補償電圧を出力し、第１電源線ＶＤＤの信号はハイレベルであり、第２電源線ＶＳＳの信号はローレベルである。第１走査信号線Ｇ１の信号はハイレベル信号であり、第１トランジスタＴ１をオンにし、データ信号線Ｄから出力されたデータ電圧は第１ノードＮ１に書き込まれ、第１ノードＮ１の電位を引き上げ、記憶コンデンサＣを充電し、この時、第１ノードＮ１の電位はＶ_１＝Ｖ_ｄａｔａである。第２走査信号線Ｇ２の信号はハイレベル信号であり、第３トランジスタＴ３をオンにし、補償信号線Ｓから出力された補償電圧は第２ノードＮ２に書き込まれ、この時、第２ノードＮ２の電位はＶ_２＝Ｖ_ｓである。第１ノードＮ１と第２ノードＮ２の電位の差が第２トランジスタＴ２の閾値電圧Ｖ_ｔｈよりも大きいため、第２トランジスタＴ２をオンし、第１電源線ＶＤＤから出力された電源電圧はオンされた第２トランジスタＴ２を介してＯＬＥＤの第１極に駆動電圧を提供し、ＯＬＥＤの発光を駆動する。

第２段階Ａ２では、第１走査信号線Ｇ１と第２走査信号線Ｇ２の信号はローレベル信号であり、第１トランジスタＴ１と第３トランジスタＴ３をオフにし、記憶コンデンサＣにおける電圧は依然として第２トランジスタＴ２をオン状態にあるようにし、第１電源線ＶＤＤから出力された電源電圧は第２ノードＮ２の電位を引き上げ続け、ＯＬＥＤは発光し続ける。第２ノードＮ２の電位がＶ_ｄａｔａ－Ｖ_ｔｈに等しくなると、第２トランジスタＴ２はオフになり、ＯＬＥＤは発光しなくなる。

例示的な実施形態では、ＯＬＥＤの正常な発光を駆動するために、ＯＬＥＤ及び第２トランジスタＴ２はいずれも順方向バイアスされ、第１段階では、第１電源線ＶＤＤから出力される電源電圧はデータ信号線Ｄから出力されるデータ電圧よりも大きく、データ信号線Ｄから出力されるデータ電圧は補償信号線Ｓから出力される補償電圧よりも大きく、補償信号線Ｓから出力される補償電圧は第２電源線ＶＳＳから出力される電源電圧よりも大きい。

表示技術の発展につれて、ＯＬＥＤ技術はますます透明表示に応用されている。透明表示は表示技術における１つの個性化した重要な表示分野であり、透明な状態で画像表示を行うことを指し、視聴者は表示装置の中の映像を見ることができるだけでなく、表示装置の背後の光景を見ることもでき、仮想現実（Ｖｉｒｔｕａｌ Ｒｅａｌｉｔｙ、ＶＲと略称される）と拡張現実（Ａｕｇｍｅｎｔｅｄ Ｒｅａｌｉｔｙ、ＡＲと略称される）と３Ｄ表示機能を実現することができる。ＡＭＯＬＥＤ技術が採用された透明表示装置では通常、各画素を表示領域と透明領域に区画し、表示領域に画素駆動回路と発光素子を設けて画像表示を実現し、透明領域において光線透過を実現する。

しかし、大型透明表示製品では、電源線と他の信号線とのオーバーラップ面積が大きく、製品の良率に影響を与えやすく、それによって製品の信頼性がプロセス要件に達しない。

本開示の例示的な実施例は表示基板を提供し、ベース基板と、ベース基板に設けられる複数の表示ユニットとを備え、少なくとも１つの表示ユニットは表示領域と透明領域とを備え、少なくとも１つの表示領域は複数のサブ画素を備える。

少なくとも１つの表示領域は第１方向に第１電源線と第２電源線とが設けられ、第１電源線及び第２電源線は第２方向に延伸し、少なくとも１つの表示領域は第２方向に第１走査信号線と、第２走査信号線と、第２走査接続線と、第１走査接続線とが設けられ、第２走査接続線と第２走査信号線とは互いに接続されて第１リング構造となり、少なくとも１つの表示領域は第１走査信号線と第１走査接続線との間に第３走査接続線が設けられ、第３走査接続線と第１走査接続線と第１走査信号線とは互いに接続されて第２リング構造となり、第１方向と第２方向とは交差する。

第１リング構造のベース基板における正投影と、第１電源線及び第２電源線のベース基板における正投影とはオーバーラップ領域が存在せず、第２リング構造のベース基板における正投影と、第１電源線及び第２電源線のベース基板における正投影とはオーバーラップ領域が存在しない。

本開示の実施例によって提供される表示基板は、表示領域において第１走査信号線及び第２走査信号線をそれぞれ対応する走査接続線と環状巻線設計し、且つ第１走査信号線と第２走査信号線の環状巻線位置が第１電源線及び第２電源線を回避したことにより、電源線と他の信号線とのオーバーラップ面積が大きいため、製品の良率に影響を与えやすいという問題を回避し、修理の機能を実現しながら、信号線間の交差点を最少にするように最適化することができ、更に製品の良率を向上させ、透明表示製品に技術サポートを提供する。

図５は本開示の例示的な実施例による表示パネルの構造模式図であり、４つのサブ画素（１つの画素ユニット）の構造を模式的に示し、図６は図５に示される４つのサブ画素における画素駆動回路の等価回路模式図である。図５及び図６に示すように、表示基板に平行な方向において、少なくとも１つの画素ユニットは、順次に配列された第１サブ画素Ｐ１と、第２サブ画素Ｐ２と、第３サブ画素Ｐ３と、第４サブ画素Ｐ４とを備えてもよく、各サブ画素はいずれも画素駆動回路と記憶コンデンサとを備える。以下の説明では、サブ画素とはいずれも画素駆動回路が設けられる領域を指す。例示的な実施形態では、少なくとも１つの画素ユニットは更に、１本の第１走査信号線Ｇ１と、１本の第２走査信号線Ｇ２と、１本の第１電源線ＶＤＤと、１本の第２電源線ＶＳＳと、４本のデータ信号線Ｄ（図６において、４本のデータ信号線Ｄはそれぞれ第１データ信号線Ｄ１～第４データ信号線Ｄ４であり、第１サブ画素Ｐ１は第１データ信号線Ｄ１に接続され、第２サブ画素Ｐ２は第２データ信号線Ｄ２に接続され、第３サブ画素Ｐ３は第３データ信号線Ｄ３に接続され、第４サブ画素Ｐ４は第４データ信号線Ｄ４に接続される）と、１本の補償信号線Ｓと、４つの画素駆動回路とを備えてもよい。

例示的な実施形態では、第１走査信号線Ｇ１及び第２走査信号線Ｇ２は第１方向Ｄ１に延伸し、且つ第２方向Ｄ２に順次に設けられてもよく、第１方向Ｄ１と第２方向Ｄ２とは交差する。第１電源線ＶＤＤ、データ信号線Ｄ、補償信号線Ｓは、第２方向Ｄ２に延伸し、且つ第１方向Ｄ１に沿って対応して設けられてもよい。

例示的な実施形態では、４本のデータ信号線Ｄ及び１本の補償信号線Ｓは第１電源線ＶＤＤと第２電源線ＶＳＳとの間に設けられ、４本のデータ信号線Ｄのうちの２本のデータ信号線Ｄは補償信号線Ｓと第１電源線ＶＤＤの間に位置し、４本のデータ信号線Ｄのうちの他の２本のデータ信号線Ｄは補償信号線Ｓと第２電源線ＶＳＳとの間に位置する。そうすると、第１電源線ＶＤＤと第２電源線ＶＳＳとの間には４本のデータ信号線Ｄ及び１本の補償信号線Ｓを設けることにより４つのサブ画素が形成され、対応して、２本の補償信号線Ｓの間にも１本の第１電源線ＶＤＤ、１本の第２電源線ＶＳＳ、及び４本のデータ信号線Ｄを設けることにより４つのサブ画素が形成される。

例示的な実施形態では、１本の第１電源線ＶＤＤ、２本のデータ信号線Ｄ、補償信号線Ｓ、他の２本のデータ信号線Ｄ、及び１本の第２電源線ＶＳＳは、第１方向Ｄ１に順次に設けられてもよい。第１方向Ｄ１において、第１サブ画素Ｐ１と第２サブ画素Ｐ２とは交互に配列して第１行を形成し、第３サブ画素Ｐ３と第４サブ画素Ｐ４とは交互に配列して第２行を形成し、第２方向Ｄ２において、第１サブ画素Ｐ１と第３サブ画素Ｐ３とは交互に配列して第１列を形成し、第２サブ画素Ｐ２と第４サブ画素Ｐ４とは交互に配列して第２列を形成する。

例示的な実施形態では、少なくとも１つの画素ユニットの４つのサブ画素のうち、各サブ画素における画素駆動回路は、第１トランジスタＴ１と、第２トランジスタＴ２と、第３トランジスタＴ３と、記憶コンデンサとを備えてもよい。第１トランジスタＴ１は、第１アクティブ層と、第１ゲート電極と、第１ソース電極と、第１ドレイン電極とを備えてもよく、第２トランジスタＴ２は、第２アクティブ層と、第２ゲート電極と、第２ソース電極と、第２ドレイン電極とを備えてもよく、第３トランジスタＴ３は、第３アクティブ層と、第３ゲート電極と、第３ソース電極と、第３ドレイン電極とを備えてもよく、記憶コンデンサは第１極板と第２極板とを備えてもよい。

例示的な実施形態では、前記第１極板及び第２極板は透明な導電層であり、透明な記憶コンデンサを形成する。

例示的な実施形態では、第１走査信号線Ｇ１は各サブ画素における第１トランジスタＴ１のゲート電極に接続され、第２走査信号線Ｇ２は各サブ画素における第３トランジスタＴ３のゲート電極に接続され、データ信号線Ｄは各サブ画素における第１トランジスタＴ１の第１極に接続され、補償信号線Ｓは各サブ画素における第３トランジスタＴ３の第１極に接続され、第１電源線ＶＤＤは各サブ画素における第２トランジスタＴ２の第１極に接続され、各サブ画素における第１トランジスタＴ１の第２極は第２トランジスタＴ２のゲート電極に接続され、各サブ画素における第２トランジスタＴ２の第２極は第３トランジスタＴ３の第１極及び発光素子の陽極に接続され、各サブ画素における第１極板はそれぞれ第２トランジスタＴ２の第２極及び第３トランジスタＴ３の第２極に接続され、各サブ画素における第２極板はそれぞれ第１トランジスタＴ１の第２極及び第２トランジスタＴ２のゲート電極に接続される。

例示的な実施形態では、少なくとも１つの画素ユニットは複数の接続線を備えてもよく、複数の接続線は少なくとも、第１方向Ｄ１に延伸する２本の横方向電源接続線と、第１方向Ｄ１及び第１方向Ｄ１の反対方向に延伸する２つの補償接続線とを含み、第１電源線の１ドラッグ４構造（one-for-four structure）及び補償信号線Ｓの１ドラッグ４構造を形成する。

例示的な実施形態では、１本の横方向電源接続線は、第１サブ画素Ｐ１及び第２サブ画素Ｐ２に設けられ、該横方向電源接続線の一端はスルーホールを介して第１電源線ＶＤＤに接続され、他端はスルーホールを介して第１サブ画素Ｐ１及び第２サブ画素Ｐ２における第２トランジスタＴ２に接続される。他の１本の横方向電源接続線は、第３サブ画素Ｐ３及び第４サブ画素Ｐ４に設けられ、該横方向電源接続線の一端はスルーホールを介して第１電源線ＶＤＤに接続され、他端はスルーホールを介して第３サブ画素Ｐ３及び第４サブ画素Ｐ４における第２トランジスタＴ２に接続される。そうすると、１本の第１電源線ＶＤＤは４つのサブ画素に電源信号を提供することができる。

例示的な実施形態では、補償接続線は１つの画素ユニットの中央部に設けられ、該補償接続線と補償信号線とは互いに接続される一体構造であり、補償接続線はスルーホールを介して各サブ画素における第３トランジスタＴ３に接続される。そうすると、１本の補償信号線Ｓは４つのサブ画素に補償信号を提供することができる。

本開示の実施例では、第１電源線の１ドラッグ４構造及び補償信号線の１ドラッグ４構造によって、信号線の数を節約し、占有空間を減少し、構造が簡潔で、配置が合理的で、レイアウト空間を十分に利用し、空間利用率を高め、解像度の向上に有利である。

例示的な実施形態では、表示基板に垂直な方向において、サブ画素の駆動回路層は、ベース基板に積層設置される第１導電層と、第１絶縁層と、半導体層と、第２絶縁層と、第２導電層と、第３絶縁層と、第３導電層と、第４絶縁層と、平坦層とを備えてもよい。第１導電層は少なくとも記憶コンデンサの第１極板と、補償信号線と、補償接続線とを備え、半導体層は少なくとも３つのトランジスタのアクティブ層を備え、第２導電層は少なくとも第１走査信号線と、第２走査信号線と、横方向電源接続線と、記憶コンデンサの第２極板と、３つのトランジスタのゲート電極とを備え、第３導電層は少なくとも第１電源線ＶＤＤと、第２電源線ＶＳＳと、データ信号線Ｄと、３つのトランジスタの第１極び第２極とを備える。第１極板のベース基板における正投影と第２極板のベース基板における正投影とは少なくともオーバーラップ領域が存在し、記憶コンデンサを形成する。

例示的な実施形態では、第２導電層は第１走査接続線と第２走査接続線とを備えてもよく、第１走査接続線及び第２走査接続線は第１サブ画素Ｐ１及び第２サブ画素Ｐ２に位置し、第１走査信号線及び第２走査信号線は第３サブ画素Ｐ３及び第４サブ画素Ｐ４に位置し、第２走査接続線と第２走査信号線とは互いに接続されて一体構造となる。
第３導電層は第３走査接続線を備えてもよく、第３走査接続線はスルーホールを介してそれぞれ第１走査接続線及び第１走査信号線に接続される。

例示的な実施形態では、第２導電層は縦方向電源接続線と補助電源線とを備えてもよく、第１電源線ＶＤＤはスルーホールを介して縦方向電源接続線に電気的に接続されて２層の第１電源配線を形成し、第２電源線ＶＳＳはスルーホールを介して補助電源線に電気的に接続されて２層の第２電源配線を形成する。

例示的な実施形態では、第３導電層は補助陰極を備えてもよく、補助陰極と第２電源線ＶＳＳとは互いに接続される一体構造である。

例示的な実施形態では、表示基板に垂直な方向において、サブ画素は更に、駆動回路層のベース基板から離れる側に設けられる発光構造層を備え、発光構造層は陽極を備え、補助接続電極は陽極と同一層に設けられる。

次に、表示基板の製造プロセスを通して例示的に説明する。本開示で言及される「パターン化プロセス」は、金属材料、無機材料、又は透明導電材料に対しては、フォトレジストコーティング、マスク露光、現像、エッチング、及びフォトレジスト剥離等の処理を含み、有機材料に対しては、有機材料の塗布、マスク露光、現像等の処理を含む。堆積はスパッタリング、蒸着、化学気相堆積のうちのいずれか１つ又は複数を採用してもよく、コーティングはスプレーコーティング、スピンコーティング、及びインクジェット印刷のうちのいずれか１つ又は複数を採用してもよく、エッチングはドライエッチング及びウェットエッチングのうちのいずれか１つ又は複数を採用してもよく、本開示は限定しない。「薄膜」とは、ある材料でベース基板において堆積、コーティング、又は他のプロセスによって製作した１つの層の薄膜のことを指す。製造プロセス全体において該「薄膜」がパターン化プロセスを必要としない場合、該「薄膜」は更に「層」と称されてもよい。製造プロセス全体において該「薄膜」がパターン化プロセスを必要とする場合、パターン化プロセスの前は「薄膜」と称され、パターン化プロセスの後は「層」と称される。パターン化プロセスを経た後の「層」には少なくとも１つの「パターン」が含まれる。本開示で言及される「Ａ及びＢが同一層に設けられる」とは、Ａ及びＢが同一回のパターン化プロセスによって同時に形成されることを指し、膜層の「厚さ」は表示基板に垂直な方向における膜層の寸法である。本開示の例示的な実施例では、「Ｂの正投影はＡの正投影の範囲内にある」、又は、「Ａの正投影はＢの正投影を含む」とは、Ｂの正投影の境界がＡの正投影の境界範囲内にあること、又は、Ａの正投影の境界とＢの正投影の境界とが重なることを指す。

図７～図２６は本開示の表示基板製造プロセスの模式図であり、トップエミッションＯＬＥＤ表示基板の１つの表示ユニットのレイアウト構造を模式的に示し、各表示ユニットは表示領域１００と透明領域２００とを備え、表示領域１００は第１サブ画素Ｐ１と、第２サブ画素Ｐ２と、第３サブ画素Ｐ３と、第４サブ画素Ｐ４とを備え、各サブ画素の画素駆動回路は第１トランジスタＴ１と、第２トランジスタＴ２と、第３トランジスタＴ３と、記憶コンデンサとを備える。例示的な実施形態では、表示基板の製造プロセスは以下（１）～（１１）の操作を含んでもよい。

（１）第１導電層パターンを形成し、それは、ベース基板に第１金属薄膜を堆積し、パターニングプロセスによって第１金属薄膜をパターニングし、ベース基板１０において第１導電層パターンを形成することを含み、第１導電層パターンは第１極板４１と補償信号線Ｓとを備え、各サブ画素は１つの第１極板４１を形成し、補償信号線Ｓは、図７及び図８に示すように、４つのサブ画素の間に設けられるストライプ構造である。図８は図７におけるＡ－Ａ方向の断面図である。

例示的な実施形態では、第１極板４１は第１コンデンサの１つの極板として、後続に形成される第２極板と第１コンデンサを形成するように構成され、そして第１極板４１はまた遮蔽層として、トランジスタに対して遮光処理を行うように構成され、トランジスタに照射する光強度を低下させ、ドレイン電流を低下させ、それによってトランジスタ特性に対する光照射の影響を減少させる。

例示的な実施形態では、補償信号線Ｓは第２方向Ｄ２に延伸し、補償信号線Ｓには第１方向Ｄ１及び第１方向Ｄ１の反対方向に突出した補償接続線Ｓ－１が設けられ、補償接続線Ｓ－１は後続に形成される第３トランジスタの第１極に接続され、各サブ画素における第３トランジスタに補償信号を提供することに用いられる。

例示的な実施形態では、第１極板４１は長尺状の矩形であり、第１サブ画素Ｐ１における第１極板４１及び第２サブ画素Ｐ２における第１極板４１は、該画素ユニットの中央部に近く且つ補償信号線Ｓから離れる位置に、それぞれ第１開口４５が設けられ、第３サブ画素Ｐ３における第１極板４１及び第４サブ画素Ｐ４における第１極板４１は、該画素ユニットの中央部に近く且つ補償信号線Ｓに近い位置に、それぞれ第２開口４６が設けられる。

例示的な実施形態では、第１サブ画素Ｐ１における第１導電層パターンと第２サブ画素Ｐ２における第１導電層パターンとは、垂直軸（垂直軸は補償信号線Ｓであってもよい）に対して鏡像対称であり、第３サブ画素Ｐ３における第１導電層パターンと第４サブ画素Ｐ４における第１導電層パターンとは、垂直軸に対して鏡像対称である。

今回のパターニングプロセスの後、第１導電層パターンは表示領域１００に形成され、透明領域２００には対応する膜層がない。

（２）半導体層パターンを形成し、それは、前述のパターンが形成されたベース基板に第１絶縁薄膜及び半導体層薄膜を順次に堆積し、パターニングプロセスによって半導体層薄膜をパターニングし、第１導電層パターンを覆う第１絶縁層６１を形成し、そして第１絶縁層６１上の半導体層パターンを形成することを含み、半導体層は図９及び図１０に示すように、各サブ画素に設けられる第１アクティブ層１１と、第２アクティブ層２１と、第３アクティブ層３１のパターンを備え、図１０は図９におけるＡ－Ａ方向の断面図である。第１アクティブ層１１は第１トランジスタのアクティブ層とされ、第２アクティブ層２１は第２トランジスタのアクティブ層とされ、第３アクティブ層３１は第３トランジスタのアクティブ層とされる。

例示的な実施形態では、４つのサブ画素において、第２アクティブ層２１のベース基板１０における正投影と第１極板４１のベース基板１０における正投影とはオーバーラップ領域が存在し、それによって、遮蔽層としての第１極板４１は第２トランジスタのチャネル領域を遮蔽することができ、光線がチャネルに影響を与えることを回避し、チャネルが光による漏電を生成することによって表示効果が影響されることを回避する。

例示的な実施形態では、第１サブ画素Ｐ１及び第２サブ画素Ｐ２における第１アクティブ層１１は第１開口４５に近い位置に設けられ、第３サブ画素Ｐ３及び第４サブ画素Ｐ４における第１アクティブ層１１は第２開口４６に近い位置に設けられる。

例示的な実施形態では、４つのサブ画素Ｐ１～Ｐ４において、第３アクティブ層３１はいずれも補償接続線Ｓ－１に近い位置に設けられ、そして第３アクティブ層３１のベース基板１０における正投影と補償接続線Ｓ－１のベース基板１０における正投影とは重複領域が存在する。例示的な実施形態では、第１サブ画素Ｐ１における第３アクティブ層３１と第３サブ画素Ｐ３における第３アクティブ層３１とは互いに接続される一体構造であり、第２サブ画素Ｐ２における第３アクティブ層３１と第４サブ画素Ｐ４における第３アクティブ層３１とは互いに接続される一体構造である。

例示的な実施形態では、第１サブ画素Ｐ１における半導体層パターンと第２サブ画素Ｐ２における半導体層パターンとは、垂直軸に対して鏡像対称であり、第３サブ画素Ｐ３における半導体層パターンと第４サブ画素Ｐ４における半導体層パターンとは、垂直軸に対して鏡像対称である。

例示的な実施形態では、半導体層は、金属酸化物、例えば、インジウムとスズとを含む酸化物、タングステンとインジウムとを含む酸化物、タングステンとインジウムと亜鉛とを含む酸化物、チタンとインジウムとを含む酸化物、チタンとインジウムとスズとを含む酸化物、インジウムと亜鉛とを含む酸化物、シリコンとインジウムとスズとを含む酸化物、インジウムとガリウムと亜鉛とを含む酸化物等を採用してもよい。半導体層は単層であってもよく、又は２層であってもよく、又は多層であってもよい。

今回のパターニングプロセスの後、半導体層パターンは表示領域１００に形成され、透明領域２００はベース基板１０とベース基板１０に設けられる第１絶縁層６１とを備える。

（３）第２導電層パターンを形成し、それは、前述のパターンが形成されたベース基板に第２絶縁薄膜及び第２金属薄膜を順次に堆積し、パターニングプロセスによって第２絶縁薄膜及び第２金属薄膜をパターニングし、第２絶縁層６２パターン、及び第２絶縁層６２に設けられる第２導電層パターンを形成することを含み、第２導電層パターンは、図１１及び図１２に示すように、各表示ユニットに形成される第１走査信号線Ｇ１と、第２走査信号線Ｇ２と、第１走査接続線Ｇ１－１と、第２走査接続線Ｇ２－１と、縦方向電源接続線５１と、横方向電源接続線５２と、補助電源線５３と、各サブ画素に形成される第２極板４２と、第１ゲート電極１２と、第２ゲート電極２２と、第３ゲート電極３２とを備え、図１２は図１１におけるＡ－Ａ方向の断面図である。

例示的な実施形態では、第２極板４２のベース基板１０における正投影と第１極板４１のベース基板１０における正投影とはオーバーラップ領域が存在し、第１極板４１と第２極板４２とは第１コンデンサを形成する。

例示的な実施形態では、第２極板４２は長尺状の矩形であり、第１サブ画素Ｐ１及び第２サブ画素Ｐ２における第２極板４２は、画素ユニットの中央部に近い位置に、それぞれ第３開口４７が設けられ、第３サブ画素Ｐ３及び第４サブ画素Ｐ４における第２極板４２は、画素ユニットの中央部に近い位置に、それぞれ第４開口４８が設けられる。

例示的な実施形態では、第１走査信号線Ｇ１及び第２走査信号線Ｇ２はいずれも第１方向Ｄ１に延伸し、第２走査接続線Ｇ２－１は逆「Ｕ」形構造であり、第２走査接続線Ｇ２－１と第２走査信号線Ｇ２は互いに接続されて一体構造となり、第１走査接続線Ｇ１－１は「一」字形構造であり、第１走査接続線Ｇ１－１及び第２走査接続線Ｇ２－１は第１サブ画素Ｐ１及び第２サブ画素Ｐ２に位置し、第１走査信号線Ｇ１及び第２走査信号線Ｇ２は、第３サブ画素Ｐ３及び第４サブ画素Ｐ４に位置する。

例示的な実施形態では、第２走査信号線Ｇ２のベース基板における正投影と、第３サブ画素Ｐ３及び第４サブ画素Ｐ４における第３アクティブ層３１のベース基板における正投影とは重複領域が存在し、第２走査信号線Ｇ２と第３サブ画素Ｐ３及び第４サブ画素Ｐ４における第３アクティブ層３１との重複領域は、第３サブ画素Ｐ３及び第４サブ画素Ｐ４における第３トランジスタＴ３のゲート電極３２とされる。第２走査接続線Ｇ２－１のベース基板における正投影と、第１サブ画素Ｐ１及び第２サブ画素Ｐ２における第３アクティブ層３１のベース基板における正投影とは重複領域が存在し、第２走査接続線Ｇ２－１と第１サブ画素Ｐ１及び第２サブ画素Ｐ２における第３アクティブ層３１との重複領域は、第１サブ画素Ｐ１及び第２サブ画素Ｐ２における第３トランジスタＴ３のゲート電極３２とされる。

例示的な実施形態では、第１走査信号線Ｇ１は１つの「Ｕ」形の折り曲げ部を備え、第１走査信号線Ｇ１のベース基板における正投影と、第３サブ画素Ｐ３及び第４サブ画素Ｐ４における第１アクティブ層１１のベース基板における正投影とは重複領域が存在し、第１走査信号線Ｇ１と第３サブ画素Ｐ３及び第４サブ画素Ｐ４における第１アクティブ層１１との重複領域は、第３サブ画素Ｐ３及び第４サブ画素Ｐ４における第１トランジスタＴ１のゲート電極１２とされ、第１走査接続線Ｇ１－１のベース基板における正投影と、第１サブ画素Ｐ１及び第２サブ画素Ｐ２における第１アクティブ層１１のベース基板における正投影とは重複領域が存在し、第１走査接続線Ｇ１－１と第１サブ画素Ｐ１及び第２サブ画素Ｐ２における第１アクティブ層１１との重複領域は、第１サブ画素Ｐ１及び第２サブ画素Ｐ２における第１トランジスタＴ１のゲート電極１２とされる。

例示的な実施形態では、第２ゲート電極２２は第２アクティブ層２１に跨って設けられ、且つ第２極板４２と互いに接続されて一体構造となる。

例示的な実施形態では、各表示ユニットは２本の縦方向電源接続線５１を備え、２本の縦方向電源接続線５１は第１サブ画素Ｐ１及び第３サブ画素Ｐ３内に形成され、第２方向Ｄ２に延伸するストライプ構造である。第１サブ画素Ｐ１内において、縦方向電源接続線５１は第２極板４２の第１方向Ｄ１の反対方向側に位置する。第３サブ画素Ｐ３内において、縦方向電源接続線５１は第２極板４２の第１方向Ｄ１の反対方向側に位置する。縦方向電源接続線５１は、後に形成される第１電源線ＶＤＤに接続されて二重配線を形成するように構成され、電源信号伝送の信頼性を確保し、そして第１電源線の抵抗を低減する。

例示的な実施形態では、各表示ユニットは２本の横方向電源接続線５２を備え、そのうちの一方の横方向電源接続線５２は該画素ユニットの上側に位置し（即ち、第１サブ画素Ｐ１及び第２サブ画素Ｐ２の、第３サブ画素Ｐ３及び第４サブ画素Ｐ４から離れる側に位置する）、他方の横方向電源接続線５２は該画素ユニットの下側に位置する（即ち、第３サブ画素Ｐ３及び第４サブ画素Ｐ４の、第１サブ画素Ｐ１及び第２サブ画素Ｐ２から離れる側に位置する）。各横方向電源接続線５２には貫通孔が設けられてもよく、貫通孔のベース基板における正投影と、補償信号線及び後に形成されるデータ信号線のベース基板における正投影とは重複領域が存在し、貫通孔は横方向電源接続線５２とデータ信号線及び補償信号線との間の寄生容量を低減するように構成される。

例示的な実施形態では、該画素ユニットの上側に位置する横方向電源接続線５２と、第１サブ画素Ｐ１内に位置する縦方向電源接続線５１とは互いに接続されて一体構造となってもよく、該画素ユニットの下側に位置する横方向電源接続線５２と、第３サブ画素Ｐ３内に位置する縦方向電源接続線５１とは互いに接続されて一体構造となってもよい。

例示的な実施形態では、各表示ユニットは２本の補助電源線５３を備え、２本の補助電源線５３は第２サブ画素Ｐ２及び第４サブ画素Ｐ４内に形成され、第２方向Ｄ２に延伸するストライプ構造である。第２サブ画素Ｐ２内において、補助電源線５３は第２極板４２の第１方向Ｄ１側に位置する。第４サブ画素Ｐ４内において、補助電源線５３は第２極板４２の第１方向Ｄ１側に位置する。補助電源線５３は、後に形成される第２電源線に電気的に接続されて二重配線を形成するように構成され、電源信号伝送の信頼性を確保し、そして第２電源線の抵抗を低減する。

例示的な実施形態では、第２絶縁層６２パターンは第２導電層パターンと同じであってもよく、即ち、第２絶縁層６２は第２導電層の下方（即ち、第２導電層のベース基板に近い側）に位置し、第２導電層以外の領域には第２絶縁層６２が存在しない。

例示的な実施形態では、第１サブ画素Ｐ１と第２サブ画素Ｐ２における第１ゲート電極１２、第２ゲート電極２２、及び第３ゲート電極３２とは垂直軸に対して鏡像対称であり、第３サブ画素Ｐ３と第４サブ画素Ｐ４における第１ゲート電極１２、第２ゲート電極２２、及び第３ゲート電極３２とは垂直軸に対して鏡像対称である。

例示的な実施形態では、今回のプロセスは更に導体化処理を含む。導体化処理は、第２導電層パターンが形成された後、第１ゲート電極１２、第２ゲート電極２２、及び第３ゲート電極３２を遮蔽としてプラズマ処理をし、第１ゲート電極１２、第２ゲート電極２２、及び第３ゲート電極３２によって遮蔽される領域の半導体層（即ち、半導体層と第１ゲート電極１２、第２ゲート電極２２、及び第３ゲート電極とが重複する領域）をトランジスタのチャネル領域とし、第２導電層によって遮蔽されない領域の半導体層は導体化層になるように処理し、導体化されたソースドレイン領域を形成する、ということである。

今回のパターニングプロセスの後、第２導電層パターンは表示領域１００に形成され、透明領域２００は、ベース基板１０と、ベース基板１０に積層設置される第１絶縁層６１及び第２絶縁層６２と、第２絶縁層６２に設けられる第１走査信号線Ｇ１、第２走査信号線Ｇ２とを備える。

（４）第３絶縁層パターンを形成する。第３絶縁層パターンを形成することは、前述のパターンが形成されたベース基板において第３絶縁薄膜を堆積し、パターニングプロセスによって第３絶縁薄膜をパターニングし、前述の構造を覆う第３絶縁層６３パターンを形成することを含み、第３絶縁層６３に複数のスルーホールパターンが設けられ、複数のスルーホールパターンは、図１３及び図１４に示すように、第１ゲート電極１２の両側に位置する第１スルーホールＶ１及び第２スルーホールＶ２と、第２ゲート電極２２の両側に位置する第３スルーホールＶ３及び第４スルーホールＶ４と、第３ゲート電極３２の両側に位置する第５スルーホールＶ５及び第６スルーホールＶ６と、補助電源線５３の所在位置に位置する複数の第７スルーホールＶ７と、補償接続線Ｓ－１の所在位置に位置する第８スルーホールＶ８と、後に形成される第１ドレイン電極１４と第２極板４２との重複領域に位置する第９スルーホールＶ９と、第１極板４１に位置し且つ第２極板４２における開口領域と重複する第１０スルーホールＶ１０と、縦方向電源接続線５１の所在位置に位置する複数の第１１スルーホールＶ１１と、横方向電源接続線５２の所在位置に位置する第１３スルーホールＶ１３と、第１走査接続線Ｇ１－１の所在位置に位置する第１４スルーホールＶ１４と、第１走査信号線Ｇ１の所在位置に位置する第１５スルーホールＶ１５とを備え、図１４は図１３におけるＡ－Ａ方向の断面図である。

第１スルーホールＶ１及び第２スルーホールＶ２内の第３絶縁層６３はエッチングされ、第１アクティブ層１１の両端の表面が露出される。第３スルーホールＶ３及び第４スルーホールＶ４内の第３絶縁層６３はエッチングされ、第２アクティブ層２１の両端の表面が露出される。第５スルーホールＶ５及び第６スルーホールＶ６内の第３絶縁層６３はエッチングされ、第３アクティブ層３１の両端の表面が露出される。第７スルーホールＶ７は補助電源線５３の所在位置に位置し、複数の第７スルーホールＶ７が間隔をおいて設けられ、第７スルーホールＶ７内の第３絶縁層６３はエッチングされ、補助電源線５３の表面が露出される。第８スルーホールＶ８は、後に形成される第３ソース電極３３と補償接続線Ｓ－１とが重複する位置に位置し、第８スルーホールＶ８内の第１絶縁層６１及び第３絶縁層６３はエッチングされ、補償接続線Ｓ－１の表面が露出される。第９スルーホールＶ９は第２極板４２に形成され、第９スルーホールＶ９内の第３絶縁層６３はエッチングされ、第２極板４２の表面が露出される。第１サブ画素Ｐ１及び第２サブ画素Ｐ２における第１０スルーホールＶ１０は第２極板４２の第３開口４７の所在位置に位置し、第３サブ画素Ｐ３及び第４サブ画素Ｐ４における第１０スルーホールＶ１０は第２極板４２の第４開口４８の所在位置に位置し、第１０スルーホールＶ１０内の第１絶縁層６１及び第３絶縁層６３はエッチングされ、第１極板４１の表面が露出される。第１１スルーホールＶ１１は縦方向電源接続線５１の所在位置に位置し、複数の第１１スルーホールＶ１１が間隔をおいて設けられ、第１１スルーホールＶ１１内の第３絶縁層６３はエッチングされ、縦方向電源接続線５１の表面が露出される。第１３スルーホールＶ１３は、横方向電源接続線５２と後に形成される第２ソース電極２３との重複領域の所在位置に位置し、第１３スルーホールＶ１３内の第３絶縁層６３はエッチングされ、横方向電源接続線５２の表面が露出される。第１４スルーホールＶ１４は、第１走査接続線Ｇ１－１と後に形成される第３走査接続線５４との重複領域の所在位置に位置し、第１４スルーホールＶ１４内の第３絶縁層６３はエッチングされ、第１走査接続線Ｇ１－１の表面が露出される。第１５スルーホールＶ１５は、第１走査信号線Ｇ１と後に形成される第３走査接続線５４との重複領域の所在位置に位置し、第１５スルーホールＶ１５内の第３絶縁層６３はエッチングされ、第１走査信号線Ｇ１の表面が露出される。

今回のパターニングプロセスの後、複数のスルーホールパターンが表示領域１００に形成され、透明領域２００は、ベース基板１０に積層設置される第１絶縁層６１及び第２絶縁層６２と、第２絶縁層６２に設けられる第１走査信号線Ｇ１、第２走査信号線Ｇ２と、第１走査信号線Ｇ１及び第２走査信号線Ｇ２を覆う第３絶縁層６３とを備える。

（５）第３導電層パターンを形成し、これは、前述のパターンが形成されたベース基板において第３金属薄膜を堆積し、パターニングプロセスによって第３金属薄膜をパターニングし、第３絶縁層６３に第３導電層パターンを形成することを含む。第３導電層は、図１５及び図１６に示すように、各表示ユニットに形成される１本の第１電源線ＶＤＤと、１本の第２電源線ＶＳＳと、４本のデータ信号線Ｄと、２本の第３走査接続線５４と、並びに、各サブ画素に形成される第１ソース電極１３と、第１ドレイン電極１４と、第２ソース電極２３と、第２ドレイン電極２４と、第３ソース電極３３と、第３ドレイン電極３４と、第３極板４３のパターンと、を備え、図１６は図１５におけるＡ－Ａ方向の断面図である。

例示的な実施形態では、第１電源線ＶＤＤ、第２電源線ＶＳＳ、補償信号線Ｓ、及びデータ信号線Ｄは平行に設けられ、いずれも第２方向Ｄ２に延伸し、第２電源線ＶＳＳは第２サブ画素Ｐ２及び第４サブ画素Ｐ４内に設けられ、第１電源線ＶＤＤは第１サブ画素Ｐ１及び第３サブ画素Ｐ３内に設けられ、補償信号線Ｓは第１電源線ＶＤＤと第２電源線ＶＳＳとの中間に設けられ、２本のデータ信号線Ｄは第２電源線ＶＳＳと補償信号線Ｓとの間に設けられ、他の２本のデータ信号線Ｄは第１電源線ＶＤＤと補償信号線Ｓとの間に設けられる。

例示的な実施形態では、第１電源線ＶＤＤは複数の第１１スルーホールＶ１１を介して縦方向電源接続線５１及び横方向電源接続線５２に接続され、横方向電源接続線５２は第１３スルーホールＶ１３を介して各サブ画素の第２ソース電極２３に接続され、第２ソース電極２３は第３スルーホールＶ３を介して第２アクティブ層２１の一端に接続され、第２ソース電極２３と第１電源線ＶＤＤとの接続が実現され、第１電源線ＶＤＤと縦方向電源接続線５１とは二重配線を形成し、電源信号伝送の信頼性を確保し、そして第１電源線ＶＤＤの抵抗を低減する。

例示的な実施形態では、第２電源線ＶＳＳは複数の第７スルーホールＶ７を介して補助電源線５３に接続され、第２電源線ＶＳＳは補助電源線５３と二重配線を形成し、電源信号伝送の信頼性を確保し、そして第２電源線ＶＳＳの抵抗を低減する。幾つかの可能な実現方式では、第１電源線ＶＤＤ及び第２電源線ＶＳＳの第１方向Ｄ１における幅はいずれも補償信号線Ｓの第１方向Ｄ１における幅よりも大きく、第１電源線ＶＤＤ及び第２電源線ＶＳＳの第１方向Ｄ１における幅はいずれもデータ信号線Ｄの第１方向Ｄ１における幅よりも大きく、第１電源線ＶＤＤ及び第２電源線ＶＳＳの抵抗を更に低減することができる。

例示的な実施形態では、補償接続線Ｓ－１は第８スルーホールＶ８を介して各サブ画素の第３ソース電極３３に接続される。補償接続線Ｓ－１は表示領域１００の上下両側のサブ画素の中央部に設けられ、補償信号線Ｓは表示領域１００の左右両側のサブ画素の中央部に設けられ、補償接続線Ｓ－１と補償信号線Ｓとは互いに接続される一体構造であり、左右両側のサブ画素の第３トランジスタは補償信号線Ｓに対して対称に設けられ、このような対称設計により、各表示ユニットは１本の補償信号線のみを採用する必要があり、補償信号がトランジスタに書き込まれる前のＲＣ遅延がほぼ同じであるように確保することができ、表示の均一性が確保される。

例示的な実施形態では、第３走査接続線５４は第２方向Ｄ２に延伸する直線又は折れ線構造であり、第３走査接続線５４は第１４スルーホールＶ１４を介して第１走査接続線Ｇ１－１に接続され、第３走査接続線５４は第１５スルーホールＶ１５を介して第１走査信号線Ｇ１に接続される。

例示的な実施形態では、第１サブ画素Ｐ１のデータ信号線Ｄは第１サブ画素Ｐ１の第１電源線ＶＤＤに近い側に設けられ、第２サブ画素Ｐ２のデータ信号線Ｄは第２サブ画素Ｐ２の第２電源線ＶＳＳに近い側に設けられ、第３サブ画素Ｐ３のデータ信号線Ｄは第３サブ画素Ｐ３の補償信号線Ｓに近い側に設けられ、第４サブ画素Ｐ４のデータ信号線Ｄは第４サブ画素Ｐ４の補償信号線Ｓに近い側に設けられる。

例示的な実施形態では、第１ソース電極１３はデータ信号線Ｄに接続される一体構造であり、これにより、各データ信号線Ｄはそれぞれその位置するサブ画素の第１ソース電極１３に接続され、第１ソース電極１３は第１スルーホールＶ１を介して第１アクティブ層１１の一端に接続され、第１ドレイン電極１４は第２スルーホールＶ２を介して第１アクティブ層１１の他端に接続され、第１ドレイン電極１４は更に第９スルーホールＶ９を介して第２ゲート電極２２及び第２極板４２に接続され、第１ドレイン電極１４、第２ゲート電極２２、第２極板４２が同じ電位を有することが実現される。第２ソース電極２３は第３スルーホールＶ３を介して第２アクティブ層２１の一端に接続され、そして第１３スルーホールＶ１３を介して横方向電源接続線５２に接続され、横方向電源接続線５２は第１１スルーホールＶ１１を介して第１電源線ＶＤＤに接続され、それによって、第２ソース電極２３と第１電源線ＶＤＤとの接続が実現され、第２ドレイン電極２４は第４スルーホールＶ４を介して第２アクティブ層２１の他端に接続される。第３ソース電極３３は第５スルーホールＶ５を介して第３アクティブ層３１の一端に接続され、且つ第８スルーホールＶ８を介して補償接続線Ｓ－１に接続され、補償接続線Ｓ－１と補償信号線Ｓは互いに接続される一体構造であり、第３ソース電極３３と補償信号線Ｓとの接続が実現され、第３ドレイン電極３４は第６スルーホールＶ６を介して第３アクティブ層３１の他端に接続される。第２ドレイン電極２４、第３ドレイン電極３４、及び第３極板４３は互いに接続される一体構造であり、第３極板４３は第１０スルーホールＶ１０を介して第１極板４１に接続され、そのため、第２ドレイン電極２４は第１極板４１及び第３極板４３にそれぞれ接続され、第３ドレイン電極３４は第１極板４１及び第３極板４３にそれぞれ接続され、第２ドレイン電極２４、第３ドレイン電極３４、第１極板４１、及び第３極板４３が同じ電位を有することが実現される。第３極板４３のベース基板１０における正投影と第２極板４２のベース基板１０における正投影とはオーバーラップ領域が存在し、第３極板４３と第２極板４２とは第２コンデンサを形成する。

例示的な実施形態では、第１サブ画素Ｐ１と第２サブ画素Ｐ２における第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３、第２ドレイン電極２４、第３ソース電極３３、第３ドレイン電極３４、及び第３極板４３とは垂直軸に対して鏡像対称であり、第３サブ画素Ｐ３と第４サブ画素Ｐ４における第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３、第２ドレイン電極２４、第３ソース電極３３、第３ドレイン電極３４、及び第３極板４３とは垂直軸に対して鏡像対称である。

今回のパターニングプロセスの後、第３導電層パターンが表示領域１００に形成され、透明領域２００は、ベース基板１０に積層設置される第１絶縁層６１及び第２絶縁層６２と、第２絶縁層６２に設けられる第１走査信号線Ｇ１、第２走査信号線Ｇ２と、第１走査信号線Ｇ１及び第２走査信号線Ｇ２を覆う第３絶縁層６３とを備える。

（６）第４絶縁層及び平坦層パターンを形成し、これは、図１７及び図１８に示すように、前述のパターンが形成されたベース基板においてまず第４絶縁薄膜を堆積し、次に平坦薄膜を塗布し、平坦薄膜のマスク、露光、及び現像によって、第４絶縁薄膜をエッチングして前述の構造を覆う第４絶縁層６４パターン、及び第４絶縁層６４に設けられる平坦（ＰＬＮ）層６５パターンを形成することを含み、第４絶縁層６４及び平坦層６５には複数のスルーホールパターンが設けられ、複数のスルーホールパターンは少なくとも、表示領域１００の各サブ画素における第３極板４３の所在位置に位置する第１６スルーホールＶ１６と、第２電源線ＶＳＳにおける第１７スルーホールＶ１７とを含み、図１８は図１７におけるＡ－Ａ方向の断面図である。

例示的な実施形態では、第１６スルーホールＶ１６は第３極板４３の中央部に位置し、第１６スルーホールＶ１６における第４絶縁層６４及び平坦層６５はエッチングされ、第３極板４３の表面が露出され、第１７スルーホールＶ１７における第４絶縁層６４及び平坦層６５はエッチングされ、第２電源線ＶＳＳの表面が露出される。

今回のパターニングプロセスの後、透明領域２００は、ベース基板１０に積層設置される第１絶縁層６１及び第２絶縁層６２と、第２絶縁層６２に設けられる第１走査信号線Ｇ１、第２走査信号線Ｇ２と、第１走査信号線Ｇ１及び第２走査信号線Ｇ２を覆う第３絶縁層６３と、第３絶縁層６３に設けられる第４絶縁層６４及び平坦層６５とを備える。

（７）第１透明導電層パターンを形成し、これは、図１９及び図２０に示すように、前述のパターンが形成されたベース基板において第１透明導電薄膜を堆積し、パターニングプロセスによって第１透明導電薄膜をパターニングし、平坦層６５に第１透明導電層パターンを形成することを含み、第１透明導電層は、第１陽極７０と第１接続電極８１とを備え、第１陽極７０は表示領域１００の各サブ画素に形成され、各サブ画素における第１陽極７０は、対応するサブ画素における第１６スルーホールＶ１６を介して第２トランジスタＴ２のドレイン電極に接続され、第１接続電極８１は、表示領域１００における第２電源線ＶＳＳ上の第１７スルーホールＶ１７の所在位置に形成され、第１接続電極８１は第１７スルーホールＶ１７を介して第２電源線ＶＳＳに接続され、図２０は図１９におけるＡ－Ａ方向の断面図である。各サブ画素における第２トランジスタＴ２のドレイン電極、第３トランジスタＴ３のドレイン電極、及び第３極板４３が互いに接続される一体構造であるため、第１陽極７０と各サブ画素における第２トランジスタＴ２のドレイン電極との接続が実現される。例示的な実施形態では、４つの第１陽極７０は、赤色発光ユニット、緑色発光ユニット、青色発光ユニット、白色発光ユニットを形成することができる。

例示的な実施形態では、第１陽極７０は、２つの個別に設けられるサブ陽極ブロックと、２つのサブ陽極ブロックにそれぞれ接続される接続構造とを備えてもよく、２つのサブ陽極ブロックは接続構造によって相互に接続される。図１９に示すように、接続構造は第１接続電極７０１と第２接続電極７０２とを備えてもよく、第１接続電極７０１は「Ｕ」字形構造であり、その両端はそれぞれ２つのサブ陽極ブロックのうちの１つのサブ陽極ブロックに接続され、第２接続電極７０２はその一端は駆動トランジスタに接続され、他端は第１接続電極７０１に接続され、これにより、２つのサブ陽極ブロックは接続構造を介して互いに接続される。

表示パネルのいずれか１つのサブ画素に暗点や輝点が現れる場合、接続構造における第１接続電極７０１の一部をレーザーカットすることができ、これにより、１つのサブ画素からの２つのサブ陽極ブロックのうちの１つのサブ陽極ブロックは駆動トランジスタに電気的に接続されることができ、他方のサブ陽極ブロックは浮遊し、これにより、サブ画素を正常に駆動することができる。

例示的な実施形態では、４つの第１陽極７０は正方形（Ｓｑｕａｒｅ）に配列され、左上の第１陽極７０は第１サブ画素Ｐ１の第１６スルーホールＶ１６を介して第１サブ画素Ｐ１の第３極板４３に接続され、右上の第１陽極７０は第２サブ画素Ｐ２の第１６スルーホールＶ１６を介して第２サブ画素Ｐ２の第３極板４３に接続され、左下の第１陽極７０は第３サブ画素Ｐ３の第１６スルーホールＶ１６を介して第３サブ画素Ｐ３の第３極板４３に接続され、右下の第１陽極７０は第４サブ画素Ｐ４の第１６スルーホールＶ１６を介して第４サブ画素Ｐ４の第３極板４３に接続される。幾つかの可能な実現方式では、表示領域１００内の第１陽極７０の配列方式は実際の必要に応じて調整することができ、本開示はこれについて限定しない。

今回のパターニングプロセスの後、透明領域２００は、ベース基板１０に積層設置される第１絶縁層６１及び第２絶縁層６２と、第２絶縁層６２に設けられる第１走査信号線Ｇ１、第２走査信号線Ｇ２と、第１走査信号線Ｇ１及び第２走査信号線Ｇ２を覆う第３絶縁層６３と、第３絶縁層６３に設けられる第４絶縁層６４及び平坦層６５とを備える。

（８）陽極パターンを形成する。例示的な実施形態では、陽極パターンを形成することは、前述のパターンが形成されたベース基板に第４金属薄膜及び第２透明導電薄膜を順次に堆積し、パターン化プロセスによって第４金属薄膜及び第２透明導電薄膜をパターニングし、第２陽極７１、第３陽極７２、第２接続電極８２、及び第３接続電極８３のパターンを形成することを含んでもよく、第２陽極７１は第１陽極７０のベース基板から離れる側に設けられ且つ第１陽極７０に接続され、第３陽極７２は第２陽極７１のベース基板から離れる側に設けられ且つ第２陽極７１に接続され、第２接続電極８２は第１接続電極８１のベース基板から離れる側に設けられ且つ第１接続電極８１に接続され、第３接続電極８３は第２接続電極８２のベース基板から離れる側に設けられ且つ第２接続電極８２に接続される。図２１及び図２２に示すように、積層設置される第１陽極７０、第２陽極７１、及び第３陽極７２は陽極７４を構成し、積層設置される第１接続電極８１、第２接続電極８２、及び第３接続電極８３は補助接続電極を構成し、図２２は図２１におけるＡ－Ａ方向の断面図である。

例示的な実施形態では、表示基板に平行な平面内おいて、第２陽極７１及び第３陽極７２の形状は第１陽極７０の形状と類似し、第２陽極７１のベース基板における正投影は第１陽極７０のベース基板における正投影の範囲内に位置してもよく、第２陽極７１のベース基板における正投影は第３陽極７２のベース基板における正投影の範囲内に位置してもよい。表示基板に平行な平面内おいて、第２接続電極８２及び第３接続電極８３の形状は第１接続電極８１の形状と類似し、第２接続電極８２のベース基板における正投影は第１接続電極８１のベース基板における正投影の範囲内に位置してもよく、第２接続電極８２のベース基板における正投影は第３接続電極８３のベース基板における正投影の範囲内に位置してもよい。

例示的な実施形態では、表示基板に垂直な平面内において、第２接続電極８２のベース基板に隣接する側（下側）に位置する第１接続電極８１は、第２接続電極８２の輪郭から突出する縁を有し、１つの「屋台座」構造を形成し、第２接続電極８２のベース基板から離れる側（上側）に位置する第３接続電極８３は、第２接続電極８２の輪郭から突出する縁を有し、第１接続電極８１と第３接続電極８３とは１つの「軒」構造を形成し、これにより、積層設置される第１接続電極８１、第２接続電極８２、及び第３接続電極８３は「工」字形を構成する。

例示的な実施形態では、第２陽極７１のベース基板に隣接する側（下側）に位置する第１陽極７０は、第２陽極７１の輪郭から突出する縁を有し、１つの「屋台座」構造を形成し、第２陽極７１のベース基板から離れる側（上側）に位置する第３陽極７２は、第２陽極７１の輪郭から突出する縁を有し、１つの「軒」構造を形成し、これにより、積層設置される第１陽極７０、第２陽極７１、及び第３陽極７２は「工」字形を構成する。

例示的な実施形態では、第４金属薄膜及び第２透明導電薄膜をパターン化するプロセスにおいて、第１エッチング液と第２エッチング液を採用してそれぞれエッチングを行い、ドリルエッチングを用いて補助電極及び陽極の「工」字形構造を形成してもよい。例示的な実施形態では、第１エッチング液は透明導電材料をエッチングするエッチング液（ＩＴＯエッチング液）を採用してもよく、第２エッチング液は金属材料をエッチングするエッチング液（Ｍｅｔａｌエッチング液）を採用してもよい。例示的な実施形態では、フォトレジストのマスク、露光、及び現像を経て、フォトレジストパターンを形成した後、エッチングプロセスは、まずＩＴＯエッチング液を用いてフォトレジストに覆われていない第２透明導電薄膜をエッチングし、フォトレジストに覆われていない領域で第４金属薄膜を露出させ、第３陽極７２及び第３接続電極８３のパターンを形成することと、その後、Ｍｅｔａｌエッチング液を用いて露出した第４金属薄膜をエッチングし、第２陽極７１及び第２接続電極８２のパターンを形成することと、を含んでもよい。Ｍｅｔａｌエッチング液による第４金属薄膜のエッチング速度は、第１透明導電薄膜及び第２透明導電薄膜のエッチング速度よりも大きいため、第２陽極７１及び第２接続電極８２の側面は凹面ピットになるようにエッチングされる。第２陽極７１の下方の第１陽極７０及び第２陽極７１の上方の第３陽極７２はいずれも第２陽極７１から１段の距離に突出し、第２接続電極８２の下方の第１接続電極８１及び第２接続電極８２の上方の第３接続電極８３は第２接続電極８２から１段の距離に突出し、「工」字形構造を形成する。

例示的な実施形態では、第４金属薄膜の材料は、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、及びモリブデン（Ｍｏ）のうちのいずれか１つ以上、又は上記金属の合金材料を含んでもよく、第２透明導電材料は、酸化インジウムスズ（ＩＴＯ）又は酸化インジウム亜鉛（ＩＺＯ）等を採用してもよい。

（９）画素定義層パターンを形成する。例示的な実施形態では、画素定義層パターンを形成することは、図２３と図２４に示すように、前述のパターンが形成されたベース基板において画素定義薄膜を塗布し、パターン化プロセスによって画素定義薄膜をパターニングし、画素定義（ＰＤＬ）層９１パターンを形成することを含んでもよく、画素定義層９１に第１画素開口Ｋ１及び第２補助電極開口Ｋ２が設けられ、第１画素開口Ｋ１内の画素定義層９１は除去され、陽極のうちの第３陽極７２の表面の一部が露出され、第２補助電極開口Ｋ２内の画素定義層９１が除去され、補助接続電極における第２接続電極８２及び第３接続電極８３の全ての表面が露出され、図２４は図２３におけるＡ－Ａ方向の断面図である。

例示的な実施形態では、第１画素開口Ｋ１のベース基板における正投影は第３陽極７２のベース基板における正投影の範囲内に位置し、第２補助電極開口Ｋ２のベース基板における正投影は第１接続電極８１のベース基板における正投影の範囲内に位置し、第２接続電極８２及び第３接続電極８３のベース基板における正投影は第２補助電極開口Ｋ２のベース基板における正投影の範囲内に位置する。第２補助電極開口Ｋ２において第２接続電極８２及び第３接続電極８３の全ての表面が露出されるとは、第２補助電極開口がベース基板に隣接する側の第２下開口とベース基板から離れる側の第２上開口とを有し、第２接続電極８２及び第３接続電極８３のベース基板における正投影が第２下開口のベース基板における正投影の範囲内に位置することを指す。

例示的な実施形態では、画素定義層は、ポリイミド、アクリル、又はポリエチレンテレフタレート等を採用してもよい。表示基板に平行な平面内おいて、第１画素開口Ｋ１の形状は複数の陽極ブロックの形状と類似してもよく、第２補助電極開口Ｋ２の形状は矩形であってもよい。表示基板に垂直な平面内において、第１画素開口Ｋ１及び第２補助電極開口Ｋ２の断面形状は矩形又は台形等であってもよい。

（１０）有機発光層パターンを形成する。例示的な実施形態では、有機発光層パターンを形成することは、図２５に示すように、前述のパターンが形成されたベース基板において有機発光材料を蒸着して、有機発光層９２及び有機発光ブロックパターンを形成することを含み、有機発光層９２は第３接続電極８３以外の領域に設けられ、有機発光層９２は第１画素開口Ｋ１を介して陽極７４における第３陽極７２に接続され、有機発光ブロックは第３接続電極８３のベース基板から離れる側の表面に設けられ、有機発光ブロックと有機発光層９２とは隔離して設けられる。

他の幾つかの例示的な実施形態では、有機発光層パターンはインクジェット印刷方式によって形成されてもよく、本開示の実施例ではこれを制限しない。

例示的な実施形態では、補助電極の「工」字形構造により、第３接続電極８３は第２接続電極８２から１段の距離に突出し、そのため、有機発光材料は第３接続電極８３の側面縁で切断され、第３接続電極８３の第２上表面に有機発光ブロックが形成され、第３接続電極８３以外の領域に有機発光層９２が形成され、有機発光層９２と有機発光ブロックとの相互隔離が実現される。例示的な実施形態では、有機発光ブロックのベース基板における正投影は、第３接続電極８３のベース基板における正投影とほぼ等しくてもよい。「工」字形構造の補助電極によって有機発光層を遮断し、孤立して隔離された有機発光ブロックを形成し、出射光に対する有機発光ブロックの干渉を効果的に回避し、出射光の品質を高め、表示品質の向上に有利である。

例示的な実施形態では、有機発光層は、発光層（Ｅｍｉｔｔｉｎｇ Ｌａｙｅｒ、ＥＭＬと略称される）と、正孔注入層（Ｈｏｌｅ Ｉｎｊｅｃｔｉｏｎ Ｌａｙｅｒ、ＨＩＬと略称される）、正孔輸送層（Ｈｏｌｅ Ｔｒａｎｓｐｏｒｔ Ｌａｙｅｒ、ＨＴＬと略称される）、電子障壁層（Ｅｌｅｃｔｒｏｎ Ｂｌｏｃｋ Ｌａｙｅｒ、ＥＢＬと略称される）、正孔障壁層（Ｈｏｌｅ Ｂｌｏｃｋ Ｌａｙｅｒ、ＨＢＬと略称される）、電子輸送層（Ｅｌｅｃｔｒｏｎ Ｔｒａｎｓｐｏｒｔ Ｌａｙｅｒ、ＥＴＬと略称される）、及び電子注入層（Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ Ｌａｙｅｒ、ＥＩＬと略称される）、のうちのいずれか１つ又は複数の層とを備えてもよい。例示的な実施形態では、有機発光層は、ファインメタルマスク（Ｆｉｎｅ Ｍｅｔａｌ Ｍａｓｋ、ＦＭＭと略称される）、又はオープンマスク（Ｏｐｅｎ Ｍａｓｋ）蒸着を採用して形成し、又はインクジェットプロセスを採用して形成してもよい。

例示的な実施形態では、以下の製造方法を採用して有機発光層を製造してもよい。まずオープンマスクを採用して正孔注入層及び正孔輸送層を順次に蒸着し、表示基板に正孔注入層及び正孔輸送層の共通層を形成する。その後、ファインメタルマスクを採用して赤色サブ画素において電子障壁層及び赤色発光層を蒸着し、緑色サブ画素において電子障壁層及び緑色発光層を蒸着し、青色サブ画素において電子障壁層及び青色発光層を蒸着し、隣接するサブ画素の電子障壁層及び発光層は少量のオーバーラップを有してもよく（例えば、それぞれの発光層パターンに占めるオーバーラップ部分の面積は１０％未満である）、又は隔離されてもよい。その後、オープンマスクを採用して正孔障壁層、電子輸送層、及び電子注入層を順次に蒸着し、表示基板に正孔障壁層、電子輸送層、及び電子注入層の共通層を形成する。

例示的な実施形態では、電子障壁層は発光素子のマイクロキャビティ調整層としてもよく、電子障壁層の厚さを設計することによって、陰極と陽極との間の有機発光層の厚さがマイクロキャビティの長さの設計を満たすようにすることができる。幾つかの例示的な実施形態では、有機発光層における正孔輸送層、正孔障壁層、又は電子輸送層を発光素子のマイクロキャビティ調整層として採用してもよく、本開示はこれについて限定しない。

例示的な実施形態では、発光層は、ホスト（Ｈｏｓｔ）材料と、ホスト材料にドープされたゲスト（Ｄｏｐａｎｔ）材料とを含んでもよく、発光層ゲスト材料のドーピング比は１％～２０％である。該ドーピング比の範囲内において、一方では、発光層ホスト材料は励起子エネルギーを発光層ゲスト材料に効果的に転送して発光層ゲスト材料の発光を励起することができ、また一方では、発光層ホスト材料は発光層ゲスト材料を「希釈」し、発光層ゲスト材料の分子間衝突、及びエネルギー間衝突による蛍光クエンチを効果的に改善し、発光効率と素子寿命を向上させる。例示的な実施形態では、ドーピング比とは、発光層の質量に対するゲスト材料の質量の比、即ち質量パーセントを指す。例示的な実施形態では、多源蒸着プロセスによってホスト材料とゲスト材料を共に蒸着し、ホスト材料及びゲスト材料を発光層に均一に分散させてもよく、蒸着プロセスにおいてゲスト材料の蒸着速度を制御することによってドーピング比を調整し、又はホスト材料とゲスト材料との蒸着速度比を制御することによってドーピング比を調整してもよい。例示的な実施形態では、発光層の厚さは約１０ｎｍ～５０ｎｍであってもよい。

例示的な実施形態では、正孔注入層は、無機の酸化物、例えば、モリブデン酸化物、チタン酸化物、バナジウム酸化物、レニウム酸化物、ルテニウム酸化物、クロム酸化物、ジルコニウム酸化物、ハフニウム酸化物、タンタル酸化物、銀酸化物、タングステン酸化物、又はマンガン酸化物を採用してもよく、強吸電子系のｐ型ドーパント及び正孔輸送材料のドーパントを採用してもよい。例示的な実施形態では、正孔注入層の厚さは約５ｎｍ～２０ｎｍであってもよい。

例示的な実施形態では、正孔輸送層は、正孔移動度の比較的に高い材料、例えば、芳香族アミン化合物を採用してもよく、その置換基はカルバゾール、メチルフルオレン、スピロフルオレン、ジベンゾチオフェン、又はフラン等であってもよい。例示的な実施形態では、正孔輸送層の厚さは約４０ｎｍ～１５０ｎｍであってもよい。

例示的な実施形態では、正孔障壁層及び電子輸送層は、芳香族複素環化合物、例えば、ベンズイミダゾール誘導体、イミダゾピリジン誘導体、ベンズイミダゾピリジン誘導体等のイミダゾール誘導体、ピリミジン誘導体、トリアジン誘導体等のアジン誘導体、キノリン誘導体、イソキノリン誘導体、フェナントロリン誘導体等の窒素含有６員環構造を含む化合物（複素環上においてホスフィンオキサイド系の置換基を有する化合物も含む）等を採用してもよい。例示的な実施形態では、正孔障壁層の厚さは約５ｎｍ～１５ｎｍであってもよく、電子輸送層の厚さは約２０ｎｍ～５０ｎｍであってもよい。

例示的な実施形態では、電子注入層は、アルカリ金属又は金属、例えば、フッ化リチウム（ＬｉＦ）、イッテルビウム（Ｙｂ）、マグネシウム（Ｍｇ）、又はカルシウム（Ｃａ）等の材料、又はこれらのアルカリ金属又は金属の化合物等を採用してもよい。例示的な実施形態では、電子注入層の厚さは約０．５ｎｍ～２ｎｍであってもよい。

（１１）陰極パターンを形成する。例示的な実施形態では、陰極パターンを形成することは、図２６に示すように、前述のパターンが形成されたベース基板に陰極材料を蒸着し、陰極９４パターンを形成することを含んでもよく、陰極９４は有機発光層９２に接続される。

例示的な実施形態では、陰極９４は、互いに連通される一体構造であってもよい。補助接続電極以外の領域では、陰極９４は有機発光層９２に設けられる。補助接続電極が位置する領域では、陰極９４は、一方では有機発光ブロックが露出する表面に設けられる、他方では補助接続電極が露出する表面に設けられ、補助接続電極及び有機発光ブロックを包む構造となる。

ここまで、駆動回路層において発光構造層パターンの製造が完了し、発光構造層は陽極と、補助接続電極と、画素定義層と、有機発光層と、陰極とを備え、有機発光層はそれぞれ陽極及び陰極に接続され、陰極は補助接続電極に接続され、補助接続電極は補助陰極を介して第２電源線に電気的に接続される。

例示的な実施形態では、表示基板の製造プロセスは更にパッケージ層パターンを形成することを含んでもよく、パッケージ層パターンを形成することは、まずオープンマスクを用いてプラズマ強化化学蒸着（ＰＥＣＶＤ）方式で第１無機薄膜を堆積し、第１パッケージ層を形成することと、その後、インクジェット印刷プロセスを用いて第１パッケージ層に有機材料をインクジェット印刷し、硬化して成膜した後、第２パッケージ層を形成することと、その後、オープンマスクを用いて第２無機薄膜を堆積し、第３パッケージ層を形成し、第１パッケージ層、第２パッケージ層、及び第３パッケージ層からパッケージ層が構成されることと、を含んでもよい。例示的な実施例では、第１パッケージ層及び第３パッケージ層は、酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）、炭化ケイ素（ＳｉＣ）、カーボン窒化ケイ素（ＳｉＣＮ）及び窒酸化ケイ素（ＳｉＯＮ）のうちのいずれか１つ又は複数を採用してもよく、単層、多層、又は複合層であってもよく、第２パッケージ層は樹脂材料を採用して、無機材料／有機材料／無機材料の積層構造を形成してもよく、有機材料層は２つの無機材料層の間に設けられ、外部の水蒸気が発光構造層に入ることができないように確保することができる。

例示的な実施形態では、パッケージ層の製造が完了した後、パターニングプロセスによって他の１つの基板においてカラーフィルター層及びブラックマトリクスを製造して、カラーフィルターカバー板を形成し、カラーフィルターカバー板の表面にフレームシーラントを塗布し、そしてカラーフィルターカバー板と上記表示基板とを圧着し、図５に示すようなＯＬＥＤ表示パネルを形成してもよく、図５ではブラックマトリクス（ＢＭ）のみを示し、カラーフィルター層は示されず、ブラックマトリクスはマトリクス配列を呈する複数の開口領域を有し、カラーフィルター層は開口領域内に充填される。

他の幾つかの例示的な実施形態では、カラーフィルター層及びブラックマトリクスは表示基板において製造されてもよく、この場合、カラーフィルター層及びブラックマトリクスは、陰極を形成した後に、そしてパッケージ層を形成する前に製造してもよい。ブラックマトリクスを設けることにより、隣接するサブ画素間の光クロストークを効果的に防止し、混色を回避し、表示効果を高めることができる。

図５～図２６を参照し、各サブ画素において、第１アクティブ層１１、第１ゲート電極１２、第１ソース電極１３、及び第１ドレイン電極１４から第１トランジスタＴ１が構成され、第２アクティブ層２１、第２ゲート電極２２、第２ソース電極２３、及び第２ドレイン電極２４から第２トランジスタＴ２が構成され、第３アクティブ層３１、第３ゲート電極３２、第３ソース電極３３、及び第３ドレイン電極３４から第３トランジスタＴ３が構成され、第１極板４１及び第２極板４２から第１コンデンサが構成され、第２極板４２及び第３極板４３から第２コンデンサが構成され、第１コンデンサと第２コンデンサとは並列構造であり、その位置するサブ画素の第２ゲート電極２２の電位を記憶することが実現される。第１サブ画素Ｐ１及び第２サブ画素Ｐ２における第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第１コンデンサ、及び第２コンデンサは、補償信号線Ｓに対して鏡像対称であり、第３サブ画素Ｐ３及び第４サブ画素Ｐ４における第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第１コンデンサ、及び第２コンデンサは、補償信号線Ｓに対して鏡像対称である。

各サブ画素において、第１ゲート電極１２は第１走査信号線Ｇ１に接続され、第１ソース電極１３はデータ信号線Ｄに接続され、第１ドレイン電極１４はその位置するサブ画素の第２ゲート電極２２に接続される。第２ゲート電極２２はその位置するサブ画素の第１ドレイン電極１４に接続され、第２ソース電極２３は横方向電源接続線５２を介して第１電源線ＶＤＤに接続され、第２ドレイン電極２４はその位置するサブ画素の陽極に接続される。第３ゲート電極３２は第２走査信号線Ｇ２に接続され、第３ソース電極３３は補償信号線Ｓに接続され、第３ドレイン電極３４はその位置するサブ画素の第２ドレイン電極２４に接続される。第１極板４１はその位置するサブ画素の第２ドレイン電極２４及び第３ドレイン電極３４に接続され、第２極板４２はその位置するサブ画素の第２ゲート電極２２及び第１ドレイン電極１４に接続され、第３極板４３はその位置するサブ画素の第２ドレイン電極２４及び第３ドレイン電極３４に接続される。陽極７４はその位置するサブ画素の第２ドレイン電極２４に接続され、全てのサブ画素を覆う陰極９４は補助接続電極を介して第２電源線ＶＳＳに接続され、これにより、陽極７４と陰極９４との間の有機発光層９２がその位置するサブ画素の第２ドレイン電極２４の電流に応答して対応する輝度の光を発光するようになる。

例示的な実施形態では、第１導電層、第２導電層及び第３導電層は、金属材料、例えば、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、及びモリブデン（Ｍｏ）のうちのいずれか１つ又は複数、又は上記金属の合金材料、例えば、アルミニウムネオジム合金（ＡｌＮｄ）、又はモリブデンニオブ合金（ＭｏＮｂ）を採用してもよく、単層構造、又は多層複合構造、例えば、Ｍｏ／Ｃｕ／Ｍｏ等であってもよい。第１絶縁層、第２絶縁層、第３絶縁層、及び第４絶縁層は、酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）、及び窒酸化ケイ素（ＳｉＯＮ）のうちのいずれか１つ又は複数を採用してもよく、単層、多層、又は複合層であってもよい。第１絶縁層はバッファ（Ｂｕｆｆｅｒ）層と称され、ベース基板の耐酸化水素能力を高めることに用いられ、第２絶縁層はゲート絶縁（ＧＩ）層と称され、第３絶縁層は層間絶縁（ＩＬＤ）層と称され、第４絶縁層はパッシベーション（ＰＶＸ）層と称される。第２絶縁層の厚さは第３絶縁層の厚さよりも小さく、第１絶縁層の厚さは第２絶縁層と第３絶縁層の厚さの合計よりも小さく、絶縁効果を確保しながら、記憶コンデンサの容量を高める。平坦層は有機材料を採用してもよく、透明導電薄膜は酸化インジウムスズ（ＩＴＯ）又は、酸化インジウムスズＩＴＯ又は酸化インジウム亜鉛（ＩＺＯ）を採用してもよく、画素定義層はポリイミド、アクリル、又はポリエチレンテレフタレートを採用してもよい。陰極は、マグネシウム（Ｍｇ）、銀（Ａｇ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、及びリチウム（Ｌｉ）のうちのいずれか１種又は複数種を採用し、又は上記金属のうちのいずれか１種又は複数種で製造された合金を採用してもよい。

幾つかの可能な実現方式では、第１絶縁層の厚さは３０００オングストローム～５０００オングストロームであり、第２絶縁層の厚さは１０００オングストローム～２０００オングストロームであり、第３絶縁層の厚さは４５００オングストローム～７０００オングストロームであり、第４絶縁層の厚さは３０００オングストローム～５０００オングストロームである。第１導電層の厚さは８０オングストローム～１２００オングストロームであり、第２導電層の厚さは３０００オングストローム～５０００オングストロームであり、第３導電層の厚さは３０００オングストローム～９０００オングストロームである。

例示的な実施形態では、半導体層は、インジウムとスズとを含む酸化物、タングステンとインジウムとを含む酸化物、タングステンとインジウムと亜鉛とを含む酸化物、チタンとインジウムとを含む酸化物、チタンとインジウムとスズとを含む酸化物、インジウムと亜鉛とを含む酸化物、シリコンとインジウムとスズとを含む酸化物、インジウムとガリウムと亜鉛とを含む酸化物等を採用してもよい。半導体層は単層であってもよく、又は２層であってもよく、又は多層であってもよい。

図５～図２６に示すように、本開示で提供される表示基板は、
ベース基板１０、第１導電層、第１絶縁層６１、半導体層、第２絶縁層６２、第２導電層、第３絶縁層６３、第３導電層、第４絶縁層６４、平坦層６５、陽極７４、補助接続電極、画素定義層９１、有機発光層９２、有機発光ブロック、陰極９４及びパッケージ層を備える。
第１導電層はベース基板１０に設けられる。第１導電層は第１極板４１と補償信号線Ｓとを備える。
第１絶縁層６１は第１導電層を覆う。
半導体層は第１絶縁層６１に設けられる。半導体層は第１アクティブ層１１と、第２アクティブ層２１と、第３アクティブ層３１とを備える。
第２導電層は第２絶縁層６２に設けられる。第２導電層は、第１走査信号線Ｇ１と、第２走査信号線Ｇ２と、第２極板４２と、縦方向電源接続線５１と、横方向電源接続線５２と、補助電源線５３と、第１ゲート電極１２と、第２ゲート電極２２と、第３ゲート電極３２とを備える。第２絶縁層６２は第２導電層と同じパターンであり、第２極板４２のベース基板１０における正投影と第１極板４１のベース基板１０における正投影とはオーバーラップ領域が存在し、第２極板４２と第１極板４１とは第１コンデンサを形成する。
そして、第２導電層を覆う第３絶縁層６３を備え、その上に複数のスルーホールがそれぞれ設けられ、
第３導電層は第３絶縁層６３に設けられる。第３導電層は第１電源線ＶＤＤと、第２電源線ＶＳＳと、データ信号線Ｄと、第３走査接続線５４と、第１ソース電極１３と、第１ドレイン電極１４と、第２ソース電極２３と、第２ドレイン電極２４と、第３ソース電極３３と、第３ドレイン電極３４と、第３極板４３とを備える。第１電源線ＶＤＤは第１１スルーホールＶ１１を介して縦方向電源接続線５１及び横方向電源接続線５２に接続され、第２電源線ＶＳＳは第７スルーホールＶ７を介して補助電源線５３に接続され、第１ソース電極１３はデータ信号線Ｄと一体構造であり、第２ソース電極２３は第３スルーホールＶ３を介して第２アクティブ層２１の一端に接続され、第３ソース電極３３は第８スルーホールＶ８を介して補償信号線Ｓに接続され、第１ドレイン電極１４は第９スルーホールＶ９を介して第２ゲート電極２２及び第２極板４２に接続され、第２ドレイン電極２４、第３ドレイン電極３４、及び第３極板４３は互いに接続される一体構造であり、第３極板４３は第１０スルーホールＶ１０を介して第１極板４１に接続され、第３極板４３のベース基板１０における正投影と第２極板４２のベース基板１０における正投影とはオーバーラップ領域が存在し、第２極板４２と第３極板４３とは第２コンデンサを形成する。
第４絶縁層６４及び平坦層６５は第３導電層を覆う。その上に複数のスルーホールがそれぞれ設けられる。
陽極７４及び補助接続電極は平坦層６５に設けられる。陽極７４は、積層設置される第１陽極７０と、第２陽極７１と、第３陽極７２とを備え、補助接続電極は、積層設置される第１接続電極８１と、第２接続電極８２と、第３接続電極８３とを備え、第１陽極７０は第１６スルーホールＶ１６を介して第２トランジスタのドレイン電極に接続され、第１接続電極８１は第１７スルーホールＶ１７を介して第２電源線ＶＳＳに接続される。
画素定義層９１は平坦層６５に設けられる。画素定義層９１は各サブ画素において陽極を露出する第１画素開口を限定し、画素定義層９１は第２電源線ＶＳＳにおいて補助接続電極を露出する第２補助電極開口を限定する。
有機発光層９２は第１画素開口領域内に設けられる。有機発光ブロックは第２補助電極開口領域内に設けられる。有機発光層９２は陽極に接続され、有機発光ブロックと有機発光層９２とは隔離して設けられる。
表示領域１００の陰極９４は有機発光層９２に接続され、透明領域の陰極は補助接続電極を介して第２電源線ＶＳＳに接続される。
パッケージ層は上記の構造を覆う。

本開示の実施例の表示基板は、第１走査接続線及び／又は第２走査接続線と駆動回路層における他の信号線との間に短絡故障点が発生した場合、短絡故障点の両側の第１走査接続線及び／又は第２走査接続線をレーザーカットによって切断して短絡故障を修復することができる。例示的に、図２７に示すように、データ信号線と第１走査接続線とのオーバーラップ位置に短絡故障点が発生した場合、短絡故障点の両側の第１走査接続線をレーザーカットによって切断して、短絡故障を修復することができる。

本開示の実施例の表示基板は、図２８に示すように、あるサブ陽極ブロックと駆動回路層における他の信号線との間に短絡故障点が発生した場合、接続構造における第１接続電極が該サブ陽極ブロック側に位置する位置をレーザーによって切断することができ、これにより、該サブ陽極ブロックに対応するサブ画素における他の１つのサブ陽極ブロックは駆動トランジスタに電気的に接続されることができ、該サブ陽極ブロックは浮遊し、それによって、短絡故障を修復する。

本開示に示される構造及びその製造プロセスは例示的な説明に過ぎず、例示的な実施形態では、実際の必要に応じて対応する構造を変更すること、及びパターニングプロセスを増加又は減少させることができる。例えば、表示領域は３つのサブ画素を備えてもよい。また例えば、画素駆動回路は５Ｔ１Ｃ又は７Ｔ１Ｃであってもよい。更に例えば、膜層構造において更に他の電極又はリード線が設けられてもよく、本開示はこれについて限定しない。

上記で説明された表示基板の構造及び製造フローから分かるように、本開示による表示基板は、表示領域において第１走査信号線及び第２走査信号線をそれぞれ対応する走査接続線と環状巻線設計し、且つ第１走査信号線と第２走査信号線の環状巻線位置が第１電源線及び第２電源線を回避したことにより、電源線と他の信号線とのオーバーラップ面積が大きいため、製品の良率に影響を与えやすいという問題を回避し、修理の機能を実現しながら、信号線間の交差（Ｃｒｏｓｓ）点を最少にするように最適化することができ、更に製品の良率を向上させ、透明表示製品に技術サポートを提供する。

本開示による表示基板は、金属酸化物材料の第２極板を記憶コンデンサの極板として採用することにより、第２極板はそれぞれ第１導電層における第１極板及び第３導電層における第３極板と記憶コンデンサを形成し、第１極板と第３極板とは同じ電位を有し、第２極板は第１極板及び第３極板と異なる電位を有し、そのため、第１極板、第２極板、及び第３極板の間には２つの並列の記憶コンデンサが形成され、記憶コンデンサの容量を効果的に増大させ、高解像度表示の実現に有利である。

本開示の製造プロセスは既存の成熟した製造設備を利用して実現でき、既存のプロセスに対する改善は小さく、既存の製造プロセスと良い互換性があり、プロセスの実現は簡単で、実施しやすく、生産効率が高く、生産コストが低く、良品率が高い。本開示の設計によってサブ画素内おける修復が可能となり、製品の良率は倍以上に向上する。

例示的な実施形態では、本開示の表示基板は、画素駆動回路を有する表示装置、例えば、ＯＬＥＤ、量子ドット表示（ＱＬＥＤ）、発光ダイオード表示（Ｍｉｃｒｏ ＬＥＤ又はＭｉｎｉ ＬＥＤ）、又は量子ドット発光ダイオード表示（ＱＤＬＥＤ）等に適用することができ、本開示はこれについて限定しない。

本開示の例示的な実施例は更に表示基板の製造方法を提供し、表示基板は複数のサブ画素を含んでもよく、前記製造方法は、
ベース基板において複数の表示ユニットを形成し、少なくとも１つの前記表示ユニットは表示領域と透明領域とを備え、少なくとも１つの前記表示領域は第１方向に第１電源線と第２電源線とが設けられ、前記第１電源線及び第２電源線は第２方向に延伸し、少なくとも１つの前記表示領域は前記第２方向に第１走査信号線と、第２走査信号線と、第２走査接続線と、第１走査接続線とが設けられ、前記第２走査接続線と前記第２走査信号線とは互いに接続されて第１リング構造となり、少なくとも１つの前記表示領域は前記第１走査信号線と前記第１走査接続線との間に第３走査接続線が設けられ、前記第３走査接続線と第１走査接続線と第１走査信号線とは互いに接続されて第２リング構造となり、前記第１方向と前記第２方向とは交差し、前記第１リング構造のベース基板における正投影は、前記第１電源線及び第２電源線のベース基板における正投影とオーバーラップ領域が存在せず、前記第２リング構造のベース基板における正投影は、前記第１電源線及び第２電源線のベース基板における正投影とオーバーラップ領域が存在しない、ことを含む。

本開示に開示される実施形態は以上の通りであるが、その記載内容は本開示を理解するために採用される実施形態に過ぎず、本発明を限定するためのものではない。当業者は本開示に開示される精神と範囲を離脱せずに、実施の形式及び詳細において修正と変更を行うことができるが、本発明の特許保護範囲は、特許請求の範囲に記載の範囲に準じるべきである。

１０ ベース基板
１０２ 駆動回路層
１０３ 発光構造層
１０４ パッケージ層

Claims (15)

1. 表示基板であって、ベース基板と、前記ベース基板に設けられる複数の表示ユニットとを備え、前記表示ユニットは表示領域と透明領域とを備え、前記表示領域は複数のサブ画素を備え、
   前記表示領域は第１方向に第１電源線と第２電源線とが設けられ、前記第１電源線及び第２電源線は第２方向に延伸し、前記表示領域は前記第２方向に第１走査信号線と、第２走査信号線と、第２走査接続線と、第１走査接続線とが設けられ、前記第２走査接続線と前記第２走査信号線とは互いに接続されて第１リング構造となり、前記表示領域は前記第１走査信号線と前記第１走査接続線との間に第３走査接続線が設けられ、前記第３走査接続線と第１走査接続線と第１走査信号線とは互いに接続されて第２リング構造となり、前記第１方向と前記第２方向とは交差し、
   前記第１リング構造のベース基板における正投影は、前記第１電源線及び第２電源線のベース基板における正投影とオーバーラップせず、前記第２リング構造のベース基板における正投影は、前記第１電源線及び第２電源線のベース基板における正投影とオーバーラップしない、表示基板。
2. 前記第１リング構造のベース基板における正投影は、前記第２リング構造のベース基板における正投影とオーバーラップせず、前記第２リング構造のベース基板における正投影は前記第１リング構造のベース基板における正投影を包む、請求項１に記載の表示基板。
3. 前記表示基板に垂直な方向において、前記サブ画素は、前記ベース基板に設けられる駆動回路層と、前記駆動回路層の前記ベース基板から離れる側に設けられる発光構造層とを備え、前記駆動回路層は第１導電層と、半導体層と、第２導電層と、第３導電層とを備え、
   前記第１導電層は補償信号線と第１極板とを備え、前記半導体層は複数のトランジスタのアクティブ層を備え、前記第２導電層は前記第１走査信号線と、前記第２走査信号線と、前記第１走査接続線と、前記第２走査接続線と、第２極板と、複数のトランジスタのゲート電極とを備え、前記第３導電層は前記第１電源線と、前記第２電源線と、前記第３走査接続線と、データ信号線と、複数のトランジスタのソース電極及びドレイン電極とを備え、前記第２極板のベース基板における正投影と前記第１極板のベース基板における正投影とはオーバーラップ領域が存在し、それによって第１コンデンサが形成され、
   前記第２走査接続線と前記第２走査信号線とは互いに接続されて一体構造となり、
   前記第３走査接続線は、スルーホールを介して前記第１走査接続線及び前記第１走査信号線にそれぞれ電気的に接続される、請求項１に記載の表示基板。
4. 少なくとも１つの前記サブ画素は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第１コンデンサとを備え、前記第１コンデンサは第１極板と第２極板とを備え、
   前記第１トランジスタのゲート電極は前記第１走査信号線に電気的に接続され、前記第１トランジスタの第１極はデータ信号線に電気的に接続され、前記第１トランジスタの第２極は前記第２トランジスタのゲート電極に電気的に接続され、前記第２トランジスタの第１極は前記第１電源線に電気的に接続され、前記第２トランジスタの第２極は有機エレクトロルミネッセンスダイオードの第１極に電気的に接続され、前記第３トランジスタのゲート電極は前記第２走査信号線に電気的に接続され、前記第３トランジスタの第１極は補償信号線に電気的に接続され、前記第３トランジスタの第２極は前記第２トランジスタの第２極に電気的に接続され、前記有機エレクトロルミネッセンスダイオードの第２極は前記第２電源線に電気的に接続され、前記第１極板は前記第２トランジスタの第２極に電気的に接続され、前記第２極板は前記第２トランジスタのゲート電極に電気的に接続される、請求項１に記載の表示基板。
5. 前記複数のサブ画素は第１サブ画素、第２サブ画素、第３サブ画素、及び第４サブ画素を含み、前記第１方向において前記第１サブ画素と前記第２サブ画素とが交互に配列して第１行を形成し、前記第３サブ画素と前記第４サブ画素とが交互に配列して第２行を形成し、前記第２方向において前記第１サブ画素と第３サブ画素とが交互に配列して第１列を形成し、前記第２サブ画素と第４サブ画素とが交互に配列して第２列を形成し、
   前記第１走査接続線及び第２走査接続線は前記第１サブ画素及び第２サブ画素に位置し、前記第１走査信号線及び第２走査信号線は前記第３サブ画素及び第４サブ画素に位置する、請求項１に記載の表示基板。
6. 少なくとも１つの前記サブ画素は第１トランジスタと、第２トランジスタと、第３トランジスタとを備え、前記第１トランジスタは第１アクティブ層と、第１ゲート電極と、第１ソース電極と、第１ドレイン電極とを備え、前記第２トランジスタは第２アクティブ層と、第２ゲート電極と、第２ソース電極と、第２ドレイン電極とを備え、前記第３トランジスタは第３アクティブ層と、第３ゲート電極と、第３ソース電極と、第３ドレイン電極とを備え、
   前記第２走査信号線と第３サブ画素及び第４サブ画素における第３アクティブ層とが重複する領域は、前記第３サブ画素及び第４サブ画素における第３ゲート電極とされ、前記第２走査接続線と前記第１サブ画素及び第２サブ画素における第３アクティブ層とが重複する領域は、前記第１サブ画素及び第２サブ画素における第３ゲート電極とされ、
   前記第１走査信号線と前記第３サブ画素及び第４サブ画素における第１アクティブ層とが重複する領域は、前記第３サブ画素及び第４サブ画素における第１ゲート電極とされ、第１走査接続線と前記第１サブ画素及び第２サブ画素における第１アクティブ層とが重複する領域は、前記第１サブ画素及び第２サブ画素における第１ゲート電極とされる、請求項５に記載の表示基板。
7. 少なくとも１つの前記表示領域は更に１本の補償信号線を備え、前記補償信号線は第２方向に延伸し、
   前記第１サブ画素と第２サブ画素における第１ゲート電極、第２ゲート電極、及び第３ゲート電極とは垂直軸に対して鏡像対称であり、前記第３サブ画素と第４サブ画素における第１ゲート電極、第２ゲート電極、及び第３ゲート電極とは垂直軸に対して鏡像対称であり、前記垂直軸は前記補償信号線である、請求項６に記載の表示基板。
8. 前記補償信号線に、第１方向及び第１方向の反対方向に突出する補償接続線が設けられ、
   前記補償接続線は、前記第１サブ画素と第３サブ画素とが隣接する位置、及び前記第２サブ画素と第４サブ画素とが隣接する位置に位置し、
   前記補償接続線はスルーホールを介して前記第３トランジスタの第３ソース電極に電気的に接続される、請求項７に記載の表示基板。
9. 前記第１サブ画素～前記第４サブ画素における第３アクティブ層はいずれも前記補償接続線に近い位置に設けられ、そして前記第３アクティブ層のベース基板における正投影と前記補償接続線のベース基板における正投影とは重複領域が存在する、請求項８に記載の表示基板。
10. 前記第１サブ画素における第３アクティブ層と前記第３サブ画素における第３アクティブ層とは互いに接続される一体構造であり、前記第２サブ画素における第３アクティブ層と前記第４サブ画素における第３アクティブ層とは互いに接続される一体構造である、請求項８に記載の表示基板。
11. 少なくとも１つの前記サブ画素は更に第１コンデンサを備え、前記第１コンデンサは対向に設置された第１極板と第２極板とを備え、前記第２ゲート電極は前記第２アクティブ層に跨って設けられ、且つ前記第２極板と互いに接続されて一体構造となる、請求項６に記載の表示基板。
12. 前記第１サブ画素における第１極板は、前記第３サブ画素に近く且つ前記第２サブ画素から離れる側に第１開口が設けられ、前記第２サブ画素における第１極板も、前記第４サブ画素に近く且つ前記第１サブ画素から離れる側に前記第１開口が設けられ、
    前記第３サブ画素における第１極板は、前記第１サブ画素に近く且つ前記第４サブ画素に近い側に第２開口が設けられ、前記第４サブ画素における第１極板も、前記第２サブ画素に近く且つ前記第３サブ画素に近い側に前記第２開口が設けられ、
    前記第１サブ画素及び第２サブ画素における第１アクティブ層は前記第１開口に近い位置に設けられ、前記第３サブ画素及び第４サブ画素における第１アクティブ層は前記第２開口に近い位置に設けられる、請求項１１に記載の表示基板。
13. 少なくとも１つの前記サブ画素は更に第２コンデンサを備え、前記第２コンデンサは対向に設置された第２極板と第３極板とを備え、前記第３極板のベース基板における正投影と前記第２極板のベース基板における正投影とはオーバーラップ領域が存在し、前記第３極板はスルーホールを介して前記第１極板に電気的に接続される、請求項１１に記載の表示基板。
14. 請求項１～１３のいずれか１項に記載の表示基板を備える表示装置。
15. 表示基板の製造方法であって、
    ベース基板において複数の表示ユニットを形成し、前記表示ユニットは表示領域と透明領域とを備え、前記表示領域は第１方向に第１電源線と第２電源線とが設けられ、前記第１電源線及び第２電源線は第２方向に延伸し、前記表示領域は前記第２方向に第１走査信号線と、第２走査信号線と、第２走査接続線と、第１走査接続線とが設けられ、前記第２走査接続線と前記第２走査信号線とは互いに接続されて第１リング構造となり、前記表示領域は前記第１走査信号線と前記第１走査接続線との間に第３走査接続線が設けられ、前記第３走査接続線と第１走査接続線と第１走査信号線とは互いに接続されて第２リング構造となり、前記第１方向と前記第２方向とは交差し、前記第１リング構造のベース基板における正投影は、前記第１電源線及び第２電源線のベース基板における正投影とオーバーラップせず、前記第２リング構造のベース基板における正投影は、前記第１電源線及び第２電源線のベース基板における正投影とオーバーラップしない、ことを含む、表示基板の製造方法。

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