JP2020112752A - 表示装置 - Google Patents

Abstract

【課題】より少ない数の走査線によって動作可能な表示装置を提供する。【解決手段】表示装置は、第１分割画素Ｄｐｉｘａと、第２分割画素Ｄｐｉｘｂと、Ｙ方向に延出して第１分割画素Ｄｐｉｘａに接続される第１信号線と、Ｙ方向に延出して第２分割画素Ｄｐｉｘｂに接続される第２信号線と、第１分割画素Ｄｐｉｘａと第２分割画素Ｄｐｉｘｂの間でＸ方向に延出して第１分割画素Ｄｐｉｘａ及び第２分割画素Ｄｐｉｘｂに接続される走査線とを備える。【選択図】図３

Description

本発明は、表示装置に関する。

各画素行に走査線が設けられた表示装置が知られている（例えば特許文献１）。

特開２０１４−１４２５０２号公報

特許文献１に示される表示装置に対し、画素の行数に対して走査線数を減らし、装置全体の小型化を図りたいという要望がある。

本発明は、上記の課題に鑑みてなされたもので、より少ない数の走査線によって動作可能な表示装置を提供することを目的とする。

本発明の一態様による表示装置は、面積が異なる２つの画素と、前記２つの画素の並び方向に延出して前記２つの画素の一方に接続される第１信号線と、前記並び方向に延出して前記２つの画素の他方に接続される第２信号線と、前記２つの画素の間で前記並び方向に交差する交差方向に延出して前記２つの画素に接続される走査線と、を備える。

本発明の一態様による表示装置は、第１表示信号を供給する第１電位線と、第２表示信号を供給する第２電位線と、これら第１電位線と第２電位線からの信号供給を受けて画像を表示する第１画素及び第２画素を備え、第１画素は、第１画素電極と画素信号を保持する第１ラッチ回路とを備えると共に、第１ラッチ回路からの出力に対応して第１電位線と第２電位線のいずれか一方を第１画素電極に接続する第１選択スイッチ回路を備え、第２画素は、第２画素電極と画素信号を保持する第２ラッチ回路とを備えると共に、第２ラッチ回路からの出力に対応して第１電位線と第２電位線のいずれか一方を第２画素電極に接続する第２選択スイッチ回路を備え、前記第１選択スイッチ回路と前記第２選択スイッチ回路は、同じ出力信号に対する電位線の接続状態が逆である。

図１は、実施形態の表示装置の全体構成の概要を示す図である。 図２は、実施形態の表示装置の断面図である。 図３は、実施形態の画素に含まれる構成と、走査線と、信号線と、信号線に入力される信号との関係を模式的に示す図である。 図４は、画像データＩＤの具体的構成及び第１レジスタ及び第２レジスタにおけるデータ入出力の一例を示す図である。 図５は、Ｙ方向に並ぶ第１分割画素、第２分割画素の回路構成の一例を示す図である。 図６は、Ｙ方向に並ぶ第１分割画素、第２分割画素の回路構成の別の一例を示す図である。 図７は、第２分割画素に対する画素信号を反転させる構成の例を示す図である。 図８は、第２分割画素に対する画素信号を反転させる構成の別の例を示す図である。 図９は、第１電位線及び第２電位線を挟んで対向する第１分割画素Ｄｐｉｘａと第２分割画素Ｄｐｉｘｂの積層構造例を示す平面図である。 図１０は、図９のＡ−Ａ断面図である。 図１１は、図９のＢ−Ｂ断面図である。

以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

図１は、実施形態の表示装置１の全体構成の概要を示す図である。表示装置１は、第１パネル２と、第１パネル２に対向配置された第２パネル３と、を含む。表示装置１は、画像を表示する表示領域ＤＡと、表示領域ＤＡの外側の額縁領域ＧＤと、を有する。表示領域ＤＡにおいて、第１パネル２と第２パネル３との間には、液晶３０が封入されている（図２参照）。

表示領域ＤＡ内には、複数の画素Ｐｉｘがマトリクス状に配置されている。表示領域ＤＡ内の複数の画素Ｐｉｘは、Ｘ方向及びＹ方向に沿う。Ｘ方向は、第１パネル２及び第２パネル３の主面と平行な方向である。Ｙ方向は、第１パネル２及び第２パネル３の主面と平行且つＸ方向と交差する方向である。

額縁領域ＧＤ内には、インタフェース回路４と、水平駆動回路５と、共通電極駆動回路６と、反転駆動回路７と、垂直駆動回路９と、が、配置されている。なお、これら複数の回路のうち、一部の構成（例えば、水平駆動回路５と、共通電極駆動回路６と、反転駆動回路７）を１つのＩＣチップに組み込み、その他の構成（例えば垂直駆動回路９）を第１パネル２上に形成した構成を採用することも可能である。或いは、ＩＣチップに組み込まれる回路群を表示装置１外のプロセッサに形成し、それらと表示装置１とを接続する構成も採用可能である。

表示領域ＤＡ内にマトリクス状に配置された複数の画素Ｐｉｘの各々は、複数の副画素Ｓｐｉｘを含む。実施形態では、複数の副画素Ｓｐｉｘは、Ｒ（赤）、Ｇ（緑）及びＢ（青）の３個とするが、本開示はこれに限定されない。複数の副画素Ｓｐｉｘは、Ｒ（赤）、Ｇ（緑）及びＢ（青）にＷ（白）を加えた４個であってもよい。或いは、複数の副画素Ｓｐｉｘは、色が異なる５個以上であってもよく、２個以下であってもよい。また、画素Ｐｉｘは、所謂カラー表示出力のための構成に限られるものでなく、輝度の高低による表示出力制御を行う所謂白黒表示に対応した構成であってもよい。白黒表示の場合、画素Ｐｉｘには、副画素Ｓｐｉｘと同様の構成が１つ設けられる。また、この場合、後述のカラーフィルタ２２は存在しない。

インタフェース回路４は、シリアル−パラレル変換回路４ａと、タイミングコントローラ４ｂと、を含む。タイミングコントローラ４ｂは、レジスタ４０を含む。シリアル−パラレル変換回路４ａには、コマンドデータＣＭＤ及び画像データＩＤを含む入力信号ＩＰが、外部回路からシリアルに供給される。外部回路は、ホストＣＰＵ（Central Processing Unit）又はアプリケーションプロセッサが例示されるが、本開示はこれらに限定されない。

シリアル−パラレル変換回路４ａは、入力信号ＩＰに含まれる画像データＩＤをパラレルデータに変換して、レジスタ４０に出力する。また、シリアル−パラレル変換回路４ａは、入力信号ＩＰに含まれるコマンドデータＣＭＤをタイミングコントローラ４ｂに出力する。水平駆動回路５、反転駆動回路７及び垂直駆動回路９の動作を制御する。

共通電極駆動回路６及び反転駆動回路７は、後述するコモン反転駆動方式のための構成である。共通電極駆動回路６及び反転駆動回路７には、基準クロック信号ＣＬＫが、外部回路から供給される。外部回路は、クロックジェネレータが例示されるが、本開示はこれに限定されない。

垂直駆動回路９は、タイミングコントローラ４ｂの制御下で、表示領域ＤＡ内の特定の画素行を選択するための走査信号を出力する。水平駆動回路５は、タイミングコントローラ４ｂの制御下で、走査信号によって選択されている画素行を構成する各画素に画素信号を夫々出力する。

図２は、実施形態の表示装置１の断面図である。図２に示すように、表示装置１は、第１パネル２と、第２パネル３と、液晶３０とを含む。第２パネル３は、第１パネル２と対向して配置される。液晶３０は、第１パネル２と第２パネル３との間に設けられる。第２パネル３の一主面たる表面が、画像を表示させるための表示面１ａである。

表示面１ａ側の外部から入射した光は、第１パネル２の画素電極１５によって反射されて表示面１ａから出射する。実施形態の表示装置１は、この反射光を利用して、表示面１ａに画像を表示する反射型液晶表示装置である。なお、本明細書において、Ｘ方向及びＹ方向に直交する方向をＺ方向とする。

第１パネル２は、第１基板１１と、絶縁層１２と、画素電極１５と、配向膜１８とを有する。第１基板１１は、ガラス基板又は樹脂基板が例示される。第１基板１１の表面には、図示しない回路素子や、ゲート線、データ線等の各種配線が設けられる。回路素子は、ＴＦＴ（Thin Film Transistor）等のスイッチング素子や、容量素子を含む。

絶縁層１２は、第１基板１１の上に設けられ、回路素子や各種配線等の表面を全体として平坦化している。画素電極１５は、絶縁層１２の上に複数設けられる。配向膜１８は、画素電極１５と液晶３０との間に設けられる。画素電極１５は、各副画素Ｓｐｉｘ毎に設けられている。画素電極１５は、アルミニウム（Ａｌ）又は銀（Ａｇ）で例示される金属で形成されている。また、画素電極１５は、これらの金属材料と、ＩＴＯ（Indium Tin Oxide）で例示される透光性導電材料と、を積層した構成としてもよい。画素電極１５は、良好な反射率を有する材料が用いられ、外部から入射する光を拡散反射させる反射板として機能する。

画素電極１５によって反射された光は、表示面１ａ側に向かって一様な方向に進む。このとき、各画素電極１５に印加されている電圧レベルの変化によって、当該反射電極１５上の液晶３０における光の透過状態、すなわち副画素Ｓｐｉｘ毎の光の透過状態が変化する。

第２パネル３は、第２基板２１と、カラーフィルタ２２と、共通電極２３と、配向膜２８と、１／４波長板２４と、１／２波長板２５と、偏光板２６とを含む。第２基板２１の両面のうち、第１パネル２と対向する面に、カラーフィルタ２２及び共通電極２３が、この順で設けられる。共通電極２３と液晶３０との間に配向膜２８が設けられる。第２基板２１の、表示面１ａ側の面に、１／４波長板２４、１／２波長板２５及び偏光板２６が、この順で積層されている。

第２基板２１は、ガラス基板又は樹脂基板が例示される。共通電極２３は、ＩＴＯで例示される透光性導電材料で形成されている。共通電極２３は、複数の画素電極１５と対向して配置され、各副画素Ｓｐｉｘに対する共通の電位を供給する。カラーフィルタ２２は、Ｒ（赤）、Ｇ（緑）、及び、Ｂ（青）の３色のフィルタを有することが例示されるが、本開示はこれに限定されない。

液晶３０は、ネマティック（Ｎｅｍａｔｉｃ）液晶を含んでいることが例示される。液晶３０は、共通電極２３と画素電極１５との間の電圧レベルが変化することにより、これらの間に位置する液晶分子の配向状態が変化する。これによって、液晶３０を透過する光が副画素Ｓｐｉｘ毎に変調する。

外光等が表示装置１の表示面１ａ側から入射する入射光となり、第２パネル３及び液晶３０を透過して画素電極１５に到達する。そして、入射光は各副画素Ｓｐｉｘの画素電極１５で反射される。かかる反射光は、副画素Ｓｐｉｘ毎に変調されて表示面１ａから出射される。これにより、画像の表示が行われる。

図３は、実施形態の画素Ｐｉｘに含まれる構成と、走査線ＧＣＬと、信号線Ｓｉｇと、信号線Ｓｉｇに入力される信号との関係を模式的に示す図である。

画素Ｐｉｘ１は、第１副画素Ｒ１、第２副画素Ｇ１、第３副画素Ｂ１を含む。第１副画素Ｒ１と第２副画素Ｇ１と第３副画素Ｂ１との相違は、配置、接続される信号線Ｓｉｇ及びカラーフィルタ２２の色の相違であり、他の構成は同様である。第１副画素Ｒ１には、赤（Ｒ）のカラーフィルタ２２が配置される。第２副画素Ｇ１には、緑（Ｇ）のカラーフィルタ２２が配置される。第３副画素Ｂ１には、青（Ｂ）のカラーフィルタ２２が配置される。

第１副画素Ｒ１は、第１分割画素Ｒ１１と第２分割画素Ｒ１２とを含む。第２副画素Ｇ１は、第１分割画素Ｇ１１と第２分割画素Ｇ１２とを含む。第３副画素Ｂ１は、第１分割画素Ｂ１１と第２分割画素Ｂ１２とを含む。

第１分割画素Ｒ１１、第１分割画素Ｇ１１、第１分割画素Ｂ１１は、第１分割画素Ｄｐｉｘａである。第２分割画素Ｒ１２、第２分割画素Ｇ１２、第２分割画素Ｂ１２は、第２分割画素Ｄｐｉｘｂである。第１分割画素Ｄｐｉｘａの画素電極１５１の大きさと、第２分割画素Ｄｐｉｘｂの画素電極１５２の大きさとの比は、１：２（２^０：２^１）である。画素電極１５１と画素電極１５２は、それぞれ大きさが異なる画素電極１５である。

第１分割画素Ｄｐｉｘａと第２分割画素Ｄｐｉｘｂを含む副画素Ｓｐｉｘは、所謂面積階調による多階調出力が可能になっている。第１分割画素Ｄｐｉｘａと第２分割画素Ｄｐｉｘｂの両方が光を反射するよう制御される状態が最も明るく、第２分割画素Ｄｐｉｘｂのみが光を反射するよう制御される状態が２番目に明るく、第１分割画素Ｄｐｉｘａのみが光を反射するよう制御される状態が３番目に明るく、第１分割画素Ｄｐｉｘａと第２分割画素Ｄｐｉｘｂの両方が光を反射しないよう制御される状態が最も暗い。これらの反射面積の比率は、順番に４：２：１：０（２^２：２^１：２^０：０）となる。なお、第１分割画素Ｄｐｉｘａと第２分割画素Ｄｐｉｘｂとを区別しない場合、分割画素Ｄｐｉｘと記載することがある（図２参照）。

以上、画素Ｐｉｘ１に含まれる構成について説明したが、画素Ｐｉｘ２、画素Ｐｉｘ３及び画素Ｐｉｘ４についても同様である。

図３では、それぞれ画素Ｐｉｘ、副画素Ｓｐｉｘ、第１分割画素Ｄｐｉｘａ及び第２分割画素Ｄｐｉｘｂの符号を付すことでこれらの関係を例示している。個別に符号を付さないが、画素Ｐｉｘ１〜４は画素Ｐｉｘである。第１副画素Ｒ１〜４、第２副画素Ｇ１〜４、第３副画素Ｂ１〜４は副画素Ｓｐｉｘである。第１分割画素Ｒ１１〜４１、第１分割画素Ｇ１１〜４１、第１分割画素Ｂ１１〜４１は第１分割画素Ｄｐｉｘａである。第２分割画素Ｒ１２〜４２、第２分割画素Ｇ１２〜４２、第２分割画素Ｂ１２〜４２は第２分割画素Ｄｐｉｘｂである。

このように、１つの画素Ｐｉｘは、３つの副画素Ｓｐｉｘを含む。また、１つの副画素Ｓｐｉｘは、第１分割画素Ｄｐｉｘａと第２分割画素Ｄｐｉｘｂを含む。

複数の画素Ｐｉｘは、２次元マトリクス状に配置されている。図３に示す画素Ｐｉｘ１と画素Ｐｉｘ２は、Ｘ方向に並ぶ。画素Ｐｉｘ３と画素Ｐｉｘ４は、Ｘ方向に並ぶ。画素Ｐｉｘ１と画素Ｐｉｘ３は、Ｙ方向に並ぶ。画素Ｐｉｘ２と画素Ｐｉｘ４は、Ｙ方向に並ぶ。

実施形態では、１つの画素Ｐｉｘに含まれる副画素Ｓｐｉｘは、Ｘ方向に並ぶ。画素Ｐｉｘ１と画素Ｐｉｘ２に含まれる副画素Ｓｐｉｘを例に挙げると、第１副画素Ｒ１、第２副画素Ｇ１、第３副画素Ｂ１、第１副画素Ｒ２、第２副画素Ｇ２、第３副画素Ｂ２は、Ｘ方向に並ぶ。

Ｙ方向に並ぶ複数の画素Ｐｉｘに含まれる同色の副画素Ｓｐｉｘは、Ｙ方向に並ぶ。画素Ｐｉｘ１と画素Ｐｉｘ３に含まれる副画素Ｓｐｉｘを例に挙げると、第１副画素Ｒ１と第１副画素Ｒ３は、Ｙ方向に並ぶ。第２副画素Ｇ１と第２副画素Ｇ３は、Ｙ方向に並ぶ。第３副画素Ｂ１と第３副画素Ｂ３は、Ｙ方向に並ぶ。

図３に示す如く、１つの副画素Ｓｐｉｘに含まれる第１分割画素Ｄｐｉｘａと第２分割画素Ｄｐｉｘｂは、走査線ＧＣＬを共有する。また、同一行に配置された複数の副画素Ｓｐｉｘは、走査線ＧＣＬを共有する。

また、Ｙ方向に並ぶ第１分割画素Ｄｐｉｘａは、信号線（第１信号線）Ｓｉｇを共有する。また、Ｙ方向に並ぶ第２分割画素Ｄｐｉｘｂは、信号線（第２信号線）Ｓｉｇを共有する。また、第１分割画素Ｄｐｉｘａが接続される信号線Ｓｉｇと、第２分割画素Ｄｐｉｘｂが接続される信号線Ｓｉｇとは異なる。本実施形態では、これら一対の信号線Ｓｉｇは、第１分割画素Ｄｐｉｘａと第２分割画素Ｄｐｉｘｂの一側と他側にそれぞれ設けられているが、一側にまとめて配置する構成も採用可能である。

走査線ＧＣＬは、垂直駆動回路９に接続されている。垂直駆動回路９は、各走査線ＧＣＬに異なるタイミングで走査信号を出力し、副画素Ｓｐｉｘを行単位で駆動する。信号線Ｓｉｇは、水平駆動回路５に接続されている。水平駆動回路５は、インタフェース回路４と信号線Ｓｉｇとの間に介在する。水平駆動回路５は、インタフェース回路４から入力される画素信号を信号線Ｓｉｇに出力する。画素信号は、走査信号のタイミングに応じて駆動された第１分割画素Ｄｐｉｘａ及び第２分割画素Ｄｐｉｘｂに入力される。

インタフェース回路４は、レジスタ４０を有する。レジスタ４０は、画素信号を記憶する。レジスタ４０は、第１レジスタ４１と、第２レジスタ４２とを含む。第１レジスタ４１は、第１分割画素Ｄｐｉｘａに対する画素信号を記憶する。第２レジスタ４２は、第２分割画素Ｄｐｉｘｂに対する画素信号を記憶する。第１レジスタ４１及び第２レジスタ４２は、所謂ラインバッファとして機能する。インタフェース回路４は、画像データＩＤに含まれる画素信号のうち、第１分割画素Ｄｐｉｘａに対する画素信号と第２分割画素Ｄｐｉｘｂに対する画素信号とを分けて第１レジスタ４１と第２レジスタ４２に記憶させる。

図４は、画像データＩＤの具体的構成及び第１レジスタ４１及び第２レジスタ４２におけるデータ入出力の一例を示す図である。画像データＩＤは、Ｄａｔａ＿Ｒ＿１^ｓｔ、Ｄａｔａ＿Ｒ＿２^ｎｄ、Ｄａｔａ＿Ｇ＿１^ｓｔ、Ｄａｔａ＿Ｇ＿２^ｎｄ、Ｄａｔａ＿Ｂ＿１^ｓｔ、Ｄａｔａ＿Ｂ＿２^ｎｄを含む。Ｄａｔａ＿Ｒ＿１^ｓｔ、Ｄａｔａ＿Ｒ＿２^ｎｄ、Ｄａｔａ＿Ｇ＿１^ｓｔ、Ｄａｔａ＿Ｇ＿２^ｎｄ、Ｄａｔａ＿Ｂ＿１^ｓｔ、Ｄａｔａ＿Ｂ＿２^ｎｄは、それぞれ異なる入力端子を介してインタフェース回路４に入力される。

図４に示すＤａｔａ＿Ｒ＿１^ｓｔ、Ｄａｔａ＿Ｒ＿２^ｎｄ、Ｄａｔａ＿Ｇ＿１^ｓｔ、Ｄａｔａ＿Ｇ＿２^ｎｄ、Ｄａｔａ＿Ｂ＿１^ｓｔ、Ｄａｔａ＿Ｂ＿２^ｎｄの各行に図示されている１つの六角形が１つの第１分割画素Ｄｐｉｘａ又は１つの第２分割画素Ｄｐｉｘｂに対する画素信号として機能する。当該画素信号は、１ビット信号である。また、図４の列方向に並ぶ６つの画素信号は、１つの画素Ｐｉｘに含まれる３つの第１分割画素Ｄｐｉｘａと３つの第２分割画素Ｄｐｉｘｂに割り当てられる。画素信号に付されている符号のうち、アンダーバー（＿）の前の記載と副画素Ｓｐｉｘの符号とが対応する。また、アンダーバー（＿）の後の記載が１である場合、その画素信号は、第１分割画素Ｄｐｉｘａに割り当てられる。また、アンダーバー（＿）の後の記載が２である場合、その画素信号は、第２分割画素Ｄｐｉｘｂに割り当てられる。例えば、「Ｒ１＿１」の画素信号は、第１副画素Ｒ１に含まれる第１分割画素Ｄｐｉｘａである第１分割画素Ｒ１１に割り当てられる。「Ｒ１＿２」の画素信号は、第１副画素Ｒ１に含まれる第２分割画素Ｄｐｉｘｂである第２分割画素Ｒ１２に割り当てられる。

なお、図４における「フレーム画像信号」の記載は、表示領域ＤＡにマトリクス状に設けられたｎ個の画素Ｐｉｘを用いて表示される画像が、所定の周期（毎秒のフレーム数）で更新されるフレーム画像であることを示す記載である。

画像データＩＤの入力によって１フレーム目のフレーム画像信号が入力されると、レジスタ４０は当該フレーム画像信号を記憶する。ここで、Ｄａｔａ＿Ｒ＿１^ｓｔ、Ｄａｔａ＿Ｇ＿１^ｓｔ、Ｄａｔａ＿Ｂ＿１^ｓｔから入力される画素信号は、第１レジスタ４１に記憶される。Ｄａｔａ＿Ｒ＿２^ｎｄ、Ｄａｔａ＿Ｇ＿２^ｎｄ、Ｄａｔａ＿Ｂ＿２^ｎｄから入力される画素信号は、第２レジスタ４２に記憶される。図４では、第１レジスタ４１が１フレーム目の期間にＤａｔａ＿Ｒ＿１^ｓｔ、Ｄａｔａ＿Ｇ＿１^ｓｔ、Ｄａｔａ＿Ｂ＿１^ｓｔから入力される画素信号を記憶する期間を「Ｉ＿１Ｆ＿１^ｓｔ」で示している。また、第２レジスタ４２が１フレーム目の期間にＤａｔａ＿Ｒ＿２^ｎｄ、Ｄａｔａ＿Ｇ＿２^ｎｄ、Ｄａｔａ＿Ｂ＿２^ｎｄから入力される画素信号を記憶する期間を「Ｉ＿１Ｆ＿２^ｎｄ」で示している。

インタフェース回路４は、垂直駆動回路９からの走査信号のタイミングに応じて第１分割画素Ｄｐｉｘａ及び第２分割画素Ｄｐｉｘｂに画素信号が伝送されるよう、第１レジスタ４１及び第２レジスタ４２から画素信号を出力させる。画素信号は、水平駆動回路５及び信号線Ｓｉｇを介して第１分割画素Ｄｐｉｘａ及び第２分割画素Ｄｐｉｘｂに伝送される。

例えば、図３に示す走査線ＧＣＬ１に対する走査信号のタイミングに応じて、第１レジスタ４１から出力された「Ｒ１＿１」、「Ｇ１＿１」、「Ｂ１＿１」、「Ｒ２＿１」、「Ｇ２＿１」、「Ｂ２＿１」の画素信号が第１分割画素Ｄｐｉｘａに入力される。「Ｒ１＿１」の画素信号は、信号線Ｓｉｇ１を介して伝送され、第１分割画素Ｒ１１に入力される。「Ｇ１＿１」の画素信号は、信号線Ｓｉｇ３を介して伝送され、第１分割画素Ｇ１１に入力される。「Ｂ１＿１」の画素信号は、信号線Ｓｉｇ５を介して伝送され、第１分割画素Ｂ１１に入力される。「Ｒ２＿１」の画素信号は、信号線Ｓｉｇ７を介して伝送され、第１分割画素Ｒ２１に入力される。「Ｇ２＿１」の画素信号は、信号線Ｓｉｇ９を介して伝送され、第１分割画素Ｇ２１に入力される。「Ｂ２＿１」の画素信号は、信号線Ｓｉｇ１１を介して伝送され、第１分割画素Ｂ２１に入力される。以下、これら第１分割画素Ｄｐｉｘａに接続される信号線Ｓｉｇを第１信号線と称することもある。

同タイミングで、第２レジスタ４２から出力された「Ｒ１＿２」、「Ｇ１＿２」、「Ｂ１＿２」、「Ｒ２＿２」、「Ｇ２＿２」、「Ｂ２＿２」の画素信号が第２分割画素Ｄｐｉｘｂに伝送される。「Ｒ１＿２」の画素信号は、信号線Ｓｉｇ２を介して伝送され、第２分割画素Ｒ１２に入力される。「Ｇ１＿２」の画素信号は、信号線Ｓｉｇ４を介して伝送され、第２分割画素Ｇ１２に入力される。「Ｂ１＿２」の画素信号は、信号線Ｓｉｇ６を介して伝送され、第２分割画素Ｂ１２に入力される。「Ｒ２＿２」の画素信号は、信号線Ｓｉｇ８を介して伝送され、第２分割画素Ｒ２２に入力される。「Ｇ２＿２」の画素信号は、信号線Ｓｉｇ１０を介して伝送され、第２分割画素Ｇ２２に入力される。「Ｂ２＿２」の画素信号は、信号線Ｓｉｇ１２を介して伝送され、第２分割画素Ｂ２２に入力される。以下、これら第２分割画素Ｄｐｉｘｂに接続される信号線Ｓｉｇを第２信号線と称することもある。

１フレーム目のフレーム画像信号の出力と並行して、２フレーム目のフレーム画像信号が入力される。レジスタ４０は１フレーム目のフレーム画像信号の出力と並行して、２フレーム目のフレーム画像信号を記憶する。ここで、Ｄａｔａ＿Ｒ＿１^ｓｔ、Ｄａｔａ＿Ｇ＿１^ｓｔ、Ｄａｔａ＿Ｂ＿１^ｓｔから入力される画素信号は、第１レジスタ４１に記憶される。Ｄａｔａ＿Ｒ＿２^ｎｄ、Ｄａｔａ＿Ｇ＿２^ｎｄ、Ｄａｔａ＿Ｂ＿２^ｎｄから入力される画素信号は、第２レジスタ４２に記憶される。

図４では、第１レジスタ４１が１フレーム目の期間に入力された画素信号を出力し、２フレーム目の期間にＤａｔａ＿Ｒ＿１^ｓｔ、Ｄａｔａ＿Ｇ＿１^ｓｔ、Ｄａｔａ＿Ｂ＿１^ｓｔから入力される画素信号を記憶する期間を「Ｏ＿１Ｆ＿１^ｓｔ＋Ｉ＿２Ｆ＿１^ＳＴ」で示している。また、第２レジスタ４２がＤａｔａ＿Ｒ＿２^ｎｄ、Ｄａｔａ＿Ｇ＿２^ｎｄ、Ｄａｔａ＿Ｂ＿２^ｎｄから入力される画素信号を記憶する期間を「Ｏ＿１Ｆ＿２^ｎｄ＋Ｉ＿２Ｆ＿２^ｎｄ」で示している。

図３に示す走査線ＧＣＬ２に対する走査信号のタイミングに応じて、第１レジスタ４１から出力された「Ｒ３＿１」、「Ｇ３＿１」、「Ｂ３＿１」、「Ｒ４＿１」、「Ｇ４＿１」、「Ｂ４＿１」の画素信号が第１分割画素Ｄｐｉｘａに入力される。「Ｒ３＿１」の画素信号は、信号線Ｓｉｇ１を介して伝送され、第１分割画素Ｒ３１に入力される。「Ｇ３＿１」の画素信号は、信号線Ｓｉｇ３を介して伝送され、第１分割画素Ｇ３１に入力される。「Ｂ３＿１」の画素信号は、信号線Ｓｉｇ５を介して伝送され、第１分割画素Ｂ３１に入力される。「Ｒ４＿１」の画素信号は、信号線Ｓｉｇ７を介して伝送され、第１分割画素Ｒ４１に入力される。「Ｇ４＿１」の画素信号は、信号線Ｓｉｇ９を介して伝送され、第１分割画素Ｇ４１に入力される。「Ｂ４＿１」の画素信号は、信号線Ｓｉｇ１１を介して伝送され、第１分割画素Ｂ４１に入力される。

同タイミングで、第２レジスタ４２から出力された「Ｒ３＿２」、「Ｇ３＿２」、「Ｂ３＿２」、「Ｒ４＿２」、「Ｇ４＿２」、「Ｂ４＿２」の画素信号が第２分割画素Ｄｐｉｘｂに伝送される。「Ｒ３＿２」の画素信号は、信号線Ｓｉｇ２を介して伝送され、第２分割画素Ｒ３２に入力される。「Ｇ３＿２」の画素信号は、信号線Ｓｉｇ４を介して伝送され、第２分割画素Ｇ３２に入力される。「Ｂ３＿２」の画素信号は、信号線Ｓｉｇ６を介して伝送され、第２分割画素Ｂ３２に入力される。「Ｒ４＿２」の画素信号は、信号線Ｓｉｇ８を介して伝送され、第２分割画素Ｒ４２に入力される。「Ｇ４＿２」の画素信号は、信号線Ｓｉｇ１０を介して伝送され、第２分割画素Ｇ４２に入力される。「Ｂ４＿２」の画素信号は、信号線Ｓｉｇ１２を介して伝送され、第２分割画素Ｂ４２に入力される。

なお、図３及び図４を参照した説明では、画素Ｐｉｘ１から画素Ｐｉｘ４の４つの画素Ｐｉｘを例として、これらに含まれる副画素Ｓｐｉｘの第１分割画素Ｄｐｉｘａ、第２分割画素Ｄｐｉｘｂに対する画素信号を具体的に例示しているが、実際にはこれらに限られるものでない。画像データＩＤは、表示装置１が備えるｎ個の画素Ｐｉｘに対する信号を含む。

図５は、Ｙ方向に並ぶ第１分割画素Ｄｐｉｘａ、第２分割画素Ｄｐｉｘｂの回路構成の一例を示す図である。図５に示す副画素Ｓｐｉｘ（ｋ−１）、副画素Ｓｐｉｘｋ、副画素Ｓｐｉｘ（ｋ＋１）は、Ｘ方向に並ぶ３つの副画素Ｓｐｉｘである。また、走査線ＧＣＬ（ｋ−１）、走査線ＧＣＬｋ、走査線ＧＣＬ（ｋ＋１）は、Ｘ方向に並ぶ３つの走査線ＧＣＬである。また、信号線（第１信号線）Ｓｉｇｍ及び信号線（第２信号線）Ｓｉｇ（ｍ＋１）は、副画素Ｓｐｉｘ（ｋ−１）、副画素Ｓｐｉｘｋ及び副画素Ｓｐｉｘ（ｋ＋１）を間に挟むよう配置された２つの信号線Ｓｉｇである。ｋ及びｍは、自然数である。

第１分割画素Ｄｐｉｘａ及び第２分割画素Ｄｐｉｘｂはそれぞれ、画素電極１５（図２参照）と、画素電極１５に接続された画素回路ＣＵを有している。第１分割画素Ｄｐｉｘａの画素電極１５である画素電極１５１と、第２分割画素Ｄｐｉｘｂの画素電極１５である画素電極１５２とは異なる（図３、図５参照）。画素回路ＣＵは、ゲートスイッチＧＳ、ラッチ回路ＬＡ、選択スイッチ回路ＳＳＷを有している。また、選択スイッチ回路ＳＳＷは、第１スイッチＳＷ１及び第２スイッチＳＷ２を有する。ゲートスイッチＧＳは、走査線ＧＣＬに供給される走査信号に応じて信号線Ｓｉｇとラッチ回路ＬＡとの間を開閉する。第１分割画素ＤｐｉｘａのゲートスイッチＧＳは、信号線Ｓｉｇｍとラッチ回路ＬＡとの間を開閉する。第２分割画素ＤｐｉｘｂのゲートスイッチＧＳは、信号線Ｓｉｇ（ｍ＋１）とラッチ回路ＬＡとの間を開閉する。

ゲートスイッチＧＳは、走査線ＧＣＬに供給される走査信号に応じて信号線Ｓｉｇとラッチ回路ＬＡとを接続する。上述の通り、１つの副画素Ｓｐｉｘが有する第１分割画素Ｄｐｉｘａと第２分割画素Ｄｐｉｘｂは、走査線ＧＣＬを共有する。副画素Ｓｐｉｘｋが有する第１分割画素Ｄｐｉｘａと第２分割画素Ｄｐｉｘｂが走査線ＧＣＬｋを共有している。

ラッチ回路ＬＡは、信号線Ｓｉｇから供給された１ビット信号（正／負信号、又は０／１信号）を保持する。より具体的には、ラッチ回路ＬＡは、２つのＣＭＯＳインバータを有し、一方のＣＭＯＳインバータの出力が他方のＣＭＯＳインバータの入力に接続されている。いずれのＣＭＯＳインバータも図示しない正電源線と負電源線に接続されている。かかるラッチ回路ＬＡの典型例として、ＳＲＡＭが挙げられる。また、ラッチ回路ＬＡと同様の機能を持たせる構成を画素信号保持のためのメモリ回路と捉える場合、ＤＲＡＭの構成を採用することも可能である。第１分割画素Ｄｐｉｘａのラッチ回路ＬＡは、信号線Ｓｉｇｍから供給された１ビット信号を保持する。第２分割画素Ｄｐｉｘｂのラッチ回路ＬＡは、信号線Ｓｉｇ（ｍ＋１）から供給された１ビット信号を保持する。

選択スイッチ回路ＳＳＷは、第１電位線ＦＲＰ及び第２電位線ＸＦＲＰと画素電極１５との間を開閉する。より具体的には、第１分割画素Ｄｐｉｘａの選択スイッチ回路ＳＳＷである第１選択スイッチ回路ＳＳＷ１に設けられるスイッチＳＷ１は、第１電位線ＦＲＰと画素電極１５１との間を開閉する。第１選択スイッチ回路ＳＳＷ１のスイッチＳＷ２は、第２電位線ＸＦＲＰと画素電極１５１との間を開閉する。第２分割画素Ｄｐｉｘｂの選択スイッチ回路ＳＳＷである第２選択スイッチ回路ＳＳＷ２１に設けられるスイッチＳＷ１は、第１電位線ＦＲＰと画素電極１５２との間を開閉する。第２選択スイッチ回路ＳＳＷ２のスイッチＳＷ２は、第２電位線ＸＦＲＰと画素電極１５２との間を開閉する。

また、これら選択スイッチ回路ＳＳＷの両スイッチＳＷ１、ＳＷ２は、ラッチ回路ＬＡとの関係から以下のように定義できる。すなわち、ラッチ回路ＬＡは、ゲートスイッチＧＳに入力端が接続される第１インバータＩＮＶ１と、該第１インバータＩＮＶ１の出力端に入力端が接続される第２インバータＩＮＶ２とを備え、該第２インバータＩＮＶ２の出力端は第１インバータＩＮＶ１の入力端に接続されている。かかるラッチ回路ＬＡに対し、選択スイッチ回路ＳＳＷの第１スイッチＳＷ１は、第１インバータＩＮＶに入力される信号、即ち第２インバータＩＮＶ２からの出力に基づいてオン／オフ制御される。また、第２スイッチＳＷ２は、第２インバータＩＮＶ２に出力される信号、即ち第１インバータＩＮＶ１からの出力に基づいてオン／オフ制御される。

スイッチＳＷ１及びスイッチＳＷ２は、ラッチ回路ＬＡが保持する１ビット信号に応じて動作する。同一の１ビット信号（０又は１）に対するスイッチＳＷ１の動作とスイッチＳＷ２の動作とは逆である。すなわち、ラッチ回路ＬＡが保持する１ビット信号の一方（例えば、０）に応じてスイッチＳＷ１が第１電位線ＦＲＰと画素電極１５との間を接続する場合、スイッチＳＷ２が第２電位線ＸＦＲＰと画素電極１５との間を非接続にする。一方、ラッチ回路ＬＡが保持する１ビット信号の他方（例えば、１）に応じてスイッチＳＷ１が第１電位線ＦＲＰと画素電極１５との間を非接続にする場合、スイッチＳＷ２が第２電位線ＸＦＲＰと画素電極１５との間を接続する。これら選択スイッチ回路ＳＳＷのスイッチＳＷ１，ＳＷ２の制御は相補的であるともいえる。

第１電位線ＦＲＰと第２電位線ＸＦＲＰは、異なる電位の表示信号を伝送する。第１電位線ＦＲＰに供給される第１表示信号及び第１電位線ＦＲＰに供給される第２表示信号は、反転駆動回路７（図１参照）により、基準クロック信号ＣＬＫ（図１参照）に同期して反転する。なお、ここで「反転する」とは、電位線に供給される表示信号の電位が異なる２つの電位間で周期的に振られることを言い、典型的には所定の振幅・周期を有する交流電流（ＡＣ）が挙げられる。また、第１電位線ＦＲＰに対し、第２電位線ＸＦＲＰは逆相となる表示信号を有しており、第１電位線ＦＲＰと第２電位線ＸＦＲＰの電位の相は常に逆となる。

また、共通電極２３（図２参照）に供給されるコモン電位は、共通電極駆動回路６（図１参照）により、基準クロック信号ＣＬＫに同期して反転する。

第１表示信号とコモン電位とが同相であり、第２表示信号とコモン電位とが異相（逆相）である場合を例とする。スイッチＳＷ１が第１電位線ＦＲＰと画素電極１５との間を接続する場合、コモン電位と同相の第１表示信号が画素電極１５に供給される。このため、共通電極２３と画素電極１５との間には電位差が生じず、液晶分子の配向方向が変化しない。これにより、黒表示（画素電極１５からの反射光が偏光板２６を通過せず、色が表示されない状態）となる。スイッチＳＷ２が第２電位線ＸＦＲＰと画素電極１５との間を接続する場合、コモン電位と逆相となる第２表示信号が画素電極１５に供給される。このため、共通電極２３と画素電極１５との間の液晶３０には、電極間の電位差に伴う電界が発生し、これによって液晶分子の配向方向が変化する。これにより、白表示（画素電極１５からの反射光がカラーフィルタ２２を偏光板２６を通過して色が表示される状態）となる。

液晶表示装置の画面の焼き付きを抑制するための駆動方式として、コモン反転、カラム反転、ライン反転、ドット反転、フレーム反転などの駆動方式が知られている。表示装置１は、上記の各駆動方式のいずれを採用することも可能である。実施形態では、表示装置１は、コモン反転駆動方式を採用する。共通電極駆動回路６は、基準クロック信号ＣＬＫに同期して、共通電極２３の電位（コモン電位）を反転する。反転駆動回路７は、タイミングコントローラ４ｂの制御下で、基準クロック信号ＣＬＫに同期して、表示信号（ＦＲＰ，ＸＦＲＰ）の電位を反転させる。実施形態では、表示装置１は、液晶３０に電圧が印加されていない場合に黒色を表示し、液晶３０に電圧が印加されている場合に白色（透過するカラーフィルタ２２の色）を表示する、所謂ノーマリーブラック液晶表示装置とする。

なお、第２表示信号をコモン電位と同相とし、第１表示信号をコモン電位と逆相とする構成も採用可能である。すなわち、表示装置１は、液晶３０に電圧が印加されていない場合に白色を表示し、液晶３０に電圧が印加されている場合に黒色を表示する、所謂ノーマリーホワイト液晶表示装置であってもよい。また、コモン電位及び第１表示信号の電位を固定電位とし、第２表示信号を交流信号とする構成も採用可能である。

第１電位線ＦＲＰ及び第２電位線ＸＦＲＰはそれぞれ、Ｘ方向に延出する。第１電位線ＦＲＰ及び第２電位線ＸＦＲＰは、Ｙ方向に並ぶ２つの走査線ＧＣＬ間にそれぞれ１本ずつ設けられる。

Ｙ方向に隣接する２つの副画素ＳＰｉｘの一方が有する第１分割画素Ｄｐｉｘａと他方が有する第２分割画素ＤｐｉｘｂはＹ方向で隣り合うと共に、第１電位線ＦＲＰ及び第２電位線ＸＦＲＰを共有する。図５に示す副画素Ｓｐｉｘ（ｋ−１）の第１分割画素Ｄｐｉｘａと、副画素Ｓｐｉｘｋの第２分割画素Ｄｐｉｘｂとは、走査線ＧＣＬ（ｋ−１）と走査線ＧＣＬｋとの間に設けられた第１電位線ＦＲＰ及び第２電位線ＸＦＲＰを共有する。

ここで、図５に示す第２電位線ＸＦＲＰは、第１電位線ＦＲＰよりも第１分割画素Ｄｐｉｘａ側にある。このため、第１分割画素Ｄｐｉｘａが有するスイッチＳＷ１の一端から延出している配線Ｌ１１は、平面視で第２電位線ＸＦＲＰと交差してコンタクトＣ１に至っている。また、図５に示す第１電位線ＦＲＰは、第２電位線ＸＦＲＰよりも第２分割画素Ｄｐｉｘｂ側にある。このため、第２分割画素Ｄｐｉｘｂが有するスイッチＳＷ２の一端から延出している配線Ｌ１２は、平面視で第１電位線ＦＲＰと交差してコンタクトＣ２に至っている。このように、図５に示す回路構成では、コンタクトＣ１とコンタクトＣ２付近に配線の交錯部ＣＲが生じる。

図５に示す回路構成では、交錯部ＣＲのように配線Ｌ１１，Ｌ１２の交差が生じる部分と、コンタクトＣ１と、コンタクトＣ２とを設けるためのスペースが必要になるため、第１分割画素Ｄｐｉｘａ、第２分割画素Ｄｐｉｘｂの微細化が困難になる。すなわち、表示領域ＤＡにおける画像の高精細化が困難になる。

図６は、Ｙ方向に並ぶ第１分割画素Ｄｐｉｘａ、第２分割画素Ｄｐｉｘｂの回路構成の別の一例を示す図である。図６に示す回路構成では、図５と異なり、第２分割画素Ｄｐｉｘｂの選択スイッチＳＳＷである第２選択スイッチ回路ＳＳＷ２２に含まれるスイッチＳＷ１の一端から延出している配線Ｌ２１が第２電位線ＸＦＲＰに接続されている。また、図６に示す構成では、図５と異なり、第２分割画素ＤｐｉｘｂのスイッチＳＷ２の一端から延出している配線Ｌ２２が第１電位線ＦＲＰに接続されている。すなわち、図６に示す回路構成の第２分割画素Ｄｐｉｘｂは、図５とは異なり、ラッチ回路ＬＡが保持する画素信号に対応して画素電極１５２に接続される対象が逆転する。より具体的には、ラッチ回路ＬＡが保持する画素信号に対応する第１、第２表示信号と画素電極１５１，１５２の接続状態が、第１分割画素Ｄｐｉｘａと第２分割画素Ｄｐｉｘｂとで逆転してしまう。換言すると、スイッチＳＷ１がオン制御されると共にスイッチＳＷ２がオフ制御されると、図５では第１分割画素Ｄｐｉｘａ、第２分割画素Ｄｐｉｘｂ共に第１電位線ＦＰＲが画素電極１５１，１５２に接続される状態となるが、図６の構成では第１分割画素Ｄｐｉｘａが第１電位線ＦＲＰに接続される一方、第２分割画素Ｄｐｉｘｂは第２電位線ＸＦＲＰに接続される。この結果、同じ画素信号をラッチ回路ＬＡで有しているにもかかわらず、副画素Ｓｐｉｘ内の表示が第１分割画素Ｄｐｉｘａと第２分割画素Ｄｐｉｘｂで逆転してしまう。この結果、例えば全面白表示をしたい場合であっても、第２分割画素Ｄｐｉｘｂはその反対の黒を表示してしまう結果となる。

図６に示す回路構成は、交錯部ＣＲが生じない点で、図５に示す回路構成よりも第１分割画素Ｄｐｉｘａ、第２分割画素Ｄｐｉｘｂの微細化がより容易である。一方、上述のように、図６に示す回路構成の第２分割画素Ｄｐｉｘｂは、ラッチ回路ＬＡが保持する画素信号に対応して画素電極１５２に接続される対象が逆転する。このため、図６に示す回路構成は、当該逆転をフォローする仕組みと併せて採用される。

図７は、第２分割画素Ｄｐｉｘｂに対する画素信号をラッチ回路ＬＡに入力する前に反転させる構成の例を示す図である。図７に示す水平駆動回路５は、第１中継回路５１、第２中継回路５２、伝送部ＧＡ及び信号反転部ＮＧＡを備える。

第１中継回路５１は、第１レジスタ４１から出力される画素信号を受け付けて伝送部ＧＡ側に出力する。第２中継回路５２は、第２レジスタ４２から出力される画素信号を受け付けて信号反転部ＮＧＡ側に出力する。伝送部ＧＡは、入力される信号をそのまま信号線Ｓｉｇｍに伝送する。伝送部ＧＡは、省略可能である。すなわち、第１中継回路５１は、第１レジスタ４１から出力される画素信号を信号線Ｓｉｇｍに直接出力してもよい。信号反転部ＮＧＡは、第２中継回路５２からの信号を反転して信号線Ｓｉｇ（ｍ＋１）に伝送するインバータである。これによって、第２分割画素Ｄｐｉｘｂに伝送される画素信号は、０／１が反転した信号になる。従って、反転されていない画素信号が入力された場合に逆の動作をしてしまう図６の第２分割画素Ｄｐｉｘｂを正常に動作させることができる。

より具体的には、例えば全面白表示をする場合、すなわち同じ副画素Ｓｐｉｘにおける第１分割画素Ｄｐｉｘａと第２分割画素Ｄｐｉｘｂとで同じ表示を行う場合、第１中継回路５１は、第１レジスタ４１から出力される画素信号（例えば１）を受け付けて伝送部ＧＡに出力する。伝送部ＧＡは、入力される信号をそのまま信号線Ｓｉｇｍに伝送する。そして第１分割画素Ｄｐｉｘａのラッチ回路ＬＡに当該画素信号が入力され、保持される。そして、当該画素信号によって第１選択スイッチ回路ＳＳＷ１のスイッチＳＷ１、ＳＷ２が制御される。画素信号は１であるので、スイッチＳＷ１がオフ制御されると共に、スイッチＳＷ２がオン制御される。これにより、第２電位線ＸＦＲＰが画素電極１５１と接続され、反転表示信号が画素電極１５１に供給される。この結果、第１分割画素Ｄｐｉｘａは白表示となる。

一方、第２中継回路５２は、第２レジスタ４２から出力される画素信号（例えば１）を受け付けて信号反転部ＮＧＡに出力する。信号反転部ＮＧＡは、入力される信号を反転し、即ち画素信号を１から０に反転して信号線Ｓｉｇ（ｍ＋１）に伝送する。そして第２分割画素Ｄｐｉｘｂのラッチ回路ＬＡに当該反転画素信号が入力され、保持される。そして、当該反転画素信号によって第２選択スイッチ回路ＳＳＷ２のスイッチＳＷ１、ＳＷ２が制御される。反転画素信号は０であるので、スイッチＳＷ１がオン制御されると共に、スイッチＳＷ２がオフ制御される。ここで、スイッチＳＷ１からの配線Ｌ２１は第２電位線ＸＦＲＰに接続されている一方、スイッチＳＷ２からの配線Ｌ２２が第１電位線ＦＲＰに接続されているので、当該画素回路ＣＵにおいても、第２電位線ＸＦＲＰが画素電極１５２と接続され、反転表示信号が画素電極１５２に供給される。この結果、第２分割画素Ｄｐｉｘｂは白表示となる。

この結果、図６の構成においても、全面白表示が実現される。

図８は、第２分割画素Ｄｐｉｘｂに対する画素信号を反転させる構成の別の例を示す図である。図８に示すレジスタ４０は、Ｄａｔａ＿Ｒ＿２^ｎｄ、Ｄａｔａ＿Ｇ＿２^ｎｄ、Ｄａｔａ＿Ｂ＿２^ｎｄから入力された画素信号を反転させて出力する信号反転部ＮＧＡを内包する。

また、図８に示す構成は、Ｄａｔａ＿Ｒ＿１^ｓｔ、Ｄａｔａ＿Ｒ＿２^ｎｄ、Ｄａｔａ＿Ｇ＿１^ｓｔ、Ｄａｔａ＿Ｇ＿２^ｎｄ、Ｄａｔａ＿Ｂ＿１^ｓｔ、Ｄａｔａ＿Ｂ＿２^ｎｄの各々の入力を奇数番目（Ｏｄｄ）の画素信号と偶数番目（Ｅｖｅｎ）の画素信号とに分け、奇数番目（Ｏｄｄ）の画素信号を保持するラッチ回路ＬＡ１と偶数番目（Ｅｖｅｎ）の画素信号を保持するラッチ回路ＬＡ２で保持する構成である。これによって、奇数番目（Ｏｄｄ）の画素信号と偶数番目（Ｅｖｅｎ）の画素信号の出力タイミングを分けることができる。従って、水平駆動回路５が同時に取り扱わなければならない画素信号をより少なくすることができ、水平駆動回路５の処理負荷及び要求性能（回路の駆動周波数）をより低減することができる。

なお、図８に示すラッチ回路（Ｌａｔｃｈ）のうち、Ｄａｔａ＿Ｒ＿１^ｓｔ、Ｄａｔａ＿Ｇ＿１^ｓｔ、Ｄａｔａ＿Ｂ＿１^ｓｔの入力を受け付けるものが第１レジスタ４１として機能し、Ｄａｔａ＿Ｒ＿２^ｎｄ、Ｄａｔａ＿Ｇ＿２^ｎｄ、Ｄａｔａ＿Ｂ＿２^ｎｄの入力を受け付けるものが第２レジスタ４２として機能する。

図９は、第１電位線ＦＲＰ及び第２電位線ＸＦＲＰを挟んで対向する第１分割画素Ｄｐｉｘａと第２分割画素Ｄｐｉｘｂの積層構造例を示す平面図である。図１０は、図９のＡ−Ａ断面図である。図１１は、図９のＢ−Ｂ断面図である。なお、図９から図１１に示す構成は、図６に示す回路構成に対応する。

図９及び図１０には、第２電位線とそれぞれのスイッチの関係が示されている。これらの図に示す如く、副画素Ｓｐｉｘｋの第１分割画素Ｄｐｉｘａ側では、第２電位線ＸＦＲＰからスイッチＳＷ２側に向かってメタル配線ＭＥ１が延出している。メタル配線ＭＥ１は、コンタクトホールＣＨ１を介して中継配線ＳＥＭ１と接続している。また、メタル配線ＭＥ１は、コンタクトホールＣＨ１を挟んで第１分割画素Ｄｐｉｘａが有するスイッチＳＷ２の一端側に接続している。

また、副画素Ｓｐｉｘ（ｋ＋１）の第２分割画素Ｄｐｉｘｂ側では、スイッチＳＷ１の一端側は、コンタクトホールＣＨ２を介して中継配線ＳＥＭ１と接続している。当該第２分割画素Ｄｐｉｘｂに含まれるスイッチＳＷ１は、コンタクトホールＣＨ２、中継配線ＳＥＭ１、コンタクトホールＣＨ１及びメタル配線ＭＥ１を介して第２電位線ＸＦＲＰと接続されている。これによって、副画素Ｓｐｉｘｋの第１分割画素Ｄｐｉｘａが有するスイッチＳＷ２と、副画素Ｓｐｉｘ（ｋ＋１）の第２分割画素Ｄｐｉｘｂが有するスイッチＳＷ１とが第２電位線ＸＦＲＰに接続されている。

図９及び図１１には、第１電位線ＦＲＰとそれぞれのスイッチの関係が示されている。これらの図に示す如く、副画素Ｓｐｉｘ（ｋ＋１）の第２分割画素Ｄｐｉｘｂ側では、第１電位線ＦＲＰからスイッチＳＷ２側に向かってメタル配線ＭＥ２が延出している。メタル配線ＭＥ２は、コンタクトホールＣＨ３を介して中継配線ＳＥＭ２と接続している。また、メタル配線ＭＥ２は、コンタクトホールＣＨ３を挟んで第２分割画素Ｄｐｉｘｂが有するスイッチＳＷ２の一端側に接続している。

また、副画素Ｓｐｉｘｋの第１分割画素Ｄｐｉｘａ側では、スイッチＳＷ１の一端側は、コンタクトホールＣＨ４を介して中継配線ＳＥＭ２と接続している。当該スイッチＳＷ１は、コンタクトホールＣＨ４、中継配線ＳＥＭ２、コンタクトホールＣＨ３及びメタル配線ＭＥ２を介して第１電位線ＦＲＰと接続されている。これによって、副画素Ｓｐｉｘ（ｋ＋１）の第２分割画素Ｄｐｉｘｂが有するスイッチＳＷ２と、副画素Ｓｐｉｘｋの第１分割画素Ｄｐｉｘａが有するスイッチＳＷ１とが第１電位線ＦＲＰに接続されている。

なお、コンタクトホールＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４は、第１電位線ＦＲＰ、第２電位線ＸＦＲＰ及びメタル配線ＭＥ１，ＭＥ２を含むメタル配線層と、中継配線ＳＥＭ１，ＳＥＭ２を含む中継配線とを絶縁する絶縁層ＩＮＳに設けられて当該メタル配線層と当該中継配線とを接続するコンタクトホールである。また、中継配線ＳＥＭ１と中継配線ＳＥＭ２は、電気的に独立している。また、当該中継配線は、スイッチＳＷ１，ＳＷ２等が有する半導体を含む層と同層である。

このように、中継配線ＳＥＭ１、中継配線ＳＥＭ２を利用して第２電位線ＸＦＲＰ、第１電位線ＦＲＰを共有する構成によれば、第２電位線ＸＦＲＰ、第１電位線ＦＲＰを共有するための専用の配線層を用いる場合に比してより少ない積層数で回路構成を実現できる。また、交錯部ＣＲが局所的に偏在しないため、第１分割画素Ｄｐｉｘａの画素回路ＣＵと第２分割画素Ｄｐｉｘｂの画素回路ＣＵを中央線Ｃ（図９参照）からみて略線対称に配置することができる。或いは、これら画素回路ＣＵを略点対称に配置することができる。この結果、高精細化が可能となる。また、これら画素回路ＣＵ間での容量バランスもとりやすく、高精細化に伴う表示不良も抑制される。

以上説明したように、実施形態によれば、第１分割画素Ｄｐｉｘａと、第２分割画素Ｄｐｉｘｂと、Ｙ方向に延出して第１分割画素Ｄｐｉｘａに接続される信号線Ｓｉｇｍと、Ｙ方向に延出して第２分割画素Ｄｐｉｘｂに接続される信号線Ｓｉｇ（ｍ＋１）と、Ｘ方向に延出して第１分割画素Ｄｐｉｘａ及び第２分割画素Ｄｐｉｘｂに接続される走査線ＧＣＬとを備える。これによって、第１分割画素Ｄｐｉｘａと第２分割画素Ｄｐｉｘｂが走査線ＧＣＬを共有することができる。従って、より少ない数の走査線ＧＣＬによって動作可能な表示装置１を提供することができる。

また、Ｘ方向に延出して第１分割画素Ｄｐｉｘａ、第２分割画素Ｄｐｉｘｂの第１階調（例えば、黒表示）に対応する第１電位が与えられる第１電位線ＦＲＰと、Ｘ方向に延出して第１分割画素Ｄｐｉｘａ、第２分割画素Ｄｐｉｘｂの第２階調（例えば、白表示）に対応する第２電位が与えられる第２電位線ＸＦＲＰとを備える。第１分割画素Ｄｐｉｘａ、第２分割画素Ｄｐｉｘｂが有する画素電極１５には、第１電位又は第２電位のいずれかが与えられる。第１分割画素Ｄｐｉｘａ及び第２分割画素Ｄｐｉｘｂを含む副画素ＳｐｉｘがＹ方向に複数並ぶ。Ｙ方向に隣り合う２つの副画素Ｓｐｉｘ間には、第１電位線ＦＲＰ及び第２電位線ＸＦＲＰが配置される。これによって、第１分割画素Ｄｐｉｘａ、第２分割画素Ｄｐｉｘｂを個別に２階調制御することができる。

また、副画素Ｓｐｉｘｋと副画素Ｓｐｉｘ（ｋ＋１）がＹ方向に隣り合う。副画素Ｓｐｉｘｋが有する第１分割画素Ｄｐｉｘａと、副画素Ｓｐｉｘ（ｋ＋１）が有する第２分割画素Ｄｐｉｘｂとは、副画素Ｓｐｉｘｋと副画素Ｓｐｉｘ（ｋ＋１）の間に配置された第１電位線ＦＲＰ及び第２電位線ＸＦＲＰを共有する。これによって、より少ない第１電位線ＦＲＰ及び第２電位線ＸＦＲＰで２階調制御を実現できる。

また、信号線Ｓｉｇｍ、信号線Ｓｉｇ（ｍ＋１）を介して第１分割画素Ｄｐｉｘａ、第２分割画素Ｄｐｉｘｂに供給される画素信号は１ビット信号である。第１分割画素Ｄｐｉｘａ、第２分割画素Ｄｐｉｘｂは、１ビット信号に対応して画素電極１５と第１電位線ＦＲＰ又は第２電位線ＸＦＲＰを接続するスイッチＳＷ１及びスイッチＳＷ２を有する。第１分割画素Ｄｐｉｘａと第２分割画素Ｄｐｉｘｂは、同一の値の１ビット信号に対応して画素電極１５と接続される対象（第１電位線ＦＲＰ又は第２電位線ＸＦＲＰ）が逆であり、信号線Ｓｉｇｍ又は信号線Ｓｉｇ（ｍ＋１）の一方に供給される１ビット信号は、外部からの入力時のビット値を反転した信号である。これによって、交錯部ＣＲが生じることを抑制できる。

また、信号線Ｓｉｇｍ、信号線Ｓｉｇ（ｍ＋１）を介して第１分割画素Ｄｐｉｘａ、第２分割画素Ｄｐｉｘｂに供給される画素信号を出力するインタフェース回路４を備える。インタフェース回路４は、第１分割画素Ｄｐｉｘａに供給される画素信号を記憶する第１レジスタ４１と、第２分割画素Ｄｐｉｘｂに供給される画素信号を記憶する第２レジスタ４２とを含むレジスタ４０を有する。これによって、第１分割画素Ｄｐｉｘａに供給される画素信号と第２分割画素Ｄｐｉｘｂに供給される画素信号とを個別に取り扱うことができる。

また、インタフェース回路４は、外部から入力されて複数の画素信号を含むシリアル信号を第１レジスタ４１と第２レジスタ４２に分けて記憶するシリアル−パラレル変換を行う。これによって、シリアル信号として入力される入力信号ＩＰに基づいても、第１分割画素Ｄｐｉｘａに供給される画素信号と第２分割画素Ｄｐｉｘｂに供給される画素信号とを個別に取り扱うことができる。

また、図８に例示するように、レジスタ４０が第１レジスタ４１又は第２レジスタ４２の一方（例えば、第２レジスタ４２）に記憶される画素信号を反転させる信号反転部ＮＧＡを有することで、当該一方のみを反転させることができる。

また、図７に例示するように、信号線Ｓｉｇｍ又は信号線Ｓｉｇ（ｍ＋１）の一方に供給される画素信号を反転させる信号反転部ＮＧＡを含む水平駆動回路５がインタフェース回路４と信号線Ｓｉｇとの間に介在することで、当該一方のみを反転させることができる。

なお、図３に示す例では、第２分割画素Ｒ１２、第２分割画素Ｇ１２及び第２分割画素Ｂ１２のＹ方向の長さが第１分割画素Ｒ１１、第１分割画素Ｇ１１及び第１分割画素Ｂ１１のＹ方向の長さよりも長いが、これは第１分割画素Ｄｐｉｘａと第２分割画素Ｄｐｉｘｂの面積比率を当該比に対応させるための具体的態様の例であって、第１分割画素Ｄｐｉｘａと第２分割画素Ｄｐｉｘｂの形状及び大きさをこれに限定するものでない。例えば、第２分割画素Ｄｐｉｘｂは、第１分割画素Ｄｐｉｘａと同じ大きさの開口部を２つ有していてもよい。その場合、第２分割画素Ｄｐｉｘｂは、第１分割画素Ｄｐｉｘａが有する画素電極１５１と同じ形状及び大きさの画素電極１５１を２つ有する。当該２つの画素電極１５１は、同電位となるよう接続される。

また、第１分割画素Ｄｐｉｘａと第２分割画素Ｄｐｉｘｂの面積比は１：２に限定されるものでなく、適宜変更可能である。また、図６から図８を参照した説明では、第２分割画素Ｄｐｉｘｂに対する画素信号のビットを反転させることを想定しているが、第１分割画素Ｄｐｉｘａに対する画素信号のビットを反転させるようにしてもよい。その場合、第１レジスタ４１に記憶される画素信号を反転して信号線Ｓｉｇｍに出力することができるよう、伝送部ＧＡと信号反転部ＮＧＡの配置を逆にする。

また、上記実施例では、Ｙ方向に並ぶ第１副画素Ｓｐｉｘｋの第１分割画素Ｄｐｉｘａと第１副画素Ｓｐｉｘ（ｋ＋１）の第２分割画素Ｄｐｉｘｂとで第１電位線ＦＲＰと第２電位線ＸＦＲＰとを共有する構成について示されているが、同じ副画素Ｓｐｉｘ内の第１分割画素Ｄｐｉｘａと第２分割画素Ｄｐｉｘｂとでこれら第１電位線ＦＲＰと第２電位線ＸＦＲＰとを共有する構成も採用可能である。この場合、Ｙ方向に並ぶ第１副画素Ｓｐｉｘｋの第１分割画素Ｄｐｉｘａと第１副画素の第２分割画素Ｄｐｉｘｂとで走査線ＧＣＬが共有される。

また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。

１ 表示装置
４ インタフェース回路
５ 水平駆動回路
４０ レジスタ
４１ 第１レジスタ
４２ 第２レジスタ
１５，１５１，１５２ 画素電極
Ｄｐｉｘａ 第１分割画素
Ｄｐｉｘｂ 第２分割画素
ＦＲＰ 第１電位線
ＧＣＬ 走査線
ＮＧＡ 信号反転部
Ｓｉｇ 信号線
Ｓｐｉｘ 副画素
ＳＷ１，ＳＷ２ スイッチ
ＸＦＲＰ 第２電位線

Claims (11)

1. 面積が異なる２つの画素と、
   前記２つの画素の並び方向に延出して前記２つの画素の一方に接続される第１信号線と、
   前記並び方向に延出して前記２つの画素の他方に接続される第２信号線と、
   前記２つの画素の間で前記並び方向に交差する交差方向に延出して前記２つの画素に接続される走査線と
   を備える表示装置。
2. 前記交差方向に延出して第１電位が与えられる第１電位線と、
   前記交差方向に延出して第２電位が与えられる第２電位線とを備え、
   前記２つの画素が有する画素電極には、前記第１電位又は前記第２電位のいずれかが与えられ、
   前記２つの画素を含む単位画素が前記並び方向に複数並び、
   前記並び方向に隣り合う２つの前記単位画素間には、前記第１電位線及び前記第２電位線が配置される
   請求項１に記載の表示装置。
3. 前記並び方向に隣り合う２つの前記単位画素の一方が有する前記２つの画素の一方と、前記並び方向に隣り合う２つの前記単位画素の他方が有する前記２つの画素の他方とは、当該２つの前記単位画素間に配置された前記第１電位線及び前記第２電位線を共有する
   請求項２に記載の表示装置。
4. 前記第１信号線及び前記第２信号線を介して前記２つの画素に供給される信号は１ビット信号であり、
   前記２つの画素は、前記１ビット信号に対応して前記画素電極と前記第１電位線又は前記第２電位線を接続する切替回路を有し、
   前記２つの画素の一方が有する前記切替回路と、前記２つの画素の他方が有する前記切替回路とは、同一の値の前記１ビット信号に対応して前記画素電極と接続する対象が逆であり、
   前記第１信号線又は前記第２信号線の一方に供給される前記１ビット信号は、外部からの入力時のビット値を反転した信号である
   請求項２又は３に記載の表示装置。
5. 前記第１信号線と前記第２信号線を介して前記２つの画素に供給される前記１ビット信号を出力する信号出力回路を備え、
   前記信号出力回路は、前記２つの画素の一方に供給される前記１ビット信号を記憶する第１記憶領域と、前記２つの画素の他方に供給される前記１ビット信号を記憶する第２記憶領域とを含む記憶部を有する
   請求項４に記載の表示装置。
6. 前記信号出力回路は、外部から入力されて複数の前記１ビット信号を含むシリアル信号を前記第１記憶領域と前記第２記憶領域に分けて記憶するシリアル−パラレル変換を行う
   請求項５に記載の表示装置。
7. 前記信号出力回路は、前記１ビット信号を反転させるインバータを有し、
   前記インバータは、前記第１記憶領域又は前記第２記憶領域の一方に記憶される前記１ビット信号を反転する
   請求項５又は６に記載の表示装置。
8. 前記第１信号線又は前記第２信号線の一方に供給される前記１ビット信号を反転させるインバータを含む回路を備え、
   前記回路は、前記信号出力回路と、前記第１信号線及び前記第２信号線との間に介在する
   請求項５又は６に記載の表示装置。
9. 第１表示信号を供給する第１電位線と、第２表示信号を供給する第２電位線と、これら第１電位線と第２電位線からの信号供給を受けて画像を表示する第１画素及び第２画素を備え、
   第１画素は、第１画素電極と画素信号を保持する第１ラッチ回路とを備えると共に、第１ラッチ回路からの出力に対応して第１電位線と第２電位線のいずれか一方を第１画素電極に接続する第１選択スイッチ回路を備え、
   第２画素は、第２画素電極と画素信号を保持する第２ラッチ回路とを備えると共に、第２ラッチ回路からの出力に対応して第１電位線と第２電位線のいずれか一方を第２画素電極に接続する第２選択スイッチ回路を備え、
   前記第１選択スイッチ回路と前記第２選択スイッチ回路は、同じ出力信号に対する電位線の接続状態が逆である
   表示装置。
10. 前記第１及び第２ラッチ回路は、正又は負の画素信号を保持し、
    前記第１選択スイッチ回路は、第１ラッチ回路から正の画素信号が出力される場合に第２電位線を第１画素電極に接続し、第２選択スイッチ回路は、第２ラッチ回路から正の画素信号が出力される場合に第１電位線を第２画素電極に接続する
    請求項９に記載の表示装置。
11. 各画素に信号を供給する信号供給回路と、該信号供給回路に接続されて第１ラッチ回路に画素信号を供給する第１信号線と、該信号供給回路に接続されて第２ラッチ回路に画素信号を供給する第２信号線を備え、当該信号供給回路と第２ラッチ回路の間には、当該信号供給回路から出力される画素信号を反転して出力する信号反転部が設けられている
    請求項１０に記載の表示装置。

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