JP2002207442A - アクティブマトリクス型表示装置 - Google Patents

アクティブマトリクス型表示装置

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Abstract

(57)【要約】 【課題】 アクティブマトリクス型表示装置の低消費電
力化と同時に回路の高精細化を図る。 【解決手段】 各画素毎に映像信号を保持する保持回路
１１０を配置し、通常動作モードとメモリ動作モードを
切り換えて表示する。保持回路１１０に駆動電圧、参照
電圧を供給する電源線を隣接する２行で共有することに
よって、各行毎に電源線を配置するのに比較して電源線
を半数に削減し、回路配置のスペース効率を向上し、保
持回路１１０の回路面積を縮小する。保持回路１１０を
縮小することで画素サイズを縮小し、高精細化できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型表示装置に関するものであり、特に画素に対応し
て複数の保持回路が設けられたアクティブマトリクス型
表示装置に関するものである。
【０００２】
【従来の技術】近年、表示装置は携帯可能な表示装置、
例えば携帯テレビ、携帯電話等が市場ニーズとして要求
されている。かかる要求に応じて表示装置の小型化、軽
量化、省消費電力化に対応すべく研究開発が盛んに行わ
れている。
【０００３】図６に従来例に係る液晶表示装置（Liquid
Crystal Display；ＬＣＤ）の一画素電極の回路構成図
を示す。絶縁性基板（不図示）上に、ゲート信号線５
１、ドレイン信号線６１とが交差して形成されており、
その交差部近傍に両信号線５１、６１に接続された選択
画素選択ＴＦＴ７０が設けられている。選択画素選択Ｔ
ＦＴ７０のソース７０ｓは液晶２１の画素電極１７に接
続されている。
【０００４】また、画素電極１７の電圧を１フィールド
期間、保持するための補助容量８５が設けられており、
この補助容量８５の一方の端子８６は選択画素選択ＴＦ
Ｔ７０のソース７０ｓに接続され、他方の電極８７には
各画素電極に共通の電位が印加されている。
【０００５】ここで、ゲート信号線５１にゲート信号が
印加されると、選択画素選択ＴＦＴ７０はオン状態とな
り、ドレイン信号線６１からアナログ映像信号が画素電
極１７に伝達されると共に、補助容量８５に保持され
る。画素電極１７に印加された映像信号電圧が液晶２１
に印加され、その電圧に応じて液晶２１が配向する。こ
のような画素電極をマトリクス状に配置することにより
ＬＣＤを得ることができる。
【０００６】従来のＬＣＤは、動画像、静止画像に関係
なく表示を得ることができる。かかるＬＣＤに静止画像
を表示する場合、例えば携帯電話の液晶表示部の一部に
携帯電話を駆動するためのバッテリの残量表示として、
乾電池の画像を表示することになる。
【０００７】しかしながら、上述した構成の液晶表示装
置においては、静止画像を表示する場合であっても、動
画像を表示する場合と同様に、ゲート信号で選択画素選
択ＴＦＴ７０をオン状態にして、映像信号を各画素電極
に再書き込みする必要が生じていた。
【０００８】そのため、ゲート信号及び映像信号等の駆
動信号を発生するためのドライバ回路、及びドライバ回
路の動作タイミングを制御するための各種信号を発生す
る外部ＬＳＩは常時動作するため、常に大きな電力を消
費していた。このため、限られた電源しか備えていない
携帯電話等では、その使用可能時間が短くなるという欠
点があった。
【０００９】これに対して、各画素電極にスタティック
型メモリを備えた液晶表示装置が特開平８−１９４２０
５号に開示されている。同公報の一部を引用して説明す
る。図７は特開平８−１９４２０５号に開示されている
保持回路付きアクティブマトリクス型表示装置の平面回
路構成図である。ゲート信号線５１と参照線５２が行方
向に、ドレイン信号線６１が列方向に、それぞれ複数配
置されている。そして、保持回路５４と画素電極１７間
にはＴＦＴ５３が設けられている。保持回路５４に保持
されたデータに基づいて表示を行うことにより、ゲート
ドライバ５０、ドレインドライバ６０を停止して消費電
力を低減するものである。
【００１０】図８はこの液晶表示装置の一画素を示す回
路構成図である。基板上に画素電極がマトリクス状に配
置されており、画素電極１７間には紙面左右方向にゲー
ト信号線５１が、上下方向にドレイン信号線６１が配置
されている。そしてゲート信号線５１と平行に参照線５
２が配置され、ゲート信号線５１とドレイン信号線６１
の交差部に保持回路５４が設けられ、保持回路５４と画
素電極１７間にはスイッチ素子５３が設けられている。
保持回路５４は２段インバータ５５，５６を正帰還させ
た形のメモリ、即ちスタティック型メモリ（Static Ran
dom Access Memory；ＳＲＡＭ）をデジタル映像信号の
保持回路として用いる。特にＳＲＡＭは、ＤＲＡＭと異
なり、データの保持にリフレッシュを必要としないので
好適である。
【００１１】ここで、スタティック型メモリに保持され
た２値デジタル信号に応じて、スイッチ素子５３は参照
線Ｖｒｅｆと画素電極１７との間の抵抗値を、保持回路
５４の出力に応じて制御し、液晶２１のバイアス状態を
調整している。一方、共通電極には交流信号Ｖｃｏｍを
入力する。本装置は理想上、静止画像のように表示画像
に変化がなければ、メモリへのリフレッシュは不要であ
る。
【００１２】
【発明が解決しようとする課題】しかしながら、保持回
路５４にスタティックＲＡＭを用いると、保持回路を構
成するトランジスタの数は４つもしくは６つと多く、回
路面積が大きい。そのようなスタティックＲＡＭを画素
電極１７の間に配置すると、画素電極１７の面積が小さ
くなって液晶表示装置の開口率が低下するか、一つの画
素サイズを大きくせざるをえずに高精細化が困難である
という問題があった。
【００１３】そこで、本発明は、保持回路を有する表示
装置において、より高精細、もしくはより開口率を向上
させることを目的とする。
【００１４】
【課題を解決するための手段】本発明は上記課題を解決
するために成されたものであり、行列状に配置された複
数の画素電極、画素電極に対応して配置された複数の保
持回路、保持回路に所定の電圧を供給する電源線を備
え、保持回路が保持するデータに応じた電圧が画素電極
に供給されて表示を行うアクティブマトリクス型表示装
置において、電源線は、行列いずれか一方向に延在し、
一方向に並ぶ画素電極に対応する保持回路で共用される
とともに、行列いずれかの他方向に隣接する画素電極に
対応する保持回路で共用されているアクティブマトリク
ス型表示装置である。
【００１５】かかる構成によれば、保持回路を有するア
クティブマトリクス型表示装置において、各行毎に電源
線を配置するのに比較して電源線の本数を半数に削減で
き、画素サイズを縮小することができるので、より高精
細なアクティブマトリクス表示装置とすることができ
る。
【００１６】また、行列状に配置された画素電極と、行
方向に配置された複数のゲート信号線と、列方向に配置
された複数のドレイン信号線とを有し、画素電極は、ゲ
ート信号線からの走査信号により選択されると共にドレ
イン信号線から映像信号が供給されるアクティブマトリ
クス型表示装置において、ゲート信号線から入力される
走査信号よって選択された画素電極にドレイン信号線か
らの映像信号に応じた信号を供給する第１の表示回路
と、所定の電圧が供給され、ゲート信号線から入力され
る信号に応じてドレイン信号線からの映像信号を保持す
る保持回路を備え、この保持回路からの信号に応じた信
号を表示電極に供給する第２の表示回路と、回路選択信
号に応じて、第１及び第２の表示回路を選択的にドレイ
ン信号線に接続するための回路選択回路と、を備え、保
持回路に所定の電圧を供給する電源線は、行列一方向に
延在し、この一方向に並ぶ画素電極に対応する保持回路
で共用されるとともに、行列他方向に隣接する複数の画
素で共有されているアクティブマトリクス型表示装置で
ある。
【００１７】かかる構成によれば、第１及び第２の表示
回路のいずれかを選択可能なアクティブマトリクス型表
示装置において、各行毎に電源線を配置するのに比較し
て電源線の本数を半数に削減でき、画素サイズを縮小す
ることができるので、より高精細なアクティブマトリク
ス表示装置とすることができる。
【００１８】その好ましい実施態様は以下の通りであ
る。すなわち、保持回路それぞれには、行列一方向に延
在し、異なる駆動電圧を供給する少なくとも２本の駆動
電源線が接続され、駆動電源線の少なくとも１本は、行
列他方向に隣接する複数の画素で共有されている。
【００１９】さらに、保持回路それぞれには、行列一方
向に延在し、異なる参照電圧を供給する少なくとも２本
の参照電源線が接続され、保持回路は、保持したデータ
に応じて参照電圧を選択して画素電極に供給し、参照電
源線の少なくとの１本は、行列他方向に隣接する複数の
画素で共有されている。
【００２０】さらに、共有される電源線は、全ての保持
回路に対して同じ電圧を供給する。さらに、共有される
電源線は、行列他方向に隣接する画素の間付近に配置さ
れ、行列他方向に隣接する画素における保持回路の配置
は、行列他方向に隣接する画素の間を軸もしくは中心に
として共有される電源線を挟んで対称に配置される。
【００２１】
【発明の実施の形態】次に、本発明の実施形態に係る表
示装置について説明する。図１に本発明の表示装置を液
晶表示装置に応用した場合の回路構成図を示す。
【００２２】液晶表示パネル１００には、絶縁基板１０
上に複数の画素電極１７がマトリックス状に配置されて
いる。そして、ゲート信号を供給するゲートドライバ５
０に接続された複数のゲート信号線５１が一方向に配置
されており、これらのゲート信号線５１と交差する方向
に複数のドレイン信号線６１が配置されている。
【００２３】ドレイン信号線６１には、ドレインドライ
バ６０から出力されるサンプリングパルスのタイミング
に応じて、サンプリングトランジスタＳＰ１，ＳＰ２，
…，ＳＰｎがオンし、データ信号線６２のデータ信号
（アナログ映像信号又はデジタル映像信号）が供給され
る。
【００２４】ゲートドライバ５０は、あるゲート信号線
５１を選択し、これにゲート信号を供給する。選択され
た行の画素電極１７にはドレイン信号線６１からデータ
信号が供給される。
【００２５】以下、各画素の詳細な構成について説明す
る。ゲート信号線５１とドレイン信号線６１の交差部近
傍には、Ｐチャネル型回路選択ＴＦＴ４１及びＮチャネ
ル型回路選択ＴＦＴ４２から成る回路選択回路４０が設
けられている。回路選択ＴＦＴ４１，４２の両ドレイン
はドレイン信号線６１に接続されると共に、それらの両
ゲートは回路選択信号線８８に接続されている。回路選
択ＴＦＴ４１，４２は、選択信号線８８からの選択信号
に応じていずれか一方がオンする。また、後述するよう
に回路選択回路４０と対を成して、回路選択回路４３が
設けられている。回路選択回路４０、４３は、それぞれ
のトランジスタが相補的に動作すればよく、Ｐチャネ
ル、Ｎチャネルは逆でももちろんよい。また、回路選択
回路４０、４３はいずれか一方のみを省略することもで
きる。
【００２６】これにより、後述する通常動作モードであ
るアナログ映像信号表示（フルカラー動画像対応）とメ
モリ動作モードであるデジタル映像表示（低消費電力、
静止画像対応）とを選択して切換えることが可能とな
る。また、回路選択回路４０に隣接して、Ｎチャネル型
画素選択ＴＦＴ７１及びＮチャネル型ＴＦＴ７２から成
る画素選択回路７０が配置されている。画素選択ＴＦＴ
７１，７２はそれぞれ回路選択回路４０の回路選択ＴＦ
Ｔ４１，４２と縦列に接続されると共に、それらのゲー
トにはゲート信号線５１が接続されている。画素選択Ｔ
ＦＴ７１，７２はゲート信号線５１からのゲート信号に
応じて両方が同時にオンするように構成されている。
【００２７】また、アナログ映像信号を保持するための
補助容量８５が設けられている。補助容量８５の一方の
電極は画素選択ＴＦＴ７１のソースに接続されている。
他方の電極は共通の補助容量線８７に接続され、バイア
ス電圧Ｖｓｃが供給されている。また、画素選択ＴＦＴ
７１のソースは回路選択ＴＦＴ４４及びコンタクト１６
を介して画素電極１７に接続されている。ゲート信号に
よって画素選択ＴＦＴ７０のゲートが開くと、ドレイン
信号線６１から供給されるアナログ映像信号はコンタク
ト１６を介して画素電極１７に入力され、画素電圧とし
て液晶を駆動する。画素電圧は画素選択ＴＦＴ７１の選
択が解除され、次に再び選択されるまでの１フィールド
期間保持されなければならないが、液晶の容量のみで
は、画素電圧は時間経過とともに次第に低下してしま
い、１フィールド期間十分に保持されない。そうする
と、その画素電圧の低下が表示むらとして現れてしまい
良好な表示が得られなくなる。そこで画素電圧を１フィ
ールド期間保持するために補助容量８５を設けている。
【００２８】この補助容量８５と画素電極１７との間に
は、回路選択回路４３のＰチャネル型ＴＦＴ４４が設け
られ、回路選択回路４０の回路選択ＴＦＴ４１と同時に
オンオフするように構成されている。回路選択ＴＦＴ４
１がオンし、アナログ信号を随時供給して液晶を駆動す
る動作モードを通常動作モード、もしくはアナログ動作
モードと呼ぶ。
【００２９】また、画素選択回路７０のＴＦＴ７２と画
素電極１７との間には、保持回路１１０が設けられてい
る。保持回路１１０は、正帰還された２つのインバータ
回路と信号選択回路１２０から成り、デジタル２値を保
持するスタティック型メモリを構成している。
【００３０】また、信号選択回路１２０は、２つのイン
バータからの信号に応じて信号を選択する回路であっ
て、２つのＮチャネル型ＴＦＴ１２１、１２２で構成さ
れている。ＴＦＴ１２１、１２２のゲートには２つのイ
ンバータからの相補的な出力信号がそれぞれ印加されて
いるので、ＴＦＴ１２１、１２２は相補的にオンオフす
る。
【００３１】ここで、ＴＦＴ１２２がオンすると交流駆
動信号（信号Ｂ）が選択され、ＴＦＴ１２１がオンする
とその対向電極信号ＶCOMを等しい交流駆動信号（信号
Ａ）が選択され、選択回路４３のＴＦＴ４５を介して、
液晶２１の画素電極１７に供給される。回路選択ＴＦＴ
４２がオンし、保持回路１１０に保持されたデータに基
づいて表示をする動作モードをメモリモードもしくはデ
ジタル動作モードと呼ぶ。
【００３２】上述した構成を要約すれば、画素選択素子
である画素選択ＴＦＴ７１及びアナログ映像信号を保持
する補助容量８５から成る回路（アナログ表示回路）
と、画素選択素子であるＴＦＴ７２、２値のデジタル映
像信号を保持する保持回路１１０から成る回路（デジタ
ル表示回路）とが１つの画素電極内に設けられ、更に、
これら２つの回路を選択するための回路選択回路４０，
４３が設けられている。
【００３３】次に、液晶パネル１００の周辺回路につい
て説明する。液晶パネル１００の絶縁性基板１０とは別
基板の外付け回路基板９０には、パネル駆動用ＬＳＩ９
１が設けられている。この外付け回路基板９０のパネル
駆動用ＬＳＩ９１から垂直スタート信号ＳＴＶがゲート
ドライバ５０に入力され、水平スタート信号ＳＴＨがド
レインドライバ６０に入力される。また映像信号がデー
タ線６２に入力される。
【００３４】次に、上述した構成の表示装置の駆動方法
について説明する。 （１）通常動作モード（アナログ動作モード）の場合 モード信号に応じて、アナログ表示モードが選択される
と、ＬＳＩ９１はデータ信号線６２にアナログ信号を供
給する状態に設定されると共に、回路選択信号線８８の
電位が「Ｌ」となり、回路選択回路４０，４３の回路選
択ＴＦＴ４１，４３がオンし、回路選択ＴＦＴ４２、４
５がオフする。
【００３５】また、水平スタート信号ＳＴＨに基づくサ
ンプリング信号に応じてサンプリングトランジスタＳＰ
が順次オンしデータ信号線６２のアナログ映像信号がド
レイン信号線６１に供給される。
【００３６】また、垂直スタート信号ＳＴＶに基づい
て、ゲート信号がゲート信号線５１に供給される。ゲー
ト信号に応じて、画素選択ＴＦＴ７１がオンすると、ド
レイン信号線６１からアナログ映像信号Ａｎ．Ｓｉｇが
画素電極１７に伝達されると共に、補助容量８５に保持
される。画素電極１７に印加された映像信号電圧が液晶
２１に印加され、その電圧に応じて液晶２１が配向する
ことにより液晶表示を得ることができる。
【００３７】このアナログ表示モードでは、随時入力さ
れるアナログ信号に応じて随時液晶を駆動するので、フ
ルカラーの動画像を表示するのに好適である。ただし、
外付け回路基板９０のＬＳＩ９１、各ドライバ５０，６
０にはそれらを駆動するために、絶えず電力が消費され
ている。 （２）メモリ動作モード（デジタル表示モード）の場合 モード信号に応じて、デジタル表示モードが選択される
と、ＬＳＩ９１は映像信号をデジタル変換して上位１ビ
ットを抽出したデジタルデータをデータ信号線６２に出
力する状態に設定されると共に、回路選択信号線８８の
電位が「Ｈ」となる。すると、回路選択回路４０，４３
の回路選択ＴＦＴ４１，４４がオフすると共に、回路選
択ＴＦＴ４２，４５がオンするので、保持回路１１０が
有効な状態になる。
【００３８】また、外付け回路基板９０のパネル駆動用
ＬＳＩ９１から、ゲートドライバ５０及びドレインドラ
イバ６０にスタート信号ＳＴＨが入力される。それに応
じてサンプリング信号が順次発生し、それぞれのサンプ
リング信号に応じてサンプリングトランジスタＳＰ１，
ＳＰ２，…，ＳＰｎが順にオンしてデジタル映像信号
Ｄ．Ｓｉｇをサンプリングして各ドレイン信号線６１に
供給する。
【００３９】ここで第１行、即ちゲート信号Ｇ１が印加
されるゲート信号線５１について説明する。まず、ゲー
ト信号Ｇ１によってゲート信号線５１に接続された各画
素電極の各画素選択ＴＦＴ７２が１水平走査期間オンす
る。第１行第１列の画素電極に注目すると、サンプリン
グ信号ＳＰ１によってサンプリングしたデジタル映像信
号Ｓ１１がドレイン信号線６１に入力される。そして選
択画素選択ＴＦＴ７２がゲート信号によってオン状態に
なるとそのデジタル信号Ｄ．Ｓｉｇが保持回路１１０に
入力され、２つのインバータによって保持される。
【００４０】このインバータで保持された信号は、信号
選択回路１２０に入力されて、この信号選択回路１２０
で信号Ａ又は信号Ｂを選択して、その選択した信号が画
素電極１７に印加され、その電圧が液晶２１に印加され
る。
【００４１】こうして１行目のゲート信号線から最終行
のゲート信号線まで走査することにより、１画面分（１
フィールド期間）のスキャン、即ち全ドットスキャンが
終了し１画面が表示される。
【００４２】ここで、１画面が表示されると、ゲートド
ライバ５０並びにドレインドライバ６０及び外付けのパ
ネル駆動用ＬＳＩ９１への電圧供給を停止しそれらの駆
動を止める。保持回路１１０には常に駆動電圧ＶDD，Ｖ
SSを供給して駆動し、また対向電極電圧を対向電極３２
に、各信号Ａ及びＢを選択回路１２０に供給する。
【００４３】即ち、保持回路１１０にこの保持回路を駆
動するための駆動電圧ＶDD、ＶSSを供給し、対向電極に
は対向電極電圧ＶCOMを印加し、液晶表示パネル１００
がノーマリーホワイト（ＮＷ）の場合には、信号Ａには
対向電極電圧と同じ電位の交流駆動電圧を印加し、信号
Ｂには液晶を駆動するための交流電圧（例えば６０Ｈ
ｚ）を印加するのみである。そうすることにより、１画
面分を保持して静止画像として表示することができる。
また他のゲートドライバ５０、ドレインドライバ６０及
び外付けＬＳＩ９１には電圧が印加されていない状態で
ある。
【００４４】このとき、ドレイン信号線６１にデジタル
映像信号で「Ｈ（ハイ）」が保持回路１１０に入力され
た場合には、信号選択回路１２０において第１のＴＦＴ
１２１には「Ｌ」が入力されることになるので第１のＴ
ＦＴ１２１はオフとなり、他方の第２のＴＦＴ１２２に
は「Ｈ」が入力されることになるので第２のＴＦＴ１２
２はオンとなる。そうすると、信号Ｂが選択されて液晶
には信号Ｂの電圧が印加される。即ち、信号Ｂの交流電
圧が印加され、液晶が電界によって立ち上がるため、Ｎ
Ｗの表示パネルでは表示としては黒表示として観察でき
る。
【００４５】ドレイン信号線６１にデジタル映像信号で
「Ｌ」が保持回路１１０に入力された場合には、信号選
択回路１２０において第１のＴＦＴ１２１には「Ｈ」が
入力されることになるので第１のＴＦＴ１２１はオンと
なり、他方の第２のＴＦＴ１２２には「Ｌ」が入力され
ることになるので第２のＴＦＴ１２２はオフとなる。そ
うすると、信号Ａが選択されて液晶には信号Ａの電圧が
印加される。即ち、対向電極３２と同じ電圧が印加され
るため、電界が発生せず液晶は立ち上がらないため、Ｎ
Ｗの表示パネルでは表示としては白表示として観察でき
る。
【００４６】このように、１画面分を書き込みそれを保
持することにより静止画像として表示できるが、その場
合には、各ドライバ５０，６０及びＬＳＩ９１の駆動を
停止するので、その分低消費電力化することができる。
【００４７】上記実施形態では、保持回路１１０は１ビ
ットのみを保持するが、もちろん保持回路１１０を多ビ
ット化すれば、メモリ動作モードで階調表示を行うこと
もできるし、保持回路１１０をアナログ値を記憶するメ
モリとすれば、メモリ動作モードでのフルカラー表示も
できる。
【００４８】上述したように、本発明の実施形態によれ
ば、１つの液晶表示パネル１００でフルカラーの動画像
表示（アナログ表示モードの場合）と、低消費電力のデ
ジタル階調表示（デジタル表示モードの場合）という２
種類の表示に対応することができる。
【００４９】次に、本実施形態のレイアウトについて、
図２を用いて説明する。図２は本実施形態のレイアウト
を示す概念図である。回路選択回路のＰチャネル回路選
択ＴＦＴ４１、画素選択回路のＮチャネル画素選択ＴＦ
Ｔ７１、回路選択回路のＰチャネルＴＦＴ４４が直列に
接続され、画素電極１７にコンタクト１６を介して接続
されているとともに補助容量８５に接続されている。ま
た、Ｎチャネル回路選択ＴＦＴ４２、Ｎチャネル画素選
択ＴＦＴ７２、保持回路１１０、回路選択回路のＮチャ
ネルＴＦＴ４５がコンタクト１６を介して画素電極１７
に接続されている。以上の構成はいずれも画素電極１７
に重畳して配置されている。
【００５０】各画素に配置される回路構成は、各画素で
ほぼ同様であるが、列方向に隣接する画素同士の回路配
置は、ほぼ互いの画素間を軸とした線対称になってい
る。即ち、図面１列目の画素では、画素上端にゲート信
号線５１が配置され、画素下半分に保持回路１１０が配
置されている。そして、図面２列目の画素では、画素の
下端にゲート信号線５１が配置され、画素上半分に保持
回路１１０が配置されている。同様に、図示しない３列
目の画素では、ゲート信号線５１を上端に、保持回路１
１０を下半分に配置した１列目の画素と同様の配置とな
る。
【００５１】保持回路１１０は、上述したようにＳＲＡ
Ｍである。そして保持回路１１０には、高低２種類の駆
動電源線（LVDD、LVSS）、高低２種類の参照電源線（信
号Ａ、信号Ｂ）、合計４本の電源線が接続されている。
これらの電源線は行方向に延びており、ゲート信号線５
１や、補助容量線８７等と同様、その行の各画素で共用
されている。以上は、各画素の回路配置で共通している
点である。本実施形態においては、各画素の回路レイア
ウトが異なる。各画素の回路レイアウトは、列方向に隣
接する画素同士で線対称にレイアウトされている。そし
て、列方向に隣接する画素の保持回路１１０同士がこの
４本の電源線を挟んで互いに近接して配置され、４本の
電源線は両方の保持回路１１０で共通となっている。即
ち、それぞれの電源線は、２行の画素に１本の割合で配
置され、２行の画素に対応する全ての保持回路に接続さ
れている。従って、行方向に延びる電源線を各行毎に配
置するのに比較して半分に削減することができる。保持
回路１１０を有するアクティブマトリクス型表示装置
は、画素毎に設置される回路が多いため、回路の構成要
素を削減することは、画素面積の縮小に直結する。従っ
て、保持回路つきの表示装置を高精細化することができ
る。
【００５２】例えば、ゲート信号線５１は、各行で異な
るタイミングでオンさせる必要があるので、異なる行に
跨って共有することはできない。これに対し、本実施形
態で共有される４本の電源線は、保持回路１１０の駆動
電圧や、参照電圧を供給する線であり、その画素の選
択、非選択やその画素の表示内容（白、黒）にかかわら
ず、全画素の保持回路１１０に共通して印加される電圧
を供給し続ける。従って複数の行に跨って共用すること
ができるのである。また、同様の理由から、アクティブ
マトリクス型表示装置がカラー表示を行うタイプであっ
ても、電源線を隣接画素同士で共用することができる。
即ち、本発明は、列方向に同一色が並ぶストライプ配列
のみならず、ＲＧＢそれぞれが互い違いに配置されるデ
ルタ配列でも全く同様に実施することができる。
【００５３】次に、上記の４本の電源線と画素電極１７
のレイアウト上の関係について説明する。図３は、図２
において列方向に隣接する画素ＧＳ１，ＧＳ２の境界部
分を示すレイアウト概念図である。図に示すように、２
つの画素ＧＳ１，ＧＳ２によって共有された電源線１９
（図中では保持回路１１０のＳＲＡＭに供給される電源
線LVDD）は、一方の画素、例えば画素ＧＳ２に重畳にし
て延在するとともに、その途中から画素ＧＳ１，ＧＳ２
の方向へそれぞれ分岐して、コンタクト１８，１８を介
してそれぞれのＳＲＡＭを構成する薄膜トランジスタ
（ＴＦＴ）のソース１１０Ｓ，１１０Ｓにコンタクトさ
れる。
【００５４】このようなレイアウトにおいては、画素Ｇ
Ｓ２の画素電極１７と電源線１９の間には絶縁膜を介し
て寄生容量が形成される。その寄生容量が、画素ＧＳ１
の画素電極１７と電源線１９の間に形成される寄生容量
に比して非常に大きくなるため、寄生容量の画素電極１
７，１７に対する影響がアンバランスとなる。このた
め、寄生容量の影響が一画素おきに発生し、画面上では
横筋や縦筋として現れ、表示品位が低下してしまう。
【００５５】そこで、電源線１９が画素電極１７と重な
らない側の画素ＧＳ１において、分岐した電源線１９が
画素電極１７上に拡張して成る重畳領域２０を設けるこ
とにより、画素電極１７と電源線１９との間の寄生容量
を増大させ、隣接する画素ＧＳ２の有する寄生容量との
バランスをとり、寄生容量の影響を無くしている。ここ
で、電源線１９の拡張された重畳領域２０を設けること
により、隣接する画素ＧＳ１，ＧＳ２に対して、画素電
極１７と電源線１９との間に形成される寄生容量値を等
しくすることが好ましい。
【００５６】なお、電源線１９は、保持回路１１０の高
電圧側の駆動電源線（LVDD）に限られず、参照電源線
（信号Ａ，信号Ｂ）、保持回路１１０の低電圧側の駆動
電源線（LVSS）、信号Ｂを伝達する参照電源線のいずれ
でもよい。
【００５７】また、上述したレイアウトでは、電源線１
９は画素電極１７上に重畳されることにより直接的に容
量結合しているが、必ずしも画素電極１７上に重畳され
ていることは必要ではない。例えば、ＴＦＴのソースと
画素電極１７との間を中間電極層を介して接続している
場合のように、電源線１９は中間電極層を介在して間接
的に画素電極１７と容量結合していてもよい。したがっ
て、上述した電源線１９が画素電極１７上に拡張して成
る重畳領域２０についても、必ずしも画素電極１７上に
重畳していることは必要ではなく、上記のような中間電
極層上に重畳していれば同様の効果を奏するものであ
る。
【００５８】ところで、本実施形態のＬＣＤは反射型Ｌ
ＣＤである。本実施形態の反射型ＬＣＤの図２Ａ−Ａ’
線断面図を図４に示す。一方の絶縁性基板１０上に、多
結晶シリコンから成り島化された半導体層１１が配置さ
れ、その上をゲート絶縁膜１２が覆って配置されてい
る。半導体層１１の上方であってゲート絶縁膜１２上に
はゲート電極１３が配置され、このゲート電極１３の両
側に位置する下層の半導体層１１には、ソース及びドレ
インが形成されている。ゲート電極１３及びゲート絶縁
膜１２上にはこれらを覆って層間絶縁膜１４が形成され
ている。そしてそのドレイン及びソースに対応した位置
にはコンタクトが形成されており、そのコンタクトを介
してドレインは画素選択ＴＦＴ７１に、ソースはコンタ
クト１６を介して画素電極１７に、それぞれ接続されて
いる。平坦化絶縁膜１５上に形成された各画素電極１７
はアルミニウム（Ａｌ）等の反射材料から成っている。
各画素電極１７及び平坦化絶縁膜１５上には液晶２１を
配向するポリイミド等から成る配向膜２０が形成されて
いる。
【００５９】他方の絶縁性基板３０上には、赤（Ｒ）、
緑（Ｇ）、青（Ｂ）の各色を呈するカラーフィルタ３
１、ＩＴＯ（Indium Tin Oxide）等の透明導電性膜から
成る対向電極３２、及び液晶２１を配向する配向膜３３
が順に形成されている。もちろんカラー表示としない場
合には、カラーフィルタ３１は不要である。
【００６０】こうして形成された一対の絶縁性基板１
０，３０の周辺を接着性シール材によって接着し、それ
によって形成された空隙に液晶２１が充填されている。
【００６１】反射型ＬＣＤでは、図中点線矢印で示すよ
うに、絶縁性基板３０側から入射した外光が画素電極１
７によって反射されて、観察者１側に出射し、表示を観
察することができる。
【００６２】反射型ＬＣＤは画素電極１７を光が透過し
ないので画素電極１７の下にどのような素子が配置され
ていても開口率に影響を及ぼさない。そして、大きい面
積を必要とする保持回路１１０を画素電極１７の下に配
置することによって、画素の間隔を通常のＬＣＤと同等
にすることもできる。また、本実施形態のように全ての
構成を画素電極の下に配置する必要はなく、一部の構成
を画素電極間に配置してもよい。
【００６３】次に本発明の第２の実施形態について図面
を参照しながら説明する。図５は、本実施形態の平面レ
イアウトを示す概念図である。本実施形態はＲＧＢ各色
の画素が整列して配置されたストライプ配列であって、
それぞれの画素電極１７にはＲＧＢのいずれかのカラー
フィルタが対応して配置されており、それを１７Ｒ、１
７Ｇ、１７Ｂとして示す。ＲＧＢそれぞれの画素は、図
２と同様の回路を有し、それぞれの画素でその画素のデ
ータを保持回路１１０に保持することができるようにな
っている。
【００６４】本実施形態で特徴的な点は、画素電極１７
のレイアウトと、保持回路や選択回路、補助容量などの
回路レイアウトが一致していない点である。この点につ
いて、以下により詳細に述べる。まず画素電極１７Ｒに
着目する。画素電極１７Ｒは図面左端に配置され、上下
方向に長い矩形状である。画素電極１７Ｒとその回路と
を接続するコンタクトは１６Ｒで示されている。そし
て、回路選択ＴＦＴ４１Ｒ、４４Ｒ、画素選択ＴＦＴ７
１Ｒが直列に接続され、その一部は隣接画素である画素
電極１７Ｇにまで延在している。同様に補助容量８５
Ｒ、保持回路１１０Ｒも画素電極１７Ｇに延在してい
る。そして、画素電極１７Ｇは、コンタクト１６Ｇを介
して対応する回路に接続されており、回路選択ＴＦＴ４
１Ｇ、画素選択ＴＦＴ７１Ｇ、補助容量８５Ｇ、保持回
路１１０Ｇは、隣接画素である画素電極１７Ｒに重畳し
て配置されている。
【００６５】そして、画素電極１７Ｒ、１７Ｇに対応す
る回路はゲート信号線５１を共有し、ゲート信号線上の
一点を中心として互いに点対称に配置されている。以
下、同様に、画素電極１７Ｂに対応する回路は、更にそ
の隣の図示しない画素電極に延在する。この画素を画素
電極１７Ｒ’とすると、画素電極１７Ｒ’に対応する回
路は、逆に画素電極１７Ｂに重畳する。
【００６６】このように配置することのメリットについ
て以下に説明する。例えばＲＧＢ３色を一つの絵素とし
て、この絵素をほぼ正方形に使用とすると、ＲＧＢ個々
の画素は３：１で縦長の長方形となる。一般的にストラ
イプ配列のＲＧＢ個々の画素は一方向に長い矩形とな
る。そのような細長い矩形の画素電極１７の下に、レイ
アウトをあわせて保持回路１１０等を配置しようとする
と、回路の設計が困難になる。それに対して本発明であ
れば、画素電極１７のレイアウトと回路のレイアウトが
異なるので、よけいな配線の迂回などが不要となってス
ペース効率が上がり、保持回路が必要とする面積をより
小さくすることができる。保持回路付きＬＣＤの場合、
１画素の最小面積は、主に保持回路の占める面積が支配
的であるので、保持回路を縮小することは、ＬＣＤの高
精細化に直結すると言える。
【００６７】次に、回路をゲート信号線を挟んで対称に
配置することのメリットについて以下に説明する。隣接
画素同士で領域をシェアしあう場合、画素毎に回路内の
レイアウトを調整する必要が生じるが、隣接画素同士で
点対称に配置すれば、一つの画素の回路を設計し、その
回路をミラーリングして設計することができ、回路設計
の効率がよい。ただし、図中で画素上下端に示した４本
の電源線への結線は調整する必要がある。また、回路レ
イアウトを点対称にせず、平行に移動したとすると、隣
接画素同士のゲート信号線は、互いに離れて配置する必
要が生じ、ゲート信号線を各行２本配置する必要が生じ
る。これに対し、本実施形態では、回路を対称に配置し
ているので、ゲート信号線は各行１本でよく、増やす必
要がない。
【００６８】そして、本実施形態においても第１の実施
形態と同様、保持回路１１０は画素の上端及び下端に配
置され、列方向に隣接する画素同士の保持回路１１０は
電源線（VDD、VSS、信号Ａ、信号Ｂ）を挟んで近接配置
され、それら４本の電源線を共有している。従って、第
１の実施形態と同様、各行毎に電源線を配置するのに比
較して電源線を半数に削減することができる。
【００６９】上記第１、第２の実施形態では、４本の電
源線を隣接画素で共有したが、全ての電源線を必ず共有
させる必要はない。４本の電源線をすぐ近くに隣接して
配置すると、保持回路１１０に接続するために各電源線
から列方向に分岐させた配線は、全て他の３本の電源線
と交差することになるため、寄生容量が生じる。また、
電源線の１本を例えば本実施形態のレイアウトの保持回
路１１０と補助容量８５の間等に配置した方が、総合的
にレイアウトの効率がよい場合も想定される。そのよう
な場合は、４本の電源線のうち、任意の電源線を共有す
ればよい。
【００７０】上記第１、第２の実施形態において、電源
線を共有した結果、回路配置は、完全な線対称、点対称
ではなくなっているため、各電源線と、画素電極１７と
で形成する寄生容量が画素同士で異なる場合がある。そ
うすると、画素同士で信号遅延が異なり、表示品質が低
下する恐れがある。そこで、この寄生容量を揃えるため
に、共有する電源線が２ｎ本（ｎは自然数）であれば、
それぞれの画素にｎ本ずつ重ねて配置し、共有する電源
線が２ｎ＋１本であれば、それぞれの画素にｎ本ずつ重
ねて配置し、１本の電源線を画素間に配置すればよい。
【００７１】上記第１、第２の実施形態において、４本
の電源線（VDD、VSS、信号Ａ、信号Ｂ）は行方向に延
び、列方向に隣接する画素同士で共用するように説明し
たが、図１の回路図で示したように、列方向に伸ばして
配置してもよい。この場合は、各画素の回路配置を列間
を軸とした線対称として、電源線を共有し、第１、第２
の実施形態と同様の効果を奏することができる。しか
し、特に第２の実施形態のようにストライプ配列であっ
た場合、列方向に配線を伸ばすレイアウト的な余裕が少
ない。従って、電源線は行方向に伸びるようにレイアウ
トした方がよい。
【００７２】上記実施形態では、反射型ＬＣＤを用いて
説明したが、もちろん透過型ＬＣＤに適用し、透明な画
素電極と保持回路とを重畳して配置することも可能であ
る。しかし透過型ＬＣＤでは、金属配線が配置されてい
るところは遮光されるので、開口率の低下が避けられな
い。また、透過型ＬＣＤで画素電極の下に保持回路を配
置すると、透過する光によって保持回路や選択回路のト
ランジスタが誤動作する恐れがあるため、全てのトラン
ジスタのゲート上に遮光膜を儲ける必要がある。従っ
て、透過型ＬＣＤでは開口率を高くすることが困難であ
る。
【００７３】これに対し、反射型ＬＣＤは、画素電極下
にどのような回路が配置されても開口率に影響を与える
ことはない。更に、透過型の液晶表示装置のように、観
察者側と反対側にいわゆるバックライトを用いる必要が
無いため、バックライトを点灯させるための電力を必要
としない。保持回路付きＬＣＤのそもそもの目的が消費
電力の削減であるから、本発明の表示装置としては、バ
ックライト不要で低消費電力化に適した反射型ＬＣＤで
あることが好ましい。
【００７４】また、上記実施形態は、液晶表示装置を用
いて説明したが、本発明はこれにとらわれるものではな
く、有機ＥＬ表示装置や、ＬＥＤ表示装置など、様々な
表示装置に適用することができる。
【００７５】
【発明の効果】以上に説明したように、本発明のアクテ
ィブマトリクス型表示装置は、画素電極に対応した保持
回路を有するアクティブマトリクス型表示装置におい
て、保持回路に接続される電源線は、例えば行方向に延
在し、行方向に並ぶ画素電極に対応する保持回路で共用
されるとともに、列方向に隣接する画素電極に対応する
保持回路で共用されているので、各行毎に電源線を配置
するのに比較して電源線の本数を半数に削減でき、画素
サイズを縮小することができるので、より高精細な保持
回路付きのアクティブマトリクス表示装置とすることが
できる。
【００７６】特に、共有される電源線は全ての保持回路
に対して同じ電圧を供給するので、行方向及び列方向に
わたって共有することができる。
【００７７】特に、共有される電源線は、行列他方向に
隣接する画素の間付近に配置され、行列他方向に隣接す
る画素における保持回路の配置は、行列他方向に隣接す
る画素の間を軸もしくは中心にして共有される電源線を
挟んで対称に配置されるので、共有された電源線から保
持回路に接続する配線を短くできるなど、レイアウトの
効率を向上できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す回路図である。
【図２】本発明の第１の実施形態の平面レイアウトを示
す概念図である。
【図３】本発明の第１の実施形態の平面レイアウトを示
す概念図である。
【図４】本発明の実施形態の断面図である。
【図５】本発明の第２の実施形態の平面レイアウトを示
す概念図である。
【図６】液晶表示装置の１画素を示す回路図である。
【図７】従来の保持回路付き表示装置を示す回路図であ
る。
【図８】従来の保持回路付き液晶表示装置の１画素を示
す回路図である。
【符号の説明】
１７ 画素電極 ４０、４３ 回路選択回路 ７０ 画素選択回路 ８５ 補助容量 １１０ 保持回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１４ Ｆターム(参考） 2H092 JA24 JA34 JA37 JA41 JB22 JB31 NA07 PA06 2H093 NA51 NC01 NC09 NC11 NC16 NC22 NC28 ND01 ND06 ND42 ND54 5C094 AA05 AA45 BA03 CA19 DA14 DB03 DB04 EA04 EA07 5F110 AA04 AA09 AA30 BB02 BB04 BB05 BB07 CC02 DD02 GG02 GG13 HL03 HM19 NN73

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 行列状に配置された複数の画素電極、前
    記画素電極に対応して配置された複数の保持回路、前記
    保持回路に所定の電圧を供給する電源線を備え、前記保
    持回路が保持するデータに応じた電圧が前記画素電極に
    供給されて表示を行うアクティブマトリクス型表示装置
    において、前記電源線は、行列いずれか一方向に延在
    し、前記一方向に並ぶ画素電極に対応する保持回路で共
    用されるとともに、行列いずれかの他方向に隣接する画
    素電極に対応する保持回路で共用されていることを特徴
    とするアクティブマトリクス型表示装置。
  2. 【請求項２】 行列状に配置された画素電極と、行方向
    に配置された複数のゲート信号線と、列方向に配置され
    た複数のドレイン信号線とを有し、前記画素電極は、前
    記ゲート信号線からの走査信号により選択されると共に
    前記ドレイン信号線から映像信号が供給されるアクティ
    ブマトリクス型表示装置において、 前記ゲート信号線から入力される走査信号よって選択さ
    れた画素電極に前記ドレイン信号線からの映像信号に応
    じた信号を供給する第１の表示回路と、 所定の電圧が供給され、前記ゲート信号線から入力され
    る走査信号に応じて前記ドレイン信号線からの映像信号
    を保持する保持回路を備え、該保持回路からの信号に応
    じた信号を前記表示電極に供給する第２の表示回路と、 回路選択信号に応じて、前記第１及び第２の表示回路を
    選択的に前記ドレイン信号線に接続するための回路選択
    回路と、を備え、 前記保持回路に所定の電圧を供給する電源線は、行列い
    ずれかの一方向に延在し、該一方向に並ぶ画素電極に対
    応する保持回路で共用されるとともに、行列いずれかの
    他方向に隣接する複数の画素で共有されていることを特
    徴とするアクティブマトリクス型表示装置。
  3. 【請求項３】 前記保持回路それぞれには、行列いずれ
    かの一方向に延在し、異なる駆動電圧を供給する少なく
    とも２本の駆動電源線が接続され、前記駆動電源線の少
    なくとも１本は、行列他方向に隣接する複数の画素で共
    有されていることを特徴とする請求項１または請求項２
    に記載のアクティブマトリクス型表示装置。
  4. 【請求項４】 互いに隣接する画素で共有された前記駆
    動電源線を、一方の画素の画素電極に容量結合させると
    ともに、前記駆動電源線が他方の画素の画素電極に容量
    結合するように拡張された領域を設けたことを特徴とす
    る請求項３に記載のアクティブマトリクス表示装置。
  5. 【請求項５】 互いに隣接する画素で共有された前記駆
    動電源線を、一方の画素の画素電極上に重畳させるとと
    もに、前記駆動電源線を他方の画素の画素電極上に拡張
    して成る重畳領域を設けたことを特徴とする請求項３に
    記載のアクティブマトリクス表示装置。
  6. 【請求項６】 前記保持回路それぞれには、行列いずれ
    かの一方向に延在し、異なる参照電圧を供給する少なく
    とも２本の参照電源線が接続され、前記保持回路は、保
    持したデータに応じて前記参照電圧を選択して前記画素
    電極に供給し、前記参照電源線の少なくとの１本は、行
    列いずれかの他方向に隣接する複数の画素で共有されて
    いることを特徴とする請求項１または請求項２に記載の
    アクティブマトリクス型表示装置。
  7. 【請求項７】互いに隣接する画素で共有された前記参照
    電源線を、一方の画素の画素電極に容量結合させるとと
    もに、前記参照電源線が他方の画素の画素電極に容量結
    合するように拡張された領域を設けたことを特徴とする
    請求項６に記載のアクティブマトリクス表示装置。
  8. 【請求項８】互いに隣接する画素で共有された前記参照
    電源線を、一方の画素の画素電極上に重畳させるととも
    に、前記参照電源線を他方の画素の画素電極上に拡張し
    て成る重畳領域を設けたことを特徴とする請求項６に記
    載のアクティブマトリクス表示装置。
  9. 【請求項９】 前記共有される電源線は、全ての保持回
    路に対して同じ電圧を供給することを特徴とする請求項
    １または請求項２に記載のアクティブマトリクス型表示
    装置。
  10. 【請求項１０】 前記共有される電源線は、前記行列い
    ずれかの他方向に隣接する画素の間付近に配置され、前
    記行列いずれかの他方向に隣接する画素における前記保
    持回路の配置は、前記行列いずれかの他方向に隣接する
    画素の間を軸としてもしくは中心として前記共有される
    電源線を挟んで対称に配置されることを特徴とする請求
    項１または請求項２に記載のアクティブマトリクス型表
    示装置。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004070074A (ja) * 2002-08-07 2004-03-04 Seiko Epson Corp 電子回路、電気光学装置、電気光学装置の駆動方法及び電子機器
JP2005099772A (ja) * 2003-08-29 2005-04-14 Seiko Epson Corp 電気光学装置、電気光学装置の駆動方法および電子機器
US7425937B2 (en) 2002-08-09 2008-09-16 Semiconductor Energy Laboratory Co., Ltd. Device and driving method thereof
JP2009098336A (ja) * 2007-10-16 2009-05-07 Hitachi Displays Ltd 液晶表示装置
US20100053142A1 (en) * 2008-08-28 2010-03-04 Seiko Epson Corporation Electro-optical device and electronic device
US8373696B2 (en) 2003-08-29 2013-02-12 Seiko Epson Corporation Electro-optical device, method of driving the same, and electronic apparatus
JP2013092785A (ja) * 2012-12-11 2013-05-16 Japan Display East Co Ltd 液晶表示装置
JP2020112752A (ja) * 2019-01-16 2020-07-27 株式会社ジャパンディスプレイ 表示装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100521277B1 (ko) 2003-02-05 2005-10-13 삼성에스디아이 주식회사 애노드전극층을 전원공급층으로 사용한 평판표시장치 및그의 제조방법
JP3925467B2 (ja) * 2003-06-20 2007-06-06 セイコーエプソン株式会社 電気光学装置及びその駆動方法並びに電子機器
JP4737587B2 (ja) * 2004-06-18 2011-08-03 奇美電子股▲ふん▼有限公司 表示装置の駆動方法
KR102222189B1 (ko) * 2014-12-24 2021-03-05 엘지디스플레이 주식회사 표시패널 및 표시장치
KR102295500B1 (ko) * 2015-06-03 2021-08-31 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
CN110459175A (zh) * 2019-08-09 2019-11-15 武汉华星光电半导体显示技术有限公司 显示面板及显示装置
JP7272191B2 (ja) * 2019-09-05 2023-05-12 株式会社Ｊｖｃケンウッド 液晶デバイス、波長選択光スイッチ装置、及び、液晶デバイスの画素検査方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004070074A (ja) * 2002-08-07 2004-03-04 Seiko Epson Corp 電子回路、電気光学装置、電気光学装置の駆動方法及び電子機器
US7145530B2 (en) 2002-08-07 2006-12-05 Seiko Epson Corporation Electronic circuit, electro-optical device, method for driving electro-optical device and electronic apparatus
US7589699B2 (en) 2002-08-07 2009-09-15 Seiko Epson Corporation Electronic circuit, electro-optical device, method for driving electro-optical device and electronic apparatus
US7425937B2 (en) 2002-08-09 2008-09-16 Semiconductor Energy Laboratory Co., Ltd. Device and driving method thereof
JP2005099772A (ja) * 2003-08-29 2005-04-14 Seiko Epson Corp 電気光学装置、電気光学装置の駆動方法および電子機器
US8373696B2 (en) 2003-08-29 2013-02-12 Seiko Epson Corporation Electro-optical device, method of driving the same, and electronic apparatus
JP2009098336A (ja) * 2007-10-16 2009-05-07 Hitachi Displays Ltd 液晶表示装置
US8552973B2 (en) 2007-10-16 2013-10-08 Hitachi Displays Ltd. Liquid crystal display device having display divided into first and second display regions along a border line in a direction in which scanning signal lines extend
US20100053142A1 (en) * 2008-08-28 2010-03-04 Seiko Epson Corporation Electro-optical device and electronic device
JP2013092785A (ja) * 2012-12-11 2013-05-16 Japan Display East Co Ltd 液晶表示装置
JP2020112752A (ja) * 2019-01-16 2020-07-27 株式会社ジャパンディスプレイ 表示装置
JP7169203B2 (ja) 2019-01-16 2022-11-10 株式会社ジャパンディスプレイ 表示装置

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