CN111443540A - 显示装置 - Google Patents

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Abstract

本申请公开了一种显示装置，该显示装置包括：面积不同的两个像素；第一信号线，在两个像素的排列方向上延伸并与两个像素中的一个连接；第二信号线，在排列方向上延伸并与两个像素中的另一个连接；以及扫描线，在两个像素之间，沿与排列方向交叉的交叉方向延伸并与两个像素连接。

Description

显示装置
相关申请的交叉引用
将于2019年1月16日提出的原申请即日本专利申请号2019-005327的全部内容引用在本申请中。本申请享有该原申请的优先权的利益。
技术领域
本发明涉及显示装置。
背景技术
作为在各像素行上设置扫描线的显示装置，已知有日本专利特开2014-142502号公报中记载的显示装置。
对于日本专利特开2014-142502号公报中记载的显示装置，期望相对于像素的行数减少扫描线数，实现装置整体的小型化。
本发明是鉴于上述技术问题而完成的，其目的在于，提供能够通过更少数量的扫描线进行操作的显示装置。
发明内容
本发明的一方式涉及的显示装置包括：面积不同的两个像素；第一信号线，在所述两个像素的排列方向上延伸并与所述两个像素中的一个连接；第二信号线，在所述排列方向上延伸并与所述两个像素中的另一个连接；以及扫描线，在所述两个像素之间，沿与所述排列方向交叉的交叉方向延伸并与所述两个像素连接。
本发明的一方式涉及的显示装置包括：供给第一显示信号的第一电位线、供给第二显示信号的第二电位线、及接受来自所述第一电位线和所述第二电位线的信号供给而显示图像的第一像素和第二像素，所述第一像素包括第一像素电极和保持像素信号的第一锁存电路，并且包括第一选择开关电路，所述第一选择开关电路对应于从所述第一锁存电路输出的像素信号，将所述第一电位线和所述第二电位线中的任意一方与所述第一像素电极连接，所述第二像素包括第二像素电极和保持像素信号的第二锁存电路，并且包括第二选择开关电路，所述第二选择开关电路对应于从所述第二锁存电路输出的像素信号，将所述第一电位线和所述第二电位线中的任意一方与所述第二像素电极连接，所述第一选择开关电路和所述第二选择开关电路的对于同一像素信号的电位线的连接状态是相反的。
附图说明
图1是表示实施方式的显示装置的整体构成的概要的图。
图2是实施方式的显示装置的剖视图。
图3是示意性示出实施方式的像素中包含的构成、扫描线、信号线和输入到信号线的信号之间的关系的图。
图4是表示图像数据ID的具体构成和在第一寄存器及第二寄存器中输入输出数据的一例的图。
图5是表示沿Y方向排列的第一分割像素、第二分割像素的电路构成的一例的图。
图6是表示沿Y方向排列的第一分割像素、第二分割像素的电路构成的另一例的图。
图7是表示使对于第二分割像素的像素信号反转的构成例的图。
图8是表示使对于第二分割像素的像素信号反转的构成的其它例的图。
图9是表示夹着第一电位线及第二电位线而对置的第一分割像素Dpixa和第二分割像素Dpixb的层叠结构例的俯视图。
图10是图9的A-A剖视图。
图11是图9的B-B剖视图。
具体实施方式
以下，参照附图说明本发明的各实施方式。需要注意的是，本发明仅是一例，本领域技术人员在保持发明主旨的范围内容易想到的适当变更当然也包含在本发明的范围内。另外，为了更明确地说明，附图与实际的方式相比，有时示意性地表示各部分的宽度、厚度、形状等，但仅是一例，并不限定本发明的解释。另外，在本说明书和各附图中，对于与已示出的图中描述的要素相同的要素，标注相同的附图标记并适当省略其详细说明。
图1是表示实施方式的显示装置1的整体构成的概要的图。显示装置1包括第一面板2和与第一面板2相对配置的第二面板3。显示装置1具有显示图像的显示区域DA和显示区域DA的外侧的边框区域GD。在显示区域DA中，在第一面板2和第二面板3之间封入液晶30(参照图2)。
在显示区域DA内，呈矩阵状配置有多个像素Pix。显示区域DA内的多个像素Pix沿着X方向和Y方向。X方向是与第一面板2和第二面板3的主面平行的方向。Y方向是与第一面板2和第二面板3的主面平行且与X方向交叉的方向。
在边框区域GD内配置有接口电路4、水平驱动电路5、共用电极驱动电路6、反转驱动电路7及垂直驱动电路9。此外，也可以采用以下结构：将这些多个电路中的一部分构成(例如、水平驱动电路5、共用电极驱动电路6和反转驱动电路7)组装到一个IC芯片中，并将其它构成(例如、垂直驱动电路9)形成在第一面板2上。或者，也可以采用将组装到IC芯片中的电路群形成于显示装置1外的处理器并将它们与显示装置1连接的结构。
在显示区域DA内呈矩阵状配置的多个像素Pix各自包含多个子像素Spix。在实施方式中，多个子像素Spix是R(红)、G(绿)及B(蓝)三个，但本发明并不限定于此。多个子像素Spix可以是R(红)、G(绿)及B(蓝)加上W(白)这四个。或者，多个子像素Spix可以是颜色不同的五个以上，也可以是两个以下。另外，像素Pix不限于用于所谓彩色显示输出的结构，也可以是与进行基于亮度高低的显示输出控制的所谓黑白显示对应的结构。在黑白显示的情况下，针对像素Pix设置与子像素Spix相同的一种结构。另外，在该情况下，不存在后述的彩色滤光片22。
接口电路4包括串并转换电路4a和定时控制器4b。定时控制器4b包括寄存器40。包含命令数据CMD和图像数据ID的输入信号IP从外部电路串行地供给到串并转换电路4a。外部电路可例示主CPU(Central Processing Unit：中央处理器)或应用处理器，但本发明并不限定于此。
串并转换电路4a将输入信号IP中包含的图像数据ID转换为并行数据并输出到寄存器40。另外，串并转换电路4a将输入信号IP中包含的命令数据CMD输出到定时控制器4b。定时控制器4b控制水平驱动电路5、反转驱动电路7及垂直驱动电路9的操作。
共用电极驱动电路6和反转驱动电路7是用于后述的公共反转驱动方式的结构。基准时钟信号CLK从外部电路供给到共用电极驱动电路6和反转驱动电路7。外部电路可例示时钟发生器，但本发明并不限定于此。
在定时控制器4b的控制下，垂直驱动电路9输出用于选择显示区域DA内的特定像素行的扫描信号。在定时控制器4b的控制下，水平驱动电路5对构成由扫描信号选择的像素行的各像素分别输出像素信号。
图2是实施方式的显示装置1的剖视图。如图2所示，显示装置1包括第一面板2、第二面板3及液晶30。第二面板3与第一面板2相对配置。液晶30设置在第一面板2与第二面板3之间。第二面板3的一主面即表面是用于显示图像的显示面1a。
从显示面1a侧的外部入射的光被第一面板2的像素电极15反射而从显示面1a射出。实施方式的显示装置1是利用该反射光在显示面1a上显示图像的反射型液晶显示装置。需要注意的是，在本说明书中，将与X方向及Y方向正交的方向设为Z方向。
第一面板2具有第一基板11、绝缘层12、像素电极15及取向膜18。第一基板11可例示玻璃基板或树脂基板。在第一基板11的表面设置有未图示的电路元件和栅极线、数据线等各种布线。电路元件包含TFT(Thin Film Transistor：薄膜晶体管)等开关元件、电容元件。
绝缘层12设置在第一基板11上，将电路元件、各种布线等的表面作为整体而平坦化。在绝缘层12上设置有多个像素电极15。取向膜18设置在像素电极15与液晶30之间。像素电极15按每个子像素Spix设置。像素电极15由铝(A1)或银(Ag)所例示的金属形成。另外，像素电极15也可以是层叠这些金属材料和ITO(Indium Tin Oxide：氧化铟锡)所例示的透光性导电材料而成的结构。像素电极15作为使用具有良好反射率的材料来使从外部入射的光漫反射的反射板发挥功能。
被像素电极15反射的光朝向显示面1a侧沿同一方向行进。此时，由于施加到各像素电极15的电压电平的变化，该像素电极15上的液晶30中的光透射状态、即每个子像素Spix的光透射状态发生变化。
第二面板3包括第二基板21、彩色滤光片22、共用电极23、取向膜28、1/4波长板24、1/2波长板25及偏光板26。在第二基板21的两个面中的与第一面板2相对的面上，依次设置彩色滤光片22和共用电极23。在共用电极23与液晶30之间设置取向膜28。在第二基板21的显示面1a侧的面上，依次层叠有1/4波长板24、1/2波长板25及偏光板26。
第二基板21可例示为玻璃基板或树脂基板。共用电极23由ITO所例示的透光性导电材料形成。共用电极23与多个像素电极15相对配置，并对各子像素Spix供给公共电位。例示了彩色滤光片22具有R(红)、G(绿)及B(蓝)这三种颜色的滤光片，但本发明并不限定于此。
液晶30可例示为包含向列(Nematic)液晶。在液晶30中，由于共用电极23与像素电极15之间的电压电平改变，所以位于它们之间的液晶分子的取向状态改变。由此，针对每个子像素Spix，调制透过液晶30的光。
外部光等成为从显示装置1的显示面1a侧入射的入射光，透过第二面板3和液晶30到达像素电极15。然后，入射光被各子像素Spix的像素电极15反射。这样的反射光针对每个子像素Spix进行调制并从显示面1a射出。由此，进行图像的显示。
图3是示意性示出实施方式的像素Pix中包含的构成、扫描线GCL、信号线Sig和输入到信号线Sig的信号之间的关系的图。
像素Pix1包括第一子像素R1、第二子像素G1、第三子像素B1。第一子像素R1、第二子像素G1和第三子像素B1的差异在于配置、连接的信号线Sig及彩色滤光片22的颜色不同，其它结构相同。在第一子像素R1中配置有红色(R)的彩色滤光片22。在第二子像素G1中配置有绿色(G)的彩色滤光片22。在第三子像素B1中配置有蓝色(B)的彩色滤光片22。
第一子像素R1包括第一分割像素R11和第二分割像素R12。第二子像素G1包括第一分割像素G11和第二分割像素G12。第三子像素B1包括第一分割像素B11和第二分割像素B12。
第一分割像素R11、第一分割像素G11、第一分割像素B11是第一分割像素Dpixa。第二分割像素R12、第二分割像素G12、第二分割像素B12是第二分割像素Dpixb。第一分割像素Dpixa的像素电极151的大小与第二分割像素Dpixb的像素电极152的大小之比为1：2(20：21)。像素电极151和像素电极152是各自大小不同的像素电极15。
包含第一分割像素Dpixa和第二分割像素Dpixb的子像素Spix能够进行基于所谓面积灰度的多灰度输出。将第一分割像素Dpixa和第二分割像素Dpixb双方控制为反射光的状态是最亮的，仅将第二分割像素Dpixb控制为反射光的状态是第二亮的，仅将第一分割像素Dpixa控制为反射光的状态是第三亮的，将第一分割像素Dpixa和第二分割像素Dpixb双方控制为不反射光的状态是最暗的。这些反射面积的比率依次为4：2：1：0(22：21：20：0)。此外，在不区分第一分割像素Dpixa和第二分割像素Dpixb的情况下，将它们记载为分割像素Dpix(参照图2)。
以上，对像素Pixl中包含的构成进行了说明，但同样也适用于像素Pix2、像素Pix3及像素Pix4。
图3中，通过分别对像素Pix、子像素Spix、第一分割像素Dpixa及第二分割像素Dpixb标注附图标记，例示它们之间的关系。虽未单独地标注附图标记，但像素Pix1～4是像素Pix。第一子像素R1～4、第二子像素G1～4、第三子像素B1～4是子像素Spix。第一分割像素R11～41、第一分割像素G11～41、第一分割像素B11～41是第一分割像素Dpixa。第二分割像素R12～42、第二分割像素G12～42、第二分割像素B12～42是第二分割像素Dpixb。
这样，一个像素Pix包括三个子像素Spix。另外，一个子像素Spix包括第一分割像素Dpixa和第二分割像素Dpixb。
多个像素Pix配置成二维矩阵状。图3所示的像素Pix1与像素Pix2在X方向上排列。像素Pix3和像素Pix4在X方向上排列。像素Pix1和像素Pix3在Y方向上排列。像素Pix2和像素Pix4在Y方向上排列。
在实施方式中，一个像素Pix中包含的子像素Spix在X方向上排列。如果以像素Pix1和像素Pix2中包含的子像素Spix为例，则第一子像素R1、第二子像素G1、第三子像素B1、第一子像素R2、第二子像素G2、第三子像素B2在X方向上排列。
在Y方向上排列的多个像素Pix中包含的相同颜色的子像素Spix在Y方向上排列。如果以像素Pix1和像素Pix3中包含的子像素Spix为例，则第一子像素R1和第一子像素R3在Y方向上排列。第二子像素G1和第二子像素G3在Y方向上排列。第三子像素B1和第三子像素B3在Y方向上排列。
如图3所示，一个子像素Spix中包含的第一分割像素Dpixa和第二分割像素Dpixb共用扫描线GCL。另外，配置于同一行的多个子像素Spix共用扫描线GCL。
另外，沿Y方向排列的第一分割像素Dpixa共用信号线(第一信号线)Sig。另外，沿Y方向排列的第二分割像素Dpixb共用信号线(第二信号线)Sig。另外，与第一分割像素Dpixa连接的信号线Sig和与第二分割像素Dpixb连接的信号线Sig不同。在本实施方式中，这一对信号线Sig分别设置在第一分割像素Dpixa和第二分割像素Dpixb的一侧和另一侧，但也可以采用集中配置在一侧的结构。
扫描线GCL与垂直驱动电路9连接。垂直驱动电路9在不同的定时对各扫描线GCL输出扫描信号，并以行作为单位驱动子像素Spix。信号线Sig与水平驱动电路5连接。水平驱动电路5介于接口电路4与信号线Sig之间。水平驱动电路5将从接口电路4输入的像素信号输出到信号线Sig。像素信号输入到根据扫描信号的定时而驱动的第一分割像素Dpixa及第二分割像素Dpixb。
接口电路4具有寄存器40。寄存器40存储像素信号。寄存器40包括第一寄存器41和第二寄存器42。第一寄存器41存储针对第一分割像素Dpixa的像素信号。第二寄存器42存储针对第二分割像素Dpixb的像素信号。第一寄存器141和第二寄存器42作为所谓的行缓冲器发挥功能。接口电路4将图像数据ID中包含的像素信号中针对第一分割像素Dpixa的像素信号和针对第二分割像素Dpixb的像素信号分开存储在第一寄存器41和第二寄存器42中。
图4是表示图像数据ID的具体构成和在第一寄存器41及第二寄存器42中输入输出数据的一例的图。图像数据ID包含Data_R_1st、Data_R_2nd、Data_G_1st、Data_G_2nd、Data_B_1st、Data_B_2nd。Data_R_1st、Data_R_2nd、Data_G_1st、Data_G_2nd、Data_B_1st、Data_B_2nd分别经由不同的输入端子输入到接口电路4。
图4所示的Data_R_1st、Data_R_2nd、Data_G_1st、Data_G_2nd、Data_B_1st、Data_B_2nd各行中示出的一个六边形作为针对一个第一分割像素Dpixa或一个第二分割像素Dpixb的像素信号而发挥作用。该像素信号是1位信号。另外，在图4的列方向上排列的六个像素信号被分配给一个像素Pix中包含的三个第一分割像素Dpixa和三个第二分割像素Dpixb。对像素信号标注的附图标记中，下划线(_)之前的记载与子像素Spix的附图标记相对应。另外，在下划线(_)之后的记载是1的情况下，该像素信号被分配给第一分割像素Dpixa。另外，在下划线(_)之后的记载是2的情况下，该像素信号被分配给第二分割像素Dpixb。例如，“R1_1”的像素信号被分配给作为第一子像素R1中包含的第一分割像素Dpixa的第一分割像素R11。“R1-2”的像素信号被分配给作为第一子像素R1中包含的第二分割像素Dpixb的第二分割像素R12。
需要注意的是，图4中的“帧图像信号”的记载是表示使用在显示区域DA中矩阵状设置的n个像素Pix显示的图像以规定的周期(每秒的帧数)更新的帧图像的记载。
当通过输入图像数据ID而输入第一帧的帧图像信号时，寄存器存储该帧图像信号。在此，Data_R_1st、Data_G_1st、Data_B_1st的像素信号存储在第一寄存器41中。Data_R_2nd、Data_G_2nd、Data_B_2nd的像素信号存储在第二寄存器42中。在图4中，由“I_1F_1st”表示第一寄存器41在第一帧期间存储Data_R_1st、Data_G_1st、Data_B_1st的像素信号的期间。另外，由“I_1F_2nd”表示第二寄存器42在第一帧期间存储Data_R_2nd、Data_G_2nd、Data_B_2nd的像素信号的期间。
接口电路4根据来自垂直驱动电路9的扫描信号的定时，从第一寄存器41和第二寄存器42输出像素信号，以便将像素信号传送到第一分割像素Dpixa和第二分割像素Dpixb。像素信号经由水平驱动电路5和信号线Sig传送到第一分割像素Dpixa和第二分割像素Dpixb。
例如，根据针对图3所示扫描线GCL1的扫描信号的定时，将从第一寄存器41输出的“R1_1”、“G1_1”、“B1_1”、“R2_1”、“G2_1”、“B2_1”的像素信号输入到第一分割像素Dpixa。“R1_1”的像素信号经由信号线Sig1传送，并输入到第一分割像素R11。“G1_1”的像素信号经由信号线Sig3传送，并输入到第一分割像素G11。“B1_1”的像素信号经由信号线Sig5传送，并输入到第一分割像素B11。“R2_1”的像素信号经由信号线Sig7传送，并输入到第一分割像素R21。“G2_1”的像素信号经由信号线Sig9传送，并输入到第一分割像素G21。“B2_1”的像素信号经由信号线Sig11传送，并输入到第一分割像素B21。以下，有时将与这些第一分割像素Dpixa连接的信号线Sig称为第一信号线。
在同一定时，从第二寄存器42输出的“R1_2”、“G1_2”、“B1_2”、“R2_2”、“G2_2”、“B2_2”的像素信号传送到第二分割像素Dpixb。“R1_2”的像素信号经由信号线Sig2传送，并输入到第二分割像素R12。“G1_2”的像素信号经由信号线Sig4传送，并输入到第二分割像素G12。“B1_2”的像素信号经由信号线Sig6传送，并输入到第二分割像素B12。“R2_2”的像素信号经由信号线Sig8传送，并输入到第二分割像素R22。“G2_2”的像素信号经由信号线Sig10传送，并输入到第二分割像素G22。“B2_2”的像素信号经由信号线Sig12传送，并输入到第二分割像素B22。以下，有时将与这些第二分割像素Dpixb连接的信号线Sig称为第二信号线。
与第一帧的帧图像信号的输出并行地输入第二帧的帧图像信号。寄存器40与第一帧的帧图像信号的输出并行地存储第二帧的帧图像信号。在此，Data_R_1st、Data_G_1st、Data_B_1st的像素信号存储在第一寄存器41中。Data_R_2nd、Data_G_2nd、Data_B_2nd的像素信号存储在第二寄存器42中。
在图4中，由“O_1F_1st+I_2F_1st”表示第一寄存器41输出在第一帧期间输入的像素信号并在第二帧期间存储Data_R_1st、Data_G_1st、Data_B_1st的像素信号的期间。另外，由“O_1F_2nd+I_2F_2nd”表示第二寄存器42存储Data_R_2nd、Data_G_2nd、Data_B_2nd的像素信号的期间。
根据针对图3所示扫描线GCL2的扫描信号的定时，将从第一寄存器41输出的“R3_1”、“G3_1”、“B3_1”、“R4_1”、“G4_1”、“B4_1”的像素信号输入到第一分割像素Dpixa。“R3_1”的像素信号经由信号线Sig1传送，并输入到第一分割像素R31。“G3_1”的像素信号经由信号线Sig3传送，并输入到第一分割像素G31。“B3_1”的像素信号经由信号线Sig5传送，并输入到第一分割像素B31。“R4-1”的像素信号经由信号线Sig7传送，并输入到第一分割像素R41。“G4_1”的像素信号经由信号线Sig9传送，并输入到第一分割像素G41。“B4-1”的像素信号经由信号线Sig11传送，并输入到第一分割像素B41。
在同一定时，从第二寄存器42输出的“R3_2”、“G3_2”、“B3_2”、“R4_2”、“G4_2”、“B4_2”的像素信号传送到第二分割像素Dpixb。“R3_2”的像素信号经由信号线Sig2传送，并输入到第二分割像素R32。“G3_2”的像素信号经由信号线Sig4传送，并输入到第二分割像素G32。“B3_2”的像素信号经由信号线Sig6传送，并输入到第二分割像素B32。“R4-2”的像素信号经由信号线Sig8传送，并输入到第二分割像素R42。“G4_2”的像素信号经由信号线Sig10传送，并输入到第二分割像素G42。“B4-2”的像素信号经由信号线Sig12传送，并输入到第二分割像素B42。
需要注意的是，在参照图3及图4的说明中，以像素Pix1至像素Pix4这四个像素Pix为例，具体地例示了针对它们中包含的子像素Spix的第一分割像素Dpixa、第二分割像素Dpixb的像素信号，但实际上并不限于此。图像数据ID包括针对显示装置1所包括的n个像素Pix的信号。
图5是表示沿Y方向排列的第一分割像素Dpixa、第二分割像素Dpixb的电路构成的一例的图。图5示出的子像素Spix(k-1)、子像素Spixk、子像素Spix(k+1)是在Y方向上排列的三个子像素Spix。另外，扫描线GCL(k-1)、扫描线GCLk、扫描线GCL(k+1)是在Y方向上排列的三个扫描线GCL。另外，信号线(第一信号线)Sigm及信号线(第二信号线)Sig(m+1)是配置成将子像素Spix(k-1)、子像素Spixk及子像素Spix(k+1)夹在中间的两个信号线Sig。k及m是自然数。
第一分割像素Dpixa及第二分割像素Dpixb分别具有像素电极15(参照图2)和与像素电极15连接的像素电路CU。第一分割像素Dpixa的像素电极15即像素电极151和第二分割像素Dpixb的像素电极15即像素电极152不同(参照图3、图5)。像素电路CU具有栅极开关GS、锁存电路LA、选择开关电路SSW。另外，选择开关电路SSW具有第一开关SW1和第二开关SW2。栅极开关GS根据供给到扫描线GCL的扫描信号，在信号线Sig与锁存电路LA之间开闭。第一分割像素Dpixa的栅极开关GS在信号线Sigm与锁存电路LA之间开闭。第二分割像素Dpixb的栅极开关GS在信号线Sig(m+1)与锁存电路LA之间开闭。
栅极开关GS根据供给到扫描线GCL的扫描信号，将信号线Sig与锁存电路LA连接。如上所述，一个子像素Spix具有的第一分割像素Dpixa和第二分割像素Dpixb共用扫描线GCL。子像素Spixk具有的第一分割像素Dpixa和第二分割像素Dpixb共用扫描线GCLk。
锁存电路LA保持从信号线Sig供给的1位信号(正/负信号、或0/1信号)。更具体而言，锁存电路LA具有两个CMOS反相器，一个CMOS反相器的输出与另一个CMOS反相器的输入连接。两个CMOS反相器都与未图示的正电源线和负电源线连接。作为这种锁存电路LA的典型示例，可列举出SRAM。另外，在将具有与锁存电路LA相同功能的构成视作用于保持像素信号的存储器电路的情况下，也能够采用DRAM的结构。第一分割像素Dpixa的锁存电路LA保持从信号线Sigm供给的1位信号。第二分割像素Dpixb的锁存电路LA保持从信号线Sig(m+1)供给的1位信号。
选择开关电路SSW在第一电位线FRP和第二电位线XFRP与像素电极15之间开闭。更具体而言，在第一分割像素Dpixa的选择开关电路SSW即第一选择开关电路SSW1中设置的开关SW1在第一电位线FRP与像素电极151之间开闭。第一选择开关电路SSW1的开关SW2在第二电位线XFRP与像素电极151之间开闭。在第二分割像素Dpixb的选择开关电路SSW即第二选择开关电路SSW21中设置的开关SW1在第一电位线FRP与像素电极152之间开闭。第二选择开关电路SSW21的开关SW2在第二电位线XFRP与像素电极152之间开闭。
另外，根据与锁存电路LA的关系，可如下定义这些选择开关电路SW的两个开关SW1、SW2。即，锁存电路LA包括输入端与栅极开关GS连接的第一反相器INV1，和输入端与该第一反相器INV1的输出端连接的第二反相器INV2，该第二反相器INV2的输出端与第一反相器INV1的输入端连接。对于这种锁存电路LA，基于输入到第一反相器INV1的信号、即来自第二反相器INV2的输出，对选择开关电路SSW的第一开关SW1进行接通/断开控制。另外，基于输出到第二反相器INV2的信号、即来自第一反相器INV1的输出，对第二开关SW2进行接通/断开控制。
开关SW1及开关SW2根据锁存电路LA保持的1位信号而进行操作。对于同一1位信号(0或1)的开关SW1的操作和开关SW2的操作相反。即，当根据锁存电路LA保持的1位信号的一方(例如、0)，开关SW1将第一电位线FRP与像素电极15连接时，开关SW2使第二电位线XFRP与像素电极15为非连接。另一方面，当根据锁存电路LA保持的1位信号的另一个(例如、1)，开关SW1使第一电位线FRP与像素电极15为非连接时，开关SW2将第二电位线XFRP与像素电极15连接。这些选择开关电路SSW的开关SW1、SW2的控制可以说是互补的。
第一电位线FRP和第二电位线XFRP传送不同电位的显示信号。供给到第一电位线FRP的第一显示信号及供给到第二电位线XFRP的第二显示信号通过反转驱动电路7(参照图1)，与基准时钟信号CLK(参照图1)同步地反转。需要注意的是，在此，“反转”是指供给到电位线的显示信号的电位在不同的两个电位之间周期性地变动，典型地可列举具有规定的振幅和周期的交流电流(AC)。另外，相对于第一电位线FRP，第二电位线XFRP具有相反相位的显示信号，并且第一电位线FRP和第二电位线XFRP的电位的相始终相反。
另外，供给到共用电极23(参照图2)的公共电位通过共用电极驱动电路6(参照图1)，与基准时钟信号CLK同步地反转。
以如下情况为例：第一显示信号和公共电位为同相，第二显示信号和公共电位为异相(反相)。当开关SW1将第一电位线FRP与像素电极15连接时，与公共电位同相的第一显示信号供给到像素电极15。因此，在共用电极23与像素电极15之间不产生电位差，液晶分子的取向方向没有变化。由此，成为黑显示(来自像素电极15的反射光不通过偏光板26而不显示颜色的状态)。当开关SW2将第二电位线XFRP与像素电极15连接时，与公共电位反相的第二显示信号供给到像素电极15。因此，在共用电极23与像素电极15之间的液晶30中产生伴随电极间的电位差的电场，由此液晶分子的取向方向发生变化。由此，成为白显示(来自像素电极15的反射光通过彩色滤光片22和偏光板26而显示颜色的状态)。
作为用于抑制液晶显示装置的画面残影的驱动方式，已知有公共反转、列反转、行反转、点反转、帧反转等驱动方式。显示装置1也可以采用上述各驱动方式中的任意一种。在实施方式中，显示装置1采用公共反转驱动方式。共用电极驱动电路6与基准时钟信号CLK同步地将共用电极23的电位(公共电位)反转。反转驱动电路7在定时控制器4b的控制下，与基准时钟信号CLK同步地使显示信号(第一电位线FRP、第二电位线XFRP)的电位反转。在实施方式中，显示装置1是所谓的常黑液晶显示装置，即当未对液晶30施加电压时显示黑色，当对液晶30施加电压时显示白色(透射彩色滤光片22的颜色)。
此外，也可以采用使第二显示信号与公共电位同相、使第一显示信号与公共电位反相的结构。即，显示装置1也可以是所谓的常白液晶显示装置，即当未对液晶30施加电压时显示白色，当对液晶30施加电压时显示黑色。另外，也可以采用将公共电位和第一显示信号的电位作为固定电位并将第二显示信号作为交流信号的结构。
第一电位线FRP和第二电位线XFRP分别沿X方向延伸。第一电位线FRP和第二电位线XFRP在沿Y方向排列的两个扫描线GCL之间分别设置有一条。
在Y方向上相邻的两个子像素Spix中的一个所具有的第一分割像素Dpixa和另一个所具有的第二分割像素Dpixb在Y方向上相邻，并且共用第一电位线FRP和第二电位线XFRP。图5所示的子像素Spix(k-1)的第一分割像素Dpixa和子像素Spixk的第二分割像素Dpixb共用设置在扫描线GCL(k-1)与扫描线GCLk之间的第一电位线FRP和第二电位线XFRP。
在此，图5示出的第二电位线XFRP比第一电位线FRP更靠近第一分割像素Dpixa侧。因此，从第一分割像素Dpixa具有的开关SW1的一端延伸的布线L11在俯视观察时与第二电位线XFRP交叉并到达触点C1。另外，图5示出的第一电位线FRP比第二电位线XFRP更靠近第二分割像素Dpixb侧。因此，从第二分割像素Dpixb具有的开关SW2一端延伸的布线L12在俯视观察时与第一电位线FRP交叉并到达触点C2。这样，在图5所示的电路构成中，在触点C1和触点C2附近产生布线的交错部CR。
在图5所示的电路构成中，由于如交错部CR那样，需要用于设置布线L11、L12交叉的部分、触点C1和触点C2的空间，所以难以使第一分割像素Dpixa、第二分割像素Dpixb微细化(小型化)。即，难以使显示区域DA中的图像高清晰化。
图6是表示沿Y方向排列的第一分割像素Dpixa、第二分割像素Dpixb的电路构成的另一例的图。在图6所示的电路构成中，与图5不同，从第二分割像素Dpixb的选择开关SSW即包含在第二选择开关电路SSW22中的开关SW1的一端延伸的布线L21连接到第二电位线XFRP。另外，在图6所示的构成中，与图5不同，从第二分割像素Dpixb的开关SW2的一端延伸的布线L22连接到第一电位线FRP。即，图6所示的电路构成的第二分割像素Dpixb与图5不同，对应于锁存电路LA保持的像素信号，与像素电极152连接的电位线反转。更具体而言，与锁存电路LA保持的像素信号对应的第一显示信号、第二显示信号与像素电极151、152的连接状态在第一分割像素Dpixa和第二分割像素Dpixb中相反。换言之，在控制开关SW1接通，并且控制开关SW2断开时，图5中成为第一分割像素Dpixa的像素电极151、第二分割像素Dpixb的像素电极152都与第一电位线FRP连接的状态，但在图6的构成中第一分割像素Dpixa与第一电位线FRP连接，另一方面第二分割像素Dpixb与第二电位线FRP连接。其结果，尽管锁存电路LA中具有同一像素信号，但是子像素Spix内的显示在第一分割像素Dpixa和第二分割像素Dpixb中相反。其结果是例如即使在想进行全白显示的情况下，第二分割像素Dpixb也显示其相反的黑色。
图6所示的电路构成在不生成交错部CR这一点上，与图5所示的电路构成相比，更容易地进行第一分割像素Dpixa、第二分割像素Dpixb的微细化。另一方面，如上所述，图6所示的电路构成的第二分割像素Dpixb与图5不同，对应于锁存电路LA保持的像素信号连接到像素电极152的电位线反转。因此，图6所示的电路构成与跟随该反转的机制一起使用。
图7是表示在将对于第二分割像素Dpixb的像素信号输入到锁存电路LA之前使其反转的构成例的图。图7所示的水平驱动电路5包括第一中继电路51、第二中继电路52、传送部GA以及信号反转部NGA。
第一中继电路51接收从第一寄存器41输出的像素信号并将其输出到传送部GA侧。第二中继电路52接收从第二寄存器42输出的像素信号并将其输出到信号反转部NGA侧。传送部GA将输入的信号原样传送到信号线Sigm。传送部GA可以省略。即，第一中继电路51也可以将从第一寄存器41输出的像素信号直接输出到信号线Sigm。信号反转部NGA是将来自第二中继电路52的信号反转并传送到信号线Sig(m+1)的反相器。由此，传送到第二分割像素Dpixb的像素信号是0/1反转后的信号。因此，能够使图6的第二分割像素Dpixb正常地操作，在输入了未反转的像素信号时图6的第二分割像素Dpixb进行相反操作。
更具体而言，例如在进行全白显示时，即在同一子像素Spix中的第一分割像素Dpixa和第二分割像素Dpixb中进行相同显示时，第一中继电路51接收从第一寄存器41输出的像素信号(例如1)并将其输出至传送部GA。传送部GA将输入的信号原样传送到信号线Sigm。然后，将该像素信号输入并保持到第一分割像素Dpixa的锁存电路LA。然后，通过该像素信号，控制第一选择开关电路SSW1的开关SW1、SW2。由于像素信号为1，因此控制开关SW1断开并且控制开关SW2接通。由此，第二电位线XFRP与像素电极151连接，反转显示信号供给到像素电极151。其结果，第一分割像素Dpixa进行白色显示。
另一方面，第二中继电路52接收从第二寄存器42输出的像素信号(例如1)并将其输出至信号反转部NGA。信号反转部NGA将输入的信号反转即、将像素信号从1反转为0，并传送到信号线Sig(m+1)。然后，将该反转像素信号输入并保持到第二分割像素Dpixb的锁存电路LA。然后，通过该反转像素信号，控制第二选择开关电路SSW22的开关SW1、SW2。由于反转像素信号为0，因此控制开关SW1接通并且控制开关SW2断开。在此，来自开关SW1的布线L21与第二电位线XFRP连接，另一方面来自开关SW2的布线L22与第一电位线FRP连接，因此在该像素电路CU中，第二电位线XFRP与像素电极152连接，反转显示信号供给到像素电极152。其结果，第二分割像素Dpixb进行白色显示。
其结果，在图6的构成中也实现全白显示。
图8是表示使对于第二分割像素Dpixb的像素信号反转的构成的另一例的图。图8所示的寄存器40内部具有使Data_R_2nd、Data_G_2nd、Data_B_2nd的像素信号反转而输出的信号反转部NGA。
另外，图8所示的结构如下：将Data_R_1st、Data_R_2nd、Data_G_1st、Data_G_2nd、Data_B_1st、Data_B_2nd各自的输入分为第奇数个(Odd)像素信号和第偶数个(Even)像素信号，并且通过保持第奇数个(Odd)像素信号的锁存电路LA1和保持第偶数个(Even)像素信号的锁存电路LA2来保持。由此，能够区分第奇数个(Odd)像素信号和第偶数个(Even)像素信号的输出定时。因此，能够进一步减少水平驱动电路5必须同时处理的像素信号，并且能够进一步降低水平驱动电路5的处理负荷及所需性能(电路的驱动频率)。
需要注意的是，图8所示的锁存电路(Latch)中，接收Data_R_1st、Data_G_1st、Data_B_1st的输入的电路作为第一寄存器41发挥功能，接收Data_R_2nd、Data_G_2nd、Data_B_2nd的输入的电路作为第二寄存器42发挥功能。
图9是表示夹着第一电位线FRP及第二电位线XFRP而对置的第一分割像素Dpixa和第二分割像素Dpixb的层叠结构例的俯视图。图10是图9的A-A剖视图。图11是图9的B-B剖视图。此外，图9至图11所示的结构与图6所示的电路构成对应。
图9和图10示出第二电位线与各开关之间的关系。如这些图所示，在子像素Spixk的第一分割像素Dpixa侧，金属布线ME1从第二电位线XFRP向开关SW2侧延伸。金属布线ME1经由接触孔CH1与中继布线SEM1连接。另外，金属布线ME1隔着接触孔CH1连接到第一分割像素Dpixa具有的开关SW2的一端侧。
另外，在子像素Spix(k+1)的第二分割像素Dpixb侧，开关SW1的一端侧经由接触孔CH2与中继布线SEM1连接。该第二分割像素Dpixb中包含的开关SW1经由接触孔CH2、中继布线SEM1、接触孔CH1以及金属布线ME1与第二电位线XFRP连接。由此，子像素Spixk的第一分割像素Dpixa具有的开关SW2和子像素Spix(k+1)的第二分割像素Dpixb具有的开关SW1连接到第二电位线XFRP。
图9和图11示出第一电位线FRP与各开关之间的关系。如这些图所示，在子像素Spix(k+1)的第二分割像素Dpixb侧，金属布线ME2从第一电位线FRP向开关SW2侧延伸。金属布线ME2经由接触孔CH3与中继布线SEM2连接。另外，金属布线ME2隔着接触孔CH3连接到第二分割像素Dpixb具有的开关SW2的一端侧。
另外，在子像素Spixk的第一分割像素Dpixa侧，开关SW1的一端侧经由接触孔CH4与中继布线SEM2连接。该开关SW1经由接触孔CH4、中继布线SEM2、接触孔CH3以及金属布线ME2与第一电位线FRP连接。由此,，子像素Spix(k+1)的第二分割像素Dpixb具有的开关SW2和子像素Spixk的第一分割像素Dpixa具有的开关SW1连接到第一电位线FRP。
此外，接触孔CH1、CH2、CH3、CH4是设置于绝缘层INS并将该金属布线层与该中继布线连接的接触孔，该绝缘层INS将包括第一电位线FRP、第二电位线XFRP以及金属布线ME1、ME2的金属布线层与包括中继布线SEM1、SEM2的中继布线绝缘。另外，中继布线SEM1与中继布线SEM2电独立。另外，该中继布线与包含开关(SW1、SW2)等所具有的半导体的层为同层。
这样，根据使用中继布线SEM1、中继布线SEM2共用第二电位线XFRP、第一电位线FRP的构成，与使用共用第二电位线XFRP、第一电位线FRP的专用布线层的情况相比，能够以更少的层叠数实现电路构成。另外，由于交错部CR没有局部偏移，因此能够将第一分割像素Dpixa的像素电路CU和第二分割像素Dpixb的像素电路CU配置成在从中央线C(参照图9)观察时大致线对称。或者，能够将这些像素电路CU配置成大致点对称。其结果，能够实现高清晰度。另外，还容易实现这些像素电路CU间的电容平衡，并且抑制伴随高清晰度的显示不良。
如上所述，根据实施方式，包括第一分割像素Dpixa、第二分割像素Dpixb、沿Y方向延伸并与第一分割像素Dpixa连接的信号线Sigm、沿Y方向延伸并与第二分割像素Dpixb连接的信号线Sig(m+1)、以及沿X方向延伸并与第一分割像素Dpixa和第二分割像素Dpixb连接的扫描线GCL。由此，第一分割像素Dpixa和第二分割像素Dpixb能够共用扫描线GCL。因此，能够提供可以通过更少数量的扫描线GCL进行操作的显示装置1。
另外，包括第一电位线FRP和第二电位线XFRP，第一电位线FRP在X方向上延伸并被施加与第一分割像素Dpixa、第二分割像素Dpixb的第一灰度(例如，黑色显示)对应的第一电位，第二电位线XFRP在X方向上延伸并被施加与第一分割像素Dpixa、第二分割像素Dpixb的第二灰度(例如，白色显示)对应的第二电位。将第一电位或第二电位中的任意一个施加到第一分割像素Dpixa、第二分割像素Dpixb具有的像素电极15。包括第一分割像素Dpixa以及第二分割像素Dpixb的子像素Spix在Y方向上排列有多个。在沿Y方向相邻的两个子像素Spix之间，配置第一电位线FRP和第二电位线XFRP。由此，能够单独地对第一分割像素Dpixa、第二分割像素Dpixb进行二级灰度控制。
另外，子像素Spixk与子像素Spix(k+1)在Y方向上相邻。子像素Spixk具有的第一分割像素Dpixa和子像素Spix(k+1)具有的第二分割像素Dpixb共用配置在子像素Spixk与子像素Spix(k+1)之间的第一电位线FRP和第二电位线XFRP。由此，能够以更少的第一电位线FRP和第二电位线XFRP实现二级灰度控制。
另外，经由信号线Sigm、信号线Sig(m+1)供给到第一分割像素Dpixa、第二分割像素Dpixb的像素信号是1位信号。第一分割像素Dpixa、第二分割像素Dpixb具有对应于1位信号而将像素电极15与第一电位线FRP或第二电位线XFRP连接的开关SW1及开关SW2。第一分割像素Dpixa和第二分割像素Dpixb对应于同一值的1位信号而与像素电极15连接的电位线(第一电位线FRP或第二电位线XFRP)是相反的，并且供给到信号线Sigm或信号线Sig(m+1)中的一方的1位信号是将从外部输入时的位值反转后的信号。由此，能够抑制交错部CR的产生。
另外，包括接口电路4，该接口电路4输出经由信号线Sigm、信号线Sig(m+1)供给到第一分割像素Dpixa、第二分割像素Dpixb的像素信号。接口电路4具有寄存器40，该寄存器40包括存储供给到第一分割像素Dpixa的像素信号的第一寄存器41，以及存储供给到第二分割像素Dpixb的像素信号的第二寄存器42。由此，能够单独地处理供给到第一分割像素Dpixa的像素信号和供给到第二分割像素Dpixb的像素信号。
另外，接口电路4进行串并转换、即将从外部输入且包含多个像素信号的串行信号分开存储到第一寄存器41和第二寄存器42中。由此，即使基于作为串行信号输入的输入信号IP，也能够单独地处理供给到第一分割像素Dpixa的像素信号和供给到第二分割像素Dpixb的像素信号。
另外，如图8所例示，寄存器40具有使存储于第一寄存器41或第二寄存器42中的一方(例如、第二寄存器42)的像素信号反转的信号反转部NGA，由此能够仅使该一方的信号反转。
另外，如图7所例示，通过包括使供给到信号线Sigm或信号线Sig(m+1)中的一方的像素信号反转的信号反转部NGA的水平驱动电路5介于接口电路4与信号线Sig之间，能够仅使该一方的信号反转。
需要注意的是，在图3所示的示例中，第二分割像素R12、第二分割像素G12及第二分割像素B12在Y方向上的长度比第一分割像素R11、第一分割像素G11及第一分割像素B11在Y方向上的长度长，但这是用于使第一分割像素Dpixa与第二分割像素Dpixb的面积比为1：2的具体方式的示例，并且第一分割像素Dpixa与第二分割像素Dpixb的形状及大小并不限定于此。例如，第二分割像素Dpixb也可以具有与第一分割像素Dpixa大小相同的两个开口部。在该情况下，第二分割像素Dpixb具有的两个像素电极151与第一分割像素Dpixa所具有的像素电极151的形状和大小相同。这两个像素电极151以成为相同电位的方式连接。
另外，第一分割像素Dpixa和第二分割像素Dpixb的面积比不限定于1：2，可以适当地改变。另外，在参照图6至图8的说明中，假定使针对第二分割像素Dpixb的像素信号的位反转，但也可以使针对第一分割像素Dpixa的像素信号的位反转。在该情况下，使传送部GA和信号反转部NGA的配置相反，使得能够将存储于第一寄存器41的像素信号反转并输出到信号线Sigm。
另外，上述实施例中，示出沿Y方向排列的子像素Spixk的第一分割像素Dpixa和子像素Spix(k+1)的第二分割像素Dpixb共用第一电位线FRP和第二电位线XFRP的结构，但也可以采用同一子像素Spix内的第一分割像素Dpixa和第二分割像素Dpixb共用这些第一电位线FRP和第二电位线XFRP的结构。在该情况下，沿Y方向排列的子像素Spixk的第一分割像素Dpixa和子像素Spix(k+1)的第二分割像素Dpixb共用扫描线GCL。
另外，应理解，本实施方式中描述的方式所带来的其它作用效果从本说明书的记载中是显而易见的，或者本领域技术人员能够适当想到的作用效果也当然是本发明带来的效果。

Claims (13)

1.一种显示装置，其特征在于，包括：
面积不同的两个像素；
第一信号线，在所述两个像素的排列方向上延伸并与所述两个像素中的一个连接；
第二信号线，在所述排列方向上延伸并与所述两个像素中的另一个连接；以及
扫描线，在所述两个像素之间，沿与所述排列方向交叉的交叉方向延伸并与所述两个像素连接。
2.根据权利要求1所述的显示装置，其特征在于，
所述显示装置包括：
第一电位线，在所述交叉方向上延伸并被施加第一电位；和
第二电位线，在所述交叉方向上延伸并被施加第二电位，
对所述两个像素所具有的像素电极施加所述第一电位和所述第二电位中的任一个，
在所述排列方向上排列有多个包括所述两个像素的单位像素，
在所述排列方向上相邻的两个所述单位像素之间，配置所述第一电位线及所述第二电位线。
3.根据权利要求2所述的显示装置，其特征在于，
在所述排列方向上相邻的两个所述单位像素中的一个所具有的所述两个像素中的一个和在所述排列方向上相邻的两个所述单位像素中的另一个所具有的所述两个像素中的另一个共用配置于该两个所述单位像素之间的所述第一电位线及所述第二电位线。
4.根据权利要求2或3所述的显示装置，其特征在于，
经由所述第一信号线及所述第二信号线供给到所述两个像素的信号是1位信号，
所述两个像素具有切换电路，所述切换电路与所述1位信号对应地将所述像素电极与所述第一电位线或所述第二电位线连接，
与相同值的所述1位信号对应地，所述两个像素中的一个所具有的所述切换电路和所述两个像素中的另一个所具有的所述切换电路的与所述像素电极连接的电位线是相反的，
供给到所述第一信号线和所述第二信号线中的一方的所述1位信号是将从外部输入时的位值反转后的信号。
5.根据权利要求4所述的显示装置，其特征在于，
所述显示装置包括：信号输出电路，输出经由所述第一信号线和所述第二信号线供给到所述两个像素的所述1位信号，
所述信号输出电路具有存储部，
所述存储部包括：
第一存储区域，存储供给到所述两个像素中的一个的所述1位信号；和
第二存储区域，存储供给到所述两个像素中的另一个的所述1位信号。
6.根据权利要求5所述的显示装置，其特征在于，
所述信号输出电路进行串并转换，
所述串并转换是指：将从外部输入且包含多个所述1位信号的串行信号分开存储在所述第一存储区域和所述第二存储区域。
7.根据权利要求5所述的显示装置，其特征在于，
所述信号输出电路具有将所述1位信号反转的反相器，
所述反相器将存储在所述第一存储区域和所述第二存储区域的一方的所述1位信号反转。
8.根据权利要求5所述的显示装置，其特征在于，
所述信号输出电路具有将所述1位信号反转的反相器，并且进行串并转换，所述串并转换是指：将从外部输入且包含多个所述1位信号的串行信号分开存储在所述第一存储区域和所述第二存储区域，
所述反相器将存储在所述第一存储区域和所述第二存储区域的一方的所述1位信号反转。
9.根据权利要求5所述的显示装置，其特征在于，
所述显示装置包括包含反相器的电路，所述反相器将供给到所述第一信号线和所述第二信号线中的一方的所述1位信号反转，
所述电路介于所述信号输出电路与所述第一信号线及所述第二信号线之间。
10.根据权利要求5所述的显示装置，其特征在于，
所述显示装置包括包含反相器的电路，所述反相器将供给到所述第一信号线和所述第二信号线中的一方的所述1位信号反转，
所述信号输出电路进行串并转换，所述串并转换是指：将从外部输入且包含多个所述1位信号的串行信号分开存储在所述第一存储区域和所述第二存储区域，
所述电路介于所述信号输出电路与所述第一信号线及所述第二信号线之间。
11.一种显示装置，其特征在于，包括：
供给第一显示信号的第一电位线、供给第二显示信号的第二电位线、及接受来自所述第一电位线和所述第二电位线的信号供给而显示图像的第一像素和第二像素，
所述第一像素包括第一像素电极和保持像素信号的第一锁存电路，并且包括第一选择开关电路，所述第一选择开关电路对应于从所述第一锁存电路输出的像素信号，将所述第一电位线和所述第二电位线中的任意一方与所述第一像素电极连接，
所述第二像素包括第二像素电极和保持像素信号的第二锁存电路，并且包括第二选择开关电路，所述第二选择开关电路对应于从所述第二锁存电路输出的像素信号，将所述第一电位线和所述第二电位线中的任意一方与所述第二像素电极连接，
所述第一选择开关电路和所述第二选择开关电路的对于同一像素信号的电位线的连接状态是相反的。
12.根据权利要求11所述的显示装置，其特征在于，
所述第一锁存电路和第二锁存电路保持正像素信号或负像素信号，
在从所述第一锁存电路输出正像素信号时，所述第一选择开关电路将所述第二电位线连接到所述第一像素电极，在从所述第二锁存电路输出正像素信号时，所述第二选择开关电路将所述第一电位线连接到所述第二像素电极。
13.根据权利要求11或12所述的显示装置，其特征在于，
所述显示装置包括：
信号供给电路，向各像素供给信号；
第一信号线，与所述信号供给电路连接并向所述第一锁存电路供给像素信号；以及
第二信号线，与所述信号供给电路连接并向所述第二锁存电路供给像素信号，
在所述信号供给电路与所述第二锁存电路之间设置有将从所述信号供给电路输出的像素信号反转而输出的信号反转部。
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