JP2019184714A - 表示装置 - Google Patents

Abstract

【課題】消費電力を抑制できる。【解決手段】メモリブロックを各々が含む、複数の画素と、メモリブロックに電気的に接続されている複数のメモリ選択線を各々が含む、複数のメモリ選択線群と、複数のメモリから１つのメモリを選択するメモリ選択信号を、複数のメモリ選択線群に同時に出力するメモリ選択回路と、複数の色の光を出射する複数の光源と、メモリの選択に同期して、光を出射する光源を選択する光源選択回路と、選択された光源から出射された光を表示領域に導く導光板と、を備える。複数の画素は、メモリ選択信号が供給されたメモリ選択線に応じて、１つのメモリに格納されている画素データに基づいて、画像を表示する。選択された光源は、１つのメモリが選択されている期間の全体に亘って、光を出射する。【選択図】図１

Description

本発明は、表示装置に関する。

下記の特許文献１には、反射型のフィールドシーケンシャル表示を行うカラー液晶表示装置が記載されている。このカラー液晶表示装置では、１フィールド表示期間は、赤色表示期間と、緑色表示期間と、青色表示期間と、を含む。そして、各色表示期間の１／２又は１／４を電気的書き込みに割り当て、残りの１／２又は３／４を光源の点灯に割り当てる（段落［００２８］）。

特開２００６−１０６６１４号公報

特許文献１記載のカラー液晶表示装置は、１フィールド表示期間の１／２又は１／４の期間では、光源を点灯させない。このため、このカラー液晶表示装置は、輝度が低くなってしまう。そこで、このカラー液晶表示装置は、輝度を高くするために、光源の輝度を高くする必要がある。従って、このカラー液晶表示装置は、消費電力が大きくなってしまう。

本発明は、消費電力を抑制できる表示装置を提供することを目的とする。

本発明の一態様の表示装置は、表示領域内に行方向及び列方向に配列されると共に、画素データを格納する複数のメモリを有するメモリブロックを各々が含む、複数の画素と、各行に夫々設けられており、当該行に属する画素のメモリブロックに電気的に接続されている複数のメモリ選択線を各々が含む、複数のメモリ選択線群と、メモリブロック内の複数のメモリから１つのメモリを選択するメモリ選択信号を、複数のメモリ選択線群に同時に出力するメモリ選択回路と、複数の色の光を出射する複数の光源と、メモリの選択に同期して、複数の光源の内から、光を出射する光源を選択する光源選択回路と、複数の光源の内の選択された光源から出射された光を表示領域に導く導光板と、を備える。複数の画素は、メモリ選択信号が供給されたメモリ選択線に応じて、複数のメモリの内の１つのメモリに格納されている画素データに基づいて、画像を表示する。複数の光源の内の選択された光源は、複数のメモリの内の１つのメモリが選択されている期間の全体に亘って、光を出射する。

図１は、第１の実施形態の表示装置の全体構成の概要を示す図である。 図２は、第１の実施形態の表示装置の断面図である。 図３は、第１の実施形態の表示装置の画素を示す図である。 図４は、第１の実施形態の表示装置の分周回路及び選択回路の回路構成を示す図である。 図５は、第１の実施形態の表示装置の分周クロック信号の波形を示す図である。 図６は、第１の実施形態の表示装置のモジュール構成を示す図である。 図７は、第１の実施形態の表示装置の回路構成を示す図である。 図８は、第１の実施形態の表示装置の画素の回路構成を示す図である。 図９は、第１の実施形態の表示装置の画素のメモリの回路構成を示す図である。 図１０は、第１の実施形態の表示装置の画素の反転スイッチの回路構成を示す図である。 図１１は、第１の実施形態の表示装置の動作タイミングを示すタイミング図である。 図１２は、第１の実施形態の表示装置で順次表示される画像を示す図である。 図１３は、比較例の画素及び第１の実施形態の画素を示す図である。 図１４は、比較例の動作タイミングを示すタイミング図である。 図１５は、第１の実施形態の表示装置で順次表示される画像を示す図である。 図１６は、第１の実施形態の表示装置の画素の変形例を示す図である。 図１７は、第１の実施形態の表示装置の適用例を示す図である。 図１８は、第２の実施形態の表示装置の回路構成を示す図である。 図１９は、第２の実施形態の表示装置のゲート線選択回路の動作タイミングを示すタイミング図である。 図２０は、第２の実施形態の表示装置のメモリ選択回路の動作タイミングを示すタイミング図である。

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。更に、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

（第１の実施形態）
［全体構成］
図１は、第１の実施形態の表示装置の全体構成の概要を示す図である。表示装置１は、第１パネル２と、第１パネル２に対向配置された第２パネル３と、を含む。表示装置１は、画像を表示する表示領域ＤＡと、表示領域ＤＡの外側の額縁領域ＧＤと、を有する。表示領域ＤＡにおいて、第１パネル２と第２パネル３との間には、液晶層が封入されている。

なお、第１の実施形態では、表示装置１は、液晶層を使用した液晶表示装置としたが、本開示はこれに限定されない。表示装置１は、液晶層に代えて有機ＥＬ（Electro-Luminescence）素子を使用した有機ＥＬ表示装置であっても良い。

表示領域ＤＡ内には、複数の画素領域Ｐｉｘが、第１パネル２及び第２パネル３の主面と平行なＸ方向にＮ列（Ｎは、自然数）、第１パネル２及び第２パネル３の主面と平行且つＸ方向と交差するＹ方向にＭ行（Ｍは、自然数）のマトリクス状に配置されている。

額縁領域ＧＤ内には、インタフェース回路４と、ソース線駆動回路５と、共通電極駆動回路６と、反転駆動回路７と、メモリ選択回路８と、ゲート線駆動回路９と、ゲート線選択回路１０と、分周回路３１と、選択回路３２とが、配置されている。なお、これら複数の回路のうち、インタフェース回路４と、ソース線駆動回路５と、共通電極駆動回路６と、反転駆動回路７と、メモリ選択回路８と、分周回路３１と、選択回路３２とをＩＣチップに組み込み、ゲート線駆動回路９と、ゲート線選択回路１０とを第１パネル２上に形成した構成を採用することも可能である。或いは、ＩＣチップに組み込まれる回路群を表示装置外のプロセッサに形成し、それらと表示装置とを接続する構成も採用可能である。

表示装置１は、光源選択回路３３と、光源駆動回路３４と、光源部３５と、導光板３６と、を含む。光源部３５は、赤（Ｒ）の光を出射する光源３５_Ｒと、緑（Ｇ）の光を出射する光源３５_Ｇと、青（Ｂ）の光を出射する光源３５_Ｂと、を含む。

第１の実施形態では、光源３５_Ｒ、３５_Ｇ及び３５_Ｂは、発光ダイオードとするが、本開示はこれに限定されない。他の光源は、冷陰極線管又は有機ＥＬ発光素子が例示される。また、第１の実施形態では、光源部３５が赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の光を出射することとしたが、本開示はこれに限定されない。光源部３５は、他の複数の色の光を出射しても良い。

Ｍ×Ｎ個の画素領域Ｐｉｘの各々に対応して画素ＳＰｉｘが設けられる。第１の実施形態では、画素領域Ｐｉｘに対応して１個の画素ＳＰｉｘを設けることとしたが、本開示はこれに限定されない。画素領域Ｐｉｘは、複数の画素ＳＰｉｘを含んでも良い。

第１の実施形態では、１つの画素領域Ｐｉｘに対応して画素ＳＰｉｘが１個であるので、表示領域ＤＡ内には、Ｍ×Ｎ個の画素ＳＰｉｘが配置されていることになる。

各画素ＳＰｉｘは、複数のメモリを含む。第１の実施形態では、複数のメモリは、第１メモリ〜第４メモリの４個とするが、本開示はこれに限定されない。複数のメモリは、３個以下であっても良いし、５個以上であっても良い。

第１の実施形態では、１つの画素ＳＰｉｘに含まれるメモリが４個であるので、表示領域ＤＡ内には、Ｍ×Ｎ×４個のメモリが配置されていることになる。また、第１の実施形態では、各画素ＳＰｉｘが４個のメモリを含んでいるので、Ｍ×Ｎ個の画素領域Ｐｉｘの１つの行には、Ｎ×４個のメモリが配置されていることになる。

各画素ＳＰｉｘは、各々が含む第１メモリ〜第４メモリの内の選択された１個のメモリに格納されている副画素データに基づいて、当該画素ＳＰｉｘの表示が実施される。

インタフェース回路４は、シリアル−パラレル変換回路４ａと、タイミングコントローラ４ｂと、を含む。タイミングコントローラ４ｂは、設定レジスタ４ｃを含む。シリアル−パラレル変換回路４ａには、コマンドデータＣＭＤ及び画像データＩＤが、外部回路からシリアルに供給される。外部回路は、ホストＣＰＵ（Central Processing Unit）又はアプリケーションプロセッサが例示されるが、本開示はこれらに限定されない。

シリアル−パラレル変換回路４ａは、供給されたコマンドデータＣＭＤをパラレルに変換して、設定レジスタ４ｃに出力する。設定レジスタ４ｃには、ソース線駆動回路５、反転駆動回路７、メモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０、選択回路３２及び光源選択回路３３を制御するための値がコマンドデータＣＭＤに基づいて設定される。

シリアル−パラレル変換回路４ａは、供給された画像データＩＤをパラレルに変換して、タイミングコントローラ４ｂに出力する。タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、画像データＩＤをソース線駆動回路５に出力する。また、タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、反転駆動回路７、メモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０、選択回路３２及び光源選択回路３３を制御する。

共通電極駆動回路６、反転駆動回路７及び分周回路３１には、基準クロック信号ＣＬＫが、外部回路から供給される。外部回路は、クロックジェネレータが例示されるが、本開示はこれに限定されない。

分周回路３１は、基準クロック信号ＣＬＫに基づいて、周波数の異なる複数のクロック信号を、選択回路３２に出力する。詳細には、分周回路３１は、基準クロック信号ＣＬＫを複数の分周比で分周した複数の分周クロック信号を、選択回路３２に出力する。

選択回路３２は、タイミングコントローラ４ｂの制御下で、複数の分周クロック信号の内の１つを第１選択クロック信号ＣＬＫ−ＳＥＬ_１として選択する。そして、選択回路３２は、第１選択クロック信号ＣＬＫ−ＳＥＬ_１を、メモリ選択回路８及び光源選択回路３３に出力する。また、選択回路３２は、タイミングコントローラ４ｂの制御下で、複数の分周クロック信号の内の１つを第２選択クロック信号ＣＬＫ−ＳＥＬ_２として選択する。そして、選択回路３２は、第２選択クロック信号ＣＬＫ−ＳＥＬ_２を、共通電極駆動回路６及び反転駆動回路７に出力する。第１選択クロック信号ＣＬＫ−ＳＥＬ_１の周波数と、第２選択クロック信号ＣＬＫ−ＳＥＬ_２の周波数とは、同じであっても良いし、異なっていても良い。

第１の実施形態では、表示装置１は、コモン反転駆動方式を採用する。表示装置１がコモン反転駆動方式を採用するので、共通電極駆動回路６は、基準クロック信号ＣＬＫに同期して、共通電極の電位（コモン電位）を反転する。反転駆動回路７は、タイミングコントローラ４ｂの制御下で、基準クロック信号ＣＬＫに同期して、画素電極の電位を反転させる。これにより、表示装置１は、コモン反転駆動方式を実現することができる。第１の実施形態では、表示装置１は、液晶に電圧が印加されていない場合に黒色を表示し、液晶に電圧が印加されている場合に白色を表示する、いわゆるノーマリーブラック液晶表示装置とする。ノーマリーブラック液晶表示装置では、画素電極の電位とコモン電位とが同相の場合には、黒色が表示され、画素電極の電位とコモン電位とが異相の場合には、白色が表示される。

表示装置１にて画像を表示させるべく、各画素ＳＰｉｘの第１メモリ〜第４メモリまでに副画素データを格納する必要がある。各メモリに副画素データを格納するために、ゲート線駆動回路９は、タイミングコントローラ４ｂの制御下で、Ｍ×Ｎ個の画素ＳＰｉｘの内の１つの行を選択するためのゲート信号を出力する。

各画素ＳＰｉｘが１個のメモリを有するＭＩＰ型液晶表示装置では、１つの行（画素行）当たり１本のゲート線が配置される。しかしながら、第１の実施形態では、各画素ＳＰｉｘが、第１メモリ〜第４メモリの４個のメモリを含んでいる。そこで、第１の実施形態では、１つの行当たり、４本のゲート線が配置されている。４本のゲート線は、１つの行に含まれる画素ＳＰｉｘの各々の第１メモリ〜第４メモリまでに夫々電気的に接続されている。なお、画素ＳＰｉｘが、ゲート信号に加えて、ゲート信号を反転した反転ゲート信号とで動作する場合には、１つの行当たり、８本のゲート線が配置される。

１つの行当たりに配置されている４本又は８本のゲート線が、ゲート線群に対応する。第１の実施形態では、表示装置１は、Ｍ行の画素ＳＰｉｘを有するので、Ｍ群のゲート線群が配置されている。

ゲート線駆動回路９は、Ｍ行の画素ＳＰｉｘに対応して、Ｍ個の出力端子を有している。ゲート線駆動回路９は、タイミングコントローラ４ｂの制御下で、Ｍ行の内の１つの行を選択するためのゲート信号を、Ｍ個の出力端子から順次出力する。

ゲート線選択回路１０は、タイミングコントローラ４ｂの制御下で、１つの行に配置された４本のゲート線の内の１本を選択する。これにより、ゲート線駆動回路９から出力されたゲート信号は、１つの行に配置された４本のゲート線の内の選択された１本に、供給される。

ソース線駆動回路５は、タイミングコントローラ４ｂの制御下で、ゲート信号によって選択されているメモリに副画素データを夫々出力する。これにより、各画素の第１メモリ〜第４メモリに順次副画素データが夫々格納される。

表示装置１は、Ｍ行の画素ＳＰｉｘを線順次走査することによって、１個のフレームデータの副画素データが各画素ＳＰｉｘの第１メモリに格納される。そして、表示装置１は、線順次走査を４回実行することによって、各画素ＳＰｉｘの第１メモリ〜第４メモリに４個のフレームデータが格納される。

これに際し、表示装置１は、１つの行の走査毎に第１のメモリへの書き込み、第２のメモリへの書き込み、第３のメモリへの書き込み、第４のメモリへの書き込みを行う手順を採用することも可能である。かかる走査を第１行〜第Ｍ行まで実施することにより、一度の線順次走査で各画素ＳＰｉｘの第１メモリ〜第４メモリまでに副画素データを格納することができる。

第１の実施形態では、１つの行当たり、４本のメモリ選択線が配置されている。４本のメモリ選択線は、１つの行に含まれるＮ個の画素ＳＰｉｘの各々の第１メモリ〜第４メモリまでに夫々電気的に接続されている。なお、画素ＳＰｉｘが、メモリ選択信号に加えて、メモリ選択信号を反転した反転メモリ選択信号とで動作する場合には、１つの行当たり、８本のメモリ選択線が配置される。

１つの行当たりに配置されている４本又は８本のメモリ選択線が、メモリ選択線群に対応する。第１の実施形態では、表示装置１は、Ｍ行の画素ＳＰｉｘを有するので、Ｍ群のメモリ選択線群が配置されている。

メモリ選択回路８は、タイミングコントローラ４ｂの制御下で、第１選択クロック信号ＣＬＫ−ＳＥＬ_１に同期して、各画素ＳＰｉｘの第１メモリ〜第４メモリまでの内の１個を、同時に選択する。より詳細には、全ての画素ＳＰｉｘの第１メモリが同時に選択される。或いは、全ての画素ＳＰｉｘの第２メモリが同時に選択される。或いは、全ての画素ＳＰｉｘの第３メモリが同時に選択される。或いは、全ての画素ＳＰｉｘの第４メモリが同時に選択される。従って、表示装置１は、各画素ＳＰｉｘの第１メモリ〜第４メモリまでの選択を切り替えることによって、４つの画像の内の１つの画像を表示させることができる。これにより、表示装置１は、画像を一斉に変化させることができ、画像を短時間で変化させることができる。また、表示装置１は、各画素ＳＰｉｘの第１メモリ〜第４メモリまでの選択を順次切り替えることによって、アニメーション表示（動画像表示）を行うことができる。

光源選択回路３３は、タイミングコントローラ４ｂの制御下で、第１選択クロック信号ＣＬＫ−ＳＥＬ_１に同期して、光源３５_Ｒ、３５_Ｇ及び３５_Ｂの内の１個を選択する。例えば、光源選択回路３３は、第１選択クロック信号ＣＬＫ−ＳＥＬ_１に同期して、光源３５_Ｒ、３５_Ｇ及び３５_Ｂを順次選択する。光源駆動回路３４は、光源選択回路３３で選択された光源３５_Ｒ、３５_Ｇ及び３５_Ｂの内の１個に駆動電流を出力することにより、光源３５_Ｒ、３５_Ｇ及び３５_Ｂの内の１個を駆動する。光源３５_Ｒ、３５_Ｇ及び３５_Ｂの内の１個は、光を導光板３６に出射する。導光板３６は、光源３５_Ｒ、３５_Ｇ及び３５_Ｂの内の１個から出射された光の進行方向を、画素ＳＰｉｘ内の後述する画素電極（反射電極）に向ける。画素電極で反射された光は、観察者の目に入射する。従って、表示装置１は、第１選択クロック信号ＣＬＫ−ＳＥＬ_１に同期して、赤（Ｒ）の画像、緑（Ｇ）の画像及び青（Ｂ）の画像を順次表示できる。これにより、観察者は、赤（Ｒ）の画像、緑（Ｇ）の画像及び青（Ｂ）の画像が混色したカラー画像を視認できる。

［断面構造］
図２は、第１の実施形態の表示装置の断面図である。図２に示すように、表示装置１は、第１パネル２と、第２パネル３と、液晶層３０と、光源部３５と、導光板３６と、を含む。第２パネル３は、第１パネル２と対向して配置される。導光板３６は、第２パネル３のＺ方向側の主面に貼り合わされている。液晶層３０は、第１パネル２と第２パネル３との間に設けられる。導光板３６の一主面たる表面が、画像を表示させるための表示面１ａである。

光源部３５が光を出射していない期間において、表示面１ａ側の外部から入射した光は、第１パネル２の画素電極（反射電極）１５によって反射されて表示面１ａから出射する。表示装置１は、この反射光を利用して、表示面１ａに画像を表示する反射型液晶表示装置である。なお、本明細書において、表示面１ａと平行な方向をＸ方向とし、表示面１ａと平行な面においてＸ方向と交差する方向をＹ方向とする。また、表示面１ａに垂直な方向をＺ方向とする。

また、光源部３５が光を出射している期間において、光源部３５から導光板３６の側面に入射した光９７は、表示面１ａによって、Ｚ方向と反対側に反射される。そして、光９７は、画素電極１５によって反射されて表示面１ａから出射する。

第１パネル２は、第１基板１１と、絶縁層１２と、画素電極１５と、配向膜１８とを有する。第１基板１１は、ガラス基板又は樹脂基板が例示される。第１基板１１の表面には、図示しない回路素子や、ゲート線、データ線等の各種配線が設けられる。回路素子は、ＴＦＴ（Thin Film Transistor）等のスイッチング素子や、容量素子を含む。

絶縁層１２は、第１基板１１の上に設けられ、回路素子や各種配線等の表面を全体として平坦化している。画素電極１５（以下以降も「（反射電極）」という記載は不要です）は、絶縁層１２の上に複数設けられる。配向膜１８は、画素電極１５と液晶層３０との間に設けられる。画素電極１５は、画素ＳＰｉｘ毎に矩形状に設けられている。画素電極１５は、アルミニウム（Ａｌ）又は銀（Ａｇ）で例示される金属で形成されている。また、画素電極１５は、これらの金属材料と、ＩＴＯ（Indium Tin Oxide）で例示される透光性導電材料と、を積層した構成としても良い。画素電極１５は、良好な反射率を有する材料が用いられ、外部から入射する光を拡散反射させる反射板として機能する。

画素電極１５によって反射された光は、拡散反射によって散乱されるものの、表示面１ａ側に向かって一様な方向に進む。また、画素電極１５に印加される電圧レベルが変化することにより、当該画素電極１５上の液晶層３０における光の透過状態、すなわち画素ＳＰｉｘ毎の反射光の透過状態が変化する。

第２パネル３は、第２基板２１と、共通電極２３と、配向膜２８と、１／４波長板２４と、１／２波長板２５と、偏光板２６とを含む。第２基板２１の両面のうち、第１パネル２と対向する面に、共通電極２３が設けられる。共通電極２３と液晶層３０との間に配向膜２８が設けられる。第２基板２１の、表示面１ａ側の面に、１／４波長板２４、１／２波長板２５及び偏光板２６が、この順で積層されている。

第２基板２１は、ガラス基板又は樹脂基板が例示される。共通電極２３は、ＩＴＯで例示される透光性導電材料で形成されている。共通電極２３は、複数の画素電極１５と対向して配置され、各画素ＳＰｉｘに対する共通の電位を供給する。

液晶層３０は、ネマティック（Nematic）液晶を含んでいることが例示される。液晶層３０は、共通電極２３と画素電極１５との間の電圧レベルが変更されることにより、液晶分子の配向状態が変化する。これによって、液晶層３０を透過する光を画素ＳＰｉｘ毎に変調する。

外光等が表示装置１の表示面１ａ側から入射する入射光となり、第２パネル３及び液晶層３０を透過して画素電極１５に到達する。そして、入射光は各画素ＳＰｉｘの画素電極１５で反射される。かかる反射光は、画素ＳＰｉｘ毎に変調されて表示面１ａから出射される。これにより、画像の表示が行われる。

［回路構成］
図３は、第１の実施形態の表示装置の画素を示す図である。画素領域Ｐｉｘは、１個の画素ＳＰｉｘ（画素電極１５）に対応して設けられる。

画素ＳＰｉｘは、メモリブロック５０と、反転スイッチ７１と、を含む。メモリブロック５０は、第１メモリ５１と、第２メモリ５２と、第３メモリ５３と、第４メモリ５４と、を含む。第１メモリ５１は、赤（Ｒ）の画像を表示するための画素データを記憶する。第２メモリ５２は、緑（Ｇ）の画像を表示するための画素データを記憶する。第３メモリ５３は、青（Ｂ）の画像を表示するための画素データを記憶する。第４メモリ５４は、モノクロの画像を表示するための画素データを記憶する。

第４メモリ５４が、特定のメモリに対応する。

第１メモリ５１〜第４メモリ５４の各々は、１ビットのデータを格納するメモリセルとするが、本開示はこれに限定されない。第１メモリ５１〜第４メモリ５４の各々は、２ビット以上のデータを格納するメモリセルであっても良い。

反転スイッチ７１は、第１メモリ５１〜第４メモリ５４と、画素電極１５（図２参照）との間に電気的に接続されている。反転スイッチ７１は、反転駆動回路７から供給される、基準クロック信号ＣＬＫに同期して反転する表示信号に基づいて、第１メモリ５１〜第４メモリ５４の内の選択された１個のメモリから出力される副画素データを一定周期毎に反転して、画素電極１５に出力する。表示信号が反転する周期は、共通電極２３の電位（コモン電位）が反転する周期と同じである。

反転スイッチ７１が、スイッチ回路に対応する。
なお、図２に示す如く、画素ＳＰｉｘは、メモリブロック５０と反転スイッチ７１とを含むバックプレーン部９８と、バックプレーン部９８上に絶縁層１２を介して設けられる反射電極１５とを備えて形成されるが、かかるバックプレーン部９８の全てが平面視で画素電極１５直下にある構成はもちろん、画素電極１５に対してバックプレーン部９８の一部又は全部が平面視でずれた位置９９に設けられる構成も採用可能である。
また、各画素ＳＰｉｘの反射電極１５と共通電極２３間の液晶分子の配向状態が変化することにより当該画素ＳＰｉｘの表示状態が変化することから、反射電極１５に対向する共通電極２３の一部、及びこれらの間に位置する液晶分子を含めて１つの画素ＳＰｉｘと捉えることも可能である。

図４は、第１の実施形態の表示装置の分周回路及び選択回路の回路構成を示す図である。

分周回路３１は、デイジーチェーン（daisy chain）接続された、第１の１／２分周器３１−１〜第４の１／２分周器３１−４を含む。第１の１／２分周器３１−１〜第４の１／２分周器３１−４の各々は、フリップフロップで構成可能である。

第１の１／２分周器３１−１には、基準クロック信号ＣＬＫである、第１分周クロック信号ＣＬＫ−Ｘ_０が供給される。第１分周クロック信号ＣＬＫ−Ｘ_０は、基準クロック信号ＣＬＫを１／１分周した信号と考えることができる。

第１の１／２分周器３１−１は、第１分周クロック信号ＣＬＫ−Ｘ_０を１／２分周した第２分周クロック信号ＣＬＫ−Ｘ_１を、第２の１／２分周器３１−２及び選択回路３２に出力する。第２の１／２分周器３１−２は、第２分周クロック信号ＣＬＫ−Ｘ_１を１／２分周した第３分周クロック信号ＣＬＫ−Ｘ_２を、第３の１／２分周器３１−３及び選択回路３２に出力する。

第３の１／２分周器３１−３は、第３分周クロック信号ＣＬＫ−Ｘ_２を１／２分周した第４分周クロック信号ＣＬＫ−Ｘ_３を、第４の１／２分周器３１−４及び選択回路３２に出力する。第４の１／２分周器３１−４は、第４分周クロック信号ＣＬＫ−Ｘ_３を１／２分周した第５分周クロック信号ＣＬＫ−Ｘ_４を、選択回路３２に出力する。

分周回路３１が、クロック信号出力回路に対応する。

選択回路３２は、第１セレクタ３２−１と、第２セレクタ３２−２と、を含む。第１セレクタ３２−１には、第１分周クロック信号ＣＬＫ−Ｘ_０〜第５分周クロック信号ＣＬＫ−Ｘ_４が、供給される。第１セレクタ３２−１は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_６に基づいて、第１分周クロック信号ＣＬＫ−Ｘ_０〜第５分周クロック信号ＣＬＫ−Ｘ_４の内の１つの分周クロック信号を、第１選択クロック信号ＣＬＫ−ＳＥＬ_１として、選択する。第１セレクタ３２−１は、第１選択クロック信号ＣＬＫ−ＳＥＬ_１を、メモリ選択回路８及び光源選択回路３３に出力する。

第２セレクタ３２−２には、第１分周クロック信号ＣＬＫ−Ｘ_０〜第５分周クロック信号ＣＬＫ−Ｘ_４が、供給される。第２セレクタ３２−２は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_７に基づいて、第１分周クロック信号ＣＬＫ−Ｘ_０〜第５分周クロック信号ＣＬＫ−Ｘ_４の内の１つの分周クロック信号を、第２選択クロック信号ＣＬＫ−ＳＥＬ_２として、選択する。第２セレクタ３２−２は、第２選択クロック信号ＣＬＫ−ＳＥＬ_２を、共通電極駆動回路６及び反転駆動回路７に出力する。

なお、第１の実施形態では、分周回路３１は、第１の１／２分周器３１−１〜第４の１／２分周器３１−４を含むこととしたが、本開示はこれに限定されない。分周回路３１は、１／３分周器や１／４分周器を含んでも良い。また、第１の実施形態では、分周回路３１は、第１の１／２分周器３１−１〜第４の１／２分周器３１−４を含むこととしたが、本開示はこれに限定されない。分周回路３１は、３個以下又は５個以上の分周器を含み、３つ以下又は５つ以上の分周クロック信号を選択回路３２に出力することとしても良い。また、第１の実施形態では、分周回路３１は、デイジーチェーン接続された、第１の１／２分周器３１−１〜第４の１／２分周器３１−４を含むこととしたが、本開示はこれに限定されない。複数の分周クロック信号の作成は、種々の回路構成によって実現可能である。

また、第１の実施形態では、表示装置１が、クロック信号出力回路として、分周回路３１を備えることとしたが、本開示はこれに限定されない。表示装置１は、分周回路３１に代えて、クロック信号出力回路として、基準クロック信号ＣＬＫを複数の逓倍比で逓倍した複数の逓倍クロック信号を選択回路３２に出力する、逓倍回路を備えても良い。この場合は、逓倍回路が、クロック信号出力回路に対応する。

図５は、第１の実施形態の表示装置の分周クロック信号の波形を示す図である。

基準クロック信号ＣＬＫの周波数をＮヘルツ（Ｎは、正の数）とする。第１分周クロック信号ＣＬＫ−Ｘ_０の周波数は、基準クロック信号ＣＬＫの周波数と同じ、Ｎヘルツである。

第１の１／２分周器３１−１は、第１分周クロック信号ＣＬＫ−Ｘ_０を１／２分周した第２分周クロック信号ＣＬＫ−Ｘ_１を出力する。第２分周クロック信号ＣＬＫ−Ｘ_１の周波数は、第１分周クロック信号ＣＬＫ−Ｘ_０の周波数の１／２である、Ｎ／２ヘルツである。第２分周クロック信号ＣＬＫ−Ｘ_１は、第１分周クロック信号ＣＬＫ−Ｘ_０の立ち下がりエッジであるタイミングｔ_０において、立ち上がる。なお、第１の実施形態では、第２分周クロック信号ＣＬＫ−Ｘ_１は、第１分周クロック信号ＣＬＫ−Ｘ_０の立ち下がりエッジにおいて立ち上がることとしたが、本開示はこれに限定されない。第２分周クロック信号ＣＬＫ−Ｘ_１は、第１分周クロック信号ＣＬＫ−Ｘ_０の立ち上がりエッジにおいて立ち上がっても良い。以下に説明する第３分周クロック信号ＣＬＫ−Ｘ_２、第４分周クロック信号ＣＬＫ−Ｘ_３及び第５分周クロック信号ＣＬＫ−Ｘ_４も、第２分周クロック信号ＣＬＫ−Ｘ_１と同様である。

第２の１／２分周器３１−２は、第２分周クロック信号ＣＬＫ−Ｘ_１を１／２分周した第３分周クロック信号ＣＬＫ−Ｘ_２を出力する。第３分周クロック信号ＣＬＫ−Ｘ_２の周波数は、第２分周クロック信号ＣＬＫ−Ｘ_１の周波数の１／２である、Ｎ／４ヘルツである。第３分周クロック信号ＣＬＫ−Ｘ_２は、第２分周クロック信号ＣＬＫ−Ｘ_１の立ち下がりエッジであるタイミングｔ_１において、立ち上がる。

第３の１／２分周器３１−３は、第３分周クロック信号ＣＬＫ−Ｘ_２を１／２分周した第４分周クロック信号ＣＬＫ−Ｘ_３を出力する。第４分周クロック信号ＣＬＫ−Ｘ_３の周波数は、第３分周クロック信号ＣＬＫ−Ｘ_２の周波数の１／２である、Ｎ／８ヘルツである。第４分周クロック信号ＣＬＫ−Ｘ_３は、第３分周クロック信号ＣＬＫ−Ｘ_２の立ち下がりエッジであるタイミングｔ_２において、立ち上がる。

第４の１／２分周器３１−４は、第４分周クロック信号ＣＬＫ−Ｘ_３を１／２分周した第５分周クロック信号ＣＬＫ−Ｘ_４を出力する。第５分周クロック信号ＣＬＫ−Ｘ_４の周波数は、第４分周クロック信号ＣＬＫ−Ｘ_３の周波数の１／２である、Ｎ／１６ヘルツである。第５分周クロック信号ＣＬＫ−Ｘ_４は、第４分周クロック信号ＣＬＫ−Ｘ_３の立ち下がりエッジであるタイミングｔ_３において、立ち上がる。

図６は、第１の実施形態の表示装置のモジュール構成を示す図である。詳細には、図６は、表示装置１での、分周回路３１及び選択回路３２の配置を示す図である。

分周回路３１及び選択回路３２は、額縁領域ＧＤ内の、第１パネル２が第２パネル３と重ならない部分に、配置されている。第１パネル２には、フレキシブル基板Ｆが取り付けられている。分周回路３１には、フレキシブル基板Ｆを介して、基準クロック信号ＣＬＫが供給される。

分周回路３１は、基準クロック信号ＣＬＫを分周した第１分周クロック信号ＣＬＫ−Ｘ_０〜第５分周クロック信号ＣＬＫ−Ｘ_４を、選択回路３２に出力する。選択回路３２は、第１分周クロック信号ＣＬＫ−Ｘ_０〜第５分周クロック信号ＣＬＫ−Ｘ_４の内の１つを第１選択クロック信号ＣＬＫ−ＳＥＬ_１として選択する。選択回路３２は、第１選択クロック信号ＣＬＫ−ＳＥＬ_１を、メモリ選択回路８及び光源選択回路３３（図１参照）に出力する。選択回路３２は、第１分周クロック信号ＣＬＫ−Ｘ_０〜第５分周クロック信号ＣＬＫ−Ｘ_４の内の１つを第２選択クロック信号ＣＬＫ−ＳＥＬ_２として選択する。選択回路３２は、第２選択クロック信号ＣＬＫ−ＳＥＬ_２を、共通電極駆動回路６及び反転駆動回路７（図１参照）に出力する。

分周回路３１及び選択回路３２は、ＣＯＧとして、第１パネル２上に実装されても良い。また、分周回路３１及び選択回路３２は、ＣＯＦとして、フレキシブル基板Ｆ上に実装されても良い。

図７は、第１の実施形態の表示装置の回路構成を示す図である。図７では、２×２個の画素ＳＰｉｘを示している。

画素ＳＰｉｘは、メモリブロック５０及び反転スイッチ７１に加えて、液晶ＬＱと、保持容量Ｃと、画素電極１５（図２参照）と、を含む。

共通電極駆動回路６は、各画素ＳＰｉｘに共通するコモン電位ＶＣＯＭを、基準クロック信号ＣＬＫに同期して反転させて、共通電極２３（図２参照）に出力する。共通電極駆動回路６は、基準クロック信号ＣＬＫを共通電極２３にそのままコモン電位ＶＣＯＭとして出力しても良いし、電流駆動能力を増幅するバッファ回路を介して共通電極２３にコモン電位ＶＣＯＭとして出力しても良い。

ゲート線駆動回路９は、Ｍ行の画素ＳＰｉｘに対応して、Ｍ個の出力端子を有している。ゲート線駆動回路９は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_４に基づいて、Ｍ行の内の１つの行を選択するためのゲート信号を、Ｍ個の出力端子から順次出力する。

ゲート線駆動回路９は、制御信号Ｓｉｇ_４（スキャン開始信号及びクロックパルス信号）に基づいて、ゲート信号をＭ個の出力端子から順次出力するスキャナ回路であっても良い。或いは、ゲート線駆動回路９は、符号化された制御信号Ｓｉｇ_４を復号化し、該制御信号Ｓｉｇ_４で指定された出力端子にゲート信号を出力するデコーダ回路であっても良い。

ゲート線選択回路１０は、Ｍ行の画素ＳＰｉｘに対応して、Ｍ個のスイッチＳＷ_４＿１、ＳＷ_４＿２、・・・を含む。Ｍ個のスイッチＳＷ_４＿１、ＳＷ_４＿２、・・・は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_５によって共通に制御される。

第１パネル２上には、Ｍ行の画素ＳＰｉｘに対応して、Ｍ群のゲート線群ＧＬ_１、ＧＬ_２、・・・が配置されている。Ｍ群のゲート線群ＧＬ_１、ＧＬ_２、・・・の各々は、当該行の第１メモリ５１（図３参照）に電気的に接続された第１ゲート線ＧＣＬ_ａと、第２メモリ５２（図３参照）に電気的に接続された第２ゲート線ＧＣＬ_ｂと、第３メモリ５３（図３参照）に電気的に接続された第３ゲート線ＧＣＬ_ｃと、第４メモリ５４（図３参照）に電気的に接続された第４ゲート線ＧＣＬ_ｄと、を含む。Ｍ群のゲート線群ＧＬ_１、ＧＬ_２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｘ方向に沿っている。

Ｍ個のスイッチＳＷ_４＿１、ＳＷ_４＿２、・・・の各々は、制御信号Ｓｉｇ_５が第１の値の場合には、ゲート線駆動回路９の出力端子と、第１ゲート線ＧＣＬ_ａと、を電気的に接続する。Ｍ個のスイッチＳＷ_４＿１、ＳＷ_４＿２、・・・の各々は、制御信号Ｓｉｇ_５が第２の値の場合には、ゲート線駆動回路９の出力端子と、第２ゲート線ＧＣＬ_ｂと、を電気的に接続する。Ｍ個のスイッチＳＷ_４＿１、ＳＷ_４＿２、・・・の各々は、制御信号Ｓｉｇ_５が第３の値の場合には、ゲート線駆動回路９の出力端子と、第３ゲート線ＧＣＬ_ｃと、を電気的に接続する。Ｍ個のスイッチＳＷ_４＿１、ＳＷ_４＿２、・・・の各々は、制御信号Ｓｉｇ_５が第４の値の場合には、ゲート線駆動回路９の出力端子と、第４ゲート線ＧＣＬ_ｄと、を電気的に接続する。

ゲート線駆動回路９の出力端子と、第１ゲート線ＧＣＬ_ａと、が電気的に接続された場合には、ゲート信号が、各画素ＳＰｉｘの第１メモリ５１に供給される。ゲート線駆動回路９の出力端子と、第２ゲート線ＧＣＬ_ｂと、が電気的に接続された場合には、ゲート信号が、各画素ＳＰｉｘの第２メモリ５２に供給される。ゲート線駆動回路９の出力端子と、第３ゲート線ＧＣＬ_ｃと、が電気的に接続された場合には、ゲート信号が、各画素ＳＰｉｘの第３メモリ５３に供給される。ゲート線駆動回路９の出力端子と、第４ゲート線ＧＣＬ_ｄと、が電気的に接続された場合には、ゲート信号が、各画素ＳＰｉｘの第４メモリ５４に供給される。

第１パネル２上には、Ｎ列の画素ＳＰｉｘに対応して、Ｎ本のソース線ＳＧＬ_１、ＳＧＬ_２、・・・が配置されている。各ソース線ＳＧＬ_１、ＳＧＬ_２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｙ方向に沿っている。ソース線駆動回路５は、ゲート信号によって選択されている各画素ＳＰｉｘの４個のメモリに対して、ソース線ＳＧＬ_１、ＳＧＬ_２、・・・を介して、副画素データを夫々出力する。

ゲート信号が供給された行の画素ＳＰｉｘは、ゲート信号が供給されたゲート線ＧＣＬに応じて、ソース線ＳＧＬに供給されている副画素データを、第１メモリ５１〜第４メモリ５４までの内の１つのメモリに格納する。

メモリ選択回路８は、スイッチＳＷ_２と、スイッチＳＷ_３と、ラッチ７２と、インバータ７３と、を含む。スイッチＳＷ_２は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_２によって制御される。スイッチＳＷ_３は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_３によって制御される。

各色（赤（Ｒ）、緑（Ｇ）又は青（Ｂ））画像を表示する場合、つまり、各画素ＳＰｉｘの第１メモリ５１〜第３メモリ５３の内のいずれかから画像データを読み出す場合について説明する。この場合には、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ_２をスイッチＳＷ_２に出力する。スイッチＳＷ_２は、タイミングコントローラ４ｂから供給される第１の値の制御信号Ｓｉｇ_２に基づいて、オン状態になる。これにより、第１選択クロック信号ＣＬＫ−ＳＥＬ_１がラッチ７２に供給される。

各色（赤（Ｒ）、緑（Ｇ）又は青（Ｂ））画像を表示しない場合、つまり、各画素ＳＰｉｘの第１メモリ５１〜第３メモリ５３の内のいずれからも画像データを読み出さない場合について説明する。この場合には、タイミングコントローラ４ｂは、第２の値の制御信号Ｓｉｇ_２をスイッチＳＷ_２に出力する。スイッチＳＷ_２は、タイミングコントローラ４ｂから供給される第２の値の制御信号Ｓｉｇ_２に基づいて、オフ状態になる。これにより、第１選択クロック信号ＣＬＫ−ＳＥＬ_１がラッチ７２に供給されない。

ラッチ７２は、スイッチＳＷ_２がオン状態で第１選択クロック信号ＣＬＫ−ＳＥＬ_１が供給される場合には、第１選択クロック信号ＣＬＫ−ＳＥＬ_１のハイレベルを第１選択クロック信号ＣＬＫ−ＳＥＬ_１の１周期保持する。ラッチ７２は、スイッチＳＷ_２がオフ状態で第１選択クロック信号ＣＬＫ−ＳＥＬ_１が供給されない場合には、ハイレベルを保持する。

第１パネル２上には、Ｍ行の画素ＳＰｉｘに対応して、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・が配置されている。Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々は、当該行の第１メモリ５１に電気的に接続された第１メモリ選択線ＳＥＬ_ａと、第２メモリ５２に電気的に接続された第２メモリ選択線ＳＥＬ_ｂと、第３メモリ５３に電気的に接続された第３メモリ選択線ＳＥＬ_ｃと、第４メモリ５４に電気的に接続された第４メモリ選択線ＳＥＬ_ｄと、を含む。Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｘ方向に沿っている。

スイッチＳＷ_３は、制御信号Ｓｉｇ_３が第１の値の場合には、ラッチ７２の出力端子と、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第１メモリ選択線ＳＥＬ_ａと、を電気的に接続する。スイッチＳＷ_３は、制御信号Ｓｉｇ_３が第２の値の場合には、ラッチ７２の出力端子と、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第２メモリ選択線ＳＥＬ_ｂと、を電気的に接続する。スイッチＳＷ_３は、制御信号Ｓｉｇ_３が第３の値の場合には、ラッチ７２の出力端子と、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第３メモリ選択線ＳＥＬ_ｃとを電気的に接続する。

モノクロ画像を表示する場合、つまり、各画素ＳＰｉｘの第４メモリ５４から画像データを読み出す場合について説明する。この場合には、タイミングコントローラ４ｂは、ローレベルの表示切替信号Ｓｉｇ_８をインバータ７３に出力する。インバータ７３は、ハイレベルの信号を、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第４メモリ選択線ＳＥＬ_ｄに出力する。

モノクロ画像を表示しない場合、つまり、各画素ＳＰｉｘの第４メモリ５４から画像データを読み出さない場合について説明する。この場合には、タイミングコントローラ４ｂは、ハイレベルの表示切替信号Ｓｉｇ_８をインバータ７３に出力する。インバータ７３は、ローレベルの信号を、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第４メモリ選択線ＳＥＬ_ｄに出力する。

各画素ＳＰｉｘは、メモリ選択信号が供給されたメモリ選択線ＳＥＬに応じて、第１メモリ５１〜第４メモリ５４の内の１つのメモリに格納されている副画素データに基づいて、液晶層を変調する。その結果、表示面に画像（フレーム）が表示される。

第１パネル２上には、Ｍ行の画素ＳＰｉｘに対応して、Ｍ本の表示信号線ＦＲＰ_１、ＦＲＰ_２、・・・が配置されている。Ｍ本の表示信号線ＦＲＰ_１、ＦＲＰ_２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｘ方向に沿っている。なお、反転スイッチ７１が、表示信号に加えて、表示信号を反転した反転表示信号とで動作する場合には、１つの行当たり、表示信号線ＦＲＰ及び第２表示信号線ｘＦＲＰが設けられる。

１つの行当たりに配置されている１本又は２本の表示信号線が、表示信号線に対応する。

反転駆動回路７は、スイッチＳＷ_１を含む。スイッチＳＷ_１は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_１によって制御される。スイッチＳＷ_１は、制御信号Ｓｉｇ_１が第１の値の場合には、第２選択クロック信号ＣＬＫ−ＳＥＬ_２を各表示信号線ＦＲＰ_１、ＦＲＰ_２、・・・に供給する。これにより、第２選択クロック信号ＣＬＫ−ＳＥＬ_２に同期して、画素電極１５の電位が反転する。スイッチＳＷ_１は、制御信号Ｓｉｇ_１が第２の値の場合には、基準電位（接地電位）ＧＮＤを各表示信号線ＦＲＰ_１、ＦＲＰ_２、・・・に供給する。

図８は、第１の実施形態の表示装置の画素の回路構成を示す図である。図８では、１個の画素ＳＰｉｘを示している。

画素ＳＰｉｘは、メモリブロック５０を含む。メモリブロック５０は、第１メモリ５１〜第４メモリ５４と、スイッチＧｓｗ_１〜Ｇｓｗ_４と、スイッチＭｓｗ_１〜Ｍｓｗ_４と、を含む。

スイッチＧｓｗ_１の制御入力端子は、第１ゲート線ＧＣＬ_ａに電気的に接続されている。スイッチＧｓｗ_１は、第１ゲート線ＧＣＬ_ａにハイレベルのゲート信号が供給されたらオン状態になり、ソース線ＳＧＬ_１と、第１メモリ５１の入力端子と、の間を電気的に接続する。これにより、第１メモリ５１に、ソース線ＳＧＬ_１に供給される副画素データが格納される。

スイッチＧｓｗ_２の制御入力端子は、第２ゲート線ＧＣＬ_ｂに電気的に接続されている。スイッチＧｓｗ_２は、第２ゲート線ＧＣＬ_ｂにハイレベルのゲート信号が供給されたらオン状態になり、ソース線ＳＧＬ_１と、第２メモリ５２の入力端子と、の間を電気的に接続する。これにより、第２メモリ５２に、ソース線ＳＧＬ_１に供給される副画素データが格納される。

スイッチＧｓｗ_３の制御入力端子は、第３ゲート線ＧＣＬ_ｃに電気的に接続されている。スイッチＧｓｗ_３は、第３ゲート線ＧＣＬ_ｃにハイレベルのゲート信号が供給されたらオン状態になり、ソース線ＳＧＬ_１と、第３メモリ５３の入力端子と、の間を電気的に接続する。これにより、第３メモリ５３に、ソース線ＳＧＬ_１に供給される副画素データが格納される。

スイッチＧｓｗ_４の制御入力端子は、第４ゲート線ＧＣＬ_ｄに電気的に接続されている。スイッチＧｓｗ_４は、第４ゲート線ＧＣＬ_ｄにハイレベルのゲート信号が供給されたらオン状態になり、ソース線ＳＧＬ_１と、第４メモリ５４の入力端子と、の間を電気的に接続する。これにより、第４メモリ５４に、ソース線ＳＧＬ_１に供給される副画素データが格納される。

なお、スイッチＧｓｗ_１〜Ｇｓｗ_４がハイレベルのゲート信号で動作する場合には、図８に示すように、ゲート線群ＧＬ_１は、第１ゲート線ＧＣＬ_ａ〜第４ゲート線ＧＣＬ_ｄを含む。ハイレベルのゲート信号で動作するスイッチは、Ｎチャネルトランジスタが例示されるが、本開示はこれに限定されない。

一方、スイッチＧｓｗ_１〜Ｇｓｗ_４が、ゲート信号に加えて、ゲート信号を反転した反転ゲート信号とで動作する場合には、ゲート線群ＧＬ_１は、第１ゲート線ＧＣＬ_ａ〜第４ゲート線ＧＣＬ_ｄまでに加えて、反転ゲート信号が供給される第５ゲート線ｘＧＣＬ_ａ〜第８ゲート線ｘＧＣＬ_ｄまでを更に含む。ゲート信号と、反転ゲート信号と、で動作するスイッチは、トランスファーゲートが例示されるが、本開示はこれに限定されない。

入力端子が第１ゲート線ＧＣＬ_ａに電気的に接続され、出力端子が第５ゲート線ｘＧＣＬ_ａに電気的に接続されたインバータ回路を設けることで、反転ゲート信号を第５ゲート線ｘＧＣＬ_ａに供給することが可能である。同様に、入力端子が第２ゲート線ＧＣＬ_ｂに電気的に接続され、出力端子が第６ゲート線ｘＧＣＬ_ｂに電気的に接続されたインバータ回路を設けることで、反転ゲート信号を第６ゲート線ｘＧＣＬ_ｂに供給することが可能である。同様に、入力端子が第３ゲート線ＧＣＬ_ｃに電気的に接続され、出力端子が第７ゲート線ｘＧＣＬ_ｃに電気的に接続されたインバータ回路を設けることで、反転ゲート信号を第７ゲート線ｘＧＣＬ_ｃに供給することが可能である。同様に、入力端子が第４ゲート線ＧＣＬ_ｄに電気的に接続され、出力端子が第８ゲート線ｘＧＣＬ_ｄに電気的に接続されたインバータ回路を設けることで、反転ゲート信号を第８ゲート線ｘＧＣＬ_ｄに供給することが可能である。

スイッチＭｓｗ_１の制御入力端子は、第１メモリ選択線ＳＥＬ_ａに電気的に接続されている。スイッチＭｓｗ_１は、第１メモリ選択線ＳＥＬ_ａにハイレベルのメモリ選択信号が供給されたらオン状態になり、第１メモリ５１の出力端子と、反転スイッチ７１の入力端子と、の間を電気的に接続する。これにより、第１メモリ５１に格納されている副画素データが、反転スイッチ７１に供給される。

スイッチＭｓｗ_２の制御入力端子は、第２メモリ選択線ＳＥＬ_ｂに電気的に接続されている。スイッチＭｓｗ_２は、第２メモリ選択線ＳＥＬ_ｂにハイレベルのメモリ選択信号が供給されたらオン状態になり、第２メモリ５２の出力端子と、反転スイッチ７１の入力端子と、の間を電気的に接続する。これにより、第２メモリ５２に格納されている副画素データが、反転スイッチ７１に供給される。

スイッチＭｓｗ_３の制御入力端子は、第３メモリ選択線ＳＥＬ_ｃに電気的に接続されている。スイッチＭｓｗ_３は、第３メモリ選択線ＳＥＬ_ｃにハイレベルのメモリ選択信号が供給されたらオン状態になり、第３メモリ５３の出力端子と、反転スイッチ７１の入力端子と、の間を電気的に接続する。これにより、第３メモリ５３に格納されている副画素データが、反転スイッチ７１に供給される。

スイッチＭｓｗ_４の制御入力端子は、第４メモリ選択線ＳＥＬ_ｄに電気的に接続されている。スイッチＭｓｗ_４は、第４メモリ選択線ＳＥＬ_ｄにハイレベルのメモリ選択信号が供給されたらオン状態になり、第４メモリ５４の出力端子と、反転スイッチ７１の入力端子と、の間を電気的に接続する。これにより、第４メモリ５４に格納されている副画素データが、反転スイッチ７１に供給される。

なお、スイッチＭｓｗ_１〜Ｍｓｗ_４がハイレベルのメモリ選択信号で動作する場合には、図８に示すように、メモリ選択線群ＳＬ_１は、第１メモリ選択線ＳＥＬ_ａ〜第４メモリ選択線ＳＥＬ_ｄまでを含む。ハイレベルのゲート信号で動作するスイッチは、Ｎチャネルトランジスタが例示されるが、本開示はこれに限定されない。

一方、スイッチＭｓｗ_１〜Ｍｓｗ_４が、メモリ選択信号に加えて、メモリ選択信号を反転した反転メモリ選択信号とで動作する場合には、メモリ選択線群ＳＬ_１は、第１メモリ選択線ＳＥＬ_ａ〜第４メモリ選択線ＳＥＬ_ｄまでに加えて、反転メモリ選択信号が供給される第５メモリ選択線ｘＳＥＬ_ａ〜第８メモリ選択線ｘＳＥＬ_ｄまでを更に含む。メモリ選択信号と、反転メモリ選択信号と、で動作するスイッチは、トランスファーゲートが例示されるが、本開示はこれに限定されない。

入力端子が第１メモリ選択線ＳＥＬ_ａに電気的に接続され、出力端子が第５メモリ選択線ｘＳＥＬ_ａに電気的に接続されたインバータ回路を設けることで、反転メモリ選択信号を第５メモリ選択線ｘＳＥＬ_ａに供給することが可能である。同様に、入力端子が第２メモリ選択線ＳＥＬ_ｂに電気的に接続され、出力端子が第６メモリ選択線ｘＳＥＬ_ｂに電気的に接続されたインバータ回路を設けることで、反転メモリ選択信号を第６メモリ選択線ｘＳＥＬ_ｂに供給することが可能である。同様に、入力端子が第３メモリ選択線ＳＥＬ_ｃに電気的に接続され、出力端子が第７メモリ選択線ｘＳＥＬ_ｃに電気的に接続されたインバータ回路を設けることで、反転メモリ選択信号を第７メモリ選択線ｘＳＥＬ_ｃに供給することが可能である。同様に、入力端子が第４メモリ選択線ＳＥＬ_ｄに電気的に接続され、出力端子が第８メモリ選択線ｘＳＥＬ_ｄに電気的に接続されたインバータ回路を設けることで、反転メモリ選択信号を第８メモリ選択線ｘＳＥＬ_ｄに供給することが可能である。

反転スイッチ７１には、基準クロック信号ＣＬＫに同期して反転する表示信号が、表示信号線ＦＲＰ_１から供給される。反転スイッチ７１は、表示信号に基づいて、第１メモリ５１、第２メモリ５２、第３メモリ５３又は第４メモリ５４に格納されている副画素データをそのまま又は反転して、画素電極１５に供給する。画素電極１５と共通電極２３との間には、液晶ＬＱ及び保持容量Ｃが、設けられている。保持容量Ｃは、画素電極１５と共通電極２３との間の電圧を保持する。液晶ＬＱは、画素電極１５と共通電極２３との間の電圧に基づいて分子の方向が変化し、画素画像を表示する。

なお、反転スイッチ７１が表示信号で動作する場合には、図８に示すように、１本の表示信号線ＦＲＰ_１が、設けられる。一方、反転スイッチ７１が、表示信号に加えて、表示信号を反転した反転表示信号とで動作する場合には、表示信号線ＦＲＰ_１に加えて、第２表示信号線ｘＦＲＰ_１が更に設けられる。そして、入力端子が表示信号線ＦＲＰ_１に電気的に接続され、出力端子が第２表示信号線ｘＦＲＰ_１に電気的に接続されたインバータ回路を設けることで、反転表示信号を第２表示信号線ｘＦＲＰ_１に供給することが可能である。

図９は、第１の実施形態の表示装置の画素のメモリの回路構成を示す図である。図９は、第１メモリ５１の回路構成を示す図である。なお、第２メモリ５２〜第４メモリ５４の回路構成は、第１メモリ５１の回路構成と同様であるので、図示及び説明を省略する。

第１メモリ５１は、インバータ回路８１と、インバータ回路８１に逆方向に電気的に並列接続されたインバータ回路８２と、を含むＳＲＡＭ（Static Random Access Memory）セル構造を有する。インバータ回路８１の入力端子及びインバータ回路８２の出力端子が、ノードＮ１を構成し、インバータ回路８１の出力端子及びインバータ回路８２の入力端子が、ノードＮ２を構成する。インバータ回路８１及び８２は、高電位側の電源供給線ＶＤＤ及び低電位側の電源供給線ＶＳＳから供給される電力を使用して、動作する。

ノードＮ１は、スイッチＧｓｗ_１の出力端子に電気的に接続されている。ノードＮ２は、スイッチＭｓｗ_１の入力端子に電気的に接続されている。

図９では、スイッチＧｓｗ_１として、トランスファーゲートが用いられている例を示している。スイッチＧｓｗ_１の一方の制御入力端子は、第１ゲート線ＧＣＬ_ａに電気的に接続されている。スイッチＧｓｗ_１の他方の制御入力端子は、第５ゲート線ｘＧＣＬ_ａに電気的に接続されている。第５ゲート線ｘＧＣＬ_ａには、第１ゲート線ＧＣＬ_ａに供給されるゲート信号を反転した、反転ゲート信号が供給される。

スイッチＧｓｗ_１の入力端子は、ソース線ＳＧＬ_１に電気的に接続されている。スイッチＧｓｗ_１の出力端子は、ノードＮ１に電気的に接続されている。スイッチＧｓｗ_１は、第１ゲート線ＧＣＬ_ａに供給されるゲート信号がハイレベル且つ第５ゲート線ｘＧＣＬ_ａに供給される反転ゲート信号がローレベルになると、オン状態になり、ソース線ＳＧＬ_１と、ノードＮ１と、の間を電気的に接続する。これにより、ソース線ＳＧＬ_１に供給される副画素データが、第１メモリ５１に格納される。

図９では、スイッチＭｓｗ_１として、トランスファーゲートが用いられている例を示している。スイッチＭｓｗ_１の一方の制御入力端子は、第１メモリ選択線ＳＥＬ_ａに電気的に接続されている。スイッチＭｓｗ_１の他方の制御入力端子は、第５メモリ選択線ｘＳＥＬ_ａに電気的に接続されている。第５メモリ選択線ｘＳＥＬ_ａには、第１メモリ選択線ＳＥＬ_ａに供給されるメモリ選択信号を反転した、反転メモリ選択信号が供給される。

スイッチＭｓｗ_１の入力端子は、ノードＮ２に電気的に接続されている。スイッチＭｓｗ_１の出力端子は、ノードＮ３に接続されている。ノードＮ３は、第１メモリ５１の出力ノードであり、反転スイッチ７１（図８参照）に電気的に接続されている。スイッチＭｓｗ_１は、第１メモリ選択線ＳＥＬ_ａに供給されるメモリ選択信号がハイレベル且つ第５メモリ選択線ｘＳＥＬ_ａに供給される反転メモリ選択信号がローレベルになると、オン状態になる。これにより、ノードＮ２が、スイッチＭｓｗ_１及びノードＮ３を経由して、反転スイッチ７１の入力端子に、電気的に接続される。これにより、第１メモリ５１に格納されている副画素データが、反転スイッチ７１に供給される。

なお、スイッチＧｓｗ_１及びＭｓｗ_１の両方がオフ状態の場合には、副画素データが、インバータ回路８１及び８２で構成されるループを循環する。従って、第１メモリ５１は、副画素データを保持し続ける。

第１の実施形態では、第１メモリ５１がＳＲＡＭである場合を例に挙げて説明したが、本開示はこれに限定されない。第１メモリ５１の他の例は、ＤＲＡＭ（Dynamic Random Access Memory）が例示される。

図１０は、第１の実施形態の表示装置の画素の反転スイッチの回路構成を示す図である。反転スイッチ７１は、インバータ回路９１と、Ｎチャネルトランジスタ９２及び９５と、Ｐチャネルトランジスタ９３及び９４と、を含む。

インバータ回路９１の入力端子、Ｐチャネルトランジスタ９４のゲート端子及びＮチャネルトランジスタ９５のゲート端子は、ノードＮ４に接続されている。ノードＮ４は、反転スイッチ７１の入力ノードであり、第１メモリ５１〜第４メモリ５４のノードＮ３に電気的に接続されている。ノードＮ４には、第１メモリ５１、第２メモリ５２、第３メモリ５３又は第４メモリ５４から副画素データが供給される。インバータ回路９１は、高電位側の電源供給線ＶＤＤ及び低電位側の電源供給線ＶＳＳから供給される電力を使用して、動作する。

Ｎチャネルトランジスタ９２のソース及びドレインの内の一方は、第２表示信号線ｘＦＲＰ_１に電気的に接続されている。Ｎチャネルトランジスタ９２のソース及びドレインの内の他方は、ノードＮ５に電気的に接続されている。

Ｐチャネルトランジスタ９３のソース及びドレインの内の一方は、表示信号線ＦＲＰ_１に電気的に接続されている。Ｐチャネルトランジスタ９３のソース及びドレインの内の他方は、ノードＮ５に電気的に接続されている。

Ｐチャネルトランジスタ９４のソース及びドレインの内の一方は、第２表示信号線ｘＦＲＰ_１に電気的に接続されている。Ｐチャネルトランジスタ９４のソース及びドレインの内の他方は、ノードＮ５に電気的に接続されている。

Ｎチャネルトランジスタ９５のソース及びドレインの内の一方は、表示信号線ＦＲＰ_１に電気的に接続されている。Ｎチャネルトランジスタ９５のソース及びドレインの内の他方は、ノードＮ５に電気的に接続されている。

ノードＮ５は、反転スイッチ７１の出力ノードであり、画素電極１５に電気的に接続されている。

第１メモリ５１、第２メモリ５２、第３メモリ５３又は第４メモリ５４から供給される副画素データがハイレベルである場合には、インバータ回路９１の出力信号は、ローレベルになる。インバータ回路９１の出力信号がローレベルであると、Ｎチャネルトランジスタ９２はオフ状態になり、Ｐチャネルトランジスタ９３はオン状態になる。

また、第１メモリ５１、第２メモリ５２、第３メモリ５３又は第４メモリ５４から供給される副画素データがハイレベルである場合には、Ｐチャネルトランジスタ９４はオフ状態になり、Ｎチャネルトランジスタ９５はオン状態になる。

従って、第１メモリ５１、第２メモリ５２、第３メモリ５３又は第４メモリ５４から供給される副画素データがハイレベルである場合には、表示信号線ＦＲＰ_１に供給される表示信号が、Ｐチャネルトランジスタ９３及びＮチャネルトランジスタ９５を介して、画素電極１５に供給される。

表示信号線ＦＲＰ_１に供給される表示信号は、第２選択クロック信号ＣＬＫ−ＳＥＬ_２に同期して、反転する。共通電極２３に供給されるコモン電位も、第２選択クロック信号ＣＬＫ−ＳＥＬ_２に同期して、表示信号と同相で、反転する。表示信号とコモン電位とが同相である場合、液晶ＬＱは、電圧が印加されないので、液晶分子の方向が変化しない。これにより、画素は、黒表示（反射光を透過させない状態）となる。これにより、表示装置１は、コモン反転駆動方式を実現することができる。

第１メモリ５１、第２メモリ５２、第３メモリ５３又は第４メモリ５４から供給される副画素データがローレベルである場合には、インバータ回路９１の出力信号は、ハイレベルになる。インバータ回路９１の出力信号がハイレベルであると、Ｎチャネルトランジスタ９２はオン状態になり、Ｐチャネルトランジスタ９３はオフ状態になる。

また、第１メモリ５１、第２メモリ５２、第３メモリ５３又は第４メモリ５４から供給される副画素データがローレベルである場合には、Ｐチャネルトランジスタ９４はオン状態になり、Ｎチャネルトランジスタ９５はオフ状態になる。

従って、第１メモリ５１、第２メモリ５２、第３メモリ５３又は第４メモリ５４から供給される副画素データがローレベルである場合には、第２表示信号線ｘＦＲＰ_１に供給される反転表示信号が、Ｎチャネルトランジスタ９２及びＰチャネルトランジスタ９４を介して、画素電極１５に供給される。

第２表示信号線ｘＦＲＰ_１に供給される反転表示信号は、第２選択クロック信号ＣＬＫ−ＳＥＬ_２に同期して、反転する。共通電極２３に供給されるコモン電位は、第２選択クロック信号ＣＬＫ−ＳＥＬ_２に同期して、表示信号と異相で、反転する。表示信号とコモン電位とが異相である場合、液晶ＬＱは、電圧が印加されるので、液晶分子の方向が変化する。これにより、画素は、白表示（反射光を透過させる状態）となる。これにより、表示装置１は、コモン反転駆動方式を実現することができる。

［第１の動作例］
図１１は、第１の実施形態の表示装置の動作タイミングを示すタイミング図である。図１２は、第１の実施形態の表示装置で順次表示される画像を示す図である。

図１１の全体に亘って、タイミングコントローラ４ｂは、設定レジスタ４ｃの値に基づいて、第２分周クロック信号ＣＬＫ−Ｘ_１を選択するための制御信号Ｓｉｇ_６を、第１セレクタ３２−１に出力する。これにより、第１セレクタ３２−１は、第２分周クロック信号ＣＬＫ−Ｘ_１を、第１選択クロック信号ＣＬＫ−ＳＥＬ_１として選択する。従って、第１選択クロック信号ＣＬＫ−ＳＥＬ_１の周波数は、基準クロック信号ＣＬＫの周波数の１／２である。第１セレクタ３２−１は、第１選択クロック信号ＣＬＫ−ＳＥＬ_１を、メモリ選択回路８及び光源選択回路３３に出力する。

また、タイミングコントローラ４ｂは、設定レジスタ４ｃの値に基づいて、第４分周クロック信号ＣＬＫ−Ｘ_３を選択するための制御信号Ｓｉｇ_７を、第２セレクタ３２−２に出力する。これにより、第２セレクタ３２−２は、第４分周クロック信号ＣＬＫ−Ｘ_３を、第２選択クロック信号ＣＬＫ−ＳＥＬ_２として選択する。従って、第２選択クロック信号ＣＬＫ−ＳＥＬ_２の周波数は、基準クロック信号ＣＬＫの周波数の１／８である。第２セレクタ３２−２は、第２選択クロック信号ＣＬＫ−ＳＥＬ_２を、共通電極駆動回路６及び反転駆動回路７に出力する。共通電極駆動回路６は、第２選択クロック信号ＣＬＫ−ＳＥＬ_２に同期して反転するコモン電位を、共通電極２３に供給する。

タイミングｔ_１０からタイミングｔ_１３までは、各画素ＳＰｉｘの第１メモリ５１〜第３メモリ５３への副画素データの書き込み期間である。

タイミングｔ_１０において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ_５を、ゲート線選択回路１０内のスイッチＳＷ_４に出力する。スイッチＳＷ_４は、ゲート線駆動回路９の出力端子と、第１ゲート線ＧＣＬ_ａと、を電気的に接続する。ゲート線駆動回路９は、ゲート信号を、第１ゲート線ＧＣＬ_ａに出力する。第１ゲート線ＧＣＬ_ａにハイレベルのゲート信号が供給されると、当該行に属する画素ＳＰｉｘの各々の第１メモリ５１が、副画素データの書き込み先として選択される。

また、タイミングｔ_１０において、ソース線駆動回路５は、画像データＡ１（Ｒ）を構成する行の画素データを、ソース線ＳＧＬに出力する。これにより、当該行に属する画素ＳＰｉｘの第１メモリ５１には、画像データＡ１（Ｒ）を構成する行の画素データが、夫々書き込まれる。

また、タイミングｔ_１０からタイミングｔ_１１までに亘って、かかる動作が第１行〜第Ｍ行まで線順次により実施される。これにより、全画素ＳＰｉｘの第１メモリ５１には、画像データＡ１（Ｒ）が書き込まれ、保存される。

また、タイミングｔ_１１からタイミングｔ_１２までに亘って、上記と同様の動作が第２ゲート線ＧＣＬ_ｂ及び画像データＢ１（Ｇ）との関係で実施される。これにより、全画素ＳＰｉｘの第２メモリ５２には、画像データＢ１（Ｇ）が書き込まれ、保存される。

また、タイミングｔ_１２からタイミングｔ_１３までに亘って、上記と同様の動作が第３ゲート線ＧＣＬ_ｃ及び画像データＣ１（Ｂ）との関係で実施される。これにより、全画素ＳＰｉｘの第３メモリ５３には、画像データＣ１（Ｂ）が書き込まれ、保存される。

タイミングｔ_１４からタイミングｔ_２２までは、３つの画像データＡ１（Ｒ）、Ｂ１（Ｇ）及びＣ１（Ｂ）に基づく３つの画像（フレーム）を順次切り替えて表示するカラー表示（カラー静止画像表示）期間である。

タイミングｔ_１４において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ_２を、メモリ選択回路８内のスイッチＳＷ_２に出力する。スイッチＳＷ_２は、タイミングコントローラ４ｂから供給される第１の値の制御信号Ｓｉｇ_２に基づいて、オン状態になる。これにより、第１選択クロック信号ＣＬＫ−ＳＥＬ_１が、ラッチ７２に供給される。

また、タイミングｔ_１４において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ_３を、メモリ選択回路８内のスイッチＳＷ_３に出力する。スイッチＳＷ_３は、ラッチ７２の出力端子と、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第１メモリ選択線ＳＥＬ_ａと、を電気的に接続する。これにより、メモリ選択信号が、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第１メモリ選択線ＳＥＬ_ａに供給される。

各々の第１メモリ選択線ＳＥＬ_ａに接続されている各第１メモリ５１は、画像データＡ１（Ｒ）を構成する画素データを、反転スイッチ７１に出力する。これにより、タイミングｔ_１４において、表示装置１は、画像データＡ１（Ｒ）に基づく画像を表示する。

また、タイミングｔ_１４において、タイミングコントローラ４ｂは、光源３５_Ｒを選択するように、光源選択回路３３を制御する。光源選択回路３３は、光源３５_Ｒを駆動するように、光源駆動回路３４を制御する。光源駆動回路３４は、駆動電流を光源３５_Ｒに出力する。これにより、光源３５_Ｒは、赤（Ｒ）の光を導光板３６に出射する。導光板３６に出射された赤（Ｒ）の光は、画素電極１５に向けられる。画素電極１５によって反射された赤（Ｒ）の光は、観察者の目に到達する。

図１２を参照すると、タイミングｔ_１４において、全画素ＳＰｉｘは、画像データＡ１（Ｒ）に基づく画像を表示する。そして、光源３５_Ｒは、赤（Ｒ）の光を出射する。これにより、表示装置１は、画像データＡ１（Ｒ）に基づく画像を赤（Ｒ）の光で照射した、赤（Ｒ）の画像ＩＭ１（Ｒ）を表示する。赤（Ｒ）の画像ＩＭ１（Ｒ）は、観察者の目に到達する。

再び図１１を参照すると、タイミングｔ_１５において、タイミングコントローラ４ｂは、第２の値の制御信号Ｓｉｇ_３を、メモリ選択回路８内のスイッチＳＷ_３に出力する。スイッチＳＷ_３は、ラッチ７２の出力端子と、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第２メモリ選択線ＳＥＬ_ｂと、を電気的に接続する。これにより、メモリ選択信号が、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第２メモリ選択線ＳＥＬ_ｂに供給される。

各々の第２メモリ選択線ＳＥＬ_ｂに接続されている各第２メモリ５２は、画像データＢ１（Ｇ）を構成する画素データを、反転スイッチ７１に出力する。これにより、タイミングｔ_１５において、表示装置１は、画像データＢ１（Ｇ）に基づく画像を表示する。

また、タイミングｔ_１５において、タイミングコントローラ４ｂは、光源３５_Ｇを選択するように、光源選択回路３３を制御する。光源選択回路３３は、光源３５_Ｇを駆動するように、光源駆動回路３４を制御する。光源駆動回路３４は、駆動電流を光源３５_Ｇに出力する。これにより、光源３５_Ｇは、緑（Ｇ）の光を導光板３６に出射する。導光板３６に出射された緑（Ｇ）の光は、画素電極１５に向けられる。画素電極１５によって反射された緑（Ｇ）の光は、観察者の目に到達する。

再び図１２を参照すると、タイミングｔ_１５において、全画素ＳＰｉｘは、画像データＢ１（Ｇ）に基づく画像を表示する。そして、光源３５_Ｇは、緑（Ｇ）の光を出射する。これにより、表示装置１は、画像データＢ１（Ｇ）に基づく画像を緑（Ｇ）の光で照射した、緑（Ｇ）の画像ＩＭ１（Ｇ）を表示する。緑（Ｇ）の画像ＩＭ１（Ｇ）は、観察者の目に到達する。

再び図１１を参照すると、タイミングｔ_１７において、タイミングコントローラ４ｂは、第３の値の制御信号Ｓｉｇ_３を、メモリ選択回路８内のスイッチＳＷ_３に出力する。スイッチＳＷ_３は、ラッチ７２の出力端子と、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第３メモリ選択線ＳＥＬ_ｃと、を電気的に接続する。これにより、メモリ選択信号が、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第３メモリ選択線ＳＥＬ_ｃに供給される。

各々の第３メモリ選択線ＳＥＬ_ｃに接続されている各第３メモリ５３は、画像データＣ１（Ｂ）を構成する画素データを、反転スイッチ７１に出力する。これにより、タイミングｔ_１７において、表示装置１は、画像データＣ１（Ｂ）に基づく画像を表示する。

また、タイミングｔ_１７において、タイミングコントローラ４ｂは、光源３５_Ｂを選択するように、光源選択回路３３を制御する。光源選択回路３３は、光源３５_Ｂを駆動するように、光源駆動回路３４を制御する。光源駆動回路３４は、駆動電流を光源３５_Ｂに出力する。これにより、光源３５_Ｂは、青（Ｂ）の光を導光板３６に出射する。導光板３６に出射された青（Ｂ）の光は、画素電極１５に向けられる。画素電極１５によって反射された青（Ｂ）の光は、観察者の目に到達する。

再び図１２を参照すると、タイミングｔ_１７において、全画素ＳＰｉｘは、画像データＣ１（Ｂ）に基づく画像を表示する。そして、光源３５_Ｂは、青（Ｂ）の光を出射する。これにより、表示装置１は、画像データＣ１（Ｂ）に基づく画像を青（Ｂ）の光で照射した、青（Ｂ）の画像ＩＭ１（Ｂ）を表示する。青（Ｂ）の画像ＩＭ１（Ｂ）は、観察者の目に到達する。

このように、表示装置１は、タイミングｔ_１４からタイミングｔ_１７において、画像ＩＭ１（Ｒ）、ＩＭ１（Ｇ）及びＩＭ１（Ｂ）を、順次表示する。従って、観察者は、画像ＩＭ１（Ｒ）、ＩＭ１（Ｇ）及びＩＭ１（Ｂ）を混色した、カラー画像ＩＭ１を視認できる。

ところで、再び図１１を参照すると、タイミングｔ_１６からタイミングｔ_１７において、全画素ＳＰｉｘの第４メモリ５４への画像データの書き込みが行われる。タイミングｔ_１６からタイミングｔ_１７においては、全画素ＳＰｉｘの第２メモリ５２及び第３メモリ５３に格納された画像データに基づく画像ＩＭ１（Ｇ）及びＩＭ１（Ｂ）が表示されているが、第４メモリ５４は参照されていない。従って、タイミングｔ_１６からタイミングｔ_１７において、第４メモリ５４への画像データの書き込みが可能である。

タイミングｔ_１６において、タイミングコントローラ４ｂは、第４の値の制御信号Ｓｉｇ_５を、ゲート線選択回路１０内のスイッチＳＷ_４に出力する。スイッチＳＷ_４は、ゲート線駆動回路９の出力端子と、第４ゲート線ＧＣＬ_ｄと、を電気的に接続する。ゲート線駆動回路９は、ゲート信号を、第４ゲート線ＧＣＬ_ｄに出力する。第４ゲート線ＧＣＬ_ｄにハイレベルのゲート信号が供給されると、当該行に属する画素ＳＰｉｘの各々の第４メモリ５４が、副画素データの書き込み先として選択される。

また、タイミングｔ_１６において、ソース線駆動回路５は、画像データＤを構成する行の画素データを、ソース線ＳＧＬに出力する。これにより、当該行に属する画素ＳＰｉｘの第４メモリ５４には、画像データＤを構成する行の画素データが、夫々書き込まれる。

また、タイミングｔ_１６からタイミングｔ_１８までに亘って、かかる動作が第１行〜第Ｍ行まで線順次により実施される。これにより、全画素ＳＰｉｘの第４メモリ５４には、画像データＤが書き込まれ、保存される。

タイミングｔ_１８からタイミングｔ_２２までのカラー表示動作は、タイミングｔ_１４からタイミングｔ_１８までのカラー表示動作と同様であるので、説明を省略する。

タイミングｔ_１４からタイミングｔ_２２までの期間では、第１メモリ５１→第２メモリ５２→第３メモリ５３→第１メモリ５１→第２メモリ５２→第３メモリ５３という順序で、メモリが参照される。従って、表示装置１は、タイミングｔ_１４からタイミングｔ_２２までの期間では、画像ＩＭ１（Ｒ）→画像ＩＭ１（Ｇ）→画像ＩＭ１（Ｂ）→画像ＩＭ１（Ｒ）→画像ＩＭ１（Ｇ）→画像ＩＭ１（Ｂ）という順序で、画像を表示する。

タイミングｔ_２２からタイミングｔ_２６までは、画像データＤに基づく画像を表示するモノクロ表示（モノクロ静止画像表示）期間である。

タイミングｔ_２２において、タイミングコントローラ４ｂは、ローレベルの表示切替信号Ｓｉｇ_８をインバータ７３に出力する。インバータ７３は、ハイレベルの信号を、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第４メモリ選択線ＳＥＬ_ｄに出力する。これにより、メモリ選択信号が、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第４メモリ選択線ＳＥＬ_ｄに供給される。

各々の第４メモリ選択線ＳＥＬ_ｄに接続されている各第４メモリ５４は、画像データＤを構成する画素データを、反転スイッチ７１に出力する。これにより、タイミングｔ_２２において、表示装置１は、画像データＤに基づく画像を表示する。

また、タイミングｔ_２２において、タイミングコントローラ４ｂは、いずれの光源３５_Ｒ、３５_Ｇ及び３５_Ｂも選択しないように、光源選択回路３３を制御する。光源選択回路３３は、いずれの光源３５_Ｒ、３５_Ｇ及び３５_Ｂも駆動しないように、光源駆動回路３４を制御する。光源駆動回路３４は、駆動電流をいずれの光源３５_Ｒ、３５_Ｇ及び３５_Ｂにも出力しない。これにより、光源３５_Ｒ、３５_Ｇ及び３５_Ｂは、いずれも光を出射しない。そして、表示面１ａから入射した外部光が、画素電極１５によって反射され、観察者の目に到達する。

再び図１２を参照すると、タイミングｔ_２２において、全画素ＳＰｉｘは、画像データＤに基づく画像を表示する。そして、光源３５_Ｒ、３５_Ｇ及び３５_Ｂは、いずれも光を出射しない。これにより、表示装置１は、画像データＤに基づく画像を外部光で照射した、モノクロの画像ＩＭｍを表示する。モノクロの画像ＩＭｍは、観察者の目に到達する。従って、観察者は、モノクロの画像ＩＭｍを視認できる。

タイミングｔ_１８からタイミングｔ_２６までの期間では、第１メモリ５１→第２メモリ５２→第３メモリ５３→第４メモリ５４という順序で、メモリが参照される。従って、表示装置１は、タイミングｔ_１８からタイミングｔ_２６までの期間では、画像ＩＭ１（Ｒ）→画像ＩＭ１（Ｇ）→画像ＩＭ１（Ｂ）→画像ＩＭｍという順序で、画像を表示する。

ところで、再び図１１を参照すると、タイミングｔ_２０からタイミングｔ_２５において、全画素ＳＰｉｘの第１メモリ５１〜第３メモリ５３への画像データの書き込みが行われる。タイミングｔ_２０からタイミングｔ_２２においては、全画素ＳＰｉｘの第２メモリ５２及び第３メモリ５３に格納された画像データＢ１（Ｇ）及びＣ１（Ｂ）に基づく画像ＩＭ１（Ｇ）及びＩＭ１（Ｂ）が表示されているが、第１メモリ５１は参照されていない。従って、タイミングｔ_２０からタイミングｔ_２２においては、第１メモリ５１への画像データの書き込みが可能である。

また、タイミングｔ_２２からタイミングｔ_２５においては、全画素ＳＰｉｘの第４メモリ５４に格納された画像データＤに基づく画像ＩＭｍが表示されているが、第２メモリ５２〜第３メモリ５３は参照されていない。従って、タイミングｔ_２２からタイミングｔ_２５においては、第２メモリ５２〜第３メモリ５３への画像データの書き込みが可能である。

タイミングｔ_２０において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ_５を、ゲート線選択回路１０内のスイッチＳＷ_４に出力する。スイッチＳＷ_４は、ゲート線駆動回路９の出力端子と、第１ゲート線ＧＣＬ_ａと、を電気的に接続する。ゲート線駆動回路９は、ゲート信号を、第１ゲート線ＧＣＬ_ａに出力する。第１ゲート線ＧＣＬ_ａにハイレベルのゲート信号が供給されると、当該行に属する画素ＳＰｉｘの各々の第１メモリ５１が、副画素データの書き込み先として選択される。

また、タイミングｔ_２０において、ソース線駆動回路５は、画像データＡ２（Ｒ）を構成する行の画素データを、ソース線ＳＧＬに出力する。これにより、当該行に属する画素ＳＰｉｘの各々の第１メモリ５１には、画像データＡ２（Ｒ）を構成する行の画素データが、夫々書き込まれる。

また、タイミングｔ_２０からタイミングｔ_２３までに亘って、かかる動作が第１行〜第Ｍ行まで線順次により実施される。これにより、全画素ＳＰｉｘの第１メモリ５１には、画像データＡ２（Ｒ）が書き込まれ、保存される。

また、タイミングｔ_２３からタイミングｔ_２４までに亘って、上記と同様の動作が第２ゲート線ＧＣＬ_ｂ及び画像データＢ２（Ｇ）との関係で実施される。これにより、全画素ＳＰｉｘの第２メモリ５２には、画像データＢ２（Ｇ）が書き込まれ、保存される。

また、タイミングｔ_２４からタイミングｔ_２５までに亘って、上記と同様の動作が第３ゲート線ＧＣＬ_ｃ及び画像データＣ２（Ｂ）との関係で実施される。これにより、全画素ＳＰｉｘの第３メモリ５３には、画像データＣ２（Ｂ）が書き込まれ、保存される。

タイミングｔ_２６からタイミングｔ_２９までは、３つの画像データＡ２（Ｒ）、Ｂ２（Ｇ）及びＣ２（Ｂ）に基づく３つの画像（フレーム）を順次切り替えて表示するカラー表示（カラー静止画像表示）期間である。

タイミングｔ_２６において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ_２を、メモリ選択回路８内のスイッチＳＷ_２に出力する。スイッチＳＷ_２は、タイミングコントローラ４ｂから供給される第１の値の制御信号Ｓｉｇ_２に基づいて、オン状態になる。これにより、第１選択クロック信号ＣＬＫ−ＳＥＬ_１が、ラッチ７２に供給される。

また、タイミングｔ_２６において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ_３を、メモリ選択回路８内のスイッチＳＷ_３に出力する。スイッチＳＷ_３は、ラッチ７２の出力端子と、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第１メモリ選択線ＳＥＬ_ａと、を電気的に接続する。これにより、メモリ選択信号が、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第１メモリ選択線ＳＥＬ_ａに供給される。

各々の第１メモリ選択線ＳＥＬ_ａに接続されている各第１メモリ５１は、画像データＡ２（Ｒ）を構成する画素データを、反転スイッチ７１に出力する。これにより、タイミングｔ_２６において、表示装置１は、画像データＡ２（Ｒ）に基づく画像を表示する。

また、タイミングｔ_２６において、タイミングコントローラ４ｂは、光源３５_Ｒを選択するように、光源選択回路３３を制御する。光源選択回路３３は、光源３５_Ｒを駆動するように、光源駆動回路３４を制御する。光源駆動回路３４は、駆動電流を光源３５_Ｒに出力する。これにより、光源３５_Ｒは、赤（Ｒ）の光を導光板３６に出射する。導光板３６に出射された赤（Ｒ）の光は、画素電極１５に向けられる。画素電極１５によって反射された赤（Ｒ）の光は、観察者の目に到達する。

これにより、表示装置１は、画像データＡ２（Ｒ）に基づく画像を赤（Ｒ）の光で照射した、赤（Ｒ）の画像を表示する。赤（Ｒ）の画像は、観察者の目に到達する。

タイミングｔ_２７において、タイミングコントローラ４ｂは、第２の値の制御信号Ｓｉｇ_３を、メモリ選択回路８内のスイッチＳＷ_３に出力する。スイッチＳＷ_３は、ラッチ７２の出力端子と、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第２メモリ選択線ＳＥＬ_ｂと、を電気的に接続する。これにより、メモリ選択信号が、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第２メモリ選択線ＳＥＬ_ｂに供給される。

各々の第２メモリ選択線ＳＥＬ_ｂに接続されている各第２メモリ５２は、画像データＢ２（Ｇ）を構成する画素データを、反転スイッチ７１に出力する。これにより、タイミングｔ_２７において、表示装置１は、画像データＢ２（Ｇ）に基づく画像を表示する。

また、タイミングｔ_２７において、タイミングコントローラ４ｂは、光源３５_Ｇを選択するように、光源選択回路３３を制御する。光源選択回路３３は、光源３５_Ｇを駆動するように、光源駆動回路３４を制御する。光源駆動回路３４は、駆動電流を光源３５_Ｇに出力する。これにより、光源３５_Ｇは、緑（Ｇ）の光を導光板３６に出射する。導光板３６に出射された緑（Ｇ）の光は、画素電極１５に向けられる。画素電極１５によって反射された緑（Ｇ）の光は、観察者の目に到達する。

これにより、表示装置１は、画像データＢ２（Ｇ）に基づく画像を緑（Ｇ）の光で照射した、緑（Ｇ）の画像を表示する。緑（Ｇ）の画像は、観察者の目に到達する。

タイミングｔ_２８において、タイミングコントローラ４ｂは、第３の値の制御信号Ｓｉｇ_３を、メモリ選択回路８内のスイッチＳＷ_３に出力する。スイッチＳＷ_３は、ラッチ７２の出力端子と、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第３メモリ選択線ＳＥＬ_ｃと、を電気的に接続する。これにより、メモリ選択信号が、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第３メモリ選択線ＳＥＬ_ｃに供給される。

各々の第３メモリ選択線ＳＥＬ_ｃに接続されている各第３メモリ５３は、画像データＣ２（Ｂ）を構成する画素データを、反転スイッチ７１に出力する。これにより、タイミングｔ_２８において、表示装置１は、画像データＣ２（Ｂ）に基づく画像を表示する。

また、タイミングｔ_２８において、タイミングコントローラ４ｂは、光源３５_Ｂを選択するように、光源選択回路３３を制御する。光源選択回路３３は、光源３５_Ｂを駆動するように、光源駆動回路３４を制御する。光源駆動回路３４は、駆動電流を光源３５_Ｂに出力する。これにより、光源３５_Ｂは、青（Ｂ）の光を導光板３６に出射する。導光板３６に出射された青（Ｂ）の光は、画素電極１５に向けられる。画素電極１５によって反射された青（Ｂ）の光は、観察者の目に到達する。

これにより、表示装置１は、画像データＣ２（Ｂ）に基づく画像を青（Ｂ）の光で照射した、青（Ｂ）の画像を表示する。青（Ｂ）の画像は、観察者の目に到達する。

このように、表示装置１は、タイミングｔ_２６からタイミングｔ_２８において、赤（Ｒ）の画像、緑（Ｇ）の画像及び青（Ｂ）の画像を、順次表示する。従って、観察者は、赤（Ｒ）の画像、緑（Ｇ）の画像及び青（Ｂ）の画像を混色した、カラー画像を視認できる。

タイミングｔ_２２からタイミングｔ_２９までの期間では、第４メモリ５４→第１メモリ５１→第２メモリ５２→第３メモリ５３という順序で、メモリが参照される。従って、表示装置１は、タイミングｔ_２２からタイミングｔ_２９までの期間では、画像Ｉｍｍ→画像ＩＭ２（Ｒ）→画像ＩＭ２（Ｇ）→画像ＩＭ２（Ｂ）という順序で、画像を表示する。

タイミングｔ_２９以降のカラー表示動作は、タイミングｔ_２６からタイミングｔ_２８までのカラー表示動作と同様であるので、説明を省略する。

表示装置１は、各色（赤（Ｒ）、緑（Ｇ）又は青（Ｂ））画像を表示する時間（例えば、タイミングｔ_１４からタイミングｔ_１５まで、タイミングｔ_１５からタイミングｔ_１６まで等）の全体に亘って、光源３５_Ｒ、３５_Ｇ又は３５_Ｂに光を出射させることができる。従って、各色（赤（Ｒ）、緑（Ｇ）又は青（Ｂ））画像を表示する時間（例えば、タイミングｔ_１４からタイミングｔ_１８まで、タイミングｔ_１８からタイミングｔ_２２まで等）の全体に亘って、光源３５_Ｒ、３５_Ｇ又は３５_Ｂに光を出射させることができる。これにより、表示装置１は、画像の輝度の低下を抑制できる。従って、表示装置１は、光源の輝度を高くする必要がない。これにより、表示装置１は、消費電力を抑制することができる。

また、表示装置１は、モノクロ画像を表示する時間（例えば、タイミングｔ_２２からタイミングｔ_２６まで）の全体に亘って、光源３５_Ｒ、３５_Ｇ及び３５_Ｂに光を出射させない。これにより、表示装置１は、モノクロ画像を表示する時間では、消費電力を抑制できる。表示装置１の１つの適用例として、電子棚札が例示される。電子棚札では、商品説明をカラー画像で行い、価格表示をモノクロ画像で行うといった利用態様が考えられる。表示装置１は、このような利用態様において、消費電力を抑制することができる。

換言すると、表示装置１は、輝度を高くすることができる。このことについて、比較例と対比して説明する。

［比較例］
図１３（ａ）は、比較例の画素を示す図である。画素２００は、赤（Ｒ）の副画素２０１_Ｒ（副画素電極２０２_Ｒ）と、青（Ｂ）の副画素２０１_Ｂ（副画素電極２０２_Ｂ）と、緑（Ｇ）の副画素２０１_Ｇ（副画素電極２０２_Ｇ）と、を含む。副画素電極２０２_Ｒ、２０２_Ｂ及び２０２_Ｇの各々の面積は、画素２００の面積の１／３以下である。その理由は、画素２００が３個の副画素電極２０２_Ｒ、２０２_Ｂ及び２０２_Ｇを含み、更に、副画素電極２０２_Ｒと副画素電極２０２_Ｂとの間及び副画素電極２０２_Ｂと副画素電極２０２_Ｇとの間に、間隙が必要であるからである。一方、図１３（ｂ）で示すように、第１の実施形態の画素電極１５の面積は、画素領域Ｐｉｘの面積に概ね近い。

従って、第１の実施形態の表示装置１は、各色（赤（Ｒ）、緑（Ｇ）又は青（Ｂ））画像を、比較例の概ね３倍以上の面積で表示できるので、比較例よりも高輝度で画像を表示できる。

図１４は、別の比較例の動作タイミングを示すタイミング図である。具体的には、当該比較例は、本願実施例と同じ大きさの反射型の画素電極を有しており、ゲート線によって画素スイッチがオンとなることで当該画素電極が信号線に接続され、画素信号が書き込まれる。このように、図１４に示される別の比較例は、画素電極の大きさは本実施形態と同じであるが、各画素電極に画素信号を書き込むための書き込み期間が必要となる。以下に図１４に沿って具体的に当該別の実施例の駆動を説明する。図１４に示す如く、当該画素電極が垂直同期信号ＶＳＹＮＣの１周期は、フィールド同期信号ＦＳＹＮＣの３周期を含む。フィールド同期信号ＦＳＹＮＣの１周期は、赤（Ｒ）、緑（Ｇ）又は青（Ｂ）の画像データの書込み期間及び表示期間を含む。

フィールド同期信号ＦＳＹＮＣがハイレベルのタイミングｔ_５１において、赤（Ｒ）の画像データの副画素への書込みが開始される。タイミングｔ_５２において、赤（Ｒ）の光源の発光が開始される。タイミングｔ_５１からタイミングｔ_５２までの期間が、赤（Ｒ）の画像データの書込み期間２１１である。

フィールド同期信号ＦＳＹＮＣがハイレベルのタイミングｔ_５３において、赤（Ｒ）の光源の発光が終了する。タイミングｔ_５２からタイミングｔ_５３までの期間が、赤（Ｒ）の画像表示期間２１２である。

フィールド同期信号ＦＳＹＮＣがハイレベルのタイミングｔ_５３において、緑（Ｇ）の画像データの副画素への書込みが開始される。タイミングｔ_５４において、緑（Ｇ）の光源の発光が開始される。タイミングｔ_５３からタイミングｔ_５４までの期間が、緑（Ｇ）の画像データの書込み期間２１３である。

フィールド同期信号ＦＳＹＮＣがハイレベルのタイミングｔ_５５において、緑（Ｇ）の光源の発光が終了する。タイミングｔ_５４からタイミングｔ_５５までの期間が、緑（Ｇ）の画像表示期間２１４である。

フィールド同期信号ＦＳＹＮＣがハイレベルのタイミングｔ_５５において、青（Ｂ）の画像データの副画素への書込みが開始される。タイミングｔ_５６において、青（Ｂ）の光源の発光が開始される。タイミングｔ_５５からタイミングｔ_５６までの期間が、青（Ｂ）の画像データの書込み期間２１５である。

フィールド同期信号ＦＳＹＮＣがハイレベルのタイミングｔ_５７において、青（Ｂ）の光源の発光が終了する。タイミングｔ_５６からタイミングｔ_５７までの期間が、青（Ｂ）の画像表示期間２１６である。

比較例では、フィールド同期信号ＦＳＹＮＣの１周期の概ね半分の期間が、画像データの書込み期間であり、概ね半分の期間が、画像表示期間である。

一方、図１１で示したように、第１の実施形態の表示装置１は、タイミングｔ_１４からタイミングｔ_１４までの期間に、赤（Ｒ）の光源３５_Ｒを点灯させて、赤（Ｒ）の画像を表示する。また、表示装置１は、タイミングｔ_１５からタイミングｔ_１７までの期間に、緑（Ｇ）の光源３５_Ｇを点灯させて、緑（Ｇ）の画像を表示する。また、表示装置１は、タイミングｔ_１７からタイミングｔ_１８までの期間に、青（Ｂ）の光源３５_Ｂを点灯させて、青（Ｂ）の画像を表示する。

つまり、表示装置１は、各色（赤（Ｒ）、緑（Ｇ）又は青（Ｂ））画像を、比較例の概ね２倍の期間表示できる。

以上により、表示装置１は、比較例よりも高輝度で画像を表示できる。

また、図３に示した画素ＳＰｉｘ（画素電極１５）の面積を、図１３に示した副画素電極２０２_Ｒ、２０２_Ｂ及び２０２_Ｇの各々の面積と同じにした場合には、概ね３倍の高精細化が可能である。

［第２の動作例］
第１の動作例で説明したように、表示装置１は、第１メモリ５１〜第４メモリ５４の内の１つのメモリに格納されている画像データに基づく画像を表示している間に、第１メモリ５１〜第４メモリ５４の内の他の１つのメモリに画像データを格納できる。表示装置１は、このことを利用して、カラーアニメーション表示（カラー動画像表示）を行うことができる。

図１５は、第１の実施形態の表示装置で順次表示される画像を示す図である。

図１５を参照すると、タイミングｔ_４０において、全画素ＳＰｉｘは、画像データＡ１（Ｒ）に基づく画像を表示する。そして、光源３５_Ｒは、赤（Ｒ）の光を出射する。これにより、表示装置１は、画像データＡ１（Ｒ）に基づく画像を赤（Ｒ）の光で照射した、赤（Ｒ）の画像ＩＭ１（Ｒ）を表示する。赤（Ｒ）の画像ＩＭ１（Ｒ）は、観察者の目に到達する。

タイミングｔ_４１において、全画素ＳＰｉｘは、画像データＢ１（Ｇ）に基づく画像を表示する。そして、光源３５_Ｇは、緑（Ｇ）の光を出射する。これにより、表示装置１は、画像データＢ１（Ｇ）に基づく画像を緑（Ｇ）の光で照射した、緑（Ｇ）の画像ＩＭ１（Ｇ）を表示する。緑（Ｇ）の画像ＩＭ１（Ｇ）は、観察者の目に到達する。

タイミングｔ_４２において、全画素ＳＰｉｘは、画像データＣ１（Ｂ）に基づく画像を表示する。そして、光源３５_Ｂは、青（Ｂ）の光を出射する。これにより、表示装置１は、画像データＣ１（Ｂ）に基づく画像を青（Ｂ）の光で照射した、青（Ｂ）の画像ＩＭ１（Ｂ）を表示する。青（Ｂ）の画像ＩＭ１（Ｂ）は、観察者の目に到達する。

このように、表示装置１は、タイミングｔ_４０からタイミングｔ_４２において、画像ＩＭ１（Ｒ）、ＩＭ１（Ｇ）及びＩＭ１（Ｂ）を、順次表示する。従って、観察者は、画像ＩＭ１（Ｒ）、ＩＭ１（Ｇ）及びＩＭ１（Ｂ）を混色した、カラー画像ＩＭ１を視認できる。

ところで、タイミングｔ_４２からタイミングｔ_４３において、全画素ＳＰｉｘの第１メモリ５１への画像データＡ２（Ｒ）の書き込みが行われる。タイミングｔ_４２からタイミングｔ_４３においては、全画素ＳＰｉｘの第３メモリ５３に格納された画像データＣ１（Ｂ）に基づく画像ＩＭ１（Ｂ）が表示されているが、第１メモリ５１は参照されていない。従って、タイミングｔ_４２からタイミングｔ_４３において、第１メモリ５１への画像データＡ２（Ｒ）の書き込みが可能である。

タイミングｔ_４３において、全画素ＳＰｉｘは、画像データＡ２（Ｒ）に基づく画像を表示する。そして、光源３５_Ｒは、赤（Ｒ）の光を出射する。これにより、表示装置１は、画像データＡ２（Ｒ）に基づく画像を赤（Ｒ）の光で照射した、赤（Ｒ）の画像ＩＭ２（Ｒ）を表示する。赤（Ｒ）の画像ＩＭ２（Ｒ）は、観察者の目に到達する。

ところで、タイミングｔ_４３からタイミングｔ_４４において、全画素ＳＰｉｘの第２メモリ５２への画像データＢ２（Ｇ）の書き込みが行われる。タイミングｔ_４３からタイミングｔ_４４においては、全画素ＳＰｉｘの第１メモリ５１に格納された画像データＡ２（Ｒ）に基づく画像ＩＭ２（Ｒ）が表示されているが、第２メモリ５２は参照されていない。従って、タイミングｔ_４３からタイミングｔ_４４において、第２メモリ５２への画像データＢ２（Ｇ）の書き込みが可能である。

タイミングｔ_４４において、全画素ＳＰｉｘは、画像データＢ２（Ｇ）に基づく画像を表示する。そして、光源３５_Ｇは、緑（Ｇ）の光を出射する。これにより、表示装置１は、画像データＢ２（Ｇ）に基づく画像を緑（Ｇ）の光で照射した、緑（Ｇ）の画像ＩＭ２（Ｇ）を表示する。緑（Ｇ）の画像ＩＭ２（Ｇ）は、観察者の目に到達する。

ところで、タイミングｔ_４４からタイミングｔ_４５において、全画素ＳＰｉｘの第３メモリ５３への画像データＣ２（Ｂ）の書き込みが行われる。タイミングｔ_４４からタイミングｔ_４５においては、全画素ＳＰｉｘの第２メモリ５２に格納された画像データＢ２（Ｇ）に基づく画像ＩＭ２（Ｇ）が表示されているが、第３メモリ５３は参照されていない。従って、タイミングｔ_４４からタイミングｔ_４５において、第３メモリ５３への画像データＣ２（Ｂ）の書き込みが可能である。

タイミングｔ_４５において、全画素ＳＰｉｘは、画像データＣ２（Ｂ）に基づく画像を表示する。そして、光源３５_Ｂは、青（Ｂ）の光を出射する。これにより、表示装置１は、画像データＣ２（Ｂ）に基づく画像を青（Ｂ）の光で照射した、青（Ｂ）の画像ＩＭ２（Ｂ）を表示する。青（Ｇ）の画像ＩＭ２（Ｂ）は、観察者の目に到達する。

このように、表示装置１は、タイミングｔ_４３からタイミングｔ_４５において、画像ＩＭ２（Ｒ）、ＩＭ２（Ｇ）及びＩＭ２（Ｂ）を、順次表示する。従って、観察者は、画像ＩＭ２（Ｒ）、ＩＭ２（Ｇ）及びＩＭ２（Ｂ）を混色した、カラー画像ＩＭ２を視認できる。

従って、表示装置１は、カラーアニメーション表示（カラー動画像表示）を行うことができる。

［変形例］
図１６は、第１の実施形態の表示装置の画素の変形例を示す図である。画素領域Ｐｉｘは、画素ＳＰｉｘを含む。

画素ＳＰｉｘは、メモリブロック５０と、反転スイッチ７１と、を含む。メモリブロック５０は、第１メモリ５１〜第１２メモリ６２を含む。第１メモリ５１、第４メモリ５４及び第７メモリ５７は、赤（Ｒ）の画像を表示するための画素データを記憶する。第２メモリ５２、第５メモリ５５及び第８メモリ５８は、緑（Ｇ）の画像を表示するための画素データを記憶する。第３メモリ５３、第６メモリ５６及び第９メモリ５９は、青（Ｂ）の画像を表示するための画素データを記憶する。第１０メモリ６０〜第１２メモリ６２は、モノクロの画像を表示するための画素データを記憶する。

第１０メモリ６０〜第１２メモリ６２が、特定のメモリに対応する。

表示装置１が、第１メモリ５１→第２メモリ５２→第３メモリ５３という順序でメモリを参照するとともに、光源３５_Ｒ→光源３５_Ｇ→光源３５_Ｂという順序で光源を発光させることで、観察者は、第１のカラー画像を視認できる。表示装置１が、第４メモリ５４→第５メモリ５５→第６メモリ５６という順序でメモリを参照するとともに、光源３５_Ｒ→光源３５_Ｇ→光源３５_Ｂという順序で光源を発光させることで、観察者は、第２のカラー画像を視認できる。表示装置１が、第７メモリ５７→第８メモリ５８→第９メモリ５９という順序でメモリを参照するとともに、光源３５_Ｒ→光源３５_Ｇ→光源３５_Ｂという順序で光源を発光させることで、観察者は、第３のカラー画像を視認できる。

従って、表示装置１は、カラーアニメーション表示（カラー動画像表示）を行うことができる。

表示装置１は、第１の画像（観察者が、第１のカラー画像を視認）→第２の画像（観察者が、第２のカラー画像を視認）→第３の画像（観察者が、第３のカラー画像を視認）→第１の画像（観察者が、第１のカラー画像を視認）→・・・と、第１の画像〜第３の画像を繰り返し表示しても良い。

また、表示装置１は、第１０メモリ６０を参照するとともに、光源を発光させないことで、第１のモノクロ画像を表示することができる。表示装置１は、第１１メモリ６１を参照するとともに、光源を発光させないことで、第２のモノクロ画像を表示することができる。表示装置１は、第１２メモリ６２を参照するとともに、光源を発光させないことで、第３のモノクロ画像を表示することができる。

従って、表示装置１は、第１０メモリ６０→第１１メモリ６１→第１２メモリ６２という順序でメモリを参照するとともに、光源を発光させないことで、第１のモノクロ画像→第２のモノクロ画像→第３のモノクロ画像という順序で、モノクロアニメーション表示（モノクロ動画像表示）を行うことができる。

表示装置１は、第１のモノクロ画像→第２のモノクロ画像→第３のモノクロ画像→第１のモノクロ画像→・・・と、第１のモノクロ画像〜第３のモノクロ画像を繰り返し表示しても良い。

表示装置１は、第１の画像（観察者が、第１のカラー画像を視認）→第２の画像（観察者が、第２のカラー画像を視認）→第３の画像（観察者が、第３のカラー画像を視認）→第１のモノクロ画像→第２のモノクロ画像→第３のモノクロ画像→第１の画像（観察者が、第１のカラー画像を視認）→・・・と、第１の画像〜第３の画像及び第１のモノクロ画像〜第３のモノクロ画像を繰り返し表示しても良い。

［適用例］
図１７は、第１の実施形態の表示装置の適用例を示す図である。図１７は、表示装置１を電子棚札に適用した例を示す図である。

図１７に示すように、表示装置１Ａ、１Ｂ及び１Ｃは、それぞれ棚１０２に取り付けられている。表示装置１Ａ、１Ｂ及び１Ｃの各々は、上述した表示装置１と同様の構成を有する。表示装置１Ａ、１Ｂ及び１Ｃは、床面１０３からの高さが互いに異なって設置され、且つ、パネル傾斜角度が互いに異なるように設置されている。ここで、パネル傾斜角度は、表示面１ａの法線と水平方向とがなす角度である。表示装置１Ａ、１Ｂ及び１Ｃは、光源としての照明器具１００からの入射光１１０を反射することにより、画像１２０を観察者１０５側に出射する。

（第２の実施形態）
図１８は、第２の実施形態の表示装置の回路構成を示す図である。第１の実施形態と同一の構成要素については、同一の符号を付して説明を省略する。図１８では、各画素ＳＰｉｘの内の２×２個の画素ＳＰｉｘを示している。

ゲート線選択回路１０Ａは、Ｍ行の画素領域Ｐｉｘに対応して、Ｍ個のデコーダ回路３０１、３０２、・・・を含む。Ｍ個のデコーダ回路３０１、３０２、・・・は、タイミングコントローラ４ｂから供給される制御信号ＳｉｇＣによって制御される。タイミングコントローラ４ｂは、４進カウンタを有し、レジスタ設定値に基づいて、制御信号ＳｉｇＣを出力する。

Ｍ個のデコーダ回路３０１、３０２、・・・の各々は、制御信号ＳｉｇＣが「０」且つゲート線駆動回路９から供給されるゲート信号がハイレベルの場合には、ゲート信号を第１ゲート線ＧＣＬ_ａに出力する。

Ｍ個のデコーダ回路３０１、３０２、・・・の各々は、制御信号ＳｉｇＣが「１」且つゲート線駆動回路９から供給されるゲート信号がハイレベルの場合には、ゲート信号を第２ゲート線ＧＣＬ_ｂに出力する。

Ｍ個のデコーダ回路３０１、３０２、・・・の各々は、制御信号ＳｉｇＣが「２」且つゲート線駆動回路９から供給されるゲート信号がハイレベルの場合には、ゲート信号を第３ゲート線ＧＣＬ_ｃに出力する。

Ｍ個のデコーダ回路３０１、３０２、・・・の各々は、制御信号ＳｉｇＣが「３」且つゲート線駆動回路９から供給されるゲート信号がハイレベルの場合には、ゲート信号を第４ゲート線ＧＣＬ_ｄに出力する。

図１９は、第２の実施形態の表示装置のゲート線選択回路の動作タイミングを示すタイミング図である。

制御信号ＳｉｇＣが「０」であるタイミングｔ_６１からタイミングｔ_６２までの期間は、Ｍ行×Ｎ列の画素ＳＰｉｘの第１メモリ５１への画像データ書込み期間である。ゲート線駆動回路９が、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_４に基づいて、Ｍ行の内の１つの行を選択するためのゲート信号を、Ｍ個の出力端子から順次出力する。従って、Ｍ個のデコーダ回路３０１、３０２、・・・は、第１行目の第１ゲート線ＧＣＬ_ａから第Ｍ行目の第１ゲート線ＧＣＬ_ａまでに、ゲート信号を順次出力する。

制御信号ＳｉｇＣが「１」であるタイミングｔ_６２からタイミングｔ_６３までの期間は、Ｍ行×Ｎ列の画素ＳＰｉｘの第２メモリ５２への画像データ書込み期間である。ゲート線駆動回路９が、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_４に基づいて、Ｍ行の内の１つの行を選択するためのゲート信号を、Ｍ個の出力端子から順次出力する。従って、Ｍ個のデコーダ回路３０１、３０２、・・・は、第１行目の第２ゲート線ＧＣＬ_ｂから第Ｍ行目の第２ゲート線ＧＣＬ_ｂまでに、ゲート信号を順次出力する。

制御信号ＳｉｇＣが「２」であるタイミングｔ_６３からタイミングｔ_６４までの期間は、Ｍ行×Ｎ列の画素ＳＰｉｘの第３メモリ５３への画像データ書込み期間である。ゲート線駆動回路９が、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_４に基づいて、Ｍ行の内の１つの行を選択するためのゲート信号を、Ｍ個の出力端子から順次出力する。従って、Ｍ個のデコーダ回路３０１、３０２、・・・は、第１行目の第３ゲート線ＧＣＬ_ｃから第Ｍ行目の第３ゲート線ＧＣＬ_ｃまでに、ゲート信号を順次出力する。

制御信号ＳｉｇＣが「３」であるタイミングｔ_６４からタイミングｔ_６５までの期間は、Ｍ行×Ｎ列の画素ＳＰｉｘの第４メモリ５４への画像データ書込み期間である。ゲート線駆動回路９が、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_４に基づいて、Ｍ行の内の１つの行を選択するためのゲート信号を、Ｍ個の出力端子から順次出力する。従って、Ｍ個のデコーダ回路３０１、３０２、・・・は、第１行目の第４ゲート線ＧＣＬ_ｄから第Ｍ行目の第４ゲート線ＧＣＬ_ｄまでに、ゲート信号を順次出力する。

再び図１８を参照すると、メモリ選択回路８Ａは、デコーダ回路３００を含む。デコーダ回路３００は、タイミングコントローラ４ｂから供給される制御信号ＳｉｇＡ及びＳｉｇＢによって制御される。制御信号ＳｉｇＡ及びＳｉｇＢの各々は、１ビットであり、制御信号ＳｉｇＡ及びＳｉｇＢは、２ビットの信号を構成する。タイミングコントローラ４ｂは、３進カウンタを有し、レジスタ設定値に基づいて、制御信号ＳｉｇＡ及びＳｉｇＢを出力する。

デコーダ回路３００は、制御信号ＳｉｇＡ及びＳｉｇＢが「０」の場合には、メモリ選択信号を第１メモリ選択線ＳＥＬ_ａに出力する。

デコーダ回路３００は、制御信号ＳｉｇＡ及びＳｉｇＢが「１」の場合には、メモリ選択信号を第２メモリ選択線ＳＥＬ_ｂに出力する。

デコーダ回路３００は、制御信号ＳｉｇＡ及びＳｉｇＢが「２」の場合には、メモリ選択信号を第３メモリ選択線ＳＥＬ_ｃに出力する。

デコーダ回路３００は、制御信号ＳｉｇＡ及びＳｉｇＢが「３」の場合には、メモリ選択信号を第４メモリ選択線ＳＥＬ_ｄに出力する。

図２０は、第２の実施形態の表示装置のメモリ選択回路の動作タイミングを示すタイミング図である。

制御信号ＳｉｇＡ及びＳｉｇＢが「３」であるタイミングｔ_７１からタイミングｔ_７２までの期間は、Ｍ行×Ｎ列の画素ＳＰｉｘの第４メモリ５４の選択期間である。デコーダ回路３００は、第１行目から第Ｍ行目までの第４メモリ選択線ＳＥＬ_ｄに、メモリ選択信号を出力する。これにより、表示装置１は、モノクロ画像を表示する。

制御信号ＳｉｇＡ及びＳｉｇＢが「０」であるタイミングｔ_７２からタイミングｔ_７３までの期間は、Ｍ行×Ｎ列の画素ＳＰｉｘの第１メモリ５１の選択期間である。デコーダ回路３００は、第１行目から第Ｍ行目までの第１メモリ選択線ＳＥＬ_ａに、メモリ選択信号を出力する。これにより、表示装置１は、赤（Ｒ）の画像を表示する。

制御信号ＳｉｇＡ及びＳｉｇＢが「１」であるタイミングｔ_７３からタイミングｔ_７４までの期間は、Ｍ行×Ｎ列の画素ＳＰｉｘの第２メモリ５２の選択期間である。デコーダ回路３００は、第１行目から第Ｍ行目までの第２メモリ選択線ＳＥＬ_ｂに、メモリ選択信号を出力する。これにより、表示装置１は、緑（Ｇ）の画像を表示する。

制御信号ＳｉｇＡ及びＳｉｇＢが「２」であるタイミングｔ_７４からタイミングｔ_７５までの期間は、Ｍ行×Ｎ列の画素ＳＰｉｘの第３メモリ５３の選択期間である。デコーダ回路３００は、第１行目から第Ｍ行目までの第３メモリ選択線ＳＥＬ_ｃに、メモリ選択信号を出力する。これにより、表示装置１は、青（Ｂ）の画像を表示する。

以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。

１、１Ａ、１Ｂ、１Ｃ 表示装置
１ａ 表示面
２ 第１パネル
３ 第２パネル
４ インタフェース回路
４ａ シリアル−パラレル変換回路
４ｂ タイミングコントローラ
４ｃ 設定レジスタ
５ ソース線駆動回路
６ 共通電極駆動回路
７ 反転駆動回路
８、８Ａ メモリ選択回路
９ ゲート線駆動回路
１０、１０Ａ ゲート線選択回路
１１ 第１基板
１５ 画素電極（反射電極）
２１ 第２基板
２３ 共通電極
３０ 液晶層
３１ 分周回路
３２ 選択回路
３３ 光源選択回路
３４ 光源駆動回路
３５ 光源部
３５_Ｒ、３５_Ｇ、３５_Ｂ 光源
３６ 導光板
５０ メモリブロック
５１ 第１メモリ
５２ 第２メモリ
５３ 第３メモリ
５４ 第４メモリ
５５ 第５メモリ
５６ 第６メモリ
５７ 第７メモリ
５８ 第８メモリ
５９ 第９メモリ
６０ 第１０メモリ
６１ 第１１メモリ
６２ 第１２メモリ
７１ 反転スイッチ
ＦＲＰ 表示信号線
ＧＬ ゲート線群
ＧＣＬ ゲート線
Ｐｉｘ 画素領域
ＳＰｉｘ 画素
ＳＬ メモリ選択線群
ＳＥＬ メモリ選択線

Claims (6)

1. 表示領域内に行方向及び列方向に配列されると共に、画素データを格納する複数のメモリを有するメモリブロックを各々が含む、複数の画素と、
   各行に夫々設けられており、当該行に属する前記画素の前記メモリブロックに電気的に接続されている複数のメモリ選択線を各々が含む、複数のメモリ選択線群と、
   前記メモリブロック内の前記複数のメモリから１つのメモリを選択するメモリ選択信号を、前記複数のメモリ選択線群に同時に出力するメモリ選択回路と、
   複数の色の光を出射する複数の光源と、
   メモリの選択に同期して、前記複数の光源の内から、光を出射する光源を選択する光源選択回路と、
   前記複数の光源の内の選択された光源から出射された光を前記表示領域に導く導光板と、
   を備え、
   前記複数の画素は、
   前記メモリ選択信号が供給された前記メモリ選択線に応じて、前記複数のメモリの内の１つのメモリに格納されている前記画素データに基づいて、画像を表示し、
   前記複数の光源の内の選択された光源は、
   前記複数のメモリの内の１つのメモリが選択されている期間の全体に亘って、光を出射する、
   表示装置。
2. 前記メモリ選択回路は、
   前記複数のメモリ選択線群の各々の内の、前記メモリ選択信号の出力先の前記メモリ選択線を順次切り替え、
   前記複数の画素は、
   前記メモリ選択信号の出力先の前記メモリ選択線が順次切り替えられることに応じて、前記複数のメモリに夫々格納されている複数の前記画素データに基づいて、複数の画像を順次表示し、
   前記光源選択回路は、
   前記メモリ選択信号の出力先の前記メモリ選択線が順次切り替えられることに応じて、光を出射する前記光源を順次選択する、
   請求項１に記載の表示装置。
3. 前記光源選択回路は、
   前記メモリブロック内の前記複数のメモリの内の特定のメモリが前記メモリ選択回路によって選択されている場合は、前記複数の光源のいずれも選択しない、
   請求項１又は２に記載の表示装置。
4. 前記複数の画素の各々は、
   副画素電極と、
   前記メモリブロックから出力される前記画素データを画素電極に出力するスイッチ回路と、
   を更に含み、
   前記複数の画素に共通なコモン電位が供給される共通電極と、
   前記コモン電位をクロック信号に同期して反転させて、前記共通電極に出力する、共通電極駆動回路と、
   各行に夫々設けられ、前記スイッチ回路に電気的に夫々接続されている、複数の表示信号線と、
   前記画素電極に供給される前記画素データをそのまま又は反転させるための表示信号を、前記クロック信号に同期して反転させて前記複数の表示信号線に出力する、反転駆動回路と、
   を更に備え、
   前記スイッチ回路は、
   前記表示信号に基づいて、前記画素データをそのまま又は反転させて前記画素電極に出力する、
   請求項１から３のいずれか１項に記載の表示装置。
5. 各行に夫々設けられており、当該行に属する前記画素の前記メモリブロックに電気的に夫々接続されている複数のゲート線を各々が含む、複数のゲート線群と、
   前記画素データを前記メモリブロックに書き込む場合に、複数の行の内の１つの行を選択するゲート信号を出力するゲート線駆動回路と、
   各列に夫々設けられた複数のソース線と、
   前記画素データを前記メモリブロックに書き込む場合に、複数の前記画素データを前記複数のソース線に出力するソース線駆動回路と、
   前記画素データを前記メモリブロックに書き込む場合に、前記複数のゲート線群の各々の内の１本のゲート線に前記ゲート信号を順次出力するゲート線選択回路と、
   を更に備え、
   前記ゲート信号が供給された行の前記画素は、
   前記ゲート信号が供給された前記ゲート線に応じて、前記ソース線に供給されている前記画素データを、前記複数のメモリの内の１つのメモリに格納する、
   請求項１から４のいずれか１項に記載の表示装置。
6. 前記複数の画素は、
   前記メモリ選択信号が供給された前記メモリ選択線に応じて、前記複数のメモリの内の１つのメモリに格納されている前記画素データに基づいて画像を表示しながら、前記ゲート信号が供給された前記ゲート線に応じて、前記ソース線に供給されている前記画素データを、前記複数のメモリの内の他の１つのメモリに格納する、
   請求項５に記載の表示装置。

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