JP2019168519A - 表示装置及び電子棚札 - Google Patents

Abstract

【課題】低消費電力化を実現できる。【解決手段】表示装置は、行方向及び列方向に配列されると共に、副画素データを記憶する少なくとも１つのメモリを有するメモリブロックを各々が含む、複数の副画素を備える。メモリは、浮遊ゲートを有し、浮遊ゲート内の電荷に基づいて副画素データを記憶する、第１トランジスタと、第１トランジスタの浮遊ゲートに電気的に接続された浮遊ゲートを有し、ドレイン及びソースの内の一方が電源電位に接続され、ドレイン及びソースの内の他方がノードに接続された、第２トランジスタと、を含む。複数の副画素は、ノードの電位に基づいて画像を表示する。【選択図】図６

Description

本発明は、表示装置及び電子棚札に関する。

画像を表示する表示装置は、複数の画素を備える。下記の特許文献１には、複数の画素の各々がメモリを含む、いわゆるＭＩＰ（Memory In Pixel）型の表示装置が記載されている。特許文献１記載の表示装置では、複数の画素の各々が、複数のメモリとこれらのメモリの切替え回路とを含んでいる。特許文献２記載の表示素子では、１ビットのメモリを含む表示素子が記載されている。

特開平９−２１２１４０号公報 特開昭５８−１９６５８２号公報

特許文献１記載の表示装置では、各画素のメモリには、ＤＲＡＭ（Dynamic Random Access Memory）又はＳＲＡＭ（Static Random Access Memory）が用いられている。ＤＲＡＭは、リフレッシュ動作が必要であり、低消費電力化には向かない。ＳＲＡＭは、回路規模が大きく、高精細化には向かない。また、ＳＲＡＭは、配線密度が高くなり、異物等による配線短絡のリスクが高く、歩留まりが低下する可能性がある。

本発明は、低消費電力化を実現できる表示装置及び電子棚札を提供することを目的とする。

本発明の一態様の表示装置は、行方向及び列方向に配列されると共に、副画素データを記憶する少なくとも１つのメモリを有するメモリブロックを各々が含む、複数の副画素を備える。メモリは、浮遊ゲートを有し、浮遊ゲート内の電荷に基づいて副画素データを記憶する、第１トランジスタと、第１トランジスタの浮遊ゲートに電気的に接続された浮遊ゲートを有し、ドレイン及びソースの内の一方が電源電位に接続され、ドレイン及びソースの内の他方がノードに接続された、第２トランジスタと、を含む。複数の副画素は、ノードの電位に基づいて画像を表示する。

本発明の一態様の電子棚札は、行方向及び列方向に配列されると共に、副画素データを記憶する少なくとも１つのメモリを有するメモリブロックを各々が含む、複数の副画素を備える。メモリは、浮遊ゲートを有し、浮遊ゲート内の電荷に基づいて副画素データを記憶する、第１トランジスタと、第１トランジスタの浮遊ゲートに電気的に接続された浮遊ゲートを有し、ドレイン及びソースの内の一方が電源電位に接続され、ドレイン及びソースの内の他方がノードに接続された、第２トランジスタと、を含む。複数の副画素は、ノードの電位に基づいて画像を表示する。

図１は、第１の実施の形態の表示装置の全体構成の概要を示す図である。 図２は、第１の実施の形態の表示装置の断面図である。 図３は、第１の実施の形態の表示装置の画素内での副画素の配置を示す図である。 図４は、第１の実施の形態の表示装置の回路構成を示す図である。 図５は、第１の実施の形態の表示装置の副画素の回路構成を示す図である。 図６は、第１の実施の形態の表示装置の副画素の構成を示す図である。 図７は、第１の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。 図８は、第１の実施の形態の表示装置の副画素に書込みをする際の動作タイミングを示すタイミング図である。 図９は、第１の実施の形態の表示装置の副画素に書込みをする際の各部の電位を示す図である。 図１０は、第１の実施の形態の表示装置の副画素のトランジスタ数及び配線数と、特許文献２の表示素子のトランジスタ数及び配線数と、を示す図である。 図１１は、第２の実施の形態の表示装置の副画素の構成を示す図である。 図１２は、第２の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。 図１３は、第２の実施の形態の表示装置の副画素に書込みをする際の動作タイミングを示すタイミング図である。 図１４は、第２の実施の形態の表示装置の副画素に書込みをする際の各部の電位を示す図である。 図１５は、第３の実施の形態の表示装置の全体構成の概要を示す図である。 図１６は、第３の実施の形態の表示装置の画素内での副画素の配置を示す図である。 図１７は、第３の実施の形態の表示装置の回路構成を示す図である。 図１８は、第３の実施の形態の表示装置の副画素の構成を示す図である。 図１９は、第３の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。 図２０は、第３の実施の形態の表示装置の副画素に副画素データを書込み及び読出しをする際の動作タイミングを示すタイミング図である。 図２１は、第３の実施の形態の表示装置の副画素に書込みをする際の各部の電位を示す図である。 図２２は、第３の実施の形態の表示装置の副画素から読出しをする際の各部の電位を示す図である。 図２３は、第４の実施の形態の表示装置の副画素の構成を示す図である。 図２４は、第４の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。 図２５は、第４の実施の形態の表示装置の副画素に副画素データを書込み及び読出しをする際の動作タイミングを示すタイミング図である。 図２６は、第４の実施の形態の表示装置の副画素に書込みをする際の各部の電位を示す図である。 図２７は、第４の実施の形態の表示装置の副画素から読出しをする際の各部の電位を示す図である。 図２８は、第５の実施の形態の表示装置の回路構成を示す図である。 図２９は、第５の実施の形態の表示装置の副画素の構成を示す図である。 図３０は、第５の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。 図３１は、第５の実施の形態の表示装置の副画素に副画素データを書込み及び読出しをする際の動作タイミングを示すタイミング図である。 図３２は、第５の実施の形態の表示装置の副画素に書込みをする際の各部の電位を示す図である。 図３３は、第５の実施の形態の表示装置の副画素から読出しをする際の各部の電位を示す図である。 図３４は、第５の実施の形態の表示装置の副画素のレイアウトを示す図である。 図３５は、第５の実施の形態の表示装置の副画素の断面図である。 図３６は、第６の実施の形態の表示装置の副画素の構成を示す図である。 図３７は、第６の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。 図３８は、第６の実施の形態の表示装置の副画素に副画素データを書込み及び読出しをする際の動作タイミングを示すタイミング図である。 図３９は、第６の実施の形態の表示装置の副画素に書込みをする際の各部の電位を示す図である。 図４０は、第６の実施の形態の表示装置の副画素から読出しをする際の各部の電位を示す図である。 図４１は、第７の実施の形態の表示装置の副画素の構成を示す図である。 図４２は、第１から第７の実施の形態の表示装置の適用例を示す図である。

本発明を実施するための形態（実施の形態）につき、図面を参照しつつ詳細に説明する。以下の実施の形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

（第１の実施の形態）
［全体構成］
図１は、第１の実施の形態の表示装置の全体構成の概要を示す図である。表示装置１は、第１パネル２と、第１パネル２に対向配置された第２パネル３と、を含む。表示装置１は、画像を表示する表示領域ＤＡと、表示領域ＤＡの外側の額縁領域ＧＤと、を有する。表示領域ＤＡにおいて、第１パネル２と第２パネル３との間には、液晶層が封入されている。

なお、第１の実施の形態では、表示装置１は、液晶層を使用した液晶表示装置としたが、本開示はこれに限定されない。表示装置１は、液晶層に代えて有機ＥＬ（Electro-Luminescence）素子を使用した有機ＥＬ表示装置であっても良い。

表示領域ＤＡ内には、複数の画素Ｐｉｘが、第１パネル２及び第２パネル３の主面と平行なＸ方向にＮ列（Ｎは、自然数）、第１パネル２及び第２パネル３の主面と平行且つＸ方向と交差するＹ方向にＭ行（Ｍは、自然数）のマトリクス状に配置されている。額縁領域ＧＤ内には、インタフェース回路４と、ソース線駆動回路５と、共通電極駆動回路６と、反転駆動回路７と、ゲート線駆動回路９と、が、配置されている。なお、これら複数の回路のうち、インタフェース回路４と、ソース線駆動回路５と、共通電極駆動回路６と、反転駆動回路７と、をＩＣチップに組み込み、ゲート線駆動回路９を第１パネル２上に形成した構成を採用することも可能である。或いは、ＩＣチップに組み込まれる回路群を表示装置１外のプロセッサに形成し、それらと表示装置とを接続する構成も採用可能である。

Ｍ×Ｎ個の画素Ｐｉｘの各々は、複数の副画素ＳＰｉｘを含む。第１の実施の形態では、複数の副画素ＳＰｉｘは、Ｒ（赤）、Ｇ（緑）及びＢ（青）の３個とするが、本開示はこれに限定されない。複数の副画素ＳＰｉｘは、Ｒ（赤）、Ｇ（緑）及びＢ（青）にＷ（白）を加えた４個であっても良い。或いは、複数の副画素ＳＰｉｘは、色が異なる５個以上であっても良い。

各画素Ｐｉｘが３個の副画素ＳＰｉｘを含むので、表示領域ＤＡ内には、Ｍ×Ｎ×３個の副画素ＳＰｉｘが配置されていることになる。また、Ｍ×Ｎ個の画素Ｐｉｘの各々の３個の副画素ＳＰｉｘがＸ方向に配置されているので、Ｍ×Ｎ個の画素Ｐｉｘの１つの行には、Ｎ×３個の副画素ＳＰｉｘが配置されていることになる。

各副画素ＳＰｉｘが１個のメモリを含むので、表示領域ＤＡ内には、Ｍ×Ｎ×３個のメモリが配置されていることになる。また、Ｍ×Ｎ個の画素Ｐｉｘの１つの行には、Ｎ×３個のメモリが配置されていることになる。

各副画素ＳＰｉｘは、各々が含むメモリに格納されている副画素データに基づいて、当該副画素ＳＰｉｘの表示を実施する。つまり、Ｍ×Ｎ×３個の副画素ＳＰｉｘに含まれるＭ×Ｎ×３個のメモリの集合は、１個のフレームメモリと同等である。

インタフェース回路４は、シリアル−パラレル変換回路４ａと、タイミングコントローラ４ｂと、を含む。タイミングコントローラ４ｂは、設定レジスタ４ｃを含む。シリアル−パラレル変換回路４ａには、コマンドデータＣＭＤ及び画像データＩＤが、外部回路からシリアルに供給される。外部回路は、ホストＣＰＵ（Central Processing Unit）又はアプリケーションプロセッサが例示されるが、本開示はこれらに限定されない。

シリアル−パラレル変換回路４ａは、供給されたコマンドデータＣＭＤをパラレルデータに変換して、設定レジスタ４ｃに出力する。設定レジスタ４ｃには、ソース線駆動回路５、反転駆動回路７及びゲート線駆動回路９を制御するための値がコマンドデータＣＭＤに基づいて設定される。

シリアル−パラレル変換回路４ａは、供給された画像データＩＤをパラレルデータに変換して、タイミングコントローラ４ｂに出力する。タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、画像データＩＤをソース線駆動回路５に出力する。また、タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、反転駆動回路７及びゲート線駆動回路９を制御する。

共通電極駆動回路６及び反転駆動回路７には、基準クロック信号ＣＬＫが、外部回路から供給される。外部回路は、クロックジェネレータが例示されるが、本開示はこれに限定されない。

液晶表示装置の画面の焼き付きを抑制するための駆動方式として、コモン反転、カラム反転、ライン反転、ドット反転、フレーム反転などの駆動方式が知られている。

表示装置１は、上記の各駆動方式のいずれを採用することも可能である。第１の実施の形態では、表示装置１は、コモン反転駆動方式を採用する。表示装置１がコモン反転駆動方式を採用するので、共通電極駆動回路６は、基準クロック信号ＣＬＫに同期して、共通電極の電位（コモン電位）を反転する。反転駆動回路７は、タイミングコントローラ４ｂの制御下で、基準クロック信号ＣＬＫに同期して、副画素電極の電位を反転させる。これにより、表示装置１は、コモン反転駆動方式を実現することができる。第１の実施の形態では、表示装置１は、液晶に電圧が印加されていない場合に黒色を表示し、液晶に電圧が印加されている場合に白色を表示する、いわゆるノーマリーブラック液晶表示装置とする。ノーマリーブラック液晶表示装置では、副画素電極の電位とコモン電位とが同相の場合には、黒色が表示され、副画素電極の電位とコモン電位とが異相の場合には、白色が表示される。

表示装置１にて画像を表示させるべく、各副画素ＳＰｉｘのメモリに副画素データを格納する必要がある。各メモリに副画素データを格納するために、ゲート線駆動回路９は、タイミングコントローラ４ｂの制御下で、Ｍ×Ｎ個の画素Ｐｉｘの内の１つの行を選択するためのゲート信号を出力する。

各副画素ＳＰｉｘが１個のメモリを含むので、１つの行（画素行（副画素行））当たり１本のゲート線が配置される。なお、副画素ＳＰｉｘが、ゲート信号に加えて、ゲート信号を反転した反転ゲート信号とで動作する場合には、１つの行当たり、２本のゲート線が配置される。

１つの行当たりに配置されている１本又は２本のゲート線が、本開示のゲート線群に対応する。表示装置１は、Ｍ行の画素Ｐｉｘを有するので、Ｍ群のゲート線群が配置されている。

ゲート線駆動回路９は、Ｍ行の画素Ｐｉｘに対応して、Ｍ個の出力端子を有している。ゲート線駆動回路９は、タイミングコントローラ４ｂの制御下で、Ｍ行の内の１つの行を選択するためのゲート信号を、Ｍ個の出力端子から順次出力する。

ソース線駆動回路５は、タイミングコントローラ４ｂの制御下で、ゲート信号によって選択されているメモリにソース信号（副画素データ）を夫々出力する。これにより、各副画素のメモリに順次副画素データが夫々格納される。

表示装置１は、Ｍ行の画素Ｐｉｘを線順次走査することによって、１個のフレームデータの副画素データが各副画素ＳＰｉｘのメモリに格納される。

［断面構造］
図２は、第１の実施の形態の表示装置の断面図である。図２に示すように、表示装置１は、第１パネル２と、第２パネル３と、液晶層３０とを含む。第２パネル３は、第１パネル２と対向して配置される。液晶層３０は、第１パネル２と第２パネル３との間に設けられる。第２パネル３の一主面たる表面が、画像を表示させるための表示面１ａである。

表示面１ａ側の外部から入射した光は、第１パネル２の副画素電極（反射電極）１５によって反射されて表示面１ａから出射する。第１の実施の形態の表示装置１は、この反射光を利用して、表示面１ａに画像を表示する反射型液晶表示装置である。なお、本明細書において、表示面１ａと平行な方向をＸ方向とし、表示面１ａと平行な面においてＸ方向と交差する方向をＹ方向とする。また、表示面１ａに垂直な方向をＺ方向とする。

第１パネル２は、第１基板１１と、絶縁層１２と、副画素電極（反射電極）１５と、配向膜１８とを有する。第１基板１１は、ガラス基板又は樹脂基板が例示される。第１基板１１の表面には、図示しない回路素子や、ゲート線、データ線等の各種配線が設けられる。回路素子は、ＴＦＴ（Thin Film Transistor）等のスイッチング素子や、容量素子を含む。

絶縁層１２は、第１基板１１の上に設けられ、回路素子や各種配線等の表面を全体として平坦化している。副画素電極（反射電極）１５は、絶縁層１２の上に複数設けられる。配向膜１８は、副画素電極（反射電極）１５と液晶層３０との間に設けられる。副画素電極（反射電極）１５は、各副画素ＳＰｉｘ毎に矩形状に設けられている。副画素電極（反射電極）１５は、アルミニウム（Ａｌ）又は銀（Ａｇ）で例示される金属で形成されている。また、副画素電極（反射電極）１５は、これらの金属材料と、ＩＴＯ（Indium Tin Oxide）で例示される透光性導電材料と、を積層した構成としても良い。副画素電極（反射電極）１５は、良好な反射率を有する材料が用いられ、外部から入射する光を拡散反射させる反射板として機能する。

副画素電極（反射電極）１５によって反射された光は、拡散反射によって散乱されるものの、表示面１ａ側に向かって一様な方向に進む。また、副画素電極（反射電極）１５に印加される電圧レベルが変化することにより、当該反射電極上の液晶層３０における光の透過状態、すなわち副画素ＳＰｉｘ毎の光の透過状態が変化する。すなわち、副画素電極（反射電極）１５は、副画素電極としての機能も有する。

第２パネル３は、第２基板２１と、カラーフィルタ２２と、共通電極２３と、配向膜２８と、１／４波長板２４と、１／２波長板２５と、偏光板２６とを含む。第２基板２１の両面のうち、第１パネル２と対向する面に、カラーフィルタ２２及び共通電極２３が、この順で設けられる。共通電極２３と液晶層３０との間に配向膜２８が設けられる。第２基板２１の、表示面１ａ側の面に、１／４波長板２４、１／２波長板２５及び偏光板２６が、この順で積層されている。

第２基板２１は、ガラス基板又は樹脂基板が例示される。共通電極２３は、ＩＴＯで例示される透光性導電材料で形成されている。共通電極２３は、複数の副画素電極（反射電極）１５と対向して配置され、各副画素ＳＰｉｘに対する共通の電位を供給する。カラーフィルタ２２は、Ｒ（赤）、Ｇ（緑）、及び、Ｂ（青）の３色のフィルタを有することが例示されるが、本開示はこれに限定されない。

液晶層３０は、ネマティック（Ｎｅｍａｔｉｃ）液晶を含んでいることが例示される。液晶層３０は、共通電極２３と副画素電極（反射電極）１５との間の電圧レベルが変更されることにより、液晶分子の配向状態が変化する。これによって、液晶層３０を透過する光を副画素ＳＰｉｘ毎に変調する。

外光等が表示装置１の表示面１ａ側から入射する入射光となり、第２パネル３及び液晶層３０を透過して副画素電極（反射電極）１５に到達する。そして、入射光は各副画素ＳＰｉｘの副画素電極（反射電極）１５で反射される。かかる反射光は、副画素ＳＰｉｘ毎に変調されて表示面１ａから出射される。これにより、画像の表示が行われる。

［回路構成］
図３は、第１の実施の形態の表示装置の画素内での副画素の配置を示す図である。画素Ｐｉｘは、Ｒ（赤）の副画素ＳＰｉｘ_Ｒと、Ｇ（緑）の副画素ＳＰｉｘ_Ｇと、Ｂ（青）の副画素ＳＰｉｘ_Ｂと、を含む。

副画素ＳＰｉｘ_Ｒ、ＳＰｉｘ_Ｇ及びＳＰｉｘ_Ｂの各々は、メモリブロック５０と、反転スイッチ６１と、を含む。メモリブロック５０は、第１メモリ５１を含む。

第１メモリ５１は、１ビットのデータを格納するメモリセルとするが、本開示はこれに限定されない。第１メモリ５１は、２ビット以上のデータを格納するメモリセルであっても良い。

反転スイッチ６１は、第１メモリ５１と副画素電極（反射電極）１５（図２参照）との間に電気的に接続されている。反転スイッチ６１は、反転駆動回路７から供給される、基準クロック信号ＣＬＫに同期して反転する表示信号に基づいて、第１メモリ５１から出力される副画素データを一定周期毎に反転して、副画素電極１５に出力する。

表示信号が反転する周期は、共通電極２３の電位（コモン電位）が反転する周期と同じである。

反転スイッチ６１が、本開示のスイッチ回路に対応する。

図４は、第１の実施の形態の表示装置の回路構成を示す図である。図４では、Ｍ行×Ｎ列の副画素ＳＰｉｘの内の２×２個の副画素ＳＰｉｘを示している。

副画素ＳＰｉｘは、メモリブロック５０及び反転スイッチ６１に加えて、液晶ＬＱと、保持容量Ｃと、副画素電極（反射電極）１５（図２参照）と、を含む。

共通電極駆動回路６は、各副画素ＳＰｉｘに共通するコモン電位ＶＣＯＭを、基準クロック信号ＣＬＫに同期して反転させて、共通電極２３（図２参照）に出力する。共通電極駆動回路６は、基準クロック信号ＣＬＫを共通電極２３にそのままコモン電位ＶＣＯＭとして出力しても良いし、電流駆動能力を増幅するバッファ回路を介して共通電極２３にコモン電位ＶＣＯＭとして出力しても良い。

ゲート線駆動回路９は、Ｍ行の画素Ｐｉｘに対応して、Ｍ個の出力端子を有している。ゲート線駆動回路９は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_４に基づいて、Ｍ行の内の１つの行を選択するためのゲート信号を、Ｍ個の出力端子から出力する。

ゲート線駆動回路９は、制御信号Ｓｉｇ_４（スキャン開始信号及びクロックパルス信号）に基づいて、ゲート信号をＭ個の出力端子から順次出力するスキャナ回路であっても良い。或いは、ゲート線駆動回路９は、符号化された制御信号Ｓｉｇ_４を復号化し、該制御信号Ｓｉｇ_４で指定された出力端子にゲート信号を出力するデコーダ回路であっても良い。

第１パネル２上には、Ｍ行の画素Ｐｉｘに対応して、Ｍ群のゲート線群ＧＬ_１、ＧＬ_２、・・・が配置されている。

Ｍ群のゲート線群ＧＬ_１、ＧＬ_２、・・・の各々は、当該行の第１メモリ５１（図３参照）に電気的に接続された第１ゲート線ＧＣＬ_ａを含む。Ｍ群のゲート線群ＧＬ_１、ＧＬ_２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｘ方向に沿う。

第１パネル２上には、Ｎ×３列の副画素ＳＰｉｘに対応して、Ｎ×３本のソース線ＳＧＬ_１、ＳＧＬ_２、・・・が配置されている。各ソース線ＳＧＬ_１、ＳＧＬ_２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｙ方向に沿う。ソース線駆動回路５は、ゲート信号によって選択されている各副画素ＳＰｉｘのメモリに対して、ソース線ＳＧＬ_１、ＳＧＬ_２、・・・を介して、ソース信号（副画素データ）を夫々出力する。

ゲート信号が供給された行の副画素ＳＰｉｘは、ゲート信号が供給されたゲート線ＧＣＬに応じて、ソース線ＳＧＬに供給されている副画素データを、第１メモリ５１に格納する。

第１パネル２上には、Ｍ行の画素Ｐｉｘに対応して、Ｍ本の表示信号線ＦＲＰ_１、ＦＲＰ_２、・・・が配置されている。Ｍ本の表示信号線ＦＲＰ_１、ＦＲＰ_２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｘ方向に延在している。なお、反転スイッチ６１が、表示信号に加えて、表示信号を反転した反転表示信号とで動作する場合には、１つの行当たり、表示信号線ＦＲＰ及び反転表示信号線ｘＦＲＰが設けられる。

１つの行当たりに配置されている１本又は２本の表示信号線が、本開示の表示信号線に対応する。

反転駆動回路７は、スイッチＳＷ_１を含む。スイッチＳＷ_１は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_１によって制御される。スイッチＳＷ_１は、制御信号Ｓｉｇ_１が第１の値の場合には、基準クロック信号ＣＬＫを各表示信号線ＦＲＰ_１、ＦＲＰ_２、・・・に供給する。これにより、基準クロック信号ＣＬＫに同期して、副画素電極１５の電位が反転する。スイッチＳＷ_１は、制御信号Ｓｉｇ_１が第２の値の場合には、基準電位（接地電位）ＧＮＤを各表示信号線ＦＲＰ_１、ＦＲＰ_２、・・・に供給する。

図５は、第１の実施の形態の表示装置の副画素の回路構成を示す図である。図５では、１個の副画素ＳＰｉｘを示している。

副画素ＳＰｉｘは、第１メモリ５１と、反転スイッチ６１と、プルダウン抵抗６２と、液晶ＬＱと、保持容量Ｃと、を含む。

第１メモリ５１は、書込み用トランジスタＷＴと、読出し用トランジスタＲＴと、を含む。書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの各々は、フラッシュメモリである。第１の実施の形態では、書込み用トランジスタＷＴの浮遊ゲートＷＴｇと、読出し用トランジスタＲＴの浮遊ゲートＲＴｇとは、電気的に接続されている。

書込み用トランジスタＷＴが、本開示の第１トランジスタに対応する。読出し用トランジスタＲＴが、本開示の第２トランジスタに対応する。

書込み用トランジスタＷＴの浮遊ゲートＷＴｇと、読出し用トランジスタＲＴの浮遊ゲートＲＴｇとは、一体として形成されていても良い。また、書込み用トランジスタＷＴの浮遊ゲートＷＴｇと、読出し用トランジスタＲＴの浮遊ゲートＲＴｇとは、別体として形成され、配線等で接続されていても良い。

書込み用トランジスタＷＴのゲートは、第１ゲート線ＧＣＬ_ａに接続されている。書込み用トランジスタＷＴのソース−ドレイン経路は、ソース線ＳＧＬに挿入されている。

読出し用トランジスタＲＴのゲートは、第１ゲート線ＧＣＬ_ａに接続されている。読出し用トランジスタＲＴのドレイン及びソースの内の一方は、電源電位ＶＤＤに接続されている。読出し用トランジスタＲＴのドレイン及びソースの内の他方は、ノードＮ１に接続されている。

書込み用トランジスタＷＴは、浮遊ゲートＷＴｇに電子が注入された状態で、副画素データ「０」を記憶する。一方、書込み用トランジスタＷＴは、浮遊ゲートＷＴｇから電子が放出された状態で、副画素データ「１」を記憶する。

浮遊ゲートＷＴｇと浮遊ゲートＲＴｇとは、電気的に接続されている。従って、浮遊ゲートＷＴｇに電子が注入されると、浮遊ゲートＲＴｇにも電子が注入される。一方、浮遊ゲートＷＴｇから電子が放出されると、浮遊ゲートＲＴｇからも電子が放出される。従って、読出し用トランジスタＷＴは、浮遊ゲートＲＴｇ内の電子の有無によって、１ビットの副画素データを読出しできる。

プルダウン抵抗６２は、ノードＮ１と基準電位との間に接続されており、ノードＮ１をプルダウンする。第１の実施の形態では、プルダウン抵抗６２は、ソース及びゲートが基準電位に接続され、ドレインがノードＮ１に接続されたｎ型の電界効果トランジスタとするが、これに限定されない。プルダウン抵抗６２のオフ時のドレイン電流Ｉｏｆｆ_６２は、読出し用トランジスタＲＴのオフ時のドレイン電流Ｉｏｆｆ_ＲＴよりも大きいことが好ましい。つまり、Ｉｏｆｆ_６２＞＞Ｉｏｆｆ_ＲＴであることが好ましい。これにより、プルダウン抵抗６２は、ノードＮ１を十分にプルダウンすることができる。

反転スイッチ６１は、インバータ６１ａと、トランスファーゲート６１ｂ及び６１ｃと、を含む。

インバータ６１ａの入力端子は、ノードＮ１に接続されている。インバータ６１ａの出力端子は、トランスファーゲート６１ｂの反転入力端子及びトランスファーゲート６１ｃの非反転入力端子に接続されている。トランスファーゲート６１ｂの非反転入力端子及びトランスファーゲート６１ｃの反転入力端子は、ノードＮ１に接続されている。

トランスファーゲート６１ｂは、ノードＮ１の電圧がハイレベル、即ち第１メモリ５１が副画素データ「１」を記憶している場合、反転表示信号線ｘＦＲＰ上の反転表示信号を副画素電極１５に出力する。

トランスファーゲート６１ｃは、ノードＮ１の電圧がローレベル、即ち第１メモリ５１が副画素データ「０」を記憶している場合、表示信号線ＦＲＰ上の表示信号を副画素電極１５に出力する。

表示信号線ＦＲＰに供給される表示信号は、基準クロック信号ＣＬＫに同期して、反転する。共通電極２３に供給されるコモン電位も、基準クロック信号ＣＬＫに同期して、表示信号と同相で、反転する。表示信号とコモン電位とが同相である場合、液晶ＬＱは、電圧が印加されないので、液晶分子の方向が変化しない。これにより、副画素ＳＰｉｘは、黒表示（反射光を透過させない状態。反射光がカラーフィルタを透過せず、色が表示されない状態）となる。これにより、表示装置１は、コモン反転駆動方式を実現することができる。

反転表示信号線ｘＦＲＰに供給される反転表示信号は、基準クロック信号ＣＬＫに同期して、反転する。共通電極２３に供給されるコモン電位は、基準クロック信号ＣＬＫに同期して、表示信号と異相で、反転する。表示信号とコモン電位とが異相である場合、液晶ＬＱは、電圧が印加されるので、液晶分子の方向が変化する。これにより、副画素ＳＰｉｘは、白表示（反射光を透過させる状態。反射光がカラーフィルタを透過して色が表示される状態）となる。これにより、表示装置１は、コモン反転駆動方式を実現することができる。

［動作］
図６は、第１の実施の形態の表示装置の副画素の構成を示す図である。図６では、Ｍ行×Ｎ列の副画素ＳＰｉｘの内の、６行×３列の１８個の副画素ＳＰｉｘを示している。図６では、表示信号線ＦＲＰ、反転表示信号線ｘＦＲＰ、液晶ＬＱ及び保持容量Ｃの記載を省略している。

各列の副画素ＳＰｉｘの書込み用トランジスタＷＴのソース−ドレイン経路は、直列に接続されている。つまり、表示装置１の各列の副画素ＳＰｉｘの書込み用トランジスタＷＴは、いわゆるＮＡＮＤ型に接続されている。

図７は、第１の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。図８は、第１の実施の形態の表示装置の副画素に書込みをする際の動作タイミングを示すタイミング図である。図９は、第１の実施の形態の表示装置の副画素に書込みをする際の各部の電位を示す図である。

図６から図９を参照して、表示装置１の副画素ＳＰｉｘに書込みをする際の動作について説明する。

フラッシュメモリである書込み用トランジスタＷＴは、副画素データの書込みの前に、消去が必要である。図８及び図９において、タイミングｔ_０からタイミングｔ_１までが、消去期間である。

消去期間後のタイミングｔ_１からタイミングｔ_７までが、書込み期間である。書込み期間は、タイミングｔ_１からタイミングｔ_２までのステップ１、タイミングｔ_２からタイミングｔ_３までのステップ２、タイミングｔ_３からタイミングｔ_４までのステップ３、タイミングｔ_４からタイミングｔ_５までのステップ４、タイミングｔ_５からタイミングｔ_６までのステップ５、及び、タイミングｔ_６からタイミングｔ_７までのステップ６を含む。

ステップ１は、第１行目の副画素ＳＰｉｘ_１−１、ＳＰｉｘ_１−２及びＳＰｉｘ_１−３への書込み期間である。ステップ２は、第２行目の副画素ＳＰｉｘ_２−１、ＳＰｉｘ_２−２及びＳＰｉｘ_２−３への書込み期間である。ステップ３は、第３行目の副画素ＳＰｉｘ_３−１、ＳＰｉｘ_３−２及びＳＰｉｘ_３−３への書込み期間である。

ステップ４は、第４行目の副画素ＳＰｉｘ_４−１、ＳＰｉｘ_４−２及びＳＰｉｘ_４−３への書込み期間である。ステップ５は、第５行目の副画素ＳＰｉｘ_５−１、ＳＰｉｘ_５−２及びＳＰｉｘ_５−３への書込み期間である。ステップ６は、第６行目の副画素ＳＰｉｘ_６−１、ＳＰｉｘ_６−２及びＳＰｉｘ_６−３への書込み期間である。

図８及び図９を参照すると、消去期間開始のタイミングｔ_０において、ゲート線駆動回路９は、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａからゲート線群ＧＬ_６の第１ゲート線ＧＣＬ_ａまでに、２０Ｖのゲート信号を出力する。ソース線駆動回路５は、ソース線ＳＧＬ_１、ＳＧＬ_２及びＳＧＬ_３に、０Ｖのソース信号を出力する。従って、全部の副画素ＳＰｉｘの第１メモリ５１の書込み用トランジスタＷＴのゲートと半導体基板との間に、高電界が印加される。これにより、トンネル効果によって、全部の副画素ＳＰｉｘの第１メモリ５１の書込み用トランジスタＷＴの浮遊ゲートＷＴｇに電子が半導体基板から注入される。

タイミングｔ_０から消去遅延時間１５０の経過の後、全部の副画素ＳＰｉｘの第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）にシフトする。つまり、全部の副画素ＳＰｉｘの第１メモリ５１の副画素データは、「０」に一括消去される。なお、このとき、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａからゲート線群ＧＬ_６の第１ゲート線ＧＣＬ_ａまでに、２０Ｖのゲート信号が供給されている。従って、全部の副画素ＳＰｉｘの第１メモリ５１の読出し用トランジスタＲＴは、オン状態になる。これにより、全部の副画素ＳＰｉｘのノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。タイミングｔ_０から消去遅延時間１５０の間は、消去前の例えば閾値電圧０Ｖの期間であるが、この期間も読出し用トランジスタＲＴは、オン状態にあるため、ノードＮ１電位に特に変化はない。

なお、消去期間において、電源電位ＶＤＤは、３Ｖとしたが、これに限定されず、０Ｖでも良い。電源電位ＶＤＤを０Ｖとした場合、読出し用トランジスタＲＴも消去動作となり、浮遊ゲートＲＴｇに充分な電子が注入される。読出し用トランジスタＲＴが過剰消去（過剰な電子の注入）となる場合は、電源電位ＶＤＤを３Ｖとして、電界を緩和させると好適である。

各副画素ＳＰｉｘの第１メモリ５１への副画素データの書込みは、ソース信号の供給側（図６中の下側）から遠い側の第１行目の副画素ＳＰｉｘから、ソース信号の供給側に近い側の第６行目の副画素ＳＰｉｘへと、順次行う。つまり、各副画素ＳＰｉｘの第１メモリ５１への副画素データの書込みは、第１行目の副画素ＳＰｉｘの第１メモリ５１への副画素データの書込み（ステップ１）→第２行目の副画素ＳＰｉｘの第１メモリ５１への副画素データの書込み（ステップ２）→第３行目の副画素ＳＰｉｘの第１メモリ５１への副画素データの書込み（ステップ３）→第４行目の副画素ＳＰｉｘの第１メモリ５１への副画素データの書込み（ステップ４）→第５行目の副画素ＳＰｉｘの第１メモリ５１への副画素データの書込み（ステップ５）→第６行目の副画素ＳＰｉｘの第１メモリ５１への副画素データの書込み（ステップ６）という順序で行う。その理由は、書込み対象の行よりもソース信号の供給の手前側の行の副画素ＳＰｉｘが、消去状態になる場合があるからである。

書込み期間のステップ１開始のタイミングｔ_１において、ゲート線駆動回路９は、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａに０Ｖのゲート信号を印加し、ゲート線群ＧＬ_２の第１ゲート線ＧＣＬ_ａからゲート線群ＧＬ_６の第１ゲート線ＧＣＬ_ａまでに、２３Ｖのゲート信号を印加する。

第１行目の副画素ＳＰｉｘ_１−１、ＳＰｉｘ_１−２及びＳＰｉｘ_１−３の第１メモリ５１の読出し用トランジスタＲＴは、閾値が＋２Ｖであるので、オフ状態になる。従って、第１行目の副画素ＳＰｉｘ_１−１、ＳＰｉｘ_１−２及びＳＰｉｘ_１−３のノードＮ１の電位は、プルダウン抵抗６２によってプルダウンされ、０Ｖになる。

タイミングｔ_１から遅延時間１５１の経過後に、ソース線駆動回路５は、正論理の２０Ｖのソース信号をソース線ＳＧＬ_１に出力し、ソース線ＳＧＬ_２及びＳＧＬ_３の０Ｖのソース信号を維持する。

第１列目の副画素ＳＰｉｘ_２−１からＳＰｉｘ_６−１までの第１メモリ５１の書込み用トランジスタＷＴの閾値電圧は、＋２Ｖである。そして、副画素ＳＰｉｘ_２−１からＳＰｉｘ_６−１までの第１メモリ５１の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には３Ｖ（＝２３Ｖ−２０Ｖ）が印加されている。従って、副画素ＳＰｉｘ_２−１からＳＰｉｘ_６−１までの第１メモリ５１の書込み用トランジスタＷＴは、オン状態になる。このため、ソース線ＳＧＬ_１に供給された２０Ｖのソース信号の電圧は、副画素ＳＰｉｘ_２−１からＳＰｉｘ_６−１までを通過し、副画素ＳＰｉｘ_１−１の第１メモリ５１の書込み用トランジスタＷＴのドレイン（又はソース）に至る。

従って、副画素ＳＰｉｘ_１−１の第１メモリ５１の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には、−２０Ｖ（＝０Ｖ−２０Ｖ）が印加される。これにより、副画素ＳＰｉｘ_１−１の第１メモリ５１の書込み用トランジスタＷＴの浮遊ゲートＷＴｇ内の電子は、トンネル効果によって、半導体基板に放出される。従って、副画素ＳＰｉｘ_１−１の第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）にシフトする。タイミングｔ_１から遅延時間１５１及び書込み遅延時間１５２の経過後に、副画素ＳＰｉｘ_１−１の第１メモリ５１の副画素データは、「１」になる。従って、副画素ＳＰｉｘ_１−１のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。

なお、タイミングｔ_１において、ゲート線駆動回路９が、ゲート線群ＧＬ_２の第１ゲート線ＧＣＬ_ａからゲート線群ＧＬ_６の第１ゲート線ＧＣＬ_ａまでに、２３Ｖのゲート信号を印加することとしたが、これに限定されない。副画素ＳＰｉｘ_２−１からＳＰｉｘ_６−１までの書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間の電圧が、副画素ＳＰｉｘ_２−１からＳＰｉｘ_６−１までの書込み用トランジスタＷＴの閾値電圧である＋２Ｖよりも大きくなればよい。従って、例えば、タイミングｔ_１において、ゲート線駆動回路９が、ゲート線群ＧＬ_２の第１ゲート線ＧＣＬ_ａからゲート線群ＧＬ_６の第１ゲート線ＧＣＬ_ａまでに、２２．５Ｖのゲート信号を印加することとしても良い。

第２列目の副画素ＳＰｉｘ_２−２からＳＰｉｘ_６−２までの第１メモリ５１の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には２３Ｖ（＝２３Ｖ−０Ｖ）が印加されている。従って、副画素ＳＰｉｘ_２−２からＳＰｉｘ_６−２までの第１メモリ５１の書込み用トランジスタＷＴは、消去期間と同様に、副画素データ「０」がもう一度書込まれる。但し、副画素ＳＰｉｘ_２−２からＳＰｉｘ_６−２までの第１メモリ５１の書込み用トランジスタＷＴには、未だ副画素データが書込まれていないので、問題はない。

ソース線ＳＧＬ_２のソース信号が０Ｖに維持されているので、副画素ＳＰｉｘ_１−２の第１メモリ５１の書込み用トランジスタＷＴには、トンネル効果が発生しない。従って、消去期間に書込まれた、副画素ＳＰｉｘ_１−２の第１メモリ５１の副画素データ「０」は、維持される。従って、副画素ＳＰｉｘ_１−２のノードＮ１の電位は、０Ｖに維持される。

第３列目の副画素ＳＰｉｘ_２−３からＳＰｉｘ_６−３までの第１メモリ５１の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には２３Ｖ（＝２３Ｖ−０Ｖ）が印加されている。従って、副画素ＳＰｉｘ_２−３からＳＰｉｘ_６−３までの第１メモリ５１の書込み用トランジスタＷＴは、消去期間と同様に、副画素データ「０」がもう一度書込まれる。但し、副画素ＳＰｉｘ_２−３からＳＰｉｘ_６−３までの第１メモリ５１の書込み用トランジスタＷＴには、未だ副画素データが書込まれていないので、問題はない。

ソース線ＳＧＬ_３のソース信号が０Ｖに維持されているので、副画素ＳＰｉｘ_１−３の第１メモリ５１の書込み用トランジスタＷＴには、トンネル効果が発生しない。従って、消去期間に書込まれた、副画素ＳＰｉｘ_１−３の第１メモリ５１の副画素データ「０」は、維持される。従って、副画素ＳＰｉｘ_１−３のノードＮ１の電位は、０Ｖに維持される。

ステップ２開始のタイミングｔ_２において、ゲート線駆動回路９は、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａの０Ｖのゲート信号を維持し、ゲート線群ＧＬ_２の第１ゲート線ＧＣＬ_ａに０Ｖのゲート信号を出力し、ゲート線群ＧＬ_３の第１ゲート線ＧＣＬ_ａからゲート線群ＧＬ_６の第１ゲート線ＧＣＬ_ａまでの２３Ｖのゲート信号を維持する。

タイミングｔ_２以降において、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａのゲート信号が０Ｖであるので、第１行目の副画素ＳＰｉｘ_１−１、ＳＰｉｘ_１−２及びＳＰｉｘ_１−３の第１メモリ５１に記憶されている副画素データが、読出される。第１行目の各副画素ＳＰｉｘの第１メモリ５１に記憶されている副画素データが「０」である場合は、読出し用トランジスタＲＴの閾値電圧は＋２Ｖであるので、読出し用トランジスタＲＴがオフ状態であり、ノードＮ１の電位は、０Ｖになる。第１行目の各副画素ＳＰｉｘの第１メモリ５１に記憶されている副画素データが「１」である場合は、読出し用トランジスタＲＴの閾値電圧は−２Ｖであるので、読出し用トランジスタＲＴがオン状態であり、ノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。

なお、ゲート線群ＧＬ_２の第１ゲート線ＧＣＬ_ａに０Ｖのゲート信号が印加されているので、第２行目の副画素ＳＰｉｘ_２−１、ＳＰｉｘ_２−２及びＳＰｉｘ_２−３の第１メモリ５１の書込み用トランジスタＷＴのソース−ドレイン（又はソース）間が導通しない。従って、第２行目の副画素ＳＰｉｘ_２−１、ＳＰｉｘ_２−２及びＳＰｉｘ_２−３の第１メモリ５１への副画素データの書込みは、第１行目の副画素ＳＰｉｘ_１−１、ＳＰｉｘ_１−２及びＳＰｉｘ_１−３の第１メモリ５１への副画素データには、影響しない。

第２行目の副画素ＳＰｉｘ_２−１、ＳＰｉｘ_２−２及びＳＰｉｘ_２−３の第１メモリ５１の読出し用トランジスタＲＴは、閾値が＋２Ｖであるので、オフ状態になる。従って、第２行目の副画素ＳＰｉｘ_２−１、ＳＰｉｘ_２−２及びＳＰｉｘ_２−３のノードＮ１の電位は、プルダウン抵抗６２によってプルダウンされ、０Ｖになる。

タイミングｔ_２から遅延時間１５１の経過後に、ソース線駆動回路５は、０Ｖのソース信号をソース線ＳＧＬ_１に出力し、正論理の２０Ｖのソース信号をソース線ＳＧＬ_２に出力し、ソース線ＳＧＬ_３の０Ｖのソース信号を維持する。

第１列目の副画素ＳＰｉｘ_３−１からＳＰｉｘ_６−１までの第１メモリ５１の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には２３Ｖ（＝２３Ｖ−０Ｖ）が印加されている。従って、副画素ＳＰｉｘ_３−１からＳＰｉｘ_６−１までの第１メモリ５１の書込み用トランジスタＷＴは、消去期間と同様に、副画素データ「０」がもう一度書込まれる。但し、副画素ＳＰｉｘ_３−１からＳＰｉｘ_６−１までの第１メモリ５１の書込み用トランジスタＷＴには、未だ副画素データが書込まれていないので、問題はない。

ソース線ＳＧＬ_１のソース信号が０Ｖに維持されているので、副画素ＳＰｉｘ_２−１の第１メモリ５１の書込み用トランジスタＷＴには、トンネル効果が発生しない。従って、消去期間に書込まれた、副画素ＳＰｉｘ_２−１の第１メモリ５１の副画素データ「０」は、維持される。従って、副画素ＳＰｉｘ_２−１のノードＮ１の電位は、０Ｖに維持される。

第２列目の副画素ＳＰｉｘ_３−２からＳＰｉｘ_６−２までの第１メモリ５１の書込み用トランジスタＷＴの閾値電圧は、＋２Ｖである。そして、副画素ＳＰｉｘ_３−２からＳＰｉｘ_６−２までの第１メモリ５１の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には３Ｖ（＝２３Ｖ−２０Ｖ）が印加されている。従って、副画素ＳＰｉｘ_３−２からＳＰｉｘ_６−２までの第１メモリ５１の書込み用トランジスタＷＴは、オン状態になる。このため、ソース線ＳＧＬ_２に供給された２０Ｖのソース信号の電圧は、副画素ＳＰｉｘ_３−２からＳＰｉｘ_６−２までを通過し、副画素ＳＰｉｘ_２−２の第１メモリ５１の書込み用トランジスタＷＴのドレイン（又はソース）に至る。

従って、副画素ＳＰｉｘ_２−２の第１メモリ５１の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には、−２０Ｖ（＝０Ｖ−２０Ｖ）が印加される。これにより、副画素ＳＰｉｘ_２−２の第１メモリ５１の書込み用トランジスタＷＴの浮遊ゲートＷＴｇ内の電子は、トンネル効果によって、半導体基板（書込み用トランジスタＷＴのドレイン（又はソース））に放出される。従って、副画素ＳＰｉｘ_２−２の第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）にシフトする。タイミングｔ_２から遅延時間１５１及び書込み遅延時間１５２経過後に、副画素ＳＰｉｘ_２−２の第１メモリ５１の副画素データは、「１」になる。従って、副画素ＳＰｉｘ_２−２のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。

第３列目の副画素ＳＰｉｘ_３−３からＳＰｉｘ_６−３までの第１メモリ５１の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には２３Ｖ（＝２３Ｖ−０Ｖ）が印加されている。従って、副画素ＳＰｉｘ_３−３からＳＰｉｘ_６−３までの第１メモリ５１の書込み用トランジスタＷＴは、消去期間と同様に、副画素データ「０」がもう一度書込まれる。但し、副画素ＳＰｉｘ_３−３からＳＰｉｘ_６−３までの第１メモリ５１の書込み用トランジスタＷＴには、未だ副画素データが書込まれていないので、問題はない。

ソース線ＳＧＬ_３のソース信号が０Ｖに維持されているので、副画素ＳＰｉｘ_２−３の第１メモリ５１の書込み用トランジスタＷＴには、トンネル効果が発生しない。従って、消去期間に書込まれた、副画素ＳＰｉｘ_２−３の第１メモリ５１の副画素データ「０」は、維持される。従って、副画素ＳＰｉｘ_２−３のノードＮ１の電位は、０Ｖに維持される。

上記したステップ１及びステップ２と同様の動作が、ステップ３からステップ６まで行われる。これにより、図７に示す副画素データが、副画素ＳＰｉｘ_１−１からＳＰｉｘ_６−３までに、書込まれる。

図１０は、第１の実施の形態の表示装置の副画素のトランジスタ数及び配線数と、特許文献２の表示素子のトランジスタ数及び配線数と、を示す図である。

反転スイッチ６１に関して、第１の実施の形態の表示装置１と、特許文献２の表示素子とで、基本構成は同一である。しかしながら、特許文献２の表示素子（第７図参照）では、メモリセルの電位信号の反転信号もメモリ回路で生成されるので、インバータを必要としない。従って、特許文献２の表示素子では、反転スイッチのトランジスタ数は、４個（トランスファーゲート２０及び２１）である。一方、第１の実施の形態の表示装置１では、反転スイッチ６１は、インバータ６１ａ（図５参照）を含む。従って、第１の実施の形態の表示装置１では、反転スイッチ６１のトランジスタ数は、６個（インバータ６１ａ、並びに、トランスファーゲート６１ｂ及び６１ｃ）である。

メモリに関して、第１の実施の形態の表示装置１では、第１メモリ５１のトランジスタ数は、書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの２個である。一方、特許文献２の表示素子では、メモリのトランジスタ数は、６個（トランジスタ５及び６、並びに、インバータ１４及び１５）である。

第１の実施の形態の表示装置１では、ノードＮ１のプルダウン抵抗６２として、１個のトランジスタを含む。

信号配線数に関して、第１の実施の形態の表示装置１では、縦（Ｙ方向）に１本（ソース線ＳＧＬ）、横（Ｘ方向）に３本（ゲート信号線ＧＣＬ、表示信号線ＦＲＰ及び反転表示信号線ｘＦＲＰ）の計４本を含む。一方、特許文献２の表示素子では、縦方向に２本（ｙｉ及びｙｉバー）、横方向に３本（ｘｉ、表示信号線、反転表示信号線）の計５本を含む。

電源配線数に関して、第１の実施の形態の表示装置１及び特許文献２の表示素子のいずれも、２本である。

以上を累計すると、第１の実施の形態の表示装置１は、トランジスタ数が９個であり、配線数が６本である。一方、特許文献２の表示素子は、トランジスタ数が１０個であり、配線数が７本である。

このように、第１の実施の形態の表示装置１は、トランジスタ数及び配線数を削減することができる。これにより、表示装置１は、回路規模を縮小でき、高精細化が可能である。

また、表示装置１は、トランジスタ密度、配線密度の低下により、異物等による短絡のリスクが低減され、歩留りを向上することができる。

また、ＳＲＡＭを利用した従来のＭＩＰ型の表示装置では、副画素データを維持するためには、電源供給を維持する必要があった。一方、表示装置１は、電源供給が絶たれても、副画素データを維持することができる。これにより、表示装置１は、低消費電力化が可能である。

（第２の実施の形態）
第２の実施の形態の表示装置の全体構成は、第１の実施の形態の表示装置１（図１参照）と同様であるので、図示及び説明を省略する。

図１１は、第２の実施の形態の表示装置の副画素の構成を示す図である。図１１では、Ｍ行×Ｎ列の副画素ＳＰｉｘの内の、６行×３列の１８個の副画素ＳＰｉｘを示している。図１１では、表示信号線ＦＲＰ、反転表示信号線ｘＦＲＰ、液晶ＬＱ及び保持容量Ｃの記載を省略している。

第２の実施の形態の副画素ＳＰｉｘの構成は、第１の実施の形態の副画素ＳＰｉｘの構成（図６参照）と比較して、書込み用トランジスタＷＴの接続が異なっている。各副画素ＳＰｉｘの書込み用トランジスタＷＴのドレイン及びソースの内の一方は、基準電位に接続されている。各副画素ＳＰｉｘの書込み用トランジスタＷＴのドレイン及びソースの内の他方は、ソース線ＳＧＬに接続されている。つまり、各列の副画素ＳＰｉｘの書込み用トランジスタＷＴは、ソース−ドレイン経路が並列に接続されている。従って、各列の副画素ＳＰｉｘの書込み用トランジスタＷＴは、いわゆるＮＯＲ型に接続されている。

図１２は、第２の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。図１３は、第２の実施の形態の表示装置の副画素に書込みをする際の動作タイミングを示すタイミング図である。図１４は、第２の実施の形態の表示装置の副画素に書込みをする際の各部の電位を示す図である。

図１１から図１４を参照して、第２の実施の形態の表示装置の副画素ＳＰｉｘに書込みをする際の動作について説明する。

フラッシュメモリである書込み用トランジスタＷＴは、副画素データの書込みの前に、消去が必要である。図１３及び図１４において、タイミングｔ_１０からタイミングｔ_１１までが、消去期間である。

消去期間後のタイミングｔ_１１からタイミングｔ_１７までが、書込み期間である。書込み期間は、タイミングｔ_１１からタイミングｔ_１２までのステップ１、タイミングｔ_１２からタイミングｔ_１３までのステップ２、タイミングｔ_１３からタイミングｔ_１４までのステップ３、タイミングｔ_１４からタイミングｔ_１５までのステップ４、タイミングｔ_１５からタイミングｔ_１６までのステップ５、及び、タイミングｔ_１６からタイミングｔ_１７までのステップ６を含む。

ステップ１は、第１行目の副画素ＳＰｉｘ_１−１、ＳＰｉｘ_１−２及びＳＰｉｘ_１−３への書込み期間である。ステップ２は、第２行目の副画素ＳＰｉｘ_２−１、ＳＰｉｘ_２−２及びＳＰｉｘ_２−３への書込み期間である。ステップ３は、第３行目の副画素ＳＰｉｘ_３−１、ＳＰｉｘ_３−２及びＳＰｉｘ_３−３への書込み期間である。

ステップ４は、第４行目の副画素ＳＰｉｘ_４−１、ＳＰｉｘ_４−２及びＳＰｉｘ_４−３への書込み期間である。ステップ５は、第５行目の副画素ＳＰｉｘ_５−１、ＳＰｉｘ_５−２及びＳＰｉｘ_５−３への書込み期間である。ステップ６は、第６行目の副画素ＳＰｉｘ_６−１、ＳＰｉｘ_６−２及びＳＰｉｘ_６−３への書込み期間である。

図１３及び図１４を参照すると、消去期間開始のタイミングｔ_１０において、ゲート線駆動回路９は、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａからゲート線群ＧＬ_６の第１ゲート線ＧＣＬ_ａまでに、０Ｖのゲート信号を出力する。ソース線駆動回路５は、ソース線ＳＧＬ_１、ＳＧＬ_２及びＳＧＬ_３に、２０Ｖのソース信号を出力する。従って、全部の副画素ＳＰｉｘの第１メモリ５１の書込み用トランジスタＷＴのゲートと半導体基板との間に、高電界が印加される。これにより、全部の副画素ＳＰｉｘの第１メモリ５１の書込み用トランジスタＷＴの浮遊ゲートＷＴｇの電子が、トンネル効果によって、半導体基板に放出される。

タイミングｔ_１０から消去遅延時間１５０の経過の後、全部の副画素ＳＰｉｘの第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）にシフトする。つまり、全部の副画素ＳＰｉｘの第１メモリ５１の副画素データは、「１」に一括消去される。タイミングｔ_０から消去遅延時間１５０の間は、消去前の例えば閾値電圧０Ｖの期間であるが、この期間も読出し用トランジスタＲＴは、オン状態にあるため、ノードＮ１電位に特に変化はない。

なお、消去期間において、電源電位ＶＤＤは、３Ｖとしたが、これに限定されず、０Ｖでも良い。電源電位ＶＤＤを０Ｖとした場合、読出し用トランジスタＲＴも消去動作となり、電子が浮遊ゲートＲＴｇから十分に放出される。読出し用トランジスタＲＴが過剰消去（過剰な電子の放出）となる場合は、電源電位ＶＤＤを３Ｖとして、電界を緩和させると好適である。

各副画素ＳＰｉｘの第１メモリ５１への副画素データの書込みは、第１の実施の形態と同様に、ソース信号の供給側（図１１中の下側）から遠い側の第１行目の副画素ＳＰｉｘから、ソース信号の供給側に近い側の第６行目の副画素ＳＰｉｘへと、順次行う。

なお、第２の実施の形態では、副画素データ書込みの順序は、第１の実施の形態のように固定されず、ランダムに書込むことが可能である。但し、書込み動作前に一括消去（或いはブロック単位での消去）が必要であるので、部分的な書換え（任意の副画素ＳＰｉｘの書換え）は、実質的には難しい。

書込み期間のステップ１開始のタイミングｔ_１１において、ゲート線駆動回路９は、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａに１０Ｖのゲート信号を出力し、ゲート線群ＧＬ_２の第１ゲート線ＧＣＬ_ａからゲート線群ＧＬ_６の第１ゲート線ＧＣＬ_ａまでの０Ｖのゲート信号を維持する。

タイミングｔ_１１から遅延時間１５１の経過後に、ソース線駆動回路５は、ソース線ＳＧＬ_１の０Ｖのソース信号を維持し、負論理の５Ｖのソース信号をソース線ＳＧＬ_２及びＳＧＬ_３に出力する。

従って、副画素ＳＰｉｘ_１−１の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間電圧は、０Ｖである。このため、副画素ＳＰｉｘ_１−１の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れない。従って、副画素ＳＰｉｘ_１−１の第１メモリ５１の書込み用トランジスタＷＴのゲートと半導体基板との間には、ホットエレクトロン効果が発生しない。これにより、副画素ＳＰｉｘ_１−１の第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）に維持される。従って、副画素ＳＰｉｘ_１−１の第１メモリ５１の副画素データは、「１」に維持される。

また、副画素ＳＰｉｘ_１−２の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、５Ｖが印加される。そして、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａには、１０Ｖが供給されている。従って、副画素ＳＰｉｘ_１−２の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れる。これにより、副画素ＳＰｉｘ_１−２の第１メモリ５１の書込み用トランジスタＷＴのゲートと半導体基板との間に、ホットエレクトロン効果が発生する。

従って、半導体基板のドレイン（又はソース）端から副画素ＳＰｉｘ_１−２の第１メモリ５１の書込み用トランジスタＷＴの浮遊ゲートＷＴｇに電子が注入される。これにより、副画素ＳＰｉｘ_１−２の第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）にシフトする。タイミングｔ_１１から遅延時間１５１及び書込み遅延時間１５２の経過後に、副画素ＳＰｉｘ_１−２の第１メモリ５１の副画素データは、「０」になる。

なお、ゲート線駆動回路９が、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａに１０Ｖのゲート信号を出力し、ソース線駆動回路５が、５Ｖのソース信号をソース線ＳＧＬ_２及びＳＧＬ_３に出力することとしたが、これに限定されない。ゲート線駆動回路９がゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａに出力するゲート信号及びソース線駆動回路５がソース線ＳＧＬ_２及びＳＧＬ_３に出力するソース信号は、副画素ＳＰｉｘ_１−２の書込み用トランジスタＷＴのゲートと半導体基板との間にホットエレクトロン効果が発生する電圧であれば良い。

また、副画素ＳＰｉｘ_１−３の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、５Ｖが印加される。そして、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａには、１０Ｖが供給されている。従って、副画素ＳＰｉｘ_１−３の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れる。これにより、副画素ＳＰｉｘ_１−３の第１メモリ５１の書込み用トランジスタＷＴのゲートと半導体基板との間に、ホットエレクトロン効果が発生する。

従って、半導体基板のドレイン（又はソース）端から副画素ＳＰｉｘ_１−３の第１メモリ５１の書込み用トランジスタＷＴの浮遊ゲートＷＴｇに電子が注入される。従って、副画素ＳＰｉｘ_１−３の第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）にシフトする。タイミングｔ_１１から遅延時間１５１及び書込み遅延時間１５２の経過後に、副画素ＳＰｉｘ_１−３の第１メモリ５１の副画素データは、「０」になる。

ゲート線群ＧＬ_２の第１ゲート線ＧＣＬ_ａからゲート線群ＧＬ_６の第１ゲート線ＧＣＬ_ａまでのゲート信号は、０Ｖに維持されている。このため、第２行目から第６行目までの副画素ＳＰｉｘの第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れない。従って、第２行目から第６行目までの副画素ＳＰｉｘの第１メモリ５１の書込み用トランジスタＷＴのゲートと半導体基板との間には、ホットエレクトロン効果が発生しない。従って、消去期間に書込まれた、第２行目から第６行目までの副画素ＳＰｉｘの第１メモリ５１の副画素データ「１」は、維持される。

ステップ２開始のタイミングｔ_１２において、ゲート線駆動回路９は、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａに０Ｖのゲート信号を出力し、ゲート線群ＧＬ_２の第１ゲート線ＧＣＬ_ａに１０Ｖのゲート信号を出力し、ゲート線群ＧＬ_３の第１ゲート線ＧＣＬ_ａからゲート線群ＧＬ_６の第１ゲート線ＧＣＬ_ａまでの０Ｖのゲート信号を維持する。

タイミングｔ_１２以降において、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａのゲート信号が０Ｖであるので、第１行目の副画素ＳＰｉｘ_１−１、ＳＰｉｘ_１−２及びＳＰｉｘ_１−３の第１メモリ５１に記憶されている副画素データが、読出される。第１行目の各副画素ＳＰｉｘの第１メモリ５１に記憶されている副画素データが「０」である場合は、読出し用トランジスタＲＴの閾値電圧は＋２Ｖであるので、読出し用トランジスタＲＴがオフ状態である。従って、ノードＮ１の電位は、プルダウン抵抗６２によってプルダウンされ、０Ｖになる。第１行目の各副画素ＳＰｉｘの第１メモリ５１に記憶されている副画素データが「１」である場合は、読出し用トランジスタＲＴの閾値電圧は−２Ｖであるので、読出し用トランジスタＲＴがオン状態である。従って、ノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。

タイミングｔ_１２から遅延時間１５１経過後に、ソース線駆動回路５は、負論理の５Ｖのソース信号をソース線ＳＧＬ_１及びＳＧＬ_３に供給し、ソース線ＳＧＬ_２の０Ｖのソース信号を維持する。

従って、副画素ＳＰｉｘ_２−１の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、５Ｖが印加される。そして、ゲート線群ＧＬ_２の第１ゲート線ＧＣＬ_ａには、１０Ｖが供給されている。従って、副画素ＳＰｉｘ_２−１の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れる。これにより、副画素ＳＰｉｘ_２−１の第１メモリ５１の書込み用トランジスタＷＴのゲートと半導体基板との間に、ホットエレクトロン効果が発生する。

従って、半導体基板のドレイン（又はソース）端から副画素ＳＰｉｘ_２−１の第１メモリ５１の書込み用トランジスタＷＴの浮遊ゲートＷＴｇに電子が注入される。これにより、副画素ＳＰｉｘ_２−１の第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）にシフトする。タイミングｔ_１２から遅延時間１５１及び書込み遅延時間１５２経過後に、副画素ＳＰｉｘ_２−１の第１メモリ５１の副画素データは、「０」になる。

また、副画素ＳＰｉｘ_２−２の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間電圧は、０Ｖである。このため、副画素ＳＰｉｘ_２−２の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れない。従って、副画素ＳＰｉｘ_２−２の第１メモリ５１の書込み用トランジスタＷＴのゲートと半導体基板との間には、ホットエレクトロン効果が発生しない。これにより、副画素ＳＰｉｘ_２−２の第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）に維持される。従って、副画素ＳＰｉｘ_２−２の第１メモリ５１の副画素データは、「１」に維持される。

また、副画素ＳＰｉｘ_２−３の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、５Ｖが印加される。そして、ゲート線群ＧＬ_２の第１ゲート線ＧＣＬ_ａには、１０Ｖが供給されている。従って、副画素ＳＰｉｘ_２−３の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れる。これにより、副画素ＳＰｉｘ_２−３の第１メモリ５１の書込み用トランジスタＷＴのゲートと半導体基板との間に、ホットエレクトロン効果が発生する。

従って、半導体基板のドレイン（又はソース）端から副画素ＳＰｉｘ_２−３の第１メモリ５１の書込み用トランジスタＷＴの浮遊ゲートＷＴｇに電子が注入される。これにより、副画素ＳＰｉｘ_２−３の第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）にシフトする。タイミングｔ_１２から遅延時間１５１及び書込み遅延時間１５２経過後に、副画素ＳＰｉｘ_２−３の第１メモリ５１の副画素データは、「０」になる。

上記したステップ１及びステップ２と同様の動作が、ステップ３からステップ６まで行われる。これにより、図１２に示す副画素データが、副画素ＳＰｉｘ_１−１からＳＰｉｘ_６−３までに、書込まれる。

第２の実施の形態の表示装置は、第１の実施の形態の表示装置１と同様の効果を奏する。

（第３の実施の形態）
［全体構成］
図１５は、第３の実施の形態の表示装置の全体構成の概要を示す図である。第３の実施の形態の表示装置１Ａは、第１の実施の形態の表示装置１と比較して、メモリ選択回路８を更に含む。

額縁領域ＧＤ内には、インタフェース回路４と、ソース線駆動回路５と、共通電極駆動回路６と、反転駆動回路７と、メモリ選択回路８と、ゲート線駆動回路９とが、配置されている。なお、これら複数の回路のうち、インタフェース回路４と、ソース線駆動回路５と、共通電極駆動回路６と、反転駆動回路７と、メモリ選択回路８とをＩＣチップに組み込み、ゲート線駆動回路９を第１パネル上に形成した構成を採用することも可能である。或いは、ＩＣチップに組み込まれる回路群を表示装置１Ａ外のプロセッサに形成し、それらと表示装置１Ａとを接続する構成も採用可能である。

各副画素ＳＰｉｘは、複数のメモリを含む。第３の実施の形態では、複数のメモリは、第１メモリから第３メモリまでの３個とするが、本開示はこれに限定されない。複数のメモリは、２個であっても良いし、４個以上であっても良い。

第３の実施の形態では、複数のメモリが３個であるので、表示領域ＤＡ内には、Ｍ×Ｎ×３×３個のメモリが配置されていることになる。また、第３の実施の形態では、各副画素ＳＰｉｘが３個のメモリを含んでいるので、Ｍ×Ｎ個の画素Ｐｉｘの１つの行には、Ｎ×３×３個のメモリが配置されていることになる。

各副画素ＳＰｉｘは、各々が含む第１メモリから第３メモリまでの内の選択された１個のメモリに格納されている副画素データに基づいて、当該副画素ＳＰｉｘの表示が実施される。つまり、Ｍ×Ｎ×３個の副画素ＳＰｉｘに含まれるＭ×Ｎ×３×３個のメモリの集合は、３個のフレームメモリと同等である。

設定レジスタ４ｃには、メモリ選択回路８を制御するための値がコマンドデータＣＭＤに基づいて設定される。タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、メモリ選択回路８を制御する。

メモリ選択回路８には、基準クロック信号ＣＬＫが、外部回路から供給される。

各副画素が１個のメモリを有するＭＩＰ型液晶表示装置では、１つの行（画素行（副画素行））当たり１本のゲート線が配置される。しかしながら、第３の実施の形態では、各副画素ＳＰｉｘが、第１メモリから第３メモリまでの３個のメモリを含んでいる。そこで、第３の実施の形態では、１つの行当たり、３本のゲート線が配置されている。３本のゲート線は、１つの行に含まれる副画素ＳＰｉｘの各々の第１メモリから第３メモリまでに夫々電気的に接続されている。なお、副画素ＳＰｉｘが、ゲート信号に加えて、ゲート信号を反転した反転ゲート信号とで動作する場合には、１つの行当たり、６本のゲート線が配置される。

１つの行当たりに配置されている３本又は６本のゲート線が、本開示のゲート線群に対応する。第３の実施の形態では、表示装置１Ａは、Ｍ行の画素Ｐｉｘを有するので、Ｍ群のゲート線群が配置されている。

表示装置１Ａは、Ｍ行の画素Ｐｉｘを線順次走査することによって、１個のフレームデータの副画素データが各副画素ＳＰｉｘの第１メモリに記憶される。そして、表示装置１Ａは、線順次走査を３回実行することによって、各副画素ＳＰｉｘの第１メモリから第３メモリに３個のフレームデータが格納される。

これに際し、表示装置１Ａは、１つの行の走査毎に第１メモリへの書き込み、第２メモリへの書き込み、第３メモリへの書き込みを行う手順を採用することも可能である。かかる走査を第１列から第Ｍ列まで実施することにより、一度の線順次走査で各副画素ＳＰｉｘの第１メモリから第３メモリまでに副画素データを格納することができる。

第３の実施の形態では、１つの行当たり、３本のメモリ選択線が配置されている。３本のメモリ選択線は、１つの行に含まれるＮ×３個の副画素ＳＰｉｘの各々の第１メモリから第３メモリまでに夫々電気的に接続されている。なお、副画素ＳＰｉｘが、メモリ選択信号に加えて、メモリ選択信号を反転した反転メモリ選択信号とで動作する場合には、１つの行当たり、６本のメモリ選択線が配置される。

１つの行当たりに配置されている３本又は６本のメモリ選択線が、本開示のメモリ選択線群に対応する。第３の実施の形態では、表示装置１Ａは、Ｍ行の画素Ｐｉｘを有するので、Ｍ群のメモリ選択線群が配置されている。

メモリ選択回路８は、タイミングコントローラ４ｂの制御下で、基準クロック信号ＣＬＫに同期して、各副画素ＳＰｉｘの第１メモリから第３メモリまでの内の１個を、同時に選択する。より詳細には、全ての副画素ＳＰｉｘの第１メモリが同時に選択される。或いは、全ての副画素ＳＰｉｘの第２メモリが同時に選択される。全ての副画素ＳＰｉｘの第３メモリが同時に選択される。従って、表示装置１Ａは、各副画素ＳＰｉｘの第１メモリから第３メモリまでの選択を切り替えることによって、３つの画像の内の１つの画像を表示させることができる。これにより、表示装置１Ａは、画像を一斉に変化させることができ、画像を短時間で変化させることができる。また、表示装置１Ａは、各副画素ＳＰｉｘの第１メモリから第３メモリまでの選択を順次切り替えることによって、アニメーション表示（動画像表示）を行うことができる。

［回路構成］
図１６は、第３の実施の形態の表示装置の画素内での副画素の配置を示す図である。画素Ｐｉｘは、Ｒ（赤）の副画素ＳＰｉｘ_Ｒと、Ｇ（緑）の副画素ＳＰｉｘ_Ｇと、Ｂ（青）の副画素ＳＰｉｘ_Ｂと、を含む。

副画素ＳＰｉｘ_Ｒ、ＳＰｉｘ_Ｇ及びＳＰｉｘ_Ｂの各々は、メモリブロック５０と、反転スイッチ６１と、を含む。メモリブロック５０は、第１メモリ５１と、第２メモリ５２と、第３メモリ５３と、を含む。

第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々は、１ビットのデータを格納するメモリセルとするが、本開示はこれに限定されない。第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々は、２ビット以上のデータを格納するメモリセルであっても良い。

反転スイッチ６１は、第１メモリ５１、第２メモリ５２及び第３メモリ５３と、副画素電極（反射電極）１５（図２参照）との間に電気的に接続されている。反転スイッチ６１は、反転駆動回路７から供給される、基準クロック信号ＣＬＫに同期して反転する表示信号に基づいて、第１メモリ５１、第２メモリ５２及び第３メモリ５３の内の選択された１個のメモリから出力される副画素データを一定周期毎に反転して、副画素電極１５に出力する。

表示信号が反転する周期は、共通電極２３の電位（コモン電位）が反転する周期と同じである。

図１７は、第３の実施の形態の表示装置の回路構成を示す図である。図１７では、Ｍ行×Ｎ列の副画素ＳＰｉｘの内の、２×２個の副画素ＳＰｉｘを示している。

ゲート線駆動回路９は、Ｍ行の副画素ＳＰｉｘの各々が３個のメモリを含むことに対応して、Ｍ×３個の出力端子を有している。ゲート線駆動回路９は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_４に基づいて、ゲート信号を、Ｍ×３個の出力端子から出力する。

第１パネル２上には、Ｍ行の副画素ＳＰｉｘに対応して、Ｍ群のゲート線群ＧＬ_１、ＧＬ_２、・・・が配置されている。Ｍ群のゲート線群ＧＬ_１、ＧＬ_２、・・・の各々は、当該行の第１メモリ５１（図１６参照）に電気的に接続された第１ゲート線ＧＣＬ_ａと、第２メモリ５２（図１６参照）に電気的に接続された第２ゲート線ＧＣＬ_ｂと、第３メモリ５３（図１６参照）に電気的に接続された第３ゲート線ＧＣＬ_ｃと、を含む。Ｍ群のゲート線群ＧＬ_１、ＧＬ_２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｘ方向に沿う。

第１パネル２上には、Ｎ×３列の副画素ＳＰｉｘに対応して、Ｎ×３本のソース線ＳＧＬ_１、ＳＧＬ_２、・・・が配置されている。各ソース線ＳＧＬ_１、ＳＧＬ_２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｙ方向に沿う。ソース線駆動回路５は、ゲート信号によって選択されている各副画素ＳＰｉｘの３個のメモリに対して、ソース線ＳＧＬ_１、ＳＧＬ_２、・・・を介して、副画素データを夫々出力する。

ゲート信号が供給された行の副画素ＳＰｉｘは、ゲート信号が供給されたゲート線ＧＣＬに応じて、ソース線ＳＧＬに供給されている副画素データを、第１メモリ５１から第３メモリ５３までの内の１つのメモリに格納する。

メモリ選択回路８は、スイッチＳＷ_２と、ラッチ７１と、スイッチＳＷ_３と、を含む。スイッチＳＷ_２は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_２によって制御される。

画像を表示する場合、つまり、Ｍ×Ｎ×３個の第１メモリ５１、第２メモリ５２及び第３メモリ５３の内のいずれかから画像データを読み出す場合について説明する。この場合には、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ_２をスイッチＳＷ_２に出力する。スイッチＳＷ_２は、タイミングコントローラ４ｂから供給される第１の値の制御信号Ｓｉｇ_２に基づいて、オン状態になる。これにより、基準クロック信号ＣＬＫがラッチ７１に供給される。

画像を表示しない場合、つまり、Ｍ×Ｎ×３個の第１メモリ５１、Ｍ×Ｎ×３個の第２メモリ５２及びＭ×Ｎ×３個の第３メモリ５３の内のいずれからも画像データを読み出さない場合について説明する。この場合には、タイミングコントローラ４ｂは、第２の値の制御信号Ｓｉｇ_２をスイッチＳＷ_２に出力する。スイッチＳＷ_２は、タイミングコントローラ４ｂから供給される第２の値の制御信号Ｓｉｇ_２に基づいて、オフ状態になる。これにより、基準クロック信号ＣＬＫがラッチ７１に供給されない。

ラッチ７１は、スイッチＳＷ_２がオン状態で基準クロック信号ＣＬＫが供給される場合には、基準クロック信号ＣＬＫのハイレベルを基準クロック信号ＣＬＫの１周期保持する。ラッチ７１は、スイッチＳＷ_２がオフ状態で基準クロック信号ＣＬＫが供給されない場合には、ハイレベルを保持する。

第１パネル２上には、Ｍ行の副画素ＳＰｉｘに対応して、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・が配置されている。Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々は、当該行の第１メモリ５１に電気的に接続された第１メモリ選択線ＳＥＬ_ａと、第２メモリ５２に電気的に接続された第２メモリ選択線ＳＥＬ_ｂと、第３メモリ５３に電気的に接続された第３メモリ選択線ＳＥＬ_ｃと、を含む。Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｘ方向に沿う。

スイッチＳＷ_３は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_３によって制御される。スイッチＳＷ_３は、制御信号Ｓｉｇ_３が第１の値の場合には、ラッチ７１の出力端子と、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第１メモリ選択線ＳＥＬ_ａと、を電気的に接続する。スイッチＳＷ_３は、制御信号Ｓｉｇ_３が第２の値の場合には、ラッチ７１の出力端子と、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第２メモリ選択線ＳＥＬ_ｂと、を電気的に接続する。スイッチＳＷ_３は、制御信号Ｓｉｇ_３が第３の値の場合には、ラッチ７１の出力端子と、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第３メモリ選択線ＳＥＬ_ｃとを電気的に接続する。

各副画素ＳＰｉｘは、メモリ選択信号が供給されたメモリ選択線ＳＥＬに応じて、第１メモリ５１から第３メモリ５３までの内の１つのメモリに格納されている副画素データに基づいて、液晶層を変調する。その結果、表示面に画像（フレーム）が表示される。

［動作］
図１８は、第３の実施の形態の表示装置の副画素の構成を示す図である。図１８では、Ｍ行×Ｎ列の副画素ＳＰｉｘの内の、２行×３列の６個の副画素ＳＰｉｘを示している。図１８では、表示信号線ＦＲＰ、反転表示信号線ｘＦＲＰ、液晶ＬＱ及び保持容量Ｃの記載を省略している。

各列の副画素ＳＰｉｘの書込み用トランジスタＷＴのソース−ドレイン経路は、直列に接続されている。つまり、各列の副画素ＳＰｉｘの書込み用トランジスタＷＴは、いわゆるＮＡＮＤ型に接続されている。

第３の実施の形態の副画素の構成は、第１の実施の形態の副画素の構成（図６参照）と比較して、各副画素ＳＰｉｘが、３個のメモリを含んでいる。そして、各副画素ＳＰｉｘの読出し用トランジスタＲＴのゲートは、メモリ選択線ＳＥＬに接続されている。

図１９は、第３の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。図２０は、第３の実施の形態の表示装置の副画素に副画素データを書込み及び読出しをする際の動作タイミングを示すタイミング図である。図２１は、第３の実施の形態の表示装置の副画素に書込みをする際の各部の電位を示す図である。図２２は、第３の実施の形態の表示装置の副画素から読出しをする際の各部の電位を示す図である。

図１８から図２２を参照して、表示装置１Ａの副画素ＳＰｉｘに副画素データを書込み及び読出しをする際の動作について説明する。

フラッシュメモリである書込み用トランジスタＷＴは、副画素データの書込みの前に、消去が必要である。図２０から図２２において、タイミングｔ_２０からタイミングｔ_２１までが、消去期間である。

消去期間後のタイミングｔ_２１からタイミングｔ_２７までが、書込み期間である。書込み期間は、タイミングｔ_２１からタイミングｔ_２２までのステップ１、タイミングｔ_２２からタイミングｔ_２３までのステップ２、タイミングｔ_２３からタイミングｔ_２４までのステップ３、タイミングｔ_２４からタイミングｔ_２５までのステップ４、タイミングｔ_２５からタイミングｔ_２６までのステップ５、及び、タイミングｔ_２６からタイミングｔ_２７までのステップ６を含む。

書込み期間後のタイミングｔ_２７からタイミングｔ_３０までが、読出し期間である。読出し期間は、タイミングｔ_２７からタイミングｔ_２８までのステップ７、タイミングｔ_２８からタイミングｔ_２９までのステップ８、及び、タイミングｔ_２９からタイミングｔ_３０までのステップ９を含む。

ステップ１は、第１行目の副画素ＳＰｉｘ_１−１、ＳＰｉｘ_１−２及びＳＰｉｘ_１−３の各々の第１メモリ５１への書込み期間である。ステップ２は、第１行目の副画素ＳＰｉｘ_１−１、ＳＰｉｘ_１−２及びＳＰｉｘ_１−３の各々の第２メモリ５２への書込み期間である。ステップ３は、第１行目の副画素ＳＰｉｘ_１−１、ＳＰｉｘ_１−２及びＳＰｉｘ_１−３の各々の第３メモリ５３への書込み期間である。

ステップ４は、第２行目の副画素ＳＰｉｘ_２−１、ＳＰｉｘ_２−２及びＳＰｉｘ_２−３の各々の第１メモリ５１への書込み期間である。ステップ５は、第２行目の副画素ＳＰｉｘ_２−１、ＳＰｉｘ_２−２及びＳＰｉｘ_２−３の各々の第２メモリ５２への書込み期間である。ステップ６は、第２行目の副画素ＳＰｉｘ_２−１、ＳＰｉｘ_２−２及びＳＰｉｘ_２−３の各々の第３メモリ５３への書込み期間である。

ステップ７は、各副画素ＳＰｉｘの第１メモリ５１からの読出し期間である。ステップ８は、各副画素ＳＰｉｘの第２メモリ５２からの読出し期間である。ステップ９は、各副画素ＳＰｉｘの第３メモリ５３からの読出し期間である。

図２０及び図２１を参照すると、消去期間開始のタイミングｔ_２０において、ゲート線駆動回路９は、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａ、第２ゲート線ＧＣＬ_ｂ及び第３ゲート線ＧＣＬ_ｃ、並びに、ゲート線群ＧＬ_２の第１ゲート線ＧＣＬ_ａ、第２ゲート線ＧＣＬ_ｂ及び第３ゲート線ＧＣＬ_ｃに、２０Ｖのゲート信号を出力する。ソース線駆動回路５は、ソース線ＳＧＬ_１、ＳＧＬ_２及びＳＧＬ_３に、０Ｖのソース信号を出力する。従って、全部の副画素ＳＰｉｘの書込み用トランジスタＷＴのゲートと半導体基板との間に、高電界が印加される。これにより、トンネル効果によって、全部の副画素ＳＰｉｘの全部のメモリの書込み用トランジスタＷＴの浮遊ゲートＷＴｇに電子が半導体基板から注入される。全部の副画素ＳＰｉｘの書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）にシフトする。つまり、全部の副画素ＳＰｉｘの全部のメモリの副画素データは、「０」に一括消去される。

なお、消去期間において、電源電位ＶＤＤは、３Ｖとしたが、これに限定されず、０Ｖでも良い。電源電位ＶＤＤを０Ｖとした場合、読出し用トランジスタＲＴも消去動作となり、浮遊ゲートＲＴｇに充分な電子が注入される。読出し用トランジスタＲＴが過剰消去（過剰な電子の注入）となる場合は、電源電位ＶＤＤを３Ｖとして、電界を緩和させると好適である。

各副画素ＳＰｉｘの各メモリへの副画素データの書込みは、ソース信号の供給側（図１８中の下側）から遠い側の第１行目の副画素ＳＰｉｘの第１メモリ５１から、ソース信号の供給側に近い側の第２行目の副画素ＳＰｉｘの第３メモリ５３へと、順次行う。つまり、各副画素ＳＰｉｘの各メモリへの副画素データの書込みは、第１行目の副画素ＳＰｉｘの第１メモリ５１への副画素データの書込み（ステップ１）→第１行目の副画素ＳＰｉｘの第２メモリ５２への副画素データの書込み（ステップ２）→第１行目の副画素ＳＰｉｘの第３メモリ５３への副画素データの書込み（ステップ３）→第２行目の副画素ＳＰｉｘの第１メモリ５１への副画素データの書込み（ステップ４）→第２行目の副画素ＳＰｉｘの第２メモリ５２への副画素データの書込み（ステップ５）→第２行目の副画素ＳＰｉｘの第３メモリ５３への副画素データの書込み（ステップ６）という順序で行う。その理由は、書込み対象の行よりもソース信号の供給の手前側の行のメモリが消去状態になる場合があるからである。

書込み期間のステップ１開始のタイミングｔ_２１において、ゲート線駆動回路９は、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａに０Ｖのゲート信号を出力し、ゲート線群ＧＬ_１の第２ゲート線ＧＣＬ_ｂ及び第３ゲート線ＧＣＬ_ｃ、並びに、ゲート線群ＧＬ_２の第１ゲート線ＧＣＬ_ａ、第２ゲート線ＧＣＬ_ｂ及び第３ゲート線ＧＣＬ_ｃに、２３Ｖのゲート信号を印加する。

タイミングｔ_２１から遅延時間１５１の経過後に、ソース線駆動回路５は、正論理の２０Ｖのソース信号をソース線ＳＧＬ_１に出力し、ソース線ＳＧＬ_２及びＳＧＬ_３の０Ｖのソース信号を維持する。

副画素ＳＰｉｘ_１−１の第２メモリ５２及び第３メモリ５３、並びに、副画素ＳＰｉｘ_２−１の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴの閾値電圧は、＋２Ｖである。そして、副画素ＳＰｉｘ_１−１の第２メモリ５２及び第３メモリ５３、並びに、副画素ＳＰｉｘ_２−１の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には３Ｖ（＝２３Ｖ−２０Ｖ）が印加されている。従って、副画素ＳＰｉｘ_１−１の第２メモリ５２及び第３メモリ５３、並びに、副画素ＳＰｉｘ_２−１の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴは、オン状態になる。このため、ソース線ＳＧＬ_１に供給された２０Ｖのソース信号の電圧は、副画素ＳＰｉｘ_１−１の第２メモリ５２及び第３メモリ５３、並びに、副画素ＳＰｉｘ_２−１の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴを通過し、副画素ＳＰｉｘ_１−１の第１メモリ５１の書込み用トランジスタＷＴのドレイン（又はソース）に至る。

従って、副画素ＳＰｉｘ_１−１の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には、−２０Ｖ（＝０Ｖ−２０Ｖ）が印加される。これにより、副画素ＳＰｉｘ_１−１の第１メモリ５１の書込み用トランジスタＷＴの浮遊ゲートＷＴｇ内の電子は、トンネル効果によって、半導体基板に放出される。従って、副画素ＳＰｉｘ_１−１の第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）にシフトする。これにより、副画素ＳＰｉｘ_１−１の第１メモリ５１の副画素データは、「１」になる。

副画素ＳＰｉｘ_１−２の第２メモリ５２及び第３メモリ５３、並びに、副画素ＳＰｉｘ_２−２の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には２３Ｖ（＝２３Ｖ−０Ｖ）が印加されている。従って、副画素ＳＰｉｘ_１−２の第２メモリ５２及び第３メモリ５３、並びに、副画素ＳＰｉｘ_２−２の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴは、消去期間と同様に、副画素データ「０」がもう一度書込まれる。但し、副画素ＳＰｉｘ_１−２の第２メモリ５２及び第３メモリ５３、並びに、副画素ＳＰｉｘ_２−２の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴには、未だ副画素データが書込まれていないので、問題はない。

ソース線ＳＧＬ_２のソース信号が０Ｖに維持されているので、副画素ＳＰｉｘ_１−２の第１メモリ５１の書込み用トランジスタＷＴには、トンネル効果が発生しない。従って、消去期間に書込まれた、副画素ＳＰｉｘ_１−２の第１メモリ５１の副画素データ「０」は、維持される。

副画素ＳＰｉｘ_１−３の第２メモリ５２及び第３メモリ５３、並びに、副画素ＳＰｉｘ_２−３の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には２３Ｖ（＝２３Ｖ−０Ｖ）が印加されている。従って、副画素ＳＰｉｘ_１−３の第２メモリ５２及び第３メモリ５３、並びに、副画素ＳＰｉｘ_２−３の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴは、消去期間と同様に、副画素データ「０」がもう一度書込まれる。但し、副画素ＳＰｉｘ_１−３の第２メモリ５２及び第３メモリ５３、並びに、副画素ＳＰｉｘ_２−３の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴには、未だ副画素データが書込まれていないので、問題はない。

ソース線ＳＧＬ_３のソース信号が０Ｖに維持されているので、副画素ＳＰｉｘ_１−３の第１メモリ５１の書込み用トランジスタＷＴには、トンネル効果が発生しない。従って、消去期間に書込まれた、副画素ＳＰｉｘ_１−３の第１メモリ５１の副画素データ「０」は、維持される。

ステップ２開始のタイミングｔ_２２において、ゲート線駆動回路９は、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａの０Ｖのゲート信号を維持し、ゲート線群ＧＬ_１の第２ゲート線ＧＣＬ_ｂに０Ｖのゲート信号を出力し、ゲート線群ＧＬ_１の第３ゲート線ＧＣＬ_ｃ、並びに、ゲート線群ＧＬ_２の第１ゲート線ＧＣＬ_ａ、第２ゲート線ＧＣＬ_ｂ及び第３ゲート線ＧＣＬ_ｃの２３Ｖのゲート信号を維持する。

なお、ゲート線群ＧＬ_１の第２ゲート線ＧＣＬ_ｂに０Ｖのゲート信号が印加されているので、副画素ＳＰｉｘ_１−１、ＳＰｉｘ_１−２及びＳＰｉｘ_１−３の各々の第２メモリ５２の書込み用トランジスタＷＴのソース−ドレイン間が導通しない。従って、副画素ＳＰｉｘ_１−１、ＳＰｉｘ_１−２及びＳＰｉｘ_１−３の各々の第２メモリ５２への副画素データの書込みは、副画素ＳＰｉｘ_１−１、ＳＰｉｘ_１−２及びＳＰｉｘ_１−３の各々の第１メモリ５１の副画素データには、影響しない。

タイミングｔ_２２から遅延時間１５１の経過後に、ソース線駆動回路５は、０Ｖのソース信号をソース線ＳＧＬ_１に出力し、正論理の２０Ｖのソース信号をソース線ＳＧＬ_２に出力し、ソース線ＳＧＬ_３の０Ｖのソース信号を維持する。

副画素ＳＰｉｘ_１−１の第３メモリ５３、並びに、副画素ＳＰｉｘ_２−１の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には２３Ｖ（＝２３Ｖ−０Ｖ）が印加されている。従って、副画素ＳＰｉｘ_１−１の第３メモリ５３、並びに、副画素ＳＰｉｘ_２−１の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴは、消去期間と同様に、副画素データ「０」がもう一度書込まれる。但し、副画素ＳＰｉｘ_１−１の第３メモリ５３、並びに、副画素ＳＰｉｘ_２−１の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴには、未だ副画素データが書込まれていないので、問題はない。

ソース線ＳＧＬ_１のソース信号が０Ｖに維持されているので、副画素ＳＰｉｘ_１−１の第２メモリ５２の書込み用トランジスタＷＴには、トンネル効果が発生しない。従って、消去期間に書込まれた、副画素ＳＰｉｘ_１−１の第２メモリ５２の副画素データ「０」は、維持される。

副画素ＳＰｉｘ_１−２の第３メモリ５３、並びに、副画素ＳＰｉｘ_２−２の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴの閾値電圧は、＋２Ｖである。そして、副画素ＳＰｉｘ_１−２の第３メモリ５３、並びに、副画素ＳＰｉｘ_２−２の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には３Ｖ（＝２３Ｖ−２０Ｖ）が印加されている。従って、副画素ＳＰｉｘ_１−２の第３メモリ５３、並びに、副画素ＳＰｉｘ_２−２の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴは、オン状態になる。このため、ソース線ＳＧＬ_２に供給された２０Ｖのソース信号の電圧は、副画素ＳＰｉｘ_１−２の第３メモリ５３、並びに、副画素ＳＰｉｘ_２−２の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴを通過し、副画素ＳＰｉｘ_１−２の第２メモリ５２の書込み用トランジスタＷＴのドレイン（又はソース）に至る。

従って、副画素ＳＰｉｘ_１−２の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には、−２０Ｖ（＝０Ｖ−２０Ｖ）が印加される。これにより、副画素ＳＰｉｘ_１−２の第２メモリ５２の書込み用トランジスタＷＴの浮遊ゲートＷＴｇ内の電子は、トンネル効果によって、半導体基板に放出される。従って、副画素ＳＰｉｘ_１−２の第２メモリ５２の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）にシフトする。従って、副画素ＳＰｉｘ_１−２の第２メモリ５２の副画素データは、「１」になる。

副画素ＳＰｉｘ_１−３の第３メモリ５３、並びに、副画素ＳＰｉｘ_２−３の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴのゲート−ドレイン（又はソース）間には２３Ｖ（＝２３Ｖ−０Ｖ）が印加されている。従って、副画素ＳＰｉｘ_１−３の第３メモリ５３、並びに、副画素ＳＰｉｘ_２−３の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴは、消去期間と同様に、副画素データ「０」がもう一度書込まれる。但し、副画素ＳＰｉｘ_１−３の第３メモリ５３、並びに、副画素ＳＰｉｘ_２−３の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴには、未だ副画素データが書込まれていないので、問題はない。

ソース線ＳＧＬ_３のソース信号が０Ｖに維持されているので、副画素ＳＰｉｘ_１−３の第２メモリ５２の書込み用トランジスタＷＴには、トンネル効果が発生しない。従って、消去期間に書込まれた、副画素ＳＰｉｘ_１−３の第２メモリ５２の副画素データ「０」は、維持される。

上記したステップ１及びステップ２と同様の動作が、ステップ３からステップ６まで行われる。これにより、図１９に示す副画素データが、副画素ＳＰｉｘ_１−１からＳＰｉｘ_２−３までに、書込まれる。

読出し期間のステップ７開始のタイミングｔ_２７において、メモリ選択回路８は、メモリ選択線群ＳＬ_１及びＳＬ_２の各々の第１メモリ選択線ＳＥＬ_ａに０Ｖのメモリ選択信号を出力し、メモリ選択線群ＳＬ_１及びＳＬ_２の各々の第２メモリ選択線ＳＥＬ_ｂ及び第３メモリ選択線ＳＥＬ_ｃに、−５Ｖのメモリ選択信号を出力する。

なお、メモリ選択回路８が、メモリ選択線群ＳＬ_１及びＳＬ_２の各々の第２メモリ選択線ＳＥＬ_ｂ及び第３メモリ選択線ＳＥＬ_ｃに−５Ｖのメモリ選択信号を出力することとしたが、これに限定されない。メモリ選択回路８がメモリ選択線群ＳＬ_１及びＳＬ_２の各々の第２メモリ選択線ＳＥＬ_ｂ及び第３メモリ選択線ＳＥＬ_ｃに出力するメモリ選択信号は、負電圧方向の閾値電圧（例えば、−２Ｖ）よりも低ければよい。従って、例えば、メモリ選択回路８は、メモリ選択線群ＳＬ_１及びＳＬ_２の各々の第２メモリ選択線ＳＥＬ_ｂ及び第３メモリ選択線ＳＥＬ_ｃに−４．５Ｖのメモリ選択信号を出力することとしても良い。

メモリ選択線群ＳＬ_１及びＳＬ_２の各々の第１メモリ選択線ＳＥＬ_ａに出力された０Ｖのメモリ選択信号は、各副画素ＳＰｉｘの第１メモリ５１の読出し用トランジスタＲＴのゲートに供給される。メモリ選択線群ＳＬ_１及びＳＬ_２の各々の第２メモリ選択線ＳＥＬ_ｂ及び第３メモリ選択線ＳＥＬ_ｃに出力された−５Ｖのメモリ選択信号は、各副画素ＳＰｉｘの第２メモリ５２及び第３メモリ５３の各々の読出し用トランジスタＲＴのゲートに供給される。

副画素ＳＰｉｘ_１−１の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、−２Ｖである。従って、副画素ＳＰｉｘ_１−１の第１メモリ５１の読出し用トランジスタＲＴは、オン状態になる。これにより、副画素ＳＰｉｘ_１−１のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。

副画素ＳＰｉｘ_２−１の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、−２Ｖである。従って、副画素ＳＰｉｘ_２−１の第１メモリ５１の読出し用トランジスタＲＴは、オン状態になる。これにより、副画素ＳＰｉｘ_２−１のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。

副画素ＳＰｉｘ_１−２の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、＋２Ｖである。従って、副画素ＳＰｉｘ_１−２の第１メモリ５１の読出し用トランジスタＲＴは、オフ状態になる。従って、副画素ＳＰｉｘ_１−２のノードＮ１の電位は、プルダウン抵抗６２によってプルダウンされ、０Ｖになる。

副画素ＳＰｉｘ_２−２の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、−２Ｖである。従って、副画素ＳＰｉｘ_２−２の第１メモリ５１の読出し用トランジスタＲＴは、オン状態になる。これにより、副画素ＳＰｉｘ_２−２のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。

副画素ＳＰｉｘ_１−３の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、＋２Ｖである。従って、副画素ＳＰｉｘ_１−３の第１メモリ５１の読出し用トランジスタＲＴは、オフ状態になる。従って、副画素ＳＰｉｘ_１−３のノードＮ１の電位は、プルダウン抵抗６２によってプルダウンされ、０Ｖになる。

副画素ＳＰｉｘ_２−３の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、−２Ｖである。従って、副画素ＳＰｉｘ_２−３の第１メモリ５１の読出し用トランジスタＲＴは、オン状態になる。これにより、副画素ＳＰｉｘ_２−３のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。

上記したステップ７と同様の動作が、ステップ８及びステップ９で行われる。これにより、図１９に示す副画素データが、副画素ＳＰｉｘ_１−１からＳＰｉｘ_２−３までの各々の第１メモリ５１、第２メモリ５２及び第３メモリ５３から、読出される。

第３の実施の形態の表示装置１Ａは、第１の実施の形態の表示装置１と同様の効果を奏する。

更に、第３の実施の形態の表示装置１Ａは、１個の副画素ＳＰｉｘが、３個の副画素データを記憶できる。そして、表示装置１Ａは、各副画素ＳＰｉｘに関して、３個の副画素データを１個ずつ読出すことができる。これにより、表示装置１Ａは、アニメーション表示（動画像表示）を行うことができる。

（第４の実施の形態）
第４の実施の形態の表示装置の全体構成は、第３の実施の形態の表示装置１Ａと同様であるので、図示及び説明を省略する。

図２３は、第４の実施の形態の表示装置の副画素の構成を示す図である。図２３では、Ｍ行×Ｎ列の副画素ＳＰｉｘの内の、２行×３列の６個の副画素ＳＰｉｘを示している。図２３では、表示信号線ＦＲＰ、反転表示信号線ｘＦＲＰ、液晶ＬＱ及び保持容量Ｃの記載を省略している。

第４の実施の形態の副画素の構成は、第３の実施の形態の副画素の構成（図１８参照）と比較して、書込み用トランジスタＷＴの接続が異なっている。各副画素ＳＰｉｘの書込み用トランジスタＷＴのドレイン及びソースの内の一方は、基準電位に接続されている。各副画素ＳＰｉｘの書込み用トランジスタＷＴのドレイン及びソースの内の他方は、ソース線ＳＧＬに接続されている。つまり、各列の副画素ＳＰｉｘの書込み用トランジスタＷＴは、ソース−ドレイン経路が並列に接続されている。従って、各列の副画素ＳＰｉｘの書込み用トランジスタＷＴは、いわゆるＮＯＲ型に接続されている。

図２４は、第４の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。図２５は、第４の実施の形態の表示装置の副画素に副画素データを書込み及び読出しをする際の動作タイミングを示すタイミング図である。図２６は、第４の実施の形態の表示装置の副画素に書込みをする際の各部の電位を示す図である。図２７は、第４の実施の形態の表示装置の副画素から読出しをする際の各部の電位を示す図である。

図２４から図２７を参照して、第４の実施の形態の表示装置の副画素ＳＰｉｘに副画素データを書込み及び読出しをする際の動作について説明する。

フラッシュメモリである書込み用トランジスタＷＴは、副画素データの書込みの前に、消去が必要である。図２５から図２７において、タイミングｔ_４０からタイミングｔ_４１までが、消去期間である。

消去期間後のタイミングｔ_４１からタイミングｔ_４７までが、書込み期間である。書込み期間は、タイミングｔ_４１からタイミングｔ_４２までのステップ１、タイミングｔ_４２からタイミングｔ_４３までのステップ２、タイミングｔ_４３からタイミングｔ_４４までのステップ３、タイミングｔ_４４からタイミングｔ_４５までのステップ４、タイミングｔ_４５からタイミングｔ_４６までのステップ５、及び、タイミングｔ_４６からタイミングｔ_４７までのステップ６を含む。

書込み期間後のタイミングｔ_４７からタイミングｔ_５０までが、読出し期間である。読出し期間は、タイミングｔ_４７からタイミングｔ_４８までのステップ７、タイミングｔ_４８からタイミングｔ_４９までのステップ８、及び、タイミングｔ_４９からタイミングｔ_５０までのステップ９を含む。

ステップ１は、第１行目の副画素ＳＰｉｘ_１−１、ＳＰｉｘ_１−２及びＳＰｉｘ_１−３の各々の第１メモリ５１への書込み期間である。ステップ２は、第１行目の副画素ＳＰｉｘ_１−１、ＳＰｉｘ_１−２及びＳＰｉｘ_１−３の各々の第２メモリ５２への書込み期間である。ステップ３は、第１行目の副画素ＳＰｉｘ_１−１、ＳＰｉｘ_１−２及びＳＰｉｘ_１−３の各々の第３メモリ５３への書込み期間である。

ステップ４は、第２行目の副画素ＳＰｉｘ_２−１、ＳＰｉｘ_２−２及びＳＰｉｘ_２−３の各々の第１メモリ５１への書込み期間である。ステップ５は、第２行目の副画素ＳＰｉｘ_２−１、ＳＰｉｘ_２−２及びＳＰｉｘ_２−３の各々の第２メモリ５２への書込み期間である。ステップ６は、第２行目の副画素ＳＰｉｘ_２−１、ＳＰｉｘ_２−２及びＳＰｉｘ_２−３の各々の第３メモリ５３への書込み期間である。

ステップ７は、各副画素ＳＰｉｘの第１メモリ５１からの読出し期間である。ステップ８は、各副画素ＳＰｉｘの第２メモリ５２からの読出し期間である。ステップ９は、各副画素ＳＰｉｘの第３メモリ５３からの読出し期間である。

図２５及び図２６を参照すると、消去期間開始のタイミングｔ_４０において、ゲート線駆動回路９は、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａ、第２ゲート線ＧＣＬ_ｂ及び第３ゲート線ＧＣＬ_ｃ、並びに、ゲート線群ＧＬ_２の第１ゲート線ＧＣＬ_ａ、第２ゲート線ＧＣＬ_ｂ及び第３ゲート線ＧＣＬ_ｃに、０Ｖのゲート信号を出力する。ソース線駆動回路５は、ソース線ＳＧＬ_１、ＳＧＬ_２及びＳＧＬ_３に、２０Ｖのソース信号を出力する。従って、全部の副画素ＳＰｉｘの書込み用トランジスタＷＴのゲートと半導体基板との間に、高電界が印加される。これにより、全部の副画素ＳＰｉｘの浮遊ゲートＷＴｇの電子が、トンネル効果によって、半導体基板に放出される。従って、全部の副画素ＳＰｉｘの書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）にシフトする。つまり、全部の副画素ＳＰｉｘの第１メモリ５１、第２メモリ５２及び第３メモリ５３の副画素データは、「１」に一括消去される。

なお、消去期間において、電源電位ＶＤＤは、３Ｖとしたが、これに限定されず、０Ｖでも良い。電源電位ＶＤＤを０Ｖとした場合、読出し用トランジスタＲＴも消去動作となり、電子が浮遊ゲートＲＴｇから十分に放出される。読出し用トランジスタＲＴが過剰消去（過剰な電子の放出）となる場合は、電源電位ＶＤＤを３Ｖとして、電界を緩和させると好適である。

各副画素ＳＰｉｘの各メモリへの副画素データの書込みは、ソース信号の供給側（図２３中の下側）から遠い側の第１行目の副画素ＳＰｉｘの第１メモリ５１から、ソース信号の供給側に近い側の第２行目の副画素ＳＰｉｘの第３メモリ５３へと、順次行う。つまり、各副画素ＳＰｉｘの各メモリへの副画素データの書込みは、第１行目の副画素ＳＰｉｘの第１メモリ５１への副画素データの書込み（ステップ１）→第１行目の副画素ＳＰｉｘの第２メモリ５２への副画素データの書込み（ステップ２）→第１行目の副画素ＳＰｉｘの第３メモリ５３への副画素データの書込み（ステップ３）→第２行目の副画素ＳＰｉｘの第１メモリ５１への副画素データの書込み（ステップ４）→第２行目の副画素ＳＰｉｘの第２メモリ５２への副画素データの書込み（ステップ５）→第２行目の副画素ＳＰｉｘの第３メモリ５３への副画素データの書込み（ステップ６）という順序で行う。その理由は、書込み対象の行よりもソース信号の供給の手前側の行のメモリが消去状態になる場合があるからである。

なお、第４の実施の形態では、副画素データ書込みの順序は、第３の実施の形態のように固定されず、ランダムに書込むことが可能である。但し、書込み動作前に一括消去（或いはブロック単位での消去）が必要であるので、部分的な書換え（任意の副画素ＳＰｉｘの書換え）は、実質的には難しい。

書込み期間のステップ１開始のタイミングｔ_４１において、ゲート線駆動回路９は、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａに１０Ｖのゲート信号を出力し、ゲート線群ＧＬ_１の第２ゲート線ＧＣＬ_ｂ及び第３ゲート線ＧＣＬ_ｃ、並びに、ゲート線群ＧＬ_２の第１ゲート線ＧＣＬ_ａ、第２ゲート線ＧＣＬ_ｂ及び第３ゲート線ＧＣＬ_ｃの０Ｖのゲート信号を維持する。

タイミングｔ_４１から遅延時間１５１の経過後に、ソース線駆動回路５は、ソース線ＳＧＬ_１の０Ｖのソース信号を維持し、負論理の５Ｖのソース信号をソース線ＳＧＬ_２及びＳＧＬ_３に出力する。

従って、副画素ＳＰｉｘ_１−１の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間電圧は、０Ｖである。このため、副画素ＳＰｉｘ_１−１の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れない。従って、副画素ＳＰｉｘ_１−１の第１メモリ５１の書込み用トランジスタＷＴのゲートと半導体基板との間には、ホットエレクトロン効果が発生しない。これにより、副画素ＳＰｉｘ_１−１の第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）に維持される。このため、副画素ＳＰｉｘ_１−１の第１メモリ５１の副画素データは、「１」に維持される。

また、副画素ＳＰｉｘ_１−２の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、５Ｖが印加される。そして、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａには、１０Ｖが供給されている。従って、副画素ＳＰｉｘ_１−２の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れる。これにより、副画素ＳＰｉｘ_１−２の第１メモリ５１の書込み用トランジスタＷＴのゲートと半導体基板との間に、ホットエレクトロン効果が発生する。

従って、半導体基板のドレイン（又はソース）端から副画素ＳＰｉｘ_１−２の第１メモリ５１の書込み用トランジスタＷＴの浮遊ゲートＷＴｇに電子が注入される。これにより、副画素ＳＰｉｘ_１−２の第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）にシフトする。従って、副画素ＳＰｉｘ_１−２の第１メモリ５１の副画素データは、「０」になる。

また、副画素ＳＰｉｘ_１−３の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、５Ｖが印加される。そして、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａには、１０Ｖが供給されている。従って、副画素ＳＰｉｘ_１−３の第１メモリ５１の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れる。これにより、副画素ＳＰｉｘ_１−３の第１メモリ５１の書込み用トランジスタＷＴのゲートと半導体基板との間に、ホットエレクトロン効果が発生する。

従って、半導体基板のドレイン（又はソース）端から副画素ＳＰｉｘ_１−３の第１メモリ５１の書込み用トランジスタＷＴの浮遊ゲートＷＴｇに電子が注入される。これにより、副画素ＳＰｉｘ_１−３の第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）にシフトする。従って、副画素ＳＰｉｘ_１−３の第１メモリ５１の副画素データは、「０」になる。

ゲート線群ＧＬ_１の第２ゲート線ＧＣＬ_ｂ及び第３ゲート線ＧＣＬ_ｃ、並びに、ゲート線群ＧＬ_２の第１ゲート線ＧＣＬ_ａ、第２ゲート線ＧＣＬ_ｂ及び第３ゲート線ＧＣＬ_ｃのゲート信号は、０Ｖに維持されている。従って、副画素ＳＰｉｘ_１−１の第２メモリ５２及び第３メモリ５３、副画素ＳＰｉｘ_１−２の第２メモリ５２及び第３メモリ５３、副画素ＳＰｉｘ_１−３の第２メモリ５２及び第３メモリ５３、副画素ＳＰｉｘ_２−１の第１メモリ５１、第２メモリ５２及び第３メモリ５３、副画素ＳＰｉｘ_２−２の第１メモリ５１、第２メモリ５２及び第３メモリ５３、並びに、副画素ＳＰｉｘ_２−３の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れない。

従って、副画素ＳＰｉｘ_１−１の第２メモリ５２及び第３メモリ５３、副画素ＳＰｉｘ_１−２の第２メモリ５２及び第３メモリ５３、副画素ＳＰｉｘ_１−３の第２メモリ５２及び第３メモリ５３、副画素ＳＰｉｘ_２−１の第１メモリ５１、第２メモリ５２及び第３メモリ５３、副画素ＳＰｉｘ_２−２の第１メモリ５１、第２メモリ５２及び第３メモリ５３、並びに、副画素ＳＰｉｘ_２−３の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の書込み用トランジスタＷＴのゲートと半導体基板との間には、ホットエレクトロン効果が発生しない。

従って、消去期間に書込まれた、副画素ＳＰｉｘ_１−１の第２メモリ５２及び第３メモリ５３、副画素ＳＰｉｘ_１−２の第２メモリ５２及び第３メモリ５３、副画素ＳＰｉｘ_１−３の第２メモリ５２及び第３メモリ５３、副画素ＳＰｉｘ_２−１の第１メモリ５１、第２メモリ５２及び第３メモリ５３、副画素ＳＰｉｘ_２−２の第１メモリ５１、第２メモリ５２及び第３メモリ５３、並びに、副画素ＳＰｉｘ_２−３の第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々の副画素データ「１」は、維持される。

ステップ２開始のタイミングｔ_４２において、ゲート線駆動回路９は、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａに０Ｖのゲート信号を出力し、ゲート線群ＧＬ_１の第２ゲート線ＧＣＬ_ｂに１０Ｖのゲート信号を出力し、ゲート線群ＧＬ_１の第３ゲート線ＧＣＬ_ｃ、並びに、ゲート線群ＧＬ_２の第１ゲート線ＧＣＬ_ａ、第２ゲート線ＧＣＬ_ｂ及び第３ゲート線ＧＣＬ_ｃの０Ｖのゲート信号を維持する。

タイミングｔ_４２から遅延時間１５１経過後に、ソース線駆動回路５は、負論理の５Ｖのソース信号をソース線ＳＧＬ_１及びＳＧＬ_３に供給し、ソース線ＳＧＬ_２の０Ｖのソース信号を維持する。

従って、副画素ＳＰｉｘ_１−１の第２メモリ５２の書込み用トランジスタＷＴのドレイン−ソース間には、５Ｖが印加される。そして、ゲート線群ＧＬ_１の第２ゲート線ＧＣＬ_ｂには、１０Ｖが供給されている。従って、副画素ＳＰｉｘ_１−１の第２メモリ５２の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れる。これにより、副画素ＳＰｉｘ_１−１の第２メモリ５２の書込み用トランジスタＷＴのゲートと半導体基板との間に、ホットエレクトロン効果が発生する。

従って、半導体基板のドレイン（又はソース）端から副画素ＳＰｉｘ_１−１の第２メモリ５２の書込み用トランジスタＷＴの浮遊ゲートＷＴｇに電子が注入される。これにより、副画素ＳＰｉｘ_１−１の第２メモリ５２の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）にシフトする。従って、副画素ＳＰｉｘ_１−１の第２メモリ５２の副画素データは、「０」になる。

また、副画素ＳＰｉｘ_１−２の第２メモリ５２の書込み用トランジスタＷＴのドレイン−ソース間電圧は、０Ｖである。このため、副画素ＳＰｉｘ_１−２の第２メモリ５２の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れない。従って、副画素ＳＰｉｘ_１−２の第２メモリ５２の書込み用トランジスタＷＴのゲートと半導体基板との間には、ホットエレクトロン効果が発生しない。これにより、副画素ＳＰｉｘ_１−２の第２メモリ５２の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）に維持される。これにより、副画素ＳＰｉｘ_１−２の第２メモリ５２の副画素データは、「１」に維持される。

また、副画素ＳＰｉｘ_１−３の第２メモリ５２の書込み用トランジスタＷＴのドレイン−ソース間には、５Ｖが印加される。そして、ゲート線群ＧＬ_１の第２ゲート線ＧＣＬ_ｂには、１０Ｖが供給されている。従って、副画素ＳＰｉｘ_１−３の第２メモリ５２の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れる。これにより、副画素ＳＰｉｘ_１−３の第２メモリ５２の書込み用トランジスタＷＴのゲートと半導体基板との間に、ホットエレクトロン効果が発生する。

従って、半導体基板のドレイン（又はソース）端から副画素ＳＰｉｘ_１−３の第２メモリ５２の書込み用トランジスタＷＴの浮遊ゲートＷＴｇに電子が注入される。これにより、副画素ＳＰｉｘ_１−３の第２メモリ５２の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）にシフトする。従って、副画素ＳＰｉｘ_１−３の第２メモリ５２の副画素データは、「０」になる。

上記したステップ１及びステップ２と同様の動作が、ステップ３からステップ６まで行われる。これにより、図２４に示す副画素データが、副画素ＳＰｉｘ_１−１からＳＰｉｘ_２−３までに、書込まれる。

読出し期間のステップ７開始のタイミングｔ_４７において、メモリ選択回路８は、メモリ選択線群ＳＬ_１及びＳＬ_２の各々の第１メモリ選択線ＳＥＬ_ａに０Ｖのメモリ選択信号を出力し、メモリ選択線群ＳＬ_１及びＳＬ_２の第２メモリ選択線ＳＥＬ_ｂ及び第３メモリ選択線ＳＥＬ_ｃに、−５Ｖのメモリ選択信号を出力する。

メモリ選択線群ＳＬ_１及びＳＬ_２の各々の第１メモリ選択線ＳＥＬ_ａに出力された０Ｖのメモリ選択信号は、各副画素ＳＰｉｘの第１メモリ５１の読出し用トランジスタＲＴのゲートに供給される。メモリ選択線群ＳＬ_１及びＳＬ_２の各々の第２メモリ選択線ＳＥＬ_ｂ及び第３メモリ選択線ＳＥＬ_ｃに出力された−５Ｖのメモリ選択信号は、各副画素ＳＰｉｘの第２メモリ５２及び第３メモリ５３の各々の読出し用トランジスタＲＴのゲートに供給される。

副画素ＳＰｉｘ_１−１の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）である。従って、副画素ＳＰｉｘ_１−１の第１メモリ５１の読出し用トランジスタＲＴは、オン状態になる。これにより、副画素ＳＰｉｘ_１−１のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。

副画素ＳＰｉｘ_２−１の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）である。従って、副画素ＳＰｉｘ_２−１の第１メモリ５１の読出し用トランジスタＲＴは、オン状態になる。これにより、副画素ＳＰｉｘ_２−１のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。

副画素ＳＰｉｘ_１−２の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）である。従って、副画素ＳＰｉｘ_１−２の第１メモリ５１の読出し用トランジスタＲＴは、オフ状態になる。従って、副画素ＳＰｉｘ_１−２のノードＮ１の電位は、プルダウン抵抗６２によってプルダウンされ、０Ｖになる。

副画素ＳＰｉｘ_２−２の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）である。従って、副画素ＳＰｉｘ_２−２の第１メモリ５１の読出し用トランジスタＲＴは、オン状態になる。これにより、副画素ＳＰｉｘ_２−２のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。

副画素ＳＰｉｘ_１−３の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）である。従って、副画素ＳＰｉｘ_１−３の第１メモリ５１の読出し用トランジスタＲＴは、オフ状態になる。従って、副画素ＳＰｉｘ_１−３のノードＮ１の電位は、プルダウン抵抗６２によってプルダウンされ、０Ｖになる。

副画素ＳＰｉｘ_２−３の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）である。従って、副画素ＳＰｉｘ_２−３の第１メモリ５１の読出し用トランジスタＲＴは、オン状態になる。これにより、副画素ＳＰｉｘ_２−３のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。

上記したステップ７と同様の動作が、ステップ８及びステップ９で行われる。これにより、図２４に示す副画素データが、副画素ＳＰｉｘ_１−１からＳＰｉｘ_２−３までの各々の第１メモリ５１、第２メモリ５２及び第３メモリ５３から、読出される。

第４の実施の形態の表示装置は、第３の実施の形態の表示装置１Ａと同様の効果を奏する。

（第５の実施の形態）
第５の実施の形態の表示装置の全体構成は、第１の実施の形態の表示装置１（図１参照）と同様であるので、図示及び説明を省略する。

図２８は、第５の実施の形態の表示装置の回路構成を示す図である。図２８では、Ｍ行×Ｎ列の副画素ＳＰｉｘの内の、２×２個の副画素ＳＰｉｘを示している。

第５の実施の形態の表示装置は、第３の実施の形態の表示装置１Ａ（図１７参照）と比較して、メモリ選択回路８と、メモリ選択線群ＳＬ_１、ＳＬ_２、・・・と、を含んでいない。

第３の実施の形態の表示装置１Ａでは、メモリ選択回路８と、メモリ選択線群ＳＬ_１、ＳＬ_２、・・・とが、各副画素ＳＰｉｘからの副画素データの読出しの役割を担う。一方、第５の実施の形態の表示装置では、ゲート線駆動回路９と、ゲート線群ＧＬ_１、ＧＬ_２、・・・とが、各副画素ＳＰｉｘへの副画素データの書込みの役割に加えて、各副画素ＳＰｉｘからの副画素データの読出しの役割をも担う。

図２９は、第５の実施の形態の表示装置の副画素の構成を示す図である。図２９では、Ｍ行×Ｎ列の副画素ＳＰｉｘの内の、２行×３列の６個の副画素ＳＰｉｘを示している。図２９では、表示信号線ＦＲＰ、反転表示信号線ｘＦＲＰ、液晶ＬＱ及び保持容量Ｃの記載を省略している。

各列の副画素ＳＰｉｘの書込み用トランジスタＷＴのソース−ドレイン経路は、直列に接続されている。つまり、各列の副画素ＳＰｉｘの書込み用トランジスタＷＴは、いわゆるＮＡＮＤ型に接続されている。

第５の実施の形態の副画素の構成は、第３の実施の形態の副画素の構成（図１８参照）と比較して、読出し用トランジスタＲＴの接続が異なっている。各副画素ＳＰｉｘの読出し用トランジスタＲＴのゲートは、ゲート線ＧＣＬに接続されている。このため、第５の実施の形態の表示装置は、第３の実施の形態のメモリ選択線ＳＥＬを含んでいない。

図３０は、第５の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。図３１は、第５の実施の形態の表示装置の副画素に副画素データを書込み及び読出しをする際の動作タイミングを示すタイミング図である。図３２は、第５の実施の形態の表示装置の副画素に書込みをする際の各部の電位を示す図である。図３３は、第５の実施の形態の表示装置の副画素から読出しをする際の各部の電位を示す図である。

図２９から図３３を参照して、第５の実施の形態の表示装置の副画素ＳＰｉｘに副画素データを書込み及び読出しをする際の動作について説明する。

フラッシュメモリである書込み用トランジスタＷＴは、副画素データの書込みの前に、消去が必要である。図３１から図３３において、タイミングｔ_６０からタイミングｔ_６１までが、消去期間である。

消去期間後のタイミングｔ_６１からタイミングｔ_６７までが、書込み期間である。書込み期間は、タイミングｔ_６１からタイミングｔ_６２までのステップ１、タイミングｔ_６２からタイミングｔ_６３までのステップ２、タイミングｔ_６３からタイミングｔ_６４までのステップ３、タイミングｔ_６４からタイミングｔ_６５までのステップ４、タイミングｔ_６５からタイミングｔ_６６までのステップ５、及び、タイミングｔ_６６からタイミングｔ_６７までのステップ６を含む。

書込み期間後のタイミングｔ_６７からタイミングｔ_７０までが、読出し期間である。読出し期間は、タイミングｔ_６７からタイミングｔ_６８までのステップ７、タイミングｔ_６８からタイミングｔ_６９までのステップ８、及び、タイミングｔ_６９からタイミングｔ_７０までのステップ９を含む。

ステップ１は、第１行目の副画素ＳＰｉｘ_１−１、ＳＰｉｘ_１−２及びＳＰｉｘ_１−３の各々の第１メモリ５１への書込み期間である。ステップ２は、第１行目の副画素ＳＰｉｘ_１−１、ＳＰｉｘ_１−２及びＳＰｉｘ_１−３の各々の第２メモリ５２への書込み期間である。ステップ３は、第１行目の副画素ＳＰｉｘ_１−１、ＳＰｉｘ_１−２及びＳＰｉｘ_１−３の各々の第３メモリ５３への書込み期間である。

ステップ４は、第２行目の副画素ＳＰｉｘ_２−１、ＳＰｉｘ_２−２及びＳＰｉｘ_２−３の各々の第１メモリ５１への書込み期間である。ステップ５は、第２行目の副画素ＳＰｉｘ_２−１、ＳＰｉｘ_２−２及びＳＰｉｘ_２−３の各々の第２メモリ５２への書込み期間である。ステップ６は、第２行目の副画素ＳＰｉｘ_２−１、ＳＰｉｘ_２−２及びＳＰｉｘ_２−３の各々の第３メモリ５３への書込み期間である。

ステップ７は、各副画素ＳＰｉｘの第１メモリ５１からの読出し期間である。ステップ８は、各副画素ＳＰｉｘの第２メモリ５２からの読出し期間である。ステップ９は、各副画素ＳＰｉｘの第３メモリ５３からの読出し期間である。

図３１及び図３２を参照すると、消去期間開始のタイミングｔ_６０において、ゲート線駆動回路９は、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａ、第２ゲート線ＧＣＬ_ｂ及び第３ゲート線ＧＣＬ_ｃ、並びに、ゲート線群ＧＬ_２の第１ゲート線ＧＣＬ_ａ、第２ゲート線ＧＣＬ_ｂ及び第３ゲート線ＧＣＬ_ｃに、２０Ｖのゲート信号を出力する。ソース線駆動回路５は、ソース線ＳＧＬ_１、ＳＧＬ_２及びＳＧＬ_３に、０Ｖのソース信号を出力する。従って、全部の副画素ＳＰｉｘの書込み用トランジスタＷＴのゲートと半導体基板との間に、高電界が印加される。これにより、トンネル効果によって、全部の副画素ＳＰｉｘの全部のメモリの書込み用トランジスタＷＴの浮遊ゲートＷＴｇに電子が半導体基板から注入される。

タイミングｔ_６０から消去遅延時間１５０の経過の後、全部の副画素ＳＰｉｘの全部のメモリの書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）にシフトする。つまり、全部の副画素ＳＰｉｘの全部のメモリの副画素データは、「０」に一括消去される。なお、このとき、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａ、第２ゲート線ＧＣＬ_ｂ及び第３ゲート線ＧＣＬ_ｃ、並びに、ゲート線群ＧＬ_２の第１ゲート線ＧＣＬ_ａ、第２ゲート線ＧＣＬ_ｂ及び第３ゲート線ＧＣＬ_ｃに、２０Ｖのゲート信号が供給されている。従って、全部の副画素ＳＰｉｘの全部のメモリの読出し用トランジスタＲＴは、オン状態になる。これにより、全部の副画素ＳＰｉｘのノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。タイミングｔ_０から消去遅延時間１５０の間は、消去前の例えば閾値電圧０Ｖの期間であるが、この期間も読出し用トランジスタＲＴは、オン状態にあるため、ノードＮ１電位に特に変化はない。

書込み期間のステップ１及びステップ２は、第３の実施の形態のステップ１及びステップ２と同様であるので、説明を省略する。

タイミングｔ_６３において、ゲート線駆動回路９は、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａ及び第２ゲート線ＧＣＬ_ｂのゲート信号を０Ｖに維持し、ゲート線群ＧＬ_１の第３ゲート線ＧＣＬ_ｃに０Ｖのゲート信号を出力し、ゲート線群ＧＬ_２の第１ゲート線ＧＣＬ_ａ、第２ゲート線ＧＣＬ_ｂ及び第３ゲート線ＧＣＬ_ｃの２３Ｖのゲート信号を維持する。このとき、副画素ＳＰｉｘ_１−３の第１メモリ５１、第２メモリ５２及び第３メモリ５３の副画素データは、全部「０」である。つまり、副画素ＳＰｉｘ_１−３の第１メモリ５１、第２メモリ５２及び第３メモリ５３の読出し用トランジスタＲＴの閾値電圧は、＋２Ｖである。そして、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａ、第２ゲート線ＧＣＬ_ｂ及び第３ゲート線ＧＣＬ_ｃには、０Ｖが供給されている。このため、副画素ＳＰｉｘ_１−３の第１メモリ５１、第２メモリ５２及び第３メモリ５３の読出し用トランジスタＲＴは、オフ状態になる。従って、副画素ＳＰｉｘ_１−３のノードＮ１の電位は、プルダウン抵抗６２によってプルダウンされ、０Ｖになる。

ステップ１及びステップ２と同様の動作が、ステップ３からステップ６まで行われる。これにより、図３０に示す副画素データが、副画素ＳＰｉｘ_１−１からＳＰｉｘ_２−３までに、書込まれる。

読出し期間のステップ７開始のタイミングｔ_６７において、ゲート線駆動回路９は、ゲート線群ＧＬ_１及びＧＬ_２の各々の第１ゲート線ＧＣＬ_ａの０Ｖのゲート信号を維持し、ゲート線群ＧＬ_１及びＧＬ_２の各々の第２ゲート線ＧＣＬ_ｂ及び第３ゲート線ＧＣＬ_ｃに、−５Ｖのゲート信号を出力する。

なお、ゲート線駆動回路９が、ゲート線群ＧＬ_１及びＧＬ_２の各々の第２ゲート線ＧＣＬ_ｂ及び第３ゲート線ＧＣＬ_ｃに−５Ｖのメモリ選択信号を出力することとしたが、これに限定されない。ゲート線駆動回路９がゲート線群ＧＬ_１及びＧＬ_２の各々の第２ゲート線ＧＣＬ_ｂ及び第３ゲート線ＧＣＬ_ｃに出力するゲート信号は、負電圧方向の閾値電圧（例えば、−２Ｖ）よりも低ければよい。従って、例えば、ゲート線駆動回路９は、ゲート線群ＧＬ_１及びＧＬ_２の各々の第２ゲート線ＧＣＬ_ｂ及び第３ゲート線ＧＣＬ_ｃに−４．５Ｖのゲート信号を出力することとしても良い。

ゲート線群ＧＬ_１及びＧＬ_２の各々の第１ゲート線ＧＣＬ_ａに出力された０Ｖのゲート信号は、各副画素ＳＰｉｘの第１メモリ５１の読出し用トランジスタＲＴのゲートに供給される。ゲート線群ＧＬ_１及びＧＬ_２の各々の第２ゲート線ＧＣＬ_ｂ及び第３ゲート線ＧＣＬ_ｃに出力された−５Ｖのゲート信号は、各副画素ＳＰｉｘの第２メモリ５２及び第３メモリ５３の各々の読出し用トランジスタＲＴのゲートに供給される。

副画素ＳＰｉｘ_１−１の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、−２Ｖである。従って、副画素ＳＰｉｘ_１−１の第１メモリ５１の読出し用トランジスタＲＴは、オン状態になる。これにより、副画素ＳＰｉｘ_１−１のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。

副画素ＳＰｉｘ_２−１の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、−２Ｖである。従って、副画素ＳＰｉｘ_２−１の第１メモリ５１の読出し用トランジスタＲＴは、オン状態になる。これにより、副画素ＳＰｉｘ_２−１のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。

副画素ＳＰｉｘ_１−２の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、＋２Ｖである。従って、副画素ＳＰｉｘ_１−２の第１メモリ５１の読出し用トランジスタＲＴは、オフ状態になる。従って、副画素ＳＰｉｘ_１−２のノードＮ１の電位は、プルダウン抵抗６２によってプルダウンされ、０Ｖになる。

副画素ＳＰｉｘ_２−２の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、−２Ｖである。従って、副画素ＳＰｉｘ_２−２の第１メモリ５１の読出し用トランジスタＲＴは、オン状態になる。これにより、副画素ＳＰｉｘ_２−２のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。

副画素ＳＰｉｘ_１−３の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、＋２Ｖである。従って、副画素ＳＰｉｘ_１−３の第１メモリ５１の読出し用トランジスタＲＴは、オフ状態になる。従って、副画素ＳＰｉｘ_１−３のノードＮ１の電位は、プルダウン抵抗６２によってプルダウンされ、０Ｖになる。

副画素ＳＰｉｘ_２−３の第１メモリ５１の読出し用トランジスタＲＴの閾値電圧は、−２Ｖである。従って、副画素ＳＰｉｘ_２−３の第１メモリ５１の読出し用トランジスタＲＴは、オン状態になる。これにより、副画素ＳＰｉｘ_２−３のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。

上記したステップ７と同様の動作が、ステップ８及びステップ９で行われる。これにより、図３０に示す副画素データが、副画素ＳＰｉｘ_１−１からＳＰｉｘ_２−３までの各々の第１メモリ５１、第２メモリ５２及び第３メモリ５３から、読出される。

［副画素のレイアウト］
図３４は、第５の実施の形態の表示装置の副画素のレイアウトを示す図である。図３４では、１個の副画素ＳＰｉｘを示している。

副画素ＳＰｉｘは、第１メモリ５１と、第２メモリ５２と、第３メモリ５３と、反転スイッチ６１と、プルダウン抵抗６２と、を含む。反転スイッチ６１は、インバータ６１ａと、トランスファーゲート６１ｂ及び６１ｃと、を含む。トランスファーゲート６１ｂとトランスファーゲート６１ｃとの接続部は、コンタクト６１ｄを介して、副画素電極（反射電極）１５（図２参照）に接続されている。

第１メモリ５１、第２メモリ５２、第３メモリ５３、インバータ６１ａ、トランスファーゲート６１ｂ及び６１ｃ、プルダウン抵抗６２の各々は、半導体層と、第１配線層の配線と、第２配線層の配線と、で構成されている。

第１メモリ５１は、書込み用トランジスタＷＴと、読出し用トランジスタＲＴと、を含む。書込み用トランジスタＷＴは、ｎ型の半導体層５１ａと、浮遊ゲート５１ｃと、を含む。読出し用トランジスタＲＴは、ｎ型の半導体層５１ｂと、浮遊ゲート５１ｃと、を含む。

図３５は、第５の実施の形態の表示装置の副画素の断面図である。詳しくは、図３５は、図３４中のＡ−Ｂ線での断面図である。この例では、１個の浮遊ゲート５１ｃが、書込み用トランジスタＷＴ及び読出し用トランジスタＲＴに亘っている。つまり、書込み用トランジスタＷＴ及び読出し用トランジスタＲＴは、１個の浮遊ゲート５１ｃを共用している。浮遊ゲート５１ｃのＡ側の端部が、書込み用トランジスタＷＴの浮遊ゲートＷＴｇになっている。浮遊ゲート５１ｃのＢ側の端部が、読出し用トランジスタＲＴの浮遊ゲートＲＴｇになっている。

なお、書込み用トランジスタＷＴ及び読出し用トランジスタＲＴが１個の浮遊ゲート５１ｃを共用することに限定されない。書込み用トランジスタＷＴの浮遊ゲートＷＴｇと、読出し用トランジスタＲＴの浮遊ゲートＲＴｇとが、別体として形成され、配線層の配線によって接続されても良い。

第５の実施の形態の表示装置は、第３の実施の形態の表示装置１Ａと同様の効果を奏する。

（第６の実施の形態）
第６の実施の形態の表示装置の全体構成は、第１の実施の形態の表示装置１（図１参照）と同様であるので、図示及び説明を省略する。

図３６は、第６の実施の形態の表示装置の副画素の構成を示す図である。図３６では、Ｍ行×Ｎ列の副画素ＳＰｉｘの内の、２行×３列の６個の副画素ＳＰｉｘを示している。図３６では、表示信号線ＦＲＰ、反転表示信号線ｘＦＲＰ、液晶ＬＱ及び保持容量Ｃの記載を省略している。

各副画素ＳＰｉｘの書込み用トランジスタＷＴのドレイン及びソースの内の一方は、基準電位に接続されている。各副画素ＳＰｉｘの書込み用トランジスタＷＴのドレイン及びソースの内の他方は、ソース線ＳＧＬに接続されている。つまり、各列の副画素ＳＰｉｘの書込み用トランジスタＷＴは、ソース−ドレイン経路が並列に接続されている。従って、各列の副画素ＳＰｉｘの書込み用トランジスタＷＴは、いわゆるＮＯＲ型に接続されている。

第６の実施の形態の副画素の構成は、第４の実施の形態の副画素の構成（図２３参照）と比較して、読出し用トランジスタＲＴの接続が異なっている。各副画素ＳＰｉｘの読出し用トランジスタＲＴのゲートは、ゲート線ＧＣＬに接続されている。このため、第６の実施の形態の表示装置は、第４の実施の形態のメモリ選択線ＳＥＬを含んでいない。

図３７は、第６の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。図３８は、第６の実施の形態の表示装置の副画素に副画素データを書込み及び読出しをする際の動作タイミングを示すタイミング図である。図３９は、第６の実施の形態の表示装置の副画素に書込みをする際の各部の電位を示す図である。図４０は、第６の実施の形態の表示装置の副画素から読出しをする際の各部の電位を示す図である。

図３６から図４０を参照して、第６の実施の形態の表示装置の副画素ＳＰｉｘに副画素データを書込み及び読出しをする際の動作について説明する。

フラッシュメモリである書込み用トランジスタＷＴは、副画素データの書込みの前に、消去が必要である。図３８から図４０において、タイミングｔ_８０からタイミングｔ_８１までが、消去期間である。

消去期間後のタイミングｔ_８１からタイミングｔ_８７までが、書込み期間である。書込み期間は、タイミングｔ_８１からタイミングｔ_８２までのステップ１、タイミングｔ_８２からタイミングｔ_８３までのステップ２、タイミングｔ_８３からタイミングｔ_８４までのステップ３、タイミングｔ_８４からタイミングｔ_８５までのステップ４、タイミングｔ_８５からタイミングｔ_８６までのステップ５、及び、タイミングｔ_８６からタイミングｔ_８７までのステップ６を含む。

書込み期間後のタイミングｔ_８７からタイミングｔ_９０までが、読出し期間である。読出し期間は、タイミングｔ_８７からタイミングｔ_８８までのステップ７、タイミングｔ_８８からタイミングｔ_８９までのステップ８、及び、タイミングｔ_８９からタイミングｔ_９０までのステップ９を含む。

ステップ１は、第１行目の副画素ＳＰｉｘ_１−１、ＳＰｉｘ_１−２及びＳＰｉｘ_１−３の各々の第１メモリ５１への書込み期間である。ステップ２は、第１行目の副画素ＳＰｉｘ_１−１、ＳＰｉｘ_１−２及びＳＰｉｘ_１−３の各々の第２メモリ５２への書込み期間である。ステップ３は、第１行目の副画素ＳＰｉｘ_１−１、ＳＰｉｘ_１−２及びＳＰｉｘ_１−３の各々の第３メモリ５３への書込み期間である。

ステップ４は、第２行目の副画素ＳＰｉｘ_２−１、ＳＰｉｘ_２−２及びＳＰｉｘ_２−３の各々の第１メモリ５１への書込み期間である。ステップ５は、第２行目の副画素ＳＰｉｘ_２−１、ＳＰｉｘ_２−２及びＳＰｉｘ_２−３の各々の第２メモリ５２への書込み期間である。ステップ６は、第２行目の副画素ＳＰｉｘ_２−１、ＳＰｉｘ_２−２及びＳＰｉｘ_２−３の各々の第３メモリ５３への書込み期間である。

ステップ７は、各副画素ＳＰｉｘの第１メモリ５１からの読出し期間である。ステップ８は、各副画素ＳＰｉｘの第２メモリ５２からの読出し期間である。ステップ９は、各副画素ＳＰｉｘの第３メモリ５３からの読出し期間である。

図３８及び図３９を参照すると、消去期間開始のタイミングｔ_８０において、ゲート線駆動回路９は、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａ、第２ゲート線ＧＣＬ_ｂ及び第３ゲート線ＧＣＬ_ｃ、並びに、ゲート線群ＧＬ_２の第１ゲート線ＧＣＬ_ａ、第２ゲート線ＧＣＬ_ｂ及び第３ゲート線ＧＣＬ_ｃに、０Ｖのゲート信号を出力する。ソース線駆動回路５は、ソース線ＳＧＬ_１、ＳＧＬ_２及びＳＧＬ_３に、２０Ｖのソース信号を出力する。従って、全部の副画素ＳＰｉｘの書込み用トランジスタＷＴのゲートと半導体基板との間に、高電界が印加される。これにより、全部の副画素ＳＰｉｘの浮遊ゲートＷＴｇの電子が、トンネル効果によって、半導体基板に放出される。

タイミングｔ_８０から消去遅延時間１５０の経過の後、全部の副画素ＳＰｉｘの第１メモリ５１の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）にシフトする。つまり、全部の副画素ＳＰｉｘの第１メモリ５１、第２メモリ５２及び第３メモリ５３の副画素データは、「１」に一括消去される。なお、このとき、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａからゲート線群ＧＬ_６の第１ゲート線ＧＣＬ_ａまでに、０Ｖのゲート信号が供給されている。従って、全部の副画素ＳＰｉｘの全部のメモリの読出し用トランジスタＲＴは、オン状態になる。これにより、全部の副画素ＳＰｉｘのノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）になる。

書込み期間のステップ１及びステップ２は、第４の実施の形態のステップ１及びステップ２と同様であるので、説明を省略する。

ステップ３開始のタイミングｔ_８３において、ゲート線駆動回路９は、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａの０Ｖを維持し、ゲート線群ＧＬ_１の第２ゲート線ＧＣＬ_ｂに０Ｖのゲート信号を出力し、ゲート線群ＧＬ_１の第３ゲート線ＧＣＬ_ｃに１０Ｖのゲート信号を出力し、ゲート線群ＧＬ_２の第１ゲート線ＧＣＬ_ａ、第２ゲート線ＧＣＬ_ｂ及び第３ゲート線ＧＣＬ_ｃの０Ｖのゲート信号を維持する。

タイミングｔ_８３から遅延時間１５１経過後において、ソース線駆動回路５は、負論理の５Ｖのソース信号をソース線ＳＧＬ_１及びＳＧＬ_３に供給し、ソース線ＳＧＬ_２の０Ｖのソース信号を維持する。

従って、副画素ＳＰｉｘ_１−１の第３メモリ５３の書込み用トランジスタＷＴのドレイン−ソース間には、５Ｖが印加される。そして、ゲート線群ＧＬ_１の第３ゲート線ＧＣＬ_ｃには、１０Ｖが供給されている。従って、副画素ＳＰｉｘ_１−１の第３メモリ５３の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れる。これにより、副画素ＳＰｉｘ_１−１の第３メモリ５３の書込み用トランジスタＷＴのゲートと半導体基板との間に、ホットエレクトロン効果が発生する。

従って、半導体基板のドレイン（又はソース）端から副画素ＳＰｉｘ_１−１の第３メモリ５３の書込み用トランジスタＷＴの浮遊ゲートＷＴｇに電子が注入される。これにより、副画素ＳＰｉｘ_１−１の第３メモリ５３の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）にシフトする。従って、副画素ＳＰｉｘ_１−１の第３メモリ５３の副画素データは、「０」になる。

また、副画素ＳＰｉｘ_１−２の第３メモリ５３の書込み用トランジスタＷＴのドレイン−ソース間電圧は、０Ｖである。このため、副画素ＳＰｉｘ_１−３の第３メモリ５３の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れない。従って、副画素ＳＰｉｘ_１−２の第３メモリ５３の書込み用トランジスタＷＴのゲートと半導体基板との間には、ホットエレクトロン効果が発生しない。これにより、副画素ＳＰｉｘ_１−２の第３メモリ５３の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、負電圧方向（例えば、−２Ｖ）に維持される。これにより、副画素ＳＰｉｘ_１−２の第３メモリ５３の副画素データは、「１」に維持される。

また、副画素ＳＰｉｘ_１−３の第３メモリ５３の書込み用トランジスタＷＴのドレイン−ソース間には、５Ｖが印加される。そして、ゲート線群ＧＬ_１の第３ゲート線ＧＣＬ_ｃには、１０Ｖが供給されている。従って、副画素ＳＰｉｘ_１−３の第３メモリ５３の書込み用トランジスタＷＴのドレイン−ソース間には、電流が流れる。これにより、副画素ＳＰｉｘ_１−３の第３メモリ５３の書込み用トランジスタＷＴのゲートと半導体基板との間に、ホットエレクトロン効果が発生する。

従って、半導体基板のドレイン（又はソース）端から副画素ＳＰｉｘ_１−３の第３メモリ５３の書込み用トランジスタＷＴの浮遊ゲートＷＴｇに電子が注入される。これにより、副画素ＳＰｉｘ_１−３の第３メモリ５３の書込み用トランジスタＷＴ及び読出し用トランジスタＲＴの閾値電圧は、正電圧方向（例えば、＋２Ｖ）にシフトする。従って、副画素ＳＰｉｘ_１−３の第３メモリ５３の副画素データは、「０」になる。

タイミングｔ_８３から遅延時間１５１及び書込み遅延時間１５２経過後において、副画素ＳＰｉｘ_１−３の第１メモリ５１、第２メモリ５２及び第３メモリ５３の副画素データは、全部「０」である。つまり、副画素ＳＰｉｘ_１−３の第１メモリ５１、第２メモリ５２及び第３メモリ５３の読出し用トランジスタＲＴの閾値電圧は、＋２Ｖである。また、ゲート線駆動回路９は、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａ及び第２ゲート線ＧＣＬ_ｂのゲート信号を０Ｖに維持し、ゲート線群ＧＬ_１の第３ゲート線ＧＣＬ_ｃに１０Ｖのゲート信号を出力し、ゲート線群ＧＬ_２の第１ゲート線ＧＣＬ_ａ、第２ゲート線ＧＣＬ_ｂ及び第３ゲート線ＧＣＬ_ｃの０Ｖのゲート信号を維持している。つまり、ゲート線群ＧＬ_１の第１ゲート線ＧＣＬ_ａ及び第２ゲート線ＧＣＬ_ｂには、０Ｖが供給されており、ゲート線群ＧＬ_１の第３ゲート線ＧＣＬ_ｃには、１０Ｖが供給されている。このため、副画素ＳＰｉｘ_１−３の第１メモリ５１及び第２メモリ５２の読出し用トランジスタＲＴはオフ状態になるが、副画素ＳＰｉｘ_１−３の第３メモリ５３の読出し用トランジスタＲＴはオン状態になる。従って、タイミングｔ_８３から遅延時間１５１及び書込み遅延時間１５２経過後においても、副画素ＳＰｉｘ_１−３のノードＮ１の電位は、３Ｖ（電源電位ＶＤＤ）に維持される。第３ゲート線ＧＣＬｃが０Ｖになったタイミングで、第１〜３メモリすべての読出し用トランジスタがオフし、ノードＮ１の電位が０Ｖに変化する。

ステップ１からステップ３までと同様の動作が、ステップ４からステップ６まで行われる。これにより、図３７に示す副画素データが、副画素ＳＰｉｘ_１−１からＳＰｉｘ_２−３までに、書込まれる。

読出し期間のステップ７からステップ９までは、第５の実施の形態のステップ７からステップ９までと同様であるので、説明を省略する。

第６の実施の形態の表示装置は、第４の実施の形態の表示装置と同様の効果を奏する。

更に、第６の実施の形態の表示装置は、第４の実施の形態の表示装置と比較して、メモリ選択線群ＳＬ_１、ＳＬ_２、・・・を不要にできる。これにより、第６の実施の形態の表示装置は、異物等による短絡のリスクが更に低減され、歩留りを更に向上することができる。

（第７の実施の形態）
図４１は、第７の実施の形態の表示装置の副画素の構成を示す図である。図４１では、Ｍ行×Ｎ列の副画素ＳＰｉｘの内の、２行×３列の６個の副画素ＳＰｉｘを示している。図４１では、表示信号線ＦＲＰ、反転表示信号線ｘＦＲＰ、液晶ＬＱ及び保持容量Ｃの記載を省略している。

第７の実施の形態の副画素の構成は、第５の実施の形態の副画素の構成（図２９参照）と比較して、第１メモリ５１から第３メモリ５３までの接続が異なっている。副画素ＳＰｉｘ_１−１の第１メモリ５１から第３メモリ５３まで、並びに、副画素ＳＰｉｘ_２−１の第１メモリ５１から第３メモリ５３までは、スイッチＳＧＳＷ_１−１を介して、ソース線ＳＧＬ_１に接続されている。つまり、副画素ＳＰｉｘ_１−１の第１メモリ５１から第３メモリ５３まで、並びに、副画素ＳＰｉｘ_２−１の第１メモリ５１から第３メモリ５３までは、スイッチＳＧＳＷ_１−１を介して分岐した分岐ソース線ＳＧＬ_１−１に接続されている。

同様に、副画素ＳＰｉｘ_１−２の第１メモリ５１から第３メモリ５３まで、並びに、副画素ＳＰｉｘ_２−２の第１メモリ５１から第３メモリ５３までは、スイッチＳＧＳＷ_１−２を介して、ソース線ＳＧＬ_２に接続されている。つまり、副画素ＳＰｉｘ_１−２の第１メモリ５１から第３メモリ５３まで、並びに、副画素ＳＰｉｘ_２−２の第１メモリ５１から第３メモリ５３までは、スイッチＳＧＳＷ_１−２を介して分岐した分岐ソース線ＳＧＬ_２−１に接続されている。

同様に、副画素ＳＰｉｘ_１−３の第１メモリ５１から第３メモリ５３まで、並びに、副画素ＳＰｉｘ_２−３の第１メモリ５１から第３メモリ５３までは、スイッチＳＧＳＷ_１−３を介して、ソース線ＳＧＬ_３に接続されている。つまり、副画素ＳＰｉｘ_１−３の第１メモリ５１から第３メモリ５３まで、並びに、副画素ＳＰｉｘ_２−３の第１メモリ５１から第３メモリ５３までは、スイッチＳＧＳＷ_１−３を介して分岐した分岐ソース線ＳＧＬ_３−１に接続されている。

スイッチＳＧＳＷ_１−１、ＳＧＳＷ_１−２及びＳＧＳＷ_１−３は、トランジスタとするが、本開示はこれに限定されない。スイッチＳＧＳＷ_１−１、ＳＧＳＷ_１−２及びＳＧＳＷ_１−３のゲートは、スイッチ制御線ＳＧ_１に接続されている。

第７の実施の形態では、副画素ＳＰｉｘの２行毎にスイッチＳＧＳＷが設けられることとするが、本開示はこれに限定されない。副画素ＳＰｉｘの１行毎又は３行以上毎にスイッチＳＧＳＷが設けられても良い。

第７の実施の形態のメモリの内部構成は、第５の実施の形態のメモリの内部構成（図２９参照）又は第６の実施の形態のメモリの内部構成（図３６参照）と同様である。なお、第７の実施の形態の表示装置にメモリ選択線群ＳＬ_１、ＳＬ_２、・・・を設け、第７の実施の形態のメモリの内部構成を、第３の実施の形態のメモリの内部構成（図１８参照）又は第４の実施の形態のメモリの内部構成（図２３参照）と同様にしても良い。

ゲート線駆動回路９は、第１行目及び第２行目の副画素ＳＰｉｘの副画素データの消去又は書込みを行う際には、スイッチ制御線ＳＧ_１にハイレベルのスイッチ制御信号を出力する。これにより、第１行目及び第２行目の副画素ＳＰｉｘの第１メモリ５１、第２メモリ５２及び第３メモリ５３は、ソース線ＳＧＬに接続される。これにより、第１行目及び第２行目の副画素ＳＰｉｘの第１メモリ５１、第２メモリ５２及び第３メモリ５３の副画素データの消去又は書込みが、可能になる。

一方、ゲート線駆動回路９は、第１行目及び第２行目の副画素ＳＰｉｘの副画素データの消去又は書込みを行わない際には、スイッチ制御線ＳＧ_１にローレベルのスイッチ制御信号を出力する。これにより、第１行目及び第２行目の副画素ＳＰｉｘの第１メモリ５１、第２メモリ５２及び第３メモリ５３は、ソース線ＳＧＬと遮断される。

第７の実施の形態の表示装置は、第１から第６の実施の形態の表示装置と同様の効果を奏する。

更に、第７の実施の形態の表示装置は、スイッチ制御信号に基づいてソース線ＳＧＬに接続された行の、副画素ＳＰｉｘの副画素データの消去又は書込みが可能である。つまり、第７の実施の形態の表示装置は、部分消去又は部分書込みが可能である。これにより、第７の実施の形態の表示装置は、１つの書込みタイミングにおいて、ソース線ＳＧＬに接続される副画素ＳＰｉｘの数を少なくすることができる。これにより、第７の実施の形態の表示装置は、ソース線ＳＧＬの負荷抵抗及び負荷容量を低減することができる。従って、第７の実施の形態の表示装置は、副画素ＳＰｉｘへの副画素データの高速な書込みが可能になる。

（適用例）
図４２は、第１から第７の実施の形態の表示装置の適用例を示す図である。図４２は、表示装置を電子棚札に適用した例を示す図である。

図４２に示すように、表示装置１Ｂ、１Ｃ及び１Ｄは、それぞれ棚１０２に取り付けられている。表示装置１Ｂ、１Ｃ及び１Ｄの各々は、上述した第１から第７の実施の形態の表示装置と同様の構成を有する。

表示装置１Ｂ、１Ｃ及び１Ｄは、床面１０３からの高さが互いに異なって設置され、且つ、パネル傾斜角度が互いに異なるように設置されている。ここで、パネル傾斜角度は、表示面１ａの法線と水平方向とがなす角度である。表示装置１Ｂ、１Ｃ及び１Ｄは、光源としての照明器具１００からの入射光１１０を反射することにより、画像１２０を観察者１０５側に出射する。

第１から第７の実施の形態の表示装置は、電子棚札に適用すると好適である。その理由は、次の２点である。

第１に、フラッシュメモリでは、半導体基板と浮遊ゲートとの間に形成されたトンネル酸化膜は、電子が通過する都度、劣化する。つまり、トンネル酸化膜は、副画素データが書込まれる都度、劣化する。従って、フラッシュメモリは、書換え回数に上限がある。

第１から第７の実施の形態の表示装置をスマートフォンやパーソナルコンピュータに適用すると、副画素データが副画素ＳＰｉｘに書込まれる頻度が高く、装置寿命が短くなってしまう可能性が高い。従って、第１から第７の実施の形態の表示装置をスマートフォンやパーソナルコンピュータに適用すると、装置寿命を考慮する必要がある。

一方、電子棚札では、副画素データが副画素ＳＰｉｘに書込まれるのは、商品価格の変更や、商品入替などの場合である。従って、第１から第７の実施の形態の表示装置を電子棚札に適用すると、副画素データが副画素ＳＰｉｘに書込まれる頻度が低く、装置寿命が短くなってしまう可能性が低い。従って、第１から第７の実施の形態の表示装置を電子棚札に適用すると、装置寿命を考慮する必要を、実質的に抑制できる。

第２に、電子棚札では、商品価格の変更や、商品入替などが無ければ、同じ画像が何日間か繰り返して表示される可能性がある。もし、電子棚札にＤＲＡＭやＳＲＡＭなどの揮発性メモリを用いるとすると、たとえ前日までと同じ画像を表示する場合であっても、商品販売店の毎日の開店時刻前に、副画素データをＤＲＡＭやＳＲＡＭなどに書込む必要がある。或いは、電子棚札に記憶保持用のバッテリを備えて、ＤＲＡＭやＳＲＡＭなどに記憶されている、前日までの副画素データを保持する必要がある。

一方、第１から第７の実施の形態の表示装置を電子棚札に適用すると、副画素ＳＰｉｘが不揮発性のフラッシュメモリを用いているので、前日までと同じ画像を表示する場合は、商品販売店の毎日の開店時刻前に、副画素データを副画素ＳＰｉｘに書込む必要がない。また、電子棚札に記憶保持用のバッテリを備える必要がない。従って、第１から第７の実施の形態の表示装置を電子棚札に適用すると、商品販売店の利便性を向上させることができる。

以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。

１、１Ａ、１Ｂ、１Ｃ、１Ｄ 表示装置
１ａ 表示面
２ 第１パネル
３ 第２パネル
４ インタフェース回路
４ａ シリアル−パラレル変換回路
４ｂ タイミングコントローラ
４ｃ 設定レジスタ
５ ソース線駆動回路
６ 共通電極駆動回路
７ 反転駆動回路
８ メモリ選択回路
９ ゲート線駆動回路
１１ 第１基板
１５ 副画素電極（反射電極）
２１ 第２基板
２３ 共通電極
３０ 液晶層
５０ メモリブロック
５１ 第１メモリ
５２ 第２メモリ
５３ 第３メモリ
６１ 反転スイッチ
６２ プルダウン抵抗
ＦＲＰ 表示信号線
ＧＬ ゲート線群
ＧＣＬ ゲート線
Ｐｉｘ 画素
ＳＧＬ ソース線
ＳＰｉｘ 副画素
ＳＬ メモリ選択線群
ＳＥＬ メモリ選択線

Claims (17)

1. 行方向及び列方向に配列されると共に、副画素データを記憶する少なくとも１つのメモリを有するメモリブロックを各々が含む、複数の副画素を備え、
   前記メモリは、
   浮遊ゲートを有し、前記浮遊ゲート内の電荷に基づいて副画素データを記憶する、第１トランジスタと、
   前記第１トランジスタの前記浮遊ゲートに電気的に接続された浮遊ゲートを有し、ドレイン及びソースの内の一方が電源電位に接続され、ドレイン及びソースの内の他方がノードに接続された、第２トランジスタと、
   を含み、
   前記複数の副画素は、
   前記ノードの電位に基づいて画像を表示する、
   表示装置。
2. 各列の前記メモリの前記第１トランジスタのソース−ドレイン経路は、直列に電気的に接続されている、
   請求項１に記載の表示装置。
3. 各列に夫々設けられ、各列の前記メモリの前記第１トランジスタにソース信号を夫々供給する複数のソース線を更に備える、
   請求項２に記載の表示装置。
4. 各行に夫々設けられ、各行の前記メモリの前記第１トランジスタのゲートにゲート信号を夫々供給する複数のゲート線を更に備える、
   請求項２又は３に記載の表示装置。
5. 前記メモリブロックは、行方向に沿って配列された複数の前記メモリを含む、
   請求項２から４のいずれか１項に記載の表示装置。
6. 前記第２トランジスタのゲートは、前記ゲート線に電気的に接続されている、
   請求項５に記載の表示装置。
7. 各行に夫々設けられ、各行の前記メモリの前記第２トランジスタのゲートにメモリ選択信号を夫々供給する複数のメモリ選択線を更に備える、
   請求項５に記載の表示装置。
8. 各列の前記メモリの前記第１トランジスタのソース−ドレイン経路は、並列に接続されている、
   請求項１に記載の表示装置。
9. 各列に夫々設けられ、各列の前記メモリの前記第１トランジスタにソース信号を夫々供給する複数のソース線を更に備える、
   請求項８に記載の表示装置。
10. 各行に夫々設けられ、各行の前記メモリの前記第１トランジスタのゲートにゲート信号を夫々供給する複数のゲート線を更に備える、
    請求項８又は９に記載の表示装置。
11. 前記メモリブロックは、行方向に沿って配列された複数の前記メモリを含む、
    請求項８から１０のいずれか１項に記載の表示装置。
12. 前記第２トランジスタのゲートは、前記ゲート線に電気的に接続されている、
    請求項１１に記載の表示装置。
13. 各行に夫々設けられ、各行の前記メモリの前記第２トランジスタのゲートにメモリ選択信号を夫々供給する複数のメモリ選択線を更に備える、
    請求項１１に記載の表示装置。
14. 前記複数の副画素の複数の行は、スイッチを介して、前記ソース線に電気的に接続されている、
    請求項１から１３のいずれか１項に記載の表示装置。
15. 前記複数の副画素の各々は、
    副画素電極と、
    前記ノードの電位をそのまま又は反転させて副画素電極に出力するスイッチ回路と、
    を更に含み、
    前記複数の副画素に共通なコモン電位が供給される共通電極と、
    前記コモン電位を基準信号に同期して反転させて、前記共通電極に出力する、共通電極駆動回路と、
    各行に夫々設けられ、前記スイッチ回路に電気的に夫々接続されている、複数の表示信号線と、
    前記副画素電極に供給される電位をそのまま又は反転させるための表示信号を、前記基準信号に同期して反転させて前記複数の表示信号線に出力する、反転駆動回路と、
    を更に備え、
    前記スイッチ回路は、
    前記表示信号に基づいて、前記ノードの電位をそのまま又は反転させて前記副画素電極に出力する、
    請求項１から１４のいずれか１項に記載の表示装置。
16. 前記複数の副画素の各々は、
    前記ノードをプルダウンするプルダウン抵抗を更に含む、
    請求項１から１５のいずれか１項に記載の表示装置。
17. 行方向及び列方向に配列されると共に、副画素データを記憶する少なくとも１つのメモリを有するメモリブロックを各々が含む、複数の副画素を備え、
    前記メモリは、
    浮遊ゲートを有し、前記浮遊ゲート内の電荷に基づいて副画素データを記憶する、第１トランジスタと、
    前記第１トランジスタの前記浮遊ゲートに電気的に接続された浮遊ゲートを有し、ドレイン及びソースの内の一方が電源電位に接続され、ドレイン及びソースの内の他方がノードに接続された、第２トランジスタと、
    を含み、
    前記複数の副画素は、
    前記ノードの電位に基づいて画像を表示する、
    電子棚札。

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