WO2010092652A1 - 不揮発性メモリおよびその製造方法、表示装置 - Google Patents

不揮発性メモリおよびその製造方法、表示装置 Download PDF

Info

Publication number
WO2010092652A1
WO2010092652A1 PCT/JP2009/006858 JP2009006858W WO2010092652A1 WO 2010092652 A1 WO2010092652 A1 WO 2010092652A1 JP 2009006858 W JP2009006858 W JP 2009006858W WO 2010092652 A1 WO2010092652 A1 WO 2010092652A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
gate electrode
insulating film
transistor
charge storage
Prior art date
Application number
PCT/JP2009/006858
Other languages
English (en)
French (fr)
Inventor
上田直樹
山内祥光
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to US13/201,584 priority Critical patent/US8610197B2/en
Publication of WO2010092652A1 publication Critical patent/WO2010092652A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

　不揮発性メモリ（１０）において、トランジスタのソース領域（Ｓ）およびドレイン領域（Ｄ）間に形成される、チャネル領域となるシリコン層（１４）下に、ゲート絶縁膜（１５）を介して選択ゲート（ＳＧ）が形成され、シリコン層（１４）上の一部に、ゲート絶縁膜（１６）を介して浮遊ゲート（ＦＧ）が形成され、浮遊ゲート（ＦＧ）に接続される制御ゲート（ＣＧ）を備え、選択ゲート（ＳＧ）は、一端がゲート絶縁膜（１５）を介してソース領域（Ｓ）に重なり、浮遊ゲート（ＦＧ）は、一端がゲート絶縁膜（１６）を介してドレイン領域（Ｄ）に重なり、他端がゲート絶縁膜（１６）を介してソース領域（Ｓ）から離間するとともにシリコン層（１４）に重なっている。これにより、放熱性の低い絶縁性基板上に形成した場合でも性能の低下を招くことのない不揮発性メモリを実現することができる。

Description

不揮発性メモリおよびその製造方法、表示装置
　本発明は、不揮発性メモリに関し、特にトランジスタで構成される不揮発性メモリおよびこれを用いた表示装置に関する。
　従来、不揮発性メモリの一つとしてフラッシュメモリが知られている。このフラッシュメモリにおけるメモリセルは、基板上にトンネル酸化膜を介して浮遊ゲートが形成され、さらにゲート絶縁膜を介して制御ゲートが形成された積層構造となっている。このメモリセルの動作原理について簡単に説明すると、書き込み動作時には、制御ゲートとドレインとの電圧差を利用してドレインから浮遊ゲートに電子（または正孔）が注入される。一方、消去動作時には、同じく制御ゲートとドレイン間の電圧制御により浮遊ゲート中の電子（または正孔）がドレインに放出される。チャネルがＰ型、ソース及びドレインがｎ型とすると、浮遊ゲートに電子が存在している場合にはチャネルがオフ状態となる一方、浮遊ゲートに電子が存在していない場合にはチャネルがオン状態となる。これにより、不揮発性のメモリとして機能する。
　このような不揮発性メモリを薄膜トランジスタ（ＴＦＴ）で構成する技術が、例えば特許文献１に開示されている。図１４は、特許文献１における、ＴＦＴで構成された不揮発性メモリ（不揮発性トランジスタ）の構成を模式的に示す図である。
　図１４に示す不揮発性トランジスタでは、活性領域１２５Ｂ上に、トランジスタとして動作するための素子領域として、ソース領域１４２Ａ（Ｓ）と、ドレイン領域１４２Ｂ（Ｄ）と、チャネル領域１４２Ｃ（Ｃｈ）とが形成されている。また、ゲート絶縁膜１２４Ｂを介してチャネル領域１４２Ｃと対向するように浮遊ゲート１２５Ａ（ＦＧ）が形成され、さらに、層間絶縁膜１２４Ａを介して浮遊ゲート１２５Ａと対向するように制御ゲート１２３（ＣＧ）が形成されている。
　ここで、上記不揮発性トランジスタがＮチャネル薄膜トランジスタ（ＮチャネルＴＦＴ）の場合の書き込み動作の原理について説明する。「１」のデータがＮチャネルＴＦＴに書き込まれる場合、ソース領域１４２Ａが接地され、ドレイン領域１４２Ｂおよび制御ゲート１２３に高電圧が印加されることによって、ドレイン領域１４２Ｂから浮遊ゲート１２５Ａにエネルギーの高い電子（ホットエレクトロン）が注入される。そして、浮遊ゲート１２５Ａにホットエレクトロンが蓄積されることにより、「１」のデータがＮチャネルＴＦＴに書き込まれる。
日本国公開特許公報「特開２００５－３５３９１２号（２００５年１２月２２日公開）」
　ところが、上記不揮発性トランジスタは、トランジスタ特性が劣化するという問題がある。具体的には、上記構成では、図１５に示すように、ホットエレクトロン（図中の「ｅ」）を発生させるために、ドレイン領域Ｄおよび制御ゲートＣＧに高電圧を印加する必要がある（例えば、ドレイン電極に６～１３Ｖを印加し、制御ゲート電極に１０～１５Ｖを印加）。そのため、ソース領域およびドレイン領域間に大電流が流れ、不揮発性トランジスタが発熱（自己発熱）し、トランジスタ特性が劣化してしまう。特に、上記不揮発性トランジスタを、液晶パネル等を構成するガラス基板等の放熱性の低い絶縁性基板上に形成する場合には、自己発熱によるトランジスタ特性の劣化が顕著に現れる。そのため、上記不揮発性トランジスタを液晶パネルに適用することは困難である。
　本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、放熱性の低い絶縁性基板上に形成した場合でも性能の低下を招くことのない不揮発性メモリおよびその製造方法を実現することにある。
　本発明の不揮発性メモリは、上記課題を解決するために、不揮発的にデータを保持する、トランジスタで構成される不揮発性メモリであって、上記トランジスタのソース領域およびドレイン領域間に形成される、チャネル領域となる半導体層の一方の面の少なくとも一部に、第１絶縁膜を介して第１ゲート電極が形成され、上記半導体層における、上記第１絶縁膜が形成される面とは反対側の他方の面の少なくとも一部に、第２絶縁膜を介して電荷蓄積層が形成され、上記電荷蓄積層に接続される制御ゲート電極を備え、上記第１ゲート電極は、少なくともその一端が上記第１絶縁膜を介して上記ソース領域に重なり、上記電荷蓄積層は、その一端が上記第２絶縁膜を介して上記ドレイン領域に重なり、他端が上記ソース領域から離間するとともに上記第２絶縁膜を介して上記半導体層に重なっていることを特徴としている。
　以下では、ソース領域およびドレイン領域間において、第１ゲート電極が形成される領域を領域Ａ、電荷蓄積層が形成される領域を領域Ｂと仮定する。
　上記構成において、ソースを接地し、ドレインおよび制御ゲート電極に高い電圧を印加し、第１ゲート電極に低い電圧を印加すると、領域Ａでは、電荷蓄積層が形成されず第１ゲート電極のみがソース領域に重なって設けられているため、領域Ａのチャネル電位が領域Ｂのチャネル電位よりも低くなる。これにより、ソース－ドレイン間の電位差は、領域Ａおよび領域Ｂの境界部分に集中し、境界部分が高電界状態となる（ソース領域からドレイン領域に向かう方向（水平方向）に高電界が発生する）。そのため、書き込み動作時には、ソース領域内の電子（ホットエレクトロン）が、この境界部分の高電界に励起されて電荷蓄積層側に引き付けられる。そして、電荷蓄積層内に取り込まれることによってデータが書き込まれる。
　このように、上記構成によれば、チャネル領域の一部の電位を低く設定したとしても、電位差が生じる部分（高電界領域）の励起作用により、ホットエレクトロンを電荷蓄積層に注入させることができる。そして、チャネル領域の電位を低くすることができるため、ソース領域およびドレイン領域間に流れる電流値を、従来と比較して小さくすることができる。よって、トランジスタの自己発熱による特性の劣化を抑えることができる。すなわち、本発明の不揮発性メモリは、液晶パネルを構成するガラス基板等の放熱性の低い絶縁性基板上に形成した場合でも性能の低下を招くことがない。
　本発明の不揮発性メモリの製造方法は、上記課題を解決するために、不揮発的にデータを保持する、トランジスタで構成される不揮発性メモリの製造方法であって、上記トランジスタのソース領域およびドレイン領域間に、チャネル領域となる半導体層を形成する工程と、上記半導体層の一方の面の少なくとも一部に、第１絶縁膜を介して、第１ゲート電極を、少なくとも該第１ゲート電極の一端が上記ソース領域に重なるように形成する工程と、上記半導体層における、上記第１絶縁膜が形成される面とは反対側の他方の面の少なくとも一部に、第２絶縁膜を介して、電荷蓄積層を、該電荷蓄積層の一端が上記ドレイン領域に重なり、他端が上記ソース領域から離間するとともに上記半導体層に重なるように形成する工程と、上記電荷蓄積層に接続される制御ゲート電極を形成する工程と、を含むことを特徴としている。
　上記方法によれば、上記不揮発性メモリの構成より奏する効果を得ることができる。
　以上のように、本発明の不揮発性メモリは、上記第１ゲート電極は、少なくともその一端が上記第１絶縁膜を介して上記ソース領域に重なり、上記電荷蓄積層は、その一端が上記第２絶縁膜を介して上記ドレイン領域に重なり、他端が上記ソース領域から離間するとともに上記第２絶縁膜を介して上記半導体層に重なっている構成である。
　また、本発明の不揮発性メモリの製造方法は、上記半導体層の一方の面の少なくとも一部に、第１絶縁膜を介して、第１ゲート電極を、少なくとも該第１ゲート電極の一端が上記ソース領域に重なるように形成する工程と、上記半導体層における、上記第１絶縁膜が形成される面とは反対側の他方の面の少なくとも一部に、第２絶縁膜を介して、電荷蓄積層を、該電荷蓄積層の一端が上記ドレイン領域に重なり、他端が上記ソース領域から離間するとともに上記半導体層に重なるように形成する工程とを含んでいる。
　これにより、トランジスタの自己発熱による特性の劣化を抑えることができるため、上記不揮発性メモリを放熱性の低い絶縁性基板上に形成した場合でも性能の低下を招くことがない。
実施の形態１に係る液晶表示装置の概略構成を示すブロック図である。 実施の形態１に係るメモリセルの構成を模式的に示す図であり、 図２に示すメモリセルの等価回路図である。 図２に示すメモリセルにおいて、書き込み動作を説明するための図である。 図４に示すメモリセルにおける書き込み動作状態において、半導体層上に形成されるチャネル領域内の水平方向位置に対するポテンシャル変化の推移を概念的に示したグラフである。 図４に示すメモリセルにおける書き込み動作状態において、半導体層上に形成されるチャネル領域内の水平方向位置に対する水平方向電界の大きさの推移を概念的に示したグラフである。 従来のメモリセルの一例の構成を模式的に示す図である。 実施の形態２に係るメモリセルの構成を模式的に示す図である。 図８に示すメモリセルの等価回路図である。 実施の形態３に係るメモリセルの構成を模式的に示す図である。 図１０に示すメモリセルの等価回路図である。 実施の形態１～３に係るメモリセルの他の構成を模式的に示す図である。 図１２に示すメモリセルの等価回路図である。 特許文献１の不揮発性メモリの構成を模式的に示す図である。 図１４に示す不揮発性メモリにおいて、書き込み動作を説明するための図である。
　本発明にかかる実施の形態の例を、図１～１３を用いて説明すれば、以下のとおりである。なお、以下では、本発明に係る不揮発性メモリを液晶表示装置に適用した場合について説明する。
　〔実施の形態１〕
　図１は実施の形態１に係る液晶表示装置の概略構成を示すブロック図である。図１に示すように、本液晶表示装置（表示装置）１００は、複数のメモリセル（不揮発性メモリ）１０がマトリクス状に配列されてなるメモリセルアレイ１０ａ、データ入出力端子２０、入力バッファ２１、ドレイン電圧制御回路２２、カラムデコーダ２３、アドレス入力端子２４、アドレスバッファ２５、ロウデコーダ２６、選択ゲート電圧制御回路２７、出力バッファ２８、センスアンプ２９、ソース電圧制御回路３０、制御ゲート電圧制御回路３１、及び、各制御回路及びバッファ等を制御する主制御部（図示せず）を備えて構成される。
　メモリセルアレイ１０ａは、電気的に書き換え可能なメモリセル１０が、行方向及び列方向にそれぞれ複数配され、マトリクス状に構成される。各メモリセル１０は、メモリセル選択用の選択トランジスタ１１と、情報蓄積用のメモリトランジスタ１２と、ＭＯＳキャパシタ１３とを備えて構成される。
　ここで、メモリトランジスタ１２のゲートと、ＭＯＳキャパシタ１３の一方の端子とが電気的に接続される。これにより、メモリトランジスタ１２のゲートとＭＯＳキャパシタ１３の一端とがフローティングゲート（第２ゲート電極、浮遊ゲートＦＧ）となり、ＭＯＳキャパシタ１３の他方の端子（メモリトランジスタのゲートと接続しない側の他端）が制御ゲートＣＧ（制御ゲート電極）となる不揮発性のメモリトランジスタ（不揮発性メモリ）が構成される。
　選択トランジスタ１１およびメモリトランジスタ１２は、両者の間に、第１ゲート絶縁膜とチャネルと第２ゲート絶縁膜とがこの順に介在するように形成される。より詳細には、図中領域Ａ（第１領域）では、選択トランジスタ１１のゲート電極（選択ゲートＳＧ）が、第１ゲート絶縁膜を介してチャネル上に形成されるが、メモリトランジスタ１２のゲート電極（浮遊ゲートＦＧ）は、第２ゲート絶縁膜を介してチャネル上に形成されない。図中領域Ｂ（第２領域）では、選択トランジスタ１１のゲート電極が、第１ゲート絶縁膜を介してチャネル上に形成されるとともに、メモリトランジスタ１２のゲート電極も、第２ゲート絶縁膜を介してチャネル上に形成される。すなわち、領域Ｂでは、選択トランジスタ１１およびメモリトランジスタ１２は、互いに離間して形成されるゲート絶縁膜（第１および第２ゲート絶縁膜）、およびその間に形成されるチャネル、を挟んで対向配置される。なお、領域Ｂのメモリトランジスタ１２のドレイン側では、メモリトランジスタ１２のゲート電極のみが第２ゲート絶縁膜を介してチャネル上に形成されていてもよい。
　このように、メモリセル１０は、メモリトランジスタ１２および選択トランジスタ１１が互い対向して並列回路として形成される領域Ｂと、これに連続して形成されるとともに、選択トランジスタ１１のみが形成される領域Ａとの少なくとも２種類のチャネルが直列に接続されている構成である。
　個々のメモリセル１０は、ＭＯＳキャパシタ１３の制御ゲートが制御線ＣＬに接続され、選択トランジスタ１１のゲート電極（選択ゲートＳＧ）がワード線ＷＬに接続され、メモリセル１０のドレイン端子がビット線ＢＬに接続され、メモリセル１０のソース端子がソース線ＳＬに接続されている。なお、本実施の形態では、制御線ＣＬ、ビット線ＢＬ、及び、ソース線ＳＬはそれぞれ列方向に延伸し、ワード線ＷＬは行方向に延伸してそれぞれ配されている構成を例に挙げて説明する。
　ドレイン電圧制御回路２２は、ビット線ＢＬに印加する電圧の制御を行い、選択ゲート電圧制御回路２７は、ワード線ＷＬに印加する電圧の制御を行い、ソース電圧制御回路３０は、ソース線ＳＬに印加する電圧の制御を行い、制御ゲート電圧制御回路３１は、制御線ＣＬに印加する電圧の制御を行う。
　アドレスバッファ２５は、アドレス入力端子２４より入力されたアドレス信号が与えられると、与えられたアドレス信号を、カラムアドレス及びロウアドレスに分割して、それぞれを、カラムデコーダ２３及びロウデコーダ２６それぞれに入力する。カラムデコーダ２３は、入力されたカラムアドレスに対応したビット線ＢＬ及び制御線ＣＬを選択し、ロウデコーダ２６は、入力されたロウアドレスに対応したワード線ＷＬを選択する。そして、カラムデコーダ２３及びロウデコーダ２６によって選択されたメモリセル１０に対して、データ入出力端子２０から入力されたデータが入力バッファ２１を介して書き込まれる。また、カラムデコーダ２３及びロウデコーダ２６によって選択されたメモリセル１０に書き込まれていた情報が読み出され、センスアンプ２９を介して増幅された後、出力バッファ２８を介してデータ入出力端子２０へと出力される。
　次に、各メモリセル１０の構成について詳細に説明する。図２は、メモリセル１０の構成を模式的に示す図であり、図３は、メモリセル１０の等価回路図である。
　図２および図３に示すように、メモリセル１０では、トランジスタの一対のソースＳ－ドレインＤ領域間において、チャネルとなるシリコン層１４の下部には、ソース領域Ｓおよびドレイン領域Ｄに接する（重なる）ように、ゲート絶縁膜１５を介して選択ゲートＳＧ（第１ゲート電極）が形成されている。電荷蓄積層となる浮遊ゲートＦＧ（第２ゲート電極）は、ドレイン領域Ｄに接する（重なる）ように、シリコン層１４の上部にゲート絶縁膜１６を介して形成されている（領域Ｂ）。また、浮遊ゲートＦＧは、ソース領域Ｓには接して（重なって）おらず、領域Ａ（浮遊ゲートＦＧのソース側端部からソースまでの領域）では、シリコン層１４の上部に形成されていない。
　すなわち、ソースＳ－ドレインＤ領域間において、ソース領域Ｓに隣接する領域Ａでは、シリコン層１４下に選択ゲートＳＧが形成され、領域Ａおよびドレイン領域Ｄに隣接する領域Ｂでは、シリコン層１４下に選択ゲートＳＧが形成されるとともに、シリコン層１４上に浮遊ゲートＦＧが形成される。
　したがって、領域Ａのシリコン層１４のチャネルは、選択トランジスタ１１となる選択ゲートＳＧによるＭＯＳトランジスタのみにより制御され、領域Ｂのシリコン層１４のチャネルは、領域Ａから延在する選択ゲートＳＧによるＭＯＳトランジスタと、浮遊ゲートＦＧによるＭＯＳトランジスタとが並列接続された２つのトランジスタにより制御される。
　図３の等価回路図に示すように、メモリセル１０は、第１～第３トランジスタを含んで構成される。第１トランジスタ（選択トランジスタ１１）は、ゲート電極（選択ゲート）がワード線ＷＬに接続され、ソース端子（第１導通端子）がソース線ＳＬ（信号線）に接続される。第２トランジスタ（選択トランジスタ１１）は、ゲート電極（選択ゲート）がワード線ＷＬに接続され、ソース端子（第１導通端子）が第１トランジスタのドレイン端子（第２導通端子）に接続され、ドレイン端子（第２導通端子）がビット線ＢＬに接続される。第３トランジスタ（メモリトランジスタ１２）は、ゲート電極が容量を介して制御線ＣＬに接続され、ソース端子（第１導通端子）が第１トランジスタのドレイン端子（第２導通端子）に接続され、ドレイン端子（第２導通端子）がビット線ＢＬに接続される。
　次に、図４～図６を用いて、メモリセル１０の書き込み動作について説明する。本実施の形態に係るメモリセル１０の特徴は、２つの選択トランジスタ１１（第１選択トランジスタ、第２選択トランジスタ）が直列に接続された構造と、メモリトランジスタ１２と選択トランジスタ１１（第２選択トランジスタ）の並列接続された構造とを有している点である。選択トランジスタ１１のみの領域Ａのゲート電極に、選択トランジスタ１１の閾値電圧またはその近傍の電圧が印加されることで、書き込み時のソース－ドレイン領域間の書き込み電流を抑制したソースサイドインジェクションが可能となる。以下、上記構成のメモリセル１０の書き込み特性について詳細に説明する。
　書き込み時の電圧印加条件として、書き込み対象のメモリセル１０に接続するビット線ＢＬに６～１３Ｖ程度、制御線ＣＬに１０～１５Ｖ程度、ワード線ＷＬに閾値電圧近傍の０．５～３Ｖ程度、及び、ソース線ＳＬに接地電圧０Ｖの各電圧を、それぞれ印加する。
　メモリセル１０の各部に上記各電圧を印加したとき、半導体層（シリコン層１４）上における領域Ａ及び領域Ｂのそれぞれの半導体層表面にチャネル領域が形成され、ソース及びドレインが電気的に接続した状態となる。これにより、ソース不純物拡散領域内の電子が、ビット線ＢＬを介して印加される正電圧（４Ｖ程度）によって、ドレイン不純物拡散領域内に引き付けられる。すなわち、ソース不純物拡散領域内の電子は、領域Ａ内に形成されるチャネル領域と、領域Ａおよび領域Ｂの境界領域とを経由して、領域Ｂに移動する。
　ところで、領域Ａのチャネルの電位は、領域Ａがソース領域に隣接しているため、選択ゲートＳＧが接地電位に近くなっている。一方、領域Ｂのチャネルの電位は、ドレイン電圧と、高い正の制御ゲート電圧とにより高くなっている。その結果、ソースとドレインとの間の電位差が、事実上、領域Ａと領域Ｂとが接するＴ点（図４参照）に集中し、この部分が高電界状態となる（水平方向に高電界が発生する）。
　図５は、上記書き込み動作状態において、半導体層上に形成されるチャネル領域内の水平方向位置に対するポテンシャル変化の推移を概念的に示したグラフであり、図６は、当該書き込み動作状態において、半導体層上に形成されるチャネル領域内の水平方向位置に対する水平方向電界の大きさの推移を概念的に示したグラフである。
　上述したように、領域Ａおよび領域Ｂの接点Ｔにおける高い電位差に起因して、当該領域（Ｔ点）内が高電界状態となる（図６参照）。そして、ソース領域内の電子がＴ点近傍を移動することによって、この高電界に起因して励起され、ポテンシャルが上昇する（図５参照）。このとき、上記書き込み動作状態では、上述のように制御線ＣＬを介してドレイン領域と、制御ゲートＣＧと、これと静電容量結合した浮遊ゲートＦＧとに、正電圧が印加されているため、当該ホットエレクトロンが浮遊ゲートＦＧ側に引き付けられ、浮遊ゲートＦＧに取り込まれることで情報が書き込まれる。すなわち、図２に示されるメモリセル構造の下、上記書き込み動作状態とすることで、メモリセル１０に対して情報の書き込みを行うことができる。
　以上のように、本実施の形態に係るメモリセル１０によれば、領域Ａ（第１領域）におけるチャネルの弱反転状態により自己発熱による素子破壊を発生させない低電流（＜１０ｕＡ／セル）のチャネル電流で書き込むことができる。すなわち、上記メモリセル１０によれば、ガラス基板等の放熱性の低い絶縁性基板上に形成した場合でも、トランジスタ特性の低下を招くことがないため、液晶表示装置に好適である。
　ここで、従来のメモリセルとして、半導体基板上におけるドレインとなる不純物拡散領域とソースとなる不純物拡散領域との間において、浮遊ゲートＦＧの上部に選択ゲートＳＧの一部が乗り上げるように形成することで、当該領域のゲート電極を２層構造とする構成が提案されている。
　図７は、この従来のメモリセルの一例の構成を模式的に示す図である。この図に示すように、浮遊ゲートＦＧの上部の一部と、浮遊ゲートＦＧの側壁部分に、絶縁膜を介して選択ゲートＳＧの一部が重なるように形成されている。
　この構成において、ドレインに正電圧を加え、ソースを接地電圧にした状態の下で、浮遊ゲートＦＧおよび選択ゲートＳＧに対し、この順に正電圧を印加する。選択ゲートＳＧに正電圧が印加されると、当該選択ゲートＳＧの下部領域に形成されるチャネルが弱反転状態となる。そして浮遊ゲートＦＧに正電圧が印加されると、当該浮遊ゲートＦＧの下部領域に形成されるチャネルが強反転状態となる。これにより、これらの境界付近で高電界が発生するため、ソース側から供給された電子がこの高電界で励起される。そして、浮遊ゲートＦＧに対しソース側から注入されることにより、情報が書き込まれる（ソースサイドインジェクション）。この書き込み方法によれば、チャンネルホットエレクトロン法（例えば上記特許文献１）と比較して注入効率を向上することができる。
　しかしながら、標準的な液晶パネルの製造工程では、シリコン層を形成した後に形成可能なゲート電極層は１層のみであるため、追加の工程が必要になる。さらに、選択ゲートおよび浮遊ゲートの２層のゲート電極間に介在する絶縁膜の耐圧を大きくすることが困難になる。
　この点、本実施の形態におけるメモリセル１０では、ホットエレクトロンの発生量の制御は、主に、選択ゲートＳＧと浮遊ゲートＦＧのレイアウト設計パラメータと書き込み時の電圧印加条件とにのみ依存し、従来のようにドレイン不純物拡散の濃度分布に依存しない。また、選択ゲートＳＧとして使用する導電体層は、標準の液晶パネル製造工程に組み込まれている、漏れ光を遮蔽する遮光層（ブラックマトリクス）の設計ルールを変更することで形成可能である。これにより、標準の液晶パネル製造工程を変更・調整することなく、設計ルールの変更のみで書き込み性能を最適化することができる。
　メモリセル１０の製造方法は、概略的には、トランジスタのソース領域Ｓおよびドレイン領域Ｄ間に、チャネル領域となるシリコン層１４を形成する工程と、シリコン層１４下の少なくとも一部に、ゲート絶縁膜１５を介して、選択ゲートＳＧを、少なくとも選択ゲートＳＧの一端がソース領域Ｓに重なるように形成する工程（選択ゲート形成工程）と、シリコン層１４上の少なくとも一部に、ゲート絶縁膜１６を介して、電荷蓄積層（浮遊ゲートＦＧ）を、電荷蓄積層の一端がドレイン領域Ｄに重なり、他端がソース領域Ｓから離間するとともにシリコン層１４に重なるように形成する工程（浮遊ゲート形成工程）と、電荷蓄積層に接続される制御ゲートＣＧを形成する工程（制御ゲート形成工程）と、を含んでいる。なお、上記選択ゲート形成工程では、選択ゲートは、液晶パネルの遮光層と同一材料かつ同層に形成されることが好ましい。
　このように、本実施の形態におけるメモリセル１０では、自己発熱によるトランジスタ特性の劣化を防ぐことができるという効果に加えて、液晶パネル（液晶表示装置）に適用する場合でも、その製造工程を複雑にすることなく、選択ゲートおよび浮遊ゲート間の絶縁膜の高耐圧化を実現することができるという効果も得られる。
　〔実施の形態２〕
　本発明に係る実施の形態２について以下に説明する。なお、説明の便宜上、上記実施の形態１において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態１において定義した用語については、特に断らない限り本実施の形態においてもその定義に則って用いるものとする。
　本実施の形態２に係る液晶表示装置の概略構成は、実施の形態１で示した構成と同一であり、複数のメモリセル４０がマトリクス状に配列されてなるメモリセルアレイ１０ａを含んで構成される。
　メモリセルアレイ１０ａは、電気的に書き換え可能なメモリセル４０が、行方向及び列方向にそれぞれ複数配され、マトリクス状に構成される。各メモリセル４０は、メモリセル選択用の選択トランジスタ１１と、情報蓄積用のメモリトランジスタ１２と、ＭＯＳキャパシタ１３とを備えて構成される。
　図８は、本実施の形態２に係るメモリセル４０の構成を模式的に示す図であり、図９は、メモリセル４０の等価回路図である。本実施の形態２に係るメモリセル４０は、実施の形態１で示した図２（および図３）のメモリセル１０における選択トランジスタ１１とメモリトランジスタ１２との（図２の紙面上下方向の）位置を入れ替えた構成である。
　図８および図９に示すように、メモリセル４０では、トランジスタの一対のソースＳ－ドレインＤ領域間の領域Ｂ（第２領域）において、チャネルとなるシリコン層１４下に、ゲート絶縁膜１６を介して、電荷蓄積層となる浮遊ゲートＦＧが形成されている。浮遊ゲートＦＧは、ドレイン領域Ｄに隣接し（重なり）、上記ソース領域には接して（重なって）おらず、領域Ａ（第１領域、浮遊ゲートＦＧのソース側端部からソースまでの領域）では、シリコン層１４下に形成されていない。また、シリコン層１４上には、ソース領域Ｓおよびドレイン領域Ｄに接する（重なる）ように、ゲート絶縁膜１５を介して選択ゲートＳＧが形成されている。
　すなわち、ソースＳ－ドレイン領域Ｄ間において、ソース領域Ｓに隣接する領域Ａでは、シリコン層１４上に選択ゲートＳＧが形成され、領域Ａおよびドレイン領域Ｄに隣接する領域Ｂでは、シリコン層１４上に選択ゲートＳＧが形成されるとともに、シリコン層１４下に浮遊ゲートＦＧが形成される。
　したがって、領域Ａのシリコン層１４のチャネルは、選択トランジスタ１１となる選択ゲートＳＧによるＭＯＳトランジスタのみにより制御され、領域Ｂのシリコン層１４のチャネルは、領域Ａから延在する選択ゲートＳＧによるＭＯＳトランジスタと、浮遊ゲートＦＧによるＭＯＳトランジスタとが並列接続された２つのトランジスタにより制御される。
　上記構成によれば、実施の形態１で示した構成により奏する効果と同一の効果が得られる。すなわち、図５および図６に示したように、領域Ａ（第１領域）におけるチャネルの弱反転状態により自己発熱による素子破壊を発生させない低電流（＜１０ｕＡ／セル）のチャネル電流で書き込むことができる。すなわち、上記メモリセル４０では、ガラス基板等の放熱性の低い絶縁性基板上に形成した場合でも、トランジスタ特性の低下を招くことがないため、表示装置（特に液晶表示装置）に好適である。
　〔実施の形態３〕
　本発明に係る実施の形態３について以下に説明する。なお、説明の便宜上、上記実施の形態１において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態１において定義した用語については、特に断らない限り本実施の形態においてもその定義に則って用いるものとする。
　本実施の形態３に係る液晶表示装置の概略構成は、実施の形態１で示した構成と同一であり、複数のメモリセル５０がマトリクス状に配列されてなるメモリセルアレイ１０ａを含んで構成される。
　メモリセルアレイ１０ａは、電気的に書き換え可能なメモリセル５０が、行方向及び列方向にそれぞれ複数マトリクス状に配置されて構成される。各メモリセル５０は、メモリセル選択用の選択トランジスタ１１と、情報蓄積用のメモリトランジスタ１２と、ＭＯＳキャパシタ１３とを備えて構成される。
　図１０は、本実施の形態３に係るメモリセル５０の構成を模式的に示す図であり、図１１は、メモリセル５０の等価回路図である。本実施の形態３に係るメモリセル５０は、実施の形態１で示した図２（および図３）のメモリセル１０において、ソースＳ－ドレインＤ領域間の、領域Ｂおよびドレイン領域Ｄ間に、領域Ｃが設けられている構成である。
　図１０および図１１に示すように、メモリセル５０では、トランジスタの一対のソースＳ－ドレインＤ領域間において、チャネルとなるシリコン層１４の下部には、ソース領域Ｓに接し（重なり）、ドレイン領域Ｄには接しない（重ならない）ように、ゲート絶縁膜１５を介して選択ゲートＳＧが形成されている（領域Ａおよび領域Ｂ）。電荷蓄積層となる浮遊ゲートＦＧは、ドレイン領域Ｄに接する（重なる）ように、シリコン層１４の上部にゲート絶縁膜１６を介して形成されている（領域Ｂおよび領域Ｃ）。また、浮遊ゲートＦＧは、ソース領域Ｓには接して（重なって）おらず、領域Ａ（浮遊ゲートＦＧのソース側端部からソースまでの領域）では、シリコン層１４の上部に形成されていない。
　すなわち、ソースＳ－ドレインＤ領域間において、ソース領域Ｓに隣接する領域Ａでは、シリコン層下に選択ゲートＳＧが形成され、領域Ａに隣接する領域Ｂでは、シリコン層１４下に選択ゲートＳＧが形成されるとともに、シリコン層１４上に浮遊ゲートＦＧが形成され、領域Ｂおよびドレイン領域Ｄに隣接する領域Ｃでは、シリコン層１４上に浮遊ゲートＦＧが形成される。
　したがって、領域Ａのシリコン層１４のチャネルは、選択トランジスタ１１となる選択ゲートＳＧによるＭＯＳトランジスタのみにより制御され、領域Ｂのシリコン層１４のチャネルは、領域Ａから延在する選択ゲートＳＧによるＭＯＳトランジスタと、浮遊ゲートＦＧによるＭＯＳトランジスタとが並列接続された２つのトランジスタにより制御され、領域Ｃのシリコン層１４のチャネルは、浮遊ゲートＦＧによるＭＯＳトランジスタのみにより制御される。なお、領域Ｃは領域Ｂと同様、浮遊ゲートＦＧからの電界により強反転状態となるため、シリコン層１４下の低電圧が印加された選択ゲートＳＧの有無の影響は無視できる。
　上記構成によれば、実施の形態１で示した構成により奏する効果と同一の効果が得られる。すなわち、図５および図６に示したように、領域Ａ（第１領域）におけるチャネルの弱反転状態により自己発熱による素子破壊を発生させない低電流（＜１０ｕＡ／セル）のチャネル電流で書き込むことができる。すなわち、上記メモリセル５０では、ガラス基板等の放熱性の低い絶縁性基板上に形成した場合でも、トランジスタ特性の低下を招くことがないため、表示装置（特に液晶表示装置）に好適である。
　ここで、本発明のメモリセルは、以下の形態であってもよい。
　例えば、図１０に示すメモリセルにおいて、領域Ｂが存在せず領域Ａおよび領域Ｃで構成され、両者が隣接している形態であってもよい。すなわち、ソースＳ－ドレインＤ領域間において、ソース領域Ｓに隣接する領域Ａでは、シリコン層下に選択ゲートＳＧが形成され、領域Ａおよびドレイン領域Ｄに隣接する領域Ｃでは、シリコン層１４上に浮遊ゲートＦＧが形成される形態である。
　この形態では、領域Ａのシリコン層１４のチャネルは、選択トランジスタ１１となる選択ゲートＳＧによるＭＯＳトランジスタのみにより制御され、領域Ｃのシリコン層１４のチャネルは、浮遊ゲートＦＧによるＭＯＳトランジスタのみにより制御される。
　また、上記形態において、領域Ａ（選択ゲートＳＧの形成領域）と領域Ｃ（浮遊ゲートＦＧの形成領域）とが、ソース領域Ｓからドレイン領域Ｄに向かう水平方向（図１０の紙面左右方向）に離間している構成としてもよい。なお、この構成では、選択ゲートＳＧ－浮遊ゲートＦＧ間の領域のチャネルがいずれかのゲート電極のフリンジ電界により制御されることが前提となるため、上記離間距離は、２００ｎｍ以内であることが好ましい。
　なお、これらの形態において、図８の構成にならって、上記領域Ａ（選択ゲートＳＧの形成領域）および領域Ｃ（浮遊ゲートＦＧの形成領域）の位置を入れ替えた構成、すなわち、ソースＳ－ドレインＤ領域間において、ソース領域Ｓに隣接する領域Ａでは、シリコン層上に選択ゲートＳＧが形成され、領域Ａおよびドレイン領域Ｄに隣接する領域Ｃでは、シリコン層１４下に浮遊ゲートＦＧが形成される構成であってもよい。
　また、上記実施の形態１～３で示した各メモリセルでは、メモリトランジスタ１２の電荷蓄積層が、ゲート電極（浮遊ゲートＦＧ）としての導電体により構成されているが、本発明のメモリセルはこれに限定されるものではなく、上記電荷蓄積層が、例えば、トラップ密度の高い絶縁膜（第３絶縁膜）で構成されていてもよい。具体的には、上記電荷蓄積層は、図１２および図１３に示すように、半導体層およびゲート絶縁膜で隔てられ、さらに制御ゲートＣＧおよび絶縁膜で隔てられるようなトランジスタにより構成することができる。この構成でも、上記実施の形態１～３に示したメモリセルの構成により奏する効果と同一の効果が得られる。
　また、上記実施の形態１～３で示した各メモリセル（メモリシステム）は、上記のように液晶表示装置の画素領域内に画素に対応して行列状に配置されている構成に限定されず、画素領域外の周辺回路領域内に不揮発メモリセルのアレイとして単独で配置されている構成であってもよい。
　以上のように、本発明の不揮発性メモリは、不揮発的にデータを保持する、トランジスタで構成される不揮発性メモリであって、上記トランジスタのソース領域およびドレイン領域間に形成される、チャネル領域となる半導体層の一方の面の少なくとも一部に、第１絶縁膜を介して第１ゲート電極が形成され、上記半導体層における、上記第１絶縁膜が形成される面とは反対側の他方の面の少なくとも一部に、第２絶縁膜を介して電荷蓄積層が形成され、上記電荷蓄積層に接続される制御ゲート電極を備え、上記第１ゲート電極は、少なくともその一端が上記第１絶縁膜を介して上記ソース領域に重なり、上記電荷蓄積層は、その一端が上記第２絶縁膜を介して上記ドレイン領域に重なり、他端が上記ソース領域から離間するとともに上記第２絶縁膜を介して上記半導体層に重なっていることを特徴としている。
　以下では、ソース領域およびドレイン領域間において、第１ゲート電極が形成される領域を領域Ａ、電荷蓄積層が形成される領域を領域Ｂと仮定する。
　上記構成において、ソースを接地し、ドレインおよび制御ゲート電極に高い電圧を印加し、第１ゲート電極に低い電圧を印加すると、領域Ａでは、電荷蓄積層が形成されず第１ゲート電極のみがソース領域に重なって設けられているため、領域Ａのチャネル電位が領域Ｂのチャネル電位よりも低くなる。これにより、ソース－ドレイン間の電位差は、領域Ａおよび領域Ｂの境界部分に集中し、境界部分が高電界状態となる（ソース領域からドレイン領域に向かう方向（水平方向）に高電界が発生する）。そのため、書き込み動作時には、ソース領域内の電子（ホットエレクトロン）が、この境界部分の高電界に励起されて電荷蓄積層側に引き付けられる。そして、電荷蓄積層内に取り込まれることによってデータが書き込まれる。
　このように、上記構成によれば、チャネル領域の一部の電位を低く設定したとしても、電位差が生じる部分（高電界領域）の励起作用により、ホットエレクトロンを電荷蓄積層に注入させることができる。そして、チャネル領域の電位を低くすることができるため、ソース領域およびドレイン領域間に流れる電流値を、従来と比較して小さくすることができる。よって、トランジスタの自己発熱による特性の劣化を抑えることができる。すなわち、本発明の不揮発性メモリは、液晶パネルを構成するガラス基板等の放熱性の低い絶縁性基板上に形成した場合でも性能の低下を招くことがない。
　上記不揮発メモリでは、上記ソース領域およびドレイン領域間において、上記ソース領域に隣接する第１領域では、上記第１ゲート電極の一端が上記第１絶縁膜を介して上記ソース領域に重なるとともに、該第１ゲート電極により構成され、上記第１領域に隣接する、上記ソース領域とは反対側の第２領域では、少なくとも上記電荷蓄積層の一端が上記第２絶縁膜を介して上記ドレイン領域に重なるとともに、該電荷蓄積層および上記第１ゲート電極を含んで構成されていてもよい。
　上記不揮発メモリでは、上記ソース領域およびドレイン領域間において、上記ソース領域に隣接する第１領域では、上記第１ゲート電極の一端が上記第１絶縁膜を介して上記ソース領域に重なるとともに、該第１ゲート電極により構成され、上記第１領域に隣接する、上記ソース領域とは反対側の第２領域では、上記電荷蓄積層の一端および上記第１ゲート電極の他端それぞれが、上記第２絶縁膜および上記第１絶縁膜それぞれを介して上記ドレイン領域に重なるとともに、該電荷蓄積層および該第１ゲート電極により構成されていてもよい。
　上記不揮発メモリでは、上記ソース領域およびドレイン領域間において、上記ソース領域に隣接する第１領域では、上記第１ゲート電極の一端が上記第１絶縁膜を介して上記ソース領域に重なるとともに、該第１ゲート電極により構成され、上記第１領域に隣接する、上記ソース領域とは反対側の第２領域では、上記第１ゲート電極および上記電荷蓄積層により構成され、上記第２領域および上記ドレイン領域に隣接する第３領域では、上記電荷蓄積層の一端が上記第２絶縁膜を介して上記ドレイン領域に重なるとともに、該電荷蓄積層により構成されていてもよい。
　上記不揮発メモリでは、上記電荷蓄積層は、第２ゲート電極または第３絶縁膜により構成されていてもよい。
　上記不揮発メモリでは、上記第１ゲート電極に印加される電圧は、上記第１ゲート電極を含む選択トランジスタの閾値電圧に設定されている構成としてもよい。
　本発明の表示装置は、行列状に配される複数の画素と、各画素に対応して行列状に配される複数のワード線およびビット線とを備える表示装置であって、各画素は、上記記載の不揮発性メモリを含み、上記第１ゲート電極が上記ワード線に接続され、上記トランジスタのドレイン電極が上記ビット線に接続されていることを特徴としている。
　また、本発明の表示装置は、行列状に配される複数の画素と、各画素に対応して配される複数の、ワード線とビット線と制御線と信号線と、を備える表示装置であって、各画素は、請求項１～６のいずれか１項に記載の不揮発性メモリを含み、上記不揮発性メモリは、第１～第３トランジスタにより構成され、上記第１トランジスタは、ゲート電極が上記ワード線に接続され、第１導通端子が上記信号線に接続され、上記第２トランジスタは、ゲート電極が上記ワード線に接続され、第１導通端子が上記第１トランジスタの第２導通端子に接続され、第２導通端子が上記ビット線に接続され、上記第３トランジスタは、ゲート電極が容量を介して上記制御線に接続され、第１導通端子が上記第１トランジスタの第２導通端子に接続され、第２導通端子が上記ビット線に接続されていることを特徴としている。
　なお、上記不揮発性メモリ（メモリシステム）は、上記のように表示装置の画素領域内に画素に対応して行列状に配置されている構成に限定されず、画素領域外の周辺回路領域内に不揮発メモリセルのアレイとして単独で配置されている構成であってもよい。
　上記構成によれば、不揮発性メモリを放熱性の低いガラス基板等に形成しても、トランジスタ特性の劣化が生じないため、表示装置、特に液晶表示装置に適用することができる。
　上記表示装置では、上記第１ゲート電極は、漏れ光を遮蔽するための遮光層と同一材料かつ同層に形成されている構成としてもよい。
　これにより、従来の液晶パネルの製造工程を追加することなく、不揮発性メモリを形成することができる。
　本発明の不揮発性メモリの製造方法は、不揮発的にデータを保持する、トランジスタで構成される不揮発性メモリの製造方法であって、上記トランジスタのソース領域およびドレイン領域間に、チャネル領域となる半導体層を形成する工程と、上記半導体層の一方の面の少なくとも一部に、第１絶縁膜を介して、第１ゲート電極を、少なくとも該第１ゲート電極の一端が上記ソース領域に重なるように形成する工程と、上記半導体層における、上記第１絶縁膜が形成される面とは反対側の他方の面の少なくとも一部に、第２絶縁膜を介して、電荷蓄積層を、該電荷蓄積層の一端が上記ドレイン領域に重なり、他端が上記ソース領域から離間するとともに上記半導体層に重なるように形成する工程と、上記電荷蓄積層に接続される制御ゲート電極を形成する工程と、を含むことを特徴としている。
　上記方法によれば、上記不揮発性メモリの構成より奏する効果を得ることができる。
　本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。
　本発明の不揮発性メモリは、ガラス基板等の絶縁性基板上に形成することができるため、液晶表示装置、例えば液晶テレビに好適である。
　１０　　メモリセル（不揮発性メモリ）
　１０ａ　メモリセルアレイ
　１１　　選択トランジスタ（第１トランジスタ、第２トランジスタ）
　１２　　メモリトランジスタ（第３トランジスタ）
　１３　　ＭＯＳキャパシタ
　１４　　シリコン層（半導体層）
　１５　　ゲート絶縁膜（第１絶縁膜）
　１６　　ゲート絶縁膜（第２絶縁膜）
　１００　液晶表示装置（表示装置）
　ＳＧ　　選択ゲート（第１ゲート電極）
　ＦＧ　　浮遊ゲート（第２ゲート電極）
　ＣＧ　　制御ゲート
　ＷＬ　　ワード線
　ＢＬ　　ビット線
　ＣＬ　　制御線
　ＳＬ　　ソース線（信号線）

Claims (10)

  1. 　不揮発的にデータを保持する、トランジスタで構成される不揮発性メモリであって、
    　上記トランジスタのソース領域およびドレイン領域間に形成される、チャネル領域となる半導体層の一方の面の少なくとも一部に、第１絶縁膜を介して第１ゲート電極が形成され、
    　上記半導体層における、上記第１絶縁膜が形成される面とは反対側の他方の面の少なくとも一部に、第２絶縁膜を介して電荷蓄積層が形成され、
    　上記電荷蓄積層に接続される制御ゲート電極を備え、
    　上記第１ゲート電極は、少なくともその一端が上記第１絶縁膜を介して上記ソース領域に重なり、
    　上記電荷蓄積層は、その一端が上記第２絶縁膜を介して上記ドレイン領域に重なり、他端が上記ソース領域から離間するとともに上記第２絶縁膜を介して上記半導体層に重なっていることを特徴とする不揮発性メモリ。
  2. 　上記ソース領域およびドレイン領域間において、
    　上記ソース領域に隣接する第１領域では、上記第１ゲート電極の一端が上記第１絶縁膜を介して上記ソース領域に重なるとともに、該第１ゲート電極により構成され、
    　上記第１領域に隣接する、上記ソース領域とは反対側の第２領域では、少なくとも上記電荷蓄積層の一端が上記第２絶縁膜を介して上記ドレイン領域に重なるとともに、該電荷蓄積層および上記第１ゲート電極を含んで構成されていることを特徴とする請求項１に記載の不揮発性メモリ。
  3. 　上記ソース領域およびドレイン領域間において、
    　上記ソース領域に隣接する第１領域では、上記第１ゲート電極の一端が上記第１絶縁膜を介して上記ソース領域に重なるとともに、該第１ゲート電極により構成され、
    　上記第１領域に隣接する、上記ソース領域とは反対側の第２領域では、上記電荷蓄積層の一端および上記第１ゲート電極の他端それぞれが、上記第２絶縁膜および上記第１絶縁膜それぞれを介して上記ドレイン領域に重なるとともに、該電荷蓄積層および該第１ゲート電極により構成されていることを特徴とする請求項１に記載の不揮発性メモリ。
  4. 　上記ソース領域およびドレイン領域間において、
    　上記ソース領域に隣接する第１領域では、上記第１ゲート電極の一端が上記第１絶縁膜を介して上記ソース領域に重なるとともに、該第１ゲート電極により構成され、
    　上記第１領域に隣接する、上記ソース領域とは反対側の第２領域では、上記第１ゲート電極の他端および上記電荷蓄積層の一端それぞれが、上記第１絶縁膜および上記第２絶縁膜それぞれを介して上記ドレイン領域に重なるとともに、上記第１ゲート電極および上記電荷蓄積層により構成され、
    　上記第２領域および上記ドレイン領域に隣接する第３領域では、上記電荷蓄積層の他端が上記第２絶縁膜を介して上記ドレイン領域に重なるとともに、該電荷蓄積層により構成されていることを特徴とする請求項１に記載の不揮発性メモリ。
  5. 　上記電荷蓄積層は、第２ゲート電極または第３絶縁膜により構成されていることを特徴とする請求項１～４のいずれか１項に記載の不揮発性メモリ。
  6. 　上記第１ゲート電極に印加される電圧は、上記第１ゲート電極を含む選択トランジスタの閾値電圧に設定されていることを特徴とする請求項１～５のいずれか１項に記載の不揮発性メモリ。
  7. 　行列状に配される複数の画素と、各画素に対応して行列状に配される複数のワード線およびビット線とを備える表示装置であって、
    　各画素は、請求項１～６のいずれか１項に記載の不揮発性メモリを含み、
    　上記第１ゲート電極が上記ワード線に接続され、上記トランジスタのドレイン電極が上記ビット線に接続されていることを特徴とする表示装置。
  8. 　上記第１ゲート電極は、漏れ光を遮蔽するための遮光層と同一材料かつ同層に形成されていることを特徴とする請求項７に記載の表示装置。
  9. 　行列状に配される複数の画素と、各画素に対応して配される複数の、ワード線とビット線と制御線と信号線と、を備える表示装置であって、
    　各画素は、請求項１～６のいずれか１項に記載の不揮発性メモリを含み、
    　上記不揮発性メモリは、第１～第３トランジスタにより構成され、
    　上記第１トランジスタは、ゲート電極が上記ワード線に接続され、第１導通端子が上記信号線に接続され、
    　上記第２トランジスタは、ゲート電極が上記ワード線に接続され、第１導通端子が上記第１トランジスタの第２導通端子に接続され、第２導通端子が上記ビット線に接続され、
    　上記第３トランジスタは、ゲート電極が容量を介して上記制御線に接続され、第１導通端子が上記第１トランジスタの第２導通端子に接続され、第２導通端子が上記ビット線に接続されていることを特徴とする表示装置。
  10. 　不揮発的にデータを保持する、トランジスタで構成される不揮発性メモリの製造方法であって、
    　上記トランジスタのソース領域およびドレイン領域間に、チャネル領域となる半導体層を形成する工程と、
    　上記半導体層の一方の面の少なくとも一部に、第１絶縁膜を介して、第１ゲート電極を、少なくとも該第１ゲート電極の一端が上記ソース領域に重なるように形成する工程と、
    　上記半導体層における、上記第１絶縁膜が形成される面とは反対側の他方の面の少なくとも一部に、第２絶縁膜を介して、電荷蓄積層を、該電荷蓄積層の一端が上記ドレイン領域に重なり、他端が上記ソース領域から離間するとともに上記半導体層に重なるように形成する工程と、
    　上記電荷蓄積層に接続される制御ゲート電極を形成する工程と、
    を含むことを特徴とする不揮発性メモリの製造方法。
PCT/JP2009/006858 2009-02-16 2009-12-14 不揮発性メモリおよびその製造方法、表示装置 WO2010092652A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US13/201,584 US8610197B2 (en) 2009-02-16 2009-12-14 Nonvolatile memory having gate electrode and charge storage layer formed respectively over opposite surfaces of semiconductor layer

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009-033131 2009-02-16
JP2009033131 2009-02-16

Publications (1)

Publication Number Publication Date
WO2010092652A1 true WO2010092652A1 (ja) 2010-08-19

Family

ID=42561506

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/006858 WO2010092652A1 (ja) 2009-02-16 2009-12-14 不揮発性メモリおよびその製造方法、表示装置

Country Status (2)

Country Link
US (1) US8610197B2 (ja)
WO (1) WO2010092652A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITUB20159421A1 (it) * 2015-12-22 2017-06-22 St Microelectronics Srl Dispositivo per generare una tensione di riferimento comprendente una cella di memoria non volatile
JP2019168519A (ja) * 2018-03-22 2019-10-03 株式会社ジャパンディスプレイ 表示装置及び電子棚札

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0472676A (ja) * 1990-07-13 1992-03-06 Casio Comput Co Ltd 薄膜トランジスタメモリ
JPH0730001A (ja) * 1993-07-09 1995-01-31 Mitsubishi Electric Corp 半導体装置
JPH1174540A (ja) * 1997-06-20 1999-03-16 Hong Kong Univ Of Sci & Technol:The ポリシリコンデバイスおよびそれを製造するための方法
JP2002050762A (ja) * 2000-08-02 2002-02-15 Sony Corp 表示素子およびその製造方法、並びに表示装置
JP2008283013A (ja) * 2007-05-11 2008-11-20 Sony Corp 半導体装置およびその駆動方法、表示装置およびその駆動方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005353912A (ja) 2004-06-11 2005-12-22 Renesas Technology Corp 半導体記憶装置
US7714375B2 (en) * 2007-06-08 2010-05-11 Macronix International Co., Ltd. Flash memory with 4-bit memory cell

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0472676A (ja) * 1990-07-13 1992-03-06 Casio Comput Co Ltd 薄膜トランジスタメモリ
JPH0730001A (ja) * 1993-07-09 1995-01-31 Mitsubishi Electric Corp 半導体装置
JPH1174540A (ja) * 1997-06-20 1999-03-16 Hong Kong Univ Of Sci & Technol:The ポリシリコンデバイスおよびそれを製造するための方法
JP2002050762A (ja) * 2000-08-02 2002-02-15 Sony Corp 表示素子およびその製造方法、並びに表示装置
JP2008283013A (ja) * 2007-05-11 2008-11-20 Sony Corp 半導体装置およびその駆動方法、表示装置およびその駆動方法

Also Published As

Publication number Publication date
US20110303964A1 (en) 2011-12-15
US8610197B2 (en) 2013-12-17

Similar Documents

Publication Publication Date Title
JP4317745B2 (ja) 半導体装置
JP2817500B2 (ja) 不揮発性半導体記憶装置
KR100744139B1 (ko) 단일 게이트 구조를 가지는 ｅｅｐｒｏｍ 및 그 동작 방법
US7450418B2 (en) Non-volatile memory and operating method thereof
KR20080058896A (ko) 비휘발성 메모리 소자 및 그 동작 방법
US5191551A (en) Non-volatile semiconductor memory device with transistor paralleling floating gate transistor
US7612397B2 (en) Memory cell having first and second capacitors with electrodes acting as control gates for nonvolatile memory transistors
US7675779B2 (en) Non-volatile memory devices and methods of operating the same
JP4849517B2 (ja) 不揮発性メモリセル及びｅｅｐｒｏｍ
WO2007052684A1 (ja) 不揮発性半導体記憶装置
KR100930074B1 (ko) 비휘발성 기능을 갖는 단일 트랜지스터 플로팅 바디ｄｒａｍ 셀 소자
US7728378B2 (en) Nonvolatile semiconductor memory device, manufacturing method thereof and method of programming information into the memory device
JP2008141150A (ja) メモリセル、このメモリセルに記録された情報の消去方法、及びこのメモリセルを備える不揮発性半導体記憶装置
JP2013070256A (ja) 不揮発性プログラマブルロジックスイッチ
WO2010092652A1 (ja) 不揮発性メモリおよびその製造方法、表示装置
JP2006222367A (ja) 不揮発性半導体メモリ装置、駆動方法、及び製造方法
JP3871104B2 (ja) 半導体装置及びその駆動方法
JP5668905B2 (ja) 不揮発性半導体メモリ
JP2011216134A (ja) 不揮発性半導体メモリ、及び不揮発性半導体メモリへの書込み方法
JP4254561B2 (ja) 不揮発性半導体記憶装置
JPH11273387A (ja) 不揮発性半導体メモリ装置
JPH0444365A (ja) 不揮発性半導体記憶装置
JP2023089475A (ja) 半導体装置
JP4359166B2 (ja) 不揮発性半導体メモリ装置、並びに不揮発性半導体メモリ装置のデータ読み出し方法およびデータ消去方法
JP5579370B2 (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09839975

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 13201584

Country of ref document: US

122 Ep: pct application non-entry in european phase

Ref document number: 09839975

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP