JP3871104B2 - 半導体装置及びその駆動方法 - Google Patents
半導体装置及びその駆動方法 Download PDFInfo
- Publication number
- JP3871104B2 JP3871104B2 JP2000122040A JP2000122040A JP3871104B2 JP 3871104 B2 JP3871104 B2 JP 3871104B2 JP 2000122040 A JP2000122040 A JP 2000122040A JP 2000122040 A JP2000122040 A JP 2000122040A JP 3871104 B2 JP3871104 B2 JP 3871104B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- layer
- electrode
- region
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその駆動方法に関し、より詳細には、印加電圧と電流との関係が非線形な特性をもつ半導体装置、及び該半導体装置の駆動方法に関する。
【０００２】
【従来の技術】
従来、半導体装置には、電極間に絶縁体を挟み込んだ構造（以下、MIM構造と呼ぶ）や、p型及びn型の各半導体を接合したｐｎ接合ダイオード等が知られている。このような半導体装置は、印加電圧に対し電流を極端に変化させ、或いは、蓄積された電荷を保持することにより半導体メモリを構成する。
【０００３】
従来の半導体装置を図４７〜図５２に示す。まず、図４７を参照して、不揮発性メモリであるEEPROMの断面構造を示すMIM構造の一例を説明する。このEEPROMでは、半導体表面に位置するチャネル領域上に、SiO2又はSiONから成るゲート絶縁膜４２、ポリシリコン(poly-Si)から成るフローティングゲート４３、SiO2から成る絶縁膜５０、及び、ポリシリコンから成るコントロールゲート４４がこの順に積層されている。p型シリコン基板３９表面のゲート絶縁膜４２の下部にチャネル領域、このチャネル領域の両側にn型ソース領域４０及びn型ドレイン領域４１が夫々形成されている。
【０００４】
上記EEPROMのメモリセルへのデータの書き込みは、コントロールゲート４４に電圧を印加しソース４０とドレイン４１との間に電圧を印加し、ドレイン電流を流すことでホットキャリアを発生させ、ゲート絶縁膜４２を通してフローティングゲート４３に電荷を注入することにより行う。一方、メモリセルの記憶内容の消去は、コントロールゲート４４に高い電圧を印加し、フローティングゲート４３内の電荷を、絶縁膜５０をトンネルさせて追い出すことにより行う。消去の状態から書込みを行ったか否かでフローティングゲート４３の電位を変化させる。
【０００５】
データの読出し時には、フローティングゲート４３の電位に応じてEEPROMのしきい値電圧が変化する。このため、n型ソース領域４０とn型ドレイン領域４１との間に電圧を印加した際に流れるドレイン電流を判定することで記憶データを判別することができる。このとき、コントロールゲート４４に電圧を印加する場合としない場合とがある。
【０００６】
図４８は、液晶ディスプレイの要部を示し、(a)は一部平面図、(b)は一部断面図である。液晶ディスプレイは、相互に対向する下部ガラス板１０４ａと上部ガラス板１０４ｂとを有し、下部ガラス板１０４ａ上に、画素電極１０９と、ワード線を成す第１金属層１０５とを有する。第１金属層１０５の画素電極１０９に対応する各突出部分１０５ａの周囲には、酸化タンタルから成る絶縁層１０６が形成され、絶縁層１０６上には、画素電極１０９に接続される第２金属層１０７が形成される。第１金属層１０５、絶縁層１０６及び第２金属層１０７によりMIM構造が形成される。上部ガラス板１０４ｂ上には、第１金属層１０５と直交する方向に延在するITO(Indium Tin Oxide)から成るデータ線１０８が形成される。上部ガラス板１０４ｂと下部ガラス板１０４ａとの間には液晶が充填される。
【０００７】
データ線１０８とワード線（１０５）との間に電圧が印加されることにより、ワード線（１０５）から絶縁層１０６を通して電荷が画素電極１０９に流れ込む。電圧の印加を停止した後も、データ線１０８と画素電極１０９との間には電界が存在し、電界強度に対応して液晶の傾きが変化することで光透過率が変わる。画素毎の光透過率の相違によって画像が表示される。
【０００８】
次に、ｐｎ接合を用いた半導体装置の一例を説明する。図４９は、DRAM(Dynamic Random Access Memory)の１つのメモリセルを示す回路図である。このメモリセルは、１つの容量素子１１１と、１つのn型MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)１１０とを有する。スイッチとしてのMOSFET１１０では、ゲートがワード線WLに、ドレインが容量素子１１１の一方の端子に、ソースがビット線BLに夫々接続される。容量素子１１１の他方の端子は、プレート線PLに接続される。
【０００９】
上記構造のメモリセルにデータを書き込む場合には、ワード線WLに電圧を印加してMOSFET１１０をオン状態にし、ビット線BLにデータ電圧、例えばデータ“１”なら３Ｖを、“０”なら０Ｖを印加することで、データに対応する電位を容量素子１１１に充電し、次いで、MOSFET１１０をオフ状態にすることで、容量素子１１１内の電荷を保持する。
【００１０】
一方、データの読出し時には、ビット線BLを０Ｖにプリチャージしてからフローティング状態にし、更にワード線WLに電圧を印加してMOSFET１１０をオン状態とすることで、容量素子１１１に蓄えられていた電荷がビット線BLに流れ出す。このとき、容量素子１１１の電荷量に対応してビット線BLの電位が決まるので、センスアンプを用いてこの電位を参照電位と比較することでデータを判別する。
【００１１】
【発明が解決しようとする課題】
図４８に示した従来のMIM構造では、電流を流すために大きな印加電圧が必要となるので、大きなエネルギーを持つ電荷によって絶縁層１０６の劣化が早まるという問題が生じることがあった。この問題について以下に説明する。
【００１２】
図５０は、上記従来のMIM構造の要部を示す断面図である。このMIM構造では、半導体基板（図示せず）上に、第１の金属層（電極）１０１と絶縁層１０３と第２の金属層（電極）１０２とがこの順に積層される。図５１は、従来のMIM構造によるエネルギーバンドを模式的に示す図であり、(a)、(b)はエネルギーバンドの変化を段階的に示す。このMIM構造で、双方の電極（１０１、１０２）への印加電圧が所定値より低い間は、絶縁層１０３に阻止されて電流は流れない。一方、印加電圧が所定値を超えると、図５１(a)に示すように、絶縁層１０３のエネルギーバンドが略三角状に変化し、バリアが薄くなった部分から電荷がトンネルし始める。このようなエネルギーバンドの変形には高い電圧が必要で、大きなエネルギーを持つ電荷が絶縁層１０３をトンネルするため、絶縁層１０３の劣化が促進されることになる。
【００１３】
ここで、絶縁層１０３を薄くすると、より低い電圧でエネルギーバンドを変形させることができるが、薄すぎると、図５１(b)に示すように、漏れ電流（リーク電流）が大きくなるため、薄膜化には限界がある。このような絶縁層１０３の劣化があるため、図４７に示した構造を用いたEEPROMでは、使用時のデータ消去やデータ書込みの繰返し回数を制限する必要があった。
【００１４】
一方、ｐｎ接合を用いた前記従来の半導体装置（図４９）では、逆方向の漏れ電流が大きく、長期間、例えば１０年程度のデータ保持は不可能であるという問題があった。図５２に一般的なMOSFETの断面図を示す。このMOSFETでは、p型シリコン基板３９の表面に素子分離用のSiO2１９が形成され、素子領域上にゲート絶縁膜４２とゲート４４とが積層されてゲート構造が構成される。また、ゲート絶縁膜４２の下部に位置するチャネル領域の両側にはn型ソース拡散層４０とn型ドレイン拡散層４１とが形成される。
【００１５】
上記構造のMOSFETでは、p型シリコン基板３９が０Ｖ、ゲート４４が０Ｖとされるとチャネル領域がオフ状態となり、ソース４０とドレイン４１間に電流が流れない。図４９に示した容量素子１１１がドレイン４１に接続されるとすると、p型シリコン基板３９との間にｐｎ逆接合が形成される。ｐｎ逆接合では熱励起による電流が流れるので、容量素子１１１に蓄えられた電荷がドレイン４１からp型シリコン基板３９にリークする。このためDRAMでは、一定時間おきにデータを書込み直すリフレッシュを施すことが必要であり、リフレッシュ無しではデータを長期間保持することは不可能であり、電源をオフしてもデータを保持する不揮発性メモリとしては使用できない。
【００１６】
本発明は、上記に鑑み、漏れ電流の発生を抑制しながらも、２つの電極に挟まれた絶縁層をトンネルする電流発生時における電極間への印加電圧を従来に比して低下させ、絶縁層の劣化を抑制することができる半導体装置、及び該半導体装置の駆動方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置は、絶縁体と、該絶縁体を挟む少なくとも２つの電極とを備え、前記絶縁体は、前記電極の一方に隣接する第１領域と該第１領域よりも誘電率が高い第２領域とを有する非線形素子と、MISFET又はMOSFETと、容量素子とからなり、前記MISFET又はMOSFETのゲート電極と前記容量素子の一方の電極と前記非線形素子の一方の電極とが接続された記憶セルが複数アレイ状に配置され、ある方向に延在する複数の第１の配線がそれぞれ複数の前記記憶セルの前記容量素子のもう一方の電極に共通して接続され、前記第１の配線とは別方向に延在する複数の第２の配線がそれぞれ複数の前記記憶セルの前記非線形素子のもう一方の電極に共通して接続され、前記MISFET又はMOSFETのソース・ドレインにそれぞれ配線が接続されていることを特徴とする。
【００１８】
本発明の半導体装置では、少なくとも２つの電極間に、或る誘電率を有する第１領域と該第１領域よりも誘電率が高い第２領域とを備える。つまり、誘電率が高く漏れ電流が小さい第２領域と、比較的トンネル電流が流れ易い第１領域とを備えるので、電極に電圧を印加した際に、印加電圧が所定値より低い間は第１及び第２領域が電極間の電流を阻止して殆ど流さない。更に、電極への電圧が所定値を超えると、誘電率が低い第１領域に電圧がかかって第１領域のエネルギーバンドが低下する。つまり、第１領域が第２領域のバンドエネルギーを大きく変化させるので、第２領域の伝導帯が他方の電極の伝導帯より低下し、電圧と電流との非線形性が大きくなる。これにより、例えば電子が他方の電極から第２領域に流れ込み、更に第１領域をトンネルして一方の電極に流れ込む。従って、本半導体装置をメモりに用いた場合、漏れ電流を抑制して蓄積電荷を長時間保持し、また、書込み等の駆動時には従来技術に比して電荷のエネルギーが小さい状態で第１領域に電子が流れ、第１領域の劣化が極めて小さい構造を得ることができる。
【００１９】
ここで、前記第２領域が前記電極の他方に隣接することが好ましい。また、前記絶縁体が、前記電極の他方に隣接する前記第２領域よりも誘電率が低い第３領域を有することも好ましい態様である。これにより、電極に対する印加電圧が所定値より低い間は電極間の電流を阻止し、印加電圧が所定値を超えた際に電極間に電流を流すより良好な非線形特性が得られる。
【００２０】
更に、前記各領域が夫々１つの層を形成することが好ましい。この場合、製造プロセスが簡単になるという効果が得られる。
【００２１】
更に、前記第２領域の伝導帯のエネルギー位置（レベル）が、前記電極の各伝導帯のエネルギー位置よりも高いことが好ましい。この場合、印加電圧が０Ｖに近い状態で電極間に電子が流れる現象を抑制しリーク電流を小さくできるという効果が得られる。
【００２２】
また、前記電極の少なくとも１つが導電体又は半導体で構成され、前記電極が半導体から成る場合に前記第２領域の価電子帯のエネルギー位置が、前記半導体から成る電極の価電子帯のエネルギー位置よりも低いことも好ましい態様である。この場合、印加電圧が０Ｖに近い状態で電極間に正孔が流れる現象を抑制しリーク電流を小さくできるという効果が得られる。
【００２３】
更に、前記第２領域をなす層が、使用電圧条件において流れる電流が装置に対する許容電流以下となる厚さを有することが好ましい。この場合、前記半導体装置を流れる電流が装置の許容電流以下になるという効果が得られる。
【００２４】
更に、前記第１領域をなす層が、使用電圧条件においてトンネル電流が流れる厚さを有することが好ましい。この場合、使用電圧印加時に前記第１領域に電流が流れ、前記第２領域により電流が制御できるという効果が得られる。
【００２５】
また、前記第２領域をなす層が、前記第１領域をなす層よりも厚いことも好ましい態様である。この場合、電圧が所定値より低い間、第２領域が電極間の電流をより効果的に阻止することができる。
【００２６】
具体的には、第１領域をなす層の厚さを０．２nm以上３nm以下、第２領域をなす層の厚さを４nm以上２０nm以下に設定することができる。この場合、異なるエネルギーバンドを有し特性が異なる非線形素子を容易に得ることができる。
【００２７】
更に、前記第１領域の面積値と誘電率値とを乗じた値を前記第１領域の厚さ値で除した値が、前記第２領域の面積値と誘電率値とを乗じた値を前記第２領域の厚さ値で除した値よりも小さいことが好ましい。この場合、電極に印加した電圧が所定値より低い間は電極間の電流を阻止し、電圧が所定値を超えた際には第１領域にかかる電圧で第２の誘電率層のバンドエネルギーを大きく変化させてトンネル電流を流すための好ましい構造が得られる。
【００２８】
前記第１領域を、酸化ベリリウム、酸化セレン、窒化シリコン、酸化シリコン、又は、酸窒化シリコンで構成することができる。また、前記第２領域を、酸化ストロンチウム、酸化カルシウム、酸化ジルコン、酸化マグネシウム、酸化アルミニウム、酸化タンタル、酸化チタン、又は、窒化アルミニウムで構成することができる。
【００２９】
また、前記第１及び第２領域をなす層の側面の少なくとも一方に側面絶縁層を更に備え、該側面絶縁層上に側面電極が形成されることが好ましい。この場合、側面電極により第１及び第２領域間の電流を制御でき、スイッチとして利用できると共に、より低い電圧の印加で電流制御が実行できるという効果が得られる。
【００３０】
或いは、上記に代えて、前記第１、第２及び第３領域をなす層の側面の少なくとも一方に側面絶縁層を更に備え、該側面絶縁層上に側面電極が形成されることも好ましい態様である。この場合、側面電極により第１、第２及び第３領域間の電流を制御でき、スイッチとして利用できると共に、より低い電圧の印加で電流制御が実行できるという効果が得られる。
【００３１】
更に、前記側面絶縁層が、前記第１領域をなす層よりも厚いことが好ましい。この場合、前記側面絶縁層から前記側面電極に流れる漏れ電流を前記第１の領域に流れる電流より小さくできるという効果が得られる。
【００３２】
本発明の半導体装置の駆動方法は、前記半導体装置を駆動する駆動方法であって、
前記側面電極の電位を制御して前記電極の相互間における伝導率を制御することを特徴とする。
【００３３】
本発明の半導体装置の駆動方法によると、側面電極により絶縁層間の電流を制御するスイッチとして利用できると共に、より低い電圧の印加で電流制御が実行できるという効果が得られる。
【００３４】
本発明の半導体装置の駆動方法は、前記半導体装置を駆動する駆動方法であって、
前記電極の内の１つを一時的に若しくは常時にわたってフローティング状態又は高抵抗状態に維持して前記電極の蓄積電荷量を制御することを特徴とする。
【００３５】
本発明の半導体装置の駆動方法では、半導体装置をマトリックス状に配列したメモリとして用いる際に、電極の１つを一時的に若しくは常時にわたってフローティング状態又は高抵抗状態に維持することによって、前記電極の蓄積電荷量を制御することができる。
【００３６】
本発明の半導体装置は、半導体材料と、該半導体材料上に形成されたゲート構造体と、該ゲート構造体に対向する前記半導体材料の表面に形成された拡散層と、前記ゲート構造体に形成され前記半導体材料に接するゲート絶縁膜とを備え、前記ゲート構造体が、前記記載の半導体装置で構成されることを特徴とする。
【００３７】
本発明の半導体装置では、ゲート構造体を成す半導体装置をマトリックス状に配列して所定の配線を施すことで、漏れ電流の発生が少なくデータの保持が良好、且つ、従来に比して低い印加電圧で書込み等の処理を実行できるメモリを得ることができる。
【００３８】
本発明の半導体装置は、半導体材料と、該半導体材料上に形成されたゲート構造体と、該ゲート構造体に対向する前記半導体材料の表面に形成された拡散層と、前記ゲート構造体に形成され前記半導体材料に接するゲート絶縁膜とを備え、前記記載の半導体装置が、前記半導体材料の一部を前記電極の１つとして含んで前記ゲート構造体を成すことを特徴とする。
【００３９】
本発明の半導体装置では、ゲート構造体を成す半導体装置をマトリックス状に配列して所定の配線を施すことで、漏れ電流の発生が少なくデータの保持が良好、且つ、従来に比して低い印加電圧で書込み等の処理を実行できるメモリを得ることができる。
【００４０】
また、前記半導体装置２つ（第１の半導体装置と第２の半導体装置）とMISFET又はMOSFETとを備え、第１の半導体装置の前記電極と第２の半導体装置の前記電極とMISFET又はMOSFETのゲート電極とを相互に接続し、前記第１及び第２の半導体装置は、相互に異なる印加電圧と流れる電流の関係の特性を有することを特徴とする。この場合、前記第１の半導体装置と前記第２の半導体装置との間に電圧を印加することで前記第１と第２の半導体装置に効果的に電圧を印加できるという効果が得られる。
【００４１】
或いは、上記に代えて、MISFET又はMOSFETのゲート電極に前記電極が接続された請求項１〜１５の何れかに記載の半導体装置と、前記ゲート電極に一方の端子が共通接続された容量素子とを備えることも好ましい態様である。この場合、前記半導体装置と前記容量素子との間に電圧を印加することで前記半導体装置に効果的に電圧を印加できるという効果が得られる。
【００４２】
また、前記ゲート電極に接続された半導体装置がマトリックス状に配列されることも好ましい態様である。これにより、漏れ電流の発生が少なくデータの保持が良好で、従来に比して低い印加電圧で書込み等の処理を実行できるメモリを得ることができる。
【００４３】
更に、前記半導体装置によって論理回路を構成すると、例えばトランジスタに代えて、非線形素子としての本半導体装置を用いることになり、従って、通常のトランジスタを備えた論理回路に比して面積を削減したより高い集積度の回路を得ることができる。
【００４４】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて本発明を更に詳細に説明する。図１は、本発明の第１実施形態例における半導体装置の要部構成を示す断面図である。この半導体装置は、半導体基板上に順次に形成された電極１、絶縁層３（第１領域）、絶縁層４（第２領域）、絶縁層５（第３領域）、及び電極２を有する。つまり、順次に積層された絶縁層３〜５が、相互に対向する電極１、２で挟み込まれている。
【００４５】
電極１は絶縁層３に、電極２は絶縁層５に夫々接している。絶縁層３及び絶縁層５は、夫々が単体膜の状態で電極（図示せず）に挟み込まれた状態で電圧が印加されるとトンネル電流が流れる厚さに設定される。各絶縁層は絶縁体で構成され、電極は、導電性を有する金属、化合物、又は半導体で構成される。
【００４６】
図２は絶縁層の誘電率を示すグラフであり、(a)はエネルギーバンドが各絶縁層内で一様な場合の誘電率を、(b)は不均一な場合の誘電率を夫々示す。絶縁層４の誘電率は、絶縁層３、５のいずれの誘電率よりも高い。ここで、図２(a)に示すように各絶縁層内で誘電率が一様である必要は必ずしもなく、図２(b)に示すように不均一であってもよい。また、絶縁層４の全面が高誘電率である必要はなく、一部の領域が高誘電率を有すればよい。
【００４７】
図３は、各電極のエネルギーバンドの関係を示す図であり、(a)は電極１、２の双方が金属の場合、(b)は電極２が半導体の場合である。図３(a)に示すように、絶縁層４の伝導帯の位置は電極１及び２における伝導帯の位置よりも高く、且つ、絶縁層４の価電子帯の位置は電極１及び２における価電子帯の位置より低い。この場合も、誘電率の場合と同様に、エネルギーバンドが各絶縁層毎に一定である必要はない。
【００４８】
次に、本実施形態例における半導体装置の駆動について説明する。図４(a)〜(g)にエネルギーバンド構造を示す。図４(a)のエネルギーバンド構造において、電極２に対して電極１が正となる電圧を印加した場合、電圧が小さいときは図４(b)に示すように、絶縁層３、４、５から成る絶縁層により、電流は殆ど流れない。電極１の電圧を大きくしていくと、誘電率が低い絶縁層３及び５に電圧がかかることにより、絶縁層４のバンドが下がる。
【００４９】
図４(c)に示すように、絶縁層４の伝導帯が電極２の伝導帯より低くなると、電子が電極２から絶縁層５をトンネルして絶縁層４に流れ込み、更に絶縁層３をトンネルして電極１に流れ込むようになる。この場合、従来の技術に比して電荷のエネルギーが小さい状態で、絶縁層３を電子が流れるので、第１絶縁層３、第３絶縁層５の劣化は従来の技術よりも極めて少ない。絶縁層４のエネルギーバンドの変化は、絶縁層３及び絶縁層５の部分の容量値が絶縁層４の部分の容量値より小さいほど大きくなる。
【００５０】
電極１が半導体であった場合に価電子帯が存在するが、伝導帯の場合と同様に、絶縁層４の価電子帯が図４(d)のように電極１の価電子帯より高くなると、正孔が電極１から絶縁層３をトンネルして絶縁層４に流れ込み、更に絶縁層５をトンネルして電極２へ流れるようになる。電子又は正孔のいずれかが流れる状態になると電流が流れる。一方、電圧の極性を変えると、図４(e)に示すように、電圧が小さい間は前述と同様に、電流は殆ど流れない。電極２の電圧を上昇させていくと、絶縁層４よりも誘電率が低い絶縁層３及び５に電圧がかかることにより、絶縁層４のバンドが下がる。
【００５１】
図４(f)に示すように、絶縁層４の伝導帯が電極１の伝導帯よりも低くなると、電子が電極１から絶縁層３をトンネルして絶縁層４に流れ込み、更に絶縁層５をトンネルして電極２に流れ込む。電極２が半導体であった場合に価電子帯が存在するが、伝導帯の場合と同様、絶縁層４の価電子帯が図４(g)のように電極２の価電子帯よりも高くなると、正孔が電極２から絶縁層５をトンネルして絶縁層４に流れ込み、更に絶縁層３をトンネルして電極１へ流れることになる。
【００５２】
本実施形態例における半導体装置では、電圧が低いときの漏れ電流を極めて小さくし、電圧が高いときには電流を流すという非線形特性を示す。従って、本半導体装置を非線形素子として用れば、漏れ電流が殆どない状態を実現できるという作用効果が得られる。
【００５３】
次に、本発明の第２実施形態例について説明する。図５は、本実施形態例に係る半導体装置（非線形素子）の要部構成を示す断面図である。この半導体装置は、半導体基板上に順次に積層された電極１、絶縁層４、絶縁層５及び電極２を有するが、第１実施形態例における絶縁層３（図１）は有しない。
【００５４】
電極１及び２は、絶縁層４及び５を挟み込んだ状態で対向して配置される。電極１は絶縁層４に、電極は絶縁層５に夫々接する。絶縁層５は、この単体膜を電極で挟み込んだ状態で電圧を印加した場合にトンネル電流が流れる程度の厚さに形成される。
【００５５】
また、絶縁層４の伝導帯の位置は、電極１、２の伝導帯の位置よりも高く、絶縁層４の価電子帯の位置は、電極１、２の双方の価電子帯の位置よりも低い。更に、絶縁層４の誘電率は絶縁層５の誘電率よりも高い。各絶縁層４、５内で誘電率が一様である必要はなく、エネルギーバンドも各層内で一定である必要はない。また、絶縁層４は、全面が高誘電率を有する必要はなく、一部の領域が高誘電率を有すればよい。
【００５６】
次に、本実施形態例に係る半導体装置の駆動について説明する。図６はエネルギーバンド構造を示す図であり、(a)〜(g)はエネルギーバンドの変化を段階的に示す。図６(a)に示すように、電極１の伝導帯が電極２の伝導帯より低い状態において、電極２に対し電極１が正となる電圧を印加する。このとき、印加電圧が低ければ、図６(b)に示すように、絶縁層４及び５から成る絶縁層で阻止されて、電流は殆ど流れない。電極１の電圧を高めていくと、誘電率の低い絶縁層５に電圧がかかり始め、絶縁層４のバンドが下がる。
【００５７】
図６(c)に示すように、絶縁層４の伝導帯が電極２の伝導帯よりも低くなると、電子が電極２から絶縁層５をトンネルして絶縁層４に流れ込み、更に電極１に流れ込む。電極１が半導体であった場合に価電子帯が存在するが、絶縁層４の価電子帯と電極１の価電子帯との間にバリアが形成されるため、正孔は殆ど流れない。ただし、印加電圧がより高く、図６(d)に示すように、絶縁層４のエネルギーバンドが斜めになってトンネルできる程度までバリアが薄くなると、正孔も流れるようになる。電子又は正孔のいずれかが移動する状態になると電流が流れる。
【００５８】
一方、印加電圧の極性を変えると、図６(e)に示すように、電圧が低い間は、前述と同様に電流は殆ど流れない。電極２の電圧を上昇させていくと、誘電率の低い絶縁層５に電圧がかかるが、絶縁層４のバンドは余り変化しない。このとき、絶縁層４及び電極１の双方の伝導帯の間にバリアが形成されるため、電子は殆ど流れない。ただし、印加電圧がより高く、図６(f)に示すように、絶縁層４のエネルギーバンドが斜めになってトンネルできる程度までバリアが薄くなると、電子が流れることになる。電極２が半導体であった場合に価電子帯が存在するが、図６(g)に示すように、絶縁層４の価電子帯が電極２の価電子帯よりも高くなると、正孔が電極２から絶縁層５をトンネルして絶縁層４に流れ込み、更に電極１に流れ込むことになる。
【００５９】
本実施形態例に係る半導体装置では、絶縁層が２層で足りるため、第１実施形態例に比してプロセスが容易になるという効果が得られる。
【００６０】
次に、本発明の第３実施形態例について説明する。図７は、本実施形態例に係る半導体装置の要部構成を示す断面図である。この半導体装置では、第１実施形態例における半導体構造の一方の側面に、絶縁層７及び電極６がこの順に形成され、他方の側面に、絶縁層９及び電極８がこの順に形成される。
【００６１】
次に、本実施形態例に係る半導体装置の駆動について説明する。電極６と、第１及び電極１、２との間に電圧を印加することにより、絶縁層３、５、７の各エネルギーバンドを傾斜させることができる。これにより、絶縁層４のエネルギーバンドが上昇又は下降する。
【００６２】
本実施形態例における構造では、第１実施形態例における電極１、２による絶縁層４のエネルギーバンド制御に加えて、電極６により更に良好に制御できるという効果が得られる。電極８に電極６と同じ電圧を印加すると、電極６側の側面のエネルギーバンド制御も加わって、電極１、２間に流れる電流が増加する。
【００６３】
また、電極８及び１、又は、電極８及び２を相互に接続することで、電極６、８間にも電界を発生させ、エネルギーバンドの変化を大きくすることもできる。絶縁層９及び電極８がない場合でも、エネルギーバンド制御は可能である。本実施形態例における電極６及び８、絶縁層７及び９を第２実施形態例の半導体構造に設けることも可能である。
【００６４】
次に、本発明の第４実施形態例について説明する。図８は、本実施形態例に係る半導体装置の要部構成を示す断面図である。この半導体装置は、半導体材料１１上に順次に形成されたゲート絶縁膜１０、電極１、絶縁層３、４、５及び電極２を有する。半導体材料１１の表面には、ゲート絶縁膜１０を含む所望形状に加工されたゲート構造体が設けられ、ゲート絶縁膜１０下部のチャネル領域の両側には、第１及び第２拡散層１２、１３が夫々形成される。ゲート構造体は、第１実施形態例における電極１、絶縁層３、４、５及び電極２の積層構造にゲート絶縁膜１０を加えたものである。
【００６５】
半導体材料１１がp型であれば第１及び第２拡散層１２、１３をn型に、半導体材料１１がn型であれば第１及び第２拡散層１２、１３をp型にする。また、半導体材料１１の形態は、それ自体が基板を成す場合と、別の基板上に設けられた場合とがある。第１及び第２拡散層１２、１３は、半導体材料１１の表面だけでなく、半導体材料１１の裏面にまで到達している場合もある。
【００６６】
次に、本実施形態例における半導体装置の駆動について説明する。本半導体装置は、電極１がフローティング状態になっており、ここに電荷を蓄えることでメモリとして機能する。まず、データ消去時には、半導体材料１１及び第１拡散層１２の少なくとも一方に、電極２よりも高い電圧VEを印加し、電極１内の電荷を電極２側に追い出す。更に、半導体材料１１及び／又は第１拡散層１２の電圧を電極２と同程度に戻すことで、電極１に電荷が殆どない状態にする。これにより、データは消去される。
【００６７】
また、データ書込み時には、データに相当する電圧VDを第２拡散層１３に印加し、電極２に書込み電圧VWを与える。これにより、第２拡散層１３と第１拡散層１２との間に電流が流れ、チャネル領域でホットキャリアが発生し、ゲート絶縁膜１０を抜けて電極１に電荷が飛び込む。電荷の量は電圧VD及びVWに依存し、データ値に応じて異なる。更に、データ読出し時には、電極１内の電荷量がデータに応じて異なり、第１及び第２拡散層１２、１３間の抵抗が変化している。このため、第１拡散層１２に電圧VRを印加し、第１拡散層１２に流れる電流量の違いからデータを判別する。また、第１拡散層１２に電圧VRを印加し、第２拡散層１３に流れる電流の違いからデータを判別することもできる。この際に、電極２及び半導体材料１１の少なくとも一方に読出し電圧VGRを印加してもよい。
【００６８】
次に、別の駆動方法について述べる。まず、データ消去時には、半導体材料１１及び第１拡散層１２の少なくとも一方に、電極２よりも低い電圧VEを印加し、電極２から電極１に電荷を蓄積する。更に、半導体材料１１及び／又は第１拡散層１２の電圧を電極２と同程度に戻すことにより、電極１に電荷が蓄積された状態にする。これにより、データが消去される。また、データの書込み時には、半導体材料１１及び第２拡散層１３のいずれか一方に、データに相当する電圧VDを印加する。電圧VDが高い場合には、電極１に蓄積された電荷が電極１に流れ出るため、電極１の電荷量が減少する。電圧VDが低い場合には、電極１内の電荷は変化しない。電極１の電荷量は、データに対応して異なる量になる。データの読出し時の手法は、前述と同様である。
【００６９】
更に別の駆動方法について述べる。まず、データ消去時には、半導体材料１１及び第１拡散層１２の少なくとも一方に、電極２よりも高い電圧VEを印加し、電極１に蓄積された電荷を電極２側に追い出す。半導体材料１１及び／又は第１拡散層１２の電圧を電極２と同程度に戻すことで、電極１に電荷が殆どない状態にする。これにより、データが消去される。また、データ書込み時には、データに相当する電圧VDを電極２に印加する。印加電圧VDが高い場合には、電極２から電極１側に電流が流れる。印加電圧VDが低い場合には、電極１内の電荷は変化しない。これにより、電極１の電荷量がデータに応じて異なる量となる。データの読出し時の手法は、前述と同様である。
【００７０】
本実施形態例では、データの書込み時に電極１をフローティング状態にしたが、一時的に若しくは常時にわたってフローティング状態に維持することで、電極１の蓄積電荷量を制御することができる。或いは、フローティング状態に代えて、高抵抗状態に維持することによっても同様に駆動することができる。
【００７１】
本実施形態例に係る半導体装置は、絶縁層３を除くことで図９に示す構成が得られ、また、絶縁層５を除くことで図１０に示す構成が得られる。これらの場合にも、駆動方法は第４実施形態例と同様であり、得られる効果も同様である。
【００７２】
また、第１及び第２実施形態例における半導体装置（非線形素子）を図１１の記号で表す場合、同図の非線形素子５４の一方の端子とMISFET(Metal-Insulator-semiconductor Field Effect Transistor)１４のゲートとを接続すると、図１２に示す構造の半導体装置が得られる。この構造によっても、前述と同様の作用効果が得られる。
【００７３】
図１３に示すように、行方向に延在するワード線WL1…、プレート線PL1…、制御線EL1…と、これらと直交する方向に延在するビット線BL1…との各交差部分に図１２の半導体装置をアレイ状（マトリックス状）に配列し、各MISFET１４のソースをビット線BL1…に、ドレインをプレート線PL1…に、ゲートを、対応する非線形素子５４を介してワード線WL1…に、バックゲートを制御線EL1…に夫々接続することで、メモリを構成する。
【００７４】
また、図１３に示すアレイ状に配列された半導体装置が図８〜図１０に示すような構造の場合、この半導体装置は、半導体材料１１と、半導体材料１１の表面に形成されたゲート構造体（電極１、２、絶縁層３〜５）と、ゲート構造体に対向する半導体材料１１表面に形成された拡散層（チャネル領域）と、ゲート構造体に形成され半導体材料１１に接するゲート絶縁膜１０とを備える。この構造により、ゲート構造体を成す半導体装置をアレイ状に配列して所定の配線を施すことで、漏れ電流の発生が少なくデータの保持が良好で、従来に比して低い印加電圧で書込み等の処理を実行できるメモリが得られる。
【００７５】
次に、本発明の第５実施形態例について説明する。図１４は、本実施形態例に係る半導体装置の要部構成を示す断面図である。この半導体装置は、半導体材料１１上に順次に積層された絶縁層３、４、５、電極２、絶縁層１５、及び電極１６を有する。半導体材料１１の表面には、絶縁層３を含む所望形状に加工されたゲート構造体が設けられ、絶縁層３下部のチャネル領域の両側に第１及び第２拡散層１２、１３が夫々形成される。
【００７６】
ゲート構造体は、半導体材料１１上に順次に積層された絶縁層３〜５及び電極２を有する、電極１として半導体材料１１を備えた第１実施形態例とほぼ同様の構造と、電極２上に絶縁層１５及び電極１６をこの順に積層した構造とを備える。第１及び第２拡散層１２、１３と半導体材料１１との導電型の関係、半導体材料１１の形態、並びに、第１及び第２拡散層１２、１３の形態は、第４実施形態例と同様である。
【００７７】
次に、本実施形態例における半導体装置の駆動について説明する。図１４において電極２がフローティング状態になっているとき、電極２に電荷を蓄えることでメモリとして機能する。まず、データ消去時には、電極１６に、半導体材料１１及び第１拡散層１２の少なくとも一方よりも高い電圧VEを印加して、電極２の電荷を半導体材料１１側に追い出す。更に、電極１６の電圧を元に戻すことにより、電極２に電荷が殆どない状態にする。これにより、データが消去される。
【００７８】
また、データ書込み時には、半導体材料１１及び第２拡散層１３の少なくとも一方に、データに相当する電圧VDを印加し、電極１６に書込み電圧VWを印加する。電圧VDが高い場合に、半導体材料１１から電極２に電流が流れ込む。電圧VDが低い場合には電流は流れない。また、電圧VWが印加されない間は書込みができないように、電圧VD、VWのレベルを設定する。電極２内の電荷量は、電圧VDに依存し、データにより異なる。更に、データ読出し時には、データに応じて電極２内の電荷量が異なり、第１及び第２拡散層１２、１３間の抵抗が変化しているので、第１拡散層１２に電圧VRを印加し該第１拡散層１２に流れる電流量の違いからデータを判別することができる。一方、第１拡散層１２に電圧VRを印加し、第２拡散層１３に流れる電流の違いからデータを判別することもできる。この際に、電極１６及び半導体材料１１の少なくとも一方に読出し電圧VGRを印加してもよい。
【００７９】
別の駆動方法について述べる。この駆動方法では、データの消去を前述と同様に行うため、データの書込みから説明する。データ書込み時には、第２拡散層１３に、データに相当する電圧VDを印加し、電極１６に書込み電圧VWを印加する。これにより、第１及び第２拡散層１２、１３間に電流が流れチャネル領域でホットキャリアが発生し、電荷が絶縁層３〜５を通して電極２に飛び込む。この電荷量は電圧VDに依存し、データに応じた量となる。データの読出しは、前述の手法と同様である。
【００８０】
本実施形態例に係る半導体装置は、絶縁層３を除くことで図１５に示す構成が得られ、また、絶縁層５を除くことで図１６に示す構成が得られる。これらの場合にも、駆動方法は第５実施形態例と同様であり、得られる効果も同様である。
【００８１】
次に、本発明の第６実施形態例について説明する。図１７は、本実施形態例に係る半導体装置の要部構成を示す断面図である。この半導体装置は、半導体材料１１上に順次に積層されたゲート絶縁膜１０、電極１、絶縁層３、４、５、及び電極２を有する。ゲート絶縁膜１０下部のチャネル領域の両側には、第１及び第２拡散層１２、１３が夫々形成される。
【００８２】
ゲート構造体は、電極１、絶縁層３、４、５及び電極２をこの順に積層した第１実施形態例の構造と、ゲート絶縁膜１０とを合わせた構造を有する。ゲート構造体の一方の側面には絶縁層７を挟んで電極６が、他方の側面には絶縁層９を挟んで電極８が夫々形成される。第１及び第２拡散層１２、１３と半導体材料１１との導電型の関係、半導体材料１１の形態、並びに、第１及び第２拡散層１２、１３の形態は、第４実施形態例と同様である。
【００８３】
次に、本実施形態例における半導体装置の駆動を説明する。図１７において電極１がフローティング状態になっているとき、電極１に電荷を蓄えることでメモリとして機能する。まず、データ消去時には、電極６及び８に電圧を印加することで絶縁層４のエネルギーバンドが下降して導通状態になり、これにより、電極１が電極２と同程度の電圧になる。このとき、半導体材料１１及び第１拡散層１２の少なくとも一方に電圧を印加してもよい。電極６、８では、印加電圧が相互に異なっていてもよい。これにより、データが消去される。
【００８４】
また、データ書込み時には、第２拡散層１３にデータに相当する電圧VDを、電極２に書込み電圧VWを夫々印加する。これにより、第１及び第２拡散層１２、１３間に電流が流れチャネル領域でホットキャリアが発生し、電荷がゲート絶縁膜１０を通して電極１に飛び込む。この電荷の量は電圧VDに依存し、データにより異なる。更に、データ読出し時には、データに応じて電極１内の電荷量が異なり、第１及び第２拡散層１２、１３間の抵抗が変化しているので、第１拡散層１２に電圧VRを印加し流れる電流量の違いからデータを判別する。また、第１拡散層１２に電圧VRを印加し、第２拡散層１３に流れる電流の違いからデータを判別することもできる。このとき、電極２、半導体材料１１、電極６、８の少なくとも１つに読出し電圧VGRを印加することができる。
【００８５】
別の駆動方法について述べる。まず、データ消去時には、半導体材料１１及び第１拡散層１２の少なくとも一方が電極２よりも低くなるように電圧VEを印加し、電極６及び８に電圧を印加し、電極２から電極１側に電荷を注入する。更に、電極６及び８の電圧を戻すことで、電極１内の電荷を保持する。これにより、データが消去される。また、データ書込み時には、半導体材料１１及び第２拡散層１３の少なくとも一方に、データに相当する電圧VDを印加する。電圧VDが大きい場合、電極１に蓄積された電荷が電極２側に流れ出るため、電極１の電荷量が減少する。電圧VDが小さい場合、電極１内の電荷は変化せず、データに応じた電荷量になる。このとき、電極２の電位を変化させる場合もある。データの読出しは前述の方法と同様である。
【００８６】
別の駆動方法について述べる。この駆動方法ではデータの消去は必要ない。まず、データ書込みについて述べる。この場合、データに相当する電圧VDを電極２に印加し、更に、電極６及び８に電圧を印加することで、電極１を電極２と同程度の電圧にする。これにより、電極１がデータに応じた電位になる。また、データの読出しは前述と同様に行う。この駆動方法は、絶縁層３又は絶縁層５のいずれかを除いた構造においても可能であり、電極８及び絶縁層９を除いて電極６及び絶縁層７側を残した構造、或いは、電極６及び絶縁層７を除いて電極８及び絶縁層９側を残した構造においても可能である。その場合の駆動方法も、同様である。
【００８７】
また、第３実施形態例（図７）における半導体装置（非線形素子）を図１８の記号で表す場合、同図の非線形素子５５の一方の端子とMISFET１４のゲートとを接続すると、図１９に示す構造の半導体装置が得られる。この構造によっても、前述と同様の作用効果が得られる。
【００８８】
更に、図２０に示すように、行方向に延在するワード線WL1…、プレート線PL1…、制御線EL1…と、これらと直交する方向に延在するビット線BL1…との各交差部分に図１９の半導体装置をアレイ状に配置し、各MISFET１４のソースをビット線BL1…に、ドレインをプレート線PL1…に、ゲートを、対応する非線形素子５５を介してワード線WL1…に接続することで、メモリを構成する。
【００８９】
次に、本発明の第７実施形態例について説明する。図２１は、本実施形態例に係る半導体装置の要部構成を示す断面図である。この半導体装置は、半導体材料１１上に順次に積層された絶縁層３、４、５、電極２、絶縁層１５、及び電極１６を有する。半導体材料１１表面には、所望の形状に加工されたゲート構造体が形成され、ゲート絶縁膜１０下部のチャネル領域の両側には、第１及び第２拡散層１２、１３が夫々形成される。ゲート構造体は、絶縁層３、４、５、及び電極２をこの順に積層した第１実施形態例の構造（この場合、電極１は半導体材料１１のチャネル領域に相当する）と、絶縁層１５と、電極１６とを積層した構造を有し、絶縁層３が半導体材料１１と接する。
【００９０】
更に、ゲート構造体の絶縁層３〜５に対応する一方の側面には絶縁層７を挟んで電極６が、他方の側面には絶縁層９を挟んで電極８が夫々形成されている。絶縁層７は、略鉤状に形成され、一端面が上記一方の側面に、他端面が上記他方の側面に夫々接している。電極６は、絶縁層７の外面における曲折部分に接している。絶縁層９及び電極８側も、絶縁層７及び電極６側と同様の構造を有する。なお、第１及び第２拡散層１２、１３と半導体材料１１との導電型の関係、半導体材料１１の形態、並びに、第１及び第２拡散層１２、１３の形態は、第４実施形態例と同様である。
【００９１】
本実施形態例における半導体装置は、半導体材料１１と、半導体材料１１の表面に形成されたゲート構造体（電極２、絶縁層３〜５）と、ゲート構造体に対向する半導体材料１１表面に形成された拡散層（チャネル領域）と、ゲート構造体に形成され半導体材料１１に接するゲート絶縁膜１０とを備える。ゲート構造体は更に、半導体材料１１の一部（チャネル領域）を、電極２の対となる電極として含んでいる。この構造により、ゲート構造体を成す半導体装置をアレイ状に配列して所定の配線を施すことで、漏れ電流の発生が少なくデータの保持が良好で、従来に比して低い印加電圧で書込み等の処理を実行できるメモリが得られる。
【００９２】
次に、本実施形態例における半導体装置の駆動について説明する。図２１において電極２がフローティング状態になっているとき、電極２に電荷を蓄えることでメモリとして機能する。本駆動方法では、データ消去は不要であるので、データの書込み処理から説明する。第２拡散層１３及び半導体材料１１の少なくとも一方にデータに相当する電圧VDを印加し、電極６及び８に電圧を印加することで、電極２の電位を電圧VDと同程度にする。このとき、電極１６に電圧を印加してもよい。
【００９３】
また、データ読出し時には、電極２内の電荷量がデータに応じて異なり、第１及び第２拡散層１２、１３間の抵抗が変化しているので、第１拡散層１２に電圧VRを印加し第１拡散層１２に流れる電流量の違いからデータを判別する。或いは、これに代えて、第１拡散層１２に電圧VRを印加し第２拡散層１３に流れる電流の違いからデータを判別することもできる。このとき、電極１６及び半導体材料１１の少なくとも一方に読出し電圧VGRを印加してもよい。
【００９４】
別の駆動方法について述べる。まず、データ消去時には、電極６及び８に電圧を印加することで、電極２の電位を半導体材料１１と同程度にする。このとき、電極１６に電圧を印加してもよい。これにより、データが消去される。また、データ書込み時には、第２拡散層１３にデータに相当する電圧VDを印加し、電極１６に書込み電圧VWを印加する。これにより、第１及び第２拡散層１２、１３間に電流が流れチャネル領域でホットキャリアが発生し、絶縁層３〜５を通して電極２に電荷が飛び込む。データの読出しは前述の方法と同様である。
【００９５】
この駆動方法は、絶縁層３又は絶縁層５のいずれかを除いた構造でも可能であり、電極８及び絶縁層９を除いて電極６及び絶縁層７側を残した構造、或いは、電極６及び絶縁層７を除いて電極８及び絶縁層９側を残した構造においても可能である。その場合の駆動方法も、同様である。
【００９６】
次に、本発明の第８実施形態例について説明する。図２２は、本実施形態例に係る半導体装置の要部構成を示す図である。この半導体装置は、図１１に示した非線形素子５４と、容量素子１７と、MISFET１４とを有し、非線形素子５４及び容量素子１７の各一方の端子（Ｃ）がMISFET１４のゲート電極に共通接続される。
【００９７】
本半導体装置では、データ書込み時に、まず非線形素子５４の他方の端子Ａに、データに相当する電圧VDを印加し、容量素子１７の他方の端子Ｂの電圧を上昇又は下降させる。これにより、非線形素子５４に電流が流れ、接続部Ｃが端子Ａと近い電圧になることで、非線形素子５４に、データに応じた電荷が蓄積される。
【００９８】
また、データ読出し時には、データに応じて接続部Ｃの電位が異なり、MISFET１４の端子Ｄと端子Ｅとの間の抵抗が変化しているので、端子Ｄに電圧VRを印加し端子Ｅに流れる電流量の違いからデータを判別することができる。これとは逆に、端子Ｄに電圧VRを印加し端子Ｅに流れる電流の違いからデータを判別することもできる。MISFET１４がバックゲートとして端子Ｆを有する場合に、端子Ａ、端子Ｂ及び端子Ｆの少なくとも１つに読出し電圧VGRを印加することで、データを判別することもできる。また、端子Ａと端子Ｂとを交換して使用することも可能である。
【００９９】
図２３に示すように、図２２の容量素子１７に代えて、非線形素子５４と面積や厚さが異なり、印加電圧と流れる電流との関係の特性が相違する別の非線形素子５４を用いることもできる。また、双方の非線形素子５４の各端子（電極）を接続する対象は、MISFET１４に代えてMOSFETとすることもできる。これらの場合にも図２２と同様の効果を得ることができる。また、図２２及び図２３に示す構造の半導体装置を、図１３や図２０に示したアレイ状に配列することでメモリを構成できる。
【０１００】
次に、本発明の第９実施形態例について説明する。図２４は、本実施形態例に係る半導体装置の回路構成を示す図である。この半導体装置は、入力された信号に所定の処理を施して出力する論理回路５９を備えており、この論理回路５９には、図１８に示した非線形素子５５が含まれる。このような論理回路５９を有する半導体装置では、トランジスタに代えて非線形素子５５が用いられるので、通常のトランジスタを備えた論理回路に比して、面積を削減したより高い集積度の回路が実現できる。
【０１０１】
実施例１
次に、本発明の実施例１について説明する。図２５は、本実施例に係る半導体装置の断面図である。この半導体装置は、以下のように製造される。まず、シリコン基板１８上にシリコン酸化層１９を熱酸化で形成し、更に、シリコン酸化層１９上の全面にCVD法でpoly-Si層２０を形成する。次いで、poly-Si層２０の表面を２nm熱酸化してSiO2層２１（第１領域）に形成した後、SiO2層２１上にTa2O5層２２（第２領域）をCVD法で８nmの膜厚に形成する。引き続き、Ta2O5層２２上にSiON層２３（第３領域）をスパッタ法で２nmの膜厚に形成し、SiON層２３上にアルミ層２４をスパッタ法で２００nmの厚さに形成する。
【０１０２】
ここで、SiO2層２１及びSiON層２３の各膜厚を２nmとしたが、SiO2層２１及びSiON層２３は、例えば０．２nm以上３nm以下の範囲で膜厚を適宜選択することができる。また、Ta2O5層２２の膜厚を８nmとしたが、Ta2O5層２２は、例えば４nm以上２０nm以下の範囲で膜厚を適宜選択できる。これにより、異なるエネルギーバンドを有し特性が異なる非線形素子を簡単に得ることができる。
【０１０３】
次いで、アルミ層２４上にレジスト膜を所定の厚さで塗布し、パターンを露光、現像した後、ドライエッチングによってアルミ層２４、SiON層２３、Ta2O5層２２、SiO2層２１をエッチングする。この後、レジスト膜を除去してから別のレジスト膜を再度塗布し、このレジスト膜にパターンを露光、現像した後、ドライエッチングによってpoly-Si層２０をエッチングする。更に、レジスト膜を除去することで、図２５の半導体構造が得られる。
【０１０４】
次に、本実施例における半導体装置の駆動を説明する。まず、アルミ層（電極）２４とpoly-Si層（電極）２０との間に電圧を印加する。この印加電圧が低い場合（例えば０．１Ｖから０．８Ｖ）には、SiON層２３、Ta2O5層２２及びSiO2層２１の３層構造の絶縁層に阻止されて電流は殆ど流れない。印加電圧が高い場合（例えば１Ｖから１０Ｖ）には、Ta2O5層２２のエネルギーバンドが低くなり、SiON層２３、Ta2O5層２２及びSiO2層２１をトンネルして電流が流れる。
【０１０５】
本実施例において、SiON層２３、Ta2O5層２２、SiO2層２１の誘電率を4.5、25、3.9に夫々設定すると、SiON層２３及びSiO2層２１の部分における容量値と、Ta2O5層２２の部分における容量値とが同じ程度になるので、印加した電圧の１／４程度を、Ta2O5層２２のバンドエネルギーの変化に利用できる。このように、本半導体装置は、入力電圧に対し非線形な特性を示すため、異常電圧が加わったときに導通し、他の装置の破壊を防止する保護素子としても利用することができる。
【０１０６】
例えば、図２５に示すpoly-Si層２０をn型MOSFETのゲートに接続し、この構造の半導体装置を、図２６に示すようにアレイ状に接続する。同図における配線は図１３と同様であり、各n型MOSFET６１のソースをビット線BL1…に、ドレインをプレート線PL1…に、ゲートを、対応する非線形素子５４を介してワード線WL1…に、バックゲートを制御線EL1…に夫々接続することでメモリを構成している。
ここで、MOSFET６１のゲート絶縁膜は、厚さ１０nmのSiO2から成る。
【０１０７】
図２６に示す本実施例の半導体装置は、次のように駆動する。まず、データ消去時には、プレート線PLを０Ｖにする。消去するワードの各MOSFET５４のウェルに接続された制御線ELを５Ｖに、ワード線WLを０Ｖに夫々設定することにより、非線形素子５４が導通状態になる。更に、制御線ELを０Ｖに戻すことにより、接続部Ｈが０Ｖ程度になる。
【０１０８】
書込み時には、ビット線BLにデータに相当する電圧、例えばデータ“１”のときは５Ｖを、データ“０”のときは０Ｖを印加する。更に、書込みするワード線WL１に２．５Ｖを印加することにより、書込みを行うワードのメモリセルのうちでビット線BLが５Ｖのメモリセルにだけドレイン電流が流れる。これにより、チャネル領域からホットキャリアが接続部Ｈに注入され、接続部Ｈの電位が変化し、ワード線WL１が０Ｖになることで書込みが終了する。
【０１０９】
読出し時には、まずビット線BLを０Ｖにプリチャージし、その後フローティング状態にしておく。更に、読み出すべきワードのプレート線PLとワード線WLとに２．５Ｖを印加する。この際に、接続部Ｈの電位がデータに応じて異なり、データによりドレイン電流が異なるので、メモリセルのビット線BLがデータに対応して電位変化する。更に、ビット線BLの電位変化がセンスアンプ又はインバータによって増幅されることで、データが判別される。本構造のメモリでは、データを保持している間、接続部Ｈからの漏れ電流が殆どないので、不揮発性メモリとして利用することができる。
【０１１０】
別の駆動方法について説明する。まず、データ消去時には、制御線EL1及びプレート線PL１に夫々０Ｖが印加され、ワード線WL1に３Ｖが印加されることにより、非線形素子が導通状態になる。この後、ワード線WL1が１．５Ｖに戻されることにより、接続部Ｈがプラス電位となる。
【０１１１】
書込み時には、ワード線WL1に０Ｖを印加し、ビット線BLにデータに相当する電圧、例えばデータ“１”のときは４Ｖ、データ“０”のときは０Ｖを夫々印加する。このとき、書込みを行うワードのメモリセルのうちでビット線BLが４Ｖのメモリセルにのみ４Ｖがかかり、接続部Ｈの電荷が減少する。書き込まないメモリセルのうちでビット線BLが４Ｖのメモリセルには２．５Ｖ、ビット線BLが０Ｖのメモリセルには−１．５Ｖしか供給されないので、電荷は殆ど変化しない。ワード線WL１を１．５Ｖにすることで書込みが終了する。
【０１１２】
読出し時には、まずビット線BLを０Ｖにプリチャージし、その後フローティングにしておく。更に、読出しを行うワードのワード線WL１に２．５Ｖを、プレート線PL１に２Ｖを夫々印加する。接続部Ｈの電位が異なるため、データによりドレイン電流が異なり、各メモリセルのビット線BLの電位変化はデータによる。ビット線BLの電圧を、センスアンプ又はインバータに入力することにより出力を増幅し、データを判別することができる。
【０１１３】
本実施例における半導体装置の別の駆動方法について説明する。図２５に示したpoly-Si層２０を、図２７に示すように、非線形素子５４をn型MOSFET６１のゲートに接続した構造の半導体装置を、アレイ状に配列する。n型MOSFET６１のゲート絶縁膜（図示せず）は、厚さ１０nmのSiONから成る。アルミ層２４と、n型MOSFET６１のソース、ドレインとを、同図のように配線と接続することでメモリを形成する。
【０１１４】
図２７に示すメモリは、以下のように駆動する。データ消去時には、消去を行うワードの制御線EL1を５Ｖに、ビット線BLを０Ｖにする。このとき、非線形素子５４は導通状態になる。その後、制御線EL1を２．５Ｖに戻すことにより、接続部Ｈが０Ｖ程度になる。また、書込み時には、ビット線BLにデータに相当する電圧、例えばデータ“１”のときは５Ｖ、データ“０”のときは０Ｖを印加する。書込みを行う制御線ELは０Ｖにする。このとき、書込みを行うワードのメモリセルのうちでビット線BLが５Ｖのメモリセルだけ接続部に電荷が入り込み、接続部Ｈの電位が変化する。他のメモリセルには±２．５Ｖしか供給されないので、電位は変化しない。制御線ELを２．５Ｖに戻すことで書込みが終了する。
【０１１５】
更に、読出し時には、まずリード線RLを０Ｖにプリチャージし、その後フローティング状態にしておく。更に、ビット線BL及びプレート線PL１の双方に２．５Ｖを、制御線EL1に３．５Ｖを夫々印加する。この際に、接続部Ｈの電位が異なるので、データによりドレイン電流が異なり、各メモリセルのリード線RLの電位変化はデータによる。リード線RLの電圧を、センスアンプ又はインバータに入力することにより出力を増幅し、データを判別する。
【０１１６】
実施例２
図２８は、本実施例に係る半導体装置の断面図である。この半導体装置は以下のように製造される。まず、p型シリコン基板３９上に、素子分離用のシリコン酸化層１９を熱酸化により形成し、全面にリンをイオン注入し、シリコン酸化層１９が形成されない部分にn型拡散層３０を形成する。次いで、スパッタリング法により全面にSiON層２５を２nmの厚さに形成し、更に、SiON層２５上に、１２nmの厚さのTa2O5層２６、１．５nmの厚さのSiO2層２７を夫々形成する。引き続き、Ta2O5層２６上にCVD法でpoly-Si層２８を成膜してからレジスト膜を塗布し、更に、このレジスト膜を露光、現像した後、ドライエッチングによりpoly-Si層２８、SiO2層２７、Ta2O5層２６、SiON層２５をエッチングし、レジスト膜を除去する。
【０１１７】
引き続き、CVD法により全面にSiO2膜３１を成膜し、レジスト技術及びドライエッチング技術を用いて、poly-Si層２８上と、n型拡散層３０上の一部のSiO2膜３１とを夫々除去し、コンタクトホールを形成する。その後、全面にAl/TiN/Ti２９層をスパッタリング法により形成し、レジスト技術及びドライエッチング技術を用いて所要のパターンを形成する。更に、レジスト膜を除去することにより、図２８に示す構造が得られる。
【０１１８】
本実施例における半導体装置の駆動方法は実施例１と同様であるが、MOSFETのゲートと接続する場合に、p型シリコン基板３９とn型拡散層３０との間に漏れ電流が流れることを考慮すると、Al/TiN/Ti２９とゲートとを接続する方が望ましい。
【０１１９】
実施例３
図２９は、本実施例に係る半導体装置の断面図である。この半導体装置は以下のように製造される。まず、シリコン基板１８上にシリコン酸化層１９を熱酸化により形成し、その後、スパッタリング法により厚さ５０nmのアルミ層３２と厚さ９nmのAlN層３６とを全面に形成する。
【０１２０】
次いで、AlN層３６上に厚さ２nmのSiO2３４を形成し、SiO2３４上にスパッタリング法で厚さ１５０nmのTiN３５を形成する。更に、レジスト技術及びドライエッチング技術によりTiN層３５、SiO2層３４、AlN層３６をエッチングする。引き続き、オゾンにより酸化してAl2O3３３を形成することで、レジスト除去後の加工面のダメージを除去する。更に、レジスト膜を塗布し、所定のパターンを露光、現像した後に、ドライエッチングでアルミ層３２をエッチングする。その後、レジストを除去することで、図２９に示す半導体装置を得る。本半導体装置の駆動方法は実施例１と同様である。
【０１２１】
実施例４
図３０は、本実施例に係る半導体装置の断面図である。この半導体装置は以下のように製造される。まず、ガラス基板５１上の全面にスパッタリング法でアルミ層３２を形成する。次いで、レジスト技術及びドライエッチング技術により、アルミ層３２を所要のパターンに加工する。
【０１２２】
更に、アルミ層３２の表面を２nmオゾンにより酸化してAl2O3層３３を形成した後、CVD法でAl2O3層３３上の全面にSiN層３７を厚さ１nmに形成する。引き続き、レジスト技術及びドライエッチング技術によりAl2O3層３３及びSiN層３７を加工する。レジストの除去後、厚さ１００nmのITO層５２を全面に形成し、レジスト技術及びドライエッチング技術によりITO層５２を所要のパターンに加工して透明電極に形成する。次いで、レジストを除去することにより、図３０の構造が得られる。このように立体構造にすることにより面積を大きくできるという利点が得られる。本半導体装置の駆動方法は実施例１と同様である。また、この構造は液晶ディスプレイの表示部分にも利用できる。
【０１２３】
実施例５
図３１は、本実施例に係る半導体装置の断面図である。この半導体装置は以下のように製造される。まず、シリコン基板１８上にシリコン酸化層１９をCVD法で形成し、更に、シリコン酸化層１９上の全面にアルミ層３２をスパッタリング法で形成する。引き続き、レジスト技術及びドライエッチング技術によりアルミ層３２を所要のパターンに加工する。
【０１２４】
その後、スパッタリング法でAl2O3層３３を１２nmの厚さに、また、CVD法でSiO2層３４を２nmの厚さに形成してから、SiO2層３４上の全面にスパッタリング法で厚さ２００nmのTiN層３５を形成する。更に、レジスト技術及びドライエッチング技術によりTiN層３５、SiO2層３４、Al2O3層３３を加工した後、レジストを除去することで図３１の構造を得る。この構造では、立体構造にすることにより面積を大きくできると共に、２つの素子を同時に形成することができる。本半導体装置の駆動方法は、実施例１と同様である。
【０１２５】
実施例６
図３２は、本実施例に係る半導体装置を示し、(a)は(c)におけるA-A線に沿った断面図、(b)は(c)におけるB-B線に沿った断面図、(c)は半導体装置の平面図である。この半導体装置は、以下のように製造される。まず、シリコン基板１８上にシリコン酸化層１９を熱酸化で形成し、更に、シリコン酸化層１９上の全面にpoly-Si層２０をスパッタリング法で形成する。次いで、poly-Si層２０の表面を熱酸化して厚さ１nmのSiO2層２１を形成した後、SiO2層２１上に厚さ１５nmのTiO2層３８を形成する。更に、CVD法によりTiO2層３８上に厚さ２nmのSiON層２３を、スパッタリング法により２００nmの厚さのアルミ層２４を夫々形成する。
【０１２６】
そして、レジスト技術及びドライエッチング技術により、アルミ層２４、SiON層２３、TiO2層３８及びSiO2層２１を所要のパターンに加工し、更にpoly-Si層２０を加工する。引き続き、全面にSiO2層３１（側面絶縁層）を形成し、レジスト技術及びドライエッチング技術を用いて、アルミ層２４上とpoly-Si層２０上とにコンタクトホールを夫々形成する。この後、全面にAl/TiN/Ti２９を形成し加工することにより、図３２に示す構造を得る。
【０１２７】
次に、本実施例の半導体装置の駆動方法を説明する。まず、アルミ層（電極）２４とpoly-Si層（電極）２０との間に電圧を印加する。電圧が印加されても、SiON層２３、TiO2層３８及びSiO2層２１の３層により阻止され、電流は殆ど流れない。更に、Al/TiN/Ti２９にも電圧が印加された場合、TiO2層３８のエネルギーバンドが更に低くなり、SiON層２３及びSiO2層２１をトンネルして電流が流れる。このように、本半導体装置は、Al/TiN/Ti２９の制御電極（側面電極）により、SiON層２３及びSiO2層２１間のトンネル電流を制御することができ、スイッチとして利用できる。なお、側面絶縁層を成すSiO2層３１は、第１領域を成すSiON層２３よりも厚く形成されることが望ましい。
【０１２８】
本実施例における半導体装置は、実施例１〜５と比較すると、構造はやや複雑であるが、より低い電圧に印加によって電流を流すことができる。
【０１２９】
本実施例の半導体装置の別の駆動方法を説明する。図３２におけるpoly-Si層２０をn型MOSFET（図示せず）のゲートに接続した構造の半導体装置をアレイ状に配列する。MOSFETのゲート絶縁膜は厚さ１０nmのSiONから成る。アルミ層２４、Al/TiN/Ti２９、及び、MOSFETのソース、ドレインを図３３に示すように配線と接続することで、メモリを構成する。
【０１３０】
上記構成のメモリでは、まず、データの消去時に、消去を行うワードの非線形素子の制御端子に接続された制御線ＥＬ１を３Ｖに、ワード線WL１を０Ｖにする。このとき、非線形素子は導通状態となる。その後、制御線ＥＬ１を０Ｖに戻す。これにより、接続部はほぼ０Ｖとなる。また、書込み時には、ビット線BLにデータに相当する電圧、例えばデータ“１”のときは３Ｖ、データ“０”のときは０Ｖを印加する。そして、書込みを行うワード線WL１に１．５Ｖを与える。このとき、書込みを行うワードのメモリセルの内でビット線BLが３Ｖのメモリセルだけにドレイン電流が流れ、チャネル領域からホットキャリアが接続部に入り込む。これにより、接続部の電位が変化する。更に、ワード線WL１を０Ｖにすることで書込みが終了する。
【０１３１】
更に、読出し時には、まずビット線BLを０Ｖにプリチャージし、その後フローティング状態にしておく。次いで、読出しを行うワードのプレート線PL１に３Ｖ、ワード線WL１に３Ｖを夫々印加する。接続部の電位が異なり、データによりドレイン電流が異なり、各メモリセルのビット線BLの電位変化はデータによる。ビット線BLの電位変化をセンスアンプ又はインバータで増幅し、データを判別する。本構造のメモリにおいては、保持中の接続部からの漏れ電流が殆どないため、不揮発性メモリとして利用することができる。
【０１３２】
上記構造のメモリの別の駆動方法について説明する。まず、データ消去時には、消去を行うワードの非線形素子の制御端子に接続された制御線ＥＬ１を３Ｖに、ワード線WL１を３Ｖに、ＣＬ１を０Ｖにする。このとき、非線形素子は導通状態となる。その後、制御線ＥＬ１を０Ｖに戻す。これにより、接続部はほぼ３Ｖとなる。また、書込み時には、ビット線BLにデータに相当する電圧、例えばデータ“１”のときは４Ｖ、データ“０”のときは０Ｖを印加する。書込みを行うワード線WL１に０Ｖを、制御線ＥＬ１に２Ｖを与える。データ“１”のメモリセルだけ接続部の電荷がワード線WL１に流れ出すように幾何形状を設計する。これにより、接続部の電位が変化する。制御線ＥＬ１を０Ｖにすることで書込みが終了する。
【０１３３】
読出し時には、まずビット線BLを０Ｖにプリチャージし、その後フローティング状態にしておく。次いで、読出しを行うワードのプレート線PL１に３Ｖ、ワード線WL１に３Ｖを夫々印加する。接続部の電位が異なり、データによりドレイン電流が異なり、各メモリセルのビット線BLの電位変化はデータによる。ビット線BLの電位変化をセンスアンプ又はインバータで増幅し、データを判別する。
【０１３４】
本実施例の半導体装置の別の駆動方法を説明する。図３２に示したpoly-Si層２０をn型MOSFETのゲートに接続した構造の半導体装置をアレイ状に配列する。MOSFETのゲート絶縁膜は厚さ１０nmのSiONから成る。アルミ層２４、Al/TiN/Ti２９、及び、MOSFETのソース、ドレインを図３４に示すように配線と接続することでメモリを構成する。
【０１３５】
上記半導体装置では、データの消去は不要である。また、書込み時には、ビット線BLにデータに相当する電圧、例えばデータ“１”のときは３Ｖ、データ“０”のときは０Ｖを印加する。書込みを行うワード線WL１に３Ｖを与える。このとき、非線形素子は導通状態となるので、接続部Ｈはほぼビット線BLの電位となる。これにより、接続部Ｈの電位が変化する。ワード線WL１を０Ｖにすることで書込みが終了する。読出し時には、まずビット線BLを０Ｖにプリチャージし、その後フローティング状態にしておく。次いで、読出しを行うワードのＣＬ１に１Ｖ、ワード線WL１に１Ｖを夫々印加する。接続部の電位が異なり、データによりドレイン電流が異なり、各メモリセルのビット線BLの電位変化はデータによる。ビット線BLの電位変化をセンスアンプ又はインバータで増幅し、データを判別する。
【０１３６】
実施例７
図３５は、本実施例に係る半導体装置を示す断面図である。この半導体装置は以下のように製造される。まず、熱酸化でp型シリコン基板３９上に素子分離用のSiO2１９を形成し、熱酸化で厚さ１０nmのSiO2ゲート絶縁膜４２を形成し、スパッタリング法で厚さ１５０nmのpoly-Si層４３を全面に形成し、poly-Si層４３上に厚さ２nmのSiO2層２１を、SiO2層２１上に厚さ１０nmのZrO2層４５を、ZrO2層４５上に厚さ１．５nmのSiO2層２７を夫々形成する。更に、CVD法でSiO2層２７上にpoly-Si層４４を成膜する。
【０１３７】
引き続き、レジスト技術及びドライエッチング技術によりpoly-Si層４４、SiO2層２７、ZrO2層４５、SiO2層２１、poly-Si層４３、SiO2層４２を加工し、ゲート部分を形成する。更に、全面にリンをイオン注入することにより、ゲート部分と素子分離用SiO2層１９との間に、ソース、ドレインとなるn型拡散層４０、４１を夫々形成する。これにより、図３５の構造が得られる。本構造の半導体装置は、回路図で表現すれば図１２と同様になるため、駆動方法は実施例１と同様である。
【０１３８】
実施例８
図３６は、本実施例に係る半導体装置を示す断面図である。この半導体装置は以下のように製造される。まず、熱酸化でp型シリコン基板３９上に素子分離用のSiO2層１９を形成し、熱酸化で厚さ１０nmのSiO2ゲート絶縁膜４２を形成し、スパッタリング法で厚さ１５０nmのpoly-Si層４３を全面に形成する。更に、厚さ２nmのSiO2層２１、厚さ１０nmのZrO2層４５、厚さ１．５nmのSiO2層２７を順次に形成し、その後CVD法でpoly-Si上部電極４４を成膜する。
【０１３９】
引き続き、レジスト技術及びドライエッチング技術により、poly-Si層４４、SiO2層２７、ZrO2層４５及びSiO2層２１までを加工する。更に、レジスト技術及びドライエッチング技術によりpoly-Si層４３及びSiO2ゲート絶縁膜４２を加工し、ゲート部分を形成する。次いで、全面にリンをイオン注入することにより、図３６の手前側と奥側にあるゲート部分と素子分離用SiO2１９との間の部分にソース、ドレインとなるn型拡散層（図示せず）を形成する。これにより、図３５の構造が得られる。
【０１４０】
本実施例の半導体装置では、絶縁層を積層した部分が素子分離用SiO2層１９上に位置し、チャネル部分のゲート構造がSiO2ゲート絶縁膜４２及びpoly-Si層４３だけを有するので、チャネル部分を微細に加工できる。また、ゲート部分と絶縁層積層部分との面積を自由に設計変更できるという利点がある。本半導体装置は、回路図で表現すれば図１２と同様になるので、駆動方法は実施例１と同じである。
【０１４１】
実施例９
図３７は、本実施例に係る半導体装置を示す断面図である。この半導体装置は以下のように製造される。まず、熱酸化でp型シリコン基板３９上に素子分離用のSiO2層１９を形成し、SiO2層１９が存在しない部分の全面にリンをイオン注入することでn型ウェル拡散層４８を形成する。次いで、熱酸窒化により厚さ１．５nmのSiON層２５を形成し、スパッタリング法により厚さ１０nmのZrO2４５を全面に形成し、更に、厚さ１．５nmのSiO2層２７、厚さ１５０nmのpoly-Si層４３を夫々形成する。その後、CVD法で厚さ８nmのSiO2層５０を形成し、SiO2層５０上にpoly-Si層４４を成膜する。
【０１４２】
引き続き、レジスト技術及びドライエッチング技術により、poly-Si層４４、SiO2層５０、poly-Si層４３、SiO2層２７、ZrO2層４５及びSiON２５を加工して、ゲート部分を形成する。更に、全面にボロンをイオン注入することで、ゲート部分とSiO2層１９との間に、ソース、ドレインとなるp型拡散層４６、４７を夫々形成する。これにより、図３９に示す構造が得られる。
【０１４３】
次に、本実施例の半導体装置の駆動方法を説明する。まず、データ消去時には、poly-Si４４を０Ｖに、n型ウェル拡散層４８を５Ｖにする。このとき、非線形素子は導通状態となる。その後、n型ウェル拡散層４８を２．５Ｖに、poly-Si４４を２．５Ｖに夫々戻す。これにより、接続部は５Ｖ程度となる。また、書込み時には、p型拡散層４６にデータに相当する電圧、例えばデータ“１”のときは５Ｖ、データ“０”のときは０Ｖを印加する。更に、poly-Si層４４に５Ｖを与える。この場合、p型拡散層４６が０Ｖのとき非線形素子に電流が流れ、接続部の電位が変化する。poly-Si層４４を２．５Ｖにすることで書込みが終了する。
【０１４４】
読出し時には、まずp型拡散層４６を２．５Ｖにプリチャージし、その後フローティング状態にしておく。次いで、poly-Si層４４の０Ｖを、p型拡散層４７に２Ｖを夫々印加する。接続部の電位が異なるため、データによりドレイン電流が異なる。これによりデータを判別する。MOSFETにn型を用いた場合には、印加する電圧の極性を変える。
【０１４５】
次に、本実施例における半導体装置の別の駆動方法を説明する。データ消去時には前述した方法を用いる。書込み時には、p型拡散層４６にデータに相当する電圧、例えばデータ“１”のときは２．５Ｖ、データ“０”のときは１Ｖを印加する。poly-Si層４４に１Ｖを印加する。このとき、p型拡散層４６が“０”のときだけドレイン電流が流れ、チャネル領域からホットキャリアが接続部に入り込む。これにより、接続部の電位が変化する。poly-Si層４４を２．５Ｖにすることで、書込みが終了する。読み出しには、前述と同様の方法を用いる。
【０１４６】
実施例１０
図３８は、本実施例に係る半導体装置を示す断面図である。この半導体装置は以下のように製造される。本実施例の半導体装置で用いるp型シリコン基板３９は、基板内部にSiO2層４９層を有するSOI基板から成る。まず、熱酸化で表面のシリコン層に素子分離用のSiO2層１９を形成する。スパッタリング法で全面に、厚さ１０nmのZrO2層４５と、厚さ１．５nmのSiO2層２７と、厚さ１５０nmのpoly-Si層４３とをこの順に形成する。
【０１４７】
次いで、CVD法で厚さ８nmのSiO2層５０と、poly-Si層４４とをこの順に成膜する。レジスト技術及びドライエッチング技術により、poly-Si層４４、SiO2層５０、poly-Si層４３、SiO2層２７及びZrO2層４５を加工して、ゲート部分を形成する。更に、全面にリンをイオン注入することで、ゲート部分とSiO2層１９との間に、ソース、ドレインとなるn型拡散層４０、４１を夫々形成する。これにより、図３８に示す構造が得られる。本実施例における半導体装置の駆動方法は、実施例９と同様である。
【０１４８】
実施例１１
図３９は、本実施例に係る半導体装置を示す断面図である。この半導体装置は、以下のように製造される。本実施例における半導体装置は、熱酸化でp型シリコン基板３９上に素子分離用のSiO2層１９を形成する。更に、熱酸化で厚さ１．５nmのSiO2層２７を形成し、スパッタリング法で全面に厚さ１２nmのTa2O5層２２を形成し、厚さ１５０nmのpoly-Si層４３を形成する。次いで、CVD法で厚さ１０nmのSiO2層５０と、poly-Si４４とをこの順に成膜する。
【０１４９】
引き続き、レジスト技術及びドライエッチング技術により、poly-Si層４４、SiO2層５０、poly-Si層４３、Ta2O5層２２、SiO2層２７を加工して、ゲート部分を形成する。更に、全面にリンをイオン注入することにより、ゲート部分とSiO2層１９との間に、ソース、ドレインとなるn型拡散層４０、４１を夫々形成する。これにより、図３９に示す構造が得られる。その駆動方法は実施例９と同様である。
【０１５０】
実施例１２
図４０は、本実施例に係る半導体装置を示し、(a)は(c)におけるA-A線に沿った断面図、(b)は(c)におけるB-B線に沿った断面図、(c)は半導体装置の平面図である。この半導体装置は以下のように製造される。まず、熱酸化でp型シリコン基板３９上に素子分離用のSiO2１９を形成し、熱酸化で厚さ１０nmのSiO2ゲート絶縁膜４２を形成し、スパッタリング法で全面に厚さ１５０nmのpoly-Si層４３を形成する。更に、厚さ２nmのSiO2層２１、厚さ１２nmのTa2O5層３８を形成し、厚さ１．５nmのSiON層２３を順次に形成した後、SiON層２３上にpoly-Si４４をCVD法で成膜する。
【０１５１】
引き続き、レジスト技術及びドライエッチング技術により、poly-Si層４４、SiON層２３、Ta2O5層３８、SiO2層２１、poly-Si層４３、SiO2層４２を加工してゲート部分を形成する。次いで、全面にリンをイオン注入することで、ゲート部分とSiO2層１９との間に、ソース、ドレインとなるn型拡散層４０、４１を夫々形成する。更に、全面にSiO2層３１を形成し、レジスト技術及びドライエッチング技術により、n型拡散層４０、４１とのコンタクトホール、及び、poly-Si４４とのコンタクトホールを夫々形成する。引き続き、スパッタリング法で全面にAl/TiN/Ti層２９を形成し、レジスト技術及びドライエッチング技術により所要の形状に加工する。これにより、図４０に示す構造が得られる。本実施例の半導体装置は、回路図で表現すれば図１９と同様になるので、駆動方法は実施例６と同様である。
【０１５２】
実施例１３
図４１は、本実施例に係る半導体装置を示し、(a)は(b)におけるA-A線に沿った断面図、(b)は半導体装置の平面図である。この半導体装置は以下のように製造される。まず、シリコン基板１８上に熱酸化により素子分離用のSiO2１９を形成する。次いで、トランジスタ部分に熱酸化により厚さ１０nmのSiO2層４２を形成し、SiO2層４２上の全面にスパッタリング法によりpoly-Si層２０を形成する。更に、CVD法により厚さ２nmのSiO2層２１を形成した後、厚さ１０nmのTiO2層３８を形成し、CVD法で厚さ２nmのSiON層２３を形成し、スパッタリング法で厚さ１５０nmのpoly-Si２８を形成する。
【０１５３】
引き続き、レジスト技術及びドライエッチング技術により、poly-Si層２８、SiON層２３、TiO2層３８、 SiO２層２１、poly-Si層２０及びSiO2層４２を所要のパターンに加工する。次いで、全面にSiO2層３１及びTiN層３５をこの順に形成した後、図４１(b)に示すマスク領域Ｍをレジスト膜で保護し、ドライエッチング技術によりSiO2層３１及びTiN層３５をエッチバックする。更に、全面にSiO2層５０を形成し、レジスト技術及びドライエッチング技術により、n型拡散層４０、４１とのコンタクトホール、及び、poly-Si層２８とのコンタクトホールを夫々形成する。これにより、図４１に示す構造が得られる。本実施例の半導体装置は、回路図で表現すれば図１９と同様であるので、駆動方法は実施例６と同様である。
【０１５４】
実施例１４
図４２は、本実施例に係る半導体装置を示し、(a)は(c)におけるA-A線に沿った断面図、(b)は(c)におけるB-B線に沿った断面図、(c)は半導体装置の平面図である。この半導体装置は以下のように製造される。まず、熱酸化でp型シリコン基板３９上に素子分離用のSiO2層１９を形成した後、熱酸化で厚さ１０nmのSiO2ゲート絶縁膜４２を形成し、スパッタリング法で全面に厚さ１００nmのpoly-Si４３を形成し、更に、厚さ２nmのSiO2層２１、厚さ１２nmのTa2O5層３８、厚さ１．５nmのSiON層２３を夫々形成する。その後、CVD法によりpoly-Si４４を成膜する。
【０１５５】
引き続き、レジスト技術及びドライエッチング技術により、poly-Si層４４、SiON層２３、Ta2O5層３８、SiO2層２１、poly-Si層４３及びSiO2層４２を加工してゲート部分を形成する。次いで、全面にリンをイオン注入することで、ゲート部分とSiO2層１９との間に、ソース、ドレインとなるn型拡散層４０、４１を夫々形成する。更に、全面にSiO2層３１を形成し、レジスト技術及びドライエッチング技術により、n型拡散層４０、４１とのコンタクトホール、及び、poly-Si４４とのコンタクトホールを夫々形成する。次いで、全面にスパッタリング法でAl/TiN/Ti層２９を形成し、レジスト技術及びドライエッチング技術により所要の形状に加工する。これにより、図４２に示す構造が得られる。
【０１５６】
本実施例における半導体装置の、実施例１２（図４０）との構成上の違いは、制御電極であるAl/TiN/Ti層２９の形状にある。つまり、本実施例の半導体装置では、制御電極として機能するAl/TiN/Ti層２９が、図４２(b)に示すように、ゲート構造のSiO2層１９上の部分の側面にのみ存在する。このため、チャネル部分のゲート構造がシンプルになり、微細な加工が容易となる。本実施例の半導体装置は、回路図で表現すれば図１９と同様であるので、その駆動方法は実施例６と同様である。
【０１５７】
実施例１５
図４３は、本実施例に係る半導体装置を示す断面図である。この半導体装置は以下のように製造される。まず、熱酸化でp型シリコン基板３９上に素子分離用のSiO2１９を形成する。次いで、熱酸化で厚さ１０nmのSiO2ゲート絶縁膜４２を形成し、CVD法で全面に厚さ１５０nmのpoly-Si層４３を形成する。更に、厚さ２nmのSiO2層２１、厚さ１２nmのAl2O3層３３、厚さ１．５nmのSiON層２３を順次に形成した後、Al/TiN/Ti層２９を成膜する。
【０１５８】
引き続き、レジスト技術及びドライエッチング技術により、Al/TiN/Ti層２９、SiON層２３、Al2O3層３３、SiO2層２１、及びpoly-Si４３の一部を夫々加工する。次いで、CVD法でSiO2層３１及びアルミ層３２を全面に順次に形成する。更に、レジスト技術及びドライエッチング技術により、SiO2層３１及びアルミ３２を所要のパターンに夫々加工する。最後に、レジスト技術及びドライエッチング技術により、poly-Si層４３及びSiO2層４１を夫々加工してゲート部分を形成する。これにより、図４３の構造が得られる。本実施例の半導体装置は、回路図で表現すれば図１９と同様であるので、その駆動方法は実施例６と同様である。
【０１５９】
実施例１６
図４４は、本実施例に係る半導体装置を示す断面図である。この半導体装置は以下のように製造される。まず、p型シリコン基板３９上に熱酸化で素子分離用のSiO2層１９を形成した後、熱酸化で厚さ１０nmのSiON層２３を形成し、スパッタリング法で全面に厚さ１０nmのTa2O5層２２を形成する。更に、厚さ２nmのSiO2層２１を形成してから、CVD法でpoly-Si層４３、SiO2層５０及びpoly-Si層４４を順次に成膜する。
【０１６０】
引き続き、レジスト技術及びドライエッチング技術により、poly-Si層４４、SiO2層５０、poly-Si層４３、SiO2層２１、Ta2O5層２２及びSiON層２３を加工してゲート部分を形成する。更に、全面にリンをイオン注入することで、ゲート部分とSiO2層１９との間に、ソース、ドレインとなるn型拡散層４０、４１を夫々形成する。次いで、全面にSiO2層３１を形成し、レジスト技術及びドライエッチング技術により、n型拡散層４０、４１とのコンタクトホール、及びpoly-Si層４４とのコンタクトホールを夫々形成する。更に、スパッタリング法で全面にAl/TiN/Ti層２９を形成し、レジスト技術及びドライエッチング技術により所要の形状に加工する。これにより、図４４に示す構造が得られる。
【０１６１】
本実施例の半導体装置では、データの消去処理は不要である。書込み時には、n型拡散層４０にデータに相当する電圧、例えばデータ“１”のときは５Ｖ、データ“０”のときは０Ｖを印加する。poly-Si層４４は０Ｖ、非線形素子制御電極（Al/TiN/Ti層２９）は５Ｖとする。このとき、非線形素子は導通状態となり、接続部の電位がほぼn型拡散層４０の電位となる。制御電極を０Ｖにすることで書込みが終了する。また、読出し時には、まずn型拡散層４０を０Ｖにプリチャージし、その後フローティング状態にしておく。次いで、poly-Si層４４を３Ｖに、n型拡散層４１を２Ｖにする。接続部の電位が異なるため、データによりドレイン電流が異なる。これにより、データが判別される。
【０１６２】
本実施例における半導体装置の別の駆動方法について説明する。まず、データ消去時には、n型拡散層４０に０Ｖを印加し、非線形素子制御電極（Al/TiN/Ti層２９）に５Ｖを印加することにより、接続部をほぼ０Ｖにする。また、書込み時には、n型拡散層４１を０Ｖとし、n型拡散層４０にデータに相当する電圧、例えばデータ“１”のときは２．５Ｖ、データ“０”のときは０Ｖを印加する。そして、poly-Si層４４には２Ｖを印加する。この際、n型拡散層４０が“１”のときだけドレイン電流が流れ、チャネル領域からホットキャリアが接続部に入り込む。これにより、接続部の電位が変化する。poly-Si層４４を０Ｖにすることで書込みが終了する。読出しは、前述の方法で行う。
【０１６３】
実施例１７
図４５は、本実施例に係る半導体装置の一部回路を示す回路図である。この回路では、行方向に延在するワード線WL1…、プレート線PL1…、制御線EL1…と、これらと直交する方向に延在するビット線BL1…との各交差部分に、図１１に示した非線形素子５４と、容量素子６２と、n型MOSFET６３とを備えた構造の半導体装置が夫々接続される。非線形素子５４の一方の端子と容量素子６２の一方の端子とが、n型MOSFET６３のゲートに共通接続（Ｃ）される。各n型MOSFET６３のソースがビット線BL1…に、ドレイン（Ｄ）がプレート線PL1…に、ゲートが、非線形素子５４を介してビット線BL1…に（Ａ）、及び容量素子６２を介してワード線WL1…に（Ｂ）夫々接続されることで、メモリセルをアレイ状に配置したメモリが構成される。n型MOSFET６３のバックゲート（Ｆ）は、制御線EL1…び接続される。
【０１６４】
次に、上記半導体装置の駆動方法について説明する。保持中は、ワード線WL、制御線ＥＬ、プレート線PLを１．５Ｖにしている。ワード線WL１のワードにデータを書き込むときには、ビット線BLにデータに相当する電圧、例えばデータ“１”のときは３Ｖ、“０”のときは０Ｖを印加し、ワード線WL１の電圧を０Ｖに変化させ、更に３Ｖに変化させ、その後１．５Ｖに戻す。これにより、非線形素子５４に電流が流れ、接続部Ｃがビット線BLに近い電圧になる。n型MOSFET６３の特性は、データ“１”が書き込まれた場合でも、保持中にドレイン電流が１μＡ以下になるようにする。
【０１６５】
データの読出し時には、ビット線BLを１．５Ｖにプリチャージし、その後フローティング状態にする。更に、ワード線WL１を３Ｖに、プレート線PL１を３Ｖに昇圧する。メモリセルに保持されるデータにより接続部Ｃの電位が異なり、n型MOSFET６３のしきい値電圧が変化している。ビット線BLの電圧変化速度がデータによって異なるので、ビット線BLの電位をセンスアンプに入力して読み出した後、或る時間が経過してから参照電圧と比較することで、データを判別することができる。このとき、制御線EL1…も変化させ、出力電流を調整することができる。また、容量素子６２に代えて、非線形素子５４とは特性が異なる別の非線形素子を接続することもできる。非線形素子の特性は、面積や各層の厚さの変更によって異ならせることができる。
【０１６６】
実施例１８
図４６は、本実施例に係る半導体装置の一部回路を示す回路図である。この半導体装置の回路は、図１８に示した非線形素子５５とほぼ同様の非線形素子５６と、p型MOSFET５７とから成る。非線形素子５６の入力が端子Ｃに、出力が端子Ｂに、制御端子が端子Ａに夫々接続される。p型MMOSFET５７のソースが端子Ｂに、ドレインが端子Ｄに、ゲートが端子Ａに夫々接続される。
【０１６７】
上記構成の半導体装置を駆動する場合、まず端子Ｃに０Ｖを、端子Ｄに３Ｖを夫々印加する。この状態で、端子Ａに３Ｖを印加すると、p型MOSFET５７がオフ状態、非線形素子５６が導通状態になり、端子Ｂに、０Ｖに近い電圧が出力される。一方、入力端子Ａに０Ｖを印加すると、p型MOSFET５７がオン状態、非線形素子５６が非導通状態になり、端子Ｂに３Ｖが出力される。これにより、インバータが構成されるが、本実施例では、MOSFETを２つ使用する従来タイプのインバータに比して、小さな面積で実現することができる。
【０１６８】
本発明の第１〜第９実施形態例、及び実施例１〜１８では、第２領域を成す絶縁層４の厚さを、半導体装置の使用電圧条件において流れる電流が半導体装置に対する許容電流以下となるように設定することが望ましい。また、第１領域を成す絶縁層３（又は５）は、半導体装置の使用電圧条件においてトンネル電流が流れる程度の厚さを有することが好ましい。
【０１６９】
また、本発明の第１〜第９実施形態例、及び実施例１〜１８では、第１領域を成す絶縁層３（又は５）の面積値と誘電率値とを乗じた値を絶縁層３（又は５）の厚さ値で除した値が、第２領域を成す絶縁層４の面積値と誘電率値とを乗じた値を絶縁層４の厚さ値で除した値よりも小さいことが望ましい。この場合、電極１又は２に印加した電圧が所定値より低い間は電極１、２間の電流を阻止し、電圧が所定値を超えた際には絶縁層３（又は５）にかかる電圧で絶縁層４のバンドエネルギーを大きく変化させてトンネル電流を流すための好ましい構造を得ることができる。
【０１７０】
以上、本発明をその好適な実施形態例（実施例）に基づいて説明したが、本発明の半導体装置及びその駆動方法は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例（実施例）の構成から種々の修正及び変更を施した半導体装置及びその駆動方法も、本発明の範囲に含まれる。
【０１７１】
【発明の効果】
以上説明したように、本発明の半導体装置及びその駆動方法によると、漏れ電流の発生を抑制しながらも、２つの電極に挟まれた絶縁層をトンネルする電流発生時における電極間への印加電圧を従来に比して低下させ、絶縁層の劣化を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態例における半導体装置を示す断面図である。
【図２】絶縁層の誘電率を示すグラフであり、(a)はエネルギーバンドが各絶縁層内で一様な場合の誘電率を、(b)は不均一な場合の誘電率を夫々示す。
【図３】各電極のエネルギーバンドの関係を示す図であり、(a)は電極１、２が金属の場合、(b)は電極２が半導体の場合である。
【図４】第１実施形態例における半導体装置のエネルギーバンド構造を示す図であり、(a)〜(g)はバンドの変化を段階的に示す。
【図５】本発明の第２実施形態例に係る半導体装置を示す断面図である。
【図６】第２実施形態例における半導体装置のエネルギーバンド構造を示す図であり、(a)〜(g)はバンドの変化を段階的に示す。
【図７】本発明の第３実施形態例に係る半導体装置を示す断面図である。
【図８】本発明の第４実施形態例に係る半導体装置を示す断面図である。
【図９】第４実施形態例に係る半導体装置の変形例を示す断面図である。
【図１０】第４実施形態例に係る半導体装置の別の変形例を示す断面図である。
【図１１】第１及び第２実施形態例に係る半導体装置（非線形素子）を記号化した図である。
【図１２】図１１の非線形素子をMISFETのゲートに接続した構造を記号化した図である。
【図１３】図１２の構造の半導体装置をアレイ状に配列したメモリを示す回路図である。
【図１４】本発明の第５実施形態例に係る半導体装置を示す断面図である。
【図１５】第５実施形態例に係る半導体装置の変形例を示す断面図である。
【図１６】第５実施形態例に係る半導体装置の別の変形例を示す断面図である。
【図１７】本発明の第６実施形態例に係る半導体装置を示す断面図である。
【図１８】第３実施形態例に係る非線形素子を記号化した図である。
【図１９】図１８の非線形素子をMISFETのゲートに接続した構造を記号化した図である。
【図２０】図１９の構造の半導体装置をアレイ状に配列したメモリを示す回路図である。
【図２１】本発明の第７実施形態例に係る半導体装置を示す断面図である。
【図２２】本発明の第８実施形態例に係る半導体装置を示す断面図である。
【図２３】第８実施形態例に係る半導体装置の変形例を示す断面図である。
【図２４】本発明の第９実施形態例に係る半導体装置の回路概要を示す図である。
【図２５】本発明の実施例１に係る半導体装置（非線形素子）を示す断面図である。
【図２６】実施例１の非線形素子をn型MOSFETのゲートに接続してアレイ状に配列した構造のメモリを示す回路図である。
【図２７】図２６の変形例を示す回路図である。
【図２８】本発明の実施例２に係る半導体装置を示す断面図である。
【図２９】本発明の実施例３に係る半導体装置を示す断面図である。
【図３０】本発明の実施例４に係る半導体装置を示す断面図である。
【図３１】本発明の実施例５に係る半導体装置を示す断面図である。
【図３２】本発明の実施例６に係る半導体装置を示し、(a)は(c)におけるA-A線に沿った断面図、(b)は(c)におけるB-B線に沿った断面図、(c)は半導体装置の平面図である。
【図３３】実施例６の非線形素子をn型MOSFETのゲートに接続してアレイ状に配列した構造のメモリを示す回路図である。
【図３４】図３３の変形例を示す回路図である。
【図３５】本発明の実施例７に係る半導体装置を示す断面図である。
【図３６】本発明の実施例８に係る半導体装置を示す断面図である。
【図３７】本発明の実施例９に係る半導体装置を示す断面図である。
【図３８】本発明の実施例１０に係る半導体装置を示す断面図である。
【図３９】本発明の実施例１１に係る半導体装置を示す断面図である。
【図４０】本発明の実施例１２に係る半導体装置を示し、(a)は(c)におけるA-A線に沿った断面図、(b)は(c)におけるB-B線に沿った断面図、(c)は半導体装置の平面図である。
【図４１】本発明の実施例１３に係る半導体装置を示し、(a)は(b)におけるA-A線に沿った断面図、(b)は半導体装置の平面図である。
【図４２】本発明の実施例１４に係る半導体装置を示し、(a)は(c)におけるA-A線に沿った断面図、(b)は(c)におけるB-B線に沿った断面図、(c)は半導体装置の平面図である。
【図４３】本発明の実施例１５に係る半導体装置を示す断面図である。
【図４４】本発明の実施例１６に係る半導体装置を示す断面図である。
【図４５】本発明の実施例１７に係る非線形素子をn型MOSFETのゲートに接続してアレイ状に配列した構造のメモリを示す回路図である。
【図４６】本発明の実施例１８に係る半導体装置を用いた回路を示す図である。
【図４７】従来の半導体装置を示す断面図である。
【図４８】従来の半導体装置を用いた液晶ディスプレイの要部を示し、(a)は一部平面図、(b)は一部断面図である。
【図４９】従来の半導体装置（DRAM）の１つのメモリセルを示す回路図である。
【図５０】従来のMIM構造の要部を示す断面図である。
【図５１】従来のMIM構造によるエネルギーバンドを模式的に示す図であり、(a)、(b)はエネルギーバンドの変化を段階的に示す。
【図５２】一般的なMOSFETを示す断面図である。
【符号の説明】
１、２、６、８：電極
３、４、５、７、９：絶縁層
１０：ゲート絶縁膜
１１：半導体材料
１２：第１拡散層
１３：第２拡散層
【発明の属する技術分野】
本発明は、半導体装置及びその駆動方法に関し、より詳細には、印加電圧と電流との関係が非線形な特性をもつ半導体装置、及び該半導体装置の駆動方法に関する。
【０００２】
【従来の技術】
従来、半導体装置には、電極間に絶縁体を挟み込んだ構造（以下、MIM構造と呼ぶ）や、p型及びn型の各半導体を接合したｐｎ接合ダイオード等が知られている。このような半導体装置は、印加電圧に対し電流を極端に変化させ、或いは、蓄積された電荷を保持することにより半導体メモリを構成する。
【０００３】
従来の半導体装置を図４７〜図５２に示す。まず、図４７を参照して、不揮発性メモリであるEEPROMの断面構造を示すMIM構造の一例を説明する。このEEPROMでは、半導体表面に位置するチャネル領域上に、SiO2又はSiONから成るゲート絶縁膜４２、ポリシリコン(poly-Si)から成るフローティングゲート４３、SiO2から成る絶縁膜５０、及び、ポリシリコンから成るコントロールゲート４４がこの順に積層されている。p型シリコン基板３９表面のゲート絶縁膜４２の下部にチャネル領域、このチャネル領域の両側にn型ソース領域４０及びn型ドレイン領域４１が夫々形成されている。
【０００４】
上記EEPROMのメモリセルへのデータの書き込みは、コントロールゲート４４に電圧を印加しソース４０とドレイン４１との間に電圧を印加し、ドレイン電流を流すことでホットキャリアを発生させ、ゲート絶縁膜４２を通してフローティングゲート４３に電荷を注入することにより行う。一方、メモリセルの記憶内容の消去は、コントロールゲート４４に高い電圧を印加し、フローティングゲート４３内の電荷を、絶縁膜５０をトンネルさせて追い出すことにより行う。消去の状態から書込みを行ったか否かでフローティングゲート４３の電位を変化させる。
【０００５】
データの読出し時には、フローティングゲート４３の電位に応じてEEPROMのしきい値電圧が変化する。このため、n型ソース領域４０とn型ドレイン領域４１との間に電圧を印加した際に流れるドレイン電流を判定することで記憶データを判別することができる。このとき、コントロールゲート４４に電圧を印加する場合としない場合とがある。
【０００６】
図４８は、液晶ディスプレイの要部を示し、(a)は一部平面図、(b)は一部断面図である。液晶ディスプレイは、相互に対向する下部ガラス板１０４ａと上部ガラス板１０４ｂとを有し、下部ガラス板１０４ａ上に、画素電極１０９と、ワード線を成す第１金属層１０５とを有する。第１金属層１０５の画素電極１０９に対応する各突出部分１０５ａの周囲には、酸化タンタルから成る絶縁層１０６が形成され、絶縁層１０６上には、画素電極１０９に接続される第２金属層１０７が形成される。第１金属層１０５、絶縁層１０６及び第２金属層１０７によりMIM構造が形成される。上部ガラス板１０４ｂ上には、第１金属層１０５と直交する方向に延在するITO(Indium Tin Oxide)から成るデータ線１０８が形成される。上部ガラス板１０４ｂと下部ガラス板１０４ａとの間には液晶が充填される。
【０００７】
データ線１０８とワード線（１０５）との間に電圧が印加されることにより、ワード線（１０５）から絶縁層１０６を通して電荷が画素電極１０９に流れ込む。電圧の印加を停止した後も、データ線１０８と画素電極１０９との間には電界が存在し、電界強度に対応して液晶の傾きが変化することで光透過率が変わる。画素毎の光透過率の相違によって画像が表示される。
【０００８】
次に、ｐｎ接合を用いた半導体装置の一例を説明する。図４９は、DRAM(Dynamic Random Access Memory)の１つのメモリセルを示す回路図である。このメモリセルは、１つの容量素子１１１と、１つのn型MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)１１０とを有する。スイッチとしてのMOSFET１１０では、ゲートがワード線WLに、ドレインが容量素子１１１の一方の端子に、ソースがビット線BLに夫々接続される。容量素子１１１の他方の端子は、プレート線PLに接続される。
【０００９】
上記構造のメモリセルにデータを書き込む場合には、ワード線WLに電圧を印加してMOSFET１１０をオン状態にし、ビット線BLにデータ電圧、例えばデータ“１”なら３Ｖを、“０”なら０Ｖを印加することで、データに対応する電位を容量素子１１１に充電し、次いで、MOSFET１１０をオフ状態にすることで、容量素子１１１内の電荷を保持する。
【００１０】
一方、データの読出し時には、ビット線BLを０Ｖにプリチャージしてからフローティング状態にし、更にワード線WLに電圧を印加してMOSFET１１０をオン状態とすることで、容量素子１１１に蓄えられていた電荷がビット線BLに流れ出す。このとき、容量素子１１１の電荷量に対応してビット線BLの電位が決まるので、センスアンプを用いてこの電位を参照電位と比較することでデータを判別する。
【００１１】
【発明が解決しようとする課題】
図４８に示した従来のMIM構造では、電流を流すために大きな印加電圧が必要となるので、大きなエネルギーを持つ電荷によって絶縁層１０６の劣化が早まるという問題が生じることがあった。この問題について以下に説明する。
【００１２】
図５０は、上記従来のMIM構造の要部を示す断面図である。このMIM構造では、半導体基板（図示せず）上に、第１の金属層（電極）１０１と絶縁層１０３と第２の金属層（電極）１０２とがこの順に積層される。図５１は、従来のMIM構造によるエネルギーバンドを模式的に示す図であり、(a)、(b)はエネルギーバンドの変化を段階的に示す。このMIM構造で、双方の電極（１０１、１０２）への印加電圧が所定値より低い間は、絶縁層１０３に阻止されて電流は流れない。一方、印加電圧が所定値を超えると、図５１(a)に示すように、絶縁層１０３のエネルギーバンドが略三角状に変化し、バリアが薄くなった部分から電荷がトンネルし始める。このようなエネルギーバンドの変形には高い電圧が必要で、大きなエネルギーを持つ電荷が絶縁層１０３をトンネルするため、絶縁層１０３の劣化が促進されることになる。
【００１３】
ここで、絶縁層１０３を薄くすると、より低い電圧でエネルギーバンドを変形させることができるが、薄すぎると、図５１(b)に示すように、漏れ電流（リーク電流）が大きくなるため、薄膜化には限界がある。このような絶縁層１０３の劣化があるため、図４７に示した構造を用いたEEPROMでは、使用時のデータ消去やデータ書込みの繰返し回数を制限する必要があった。
【００１４】
一方、ｐｎ接合を用いた前記従来の半導体装置（図４９）では、逆方向の漏れ電流が大きく、長期間、例えば１０年程度のデータ保持は不可能であるという問題があった。図５２に一般的なMOSFETの断面図を示す。このMOSFETでは、p型シリコン基板３９の表面に素子分離用のSiO2１９が形成され、素子領域上にゲート絶縁膜４２とゲート４４とが積層されてゲート構造が構成される。また、ゲート絶縁膜４２の下部に位置するチャネル領域の両側にはn型ソース拡散層４０とn型ドレイン拡散層４１とが形成される。
【００１５】
上記構造のMOSFETでは、p型シリコン基板３９が０Ｖ、ゲート４４が０Ｖとされるとチャネル領域がオフ状態となり、ソース４０とドレイン４１間に電流が流れない。図４９に示した容量素子１１１がドレイン４１に接続されるとすると、p型シリコン基板３９との間にｐｎ逆接合が形成される。ｐｎ逆接合では熱励起による電流が流れるので、容量素子１１１に蓄えられた電荷がドレイン４１からp型シリコン基板３９にリークする。このためDRAMでは、一定時間おきにデータを書込み直すリフレッシュを施すことが必要であり、リフレッシュ無しではデータを長期間保持することは不可能であり、電源をオフしてもデータを保持する不揮発性メモリとしては使用できない。
【００１６】
本発明は、上記に鑑み、漏れ電流の発生を抑制しながらも、２つの電極に挟まれた絶縁層をトンネルする電流発生時における電極間への印加電圧を従来に比して低下させ、絶縁層の劣化を抑制することができる半導体装置、及び該半導体装置の駆動方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置は、絶縁体と、該絶縁体を挟む少なくとも２つの電極とを備え、前記絶縁体は、前記電極の一方に隣接する第１領域と該第１領域よりも誘電率が高い第２領域とを有する非線形素子と、MISFET又はMOSFETと、容量素子とからなり、前記MISFET又はMOSFETのゲート電極と前記容量素子の一方の電極と前記非線形素子の一方の電極とが接続された記憶セルが複数アレイ状に配置され、ある方向に延在する複数の第１の配線がそれぞれ複数の前記記憶セルの前記容量素子のもう一方の電極に共通して接続され、前記第１の配線とは別方向に延在する複数の第２の配線がそれぞれ複数の前記記憶セルの前記非線形素子のもう一方の電極に共通して接続され、前記MISFET又はMOSFETのソース・ドレインにそれぞれ配線が接続されていることを特徴とする。
【００１８】
本発明の半導体装置では、少なくとも２つの電極間に、或る誘電率を有する第１領域と該第１領域よりも誘電率が高い第２領域とを備える。つまり、誘電率が高く漏れ電流が小さい第２領域と、比較的トンネル電流が流れ易い第１領域とを備えるので、電極に電圧を印加した際に、印加電圧が所定値より低い間は第１及び第２領域が電極間の電流を阻止して殆ど流さない。更に、電極への電圧が所定値を超えると、誘電率が低い第１領域に電圧がかかって第１領域のエネルギーバンドが低下する。つまり、第１領域が第２領域のバンドエネルギーを大きく変化させるので、第２領域の伝導帯が他方の電極の伝導帯より低下し、電圧と電流との非線形性が大きくなる。これにより、例えば電子が他方の電極から第２領域に流れ込み、更に第１領域をトンネルして一方の電極に流れ込む。従って、本半導体装置をメモりに用いた場合、漏れ電流を抑制して蓄積電荷を長時間保持し、また、書込み等の駆動時には従来技術に比して電荷のエネルギーが小さい状態で第１領域に電子が流れ、第１領域の劣化が極めて小さい構造を得ることができる。
【００１９】
ここで、前記第２領域が前記電極の他方に隣接することが好ましい。また、前記絶縁体が、前記電極の他方に隣接する前記第２領域よりも誘電率が低い第３領域を有することも好ましい態様である。これにより、電極に対する印加電圧が所定値より低い間は電極間の電流を阻止し、印加電圧が所定値を超えた際に電極間に電流を流すより良好な非線形特性が得られる。
【００２０】
更に、前記各領域が夫々１つの層を形成することが好ましい。この場合、製造プロセスが簡単になるという効果が得られる。
【００２１】
更に、前記第２領域の伝導帯のエネルギー位置（レベル）が、前記電極の各伝導帯のエネルギー位置よりも高いことが好ましい。この場合、印加電圧が０Ｖに近い状態で電極間に電子が流れる現象を抑制しリーク電流を小さくできるという効果が得られる。
【００２２】
また、前記電極の少なくとも１つが導電体又は半導体で構成され、前記電極が半導体から成る場合に前記第２領域の価電子帯のエネルギー位置が、前記半導体から成る電極の価電子帯のエネルギー位置よりも低いことも好ましい態様である。この場合、印加電圧が０Ｖに近い状態で電極間に正孔が流れる現象を抑制しリーク電流を小さくできるという効果が得られる。
【００２３】
更に、前記第２領域をなす層が、使用電圧条件において流れる電流が装置に対する許容電流以下となる厚さを有することが好ましい。この場合、前記半導体装置を流れる電流が装置の許容電流以下になるという効果が得られる。
【００２４】
更に、前記第１領域をなす層が、使用電圧条件においてトンネル電流が流れる厚さを有することが好ましい。この場合、使用電圧印加時に前記第１領域に電流が流れ、前記第２領域により電流が制御できるという効果が得られる。
【００２５】
また、前記第２領域をなす層が、前記第１領域をなす層よりも厚いことも好ましい態様である。この場合、電圧が所定値より低い間、第２領域が電極間の電流をより効果的に阻止することができる。
【００２６】
具体的には、第１領域をなす層の厚さを０．２nm以上３nm以下、第２領域をなす層の厚さを４nm以上２０nm以下に設定することができる。この場合、異なるエネルギーバンドを有し特性が異なる非線形素子を容易に得ることができる。
【００２７】
更に、前記第１領域の面積値と誘電率値とを乗じた値を前記第１領域の厚さ値で除した値が、前記第２領域の面積値と誘電率値とを乗じた値を前記第２領域の厚さ値で除した値よりも小さいことが好ましい。この場合、電極に印加した電圧が所定値より低い間は電極間の電流を阻止し、電圧が所定値を超えた際には第１領域にかかる電圧で第２の誘電率層のバンドエネルギーを大きく変化させてトンネル電流を流すための好ましい構造が得られる。
【００２８】
前記第１領域を、酸化ベリリウム、酸化セレン、窒化シリコン、酸化シリコン、又は、酸窒化シリコンで構成することができる。また、前記第２領域を、酸化ストロンチウム、酸化カルシウム、酸化ジルコン、酸化マグネシウム、酸化アルミニウム、酸化タンタル、酸化チタン、又は、窒化アルミニウムで構成することができる。
【００２９】
また、前記第１及び第２領域をなす層の側面の少なくとも一方に側面絶縁層を更に備え、該側面絶縁層上に側面電極が形成されることが好ましい。この場合、側面電極により第１及び第２領域間の電流を制御でき、スイッチとして利用できると共に、より低い電圧の印加で電流制御が実行できるという効果が得られる。
【００３０】
或いは、上記に代えて、前記第１、第２及び第３領域をなす層の側面の少なくとも一方に側面絶縁層を更に備え、該側面絶縁層上に側面電極が形成されることも好ましい態様である。この場合、側面電極により第１、第２及び第３領域間の電流を制御でき、スイッチとして利用できると共に、より低い電圧の印加で電流制御が実行できるという効果が得られる。
【００３１】
更に、前記側面絶縁層が、前記第１領域をなす層よりも厚いことが好ましい。この場合、前記側面絶縁層から前記側面電極に流れる漏れ電流を前記第１の領域に流れる電流より小さくできるという効果が得られる。
【００３２】
本発明の半導体装置の駆動方法は、前記半導体装置を駆動する駆動方法であって、
前記側面電極の電位を制御して前記電極の相互間における伝導率を制御することを特徴とする。
【００３３】
本発明の半導体装置の駆動方法によると、側面電極により絶縁層間の電流を制御するスイッチとして利用できると共に、より低い電圧の印加で電流制御が実行できるという効果が得られる。
【００３４】
本発明の半導体装置の駆動方法は、前記半導体装置を駆動する駆動方法であって、
前記電極の内の１つを一時的に若しくは常時にわたってフローティング状態又は高抵抗状態に維持して前記電極の蓄積電荷量を制御することを特徴とする。
【００３５】
本発明の半導体装置の駆動方法では、半導体装置をマトリックス状に配列したメモリとして用いる際に、電極の１つを一時的に若しくは常時にわたってフローティング状態又は高抵抗状態に維持することによって、前記電極の蓄積電荷量を制御することができる。
【００３６】
本発明の半導体装置は、半導体材料と、該半導体材料上に形成されたゲート構造体と、該ゲート構造体に対向する前記半導体材料の表面に形成された拡散層と、前記ゲート構造体に形成され前記半導体材料に接するゲート絶縁膜とを備え、前記ゲート構造体が、前記記載の半導体装置で構成されることを特徴とする。
【００３７】
本発明の半導体装置では、ゲート構造体を成す半導体装置をマトリックス状に配列して所定の配線を施すことで、漏れ電流の発生が少なくデータの保持が良好、且つ、従来に比して低い印加電圧で書込み等の処理を実行できるメモリを得ることができる。
【００３８】
本発明の半導体装置は、半導体材料と、該半導体材料上に形成されたゲート構造体と、該ゲート構造体に対向する前記半導体材料の表面に形成された拡散層と、前記ゲート構造体に形成され前記半導体材料に接するゲート絶縁膜とを備え、前記記載の半導体装置が、前記半導体材料の一部を前記電極の１つとして含んで前記ゲート構造体を成すことを特徴とする。
【００３９】
本発明の半導体装置では、ゲート構造体を成す半導体装置をマトリックス状に配列して所定の配線を施すことで、漏れ電流の発生が少なくデータの保持が良好、且つ、従来に比して低い印加電圧で書込み等の処理を実行できるメモリを得ることができる。
【００４０】
また、前記半導体装置２つ（第１の半導体装置と第２の半導体装置）とMISFET又はMOSFETとを備え、第１の半導体装置の前記電極と第２の半導体装置の前記電極とMISFET又はMOSFETのゲート電極とを相互に接続し、前記第１及び第２の半導体装置は、相互に異なる印加電圧と流れる電流の関係の特性を有することを特徴とする。この場合、前記第１の半導体装置と前記第２の半導体装置との間に電圧を印加することで前記第１と第２の半導体装置に効果的に電圧を印加できるという効果が得られる。
【００４１】
或いは、上記に代えて、MISFET又はMOSFETのゲート電極に前記電極が接続された請求項１〜１５の何れかに記載の半導体装置と、前記ゲート電極に一方の端子が共通接続された容量素子とを備えることも好ましい態様である。この場合、前記半導体装置と前記容量素子との間に電圧を印加することで前記半導体装置に効果的に電圧を印加できるという効果が得られる。
【００４２】
また、前記ゲート電極に接続された半導体装置がマトリックス状に配列されることも好ましい態様である。これにより、漏れ電流の発生が少なくデータの保持が良好で、従来に比して低い印加電圧で書込み等の処理を実行できるメモリを得ることができる。
【００４３】
更に、前記半導体装置によって論理回路を構成すると、例えばトランジスタに代えて、非線形素子としての本半導体装置を用いることになり、従って、通常のトランジスタを備えた論理回路に比して面積を削減したより高い集積度の回路を得ることができる。
【００４４】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて本発明を更に詳細に説明する。図１は、本発明の第１実施形態例における半導体装置の要部構成を示す断面図である。この半導体装置は、半導体基板上に順次に形成された電極１、絶縁層３（第１領域）、絶縁層４（第２領域）、絶縁層５（第３領域）、及び電極２を有する。つまり、順次に積層された絶縁層３〜５が、相互に対向する電極１、２で挟み込まれている。
【００４５】
電極１は絶縁層３に、電極２は絶縁層５に夫々接している。絶縁層３及び絶縁層５は、夫々が単体膜の状態で電極（図示せず）に挟み込まれた状態で電圧が印加されるとトンネル電流が流れる厚さに設定される。各絶縁層は絶縁体で構成され、電極は、導電性を有する金属、化合物、又は半導体で構成される。
【００４６】
図２は絶縁層の誘電率を示すグラフであり、(a)はエネルギーバンドが各絶縁層内で一様な場合の誘電率を、(b)は不均一な場合の誘電率を夫々示す。絶縁層４の誘電率は、絶縁層３、５のいずれの誘電率よりも高い。ここで、図２(a)に示すように各絶縁層内で誘電率が一様である必要は必ずしもなく、図２(b)に示すように不均一であってもよい。また、絶縁層４の全面が高誘電率である必要はなく、一部の領域が高誘電率を有すればよい。
【００４７】
図３は、各電極のエネルギーバンドの関係を示す図であり、(a)は電極１、２の双方が金属の場合、(b)は電極２が半導体の場合である。図３(a)に示すように、絶縁層４の伝導帯の位置は電極１及び２における伝導帯の位置よりも高く、且つ、絶縁層４の価電子帯の位置は電極１及び２における価電子帯の位置より低い。この場合も、誘電率の場合と同様に、エネルギーバンドが各絶縁層毎に一定である必要はない。
【００４８】
次に、本実施形態例における半導体装置の駆動について説明する。図４(a)〜(g)にエネルギーバンド構造を示す。図４(a)のエネルギーバンド構造において、電極２に対して電極１が正となる電圧を印加した場合、電圧が小さいときは図４(b)に示すように、絶縁層３、４、５から成る絶縁層により、電流は殆ど流れない。電極１の電圧を大きくしていくと、誘電率が低い絶縁層３及び５に電圧がかかることにより、絶縁層４のバンドが下がる。
【００４９】
図４(c)に示すように、絶縁層４の伝導帯が電極２の伝導帯より低くなると、電子が電極２から絶縁層５をトンネルして絶縁層４に流れ込み、更に絶縁層３をトンネルして電極１に流れ込むようになる。この場合、従来の技術に比して電荷のエネルギーが小さい状態で、絶縁層３を電子が流れるので、第１絶縁層３、第３絶縁層５の劣化は従来の技術よりも極めて少ない。絶縁層４のエネルギーバンドの変化は、絶縁層３及び絶縁層５の部分の容量値が絶縁層４の部分の容量値より小さいほど大きくなる。
【００５０】
電極１が半導体であった場合に価電子帯が存在するが、伝導帯の場合と同様に、絶縁層４の価電子帯が図４(d)のように電極１の価電子帯より高くなると、正孔が電極１から絶縁層３をトンネルして絶縁層４に流れ込み、更に絶縁層５をトンネルして電極２へ流れるようになる。電子又は正孔のいずれかが流れる状態になると電流が流れる。一方、電圧の極性を変えると、図４(e)に示すように、電圧が小さい間は前述と同様に、電流は殆ど流れない。電極２の電圧を上昇させていくと、絶縁層４よりも誘電率が低い絶縁層３及び５に電圧がかかることにより、絶縁層４のバンドが下がる。
【００５１】
図４(f)に示すように、絶縁層４の伝導帯が電極１の伝導帯よりも低くなると、電子が電極１から絶縁層３をトンネルして絶縁層４に流れ込み、更に絶縁層５をトンネルして電極２に流れ込む。電極２が半導体であった場合に価電子帯が存在するが、伝導帯の場合と同様、絶縁層４の価電子帯が図４(g)のように電極２の価電子帯よりも高くなると、正孔が電極２から絶縁層５をトンネルして絶縁層４に流れ込み、更に絶縁層３をトンネルして電極１へ流れることになる。
【００５２】
本実施形態例における半導体装置では、電圧が低いときの漏れ電流を極めて小さくし、電圧が高いときには電流を流すという非線形特性を示す。従って、本半導体装置を非線形素子として用れば、漏れ電流が殆どない状態を実現できるという作用効果が得られる。
【００５３】
次に、本発明の第２実施形態例について説明する。図５は、本実施形態例に係る半導体装置（非線形素子）の要部構成を示す断面図である。この半導体装置は、半導体基板上に順次に積層された電極１、絶縁層４、絶縁層５及び電極２を有するが、第１実施形態例における絶縁層３（図１）は有しない。
【００５４】
電極１及び２は、絶縁層４及び５を挟み込んだ状態で対向して配置される。電極１は絶縁層４に、電極は絶縁層５に夫々接する。絶縁層５は、この単体膜を電極で挟み込んだ状態で電圧を印加した場合にトンネル電流が流れる程度の厚さに形成される。
【００５５】
また、絶縁層４の伝導帯の位置は、電極１、２の伝導帯の位置よりも高く、絶縁層４の価電子帯の位置は、電極１、２の双方の価電子帯の位置よりも低い。更に、絶縁層４の誘電率は絶縁層５の誘電率よりも高い。各絶縁層４、５内で誘電率が一様である必要はなく、エネルギーバンドも各層内で一定である必要はない。また、絶縁層４は、全面が高誘電率を有する必要はなく、一部の領域が高誘電率を有すればよい。
【００５６】
次に、本実施形態例に係る半導体装置の駆動について説明する。図６はエネルギーバンド構造を示す図であり、(a)〜(g)はエネルギーバンドの変化を段階的に示す。図６(a)に示すように、電極１の伝導帯が電極２の伝導帯より低い状態において、電極２に対し電極１が正となる電圧を印加する。このとき、印加電圧が低ければ、図６(b)に示すように、絶縁層４及び５から成る絶縁層で阻止されて、電流は殆ど流れない。電極１の電圧を高めていくと、誘電率の低い絶縁層５に電圧がかかり始め、絶縁層４のバンドが下がる。
【００５７】
図６(c)に示すように、絶縁層４の伝導帯が電極２の伝導帯よりも低くなると、電子が電極２から絶縁層５をトンネルして絶縁層４に流れ込み、更に電極１に流れ込む。電極１が半導体であった場合に価電子帯が存在するが、絶縁層４の価電子帯と電極１の価電子帯との間にバリアが形成されるため、正孔は殆ど流れない。ただし、印加電圧がより高く、図６(d)に示すように、絶縁層４のエネルギーバンドが斜めになってトンネルできる程度までバリアが薄くなると、正孔も流れるようになる。電子又は正孔のいずれかが移動する状態になると電流が流れる。
【００５８】
一方、印加電圧の極性を変えると、図６(e)に示すように、電圧が低い間は、前述と同様に電流は殆ど流れない。電極２の電圧を上昇させていくと、誘電率の低い絶縁層５に電圧がかかるが、絶縁層４のバンドは余り変化しない。このとき、絶縁層４及び電極１の双方の伝導帯の間にバリアが形成されるため、電子は殆ど流れない。ただし、印加電圧がより高く、図６(f)に示すように、絶縁層４のエネルギーバンドが斜めになってトンネルできる程度までバリアが薄くなると、電子が流れることになる。電極２が半導体であった場合に価電子帯が存在するが、図６(g)に示すように、絶縁層４の価電子帯が電極２の価電子帯よりも高くなると、正孔が電極２から絶縁層５をトンネルして絶縁層４に流れ込み、更に電極１に流れ込むことになる。
【００５９】
本実施形態例に係る半導体装置では、絶縁層が２層で足りるため、第１実施形態例に比してプロセスが容易になるという効果が得られる。
【００６０】
次に、本発明の第３実施形態例について説明する。図７は、本実施形態例に係る半導体装置の要部構成を示す断面図である。この半導体装置では、第１実施形態例における半導体構造の一方の側面に、絶縁層７及び電極６がこの順に形成され、他方の側面に、絶縁層９及び電極８がこの順に形成される。
【００６１】
次に、本実施形態例に係る半導体装置の駆動について説明する。電極６と、第１及び電極１、２との間に電圧を印加することにより、絶縁層３、５、７の各エネルギーバンドを傾斜させることができる。これにより、絶縁層４のエネルギーバンドが上昇又は下降する。
【００６２】
本実施形態例における構造では、第１実施形態例における電極１、２による絶縁層４のエネルギーバンド制御に加えて、電極６により更に良好に制御できるという効果が得られる。電極８に電極６と同じ電圧を印加すると、電極６側の側面のエネルギーバンド制御も加わって、電極１、２間に流れる電流が増加する。
【００６３】
また、電極８及び１、又は、電極８及び２を相互に接続することで、電極６、８間にも電界を発生させ、エネルギーバンドの変化を大きくすることもできる。絶縁層９及び電極８がない場合でも、エネルギーバンド制御は可能である。本実施形態例における電極６及び８、絶縁層７及び９を第２実施形態例の半導体構造に設けることも可能である。
【００６４】
次に、本発明の第４実施形態例について説明する。図８は、本実施形態例に係る半導体装置の要部構成を示す断面図である。この半導体装置は、半導体材料１１上に順次に形成されたゲート絶縁膜１０、電極１、絶縁層３、４、５及び電極２を有する。半導体材料１１の表面には、ゲート絶縁膜１０を含む所望形状に加工されたゲート構造体が設けられ、ゲート絶縁膜１０下部のチャネル領域の両側には、第１及び第２拡散層１２、１３が夫々形成される。ゲート構造体は、第１実施形態例における電極１、絶縁層３、４、５及び電極２の積層構造にゲート絶縁膜１０を加えたものである。
【００６５】
半導体材料１１がp型であれば第１及び第２拡散層１２、１３をn型に、半導体材料１１がn型であれば第１及び第２拡散層１２、１３をp型にする。また、半導体材料１１の形態は、それ自体が基板を成す場合と、別の基板上に設けられた場合とがある。第１及び第２拡散層１２、１３は、半導体材料１１の表面だけでなく、半導体材料１１の裏面にまで到達している場合もある。
【００６６】
次に、本実施形態例における半導体装置の駆動について説明する。本半導体装置は、電極１がフローティング状態になっており、ここに電荷を蓄えることでメモリとして機能する。まず、データ消去時には、半導体材料１１及び第１拡散層１２の少なくとも一方に、電極２よりも高い電圧VEを印加し、電極１内の電荷を電極２側に追い出す。更に、半導体材料１１及び／又は第１拡散層１２の電圧を電極２と同程度に戻すことで、電極１に電荷が殆どない状態にする。これにより、データは消去される。
【００６７】
また、データ書込み時には、データに相当する電圧VDを第２拡散層１３に印加し、電極２に書込み電圧VWを与える。これにより、第２拡散層１３と第１拡散層１２との間に電流が流れ、チャネル領域でホットキャリアが発生し、ゲート絶縁膜１０を抜けて電極１に電荷が飛び込む。電荷の量は電圧VD及びVWに依存し、データ値に応じて異なる。更に、データ読出し時には、電極１内の電荷量がデータに応じて異なり、第１及び第２拡散層１２、１３間の抵抗が変化している。このため、第１拡散層１２に電圧VRを印加し、第１拡散層１２に流れる電流量の違いからデータを判別する。また、第１拡散層１２に電圧VRを印加し、第２拡散層１３に流れる電流の違いからデータを判別することもできる。この際に、電極２及び半導体材料１１の少なくとも一方に読出し電圧VGRを印加してもよい。
【００６８】
次に、別の駆動方法について述べる。まず、データ消去時には、半導体材料１１及び第１拡散層１２の少なくとも一方に、電極２よりも低い電圧VEを印加し、電極２から電極１に電荷を蓄積する。更に、半導体材料１１及び／又は第１拡散層１２の電圧を電極２と同程度に戻すことにより、電極１に電荷が蓄積された状態にする。これにより、データが消去される。また、データの書込み時には、半導体材料１１及び第２拡散層１３のいずれか一方に、データに相当する電圧VDを印加する。電圧VDが高い場合には、電極１に蓄積された電荷が電極１に流れ出るため、電極１の電荷量が減少する。電圧VDが低い場合には、電極１内の電荷は変化しない。電極１の電荷量は、データに対応して異なる量になる。データの読出し時の手法は、前述と同様である。
【００６９】
更に別の駆動方法について述べる。まず、データ消去時には、半導体材料１１及び第１拡散層１２の少なくとも一方に、電極２よりも高い電圧VEを印加し、電極１に蓄積された電荷を電極２側に追い出す。半導体材料１１及び／又は第１拡散層１２の電圧を電極２と同程度に戻すことで、電極１に電荷が殆どない状態にする。これにより、データが消去される。また、データ書込み時には、データに相当する電圧VDを電極２に印加する。印加電圧VDが高い場合には、電極２から電極１側に電流が流れる。印加電圧VDが低い場合には、電極１内の電荷は変化しない。これにより、電極１の電荷量がデータに応じて異なる量となる。データの読出し時の手法は、前述と同様である。
【００７０】
本実施形態例では、データの書込み時に電極１をフローティング状態にしたが、一時的に若しくは常時にわたってフローティング状態に維持することで、電極１の蓄積電荷量を制御することができる。或いは、フローティング状態に代えて、高抵抗状態に維持することによっても同様に駆動することができる。
【００７１】
本実施形態例に係る半導体装置は、絶縁層３を除くことで図９に示す構成が得られ、また、絶縁層５を除くことで図１０に示す構成が得られる。これらの場合にも、駆動方法は第４実施形態例と同様であり、得られる効果も同様である。
【００７２】
また、第１及び第２実施形態例における半導体装置（非線形素子）を図１１の記号で表す場合、同図の非線形素子５４の一方の端子とMISFET(Metal-Insulator-semiconductor Field Effect Transistor)１４のゲートとを接続すると、図１２に示す構造の半導体装置が得られる。この構造によっても、前述と同様の作用効果が得られる。
【００７３】
図１３に示すように、行方向に延在するワード線WL1…、プレート線PL1…、制御線EL1…と、これらと直交する方向に延在するビット線BL1…との各交差部分に図１２の半導体装置をアレイ状（マトリックス状）に配列し、各MISFET１４のソースをビット線BL1…に、ドレインをプレート線PL1…に、ゲートを、対応する非線形素子５４を介してワード線WL1…に、バックゲートを制御線EL1…に夫々接続することで、メモリを構成する。
【００７４】
また、図１３に示すアレイ状に配列された半導体装置が図８〜図１０に示すような構造の場合、この半導体装置は、半導体材料１１と、半導体材料１１の表面に形成されたゲート構造体（電極１、２、絶縁層３〜５）と、ゲート構造体に対向する半導体材料１１表面に形成された拡散層（チャネル領域）と、ゲート構造体に形成され半導体材料１１に接するゲート絶縁膜１０とを備える。この構造により、ゲート構造体を成す半導体装置をアレイ状に配列して所定の配線を施すことで、漏れ電流の発生が少なくデータの保持が良好で、従来に比して低い印加電圧で書込み等の処理を実行できるメモリが得られる。
【００７５】
次に、本発明の第５実施形態例について説明する。図１４は、本実施形態例に係る半導体装置の要部構成を示す断面図である。この半導体装置は、半導体材料１１上に順次に積層された絶縁層３、４、５、電極２、絶縁層１５、及び電極１６を有する。半導体材料１１の表面には、絶縁層３を含む所望形状に加工されたゲート構造体が設けられ、絶縁層３下部のチャネル領域の両側に第１及び第２拡散層１２、１３が夫々形成される。
【００７６】
ゲート構造体は、半導体材料１１上に順次に積層された絶縁層３〜５及び電極２を有する、電極１として半導体材料１１を備えた第１実施形態例とほぼ同様の構造と、電極２上に絶縁層１５及び電極１６をこの順に積層した構造とを備える。第１及び第２拡散層１２、１３と半導体材料１１との導電型の関係、半導体材料１１の形態、並びに、第１及び第２拡散層１２、１３の形態は、第４実施形態例と同様である。
【００７７】
次に、本実施形態例における半導体装置の駆動について説明する。図１４において電極２がフローティング状態になっているとき、電極２に電荷を蓄えることでメモリとして機能する。まず、データ消去時には、電極１６に、半導体材料１１及び第１拡散層１２の少なくとも一方よりも高い電圧VEを印加して、電極２の電荷を半導体材料１１側に追い出す。更に、電極１６の電圧を元に戻すことにより、電極２に電荷が殆どない状態にする。これにより、データが消去される。
【００７８】
また、データ書込み時には、半導体材料１１及び第２拡散層１３の少なくとも一方に、データに相当する電圧VDを印加し、電極１６に書込み電圧VWを印加する。電圧VDが高い場合に、半導体材料１１から電極２に電流が流れ込む。電圧VDが低い場合には電流は流れない。また、電圧VWが印加されない間は書込みができないように、電圧VD、VWのレベルを設定する。電極２内の電荷量は、電圧VDに依存し、データにより異なる。更に、データ読出し時には、データに応じて電極２内の電荷量が異なり、第１及び第２拡散層１２、１３間の抵抗が変化しているので、第１拡散層１２に電圧VRを印加し該第１拡散層１２に流れる電流量の違いからデータを判別することができる。一方、第１拡散層１２に電圧VRを印加し、第２拡散層１３に流れる電流の違いからデータを判別することもできる。この際に、電極１６及び半導体材料１１の少なくとも一方に読出し電圧VGRを印加してもよい。
【００７９】
別の駆動方法について述べる。この駆動方法では、データの消去を前述と同様に行うため、データの書込みから説明する。データ書込み時には、第２拡散層１３に、データに相当する電圧VDを印加し、電極１６に書込み電圧VWを印加する。これにより、第１及び第２拡散層１２、１３間に電流が流れチャネル領域でホットキャリアが発生し、電荷が絶縁層３〜５を通して電極２に飛び込む。この電荷量は電圧VDに依存し、データに応じた量となる。データの読出しは、前述の手法と同様である。
【００８０】
本実施形態例に係る半導体装置は、絶縁層３を除くことで図１５に示す構成が得られ、また、絶縁層５を除くことで図１６に示す構成が得られる。これらの場合にも、駆動方法は第５実施形態例と同様であり、得られる効果も同様である。
【００８１】
次に、本発明の第６実施形態例について説明する。図１７は、本実施形態例に係る半導体装置の要部構成を示す断面図である。この半導体装置は、半導体材料１１上に順次に積層されたゲート絶縁膜１０、電極１、絶縁層３、４、５、及び電極２を有する。ゲート絶縁膜１０下部のチャネル領域の両側には、第１及び第２拡散層１２、１３が夫々形成される。
【００８２】
ゲート構造体は、電極１、絶縁層３、４、５及び電極２をこの順に積層した第１実施形態例の構造と、ゲート絶縁膜１０とを合わせた構造を有する。ゲート構造体の一方の側面には絶縁層７を挟んで電極６が、他方の側面には絶縁層９を挟んで電極８が夫々形成される。第１及び第２拡散層１２、１３と半導体材料１１との導電型の関係、半導体材料１１の形態、並びに、第１及び第２拡散層１２、１３の形態は、第４実施形態例と同様である。
【００８３】
次に、本実施形態例における半導体装置の駆動を説明する。図１７において電極１がフローティング状態になっているとき、電極１に電荷を蓄えることでメモリとして機能する。まず、データ消去時には、電極６及び８に電圧を印加することで絶縁層４のエネルギーバンドが下降して導通状態になり、これにより、電極１が電極２と同程度の電圧になる。このとき、半導体材料１１及び第１拡散層１２の少なくとも一方に電圧を印加してもよい。電極６、８では、印加電圧が相互に異なっていてもよい。これにより、データが消去される。
【００８４】
また、データ書込み時には、第２拡散層１３にデータに相当する電圧VDを、電極２に書込み電圧VWを夫々印加する。これにより、第１及び第２拡散層１２、１３間に電流が流れチャネル領域でホットキャリアが発生し、電荷がゲート絶縁膜１０を通して電極１に飛び込む。この電荷の量は電圧VDに依存し、データにより異なる。更に、データ読出し時には、データに応じて電極１内の電荷量が異なり、第１及び第２拡散層１２、１３間の抵抗が変化しているので、第１拡散層１２に電圧VRを印加し流れる電流量の違いからデータを判別する。また、第１拡散層１２に電圧VRを印加し、第２拡散層１３に流れる電流の違いからデータを判別することもできる。このとき、電極２、半導体材料１１、電極６、８の少なくとも１つに読出し電圧VGRを印加することができる。
【００８５】
別の駆動方法について述べる。まず、データ消去時には、半導体材料１１及び第１拡散層１２の少なくとも一方が電極２よりも低くなるように電圧VEを印加し、電極６及び８に電圧を印加し、電極２から電極１側に電荷を注入する。更に、電極６及び８の電圧を戻すことで、電極１内の電荷を保持する。これにより、データが消去される。また、データ書込み時には、半導体材料１１及び第２拡散層１３の少なくとも一方に、データに相当する電圧VDを印加する。電圧VDが大きい場合、電極１に蓄積された電荷が電極２側に流れ出るため、電極１の電荷量が減少する。電圧VDが小さい場合、電極１内の電荷は変化せず、データに応じた電荷量になる。このとき、電極２の電位を変化させる場合もある。データの読出しは前述の方法と同様である。
【００８６】
別の駆動方法について述べる。この駆動方法ではデータの消去は必要ない。まず、データ書込みについて述べる。この場合、データに相当する電圧VDを電極２に印加し、更に、電極６及び８に電圧を印加することで、電極１を電極２と同程度の電圧にする。これにより、電極１がデータに応じた電位になる。また、データの読出しは前述と同様に行う。この駆動方法は、絶縁層３又は絶縁層５のいずれかを除いた構造においても可能であり、電極８及び絶縁層９を除いて電極６及び絶縁層７側を残した構造、或いは、電極６及び絶縁層７を除いて電極８及び絶縁層９側を残した構造においても可能である。その場合の駆動方法も、同様である。
【００８７】
また、第３実施形態例（図７）における半導体装置（非線形素子）を図１８の記号で表す場合、同図の非線形素子５５の一方の端子とMISFET１４のゲートとを接続すると、図１９に示す構造の半導体装置が得られる。この構造によっても、前述と同様の作用効果が得られる。
【００８８】
更に、図２０に示すように、行方向に延在するワード線WL1…、プレート線PL1…、制御線EL1…と、これらと直交する方向に延在するビット線BL1…との各交差部分に図１９の半導体装置をアレイ状に配置し、各MISFET１４のソースをビット線BL1…に、ドレインをプレート線PL1…に、ゲートを、対応する非線形素子５５を介してワード線WL1…に接続することで、メモリを構成する。
【００８９】
次に、本発明の第７実施形態例について説明する。図２１は、本実施形態例に係る半導体装置の要部構成を示す断面図である。この半導体装置は、半導体材料１１上に順次に積層された絶縁層３、４、５、電極２、絶縁層１５、及び電極１６を有する。半導体材料１１表面には、所望の形状に加工されたゲート構造体が形成され、ゲート絶縁膜１０下部のチャネル領域の両側には、第１及び第２拡散層１２、１３が夫々形成される。ゲート構造体は、絶縁層３、４、５、及び電極２をこの順に積層した第１実施形態例の構造（この場合、電極１は半導体材料１１のチャネル領域に相当する）と、絶縁層１５と、電極１６とを積層した構造を有し、絶縁層３が半導体材料１１と接する。
【００９０】
更に、ゲート構造体の絶縁層３〜５に対応する一方の側面には絶縁層７を挟んで電極６が、他方の側面には絶縁層９を挟んで電極８が夫々形成されている。絶縁層７は、略鉤状に形成され、一端面が上記一方の側面に、他端面が上記他方の側面に夫々接している。電極６は、絶縁層７の外面における曲折部分に接している。絶縁層９及び電極８側も、絶縁層７及び電極６側と同様の構造を有する。なお、第１及び第２拡散層１２、１３と半導体材料１１との導電型の関係、半導体材料１１の形態、並びに、第１及び第２拡散層１２、１３の形態は、第４実施形態例と同様である。
【００９１】
本実施形態例における半導体装置は、半導体材料１１と、半導体材料１１の表面に形成されたゲート構造体（電極２、絶縁層３〜５）と、ゲート構造体に対向する半導体材料１１表面に形成された拡散層（チャネル領域）と、ゲート構造体に形成され半導体材料１１に接するゲート絶縁膜１０とを備える。ゲート構造体は更に、半導体材料１１の一部（チャネル領域）を、電極２の対となる電極として含んでいる。この構造により、ゲート構造体を成す半導体装置をアレイ状に配列して所定の配線を施すことで、漏れ電流の発生が少なくデータの保持が良好で、従来に比して低い印加電圧で書込み等の処理を実行できるメモリが得られる。
【００９２】
次に、本実施形態例における半導体装置の駆動について説明する。図２１において電極２がフローティング状態になっているとき、電極２に電荷を蓄えることでメモリとして機能する。本駆動方法では、データ消去は不要であるので、データの書込み処理から説明する。第２拡散層１３及び半導体材料１１の少なくとも一方にデータに相当する電圧VDを印加し、電極６及び８に電圧を印加することで、電極２の電位を電圧VDと同程度にする。このとき、電極１６に電圧を印加してもよい。
【００９３】
また、データ読出し時には、電極２内の電荷量がデータに応じて異なり、第１及び第２拡散層１２、１３間の抵抗が変化しているので、第１拡散層１２に電圧VRを印加し第１拡散層１２に流れる電流量の違いからデータを判別する。或いは、これに代えて、第１拡散層１２に電圧VRを印加し第２拡散層１３に流れる電流の違いからデータを判別することもできる。このとき、電極１６及び半導体材料１１の少なくとも一方に読出し電圧VGRを印加してもよい。
【００９４】
別の駆動方法について述べる。まず、データ消去時には、電極６及び８に電圧を印加することで、電極２の電位を半導体材料１１と同程度にする。このとき、電極１６に電圧を印加してもよい。これにより、データが消去される。また、データ書込み時には、第２拡散層１３にデータに相当する電圧VDを印加し、電極１６に書込み電圧VWを印加する。これにより、第１及び第２拡散層１２、１３間に電流が流れチャネル領域でホットキャリアが発生し、絶縁層３〜５を通して電極２に電荷が飛び込む。データの読出しは前述の方法と同様である。
【００９５】
この駆動方法は、絶縁層３又は絶縁層５のいずれかを除いた構造でも可能であり、電極８及び絶縁層９を除いて電極６及び絶縁層７側を残した構造、或いは、電極６及び絶縁層７を除いて電極８及び絶縁層９側を残した構造においても可能である。その場合の駆動方法も、同様である。
【００９６】
次に、本発明の第８実施形態例について説明する。図２２は、本実施形態例に係る半導体装置の要部構成を示す図である。この半導体装置は、図１１に示した非線形素子５４と、容量素子１７と、MISFET１４とを有し、非線形素子５４及び容量素子１７の各一方の端子（Ｃ）がMISFET１４のゲート電極に共通接続される。
【００９７】
本半導体装置では、データ書込み時に、まず非線形素子５４の他方の端子Ａに、データに相当する電圧VDを印加し、容量素子１７の他方の端子Ｂの電圧を上昇又は下降させる。これにより、非線形素子５４に電流が流れ、接続部Ｃが端子Ａと近い電圧になることで、非線形素子５４に、データに応じた電荷が蓄積される。
【００９８】
また、データ読出し時には、データに応じて接続部Ｃの電位が異なり、MISFET１４の端子Ｄと端子Ｅとの間の抵抗が変化しているので、端子Ｄに電圧VRを印加し端子Ｅに流れる電流量の違いからデータを判別することができる。これとは逆に、端子Ｄに電圧VRを印加し端子Ｅに流れる電流の違いからデータを判別することもできる。MISFET１４がバックゲートとして端子Ｆを有する場合に、端子Ａ、端子Ｂ及び端子Ｆの少なくとも１つに読出し電圧VGRを印加することで、データを判別することもできる。また、端子Ａと端子Ｂとを交換して使用することも可能である。
【００９９】
図２３に示すように、図２２の容量素子１７に代えて、非線形素子５４と面積や厚さが異なり、印加電圧と流れる電流との関係の特性が相違する別の非線形素子５４を用いることもできる。また、双方の非線形素子５４の各端子（電極）を接続する対象は、MISFET１４に代えてMOSFETとすることもできる。これらの場合にも図２２と同様の効果を得ることができる。また、図２２及び図２３に示す構造の半導体装置を、図１３や図２０に示したアレイ状に配列することでメモリを構成できる。
【０１００】
次に、本発明の第９実施形態例について説明する。図２４は、本実施形態例に係る半導体装置の回路構成を示す図である。この半導体装置は、入力された信号に所定の処理を施して出力する論理回路５９を備えており、この論理回路５９には、図１８に示した非線形素子５５が含まれる。このような論理回路５９を有する半導体装置では、トランジスタに代えて非線形素子５５が用いられるので、通常のトランジスタを備えた論理回路に比して、面積を削減したより高い集積度の回路が実現できる。
【０１０１】
実施例１
次に、本発明の実施例１について説明する。図２５は、本実施例に係る半導体装置の断面図である。この半導体装置は、以下のように製造される。まず、シリコン基板１８上にシリコン酸化層１９を熱酸化で形成し、更に、シリコン酸化層１９上の全面にCVD法でpoly-Si層２０を形成する。次いで、poly-Si層２０の表面を２nm熱酸化してSiO2層２１（第１領域）に形成した後、SiO2層２１上にTa2O5層２２（第２領域）をCVD法で８nmの膜厚に形成する。引き続き、Ta2O5層２２上にSiON層２３（第３領域）をスパッタ法で２nmの膜厚に形成し、SiON層２３上にアルミ層２４をスパッタ法で２００nmの厚さに形成する。
【０１０２】
ここで、SiO2層２１及びSiON層２３の各膜厚を２nmとしたが、SiO2層２１及びSiON層２３は、例えば０．２nm以上３nm以下の範囲で膜厚を適宜選択することができる。また、Ta2O5層２２の膜厚を８nmとしたが、Ta2O5層２２は、例えば４nm以上２０nm以下の範囲で膜厚を適宜選択できる。これにより、異なるエネルギーバンドを有し特性が異なる非線形素子を簡単に得ることができる。
【０１０３】
次いで、アルミ層２４上にレジスト膜を所定の厚さで塗布し、パターンを露光、現像した後、ドライエッチングによってアルミ層２４、SiON層２３、Ta2O5層２２、SiO2層２１をエッチングする。この後、レジスト膜を除去してから別のレジスト膜を再度塗布し、このレジスト膜にパターンを露光、現像した後、ドライエッチングによってpoly-Si層２０をエッチングする。更に、レジスト膜を除去することで、図２５の半導体構造が得られる。
【０１０４】
次に、本実施例における半導体装置の駆動を説明する。まず、アルミ層（電極）２４とpoly-Si層（電極）２０との間に電圧を印加する。この印加電圧が低い場合（例えば０．１Ｖから０．８Ｖ）には、SiON層２３、Ta2O5層２２及びSiO2層２１の３層構造の絶縁層に阻止されて電流は殆ど流れない。印加電圧が高い場合（例えば１Ｖから１０Ｖ）には、Ta2O5層２２のエネルギーバンドが低くなり、SiON層２３、Ta2O5層２２及びSiO2層２１をトンネルして電流が流れる。
【０１０５】
本実施例において、SiON層２３、Ta2O5層２２、SiO2層２１の誘電率を4.5、25、3.9に夫々設定すると、SiON層２３及びSiO2層２１の部分における容量値と、Ta2O5層２２の部分における容量値とが同じ程度になるので、印加した電圧の１／４程度を、Ta2O5層２２のバンドエネルギーの変化に利用できる。このように、本半導体装置は、入力電圧に対し非線形な特性を示すため、異常電圧が加わったときに導通し、他の装置の破壊を防止する保護素子としても利用することができる。
【０１０６】
例えば、図２５に示すpoly-Si層２０をn型MOSFETのゲートに接続し、この構造の半導体装置を、図２６に示すようにアレイ状に接続する。同図における配線は図１３と同様であり、各n型MOSFET６１のソースをビット線BL1…に、ドレインをプレート線PL1…に、ゲートを、対応する非線形素子５４を介してワード線WL1…に、バックゲートを制御線EL1…に夫々接続することでメモリを構成している。
ここで、MOSFET６１のゲート絶縁膜は、厚さ１０nmのSiO2から成る。
【０１０７】
図２６に示す本実施例の半導体装置は、次のように駆動する。まず、データ消去時には、プレート線PLを０Ｖにする。消去するワードの各MOSFET５４のウェルに接続された制御線ELを５Ｖに、ワード線WLを０Ｖに夫々設定することにより、非線形素子５４が導通状態になる。更に、制御線ELを０Ｖに戻すことにより、接続部Ｈが０Ｖ程度になる。
【０１０８】
書込み時には、ビット線BLにデータに相当する電圧、例えばデータ“１”のときは５Ｖを、データ“０”のときは０Ｖを印加する。更に、書込みするワード線WL１に２．５Ｖを印加することにより、書込みを行うワードのメモリセルのうちでビット線BLが５Ｖのメモリセルにだけドレイン電流が流れる。これにより、チャネル領域からホットキャリアが接続部Ｈに注入され、接続部Ｈの電位が変化し、ワード線WL１が０Ｖになることで書込みが終了する。
【０１０９】
読出し時には、まずビット線BLを０Ｖにプリチャージし、その後フローティング状態にしておく。更に、読み出すべきワードのプレート線PLとワード線WLとに２．５Ｖを印加する。この際に、接続部Ｈの電位がデータに応じて異なり、データによりドレイン電流が異なるので、メモリセルのビット線BLがデータに対応して電位変化する。更に、ビット線BLの電位変化がセンスアンプ又はインバータによって増幅されることで、データが判別される。本構造のメモリでは、データを保持している間、接続部Ｈからの漏れ電流が殆どないので、不揮発性メモリとして利用することができる。
【０１１０】
別の駆動方法について説明する。まず、データ消去時には、制御線EL1及びプレート線PL１に夫々０Ｖが印加され、ワード線WL1に３Ｖが印加されることにより、非線形素子が導通状態になる。この後、ワード線WL1が１．５Ｖに戻されることにより、接続部Ｈがプラス電位となる。
【０１１１】
書込み時には、ワード線WL1に０Ｖを印加し、ビット線BLにデータに相当する電圧、例えばデータ“１”のときは４Ｖ、データ“０”のときは０Ｖを夫々印加する。このとき、書込みを行うワードのメモリセルのうちでビット線BLが４Ｖのメモリセルにのみ４Ｖがかかり、接続部Ｈの電荷が減少する。書き込まないメモリセルのうちでビット線BLが４Ｖのメモリセルには２．５Ｖ、ビット線BLが０Ｖのメモリセルには−１．５Ｖしか供給されないので、電荷は殆ど変化しない。ワード線WL１を１．５Ｖにすることで書込みが終了する。
【０１１２】
読出し時には、まずビット線BLを０Ｖにプリチャージし、その後フローティングにしておく。更に、読出しを行うワードのワード線WL１に２．５Ｖを、プレート線PL１に２Ｖを夫々印加する。接続部Ｈの電位が異なるため、データによりドレイン電流が異なり、各メモリセルのビット線BLの電位変化はデータによる。ビット線BLの電圧を、センスアンプ又はインバータに入力することにより出力を増幅し、データを判別することができる。
【０１１３】
本実施例における半導体装置の別の駆動方法について説明する。図２５に示したpoly-Si層２０を、図２７に示すように、非線形素子５４をn型MOSFET６１のゲートに接続した構造の半導体装置を、アレイ状に配列する。n型MOSFET６１のゲート絶縁膜（図示せず）は、厚さ１０nmのSiONから成る。アルミ層２４と、n型MOSFET６１のソース、ドレインとを、同図のように配線と接続することでメモリを形成する。
【０１１４】
図２７に示すメモリは、以下のように駆動する。データ消去時には、消去を行うワードの制御線EL1を５Ｖに、ビット線BLを０Ｖにする。このとき、非線形素子５４は導通状態になる。その後、制御線EL1を２．５Ｖに戻すことにより、接続部Ｈが０Ｖ程度になる。また、書込み時には、ビット線BLにデータに相当する電圧、例えばデータ“１”のときは５Ｖ、データ“０”のときは０Ｖを印加する。書込みを行う制御線ELは０Ｖにする。このとき、書込みを行うワードのメモリセルのうちでビット線BLが５Ｖのメモリセルだけ接続部に電荷が入り込み、接続部Ｈの電位が変化する。他のメモリセルには±２．５Ｖしか供給されないので、電位は変化しない。制御線ELを２．５Ｖに戻すことで書込みが終了する。
【０１１５】
更に、読出し時には、まずリード線RLを０Ｖにプリチャージし、その後フローティング状態にしておく。更に、ビット線BL及びプレート線PL１の双方に２．５Ｖを、制御線EL1に３．５Ｖを夫々印加する。この際に、接続部Ｈの電位が異なるので、データによりドレイン電流が異なり、各メモリセルのリード線RLの電位変化はデータによる。リード線RLの電圧を、センスアンプ又はインバータに入力することにより出力を増幅し、データを判別する。
【０１１６】
実施例２
図２８は、本実施例に係る半導体装置の断面図である。この半導体装置は以下のように製造される。まず、p型シリコン基板３９上に、素子分離用のシリコン酸化層１９を熱酸化により形成し、全面にリンをイオン注入し、シリコン酸化層１９が形成されない部分にn型拡散層３０を形成する。次いで、スパッタリング法により全面にSiON層２５を２nmの厚さに形成し、更に、SiON層２５上に、１２nmの厚さのTa2O5層２６、１．５nmの厚さのSiO2層２７を夫々形成する。引き続き、Ta2O5層２６上にCVD法でpoly-Si層２８を成膜してからレジスト膜を塗布し、更に、このレジスト膜を露光、現像した後、ドライエッチングによりpoly-Si層２８、SiO2層２７、Ta2O5層２６、SiON層２５をエッチングし、レジスト膜を除去する。
【０１１７】
引き続き、CVD法により全面にSiO2膜３１を成膜し、レジスト技術及びドライエッチング技術を用いて、poly-Si層２８上と、n型拡散層３０上の一部のSiO2膜３１とを夫々除去し、コンタクトホールを形成する。その後、全面にAl/TiN/Ti２９層をスパッタリング法により形成し、レジスト技術及びドライエッチング技術を用いて所要のパターンを形成する。更に、レジスト膜を除去することにより、図２８に示す構造が得られる。
【０１１８】
本実施例における半導体装置の駆動方法は実施例１と同様であるが、MOSFETのゲートと接続する場合に、p型シリコン基板３９とn型拡散層３０との間に漏れ電流が流れることを考慮すると、Al/TiN/Ti２９とゲートとを接続する方が望ましい。
【０１１９】
実施例３
図２９は、本実施例に係る半導体装置の断面図である。この半導体装置は以下のように製造される。まず、シリコン基板１８上にシリコン酸化層１９を熱酸化により形成し、その後、スパッタリング法により厚さ５０nmのアルミ層３２と厚さ９nmのAlN層３６とを全面に形成する。
【０１２０】
次いで、AlN層３６上に厚さ２nmのSiO2３４を形成し、SiO2３４上にスパッタリング法で厚さ１５０nmのTiN３５を形成する。更に、レジスト技術及びドライエッチング技術によりTiN層３５、SiO2層３４、AlN層３６をエッチングする。引き続き、オゾンにより酸化してAl2O3３３を形成することで、レジスト除去後の加工面のダメージを除去する。更に、レジスト膜を塗布し、所定のパターンを露光、現像した後に、ドライエッチングでアルミ層３２をエッチングする。その後、レジストを除去することで、図２９に示す半導体装置を得る。本半導体装置の駆動方法は実施例１と同様である。
【０１２１】
実施例４
図３０は、本実施例に係る半導体装置の断面図である。この半導体装置は以下のように製造される。まず、ガラス基板５１上の全面にスパッタリング法でアルミ層３２を形成する。次いで、レジスト技術及びドライエッチング技術により、アルミ層３２を所要のパターンに加工する。
【０１２２】
更に、アルミ層３２の表面を２nmオゾンにより酸化してAl2O3層３３を形成した後、CVD法でAl2O3層３３上の全面にSiN層３７を厚さ１nmに形成する。引き続き、レジスト技術及びドライエッチング技術によりAl2O3層３３及びSiN層３７を加工する。レジストの除去後、厚さ１００nmのITO層５２を全面に形成し、レジスト技術及びドライエッチング技術によりITO層５２を所要のパターンに加工して透明電極に形成する。次いで、レジストを除去することにより、図３０の構造が得られる。このように立体構造にすることにより面積を大きくできるという利点が得られる。本半導体装置の駆動方法は実施例１と同様である。また、この構造は液晶ディスプレイの表示部分にも利用できる。
【０１２３】
実施例５
図３１は、本実施例に係る半導体装置の断面図である。この半導体装置は以下のように製造される。まず、シリコン基板１８上にシリコン酸化層１９をCVD法で形成し、更に、シリコン酸化層１９上の全面にアルミ層３２をスパッタリング法で形成する。引き続き、レジスト技術及びドライエッチング技術によりアルミ層３２を所要のパターンに加工する。
【０１２４】
その後、スパッタリング法でAl2O3層３３を１２nmの厚さに、また、CVD法でSiO2層３４を２nmの厚さに形成してから、SiO2層３４上の全面にスパッタリング法で厚さ２００nmのTiN層３５を形成する。更に、レジスト技術及びドライエッチング技術によりTiN層３５、SiO2層３４、Al2O3層３３を加工した後、レジストを除去することで図３１の構造を得る。この構造では、立体構造にすることにより面積を大きくできると共に、２つの素子を同時に形成することができる。本半導体装置の駆動方法は、実施例１と同様である。
【０１２５】
実施例６
図３２は、本実施例に係る半導体装置を示し、(a)は(c)におけるA-A線に沿った断面図、(b)は(c)におけるB-B線に沿った断面図、(c)は半導体装置の平面図である。この半導体装置は、以下のように製造される。まず、シリコン基板１８上にシリコン酸化層１９を熱酸化で形成し、更に、シリコン酸化層１９上の全面にpoly-Si層２０をスパッタリング法で形成する。次いで、poly-Si層２０の表面を熱酸化して厚さ１nmのSiO2層２１を形成した後、SiO2層２１上に厚さ１５nmのTiO2層３８を形成する。更に、CVD法によりTiO2層３８上に厚さ２nmのSiON層２３を、スパッタリング法により２００nmの厚さのアルミ層２４を夫々形成する。
【０１２６】
そして、レジスト技術及びドライエッチング技術により、アルミ層２４、SiON層２３、TiO2層３８及びSiO2層２１を所要のパターンに加工し、更にpoly-Si層２０を加工する。引き続き、全面にSiO2層３１（側面絶縁層）を形成し、レジスト技術及びドライエッチング技術を用いて、アルミ層２４上とpoly-Si層２０上とにコンタクトホールを夫々形成する。この後、全面にAl/TiN/Ti２９を形成し加工することにより、図３２に示す構造を得る。
【０１２７】
次に、本実施例の半導体装置の駆動方法を説明する。まず、アルミ層（電極）２４とpoly-Si層（電極）２０との間に電圧を印加する。電圧が印加されても、SiON層２３、TiO2層３８及びSiO2層２１の３層により阻止され、電流は殆ど流れない。更に、Al/TiN/Ti２９にも電圧が印加された場合、TiO2層３８のエネルギーバンドが更に低くなり、SiON層２３及びSiO2層２１をトンネルして電流が流れる。このように、本半導体装置は、Al/TiN/Ti２９の制御電極（側面電極）により、SiON層２３及びSiO2層２１間のトンネル電流を制御することができ、スイッチとして利用できる。なお、側面絶縁層を成すSiO2層３１は、第１領域を成すSiON層２３よりも厚く形成されることが望ましい。
【０１２８】
本実施例における半導体装置は、実施例１〜５と比較すると、構造はやや複雑であるが、より低い電圧に印加によって電流を流すことができる。
【０１２９】
本実施例の半導体装置の別の駆動方法を説明する。図３２におけるpoly-Si層２０をn型MOSFET（図示せず）のゲートに接続した構造の半導体装置をアレイ状に配列する。MOSFETのゲート絶縁膜は厚さ１０nmのSiONから成る。アルミ層２４、Al/TiN/Ti２９、及び、MOSFETのソース、ドレインを図３３に示すように配線と接続することで、メモリを構成する。
【０１３０】
上記構成のメモリでは、まず、データの消去時に、消去を行うワードの非線形素子の制御端子に接続された制御線ＥＬ１を３Ｖに、ワード線WL１を０Ｖにする。このとき、非線形素子は導通状態となる。その後、制御線ＥＬ１を０Ｖに戻す。これにより、接続部はほぼ０Ｖとなる。また、書込み時には、ビット線BLにデータに相当する電圧、例えばデータ“１”のときは３Ｖ、データ“０”のときは０Ｖを印加する。そして、書込みを行うワード線WL１に１．５Ｖを与える。このとき、書込みを行うワードのメモリセルの内でビット線BLが３Ｖのメモリセルだけにドレイン電流が流れ、チャネル領域からホットキャリアが接続部に入り込む。これにより、接続部の電位が変化する。更に、ワード線WL１を０Ｖにすることで書込みが終了する。
【０１３１】
更に、読出し時には、まずビット線BLを０Ｖにプリチャージし、その後フローティング状態にしておく。次いで、読出しを行うワードのプレート線PL１に３Ｖ、ワード線WL１に３Ｖを夫々印加する。接続部の電位が異なり、データによりドレイン電流が異なり、各メモリセルのビット線BLの電位変化はデータによる。ビット線BLの電位変化をセンスアンプ又はインバータで増幅し、データを判別する。本構造のメモリにおいては、保持中の接続部からの漏れ電流が殆どないため、不揮発性メモリとして利用することができる。
【０１３２】
上記構造のメモリの別の駆動方法について説明する。まず、データ消去時には、消去を行うワードの非線形素子の制御端子に接続された制御線ＥＬ１を３Ｖに、ワード線WL１を３Ｖに、ＣＬ１を０Ｖにする。このとき、非線形素子は導通状態となる。その後、制御線ＥＬ１を０Ｖに戻す。これにより、接続部はほぼ３Ｖとなる。また、書込み時には、ビット線BLにデータに相当する電圧、例えばデータ“１”のときは４Ｖ、データ“０”のときは０Ｖを印加する。書込みを行うワード線WL１に０Ｖを、制御線ＥＬ１に２Ｖを与える。データ“１”のメモリセルだけ接続部の電荷がワード線WL１に流れ出すように幾何形状を設計する。これにより、接続部の電位が変化する。制御線ＥＬ１を０Ｖにすることで書込みが終了する。
【０１３３】
読出し時には、まずビット線BLを０Ｖにプリチャージし、その後フローティング状態にしておく。次いで、読出しを行うワードのプレート線PL１に３Ｖ、ワード線WL１に３Ｖを夫々印加する。接続部の電位が異なり、データによりドレイン電流が異なり、各メモリセルのビット線BLの電位変化はデータによる。ビット線BLの電位変化をセンスアンプ又はインバータで増幅し、データを判別する。
【０１３４】
本実施例の半導体装置の別の駆動方法を説明する。図３２に示したpoly-Si層２０をn型MOSFETのゲートに接続した構造の半導体装置をアレイ状に配列する。MOSFETのゲート絶縁膜は厚さ１０nmのSiONから成る。アルミ層２４、Al/TiN/Ti２９、及び、MOSFETのソース、ドレインを図３４に示すように配線と接続することでメモリを構成する。
【０１３５】
上記半導体装置では、データの消去は不要である。また、書込み時には、ビット線BLにデータに相当する電圧、例えばデータ“１”のときは３Ｖ、データ“０”のときは０Ｖを印加する。書込みを行うワード線WL１に３Ｖを与える。このとき、非線形素子は導通状態となるので、接続部Ｈはほぼビット線BLの電位となる。これにより、接続部Ｈの電位が変化する。ワード線WL１を０Ｖにすることで書込みが終了する。読出し時には、まずビット線BLを０Ｖにプリチャージし、その後フローティング状態にしておく。次いで、読出しを行うワードのＣＬ１に１Ｖ、ワード線WL１に１Ｖを夫々印加する。接続部の電位が異なり、データによりドレイン電流が異なり、各メモリセルのビット線BLの電位変化はデータによる。ビット線BLの電位変化をセンスアンプ又はインバータで増幅し、データを判別する。
【０１３６】
実施例７
図３５は、本実施例に係る半導体装置を示す断面図である。この半導体装置は以下のように製造される。まず、熱酸化でp型シリコン基板３９上に素子分離用のSiO2１９を形成し、熱酸化で厚さ１０nmのSiO2ゲート絶縁膜４２を形成し、スパッタリング法で厚さ１５０nmのpoly-Si層４３を全面に形成し、poly-Si層４３上に厚さ２nmのSiO2層２１を、SiO2層２１上に厚さ１０nmのZrO2層４５を、ZrO2層４５上に厚さ１．５nmのSiO2層２７を夫々形成する。更に、CVD法でSiO2層２７上にpoly-Si層４４を成膜する。
【０１３７】
引き続き、レジスト技術及びドライエッチング技術によりpoly-Si層４４、SiO2層２７、ZrO2層４５、SiO2層２１、poly-Si層４３、SiO2層４２を加工し、ゲート部分を形成する。更に、全面にリンをイオン注入することにより、ゲート部分と素子分離用SiO2層１９との間に、ソース、ドレインとなるn型拡散層４０、４１を夫々形成する。これにより、図３５の構造が得られる。本構造の半導体装置は、回路図で表現すれば図１２と同様になるため、駆動方法は実施例１と同様である。
【０１３８】
実施例８
図３６は、本実施例に係る半導体装置を示す断面図である。この半導体装置は以下のように製造される。まず、熱酸化でp型シリコン基板３９上に素子分離用のSiO2層１９を形成し、熱酸化で厚さ１０nmのSiO2ゲート絶縁膜４２を形成し、スパッタリング法で厚さ１５０nmのpoly-Si層４３を全面に形成する。更に、厚さ２nmのSiO2層２１、厚さ１０nmのZrO2層４５、厚さ１．５nmのSiO2層２７を順次に形成し、その後CVD法でpoly-Si上部電極４４を成膜する。
【０１３９】
引き続き、レジスト技術及びドライエッチング技術により、poly-Si層４４、SiO2層２７、ZrO2層４５及びSiO2層２１までを加工する。更に、レジスト技術及びドライエッチング技術によりpoly-Si層４３及びSiO2ゲート絶縁膜４２を加工し、ゲート部分を形成する。次いで、全面にリンをイオン注入することにより、図３６の手前側と奥側にあるゲート部分と素子分離用SiO2１９との間の部分にソース、ドレインとなるn型拡散層（図示せず）を形成する。これにより、図３５の構造が得られる。
【０１４０】
本実施例の半導体装置では、絶縁層を積層した部分が素子分離用SiO2層１９上に位置し、チャネル部分のゲート構造がSiO2ゲート絶縁膜４２及びpoly-Si層４３だけを有するので、チャネル部分を微細に加工できる。また、ゲート部分と絶縁層積層部分との面積を自由に設計変更できるという利点がある。本半導体装置は、回路図で表現すれば図１２と同様になるので、駆動方法は実施例１と同じである。
【０１４１】
実施例９
図３７は、本実施例に係る半導体装置を示す断面図である。この半導体装置は以下のように製造される。まず、熱酸化でp型シリコン基板３９上に素子分離用のSiO2層１９を形成し、SiO2層１９が存在しない部分の全面にリンをイオン注入することでn型ウェル拡散層４８を形成する。次いで、熱酸窒化により厚さ１．５nmのSiON層２５を形成し、スパッタリング法により厚さ１０nmのZrO2４５を全面に形成し、更に、厚さ１．５nmのSiO2層２７、厚さ１５０nmのpoly-Si層４３を夫々形成する。その後、CVD法で厚さ８nmのSiO2層５０を形成し、SiO2層５０上にpoly-Si層４４を成膜する。
【０１４２】
引き続き、レジスト技術及びドライエッチング技術により、poly-Si層４４、SiO2層５０、poly-Si層４３、SiO2層２７、ZrO2層４５及びSiON２５を加工して、ゲート部分を形成する。更に、全面にボロンをイオン注入することで、ゲート部分とSiO2層１９との間に、ソース、ドレインとなるp型拡散層４６、４７を夫々形成する。これにより、図３９に示す構造が得られる。
【０１４３】
次に、本実施例の半導体装置の駆動方法を説明する。まず、データ消去時には、poly-Si４４を０Ｖに、n型ウェル拡散層４８を５Ｖにする。このとき、非線形素子は導通状態となる。その後、n型ウェル拡散層４８を２．５Ｖに、poly-Si４４を２．５Ｖに夫々戻す。これにより、接続部は５Ｖ程度となる。また、書込み時には、p型拡散層４６にデータに相当する電圧、例えばデータ“１”のときは５Ｖ、データ“０”のときは０Ｖを印加する。更に、poly-Si層４４に５Ｖを与える。この場合、p型拡散層４６が０Ｖのとき非線形素子に電流が流れ、接続部の電位が変化する。poly-Si層４４を２．５Ｖにすることで書込みが終了する。
【０１４４】
読出し時には、まずp型拡散層４６を２．５Ｖにプリチャージし、その後フローティング状態にしておく。次いで、poly-Si層４４の０Ｖを、p型拡散層４７に２Ｖを夫々印加する。接続部の電位が異なるため、データによりドレイン電流が異なる。これによりデータを判別する。MOSFETにn型を用いた場合には、印加する電圧の極性を変える。
【０１４５】
次に、本実施例における半導体装置の別の駆動方法を説明する。データ消去時には前述した方法を用いる。書込み時には、p型拡散層４６にデータに相当する電圧、例えばデータ“１”のときは２．５Ｖ、データ“０”のときは１Ｖを印加する。poly-Si層４４に１Ｖを印加する。このとき、p型拡散層４６が“０”のときだけドレイン電流が流れ、チャネル領域からホットキャリアが接続部に入り込む。これにより、接続部の電位が変化する。poly-Si層４４を２．５Ｖにすることで、書込みが終了する。読み出しには、前述と同様の方法を用いる。
【０１４６】
実施例１０
図３８は、本実施例に係る半導体装置を示す断面図である。この半導体装置は以下のように製造される。本実施例の半導体装置で用いるp型シリコン基板３９は、基板内部にSiO2層４９層を有するSOI基板から成る。まず、熱酸化で表面のシリコン層に素子分離用のSiO2層１９を形成する。スパッタリング法で全面に、厚さ１０nmのZrO2層４５と、厚さ１．５nmのSiO2層２７と、厚さ１５０nmのpoly-Si層４３とをこの順に形成する。
【０１４７】
次いで、CVD法で厚さ８nmのSiO2層５０と、poly-Si層４４とをこの順に成膜する。レジスト技術及びドライエッチング技術により、poly-Si層４４、SiO2層５０、poly-Si層４３、SiO2層２７及びZrO2層４５を加工して、ゲート部分を形成する。更に、全面にリンをイオン注入することで、ゲート部分とSiO2層１９との間に、ソース、ドレインとなるn型拡散層４０、４１を夫々形成する。これにより、図３８に示す構造が得られる。本実施例における半導体装置の駆動方法は、実施例９と同様である。
【０１４８】
実施例１１
図３９は、本実施例に係る半導体装置を示す断面図である。この半導体装置は、以下のように製造される。本実施例における半導体装置は、熱酸化でp型シリコン基板３９上に素子分離用のSiO2層１９を形成する。更に、熱酸化で厚さ１．５nmのSiO2層２７を形成し、スパッタリング法で全面に厚さ１２nmのTa2O5層２２を形成し、厚さ１５０nmのpoly-Si層４３を形成する。次いで、CVD法で厚さ１０nmのSiO2層５０と、poly-Si４４とをこの順に成膜する。
【０１４９】
引き続き、レジスト技術及びドライエッチング技術により、poly-Si層４４、SiO2層５０、poly-Si層４３、Ta2O5層２２、SiO2層２７を加工して、ゲート部分を形成する。更に、全面にリンをイオン注入することにより、ゲート部分とSiO2層１９との間に、ソース、ドレインとなるn型拡散層４０、４１を夫々形成する。これにより、図３９に示す構造が得られる。その駆動方法は実施例９と同様である。
【０１５０】
実施例１２
図４０は、本実施例に係る半導体装置を示し、(a)は(c)におけるA-A線に沿った断面図、(b)は(c)におけるB-B線に沿った断面図、(c)は半導体装置の平面図である。この半導体装置は以下のように製造される。まず、熱酸化でp型シリコン基板３９上に素子分離用のSiO2１９を形成し、熱酸化で厚さ１０nmのSiO2ゲート絶縁膜４２を形成し、スパッタリング法で全面に厚さ１５０nmのpoly-Si層４３を形成する。更に、厚さ２nmのSiO2層２１、厚さ１２nmのTa2O5層３８を形成し、厚さ１．５nmのSiON層２３を順次に形成した後、SiON層２３上にpoly-Si４４をCVD法で成膜する。
【０１５１】
引き続き、レジスト技術及びドライエッチング技術により、poly-Si層４４、SiON層２３、Ta2O5層３８、SiO2層２１、poly-Si層４３、SiO2層４２を加工してゲート部分を形成する。次いで、全面にリンをイオン注入することで、ゲート部分とSiO2層１９との間に、ソース、ドレインとなるn型拡散層４０、４１を夫々形成する。更に、全面にSiO2層３１を形成し、レジスト技術及びドライエッチング技術により、n型拡散層４０、４１とのコンタクトホール、及び、poly-Si４４とのコンタクトホールを夫々形成する。引き続き、スパッタリング法で全面にAl/TiN/Ti層２９を形成し、レジスト技術及びドライエッチング技術により所要の形状に加工する。これにより、図４０に示す構造が得られる。本実施例の半導体装置は、回路図で表現すれば図１９と同様になるので、駆動方法は実施例６と同様である。
【０１５２】
実施例１３
図４１は、本実施例に係る半導体装置を示し、(a)は(b)におけるA-A線に沿った断面図、(b)は半導体装置の平面図である。この半導体装置は以下のように製造される。まず、シリコン基板１８上に熱酸化により素子分離用のSiO2１９を形成する。次いで、トランジスタ部分に熱酸化により厚さ１０nmのSiO2層４２を形成し、SiO2層４２上の全面にスパッタリング法によりpoly-Si層２０を形成する。更に、CVD法により厚さ２nmのSiO2層２１を形成した後、厚さ１０nmのTiO2層３８を形成し、CVD法で厚さ２nmのSiON層２３を形成し、スパッタリング法で厚さ１５０nmのpoly-Si２８を形成する。
【０１５３】
引き続き、レジスト技術及びドライエッチング技術により、poly-Si層２８、SiON層２３、TiO2層３８、 SiO２層２１、poly-Si層２０及びSiO2層４２を所要のパターンに加工する。次いで、全面にSiO2層３１及びTiN層３５をこの順に形成した後、図４１(b)に示すマスク領域Ｍをレジスト膜で保護し、ドライエッチング技術によりSiO2層３１及びTiN層３５をエッチバックする。更に、全面にSiO2層５０を形成し、レジスト技術及びドライエッチング技術により、n型拡散層４０、４１とのコンタクトホール、及び、poly-Si層２８とのコンタクトホールを夫々形成する。これにより、図４１に示す構造が得られる。本実施例の半導体装置は、回路図で表現すれば図１９と同様であるので、駆動方法は実施例６と同様である。
【０１５４】
実施例１４
図４２は、本実施例に係る半導体装置を示し、(a)は(c)におけるA-A線に沿った断面図、(b)は(c)におけるB-B線に沿った断面図、(c)は半導体装置の平面図である。この半導体装置は以下のように製造される。まず、熱酸化でp型シリコン基板３９上に素子分離用のSiO2層１９を形成した後、熱酸化で厚さ１０nmのSiO2ゲート絶縁膜４２を形成し、スパッタリング法で全面に厚さ１００nmのpoly-Si４３を形成し、更に、厚さ２nmのSiO2層２１、厚さ１２nmのTa2O5層３８、厚さ１．５nmのSiON層２３を夫々形成する。その後、CVD法によりpoly-Si４４を成膜する。
【０１５５】
引き続き、レジスト技術及びドライエッチング技術により、poly-Si層４４、SiON層２３、Ta2O5層３８、SiO2層２１、poly-Si層４３及びSiO2層４２を加工してゲート部分を形成する。次いで、全面にリンをイオン注入することで、ゲート部分とSiO2層１９との間に、ソース、ドレインとなるn型拡散層４０、４１を夫々形成する。更に、全面にSiO2層３１を形成し、レジスト技術及びドライエッチング技術により、n型拡散層４０、４１とのコンタクトホール、及び、poly-Si４４とのコンタクトホールを夫々形成する。次いで、全面にスパッタリング法でAl/TiN/Ti層２９を形成し、レジスト技術及びドライエッチング技術により所要の形状に加工する。これにより、図４２に示す構造が得られる。
【０１５６】
本実施例における半導体装置の、実施例１２（図４０）との構成上の違いは、制御電極であるAl/TiN/Ti層２９の形状にある。つまり、本実施例の半導体装置では、制御電極として機能するAl/TiN/Ti層２９が、図４２(b)に示すように、ゲート構造のSiO2層１９上の部分の側面にのみ存在する。このため、チャネル部分のゲート構造がシンプルになり、微細な加工が容易となる。本実施例の半導体装置は、回路図で表現すれば図１９と同様であるので、その駆動方法は実施例６と同様である。
【０１５７】
実施例１５
図４３は、本実施例に係る半導体装置を示す断面図である。この半導体装置は以下のように製造される。まず、熱酸化でp型シリコン基板３９上に素子分離用のSiO2１９を形成する。次いで、熱酸化で厚さ１０nmのSiO2ゲート絶縁膜４２を形成し、CVD法で全面に厚さ１５０nmのpoly-Si層４３を形成する。更に、厚さ２nmのSiO2層２１、厚さ１２nmのAl2O3層３３、厚さ１．５nmのSiON層２３を順次に形成した後、Al/TiN/Ti層２９を成膜する。
【０１５８】
引き続き、レジスト技術及びドライエッチング技術により、Al/TiN/Ti層２９、SiON層２３、Al2O3層３３、SiO2層２１、及びpoly-Si４３の一部を夫々加工する。次いで、CVD法でSiO2層３１及びアルミ層３２を全面に順次に形成する。更に、レジスト技術及びドライエッチング技術により、SiO2層３１及びアルミ３２を所要のパターンに夫々加工する。最後に、レジスト技術及びドライエッチング技術により、poly-Si層４３及びSiO2層４１を夫々加工してゲート部分を形成する。これにより、図４３の構造が得られる。本実施例の半導体装置は、回路図で表現すれば図１９と同様であるので、その駆動方法は実施例６と同様である。
【０１５９】
実施例１６
図４４は、本実施例に係る半導体装置を示す断面図である。この半導体装置は以下のように製造される。まず、p型シリコン基板３９上に熱酸化で素子分離用のSiO2層１９を形成した後、熱酸化で厚さ１０nmのSiON層２３を形成し、スパッタリング法で全面に厚さ１０nmのTa2O5層２２を形成する。更に、厚さ２nmのSiO2層２１を形成してから、CVD法でpoly-Si層４３、SiO2層５０及びpoly-Si層４４を順次に成膜する。
【０１６０】
引き続き、レジスト技術及びドライエッチング技術により、poly-Si層４４、SiO2層５０、poly-Si層４３、SiO2層２１、Ta2O5層２２及びSiON層２３を加工してゲート部分を形成する。更に、全面にリンをイオン注入することで、ゲート部分とSiO2層１９との間に、ソース、ドレインとなるn型拡散層４０、４１を夫々形成する。次いで、全面にSiO2層３１を形成し、レジスト技術及びドライエッチング技術により、n型拡散層４０、４１とのコンタクトホール、及びpoly-Si層４４とのコンタクトホールを夫々形成する。更に、スパッタリング法で全面にAl/TiN/Ti層２９を形成し、レジスト技術及びドライエッチング技術により所要の形状に加工する。これにより、図４４に示す構造が得られる。
【０１６１】
本実施例の半導体装置では、データの消去処理は不要である。書込み時には、n型拡散層４０にデータに相当する電圧、例えばデータ“１”のときは５Ｖ、データ“０”のときは０Ｖを印加する。poly-Si層４４は０Ｖ、非線形素子制御電極（Al/TiN/Ti層２９）は５Ｖとする。このとき、非線形素子は導通状態となり、接続部の電位がほぼn型拡散層４０の電位となる。制御電極を０Ｖにすることで書込みが終了する。また、読出し時には、まずn型拡散層４０を０Ｖにプリチャージし、その後フローティング状態にしておく。次いで、poly-Si層４４を３Ｖに、n型拡散層４１を２Ｖにする。接続部の電位が異なるため、データによりドレイン電流が異なる。これにより、データが判別される。
【０１６２】
本実施例における半導体装置の別の駆動方法について説明する。まず、データ消去時には、n型拡散層４０に０Ｖを印加し、非線形素子制御電極（Al/TiN/Ti層２９）に５Ｖを印加することにより、接続部をほぼ０Ｖにする。また、書込み時には、n型拡散層４１を０Ｖとし、n型拡散層４０にデータに相当する電圧、例えばデータ“１”のときは２．５Ｖ、データ“０”のときは０Ｖを印加する。そして、poly-Si層４４には２Ｖを印加する。この際、n型拡散層４０が“１”のときだけドレイン電流が流れ、チャネル領域からホットキャリアが接続部に入り込む。これにより、接続部の電位が変化する。poly-Si層４４を０Ｖにすることで書込みが終了する。読出しは、前述の方法で行う。
【０１６３】
実施例１７
図４５は、本実施例に係る半導体装置の一部回路を示す回路図である。この回路では、行方向に延在するワード線WL1…、プレート線PL1…、制御線EL1…と、これらと直交する方向に延在するビット線BL1…との各交差部分に、図１１に示した非線形素子５４と、容量素子６２と、n型MOSFET６３とを備えた構造の半導体装置が夫々接続される。非線形素子５４の一方の端子と容量素子６２の一方の端子とが、n型MOSFET６３のゲートに共通接続（Ｃ）される。各n型MOSFET６３のソースがビット線BL1…に、ドレイン（Ｄ）がプレート線PL1…に、ゲートが、非線形素子５４を介してビット線BL1…に（Ａ）、及び容量素子６２を介してワード線WL1…に（Ｂ）夫々接続されることで、メモリセルをアレイ状に配置したメモリが構成される。n型MOSFET６３のバックゲート（Ｆ）は、制御線EL1…び接続される。
【０１６４】
次に、上記半導体装置の駆動方法について説明する。保持中は、ワード線WL、制御線ＥＬ、プレート線PLを１．５Ｖにしている。ワード線WL１のワードにデータを書き込むときには、ビット線BLにデータに相当する電圧、例えばデータ“１”のときは３Ｖ、“０”のときは０Ｖを印加し、ワード線WL１の電圧を０Ｖに変化させ、更に３Ｖに変化させ、その後１．５Ｖに戻す。これにより、非線形素子５４に電流が流れ、接続部Ｃがビット線BLに近い電圧になる。n型MOSFET６３の特性は、データ“１”が書き込まれた場合でも、保持中にドレイン電流が１μＡ以下になるようにする。
【０１６５】
データの読出し時には、ビット線BLを１．５Ｖにプリチャージし、その後フローティング状態にする。更に、ワード線WL１を３Ｖに、プレート線PL１を３Ｖに昇圧する。メモリセルに保持されるデータにより接続部Ｃの電位が異なり、n型MOSFET６３のしきい値電圧が変化している。ビット線BLの電圧変化速度がデータによって異なるので、ビット線BLの電位をセンスアンプに入力して読み出した後、或る時間が経過してから参照電圧と比較することで、データを判別することができる。このとき、制御線EL1…も変化させ、出力電流を調整することができる。また、容量素子６２に代えて、非線形素子５４とは特性が異なる別の非線形素子を接続することもできる。非線形素子の特性は、面積や各層の厚さの変更によって異ならせることができる。
【０１６６】
実施例１８
図４６は、本実施例に係る半導体装置の一部回路を示す回路図である。この半導体装置の回路は、図１８に示した非線形素子５５とほぼ同様の非線形素子５６と、p型MOSFET５７とから成る。非線形素子５６の入力が端子Ｃに、出力が端子Ｂに、制御端子が端子Ａに夫々接続される。p型MMOSFET５７のソースが端子Ｂに、ドレインが端子Ｄに、ゲートが端子Ａに夫々接続される。
【０１６７】
上記構成の半導体装置を駆動する場合、まず端子Ｃに０Ｖを、端子Ｄに３Ｖを夫々印加する。この状態で、端子Ａに３Ｖを印加すると、p型MOSFET５７がオフ状態、非線形素子５６が導通状態になり、端子Ｂに、０Ｖに近い電圧が出力される。一方、入力端子Ａに０Ｖを印加すると、p型MOSFET５７がオン状態、非線形素子５６が非導通状態になり、端子Ｂに３Ｖが出力される。これにより、インバータが構成されるが、本実施例では、MOSFETを２つ使用する従来タイプのインバータに比して、小さな面積で実現することができる。
【０１６８】
本発明の第１〜第９実施形態例、及び実施例１〜１８では、第２領域を成す絶縁層４の厚さを、半導体装置の使用電圧条件において流れる電流が半導体装置に対する許容電流以下となるように設定することが望ましい。また、第１領域を成す絶縁層３（又は５）は、半導体装置の使用電圧条件においてトンネル電流が流れる程度の厚さを有することが好ましい。
【０１６９】
また、本発明の第１〜第９実施形態例、及び実施例１〜１８では、第１領域を成す絶縁層３（又は５）の面積値と誘電率値とを乗じた値を絶縁層３（又は５）の厚さ値で除した値が、第２領域を成す絶縁層４の面積値と誘電率値とを乗じた値を絶縁層４の厚さ値で除した値よりも小さいことが望ましい。この場合、電極１又は２に印加した電圧が所定値より低い間は電極１、２間の電流を阻止し、電圧が所定値を超えた際には絶縁層３（又は５）にかかる電圧で絶縁層４のバンドエネルギーを大きく変化させてトンネル電流を流すための好ましい構造を得ることができる。
【０１７０】
以上、本発明をその好適な実施形態例（実施例）に基づいて説明したが、本発明の半導体装置及びその駆動方法は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例（実施例）の構成から種々の修正及び変更を施した半導体装置及びその駆動方法も、本発明の範囲に含まれる。
【０１７１】
【発明の効果】
以上説明したように、本発明の半導体装置及びその駆動方法によると、漏れ電流の発生を抑制しながらも、２つの電極に挟まれた絶縁層をトンネルする電流発生時における電極間への印加電圧を従来に比して低下させ、絶縁層の劣化を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態例における半導体装置を示す断面図である。
【図２】絶縁層の誘電率を示すグラフであり、(a)はエネルギーバンドが各絶縁層内で一様な場合の誘電率を、(b)は不均一な場合の誘電率を夫々示す。
【図３】各電極のエネルギーバンドの関係を示す図であり、(a)は電極１、２が金属の場合、(b)は電極２が半導体の場合である。
【図４】第１実施形態例における半導体装置のエネルギーバンド構造を示す図であり、(a)〜(g)はバンドの変化を段階的に示す。
【図５】本発明の第２実施形態例に係る半導体装置を示す断面図である。
【図６】第２実施形態例における半導体装置のエネルギーバンド構造を示す図であり、(a)〜(g)はバンドの変化を段階的に示す。
【図７】本発明の第３実施形態例に係る半導体装置を示す断面図である。
【図８】本発明の第４実施形態例に係る半導体装置を示す断面図である。
【図９】第４実施形態例に係る半導体装置の変形例を示す断面図である。
【図１０】第４実施形態例に係る半導体装置の別の変形例を示す断面図である。
【図１１】第１及び第２実施形態例に係る半導体装置（非線形素子）を記号化した図である。
【図１２】図１１の非線形素子をMISFETのゲートに接続した構造を記号化した図である。
【図１３】図１２の構造の半導体装置をアレイ状に配列したメモリを示す回路図である。
【図１４】本発明の第５実施形態例に係る半導体装置を示す断面図である。
【図１５】第５実施形態例に係る半導体装置の変形例を示す断面図である。
【図１６】第５実施形態例に係る半導体装置の別の変形例を示す断面図である。
【図１７】本発明の第６実施形態例に係る半導体装置を示す断面図である。
【図１８】第３実施形態例に係る非線形素子を記号化した図である。
【図１９】図１８の非線形素子をMISFETのゲートに接続した構造を記号化した図である。
【図２０】図１９の構造の半導体装置をアレイ状に配列したメモリを示す回路図である。
【図２１】本発明の第７実施形態例に係る半導体装置を示す断面図である。
【図２２】本発明の第８実施形態例に係る半導体装置を示す断面図である。
【図２３】第８実施形態例に係る半導体装置の変形例を示す断面図である。
【図２４】本発明の第９実施形態例に係る半導体装置の回路概要を示す図である。
【図２５】本発明の実施例１に係る半導体装置（非線形素子）を示す断面図である。
【図２６】実施例１の非線形素子をn型MOSFETのゲートに接続してアレイ状に配列した構造のメモリを示す回路図である。
【図２７】図２６の変形例を示す回路図である。
【図２８】本発明の実施例２に係る半導体装置を示す断面図である。
【図２９】本発明の実施例３に係る半導体装置を示す断面図である。
【図３０】本発明の実施例４に係る半導体装置を示す断面図である。
【図３１】本発明の実施例５に係る半導体装置を示す断面図である。
【図３２】本発明の実施例６に係る半導体装置を示し、(a)は(c)におけるA-A線に沿った断面図、(b)は(c)におけるB-B線に沿った断面図、(c)は半導体装置の平面図である。
【図３３】実施例６の非線形素子をn型MOSFETのゲートに接続してアレイ状に配列した構造のメモリを示す回路図である。
【図３４】図３３の変形例を示す回路図である。
【図３５】本発明の実施例７に係る半導体装置を示す断面図である。
【図３６】本発明の実施例８に係る半導体装置を示す断面図である。
【図３７】本発明の実施例９に係る半導体装置を示す断面図である。
【図３８】本発明の実施例１０に係る半導体装置を示す断面図である。
【図３９】本発明の実施例１１に係る半導体装置を示す断面図である。
【図４０】本発明の実施例１２に係る半導体装置を示し、(a)は(c)におけるA-A線に沿った断面図、(b)は(c)におけるB-B線に沿った断面図、(c)は半導体装置の平面図である。
【図４１】本発明の実施例１３に係る半導体装置を示し、(a)は(b)におけるA-A線に沿った断面図、(b)は半導体装置の平面図である。
【図４２】本発明の実施例１４に係る半導体装置を示し、(a)は(c)におけるA-A線に沿った断面図、(b)は(c)におけるB-B線に沿った断面図、(c)は半導体装置の平面図である。
【図４３】本発明の実施例１５に係る半導体装置を示す断面図である。
【図４４】本発明の実施例１６に係る半導体装置を示す断面図である。
【図４５】本発明の実施例１７に係る非線形素子をn型MOSFETのゲートに接続してアレイ状に配列した構造のメモリを示す回路図である。
【図４６】本発明の実施例１８に係る半導体装置を用いた回路を示す図である。
【図４７】従来の半導体装置を示す断面図である。
【図４８】従来の半導体装置を用いた液晶ディスプレイの要部を示し、(a)は一部平面図、(b)は一部断面図である。
【図４９】従来の半導体装置（DRAM）の１つのメモリセルを示す回路図である。
【図５０】従来のMIM構造の要部を示す断面図である。
【図５１】従来のMIM構造によるエネルギーバンドを模式的に示す図であり、(a)、(b)はエネルギーバンドの変化を段階的に示す。
【図５２】一般的なMOSFETを示す断面図である。
【符号の説明】
１、２、６、８：電極
３、４、５、７、９：絶縁層
１０：ゲート絶縁膜
１１：半導体材料
１２：第１拡散層
１３：第２拡散層
Claims (21)
- 絶縁体、及び、該絶縁体を挟む少なくとも２つの電極を備え、前記絶縁体が、前記電極の一方に隣接する第１領域と該第１領域よりも誘電率が高い第２領域とを有する非線形素子と、 MISFET 又は MOSFET と、容量素子とからなり、前記 MISFET 又は MOSFET のゲート電極と前記容量素子の一方の電極と前記非線形素子の一方の電極とが接続された記憶セルが複数アレイ状に配置され、
ある方向に延在する複数の第１の配線がそれぞれ複数の前記記憶セルの前記容量素子のもう一方の電極に共通して接続され、前記第１の配線とは別方向に延在する複数の第２の配線がそれぞれ複数の前記記憶セルの前記非線形素子のもう一方の電極に共通して接続され、前記 MISFET 又は MOSFET のソース・ドレインにそれぞれ配線が接続されていることを特徴とする半導体装置。 - 前記容量素子が、絶縁体、及び、該絶縁体を挟む少なくとも２つの電極を備え、前記絶縁体は、前記電極の一方に隣接する第１領域と該第１領域よりも誘電率が高い第２領域とを有する非線形素子であることを特徴とする請求項１に記載の半導体装置。
- 前記非線形素子が相互に異なる印加電圧と流れる電流との関係の特性を有することを特徴とする請求項２の半導体装置。
- 前記第２領域が前記電極の他方に隣接することを特徴とする、請求項１〜３に記載の半導体装置。
- 前記絶縁体が、前記電極の他方に隣接する前記第２領域よりも誘電率が低い第３領域を有することを特徴とする、請求項１〜４に記載の半導体装置。
- 前記各領域が夫々１つの層を形成することを特徴とする、請求項１〜５の何れか一に記載の半導体装置。
- 前記第２領域の伝導帯のエネルギー位置が、前記電極の各伝導帯のエネルギー位置よりも高いことを特徴とする、請求項１〜６の何れか一に記載の半導体装置。
- 前記電極の少なくとも１つが導電体又は半導体で構成され、前記電極が半導体から成る場合に前記第２領域の価電子帯のエネルギー位置が、前記半導体から成る電極の価電子帯のエネルギー位置よりも低いことを特徴とする、請求項１〜７の何れか一に記載の半導体装置。
- 前記第２領域をなす層が、使用電圧条件において流れる電流が装置に対する許容電流以下となる厚さを有することを特徴とする、請求項６に記載の半導体装置。
- 前記第１領域及び第３領域のそれぞれをなす層が、使用電圧条件においてトンネル電流が流れる厚さを有することを特徴とする、請求項６に記載の半導体装置。
- 前記第２領域をなす層が、前記第１領域及び前記第３領域をなす層よりも厚いことを特徴とする、請求項６〜１０の何れか一に記載の半導体装置。
- 前記第１領域及び前記第３領域のそれぞれをなす層の厚さが０．２nm以上３nm以下、前記第２領域をなす層の厚さが４nm以上２０nm以下であることを特徴とする、請求項６〜１１の何れか一に記載の半導体装置。
- 前記第１領域の面積値と誘電率値とを乗じた値を前記第１領域の厚さ値で除した値が、前記第２領域の面積値と誘電率値とを乗じた値を前記第２領域の厚さ値で除した値よりも小さいことを特徴とする、請求項１〜１２の何れか一に記載の半導体装置。
- 前記第１領域が、酸化ベリリウム、酸化セレン、窒化シリコン、酸化シリコン、又は、酸窒化シリコンで構成されることを特徴とする、請求項１〜１３の何れか一に記載の半導体装置。
- 前記第２領域が、酸化ストロンチウム、酸化カルシウム、酸化ジルコン、酸化マグネシウム、酸化アルミニウム、酸化タンタル、酸化チタン、又は、窒化アルミニウムで構成されることを特徴とする、請求項１〜１４の何れか一に記載の半導体装置。
- 前記第１及び第２領域をなす層の側面の少なくとも一方に側面絶縁層を更に備え、該側面絶縁層上に側面電極が形成されることを特徴とする、請求項６〜１５の何れか一に記載の半導体装置。
- 前記第１、第２及び第３領域をなす層の側面の少なくとも一方に側面絶縁層を更に備え、該側面絶縁層上に側面電極が形成されることを特徴とする、請求項６〜１５の何れか一に記載の半導体装置。
- 前記側面絶縁層が、前記第１領域をなす層よりも厚いことを特徴とする、請求項１６又は１７に記載の半導体装置。
- 前記非線形素子の前記側面電極もしくは一方の電極と前記 MISFET 又は MOSFET のゲート電極が接続され、前記非線形素子の他方の電極と前記 MISFET 又は MOSFET のソースもしくはドレインとが接続されたことを特徴とする、請求項１６〜１８に記載の半導体装置。
- 請求項１６〜１８の何れか一に記載の半導体装置を駆動する駆動方法であって、
前記側面電極の電位を制御して前記電極の相互間における伝導率を制御することを特徴とする半導体装置の駆動方法。 - 請求項１〜１９の何れか一に記載の半導体装置を駆動する駆動方法であって、前記第１の配線と前記第２の配線との間に第１の電圧を印加し、前記非線形素子を介して前記 MISFET 又は MOSFET のゲート電極の電荷を増加させ、第１の電圧とは極性の異なる第２の電圧を印加して減少させ、前記ゲート電極の蓄積電荷量を制御し、電荷を保持するのに第１の電圧及び第２の電圧より低い第３の電圧を印加することを特徴とする半導体装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000122040A JP3871104B2 (ja) | 2000-04-24 | 2000-04-24 | 半導体装置及びその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000122040A JP3871104B2 (ja) | 2000-04-24 | 2000-04-24 | 半導体装置及びその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001308286A JP2001308286A (ja) | 2001-11-02 |
| JP3871104B2 true JP3871104B2 (ja) | 2007-01-24 |
Family
ID=18632572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000122040A Expired - Fee Related JP3871104B2 (ja) | 2000-04-24 | 2000-04-24 | 半導体装置及びその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3871104B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4947752B2 (ja) * | 2001-03-30 | 2012-06-06 | 日立造船株式会社 | 蓄電体 |
| JP5162075B2 (ja) * | 2004-01-08 | 2013-03-13 | マクロニックス インターナショナル カンパニー リミテッド | 不揮発性半導体メモリ及びその動作方法 |
| US7612403B2 (en) * | 2005-05-17 | 2009-11-03 | Micron Technology, Inc. | Low power non-volatile memory and gate stack |
| JP4575320B2 (ja) * | 2006-03-15 | 2010-11-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP5032145B2 (ja) * | 2006-04-14 | 2012-09-26 | 株式会社東芝 | 半導体装置 |
| US20080157181A1 (en) * | 2006-12-28 | 2008-07-03 | Hynix Semiconductor Inc. | Non-volatile memory device and fabrication method thereof |
| WO2009096363A1 (ja) * | 2008-01-28 | 2009-08-06 | Nec Corporation | 抵抗変化型不揮発性記憶装置とその製造方法 |
| KR101145332B1 (ko) | 2010-09-17 | 2012-05-14 | 에스케이하이닉스 주식회사 | 스위칭 장치 및 이를 구비한 메모리 장치 |
-
2000
- 2000-04-24 JP JP2000122040A patent/JP3871104B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001308286A (ja) | 2001-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6646300B2 (en) | Semiconductor memory device | |
| EP1782427B1 (en) | Integrated dram-nvram multi-level memory | |
| US6657893B2 (en) | Nonvolatile semiconductor memory device and method for driving the same | |
| JP2817500B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH05211338A (ja) | 不揮発性半導体装置 | |
| TWI483387B (zh) | Semiconductor device | |
| US4972371A (en) | Semiconductor memory device | |
| US20040012039A1 (en) | Non-volatile semiconductor memory device | |
| JP2013165466A (ja) | プログラマブルロジックスイッチ | |
| JP3871104B2 (ja) | 半導体装置及びその駆動方法 | |
| US8144514B2 (en) | One-transistor floating-body DRAM cell device with non-volatile function | |
| JP2004134799A (ja) | 単一ビット不揮発性メモリーセル、および、その書き込み方法および消去方法 | |
| KR19980081614A (ko) | 트랜지스터, 트랜지스터 어레이 및 불휘발성 반도체 메모리 | |
| US10074658B2 (en) | Non-volatile SRAM memory cell and non-volatile semiconductor storage device | |
| JP2000124418A (ja) | 半導体記憶装置 | |
| JP6426940B2 (ja) | 半導体装置及びフォーミング方法 | |
| US10892341B2 (en) | Flash memory with assistant gate and method of fabricating the same | |
| US20110058410A1 (en) | Semiconductor memory device | |
| TWI619232B (zh) | Non-volatile semiconductor memory device | |
| JPS6244702B2 (ja) | ||
| JPH07106444A (ja) | 半導体記憶装置およびその製造方法 | |
| WO2010092652A1 (ja) | 不揮発性メモリおよびその製造方法、表示装置 | |
| JP3186209B2 (ja) | 半導体装置の使用方法 | |
| JP2002016233A (ja) | 半導体記憶装置及びその駆動方法 | |
| JP3880492B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050425 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050624 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060928 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061011 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091027 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101027 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111027 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121027 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131027 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |