JP5162075B2 - 不揮発性半導体メモリ及びその動作方法 - Google Patents
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Claims (16)
- ソース、ソースから間隔をおいて設けられたドレイン、及びN+インジェクタを含む半導体基板、
前記ソースと前記ドレインとの間において前記基板上の少なくとも一部に設けられた第1のアイソレーション層、
前記第1のアイソレーション層を覆う非導電性電荷トラップ層、
前記非導電性電荷トラップ層を覆う第2のアイソレーション層、及び、
前記第2のアイソレーション層を覆うゲート、を含む少なくとも一つのメモリセルと、
前記メモリセルに連結され、前記メモリセルの動作を制御するよう構成されるメモリ制御回路と、を含み、
前記N+インジェクタは、前記ソース又は前記ドレインのいずれでもなく、かつ前記ソース及び前記ドレインとは別に前記基板に形成され、
前記メモリ制御回路は、前記メモリセルをプログラムするために第1のセットの電圧を印加するように構成され、前記第1のセットの電圧は、プログラムするために前記メモリセルの前記非導電性電荷トラップ層から電子を引き抜き、
前記メモリ制御回路は、前記メモリセルを消去するために、前記N+インジェクタから放出されるホットエレクトロンを前記非導電性電荷トラップ層に注入すること、
を特徴とする不揮発性メモリ。 - 前記メモリ制御回路は、前記メモリセルを消去するために第2のセットの電圧を印加するように構成され、前記第2のセットの電圧は、前記メモリセルの前記非導電性電荷トラップ層への電子の移動を引き起こす、請求項1記載の不揮発性メモリ。
- 前記メモリ制御回路は、
前記ドレイン及び前記ソースを接地すること、及び、
前記ゲートと前記半導体基板と前記N+インジェクタにそれぞれ電圧を印加すること、
を含むプロセスを実行することによって、前記メモリセルを消去するように構成される、請求項1記載の不揮発性メモリ。 - 前記メモリ制御回路は、
前記ゲートに電圧を印加すること、
前記ドレイン又は前記ソースのいずれか一方に電圧を印加すること、
前記ドレイン又は前記ソースのもう一方をフロート状態のままにすること、及び、
前記半導体基板を接地すること、
を含むプロセスを実行することによって、前記メモリセルを消去するように構成される、請求項2記載の不揮発性メモリ。 - 前記メモリ制御回路は、
前記ゲートに電圧を印加すること、
前記ソース及び前記ドレインに対して同期して電圧を印加すること、及び、
前記半導体基板を接地すること、
を含むプロセスを実行することにより、前記メモリセルを消去するように構成される、請求項2記載の不揮発性メモリ。 - 前記メモリ制御回路は、
前記ゲートに電圧を印加すること、
前記ソース及び前記ドレインを接地すること、及び、
前記半導体基板に電圧を印加すること、
を含むプロセスを実行することにより、前記メモリセルを消去するように構成される、請求項2記載の不揮発性メモリ。 - 前記メモリ制御回路は、
正の電圧を前記ゲートに印加すること、及び、
負の電圧を前記半導体基板に印加すること、
を含むプロセスを実行することにより、前記メモリセルを消去するように構成される、請求項2記載の不揮発性メモリ。 - 前記メモリ制御回路は、
負の電圧を前記ゲートに印加すること、及び、
前記トラップ層に電子を移動するために正の電圧を前記半導体基板に印加すること、
を含むプロセスを実行することにより、前記メモリセルを消去するように構成される、請求項2記載の不揮発性メモリ。 - 電荷トラップ型不揮発性メモリセルをプログラムする方法であって、
ソース、ドレイン、前記ソースと前記ドレインとの間のチャネル、及びN+インジェクタを含む半導体基板、
前記チャネルを覆う第1の絶縁層、
前記第1の絶縁層を覆う非導電性電荷トラップ層であって、前記ソースに近い第1の電荷蓄積領域及び前記ドレインに近い第2の電荷蓄積領域を含む非導電性電荷トラップ層、
前記非導電性電荷トラップ層を覆う第2の絶縁層、及び、
前記第2の絶縁層を覆うゲート、を含み、
前記N+インジェクタは、前記ソース又は前記ドレインのいずれでもなく、かつ前記ソース及び前記ドレインとは別に前記基板に形成されている、電荷トラップ型の不揮発性メモリセルを提供するステップ、及び
プログラムするために前記メモリセルの前記非導電性電荷トラップ層から電子を引き抜くステップを含み、前記電子を引き抜くステップは、
前記ソース又は前記ドレインのうちの第1の電極と前記ゲートとの間に第1の電圧差を印加するステップ、及び
前記ソース又は前記ドレインのうちの第2の電極と前記ゲートとの間に第2の電圧差を印加するステップを含み、
前記不揮発性メモリセルをプログラム状態にし、及び、前記不揮発性メモリセルの1ビットをプログラムし、
前記不揮発性メモリセルを消去するために、前記N+インジェクタから放出されるホットエレクトロンを前記非導電性電荷トラップ層に注入する
方法。 - 前記ソース又は前記ドレインのうちの前記第1の電極と前記ゲートとの間に第3の電圧差を印加するステップ、
前記ソース又は前記ドレインのうちの前記第2の電極と前記ゲートとの間に第4の電圧差を印加するステップ、及び
第2の電極のビットの状態を読み取るステップ
をさらに含む、請求項9記載の方法。 - 前記ゲートと前記半導体基板との間に電圧差を印可するステップをさらに含み、
前記電圧差は、前記半導体基板から前記非導電性電荷トラップ層に向かう電流を生じさせ、及び
前記不揮発性メモリセルを消去状態にする、請求項9記載の方法。 - 前記ゲートと前記半導体基板との間に電圧差を印可するステップをさらに含み、
前記電圧差は、前記ゲートから前記非導電性電荷トラップ層に向かう電流を生じさせ、及び
前記不揮発性メモリセルを消去状態にする、請求項9記載の方法。 - 前記ゲートに第1の電圧を印可するステップ、
前記半導体基板を接地するステップ、
前記ソース又は前記ドレインのうちの前記第1の電極にパルス列を印可するステップ、及び
前記ソース又は前記ドレインのうちの前記第2の電極をフロート状態とするステップをさらに含み、
各パルスは、第2の電圧及び前記第2の電圧より小さい第3の電圧を含み、前記第3の電圧は前記第1の電極から電子を遠ざけ、及び
前記第2の電圧は、前記第1の電極から前記半導体基板に向かう電子の流れをカットオフし、かつ、前記不揮発性メモリセルを消去するために、前記電子の前記非導電性電荷トラップ層への注入を引き起こす、請求項9記載の方法。 - 前記不揮発性メモリセルを消去するために、前記電子の前記非導電性電荷トラップ層への格納を引き起こす前記パルスの数を選択するステップをさらに含む、請求項13記載の方法。
- 前記ゲートに第1の電圧を印可するステップ、
前記半導体基板を接地するステップ、
前記ソース又は前記ドレインに同期的にパルス列を印可するステップをさらに含み、
各パルスは、第2の電圧及び前記第2の電圧より小さい第3の電圧を含み、前記第3の電圧は前記ソース及び前記ドレインから電子を遠ざけ、及び
前記第2の電圧は、前記ソース及び前記ドレインから前記半導体基板に向かう電子の流れをカットオフし、かつ、前記不揮発性メモリセルを消去するために、前記電子の前記非導電性電荷トラップ層への注入を引き起こす、請求項9記載の方法。 - 前記不揮発性メモリセルを消去するために、前記電子の前記非導電性電荷トラップ層への格納を引き起こす前記パルスの数を選択するステップをさらに含む、請求項15記載の方法。
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