JP2963882B2 - フラッシュメモリセルのプログラム方法 - Google Patents
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Description
ルのプログラム方法に関し、特にスプリットゲート型
(split-gatetype)フラッシュメモリセルの大きさを減
少し低電力素子を具現することができるフラッシュメモ
リセルのプログラム方法に関するものである。
ash electrically erasable and programmable read on
ly memory cell)のようなフラッシュメモリ素子は電気
的プログラム(program )及び消去(erasure )機能を
有し、構成されたゲート電極の形態により積層ゲート型
(stack-gate type )とスプリットゲート型に区分され
る。
ト型フラッシュメモリセルの構造及び動作を詳細に説明
する。
には図1(a)に図示されたようにシリコン基板1上に
トンネル酸化膜4、フローティングゲート5、誘電体膜
6及びコントロールゲート7が順次に積層され、その両
側部のシリコン基板1にはソース及びドレーン領域2,
3が各々形成される。このように形成されたフラッシュ
メモリセルのプログラム及び消去動作は次の通りであ
る。
ム、即ちフローティングゲート5に電荷を貯蔵(charg
e)するためには図1(b)に図示されたようにコント
ロ−ルゲート7に+12V、ドレーン領域3に+5V、
更にソース領域2及びシリコン基板1に各々接地電圧を
印加する。
れた高電圧によりフローティングゲート5下部のシリコ
ン基板1にはチャンネル(channel )が形成され、ドレ
ーン領域3に印加された電圧によりドレ−ン領域3側部
のシリコン基板1には高電界領域が形成される。
一部が高電界領域からエネルギ(energy)を受けてホッ
トエレクトロン(hot electron)になり、このホットエ
レクトロンの一部がコントロールゲート7に印加された
高電圧により形成された垂直方向の電界によりトンネル
酸化膜4を介してフローティングゲート5に注入(inje
ction )される。従ってこのようなホットエレクトロン
の注入によりフラッシュメモリセルのしきい値電圧(th
reshold voltage )VT が上昇する。
情報を消去、即ちフローティングゲ−ト5に貯蔵された
電荷を放電(discharge )するためには図1(c)に図
示されたようにコントロールゲート7及びシリコン基板
1には接地電圧を、ソース領域2には+12Vを各々印
加し、ドレーン領域3はフローティング(floating)さ
せる。そうするとフローティングゲ−ト5に注入された
電子はF−Nトンネリング(Fowler−Nordheimtunnelin
g )現象によりソース領域2に移動し、これによりメモ
リセルのしきい値電圧VT が降下される。
領域2とフローティングゲート5間において局部的に発
生するトンネリング現象によりつくられる。このため消
去動作時にソース領域2に移動する電子の量を制御する
ことが難しく、トンネル酸化膜4の特性が低下する場
合、フローティングゲート5が電気的に回復されない現
象、即ち過度消去(over erasure)が発生する。このよ
うな過度消去は素子の動作特性を低下させる原因に作用
する。
リットゲート型フラッシュメモリセルにはシリコン基板
11上に第1絶縁膜14、フローティングゲート15、第2絶
縁膜16及びコントロールゲート17が順次に積層されてお
り、この積層構造を含む全体構造上部に第3絶縁膜18及
びセレクトゲート19が積層される。さらにフローティン
グゲート15の一方の側面の下部のシリコン基板11にはド
レーン領域13が形成され、フローティングゲート15にお
いて所定距離に離隔されたシリコン基板11にはソース領
域12が形成される。
極及びセレクトトランジスタからなるフラッシュメモリ
セルのプログラム及び消去動作は次の通りである。
ム、即ちフローティングゲート15に電荷を貯蔵するため
には図2(b)に図示されたようにコントロールゲート
17に+12V、セレクトゲート19に+1.8V、ドレー
ン領域13に+5V、ソース領域12及びシリコン基板11に
接地電圧を各々印加する。
電圧によりセレクトゲート19下部のシリコン基板11には
セレクトチャンネル(select channel)が形成され、コ
ントロ−ルゲート17に印加された高電圧によりフローテ
ィングゲート15下部のシリコン基板11にもチャンネルが
形成される。
至30μAのドレーン電流が流れると同時にフローティ
ングゲート15下部のチャンネルには高電界領域が形成さ
れる。このときチャンネルに存在する電子の一部が高電
界領域からエネルギーを受けてホットエレクトロンにな
り、このホットエレクトロン中の一部がコントロールゲ
ート17に印加された高電位電圧により形成された垂直方
向の電界により第1絶縁膜14を介してフローティングゲ
ート15に注入される。これによりフラッシュメモリセル
のしきい値電圧VT が上昇する。
情報を消去、即ちフロ−ティングゲート15に貯蔵された
電荷を放電させるためには図2(c)に図示されたよう
にコントロールゲート17に−12V、ドレーン領域13に
+5V、セレクトゲート19及びシリコン基板11に接地電
圧を各々印加し、ソ−ス領域12はフローティングされる
ようにする。そうするとフローティングゲ−ト15に注入
された電子はF−Nトンネリング現象によりソース領域
12に移動することになり、そのためメモリセルのしきい
値電圧VT が降下する。
はセレクトトランジスタがターンオン(turn-on )され
た状態で読出し(read)動作がおこなわれる。そのため
過度の消去現象が発生しないという長所がある。しか
し、セレクトチャンネルの長さを減少させる場合、漏洩
電流(leakage current )が発生するためメモリセルの
大きさが減少されにくいという短所がある。
プリットゲート型フラッシュメモリセルのコントロール
ゲートには12V以上の高電圧が印加される。このよう
な高電圧は5V程度の電源電圧を高電圧に上昇させる電
荷ポンピング回路から供給される。
うなメモリセルによって行われるフラッシュメモリ素子
は、先ず、電源電圧を高電圧に上昇させるポンピング動
作に多くの時間が所要されるため全体的なプログラム時
間が長くなり、そのため電力の消耗が大きくなるという
問題点が発生し、更には素子の信頼性を確保するために
はフローティングゲートとコントロールゲート間に形成
される第2絶縁膜の厚さを第1絶縁膜の厚さより2倍以
上厚く形成しなければならないため製造工程上の難しさ
がまつわることになる。
の低電圧を利用する低電力メモリ素子が要求され、これ
を実現するための一つの方法としてプログラム時にドレ
ーン領域に印加される電圧を減少させる方法が提案され
ている。しかしこの方法を利用する場合、プログラム特
性を電源電圧(例えば5V)を利用する従来のメモリ素
子のような水準に保持するためにメモリセル又はドレー
ン接合の構造を変更しなければならない。そのため、こ
れによる製造工程の変化及び工程段階の増加等のような
問題点が発生する。
によるプログラム時ドレーン領域に印加される電圧を5
V以上で上昇させるためにはメモリ素子に電荷ポンピン
グ(charge pumping)回路を付加する方法が提示されて
いる。しかし、この方法も又プログラム時に発生する3
0μA以上のドレーン電流のため電荷ポンピングによる
ドレーン電位の上昇が不可能になるという間題点があ
る。
フラッシュメモリセルの構造を変更することなくフラッ
シュメモリセルの大きさを減少することができると同時
に低電力素子を具現することができるフラッシュメモリ
セルのプログラム方法を提供することにその目的があ
る。
ための本発明の特徴は、フラッシュメモリセルのプログ
ラム方法において、シリコン基板上に第1絶縁膜、フロ
ーティングゲート、第2絶縁膜及びコントロールゲート
が順次に積層されており、この積層構造を含む全体構造
上部に第3絶縁膜が形成され、この積層構造と直交する
ように且つ前記第3絶縁膜の上にセレクトゲートが形成
され、前記フローティングゲートの一方の側面の下部の
前記シリコン基板にはドレーン領域が形成され、前記フ
ローティングゲートの他方の側面から所定距離離隔され
た前記シリコン基板にはソース領域が形成され、前記シ
リコン基板、前記ソース及びドレーン領域、前記フロー
ティングゲート、前記コントロールゲート及び前記セレ
クトゲートに各々印加された電圧により、前記フローテ
ィングゲートと前記ソース領域間の前記シリコン基板で
あって前記セレクトゲートの下方に空乏領域が形成さ
れ、該空乏領域に存在するトラップセンターにおいて発
生する少数キャリアをホットエレクトロンに変化させて
前記フローティングゲートに注入されるようにすること
にある。
1絶縁膜、フローティングゲート、第2絶縁膜及びコン
トロールゲートが順次に積層されており、この積層構造
を含む全体構造上部に第3絶縁膜が形成され、この積層
構造と直交するように且つ前記第3絶縁膜の上にセレク
トゲートが形成され、前記フローティングゲートの一方
の側面の下部の前記シリコン基板にはドレーン領域が形
成され、前記フローティングゲートの他方の側面から所
定距離離隔された前記シリコン基板にはソース領域が形
成され、前記シリコン基板、前記ソース及びドレーン領
域、前記フローティングゲート、前記コントロールゲー
ト及び前記セレクトゲートに各々印加された電圧によ
り、前記フローティングゲートと前記ソース領域間の前
記シリコン基板であって前記セレクトゲートの下方に空
乏領域が形成され、該空乏領域に存在するトラップセン
ターにおいて発生する少数キャリアを前記セレクトゲー
トと前記フローティングゲート間の前記シリコン基板に
形成された高電界領域からエネルギーを受けてホットエ
レクトロンに変化させて前記ホットエレクトロンは垂直
方向に形成される電界により前記フローティングゲート
に注入されるようにすることにある。
1絶縁膜、フローティングゲート、第2絶縁膜及びコン
トロールゲートが順次に積層されており、この積層構造
を含む全体構造上部に第3絶縁膜が形成され、この積層
構造と直交し且つ空乏領域の上に位置するセレクトゲー
トが前記第3絶縁膜の上に形成され、前記フローティン
グゲートの一方の側面の下部の前記シリコン基板にはド
レーン領域が形成され、前記フローティングゲートの他
方の側面から所定距離離隔された前記シリコン基板には
ソース領域が形成したフラッシュメモリセルのプログラ
ム方法において、前記コントロールゲートには電源電圧
より高い高電位電圧を印加し、前記ドレーン領域には前
記電源電圧を印加し、前記セレクトゲートには前記電源
電圧より低く接地電圧よりは高い電圧を印加し、前記シ
リコン基板には接地電圧を印加し、前記ソース領域はフ
ローティングするようにし、前記フローティングゲート
と前記ソース領域間の前記シリコン基板に空乏領域が形
成され、前記空乏領域に存在するトラップセンターにお
いて発生する少数キャリアを前記セレクトゲートと前記
フローティングゲート間の前記シリコン基板に形成され
た高電界領域からエネルギーを受けてホットエレクトロ
ンに変化させて前記ホットエレクトロンが垂直方向に形
成される電界により前記フローティングゲートに注入さ
れるようにすることにある。
板上に第1絶縁膜、フローティングゲート、第2絶縁膜
及びコントロールゲートが順次に積層されており、この
積層構造を含む全体構造上部に第3絶縁膜が形成され、
この積層構造と直交するように且つ前記第3絶縁膜の上
にセレクトゲートが形成され、前記フローティングゲー
トの一方の側面の下部の前記シリコン基板にはドレーン
領域が形成され、前記フローティングゲートの他方の側
面から所定距離離隔された前記シリコン基板にはソース
領域が形成されたフラッシュメモリセルのプログラム方
法において、前記コントロールゲートには電源電圧より
高い高電位電圧を印加し、前記ドレーン領域には前記電
源電圧より高く前記高電位電圧よりは低い電圧を印加
し、前記セレクトゲートには前記電源電圧より低く接地
電圧よりは高い電圧を印加し、前記シリコン基板には接
地電圧を印加し、前記ソース領域はフローティングする
ようにし、前記フローティングゲートと前記ソース領域
間の前記シリコン基板であって前記セレクトゲートの下
方に空乏領域が形成され、該空乏領域に存在するトラッ
プセンターにおいて発生する少数キャリアを前記セレク
トゲートと前記フローティングゲート間の前記シリコン
基板に形成された高電界領域からエネルギーを受けてホ
ットエレクトロンに変化させて前記ホットエレクトロン
が垂直方向に形成される電界により前記フローティング
ゲートに注入されるようにすることにある。
発明を詳細に説明する。本発明は図2(a)に図示され
た従来のスプリットゲート型フラッシュメモリセルに対
するプログラム方法を改善したものである。即ち、従来
のプログラム方法はソース領域から流入された少数キャ
リアがチャンネルに形成された高電界領域からエネルギ
ーを受けホットエレクトロンになり、このようなホット
エレクトロンがフローティングゲートに注入されるよう
にするチャンネルホットエレクトロン注入方式を利用し
てきたが、本発明によるプログラム方法はシリコン基板
に形成された空乏領域に存在するトラップセンターにお
いて少数キャリアを発生させ、このような少数キャリア
がホットエレックトロンとなりフローティングゲートに
注入されるようにするバルク(bulk)ホットエレクトロ
ン注入方式を利用したものである。
した本発明によるフラッシュメモリセルのプログラム方
法を図3を通じて説明すると次の通りである。図3は本
発明によるフラッシュメモリセルのプログラム方法を説
明するための状態図であり、全体的な構造は図2(a)
に図示された一般的なフラッシュメモリセルの構造と同
一であるため構成に対する説明は省略することにする。
グラム、即ちフローティングゲート15に電荷を貯蔵する
ため図3に図示されたようにドレーン領域13に+5V程
度の電源電圧を印加し、コントロールゲート17に電源電
圧より高い+12V程度の高電位電圧を印加し、シリコ
ン基板11に接地電圧を印加する。
いが接地電圧より高い+18V程度の電圧を印加し、ソ
ース領域12がフローティングするようにする。このよう
にするとコントロールゲート17に印加された高電位電圧
によりフローティングゲート15下部のシリコン基板11に
はチャンネル20が形成され、ドレーン領域13に印加され
た電位はチャンネル20において等電位分布になる。
態であるためセレクトゲート19下部のシリコン基板11に
形成されたセレクトチャンネルのしきい値電圧はドレー
ン領域13の高い電位障壁(potential barrier )による
ボデー効果(body effect )により増加される。
た電圧(+1.8V)ではチャンネル反転が出来ないた
めソース領域12側に形成された空乏領域30はシリコン基
板11の表面部位から下部に拡張される。このとき空乏領
域30の大きさを極大化させるためにはソース領域12に注
入された不純物の濃度がシリコン基板11に注入された不
純物の濃度より顕著に高くなる。
るトラップセンターにおいて少数キャリアである電子が
発生し、発生した少数キャリアはドレーン領域13に印加
された電圧によりセレクトゲート19とフローティングゲ
ート15間のシリコン基板11に形成された高電界領域から
エネルギを受けてホットエレクトロンになる。
ート17に印加された高電位電圧により形成される垂直方
向の電界により第1絶縁膜14を介してフローティングゲ
ート15に注入される。これによりフラッシュメモリセル
のしきい値電圧VT が上昇する。
に印加される電圧Vdの変化によるフラッシュメモリセ
ルのしきい値電圧VTPの変化を図示したグラフであり、
曲線Aは従来のプログラム方法によるしきい値電圧変化
を、曲線Bは本発明のプログラム方法によるしきい値電
圧の変化を各々表す。
るプログラム方法を利用する場合、プログラム特性は低
下するが、ドレーン領域13に印加された電圧により形成
される電界の強さが従来の方法を利用してプログラム動
作を実行する場合より増加されるためプログラム効率が
増加することを知ることができる。
る電圧Vsの変化によるフラッシュメモリセルのしきい
値電圧VTPの変化を図示したグラフであり、曲線Cは従
来のプログラム方法によるしきい値電圧変化を、曲線D
は本発明のプログラム方法によるしきい値電圧の変化を
各々表す。
るプログラム方法を利用する場合、セレクトゲート19に
印加される電圧Vsが増加するにしたがってプログラム
特性が向上することを知ることができ、これはセレクト
ゲート19に印加される電圧Vsが増加するにしたがって
空乏領域30の大きさが増加し、これにより少数キャリア
の発生率が増加されるためである。
圧Vsが約+1.5V以上に増加される場合、セレクト
チャンネル部分に形成される空乏領域の大きさは増加さ
れるが、ドレーン領域13に印加された電圧により形成さ
れる電界の強さは減少する。したがって、ホットエレク
トロンの発生率が急激に減少され、プログラム効率が減
少することを知ることができる。
大化させるためにはセレクトゲート19に印加される電圧
を一定に保持し、電荷ポンピング回路を利用してドレー
ン領域13に印加される電圧を増加することが所望され
る。本発明によればプログラム時、ソース領域12はフロ
ーティングされるためドレーン電流が流れないため電荷
ポンピング回路の利用が可能になる。
電源電圧より高い+7V以上に増加させる場合、コント
ロールゲート17に電源電圧より高い+8乃至+11V程
度の高電圧を印加すると同様なプログラム特性を得るこ
とができ、この場合、コントロールゲート17に印加され
る電圧が従来の+12Vより低いためポンピング時間が
減少してプログラム時間を短縮することができる。
ーティングゲート15間に形成される第2絶縁膜16の厚さ
の減少を可能にする効果を得ることができる。したがっ
て本発明によるフラッシュメモリセルのプログラム方法
を利用するとスプリットゲート型フラッシュメモリセル
の構造を変更しなくても低電力素子を容易に具現するこ
とができる。
ッシュメモリセルは従来のスプリットゲート型フラッシ
ュメモリ素子の消去方法により消去することができる長
所を有し、したがってフラッシュメモリセルの消去動作
に対する説明は省略する。
領域側に形成された拡張された空乏領域に存在するトラ
ップセンターにおいて少数キャリアが発生するようにす
ることにより、発生した少数キャリアがドレーン領域に
印加された電圧によりセレクトゲートとフローティング
ゲート間のシリコン基板に形成された高電界領域からエ
ネルギーを受けてホットエレクトロンになるようにし、
このようなホットエレクトロンをコントロールゲートに
印加された高電位電圧により形成される垂直方向の電界
によりフローティングゲートに注入することによりスプ
リットゲート型フラッシュメモリセルの構造を変更しな
いでプログラム効率及び特性が向上された低電力素子を
容易に具現することは勿論フラッシュメモリセルの大き
さを効果的に減少することができる効果を得ることがで
きる。
セルを説明するための素子の断面図、(b)及び(c)
は(a)に図示された積層ゲート型フラッシュメモリセ
ルのプログラム及び消去動作を説明するための状態図で
ある。
メモリセルを説明するための素子の断面図、(b)及び
(c)は(a)に図示されたスプリットゲート型フラッ
シュメモリセルのプログラム及び消去動作を説明するた
めの状態図である。
ム方法を説明するための状態図である。
フ図である。
Claims (12)
- 【請求項1】 フラッシュメモリセルのプログラム方法
において、 シリコン基板上に第1絶縁膜、フローティングゲート、
第2絶縁膜及びコントロールゲートが順次に積層されて
おり、この積層構造を含む全体構造上部に第3絶縁膜が
形成され、この積層構造と直交するように且つ前記第3
絶縁膜上にセレクトゲートが形成され、前記フローティ
ングゲートの一方の側面の下部の前記シリコン基板には
ドレーン領域が形成され、前記フローティングゲートの
他方の側面から所定距離離隔された前記シリコン基板に
はソース領域が形成され、前記シリコン基板、前記ソー
ス及びドレーン領域、前記フローティングゲート、前記
コントロールゲート及び前記セレクトゲートに各々印加
された電圧により、前記フローティングゲートと前記ソ
ース領域間の前記シリコン基板であって前記セレクトゲ
ートの下方に空乏領域が形成され、該空乏領域に存在す
るトラップセンターにおいて発生する少数キャリアをホ
ットエレクトロンに変化させて前記フローティングゲー
トに注入されるようにすることを特徴とするフラッシュ
メモリセルのプログラム方法。 - 【請求項2】 請求項1において、 前記ソース領域に注入された不純物の濃度は前記シリコ
ン基板に注入された不純物の濃度より高いことを特徴と
するフラッシュメモリセルのプログラム方法。 - 【請求項3】 請求項1において、 前記少数キャリアは電子であることを特徴とするフラッ
シュメモリセルのプログラム方法。 - 【請求項4】 フラッシュメモリセルのプログラム方法
において、 シリコン基板上に第1絶縁膜、フローティングゲート、
第2絶縁膜及びコントロールゲートが順次に積層されて
おり、この積層構造を含む全体構造上部に第3絶縁膜が
形成され、この積層構造と直交するように且つ前記第3
絶縁膜上にセレクトゲートが形成され、前記フローティ
ングゲートの一方の側面の下部の前記シリコン基板には
ドレーン領域が形成され、前記フローティングゲートの
他方の側面から所定距離離隔された前記シリコン基板に
はソース領域が形成され、前記シリコン基板、前記ソー
ス及びドレーン領域、前記フローティングゲート、前記
コントロールゲート及び前記セレクトゲートに各々印加
された電圧により、前記フローティングゲートと前記ソ
ース領域間の前記シリコン基板であって前記セレクトゲ
ートの下方に空乏領域が形成され、該空乏領域に存在す
るトラップセンターにおいて発生する少数キャリアを前
記セレクトゲートと前記フローティングゲート間の前記
シリコン基板の前記に形成された高電界領域からエネル
ギーを受けてホットエレクトロンに変化させて前記ホッ
トエレクトロンは垂直方向に形成される電界により前記
フローティングゲートに注入されるようにすることを特
徴とするフラッシュメモリセルのプログラム方法。 - 【請求項5】 請求項4において、 前記ソース領域に注入された不純物の濃度は前記シリコ
ン基板に注入された不純物の濃度より高いことを特徴と
するフラッシュメモリセルのプログラム方法。 - 【請求項6】 請求項4において、 前記少数キャリアは電子であることを特徴とするフラッ
シュメモリセルのプログラム方法。 - 【請求項7】 シリコン基板上に第1絶縁膜、フローテ
ィングゲート、第2絶縁膜及びコントロールゲートが順
次に積層されており、この積層構造を含む全体構造上部
に第3絶縁膜が形成され、この積層構造と直交しするよ
うに且つ前記第3絶縁膜の上にセレクトゲートが形成さ
れ、前記フローティングゲートの一方の側面の下部の前
記シリコン基板にはドレーン領域が形成され、前記フロ
ーティングゲートの他方の側面から所定距離離隔された
前記シリコン基板にはソース領域が形成したフラッシュ
メモリセルのプログラム方法において、 前記コントロールゲートには電源電圧より高い高電位電
圧を印加し、前記ドレーン領域には前記電源電圧を印加
し、前記セレクトゲートには前記電源電圧より低く接地
電圧よりは高い電圧を印加し、前記シリコン基板には接
地電圧を印加し、前記ソース領域はフローティングする
ようにし、前記フローティングゲートと前記ソース領域
間の前記シリコン基板であって前記セレクトゲートの下
方に空乏領域が形成され、該空乏領域に存在するトラッ
プセンターにおいて発生する少数キャリアを前記セレク
トゲートと前記フローティングゲート間の前記シリコン
基板に形成された高電界領域からエネルギーを受けてホ
ットエレクトロンに変化させて前記ホットエレクトロン
が垂直方向に形成される電界により前記フローティング
ゲートに注入されるようにすることを特徴とするフラッ
シュメモリセルのプログラム方法。 - 【請求項8】 請求項7において、 前記ソース領域に注入された不純物の濃度は前記シリコ
ン基板に注入された不純物の濃度より高いことを特徴と
するフラッシュメモリセルのプログラム方法。 - 【請求項9】 請求項7において、 前記少数キャリアは電子であることを特徴とするフラッ
シュメモリセルのプログラム方法。 - 【請求項10】 シリコン基板上に第1絶縁膜、フロー
ティングゲート、第2絶縁膜及びコントロールゲートが
順次に積層されており、この積層構造を含む全体構造上
部に第3絶縁膜が形成され、この積層構造と直交するよ
うに且つ前記第3絶縁膜の上にセレクトゲートが形成さ
れ、前記フローティングゲートの一方の側面の下部の前
記シリコン基板にはドレーン領域が形成され、前記フロ
ーティングゲートの他方の側面から所定距離離隔された
前記シリコン基板にはソース領域が形成されたフラッシ
ュメモリセルのプログラム方法において、 前記コントロールゲートには電源電圧より高い高電位電
圧を印加し、前記ドレーン領域には前記電源電圧より高
く前記高電位電圧よりは低い電圧を印加し、前記セレク
トゲートには前記電源電圧より低く接地電圧よりは高い
電圧を印加し、前記シリコン基板には接地電圧を印加
し、前記ソース領域はフローティングするようにし、前
記フローティングゲートと前記ソース領域間の前記シリ
コン基板であって前記セレクトゲートの下方に空乏領域
が形成され、該空乏領域に存在するトラップセンターに
おいて発生する少数キャリアを前記セレクトゲートと前
記フローティングゲート間の前記シリコン基板に形成さ
れた高電界領域からエネルギーを受けてホットエレクト
ロンに変化させて前記ホットエレクトロンが垂直方向に
形成される電界により前記フローティングゲートに注入
されるようにすることを特徴とするフラッシュメモリセ
ルのプログラム方法。 - 【請求項11】 請求項10において、 前記ソース領域に注入された不純物の濃度は前記シリコ
ン基板に注入された不純物の濃度より高いことを特徴と
するフラッシュメモリセルのプログラム方法。 - 【請求項12】 請求項10において、 前記少数キャリアは電子であることを特徴とするフラッ
シュメモリセルのプログラム方法。
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