JP3004043B2 - 不揮発性半導体メモリ装置 - Google Patents

不揮発性半導体メモリ装置

Info

Publication number
JP3004043B2
JP3004043B2 JP28329690A JP28329690A JP3004043B2 JP 3004043 B2 JP3004043 B2 JP 3004043B2 JP 28329690 A JP28329690 A JP 28329690A JP 28329690 A JP28329690 A JP 28329690A JP 3004043 B2 JP3004043 B2 JP 3004043B2
Authority
JP
Japan
Prior art keywords
drain
semiconductor memory
source
memory device
nonvolatile semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP28329690A
Other languages
English (en)
Other versions
JPH04158582A (ja
Inventor
哲郎 遠藤
理一郎 白田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP28329690A priority Critical patent/JP3004043B2/ja
Priority to KR1019910018581A priority patent/KR960008739B1/ko
Priority to US07/780,933 priority patent/US5355332A/en
Priority to DE4135032A priority patent/DE4135032A1/de
Publication of JPH04158582A publication Critical patent/JPH04158582A/ja
Priority to US08/245,557 priority patent/US5483484A/en
Priority to US08/513,000 priority patent/US5596523A/en
Application granted granted Critical
Publication of JP3004043B2 publication Critical patent/JP3004043B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、浮遊ゲートと制御ゲートとを有するMOSト
ランジスタ構造のメモリセルを用いて構成された電気的
書き換え可能な不揮発性半導体メモリ装置（EEPROM）に
関する。
（従来技術） EEPROMの分野で、浮遊ゲートと制御ゲートとを持つMO
Sトランジスタ構造のメモリセルが広く知られている。
加工技術の進歩によりMOSトランジスタの微細化、EEPRO
Mの高集積化が著しく進んでいる。
第９図にはEEPROMに用いられているMOSトランジスタ
構造のメモリセルのデータ消去時におけるポテンシャル
分布を示す図が示されている。
ｐ型シリコン基板１上に第１のゲート絶縁膜３を介し
て第１層多結晶シリコン膜により浮遊ゲート５が形成さ
れ、この上に第２のゲート絶縁膜７を介して第２層多結
晶シリコン膜からなる制御ゲート９が形成されている。
上述の如くMOSトランジスタの微細化が進んでいるた
め、第１のゲート絶縁膜３の膜厚は、スケーリング則に
従い極薄の方向に進んでいる。しかし、MOSトランジス
タが微細化されてもドレイン11に印加される電源電位V
DDはさほど下がっていない。このため、浮遊ゲート５中
に保持された電子を放出する（データ消去）ために、基
板1,制御ゲート２に“L"レベル電位を、ドレイン11に
“H"レベル電位を印加すると、基板１内のポテンシャル
は、ドレイン11から第１のゲート絶縁膜３に向かい等ポ
テンシャル線が密になる分布を示す。したがって、チャ
ンネル領域のドレイン11の近傍には横方向に高電界が発
生し、エネルギーの高い電子−正孔対すなわちホットキ
ャリアを発生が発生する。ホット電子はドレイン11に高
電源電位VDDが印加されているので第１のゲート絶縁膜
３に注入されないが、ホットホールは加速され基板１−
ゲート絶縁膜３間のバリアを越えてゲート絶縁膜３に注
入される。ホットホールが第１のゲート絶縁膜３に注入
されるとゲート酸化膜中に電子トラップ準位が形成さ
れ、その結果、このようなメモリセルでは、エンデュラ
ンス特性等が低下するという問題があった。したがっ
て、このようなMOSトランジスタ構造のメモリセルから
なるEEPROMでは、書替可能回数の向上が困難となり、高
寿命のものが得られず、信頼性が低下するという問題が
あった。
（発明が解決しようとする課題） 上述の如く従来の微細化が進んだMOSトランジスタか
らなる半導体メモリセルは、データ消去の際にドレイン
近傍に高電界が発生し、この高電界により生成されたホ
ットホールがゲート絶縁膜に注入され、特性が劣化する
という問題があった。その結果、このようなメモリセル
で構成されたEEPROMではその寿命が低下し、高信頼のも
のが得られないという問題があった。
本発明は、上記事情を考慮してなされたもので、その
目的とするところは、半導体メモリセルの特性劣化を防
止、信頼性の高いEEPROMを提供することにある。
［発明の構成］ （課題を解決するための手段） 上記の目的を達成するために、本発明の不揮発性半導
体メモリ装置は、半導体基板上に浮遊ゲートと制御ゲー
トとが積層され、前記浮遊ゲートとドレイン若しくはソ
ースとの間で電荷のやりとりをして書込み及び消去を行
う書換え可能なMOSトランジスタ構造の不揮発性半導体
メモリ装置において、前記半導体メモリ装置のドレイン
耐圧若しくはソース耐圧が、データを読み出すときに前
記ドレイン若しくはソースに印加する電圧より大きく且
つ前記浮遊ゲートに保持された電子を放出するときに前
記ドレイン若しくはソースに印加する電圧よりも小さく
設定されていることを特徴とする。
また、本発明の不揮発性半導体メモリ装置は、半導体
基板上に浮遊ゲートと制御ゲートとが積層され、前記浮
遊ゲートとドレイン若しくはソースとの間で電荷のやり
とりをして書込み及び消去を行う書換え可能なMOSトラ
ンジスタ構造の不揮発性半導体メモリセルがマトリクス
状に配置され、複数個のメモリセルがその端部のドレイ
ンをビット線に接続して論理セル構成し、各論理セルの
共通ソース線に選択ゲートトランジスタが接続され且つ
制御ゲートの電位がワード線により制御されてなる不揮
発性半導体メモリ装置において、前記メモリセルのドレ
イン耐圧が、データ読み出し時に前記ドレインに印加す
る電圧より大きく且つ前記浮遊ゲートに保持された電子
を放出するときに前記ドレインに印加する電圧よりも小
さく設定されていることを特徴とする。
（作用） 本発明の不揮発性半導体メモリ装置では、そのドレイ
ン耐圧が浮遊ゲートに保持された電子を放出するときに
ドレインに印加する電圧よりも小さく設定されている。
このため電子を放出するためにドレインに電圧を印加す
ると、メモリセルにパンチスルーが起こりソースの電位
が上昇する。その結果、ドレインからソースに向かう強
電界が減少してホットホールの生成が抑制されるのでメ
モリセルの特性劣化を防止でき、高寿命の不揮発性半導
体メモリ装置を得ることができる。
（実施例） 以下、図面を用いて本発明の実施例を説明する。
第１図，第２図（ａ），（ｂ）にはそれぞれ本発明の
一実施例に係る不揮発性半導体メモリ装置のメモリセル
の平面図とメモリセルのＡ−Ａ′,B−Ｂ′断面図が示さ
れている。
Ｐ型Si基板31の素子分離絶縁膜33で区画された領域
に、酸化膜からなる厚さ約11nm程度の第１ゲート絶縁膜
35を介して第１層多結晶シリコン膜からなる電荷蓄積層
となる浮遊ゲート37が形成されている。この浮遊ゲート
37は、一部素子分離絶縁膜33上に延在している。浮遊ゲ
ート37上には第２ゲート絶縁膜39を介して第二層多結晶
シリコン膜からなる制御ゲート41が形成されている。そ
して、イオン注入法により、ドーズ量約１×1015程度の
Ｎ型不純物イオンが注入され、ゲート37,41に自己整合
的なソース43,ドレイン45が形成されている。また、素
子分離絶縁膜33の下にはチャネルストッパ層として全体
にＰ型半導体層が形成されている。
このように構成されたメモリセルの実効チャネルは、
約0.2μｍであり、従来の一般的なメモリセルのそれに
比べて約1.4μｍほど短くなっている。即ち、このメモ
リセルは、基盤31,制御ゲート41に“L"レベル電位を与
えた時におけるドレイン耐圧が、メモリセルの読み出し
時にドレイン45に与えられる電圧よりも大きく且つ浮遊
ゲート37からドレイン45へ電子を引き抜く際にドレイン
45に印加される電圧よりも小さくなるべく構成されてい
る。このため、データ消去のためにドレイン43に“H"レ
ベル電位を印加すると、ドレイン43からソース45にまで
空乏層が延びる。その結果、パンチスルーが起こりソー
ス45の電位が上昇し、チャンネル領域のドレイン43の近
傍に形成される横方向の強電界が低減され、第３図に示
されるようなゲート37,41に対して対称的なポテンシャ
ル分布が形成される。したがって、強電界によるホット
ホールの生成を抑止でき、素子特性の劣化を防止でき、
信頼性の高い半導体メモリセルを得ることができる。
本発明者等は、従来のMOSトランジスタ構造のメモリ
セルのエンデュランス特性と、本実施例のメモリセルの
それとを比較してみたところ、第４図に示されるような
結果が得られた。図中曲線a,bはそれぞれ従来のメモリ
セル，本実施例のメモリセルを示している。しきい値電
圧VTHの変動幅を0.5Vとすると、従来のメモリセルで
は、約105回程度の書込み／消去サイクルしか保証され
ていないが、本実施例のメモリセルでは、107回以上の
書込み／消去サイクルが保証されており、大幅にエンデ
ュランス特性が改善されていることが確認された。
第５図には本発明の第２の実施例に係るEEPROMの要部
構成の等価回路が示されている。これは第１図に示され
るメモリセルをNANDセル型EEPROMに適用したものであ
る。
メモリセルアレイ47はマトリクス状に配置されたNAND
セルからなるセルブロックで構成され、ロウ・デコーダ
51とカラム・デコーダ53とにより任意のメモリセルが選
択され、センスアンプ55にメモリセルのデータが増幅さ
れる。図では１つのセル・ブロック49が示されている。
このセル・ブロック49はメモリセルM11,M12,M13,M14が
直列接続されたNANDセルとメモリセルM21,M22,M23,M24
が直列接続されたNANDセルとで構成されている。これら
NANDセルのドレイン側，ソース側にはそれぞれ選択ゲー
トトランジスタS1,S2が接続されている。各NANDセルの
一端部は選択ゲートトランジスタS1を介してそれぞれビ
ット線BL1,BL2に接続され、制御ゲートCG1〜CG4はそれ
ぞれ一方方向のNANDセルについて共通なワード線WL1〜L
4に接続されている。制御ゲートCG1〜CG4を共通接続す
るワード線WL1〜WL4及び選択ゲートSG1,SG2にはロウ・
デコーダ51が接続され、ビット線BL1,BL2にはカラム・
デコーダ53が接続されている。
第６図にはこのように構成されたEEPROMのデータ消去
時の動作波形が示されている。セル・ブロック49のデー
タを消去する場合、ロウ・デコーダ51の出力によりCG1
〜CG4,SG2には“L"レベル出力として0Vが、選択ゲートS
G1には“H"レベル出力として20Vが出される。また、カ
ラム・デコーダ53の出力によりビット線BL1,BL2には
“H"レベル出力として20Vのプログラム・パルスが出さ
れる。その結果、メモリセルM11〜M24にパンチスルーが
起こりセルブロック49内の全てのメモリセルM11〜M24の
データが消去される。非選択セルブロック内の選択ゲー
トに“L"を出力しておくと、ビット線に印加される“H"
レベル電位は、メモリセル部には転送されず、消去は行
われない。したがって、選択的にセルブロック内のセル
データを全て消去でき、データ消去時に発生する貫通電
流が最小限に抑えられ消費電力が低減されるのは勿論の
こと、従来例のようにビット線から遠い方のメモリセル
から順にデータを消去するシーケンシャル方式の消去で
はなく、セルブロック内のデータを一括消去するので高
速にデータを消去することが可能になる。また、メモリ
セルのエンデュランス特性等の特性が改善され、信頼性
の高いEEPROMを得ることができる。
第７図には本発明の第３の実施例に係るEEPROMの要部
構成が示されている。これは第１図に示されるメモリセ
ルを用いて構成されたNORセル型EEPROMである。
メモリセルアレイは２つのメモリセルのソースを共通
接続して構成したNORセルをマトリクス状に配置した構
成をしている。各NORセルのドレインはビット線に接続
され、制御ゲートは一方向のNORセルについて共通なワ
ード線に接続されている。そしてブロック消去ができる
ようにワード線間の各NORセルの共通ソース線に選択ゲ
ートトランジスタを連繋している。
このように構成されたEEPROMにおいて、ワード線WL1
〜WLn,ビット線BL1〜BLn,メモリセルM11〜Mnn,選択ゲー
トトランジスタSG1〜SGn,ソースラインSL1〜SLnで形成
されるセルブロック内のメモリセルのデータを一括消去
する場合には、第８図に示されるようにこのセルブロッ
ク内の全てのワード線WL1〜WLn,ソースラインSL1〜SL
n-1及び選択ゲートトランジスタSG1〜SGnに“L"レベル
信号として0Vの電圧を印加し、セルブロック内の全ての
ビット線BL1〜BLnに“H"レベル信号として18Vのプログ
ラム・パルスを印加する。その結果、メモリセルM11〜M
nnにパンチスルーが起こり、セルブロック内のデータが
一括消去される。しかし、そのときの貫通電流は、共通
ソースに付けたトランジスタ25をオフにすることによっ
て防止される。したがって、大幅な変更をすることなく
NORセル型flash−EEPROMをセルブロック単位でデータ消
去できるNORセルEEPROMを得ることができ、先の実施例
と同様な効果を得ることができる。
なお、本発明は上述した実施例に限定されるものでは
ない。例えば第２の実施例では８個のメモリセルでNAND
セルを構成したが、この個数は任意であり、例えば４個
とすることもできる。その他、本発明はその要旨を逸脱
しない範囲で、種々変形して実施できる。
［発明の効果］ 本発明によれば、メモリセルのドレイン耐圧が浮遊ゲ
ートに電子を注入するときにドレインに印加される電圧
より大きく、且つ前記浮遊ゲートに保持された電子を放
出するときに前記ドレインに印加する電圧よりも小さく
設定されているのでデータ消去時に発生するホットホー
ルを防止できる。その結果、ホットホールに起因する特
性劣化を抑制でき、信頼性の高いメモリセル及び不揮発
性半導体メモリ装置を得ることができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例に係る半導体メモリセル
の構造を示す平面図、第２図（ａ），（ｂ）はそれぞれ
同半導体メモリセルのＡ−Ａ′,B−Ｂ′断面図、第３図
は同半導体メモリセル内のデータ消去時におけるポテン
シャル分布を示す図、第４図同半導体メモリセルと従来
の半導体メモリセルとのエンデュランス特性を比較して
示す図、第５図は本発明の第２の実施例に係るEEPROMの
要部構成を示す図、第６図は同EEPROMのデータ消去時の
動作波形を示す図、第７図は本発明の第３の実施例に係
るEEPROMの要部構成を示す図、第８図は同EEPROMのデー
タ消去時の動作波形を示す図、第９図は従来の半導体メ
モリセル内のデータ消去時におけるポテンシャル分布を
示す図である。 31……Ｐ型Si基板、33……素子分離絶縁膜、35……第１
ゲート絶縁膜、37……浮遊ゲート、39……第２ゲート絶
縁膜、41……制御ゲート、43……ソース、45……ドレイ
ン、47……メモリセルアレイ、49……セルブロック、51
……ロウ・デコーダ、53……カラム・デコーダ、55……
センスアンプ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−38881（ＪＰ，Ａ) 特開 昭53−78158（ＪＰ，Ａ) 特開 平１−283880（ＪＰ，Ａ) 特開 平３−48461（ＪＰ，Ａ) 特開 平４−105368（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板上に浮遊ゲートと制御ゲートと
    が積層され、前記浮遊ゲートとドレイン若しくはソース
    との間で電荷のやりとりをして書込み及び消去を行う書
    換え可能なMOSトランジスタ構造の不揮発性半導体メモ
    リ装置において、前記半導体メモリ装置のドレイン耐圧
    若しくはソース耐圧が、データを読み出すときに前記ド
    レイン若しくはソースに印加する電圧より大きく且つ前
    記浮遊ゲートに保持された電子を放出するときに前記ド
    レイン若しくはソースに印加する電圧よりも小さく設定
    されていることを特徴とする不揮発性半導体メモリ装
    置。
  2. 【請求項２】少くとも前記不揮発性半導体メモリ装置の
    ソース側に選択ゲートトランジスタを直列接続したこと
    を特徴とする請求項１に記載の不揮発性半導体メモリ装
    置。
  3. 【請求項３】半導体基板上に浮遊ゲートと制御ゲートと
    が積層され、前記浮遊ゲートとドレイン若しくはソース
    との間で電荷のやりとりをして書込み及び消去を行う書
    換え可能なMOSトランジスタ構造の不揮発性半導体メモ
    リセルがマトリクス状に配置され、複数個のメモリセル
    がその端部のドレインをビット線に接続して論理セル構
    成し、各論理セルの共通ソース線に選択ゲートトランジ
    スタが接続され且つ制御ゲートの電位がワード線により
    制御されてなる不揮発性半導体メモリ装置において、前
    記メモリセルのドレイン耐圧が、データ読み出し時に前
    記ドレインに印加する電圧より大きく且つ前記浮遊ゲー
    トに保持された電子を放出するときに前記ドレインに印
    加する電圧よりも小さく設定されていることを特徴とす
    る不揮発性半導体メモリ装置。
  4. 【請求項４】ドレイン耐圧若しくはソース耐圧が、ドレ
    イン若しくはソースにおけるパンチスルー耐圧であるこ
    とを特徴とする請求項１または請求項３に記載の不揮発
    性半導体メモリ装置。
JP28329690A 1990-10-23 1990-10-23 不揮発性半導体メモリ装置 Expired - Fee Related JP3004043B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP28329690A JP3004043B2 (ja) 1990-10-23 1990-10-23 不揮発性半導体メモリ装置
KR1019910018581A KR960008739B1 (ko) 1990-10-23 1991-10-22 1개의 트랜지스터 메모리 셀의 어레이를 갖고 있는 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리
US07/780,933 US5355332A (en) 1990-10-23 1991-10-23 Electrically erasable programmable read-only memory with an array of one-transistor memory cells
DE4135032A DE4135032A1 (de) 1990-10-23 1991-10-23 Elektrisch loeschbare und programmierbare nur-lese-speichervorrichtung mit einer anordnung von einzel-transistor-speicherzellen
US08/245,557 US5483484A (en) 1990-10-23 1994-05-18 Electrically erasable programmable read-only memory with an array of one-transistor memory cells
US08/513,000 US5596523A (en) 1990-10-23 1995-08-09 Electrically erasable programmable read-only memory with an array of one-transistor memory cells

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP28329690A JP3004043B2 (ja) 1990-10-23 1990-10-23 不揮発性半導体メモリ装置

Publications (2)

Publication Number Publication Date
JPH04158582A JPH04158582A (ja) 1992-06-01
JP3004043B2 true JP3004043B2 (ja) 2000-01-31

Family

ID=17663615

Family Applications (1)

Application Number Title Priority Date Filing Date
JP28329690A Expired - Fee Related JP3004043B2 (ja) 1990-10-23 1990-10-23 不揮発性半導体メモリ装置

Country Status (3)

Country Link
US (2) US5483484A (ja)
JP (1) JP3004043B2 (ja)
KR (1) KR960008739B1 (ja)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3004043B2 (ja) * 1990-10-23 2000-01-31 株式会社東芝 不揮発性半導体メモリ装置
US5361227A (en) * 1991-12-19 1994-11-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
US6781895B1 (en) * 1991-12-19 2004-08-24 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
KR0170296B1 (ko) * 1995-09-19 1999-03-30 김광호 비휘발성 메모리소자
US5814853A (en) * 1996-01-22 1998-09-29 Advanced Micro Devices, Inc. Sourceless floating gate memory device and method of storing data
KR100217900B1 (ko) * 1996-04-01 1999-09-01 김영환 플래쉬 메모리 셀의 프로그램 방법
US5912489A (en) * 1996-06-18 1999-06-15 Advanced Micro Devices, Inc. Dual source side polysilicon select gate structure utilizing single tunnel oxide for NAND array flash memory
US5963824A (en) * 1997-07-09 1999-10-05 Advanced Micro Devices, Inc. Method of making a semiconductor device with adjustable threshold voltage
KR100295150B1 (ko) * 1997-12-31 2001-07-12 윤종용 비휘발성메모리장치의동작방법과상기동작을구현할수있는장치및그제조방법
JPH11330426A (ja) * 1998-05-12 1999-11-30 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
US6087695A (en) * 1999-08-20 2000-07-11 Worldwide Semiconductor Mfg Source side injection flash EEPROM memory cell with dielectric pillar and operation
US6366501B1 (en) * 2000-02-29 2002-04-02 Advanced Micro Devices, Inc. Selective erasure of a non-volatile memory cell of a flash memory device
KR100341843B1 (ko) * 2000-04-12 2002-06-24 황정남 자성체내의 자화 용이축 회전 및 다중 자화축 물질 제조방법
TW578271B (en) * 2002-12-18 2004-03-01 Ememory Technology Inc Fabrication method for flash memory having single poly and two same channel type transistors
JP3920827B2 (ja) * 2003-09-08 2007-05-30 三洋電機株式会社 半導体記憶装置
TWI233691B (en) * 2004-05-12 2005-06-01 Powerchip Semiconductor Corp Nonvolatile memory, nonvolatile memory array and manufacturing method thereof
US7345920B2 (en) 2004-09-09 2008-03-18 Macronix International Co., Ltd. Method and apparatus for sensing in charge trapping non-volatile memory
US7170785B2 (en) * 2004-09-09 2007-01-30 Macronix International Co., Ltd. Method and apparatus for operating a string of charge trapping memory cells
US7327611B2 (en) * 2004-09-09 2008-02-05 Macronix International Co., Ltd. Method and apparatus for operating charge trapping nonvolatile memory
JP4750530B2 (ja) * 2005-10-27 2011-08-17 ルネサスエレクトロニクス株式会社 半導体集積回路装置及びそれを用いた非接触電子装置
US7272038B2 (en) * 2005-12-09 2007-09-18 Macronix International Co., Ltd. Method for operating gated diode nonvolatile memory cell
US7269062B2 (en) * 2005-12-09 2007-09-11 Macronix International Co., Ltd. Gated diode nonvolatile memory cell
US7283389B2 (en) * 2005-12-09 2007-10-16 Macronix International Co., Ltd. Gated diode nonvolatile memory cell array
US7491599B2 (en) * 2005-12-09 2009-02-17 Macronix International Co., Ltd. Gated diode nonvolatile memory process
US7888707B2 (en) * 2005-12-09 2011-02-15 Macronix International Co., Ltd. Gated diode nonvolatile memory process
US8265724B2 (en) * 2007-03-09 2012-09-11 Nellcor Puritan Bennett Llc Cancellation of light shunting
CN102067235A (zh) 2008-05-07 2011-05-18 奈米闪芯积体电路有限公司 以nand为基础的nmos nor闪存单元,以nand为基础的nmos nor闪存阵列及该单元和该阵列的形成方法
US8072811B2 (en) 2008-05-07 2011-12-06 Aplus Flash Technology, Inc, NAND based NMOS NOR flash memory cell, a NAND based NMOS NOR flash memory array, and a method of forming a NAND based NMOS NOR flash memory array
US7995384B2 (en) 2008-08-15 2011-08-09 Macronix International Co., Ltd. Electrically isolated gated diode nonvolatile memory
US8120966B2 (en) * 2009-02-05 2012-02-21 Aplus Flash Technology, Inc. Method and apparatus for management of over-erasure in NAND-based NOR-type flash memory
US9552716B1 (en) 2015-12-22 2017-01-24 Jerry Scarborough Sinkhole detector

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2555027B2 (ja) * 1986-05-26 1996-11-20 株式会社日立製作所 半導体記憶装置
US4979005A (en) * 1986-07-23 1990-12-18 Texas Instruments Incorporated Floating-gate memory cell with tailored doping profile
JPH02126498A (ja) * 1988-07-08 1990-05-15 Hitachi Ltd 不揮発性半導体記憶装置
KR920009054B1 (ko) * 1988-12-28 1992-10-13 가부시키가이샤 도시바 불휘발성 반도체메모리
JP2875544B2 (ja) * 1989-03-20 1999-03-31 富士通株式会社 半導体記憶装置
US5075890A (en) * 1989-05-02 1991-12-24 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with nand cell
JPH03102878A (ja) * 1989-09-18 1991-04-30 Seiko Instr Inc 電気的消去可能半導体不揮発性メモリ
DE4135032A1 (de) * 1990-10-23 1992-04-30 Toshiba Kawasaki Kk Elektrisch loeschbare und programmierbare nur-lese-speichervorrichtung mit einer anordnung von einzel-transistor-speicherzellen
JP3004043B2 (ja) * 1990-10-23 2000-01-31 株式会社東芝 不揮発性半導体メモリ装置
JP3342730B2 (ja) * 1993-03-17 2002-11-11 富士通株式会社 不揮発性半導体記憶装置
US5416738A (en) * 1994-05-27 1995-05-16 Alliance Semiconductor Corporation Single transistor flash EPROM cell and method of operation

Also Published As

Publication number Publication date
KR960008739B1 (ko) 1996-06-29
US5483484A (en) 1996-01-09
JPH04158582A (ja) 1992-06-01
KR920008928A (ko) 1992-05-28
US5596523A (en) 1997-01-21

Similar Documents

Publication Publication Date Title
JP3004043B2 (ja) 不揮発性半導体メモリ装置
US7522456B2 (en) Non-volatile memory embedded in a conventional logic process and methods for operating same
JP3099887B2 (ja) 不揮発性半導体記憶装置
US5402372A (en) High density EEPROM cell array with improved access time and method of manufacture
TWI613655B (zh) 非揮發性記憶單元和相關操作方法
KR101039244B1 (ko) 비휘발성 메모리 및 그 제조방법
US8325522B2 (en) Memory array of floating gate-based non-volatile memory cells
US6847556B2 (en) Method for operating NOR type flash memory device including SONOS cells
US7164606B1 (en) Reverse fowler-nordheim tunneling programming for non-volatile memory cell
US20030142541A1 (en) Flash memory cell and method to achieve multiple bits per cell
JP2005184029A (ja) 不揮発性記憶素子及び半導体集積回路装置
US20060197139A1 (en) Non-volatile memory device having improved band-to-band tunneling induced hot electron injection efficiency and manufacturing method thereof
US20040233694A1 (en) Single bit nonvolatile memory cell and methods for programming and erasing thereof
US7869279B1 (en) EEPROM memory device and method of programming memory cell having N erase pocket and program and access transistors
US6181601B1 (en) Flash memory cell using p+/N-well diode with double poly floating gate
KR20020060502A (ko) 플래쉬 메모리 셀의 어레이 및 이를 이용한 데이터프로그램방법 및 소거방법
US7773423B1 (en) Low power, CMOS compatible non-volatile memory cell and related method and memory array
US6839278B1 (en) Highly-integrated flash memory and mask ROM array architecture
JP2004214506A (ja) 不揮発性半導体メモリ装置の動作方法
US20060226467A1 (en) P-channel charge trapping memory device with sub-gate
JPH05110113A (ja) 半導体記憶装置およびその記憶情報読出方法
JPH0577189B2 (ja)
JP2904649B2 (ja) 不揮発性半導体記憶装置
JP3228996B2 (ja) 不揮発性半導体記憶装置
JPH05326892A (ja) 半導体記憶装置およびその駆動法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071119

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081119

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091119

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees