JPH04158582A - 不揮発性半導体メモリ装置 - Google Patents

不揮発性半導体メモリ装置

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JPH04158582A
JPH04158582A JP2283296A JP28329690A JPH04158582A JP H04158582 A JPH04158582 A JP H04158582A JP 2283296 A JP2283296 A JP 2283296A JP 28329690 A JP28329690 A JP 28329690A JP H04158582 A JPH04158582 A JP H04158582A
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gate
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、浮遊ゲートと制御ゲートとを有するＭＯＳト
ランジスタ構造のメモリセルを用いて構成された電気的
書き換え可能な不揮発性半導をメモリ装ＷＣＥＥＰＲＯ
Ｍ）に関する。
（従来技術） ＥＥＦＲＯＭの分野で、浮遊ゲートと制御ケートとを持
つＭＯＳトランジスタ構造のメモリセルが広く知られて
いる。加工技術の進歩によりＭＯＳトランジスタの微細
化、ＥＥＦＲＯＭの高集積化が著しく進んでいる。
第９図にはＥＥＰＲＯＭに用いられているＭＯＳトラン
ジスタ構造のメモリセルのデータ消去時におけるポテン
シャル分布を示す図か示されている。
ｐ型シリコン基板１上に第１のゲート絶縁膜３を介して
第１層多結晶シリコン膜により浮遊ゲート５が形成され
、この上に第２のゲート絶縁膜７を介して第２層多結晶
シリコン膜からなる制御ゲート９が形成されている。上
述の如＜ＭＯＳトランジスタの微細化か進んでいるため
、第１のゲート絶縁膜３の膜厚は、スケーリング則に従
い極薄の方向に進んでいる。しかし、ＭＯＳトランジス
ビ　　タが微細化されてもドレイン１１に印加される電
源電位ＶＤＤはさほど下がっていない。このため、浮遊
ゲート５中に保持された電子を放出する（データ消去）
ために、基板１．制御ゲート２に“Ｌ“レベル電位を、
ドレイン１１に“Ｈ°レベル電位を印加すると、基板１
内のポテンシャルは、ドレイン１］から第１のゲート絶
縁膜３に向かい等ポテンシャル線が密になる分布を示す
。したがって、チャンネル領域のドレイン１１の近傍に
は横方向に高電界が発生し、エネルギーの高い電子−正
孔対すなわちホットキャリアを発生が発生する。ホット
電子はドレイン１１に高電源電位ＶＤＤが印加されてい
るので第１のゲート絶縁膜３に注入されないが、ホット
ホールは加速され基板１−ゲート絶縁膜３間のバリアを
越えてゲート絶縁１３に注入される。ホットホールが第
１のゲート絶縁膜３に注入されるとゲート酸化膜中に電
子トラップ準位が形成され、その結果、このようなメモ
リセルでは、エンデユランス特性等が低下するという問
題があった。したがって、このようなＭＯ８Ｉ−ランジ
スタ構造のメモリセルからなるＥＥＰＲＯＭでは、書替
可能回数の向上が困難となり、高寿命のものが得られず
、信頼性が低下するという問題があった。
（発明が解決しようとする課題） 上述の如〈従来の微細化が進んだＭＯＳトランジスタか
らなる半導体メモリセルは、データ消去の際にドレイン
近傍に高電界が発生し、この高電界により生成されたホ
ットホールがゲート絶縁膜に注入され、特性が劣化する
という問題があった。その結果、このようなメモリセル
で構成されたＥＥＦＲＯＭではその寿命が低下し、高信
頼のものが得られないという問題があった。
本発明は、上記事情を考慮してなされたもので、その目
的とするところは、半導体メモリセルの特性劣化を防止
、信頼性の高いＥＥＦＲＯＭを提供することにある。
［発明の構成］ （課題を解決するための手段） 上記の目的を達成するために、本発明の不揮発性半導体
メモリ装置は、半導体基板上に浮遊ゲートと制御ゲート
とが積層され、前記浮遊ゲートとドレイン若しくはソー
ス（以下、ドレインを例にとり説明する）との間で電荷
のやりとりをして書込み及び消去を行う書替え可能なＭ
ＯＳトランジスタ構造の不揮発性半導体メモリ装置にお
いて、不揮発性半導体メモリ装置のドレイン耐圧を、デ
ータを読み出す時に前記ドレインに印加する電圧より大
きく且つ前記浮遊ゲートに保持された電子を放出すると
きに前記ドレインに印加する電圧よりも小さく設定した
ことを特徴とする。
また、本発明の不揮発性半導体メモリ装置は、半導体基
板上に浮遊ゲートと制御ゲートとが積層され、前記浮遊
ゲートとドレイン若しくはソースとの間で電荷のやりと
りをして書込み及び消去を行う書替え可能なＭＯＳトラ
ンジスタ構造の半導体メモリセルがマトリクス状に配列
され、複数個の半導体メモリセルがその端部のドレイン
をビット線に接続して論理セルを構成し、各論理セルの
共通ソース線に選択ゲートトランジスタが接続され且つ
制御ゲートの電位がワード線により制御されてなる不揮
発性半導体メモリセルにおいて、前記半導体メモリセル
のドレイン耐圧を、データ読み出し時に前記浮遊ゲート
に電子を注入するときに前記ドレインに印加する電圧よ
り大きく且つ前記浮遊ゲートに保持された電子を放出す
るときに前記ドレインに印加する電圧よりも小さく設定
したことを特徴とする。
（作用） 本発明の不揮発性半導体メモリ装置では、そのドレイン
耐圧を浮遊ゲートに保持された電子を放出するときにド
レインに印加する電圧よりも小さく設定している。この
ため電子を放出するためにドレインに電圧を印加すると
、メモリセルにバンチスルーが起こりソースの電位が上
昇する。その結果、ドレインからソースに向かう強電界
が減少してホットホールの生成が抑制されるのでメモリ
セルの特性劣化を防止でき、高寿命の不揮発性半導体メ
モリ装置を得ることができる。
（実施例） 以下、図面を用いて本発明の詳細な説明する。
第１図、第２図（ａ）、（ｂ）にはそれぞれ本発明の一
実施例に係る不揮発性半導体メモリ装置のメモリセルの
平面図とメモリセルのＡ−Ａ’　。
Ｂ−Ｂ’断面図が示されている。
Ｐ型Ｓｉ基板３］の素子分離絶縁膜３３で区画された領
域に、酸化膜からなる厚さ約ｌｌｎｍ程度の第１ゲート
絶縁膜３５介して第１層多結晶シリコン膜からなる電荷
蓄積層となる浮遊ゲート３７が形成されている。この浮
遊ゲート３７は、一部素子分離絶縁膜３３上に延在して
いる。浮遊ゲート３７上には第２ゲート絶縁膜３９を介
して第二層多結晶シリコン膜からなる制御ゲート４１が
形成されている。そして、イオン注入法により、ドーズ
量約ｌＸｌ０”程度のＮ型不純物イオンが注入され、ゲ
ート３７．４１に自己整合的なソース４３．ドレイン４
５が形成されている。また、素子分離絶縁膜３３の下に
はチャネルスト・ツバ層として全体にＰ型半導体層が形
成されている。
このように構成されたメモリセルの実効チャネルは、約
０．２μｍであり、従来の一般的なメモリセルのそれに
比べて約１．４μｍはど短くなっている。即ち、このメ
モリセルは、基盤３１．制御ゲート４１に“Ｌ゛レベル
電位与えた時におけるドレイン耐圧が、メモリセルの読
み出し時にドレイン４５に与えられる電圧よりも大きく
且つ浮遊ゲート３７からドレイン４５へ電子を引き抜く
際にドレイン４５に印加される電圧よりも小さくなるべ
く構成されている。このため、データ消去のためにドレ
イン４３に“Ｈ”レベル電位を印加すると、ドレイン４
３からソース４５にまで空乏層が延びる。その結果、バ
ンチスルーが起こりソース４５の電位が上昇し、チャン
ネル領域のドレイン４３の近傍に形成される横方向の強
電界が低減され、第３図に示されるようなゲート３７゜
４１に対して対称的なポテンシャル分布が形成される。
したがって、強電界によるホットホールの生成を抑止で
き、素子特性の劣化を防止でき、信頼性の高い半導体メ
モリセルを得ることができる。
本発明者等は、従来のＭＯＳ）ランジスタ構造のメモリ
セルのエンデユランス特性と、本実施例のメモリセルの
それとを比較してみたところ、第４図に示されるような
結果が得られた。図中曲線ａ、ｂはそれぞれ従来のメモ
リセル、本実施例のメモリセルを示している。しきい値
電圧ＶＴＨの変動幅を０，５Ｖとすると、従来のメモリ
セルでは、約１０５日程度の書込み／消去サイクルしか
保証されていないが、本実施例のメモリセルでは、１０
７回以上の書込み／消去サイクルが保証されており、大
幅にエンデユランス特性が改善されていることが確認さ
れた。
第５図には本発明の第２の実施例に係るＥＥＰＲＯＭの
要部構成の等価回路が示されている。これは第１図に示
されるメモリセルをＮＡＮＤセル型ＥＥＰＲＯＭに適用
したものである。
メモリセルアレイ４７はマトリクス状に配置されたＮＡ
ＮＤセルからなるセルブロックで構成され、ロウ・デコ
ーダ５１とカラム・デコーダ５３とにより任意のメモリ
セルが選択され、センスアノブ５５にメモリセルのデー
タが増幅される。図では１つのセル・ブロック４９が示
されている。
このセル・ブロック４９はメモリセルＭ１１．　Ｍ１２
゜Ｍ　１３　、　Ｍ　１４が直列接続されたＮＡＮＤセ
ルとメモリセルＭ　２＋、　Ｍ　２２．　Ｍ　２３．　
Ｍ　２４が直列接続されたＮＡＮＤセルとで構成されて
いる。これらＮＡＮＤセルのドレイン側、ソース側には
それぞれ選択ゲートトランジスタＳ、、Ｓ２が接続され
ている。各ＮＡＮＤセルの一端部は選択ゲートトランジ
スタＳ、を介してそれぞれビット線ＢＬ、。
ＢＬ２に接続され、制御ゲートＣＧ、−ＣＧ４はそれぞ
れ一方方向のＮＡＮＤセルについて共通なワード線ＷＬ
、〜Ｌ４に接続されている。制御ゲートＣＧ、〜ＣＧ４
を共通接続するワード線ＷＬ、〜ＷＬ４及び選択ゲート
ＳＧ、、ＳＧ２にはロウ・デコーダ５１が接続され、ビ
ット線ＢＬ　Ｉ＋　ＢＬ２にはカラム・デコーダ５３が
接続されている。
第６図にはこのように構成されたＥ　Ｅ　Ｐ　ＲＯＭの
データ消去時の動作波形が示されている。セル・ブロッ
ク４９のデータを消去する場合、ロウ・デコーダ５１の
出力によりＣＧ　＋〜ＣＧ４゜ＳＧ２には“Ｌ″レベル
出力してＱＶが、選択ゲートＳＧ、には″Ｈルベル出力
として２０Ｖが出される。また、カラム・デコーダ５３
の出力によりビット線ＢＬ、、ＢＬ２には“Ｈ゛レベル
８カして２０Ｖのプログラム・パルスが出される。その
結果、メモリセルＭ　Ｈ１〜Ｍ２４にバンチスルーが起
こりセルブロック４９内の全てのメモリセルＮ１．１〜
Ｍ２４のデータが消去される。非選択セルブロック内の
選択ゲートに′Ｌ゛を出力しておくと、ビット線に印加
される“Ｈルベル電位は、メモリセル部には転送される
ず、消去は行われない。したがって、選択的にセルブロ
ック内のセルデータを全て消去でき、データ消去時に発
生する貫通電流が最小限に抑えられ消費電力が低減され
るのは勿論のこと、従来例のようにビット線から遠い方
のメモリセルから順にデータを消去するンーケンシャル
方式の消去ではなく、セルブロック内のデータを一括消
去するので高速にデータを消去することが可能になる。
また、メモリセルのエンデユランス特性等の特性が改善
により、信頼性の高いＥＥＦＲＯＭを得ることができる
。
第７図には本発明の第３の実施例に係るＥＥＰＲＯＭの
要部構成が示されている。これは第１図に示されるメモ
リセルを用いて構成されたＮＯＲセル型ＥＥＰＲＯＭで
ある。
メモリセルアレイは２つのメモリセルのソースを共通接
続して構成したＮＯＲセルをマトリクス状に配置した構
成をしている。各ＮＯＲセルのドレインはビット線に接
続され、制御ゲートは一方向のＮＯＲセルについて共通
なワード線に接続されている。そしてブロック消去がで
きるようにワード線間の各ＮＯＲセルの共通ソース線に
選択ゲートトランジスタを連繋している。
このように構成されたＥＥＰＲＯＭにおいて、ワード線
ＷＬ、　〜Ｗ　Ｌ　ｎ　、　　ビット線ＢＬ、〜ＢＬｎ
、メモリセルＭｌｌ〜Ｍｎ　ｎ、選択ゲートトランジス
タＳＧ、〜ＳＧｎ、　　ソースラインＳＬ。
〜ＳＬｎで形成されるセルブロック内のメモリセルのデ
ータを一括消去する場合には、第８図に示されるように
このセルブロック内の全てのワード線ＷＬ、〜Ｗ　Ｌ　
ｎ　、　　ソースラインＳＬ、〜Ｓ　Ｌ　ａ−ｌ及び選
択ゲートトランジスタＳＧｌ〜ＳＧｎにＬ”レベル信号
として０■の電圧を印加し、セルブロック内の全てのビ
ット線ＢＬ、〜ＢＬｎに“Ｈルベル信号として１８Ｖの
プログラム・パルスを印加する。その結果、メモリセル
Ｍ目〜Ｍｎｎにバンチスルーが起こり、セルブロック内
のデータが一括消去される。しかし、そのときの貫通電
流は、共通ソースに付けたトランジスタ２５をオフにす
ることによって防止される。
したがって、大幅な変更をすることなくＮＯＲセル型ｆ
　１　ａ　ｓ　ｈ−ＥＥＰＲＯＭをセルブロック単位で
データ消去できるＮＯＲセルＥＥＰＲＯＭを得ることが
でき、先の実施例と同様な効果を得ることができる。
なお、本発明は上述した実施例に限定されるものではな
い。例えば第２の実施例では８個のメモリセルでＮＡＮ
Ｄセルを構成したが、この個数は任意であり、例えば４
個とすることもてきる。その他、本発明はその要旨を逸
脱しない範囲で、種々変形して実施できる。
［発明の効果］ 本発明によれば、メモリセルのドレイン耐圧を浮遊ゲー
トに電子を注入するときにドレインに印加される電圧よ
り大きくし、且つ前記浮遊ゲートに保持された電子を放
出するときに前記ドレインに印加する電圧よりも小さく
設定したのでデータ消去時に発生するホットホールを防
止できる。その結果、ホットホールに起因する特性劣化
を抑制でき、信頼性の高いメモリセル及び不揮発性半導
体メモリ装置を得ることができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例に係る半導体メモリセル
の構造を示す平面図、第２図（ａ）。 （ｂ）はそれぞれ同半導体メモリセルのＡ−Ａ’　。 Ｂ−Ｂ’断面図、第３図は同半導体メモリセル内のデー
タ消去時におけるポテンシャル分布を示す図、第４図同
半導体メモリセルと従来の半導体メモリセルとのエンデ
ユランス特性を比較して示す図、第５図は本発明の第２
の実施例に係るＥＥＦＲＯＭの要部構成を示す図、第６
図は同ＥＥＰＲＯＭのデータ消去時の動作波形を示す図
、第７図は本発明の第３の実施例に係るＥＥＰＲＯＭの
要部構成を示す図、第８図は同ＥＥＦＲＯＭのデータ消
去時の動作波形を示す図、第９図は従来の半導体メモリ
セル内のデータ消去時におけるポテンシャル分布を示す
図である。 ３１・・・Ｐ型Ｓｉ基板、３３・・・素子分離絶縁膜、
３５・・・第１ゲート絶縁膜、３７・・・浮遊ゲート、
３つ・・・第２ゲート絶縁膜、４１・・・制御ゲート、
４３・・・ソース、４５・・・ドレイン、４７・・・メ
モリセルアレイ、４つ・・・セルブロック、５１・・・
ロウ・デコーダ、５３・・・カラム・デコーダ、５５・
・・センスアンプ。 出願人代理人　弁理士　鈴江武彦 第１図 （ａ） 第２図 第３図

Claims (3)

    【特許請求の範囲】
  1. （１）半導体基板上に浮遊ゲートと制御ゲートとが積層
    され、前記浮遊ゲートとドレイン若しくはソースとの間
    で電荷のやりとりをして書込み及び消去を行う書替え可
    能なＭＯＳトランジスタ構造の不揮発性半導体メモリ装
    置において、前記半導体メモリ装置のドレイン耐圧を、
    データを読み出すときに前記ドレインに印加する電圧よ
    り大きく且つ前記浮遊ゲートに保持された電子を放出す
    るときに前記ドレインに印加する電圧よりも小さく設定
    したことを特徴とする不揮発性半導体メモリ装置。
  2. （２）少くとも前記不揮発性半導体メモリ装置のソース
    側に選択ゲートトランジスタを直列接続したことを特徴
    とする請求項１に記載の不揮発性半導体メモリ装置。
  3. （３）半導体基板上に浮遊ゲートと制御ゲートとが積層
    され、前記浮遊ゲートとドレイン若しくはソースとの間
    で電荷のやりとりをして書込み及び消去を行う書替え可
    能なＭＯＳトランジスタ構造の不揮発性半導体メモリセ
    ルがマトリクス状に配列され、複数個のメモリセルがそ
    の端部のドレインをビット線に接続して論理セル構成し
    、各論理セルの共通ソース線に選択ゲートトランジスタ
    が接続され且つ制御ゲートの電位がワード線により制御
    されてなる不揮発性半導体メモリ装置において、前記メ
    モリセルのドレイン耐圧を、データ読み出し時に前記ド
    レインに印加する電圧より大きく且つ前記浮遊ゲートに
    保持された電子を放出するときに前記ドレインに印加す
    る電圧よりも小さく設定したことを特徴とする不揮発性
    半導体メモリ装置。
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