KR20110008297A - 낸드에 기초한 엔모스 놀 플래쉬 메모리 셀/어레이 및 이를 형성하는 방법 - Google Patents

낸드에 기초한 엔모스 놀 플래쉬 메모리 셀/어레이 및 이를 형성하는 방법 Download PDF

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피터 웅 리
푸-창 흐수
흐싱-야 트사오
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에이플러스 플래시 테크놀러지, 인크.
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Abstract

놀 플래쉬 비휘발성 메모리 장치는 낸드 플래쉬 비휘발성 메모리 장치의 저전류 프로그램 프로세스와 메모리 셀 크기 및, 놀 플래쉬 비휘발성 메모리 장치의 빠른 비동기식 랜덤 억세스를 제공한다. 상기 놀 플래쉬 비휘발성 메모리 장치는 놀 플래쉬 비휘발성 메모리 회로들의 어레이를 가진다. 놀 플래쉬 비휘발성 메모리 회로 각각은 낸드 스트링에 직렬로 연결된 복수의 전하 보유 트랜지스터들을 포함한다. 최상위 전하 보유 트랜지스터의 드레인은 직렬로 연결된 전하 보유 트랜지스터들에 연관된 비트 라인에 연결되고, 최하위 전하 보유 트랜지스터의 소스는 ㅈjsg하 보유 트랜지스터들에 연관된 소스 라인에 연결된다. 각 행 상의 상기 전하 보유 트랜지스터들의 제어 게이트 각각은 워드 라인에 공동으로 연결된다. 상기 전하 보유 트랜지스터들은 파울러-노르트하임 터널링 프로세스를 이용해 프로그램되고 소거된다.

Description

낸드에 기초한 엔모스 놀 플래쉬 메모리 셀/어레이 및 이를 형성하는 방법{A NAND BASED NMOS NOR FLASH MEMORY CELL/ARRAY AND A METHOD OF FORMING SANE}
본 발명은 비휘발성 메모리 어레이 구조 및 동작에 관한 것으로서, 보다 상세하게는 낸드에 기초한 놀 플래쉬 비휘발성 메모리 장치 구조 및 작동에 관한 것이다.
본 출원은 2008년 5월 7일에 출원된 미국 가출원 제 61/126.854호의 미국 특허법 제 119조 가출원 하에서의 우선권을 주장하고, 이 가출원 전체는 여기에 참조로서 반영된다.
본 출원은 2008년 5월 30일에 출원된 미국 가출원 제 61/130.381호의 미국 특허법 제 119조 가출원 하에서의 우선권을 주장하고, 이 가출원 전체는 여기에 참조로서 반영된다.
본 출원은 2008년 6월 9일에 출원된 미국 가출원 제 61/131,554호의 미국 특허법 제 119조 가출원 하에서의 우선권을 주장하고, 이 가출원 전체는 여기에 참조로서 반영된다.
본 출원은 2008년 6월 16일에 출원되고 본 발명으로서 동일한 출원인에게 양도된 미국 가출원 제 61/132,122호의 미국 특허법 제 119조 가출원 하에서의 우선권을 주장하고, 이 가출원 전체는 여기에 참조로서 반영된다.
본 출원은 2008년 6월 20일에 출원되고 본 발명으로서 동일한 출원인에게 양도된 미국 가출원 제 61/132,628호의 미국 특허법 제 119조 가출원 하에서의 우선권을 주장하고, 이 가출원 전체는 여기에 참조로서 반영된다.
비휘발성 메모리는 업계에 잘 알려져 있다. 비휘발성 메모리의 다양한 종류에는 롬(Read-Only Memory, ROM), 이피롬(Electrically Programmable Read Only Memory, EPROM), 이이피롬(Electrically Erasable Programmable Read Only Memory, EEPROM), 놀 플래쉬 메모리(NOR Flash Memory), 낸드 플래쉬 메모리(NAND Flash Memory)가 포함된다. 개인용 디지털 보조장치(PDA), 휴대폰, 노트북, 녹음기, 위치추적 시스템(GPS) 등과 같은 요즘의 어플리케이션들에 있어서, 플래쉬 메모리는 비휘발성 메모리들 중 좀 더 인기있는 종류들 중 하나가 되어가고 있다. 플래쉬 메모리는 고밀도, 작은 실리콘 영역, 저비용의 복합적인 장점들을 가지고 있고, 단일의 저전압 전력 공급 전압원으로 반복적으로 프로그램하고 지울 수 있다.
업계에 알려진 플래쉬 메모리 구조들은 전하 저장소, 전하 트래핑과 같은 전하 보유 매커니즘을 채용한다. 상기 전하 보유 매커니즘은 부유 게이트(floating gate) 비휘발성 메모리를 가지고, 디지털 데이터를 표현하는 전하는 상기 장치의 부유 게이트에 저장된다. 상기 저장된 전하는 상기 저장된 디지털 데이터를 결정하는 상기 플로팅 게이트 메모리 셀의 임계 전압을 변경시킨다. 전하 트래핑 매커니즘에 있어서, SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 또는 MONOS(Metal-Oxide-Nitride-Oxide-Silicon) 타입 셀에 있어서, 상기 전하는 2개의 절연 층들 사이의 전하 트래핑 층 안에 갇히게 된다. 상기 SONOS/MONOS 장치 안의 상기 전하 트래핑 층은 SiNx와 같이 상대적으로 높은 유전율 상수(k)를 가진다.
최근 플래쉬 비휘발성 메모리는 빠른 랜덤 억세스 비동기식 놀 플래쉬 비휘발성 메모리(fast random-access, asynchronous NOR flash nonvolatile memory)와 느린 순차 억세스 동기식 낸드 플래쉬 비휘발성 메모리(slower serial-access, synchronous NAND flash nonvolatile memory)와 같이, 2 가지 주요 제품 카테고리로 나누어진다. 현재 설계되어 있는 놀 플래쉬 비휘발성 메모리는 복합 외부 어드레스와 적절한 제어 신호 핀들과 함께 데이터 핀들을 가지는 하이 핀-카운트 메모리이다. 이러한 놀 플래쉬 비휘발성 메모리의 단점 중 하나는 밀도가 두 배가 됨에 따라, 하나 이상의 외부 어드레스 핀을 추가하는 것에 의해 하나씩 필요한 외부 핀 카운트의 수가 증가된다는 것이다. 이와 대조적으로, 낸드 플래쉬 비휘발성 메모리는 어드레스 입력 핀들이 없어, 놀보다는 상대적으로 적은 수의 핀 카운트를 가지는 장점이 있다. 밀도가 증가함에 따라, 상기 낸드 플래쉬 비휘발성 메모리 핀 카운트는 언제나 일정하게 유지된다. 제조되는 주류 낸드 및 놀 플래쉬 비휘발성 메모리 셀 구조들은 전하로서 또는 소위 단일 레벨 프로그램 셀(single-level program cell, SLC)로서 데이터 한 비트를 저장하는 하나의 전하 보유(전하 저장 또는 전하 트래핑) 트랜지스터 메모리 셀을 사용하는 것이다. 이것은 각각 상기 셀 내에 단일 레벨 프로그램된 데이터를 저장하는, 하나의 비트/하나의 트랜지스터 낸드 셀 또는 놀 셀로 지칭된다.
상기 낸드 및 놀 플래쉬 비휘발성 메모리는 시스템 내장 프로그램 및 삭제 능력의 장점을 제공하고, 적어도 100번의 데이터변경 기능(100K endurance cycles)을 제공하는 사양을 가진다. 이에 더하여, 단일칩 낸드 및 놀 플래쉬 비휘발성 메모리 제품 모두는 매우 큰 확장성 있는 셀 크기 때문에 기가 바이트 밀도를 제공할 수 있다. 예를 들어, 현재 일 비트/ 일 트랜지스터 낸드 셀 크기는 ~4λ2(λ는 반도체 프로세스에 있어서 최소 특성 크기이다)에 있고, 놀 셀 크기는 ~10λ2에 있다. 더 나아가, 2 가지 전압 임계치(Vt0 및 Vt1)를 가지는 단일 레벨 프로그램 셀로서 데이터를 저장하는 것에 더하여, 하나의 트랜지스터 낸드 및 놀 플래쉬 비휘말성 메모리 셀들 모두는 셀당 적어도 2 비트들 또는 하나의 물리적 셀에서 복합 레벨 임계 전압들(Vt0, Vt1, Vt2, 및 Vt3)을 가지는 하나의 트랜지스터당 2 비트들을 저장할 수 있다.
현재, 단일칩 이중 다결정 실리콘 게이트 낸드 플래쉬 비휘발성 메모리 칩 중 최고밀도는 64 GB이다. 이와 대조적으로, 이중 다결정 실리콘 게이트 놀 플래쉬 비휘발성 메모리 칩은 2 GB의 밀도를 가진다. 이러한 낸드 및 놀 플래쉬 비휘발성 메모리 밀도 사이의 커다란 차이는 놀 플래쉬 비휘발성 메모리보다 우수한 낸드 플래쉬 비휘발성 메모리의 확장성의 결과이다. 놀 플래쉬 비휘발성 메모리 셀은 고전류 채널 고에너지 전자(Channel-Hot-Electron, CHE) 프로그래밍 프로세스를 유지하기 위해 5.0V 드레인-소스 전압(Vds)이 필요하다. 또는, 낸드 플래쉬 비휘발성 메모리 셀은 저전류 파울러-노르트하임 채널 터널링(Fowler-Nordheim channel tunneling) 프로그램 프로세스를 위해 드레인과 소스 사이에 0.0V의 전압이 필요하다. 이것은 상기 하나의 비트/하나의 트랜지스터 낸드 플래쉬 비휘발성 메모리 셀 크기가 하나의 비트/하나의 트랜지스터 놀 플래쉬 비휘발성 메모리 셀 크기의 반 밖에 안되는 결과로 이어진다. 이것은 낸드 플래쉬 비휘발성 메모리 장치가 거대한데이터 저장을 필요로 하는 응용 분야에 사용되는 것을 가능하게 한다. 놀 플래쉬 비휘발성 메모리 장치는 상대적으로 적은 데이터 저장을 필요로 하고, 또한 빠르고 비동기식 랜덤 억세스를 필요로 하는 프로그램 코드 저장 메모리로 사용된다.
2 개의 트랜지스터 놀 플래쉬 비휘발성 메모리 셀은 단일 레벨 프로그램 셀로 구조화되어 있는 2 개의 앤모스 트랜지스터들에 의해 형성된다. 상기 2 개의 트랜지스터 놀 셀 중 상위 트랜지스터는 부유-게이트 트랜지스터이고, 하위 트랜지스터는 정규 앤모스 선택 트랜지스터이다. 상기 상위 1T 낸드 셀만이 데이터 저장 능력을 가진다. 상기 2 개의 트랜지스터 놀 플래쉬 비휘발성 메모리 셀 중 하나의 트랜지스터만 데이터를 보유하므로, 이러한 놀 플래쉬 비휘발성 메모리 셀의 오버헤드는 낸드 셀 마다 있는 하나의 선택 트랜지스터이다.
미국특허 제 7,263,003호(에다히로 외)에는 상기 선충전/방전을 제어하고 주요셀 어레이의 증폭기 회로들을 감지하기 위해, 복사본 셀 어레이를 이용하는 2 개의 트랜지스터 플래쉬 메모리 장치가 개시되어 있다.
미국특허 제 5,596,523호(엔도 외)는 놀 셀 타입 이이피롬 메모리 셀 어레이 섹션을 제시하고 있다. 2 개의 인접 놀 셀들 모두는 대응하는 비트 라인에 연결되어 있고, 여기서 하나의 메모리 셀 트랜지스터의 드레인과 다른 셀 트랜지스터의 소스가 서로 연결되어 있다. 이러한 셀 트랜지스터들의 드레인과 다른 소스가 소스 라인에 결합되어 있다. 이러한 소스 라인은 선택 트랜지스터에 마련되어 있다.
미국특허 제 6,765,825호(스콧)에는 2개의 부유 게이트 트랜지스터들을 가지는 차분 놀 메모리 셀이 개시되어 있다. 상기 트랜지스터들의 드레인 터미널들 각각은 대응하는 차분 비트 라인에 결합되어 있다. 트랜지스터들의 소스 터미널은 공통 전류 소스 또는 싱크에 결합되어 있다. 제어 게이트 터미널들 각각은 대응하는 워드 라인에 결합되어 있는데, 이것은 다른 제어 터미널이 연결되는 상기 대응하는 워드 라인과 동일할 수도 있고 다를 수도 있다. 상기 부유 게이트 트랜지스터는 추가적인 웰 터미널을 가지는 5-터미널 장치(five-terminal device)일 수 있다. 이런 경우에 있어서, 이이피롬 메모리 셀을 판독할 때 상기 이이피롬 메모리 셀을 프로그램하기 위해 서로 다른 비트 라인들의 세트가 사용된다. 상기 드레인 터미널들이 서로 다른 판독 비트 라인들에 결합되어 있을 때, 상기 웰 터미널들 각각은 대응하는 서로 다른 프로그램 비트 라인에 결합된다.
미국공개 제 2006/0181925 호(스펙트 외)에는 메모리 트랜지스터들이 행과 열로 정렬되어 있는 비휘발성 메모리 셀 배치가 개시되어 있다. 제1 열의 상기 메모리 트랜지스터들의 소스/드레인 터미널들은 제 2 열의 상기 메모리 트랜지스터들의 제1 소스/드레인 터미널들과 다른 금속 평면의 도체 트랙들에 결합되어 있다. 이러한 방식에 의해, 서로 인접하는 메모리 배치에서 인접하는 열들에 메모리 트랜지스터들을 배치하는 것이 가능하다.
본 발명의 목적은 놀 플래쉬 비휘발성 메모리 장치의 빠른 비동기식 랜덤 억세스, 낸드 플래쉬 비휘발성 메모리 장치의 저전류 프로그램 프로세스 및 메모리 셀 크기를 제공하는 놀 플래쉬 비휘발성 메모리 장치를 제공하는 데 있다.
적어도 이러한 목적을 달성하기 위해, 놀 플래쉬 비휘발성 메모리 회로의 일 실시예는 낸드 스트링에 직렬로 연결되어 있는 복수의 전하 보유 트랜지스터들을 포함한다. 최상위 전하 보유 트랜지스터의 드레인은 상기 복수의 직렬로 연결되어 있는 전하 보유 트랜지스터들에 연관된 비트 라인에 연결되어 있고 최하위 전하 보유 트랜지스터의 소스는 상기 복수의 전하 보유 트랜지스터들에 연결된 소스 라인에 연결되어 있다. 각 행의 상기 복수의 전하 보유 트랜지스터들 각각의 제어 게이트는 공통으로 워드 라인에 연결되어 있다. 상기 복수의 직렬 전하 보유 트랜지스터들은 제1 전도율 타입(삼중 P-타입 웰)의 웰 안에 형성된다. 상기 제1 전도율 타입의 웰은 제 2 전도율 타입(깊은 N-타입 웰)의 깊은 웰 안에 형성된다. 상기 제2 전도율 타입의 깊은 웰은 상기 제 1 전도율 타입의 기판(P-타입 기판)에 형성된다.
상기 복수의 전하 보유 트랜지스터들은 파울러-노르트하임 터널링 프로세스로 프로그램되고 소거된다. 단일 레벨 프로그램 셀로 상기 복수의 전하 보유 트랜지스터들 중 선택된 전하 저장 트랜지스터를 프로그램하기 위해, 대략 +15.0V부터 대략 +20.0V까지의 매우 높은 전압 레벨이 증가적으로 상승하는 단계들로 상기 선택된 전하 보유 트랜지스터의 제어 게이트와 상기 전하 보유 트랜지스터의 벌크 영역 사이에 적용된다. 상기 놀 플래쉬 메모리 회로의 레이아웃은 상기 놀 플래쉬 메모리 회로의 크기가 상기 놀 플래쉬 메모리 회로를 제조하는 프로세스 기술의 최소 특성 크기(λ)의 대략 4배에서 대략 6배가 된다.
상기 선택된 전하 저장 트랜지스터를 소거하기 위해, 대략 +15.0V부터 대략 +20.0V까지의 매우 높은 + 전압 레벨이 상기 선택된 전하 저장 트랜지스터의 벌크 영역과 상기 전하 저장 트랜지스터의 제어 게이트 사이에 적용된다. 선택되지 않은 복수의 전하 보유 트랜지스터들은 상기 선택되지 않은 전하 보유 트랜지스터들에 바이어스를 걸어, 상기 선택되지 않은 저장 트랜지스터들의 벌크 영역과 제어 게이트 사이에 대략 0.0V 전압 레벨이 존재하도록 하는 것에 의해 억제될 수 있다.
단일 레벨 프로그램 셀로 프로그램된 상기 복수의 전하 보유 트랜지스터들 중 선택된 전하 저장 트랜지스터를 판독하기 위해, 상기 소스 라인은 전압 팔로워 센싱 회로에 연결된다. 상기 선택된 전하 저장 트랜지스터의 게이트 및 드레인은 대략 1.8V 또는 대략 3.0V의 전원공급 전압 소스의 전압 레벨(VDD)로 설정된다. 상기 복수의 전하 보유 트랜지스터들 안의 선택되지 않은 모든 전하 보유 트랜지스터들의 게이트들은 6.0V 이상의 제1 매우 높은 판독 전압으로 설정된다. 상기 놀 플래쉬 메모리 회로가 판독을 위해 선택되지 않으면, 상기 복수의 전하 보유 트랜지스터들 중 선택되지 않은 전하 보유 트랜지스터들의 제어 게이트들은 상기 전하 보유 트랜지스터들을 끄기 위해 접지 기준 전압으로 설정된다. 상기 전압 팔로워 센싱 회로는 기준 전압 소스에 연결된 기준 터미널을 가지는 비교기이다. 상기 기준 전압 소스는 제1 논리 레벨을 위한 임계 전압 레벨(0)과 제2 논리 레벨의 임계 전압 레벨들(1)을 구별하기 위해 대략 2.0V의 전압 레벨로 설정된다.
복합 레벨 프로그램 셀로 프로그램된 상기 복수의 전하 보유 트랜지스터들 중 선택된 전하 저장 트랜지스터를 판독하기 위해, 상기 소스 라인은 전압 팔로워 센싱 회로에 연결된다. 상기 선택된 전하 저장 트랜지스터의 게이트 및 드레인은 대략 4.0V의 중간 정도로 높은 전압 레벨로 설정된다. 상기 복수의 전하 보유 트랜지스터들 중 선택되지 않은 모든 전하 보유 트랜지스터들의 제어 게이트는 7.0V 이상의 제 2 매우 높은 판독 전압으로 설정된다. 상기 전압 팔로워 센싱 회로는 상기 전하 저장 트랜지스터 안에 저장된 데이터를 표현하는 임계 전압의 수보다 하나 작은 수의 다수의 비교기들을 가진다. 상기 비교기 각각은 기준 전압 소스들의 그룹 중 하나에 연결되어 있는 기준 터미널을 가진다. 상기 기준 전압 소스들은 상기 전하 저장 트랜지스터 안에 저장되어 있는 데이터 각각을 위한 임계 전압 레벨들을 구별하기 위해 각 전압 임계치 사이의 전압 레벨로 설정된다.
다른 실시예에 있어서, 놀 플래쉬 비휘발성 메모리 장치는 놀 플래쉬 메모리 회로들의 전하 보유 트랜지스터들이 행과 열로 정렬되어 있는 복수의 놀 플래쉬 비휘발성 메모리 회로들의 어레이를 포함한다. 상기 놀 플래쉬 비휘발성 메모리 회로 각각은 낸드 스트링에 직렬로 연결되어 있는 각 열 상의 복수의 전하 보유 트랜지스터들을 포함한다. 놀 플래쉬 메모리 회로 각각의 최상위 전하 저장 트랜지스터의 드레인은 각각의 놀 플래쉬 메모리 회로에 존재하는 상기 열에 연관된 로컬 비트 라인에 연결된다. 놀 플래쉬 메모리 회로 각각의 최하위 전하 보유 트랜지스터의 소스는 각각의 놀 플래쉬 메모리 회로의 상기 열에 연관된 로컬 소스 라인에 연결된다. 각 행의 상기 전하 보유 트랜지스터들의 각 제어 게이트는 워드 라인에 공통으로 연결된다.
상기 놀 플래쉬 비휘발성 메모리 장치는, 열 전압 제어 회로를 포함한다. 상기 열 전압 제어 회로는 상기 전하 보유 트랜지스터들의 열들 각각에 연관된 상기 로컬 비트 라인들과 상기 소스 라인들에 제어 신호들을 제공하기 위해 연결되어 있다. 상기 로컬 비트 라인들 각각은 비트 라인 선택 트랜지스터를 통해 복수의 광역 비트 라인들 중 하나에 연결되고, 상기 로컬 소스 라인들 각각은 소스 라인 선택 트랜지스터를 통해 복수의 광역 소스 라인들 중 하나에 연결된다. 상기 광역 비트 라인들과 상기 광역 소스 라인들은 상기 놀 플래쉬 비휘발성 메모리 회로들 안의 선택된 전하 보유 트랜지스터들을 판독하고 프로그램하고 지우기 위해 선택된 로컬 비트 라인들과 선택된 로컬 소스 라인들에 제어 신호들을 전달하기 위해 열 전압 제어 회로에 연결된다.
상기 놀 플래쉬 비휘발성 메모리 장치는, 행 전압 제어 회로를 포함한다. 상기 행 전압 제어 회로는 상기 전하 보유 트랜지스터들의 행들 각각에 연관된 워드 라인들 및 상기 로컬 비트 라인들 각각에 연결되어 있는 상기 소스 라인 선택 트랜지스터들 및 상기 로컬 비트 라인 선택 트랜지스터들의 게이트들에 제어 신호들을 제공하기 위해 연결된다. 상기 행 제어 회로는 상기 놀 플래쉬 비휘발성 메모리 회로들 안의 선택된 전하 보유 트랜지스터들을 판독하고 프로그램하고 지우기 위해 워드 라인들에 제어 신호들을 전달한다. 상기 행 전압 제어 회로는 상기 비트 라인 및 소스 라인 제어 신호들을 상기 열 전압 제어 회로로부터 상기 선택된 로컬 비트 라인들 및 상기 선택된 로컬 소스 라인들로 전달하기 위해 상기 선택된 비트 라인 선택 트랜지스터들 및 상기 선택된 소스 라인 트랜지스터들에 상기 선택 제어 신호들을 전달한다.
상기 복수의 전하 보유 트랜지스터들은 파울러-노르트하임 터널링 프로세스로 프로그램되고 소거된다. 상기 복수의 전하 보유 트랜지스터들 중 선택된 전하 보유 트랜지스터들을 단일 레벨 프로그램 셀로 프로그램하기 위해, 상기 열 전압 제어 회로는 대략 +15.0V부터 대략 +20.0V까지의 매우 높은 프로그램 전압 레벨이 상기 선택된 전하 저장 트랜지스터의 제어 게이트와 상기 전하 저장 트랜지스터의 벌크 영역 사이에 적용되도록 상기 워드 라인들에 제공한다. 상기 행 전압 제어 회로는 선택되지 않은 상기 복수의 전하 보유 트랜지스터들을 억제하기 위해 상기 선택된 전하 저장 트랜지스터의 상기 제어 게이트와 상기 전하 저장 트랜지스터의 벌크 영역에 적용되는 +10.0V 미만의 중간 전압 레벨을 제공한다. 상기 놀 플래쉬 메모리 회로의 레이아웃은 상기 놀 플래쉬 메모리 회로의 크기가 상기 놀 플래쉬 메모리 회로를 제조하는 프로세스 기술의 최소 특성 크기(λ)의 대략 4배에서 대략 6배이다.
상기 복수의 전하 보유 트랜지스터들 중 선택된 전하 보유 트랜지스터를 복합 레벨 프로그램 셀로 프로그램하기 위해, 상기 행 전압 제어 회로는 매우 높은 프로그램 전압 레벨을 대략 +15.0V부터 대략 +20.0V까지 증가적으로 상승시켜 상기 선택된 전하 보유 트랜지스터들의 제어 게이트와 상기 전하 보유 트랜지스터들의 벌크 영역 사이의 상기 선택된 전하 보유 트랜지스터들의 상기 워드 라인에 적용한다. 상기 선택된 전하 보유 트랜지스터들은 올바른 전압 임계치가 달성될 때까지 상기 매우 높은 전압 레벨의 각각의 증가 적용 사이에서 상기 데이터를 확인하기 위해 판독된다. 선택되지 않은 상기 복수의 전하 보유 트랜지스터들은 상기 선택된 전하 저장 트랜지스터의 제어 게이트와 상기 전하 저장 트랜지스터의 벌크 영역 사이에 적용되는 10.0V 미만의 중간 정도로 높은 전압 레벨에 의해 억제된다.
선택된 전하 보유 트랜지스터들을 소거하기 위해, 상기 행 전압 제어 회로는 대략 +15.0V부터 대략 +20.0V까지의 매우 높은 + 소거 전압 레벨을 상기 선택된 전하 저장 트랜지스터의 상기 벌크 영역과 상기 선택된 전하 저장 트랜지스터의 제어 게이트 사이에 적용한다. 선택되지 않은 상기 복수의 전하 보유 트랜지스터들은 상기 선택되지 않은 전하 보유 트랜지스터들에 바이어스를 거는 것에 의해 억제되어, 상기 선택되지 않은 저장 트랜지스터들의 상기 제어 게이트와 상기 벌크 영역 사이에 대략 0.0V 전압 레벨이 존재하도록 한다.
단일 레벨 프로그램 셀로 프로그램된 선택된 놀 플래쉬 메모리 회로의 상기 복수의 전하 보유 트랜지스터들 중 선택된 전하 보유 트랜지스터들을 판독하기 위해, 상기 소스 라인은 상기 열 전압 제어 회로 안의 전압 팔로워 센싱 회로에 연결된다. 상기 행 전압 제어 회로는 상기 선택된 전하 보유 트랜지스터들의 상기 워드 라인, 및 이에 따라 상기 제어 게이트를 대략 1.8V 또는 대략 3.0V의 전원공급 전압 소스(VDD)로 설정한다. 상기 행 전압 제어는 상기 로컬 비트 라인 선택 트랜지스터를 활성화시켜, 상기 선택된 전하 보유 트랜지스터들에 연관된 상기 광역 비트 라인과 상기 로컬 비트 라인을 연결시킨다. 상기 열 전압 제어 회로는 상기 광역 비트 라인, 및 이에 따라 상기 선택된 전하 저장 트랜지스터의 드레인에 연결되어 있는 상기 로컬 비트를 대략 1.8V 또는 대략 3.0V의 전원공급 전압 소스(VDD)로 설정한다. 상기 행 전압 제어 회로는 상기 워드 라인과 상기 선택된 놀 플래쉬 메모리 회로의 상기 복수의 전하 보유 트랜지스터들 안의 모든 선택되지 않은 전하 보유 트랜지스터들의 제어 게이트를 6.0V 이상의 제1 매우 높은 판독 전압으로 설정한다. 상기 전압 팔로워 센싱 회로는 기준 전압 소스에 연결되어 있는 기준 터미널을 갖는 열 전압 제어 회로 안의 비교기이다. 상기 기준 전압 소스는 제1 논리 레벨(0)을 위한 임계 전압 레벨과 제2 논리 레벨의 임계 전압 레벨들(1)을 구별하기 위해 대략 2.0V의 전압 레벨로 설정된다. 상기 행 전압 제어 회로는 상기 워드 라인들 및 이에 따라 선택되지 않은 놀 플래쉬 메모리 회로의 상기 복수의 전하 보유 트랜지스터들 중 상기 선택되지 않은 전하 보유 트랜지스터들의 제어 게이트들을 상기 전하 보유 트랜지스터들을 끄기 위해 접지 기준 전압으로 설정한다.
복합 레벨 프로그램 셀로 프로그램된 상기 복수의 전하 보유 트랜지스터들 중 선택된 전하 저장 트랜지스터를 판독하기 위해, 상기 소스 라인은 전압 팔로워 센싱 회로에 연결된다. 상기 선택된 전하 저장 트랜지스터의 게이트 및 드레인은 대략 4.0V의 중간 정도로 높은 전압 레벨로 설정된다. 상기 복수의 전하 보유 트랜지스터들 중 상기 선택되지 않은 모든 전하 보유 트랜지스터들의 상기 게이트는 7.0V 이상의 제 2 매우 높은 판독 전압으로 설정된다. 상기 전압 팔로워 센싱 회로는 상기 전하 저장 트랜지스터 안에 저장된 데이터를 표현하는 임계 전압의 수보다 하나 작은 수의 비교기들을 가진다. 상기 비교기 각각은 기준 전압 소스들의 그룹 중 하나에 연결된 기준 터미널을 가진다. 상기 기준 전압 소스들은 상기 전하 저장 트랜지스터 안에 저장된 각각의 데이터를 위한 임계 전압 레벨들을 구별하기 위해 각 상기 전압 임계치 사이의 전압 레벨로 설정된다.
나아가, 다른 실시예에 있어서, 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법은, 기판을 마련하는 단계로부터 시작하는데, 그 위에 복수의 놀 플래쉬 비휘발성 메모리 회로들의 어레이가 형성되어, 상기 놀 플래쉬 메모리 회로들의 상기 전하 보유 트랜지스터들은 행과 열로 구성된다. 상기 놀 플래쉬 메모리 회로들은, 열 상의 상기 복수의 전하 보유 트랜지스터들을 낸드 스트링에 직렬로 연결하는 단계에 의해 형성된다. 놀 플래쉬 메모리 회로 각각의 최상위 전하 보유 트랜지스터의 드레인은 각각의 놀 플래쉬 메모리 회로에 존재하는 상기 열에 연관된 로컬 비트 라인에 연결된다. 놀 플래쉬 메모리 회로 각각의 최하위 전하 보유 트랜지스터의 소스는 각각의 놀 플래쉬 메모리 회로의 상기 열에 연관된 로컬 소스 라인에 연결된다. 각 행의 상기 전하 보유 트랜지스터들의 각 제어 게이트는 워드 라인에 공통으로 연결된다.
상기 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법은, 열 전압 제어 회로를 형성하는 단계를 포함한다. 상기 열 전압 제어 회로는 상기 전하 보유 트랜지스터들의 각 열에 연관된 상기 소스 라인들 및 로컬 비트 라인들에 제어 신호들을 제공하기 위해 연결되어 있다. 상기 로컬 비트 라인들 각각은 비트 라인 선택 트랜지스터를 통해 복수의 광역 비트 라인들 중 하나에 연결되어 있고, 상기 로컬 소스 라인들 각각은 소스 라인 선택 트랜지스터를 통해 복수의 광역 소스 라인들 중 하나에 연결되어 있다. 상기 광역 비트 라인들 및 상기 광역 소스 라인들은 상기 놀 플래쉬 비휘발성 메모리 회로들 안의 선택된 전하 보유 트랜지스터들을 판독하고 프로그램하고 소거하기 위해 선택된 로컬 비트 라인들 및 선택된 로컬 소스 라인들에 제어 신호들을 전달하기 위해 상기 열 전압 제어 회로에 연결되어 있다.
놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법은, 행 전압 제어 회로를 형성하는 단계를 포함한다. 상기 행 전압 제어 회로는 상기 전하 보유 트랜지스터들의 각 행들에 연관된 워드 라인들에 제어 신호들을 제공하기 위해 연결되어 있고, 상기 로컬 비트 라인들 각각에 연결된 상기 소스 라인 선택 트랜지스터들 및 상기 로컬 비트 라인 선택 트랜지스터들의 게이트들이 연결되어 있다. 상기 행 제어 회로는 상기 놀 플래쉬 비휘발성 메모리 회로들 안의 선택된 전하 보유 트랜지스터들을 판독하고 프로그램하고 소거하기 위해 상기 제어 신호들을 상기 워드 라인들로 전달한다. 상기 행 전압 제어 회로는 또한 상기 비트 라인 및 상기 소스 라인 제어 신호들을 상기 열 전압 제어 회로로부터 상기 선택된 로컬 비트 라인들 및 선택된 로컬 소스 라인들로 전달하기 위해 상기 선택 제어 신호들을 상기 선택된 비트 라인 선택 트랜지스터들 및 상기 선택된 소스 라인 트랜지스터들로 전달한다.
상기 복수의 전하 보유 트랜지스터들은 파울러-노르트하임 터널링 프로세스로 프로그램되고 소거된다. 상기 복수의 전하 보유 트랜지스터들 중 선택된 전하 보유 트랜지스터들을 단일 레벨 프로그램 셀로 프로그램하기 위해, 상기 행 전압 제어 회로는 상기 선택된 전하 저장 트랜지스터의 제어 게이트와 상기 전하 저장 트랜지스터의 벌크 영역 사이에 적용되는 대략 +15.0V부터 대략 +20.0V까지의 매우 높은 전압 레벨을 상기 워드 라인들에 제공한다. 상기 행 전압 제어 회로는 선택되지 않은 상기 복수의 전하 보유 트랜지스터들을 억제하기 위해 상기 선택된 전하 저장 트랜지스터의 제어 게이트와 상기 전하 저장 트랜지스터의 벌크 영역 사이에 적용되는 10V 미만의 중간 전압 레벨을 제공한다. 상기 놀 플래쉬 메모리 회로의 레이아웃은 상기 놀 플래쉬 메모리 회로들 각각의 크기가 상기 놀 플래쉬 메모리 회로의 제조를 위한 프로세스 기술의 최소 특성 크기의 대략 4배이다.
상기 복수의 전하 보유 트랜지스터들 중 선택된 전하 보유 트랜지스터를 복합 레벨 프로그램 셀로 프로그램하기 위해, 상기 행 전압 제어 회로는 상기 선택된 전하 보유 트랜지스터들의 제어 게이트와 상기 전하 보유 트랜지스터들의 벌크 영역 사이에 대략 15.0V부터 대략 20.0V까지의 매우 높은 전압 레벨을 증가시키면서 상기 선택된 전하 보유 트랜지스터들의 상기 워드 라인에 적용한다. 상기 선택된 전하 보유 트랜지스터들은 올바른 전압 임계치가 달성될 때까지 상기 매우 높은 전압 레벨의 각 증가 적용 사이에 데이터를 확인하기 위해 판독된다. 선택되지 않은 상기 복수의 전하 보유 트랜지스터들은 상기 선택된 전하 저장 트랜지스터의 제어 게이트와 상기 전하 저장 트랜지스터의 벌크 영역 사이에 적용되는 10.0V 미만의 중간 정도의 높은 전압 레벨에 의해 억제된다.
선택된 전하 보유 트랜지스터들을 소거하기 위해, 상기 행 전압 제어 회로는 상기 선택된 전하 저장 트랜지스터의 제어 게이트와 상기 선택된 전하 저장 트랜지스터의 벌크 영역 사이에 대략 +15.0V에서 대략 +20.0V까지의 매우 높은 + 소거 전압 레벨을 적용한다. 상기 선택되지 않은 복수의 전하 보유 트랜지스터들은 상기 선택되지 않은 전하 보유 트랜지스터들에 바이어스 전압 레벨을 적용하여 상기 선택되지 않은 저장 트랜지스터들의 상기 제어 게이트와 상기 벌크 영역 사이에 대략 0.0V 전압 레벨이 존재하도록 하는 상기 행 전압 제어 회로에 의해 억제된다.
단일 레벨 프로그램 셀로 프로그램된 하나의 선택된 놀 플래쉬 메모리 회로의 상기 복수의 전하 보유 트랜지스터들 중 선택된 전하 보유 트랜지스터들을 판독하기 위해, 상기 소스 라인은 상기 열 전압 제어 회로 안의 전압 팔로워 센싱 회로에 연결되어 있다. 상기 행 전압 제어 회로는 상기 선택된 전하 보유 트랜지스터들의 워드 라인, 및 이에 따라 상기 제어 게이트를 대략 1.8V 또는 대략 3.0V의 전원공급 전압 소스(VDD)로 설정한다. 상기 행 전압 제어는 상기 로컬 비트 라인 선택 트랜지스터를 활성화시켜 상기 선택된 전하 보유 트랜지스터들에 연관된 상기 로컬 비트 라인과 상기 광역 비트 라인을 연결한다. 상기 열 전압 제어 회로는 상기 광역 비트 라인, 및 이에 따라 상기 선택된 전하 저장 트랜지스터의 드레인에 연결된 상기 로컬 비트 라인을 대략 1.8V 또는 대략 3.0V의 전원공급 전압 소스(VDD)로 설정한다. 상기 행 전압 제어 회로는 상기 워드 라인을 설정하고, 상기 선택된 놀 플래쉬 메모리 회로의 상기 복수의 전하 보유 트랜지스터들 안의 모든 선택되지 않은 전하 보유 트랜지스터들의 제어 게이트는 6.0V 이상의 제1 매우 높은 판독 전압으로 설정된다. 상기 행 전압 제어 회로는 상기 워드 라인들 및 이에 따라 선택되지 않은 놀 플래쉬 메모리 회로의 상기 복수의 전하 보유 트랜지스터들 중 선택되지 않은 전하 보유 트랜지스터들의 제어 게이트들은 상기 전하 보유 트랜지스터들을 끄기 위해 접지 기준 전압으로 설정된다. 상기 전압 팔로워 센싱 회로는 기준 전압 소스에 연결되어 있는 기준 터미널을 갖는 열 전압 제어 회로 안의 비교기이다. 상기 기준 전압 소스는 제1 논리 레벨을 위한 임계 전압 레벨(0)과 제2 논리 레벨의 임계 전압 레벨들(1)을 구별하기 위해 대략 2.0V의 전압 레벨로 설정된다.
복합 레벨 프로그램 셀로 프로그램된 상기 복수의 전하 보유 트랜지스터들 중 선택된 전하 저장 트랜지스터를 판독하기 위해, 상기 소스 라인은 전압 팔로워 센싱 회로에 연결되어 있다. 성기 선택된 전하 저장 트랜지스터의 게이트 및 드레인은 대략 4.0V의 중간 정도의 높은 전압 레벨로 설정된다. 상기 복수의 전하 보유 트랜지스터들 중 모든 선택되지 않은 전하 보유 트랜지스터들의 게이트는 7.0V 이상의 제2 매우 높은 판독 전압으로 설정된다. 상기 전압 팔로워 센싱 회로는 상기 전하 저장 트랜지스터 안에 저장된 데이터를 표현하는 임계 전압의 수보다 하나 작은 수의 비교기들을 가진다. 상기 비교기들 각각은 기준 전압 소스들의 그룹 중 하나에 연결되어 있는 기준 터미널을 가진다. 상기 기준 전압 소스들은 상기 전하 저장 트랜지스터에 저장되어 있는 각 데이터를 위한 임계 전압 레벨들을 구별하기 위해 각 상기 임계 전압 레벨들 상이의 전압 레벨로 설정된다.
도 1a는 단일 트랜지스터 부유 게이트 앤모스 낸드 플래쉬 셀의 상면도이다.
도 1b는 단일 트랜지스터 부유 게이트 앤모스 낸드 플래쉬 셀의 단면도이다.
도 1c는 단일 트랜지스터 부유 게이트 앤모스 낸드 플래쉬 셀의 개략도이다.
도 1d는 - 소거 레벨과 단일 + 프로그램 레벨을 가지는 단일 트랜지스터 부유 게이트 앤모스 낸드 플래쉬 셀의 2 개의 임계 전압 분포도이다.
도 1e는 - 소거 레벨과 3 개의 + 프로그램 레벨을 가지는 단일 트랜지스터 부유 게이트 앤모스 낸드 플래쉬 셀의 4 개의 임계 전압 분포도이다.
도 2a는 단일 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 상면도이다.
도 2b는 단일 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 단면도이다.
도 2c는 단일 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 개략도이다.
도 2d는 + 소거 레벨과 단일 + 프로그램 레벨을 가지는 단일 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 2 개의 임계 전압 분포도이다.
도 2e는 + 소거 레벨과 3 개의 + 프로그램 레벨을 가지는 단일 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 4 개의 임계 전압 분포도이다.
도 3a는 종래 기술에 따라 연결된 드레인 접촉점들을 갖는 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 상면도이다.
도 3b는 도 3a의 종래 기술에 따른 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 단면도이다.
도 3c는 도 3a의 종래 기술에 따른 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 개략도이다.
도 3d는 + 소거 레벨과 단일 + 프로그램 레벨을 가지는 종래 기술에 따른 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 2 개의 임계 전압 분포도이다.
도 3e는 + 소거 레벨과 3 개의 + 프로그램 레벨을 가지는 종래 기술에 따른 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 4 개의 임계 전압 분포도이다.
도 4a는 본 발명의 원리를 구체화시킨 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 실시예의 개략도이다.
도 4b-1, 도 4b-2, 도 4c-1, 및 도 4c-2는 본 발명의 원리를 구체화시킨 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 실시예의 상면도 및 단면도이다.
도 5a 내지 도 5e는 본 발명의 원리를 구체화시킨 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 어레이의 일부의 실시예의 배선 상호연결이 도시되어 있는 상면도들이다.
도 6a 내지 도 6d는 본 발명의 원리를 구체화시킨 단일 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 다양한 실시예들을 위한 임계 전압 레벨들의 그래프들이다.
도 7a 내지 도 7d는 본 발명의 원리를 구체화시킨 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 다양한 실시예들의 임계 전압 레벨들의 그래프들이다.
도 8은 본 발명의 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 다양한 실시예들이 반영된 놀 플래쉬 비휘발성 메모리 장치의 개략도이다.
도 9는 본 발명의 원리를 구체화시킨 도 8의 놀 플래쉬 비휘발성 메모리 장치의 행 전압 제어 회로의 개략도이다.
도 10은 본 발명의 원리를 구체화시킨 도 8의 놀 플래쉬 비휘발성 메모리 장치의 열 전압 제어 회로의 개략도이다.
도 11a는 본 발명의 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 다양한 실시예들의 단일 레벨 프로그램을 위한 전압 팔로워 센싱 회로의 개략도이다.
도 11b는 본 발명의 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 다양한 실시예들의 단일 레벨 프로그램을 판독하기 위한 바이어스 전압들을 위한 표이다.
도 11c는 본 발명의 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 다양한 실시예들의 복합 레벨 프로그램을 위한 전압 팔로워 센싱 회로의 개략도이다.
도 11d는 본 발명의 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 다양한 실시예들의 복합 레벨 프로그램을 판독하기 위한 바이어스 전압들을 위한 표이다.
도 12a 내지 도 12e는 본 발명의 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 다양한 실시예들의 소거를 위한 소거 바이어스 전압들의 표들이다.
도 13a 내지 도 13b는 본 발명의 2 개의 트랜지스터 부유 게이트 앤모드 놀 플래쉬 셀의 다양한 실시예들의 프로그램을 위한 프로그램 바이어스 전압들의 표들이다.
도 14는 본 발명의 원리를 구체화시킨 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 플로우 차트이다.
도 15는 본 발명의 복합 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 실시예의 개략도이다.
도 1a는 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(10)의 상면도이다. 도 1b는 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(10)의 단면도이다. 도 1c는 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(10)의 개략도이다. 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(10)의 낸드 셀 스트링의 보통의 구조에 있어서, 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(10)는 드레인 확산 영역(14) 또는 소스 확산 영역(20) 노드 어디서도 접촉을 필요로 하지 않는다. 종래의 낸드 셀 스트링은 최상위 트랜지스터에 연결되어 있는 상위 선택 트랜지스터와 최하위 트랜지스터에 연결되어 있는 하위 선택 트랜지스터를 가진다. 상기 상위 선택 트랜지스터의 드레인과 상기 최하위 트랜지스터의 소스는 비트 라인들과 소스 라인들에 연결되기 위한 접촉점들을 가진다. 종래의 낸드 스트링을 위한 이러한 구조는 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(10)의 크기를 상기 비휘발성 메모리 구조를 최소화할 수 있도록 해 준다.
부유 게이트 타입의 앤모스 낸드 플래쉬 셀(10)은 P-타입 기판(40)의 상면에 형성된다. N-타입 물질은 깊은 N-웰(35)을 형성하기 위해 상기 P-타입 기판(40)의 표면으로 확산된다. 그후 P-타입 물질은 P-웰(30)(소위 삼중 P-웰)을 형성하기 위해 상기 깊은 N-웰(35)의 표면으로 확산된다. 그후 상기 N-타입 물질은 드레인(D)(15)과 소스(S)(20)을 형성하기 위해 P-타입 웰(30)의 표면으로 확산된다. 제1 다결정 실리콘 층이 부유 게이트(45)를 형성하기 위해 상기 소스 영역(20)과 상기 드레인 영역(15) 사이 상기 P-타입 웰(30)의 벌크 영역 위에 형성된다. 제 2 다결정 실리콘 층이 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(10)의 제어 게이트(G)(25)를 형성하기 위해 상기 부유 게이트(45) 위에 형성된다. 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(10)의 게이트 길이는 상기 드레인 영역(15)과 상기 소스 영역(20) 사이에 있는 P-타입 웰(30)의 상기 벌크 영역 안의 채널 영역이다. 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(10)의 채널 폭은 상기 드레인(15)과 상기 소스(20)의 N-확산의 폭에 의해 결정된다. 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(10)의 통상적인 단위 크기는 X축으로 2λ, Y축으로 2λ, 대략 4λ2이다. 람다(λ)의 크기는 제조 프로세스 동안 달성될 수 있는 특성 기하학적 구조의 최소 크기이다.
상기 부유 게이트층(45)은 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(10)의 임계 전압을 변경시키는 전자(electron charges)를 저장한다. 작동시, 상기 P-타입 기판(40)은 접지 기준 전압 소스(GND)에 연결되어 있다. 상기 깊은 N-웰(35)은 전원공급 전원 소스(VDD)에 연결되어 있다. 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(10)의 본 발명의 설계에 있어서, 상기 전원공급 전원 소스는 1.3V 또는 3.0V이다. 상기 삼중 P-타입 웰(30)은 정상 판독 작동시 상기 접지 기준 전압에 연결되어 있다.
앤모스 낸드 플래쉬 부유 게이트 트랜지스터(10)의 어레이에 있어서, 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(10)는 행과 열로 정렬되어 있다. 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(10)의 제어 게이트인 상기 제2 다결정 실리콘 층(25)은 확장되어 어레이의 행 상의 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(10) 각각에 연결되는 워드 라인을 형성한다.
터널 산화막(tunnel oxide, 50)이 상기 드레인 영역(15), 상기 소스 영역(20), 및 상기 부유 게이트(45) 사이 채널 영역(32) 상에 형성된다. 상기 터널 산화막(50)의 두께는 통상 100Å이다. 상기 터널 산화막(50)은 파울러-노르트하임 채널 프로그래밍 및 파울러 노르트하임 채널 소거 동안 전자가 통과하는 층이다. 종래의 낸드 작동시, 파울러-노르트하임 채널 소거는 저장된 전자들을 상기 터널 산화막(50)을 통해 상기 부유 게이트로부터 셀의 채널 영역(32)의 상기 삼중 P-타입 웰(30) 안으로 배출한다.
도 1d는 단일 프로그램 레벌과 소거 레벨과 소거 레벨을 가지는 단일 트랜지스터 부유 게이트 앤모스 낸드 플래쉬 셀의 2 개의 임계 전압 분포도이다. 소거 작동 후, 상기 부유 게이트(45) 안에 약간의 전자가 남아 있어, 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(10)의 임계 전압을 낮추는 결과를 가져온다. 보통, 상기 소거된 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(10)는 대략 -2.0V로 임계 전압이 설정된다. 이와 대조적으로, 파울러-노르트하임 채널 프로그래밍에 있어서, 전자는 상기 부유 게이트(45)로 빨려 들어가 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(10)의 임계 전압은 대략 +2.0V의 전압 레벨까지 증가하게 된다. 통산, 대략 -2.0V의 상기 소거된 전압 임계치(Vt0)는 "1"의 논리 데이터 값으로 지정되고, +2.0V의 상기 프로그램된 전압 임계치(Vt1)는 "0"의 논리 데이터 값으로 지정된다.
어레이에 있어서, 상기 파울러-노르트하임 채널 소거 프로세스는 상기 부유 게이트로부터 전자를 제거하고, 일반적으로 페이지(512B) 또는 섹터(64K)의 단위로 집합적으로 수행되며, 상기 소거된 전압 임계치(Vt0)는 프로세스의 성질상 전자 제거를 제어하는 것이 더 어렵기 때문에 보다 넓은 분포를 가진다. 또는, 프로그래밍 작동은 보다 제어가능한 방식으로 전자를 상기 부유 게이트에 주입하고, 비트 단위로(bit-by-bit basis) 수행되어(하나의 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(10)가 드레인(15)에 연결된 비트 라인을 통해 한번에 수행됨) 상기 프로그램된 전압 임계치(Vt1) 분포가 0.5V 이내로 제어되고 상기 소거된 전압 임계치(Vt0)에 비하여 작아지게 할 수 있다. 낸드 셀 각각은 넓은 분포를 가지는 소거 전압 임계 상태(Vt0) 및 좁은 분포를 가지는 프로그램된 전압 임계치(Vt1)를 가지는 2 개의 전압 임계 상태들을 저장하기 때문에, 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(10)는 이준 데이터의 한 비트만 저장하고 이것은 단일 레벨 프로그램된 또는 SLC(Single-Level-Cell)로 지칭된다. 데이터의 단일 비트를 저장하는 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(10)는 1-비트-1 트랜지스터 앤모스 낸드 플래쉬 부유 게이트 셀(1b1T)로 지칭된다.
도 1e는 하나의 소거 레벨과 3 개의 프로그램 레벨들을 가지는 단일 트랜지스터 부유 게이트 앤모스 낸드 플래쉬 셀의 4 개의 임계 전압 분포도이다. 프로그램 조건들을 변화시킴으로써, 2 개 이상의 임계 전압 레벨들이 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(10)의 상기 부유 게이트(45)에 있는 전하량에 기초하여 생성될 수 있음이 알려져 있다. 이것은 보통 앤모스 낸드 플래쉬 부유 게이트 셀의 복합 레벨 프로그래밍 또는 MLC(multi-level cell)으로 지칭된다. 이 예에 있어서는, 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(10)에 프로그램될 수 있는 4 개의 임계 전압 레벨들이 있다. 상기 가장 큰 - 임계 전압 레벨(Vt0)은 논리 데이터 값 "11"을 저장하기 위한 명목치 -2.0V의 소거 전압 레벨이다. 상기 가장 큰 - 임계 전압 레벨(Vt0)은 전자 제거에 의해 수행되는 하나의 소거 상태만 나타내기 때문에 임계 전압 레벨들(Vt0, Vt1, Vt2, 및 Vt3) 중 가장 넓은 분포를 가진다. 다른 3 개의 임계 전압 레벨들(Vt1, Vt2, 및 Vt3)은 보다 제어가 잘 되는 방식으로 상기 소거 상태로부터 상기 부유 게이트로 전자들을 추가하기 때문에, 프로그램된 상태들의 보다 좁은 분포를 가진다. 상기 3 개의 프로그램된 좁은 + 전압 임계 전압 레벨들은 검출이 가능하도록 충분히 이격되어 설정된다. 본 예에 있어서, 상기 3 개의 전압 임계 레벨들 중 첫번째(Vt1)는 논리 데이터 값 "10"을 저장하기 위해 대략 +1.0V의 명목치를 가진다. 상기 3 개의 전압 임계 레벨들 중 두번째(Vt2)는 논리 데이터 값 "01"을 저장하기 위해 대략 +2.0V의 명목치를 가진다. 상기 3 개의 전압 임계 레벨들 중 세번째(Vt3)는 논리 데이터 값 "00"을 저장하기 위해 대략 +3.0V의 명목치를 가진다. 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(10) 각각은 4 개의 구별되는 임계 전압 상태들을 저장하므로, 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(10) 각각은 2 비트의 이진 데이터를 저장하고, 이것은 2-비트-1 트랜지스터 앤모스 낸드 플래쉬 부유 게이트 셀(2b/1T)로 지칭된다.
상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(10)의 상기 임계 전압들(Vt0, Vt1, Vt2, 및 Vt3)의 명목치들은 다양한 설계에 있어 1.0V 이상 변화할 수 있다. 4 개의 임계 전압 상태들을 위한 2-비트 데이터 상태들의 할당 또한 앤모스 낸드 플래쉬 부유 게이트 셀 설계들 사이에서 다양할 수 있다. 예를 들어, 다른 앤모스 낸드 플래쉬 부유 게이트 셀 설계에 있어서 상기 논리 데이터 값 "01"이 제1 + 전압 임계 전압(Vt1)에 할당되고, 상기 논리 데이터 값 "10"이 제 2 + 전압 임계 전압(Vt2)에 할당될 수 있다. 또는 상기 - 소거된 임계 전압(Vt0)이 상기 논리 데이터 값 "00"에 할당되고, 상기 제3 + 전압 임계 전압(Vt3)이 상기 논리 데이터 값 "11"에 할당될 수 있다.
도 2a는 앤모스 놀 플래쉬 부유 게이트 트랜지스터(110)의 상면도이다. 도 2b는 앤모스 놀 플래쉬 부유 게이트 트랜지스터(110)의 단면도이다. 도 2c는 앤모스 놀 플래쉬 부유 게이트 트랜지스터(110)의 개략도이다.
부유 게이트 타입의 앤모스 놀 플래쉬 셀(110)은 P-타입 기판(130)의 상면에 형성된다. N-타입 물질은 깊은 N-웰(135)을 형성하기 위해 상기 P-타입 기판(130)의 표면으로 확산된다. 그후 P-타입 물질은 P-웰(130)(소위 삼중 P-웰)을 형성하기 위해 상기 깊은 N-웰(135)의 표면으로 확산된다. 그후 상기 N-타입 물질은 드레인(D)(115)과 자가정렬된 소스(S)(120)을 형성하기 위해 P-타입 웰(130)의 표면으로 확산된다. 제1 다결정 실리콘 층이 부유 게이트(145)를 형성하기 위해 상기 소스 영역(120)과 상기 드레인 영역(115) 사이 상기 P-타입 웰(130)의 벌크 영역 위에 형성된다. 제 2 다결정 실리콘 층이 상기 앤모스 놀 플래쉬 부유 게이트 트랜지스터(110)의 제어 게이트(G)(125)를 형성하기 위해 상기 부유 게이트(145) 위에 형성된다. 상기 자가정렬된 소스(120)는 한 쌍의 앤모스 놀 플래쉬 부유 게이트 트랜지스터(110)의 2 개의 제어 게이트들(125)의 2 개의 인접하는 제2 다결정 실리콘층들 사이에 자가정렬되어 형성된다. 상기 자가정렬된 소스(120)는 보통 소스 라인 피치를 감소시키기 위해 앤모스 놀 플래쉬 부유 게이트 트랜지스터(110)에 사용된다.
상기 앤모스 놀 플래쉬 부유 게이트 트랜지스터(110)의 게이트 길이는 상기 드레인 영역(115)과 상기 소스 영역(120) 사이에 있는 P-타입 웰(130)의 상기 벌크 영역 안의 채널 영역(132)이다. 상기 앤모스 놀 플래쉬 부유 게이트 트랜지스터(110)의 채널 폭은 상기 드레인(115)과 상기 소스(120)의 N-확산의 폭에 의해 결정된다. 상기 앤모스 놀 플래쉬 부유 게이트 트랜지스터(110)의 통상적인 단위 크기는 X축으로 2.5λ, Y축으로 4λ, 대략 10λ2이다.
상기 부유 게이트층(145)은 상기 앤모스 놀 플래쉬 부유 게이트 트랜지스터(110)의 임계 전압을 변경시키는 전자(electron charges)를 저장한다. 작동시, 상기 P-타입 기판(140)은 접지 기준 전압 소스(GND)에 연결되어 있다. 상기 깊은 N-웰(135)은 판독 및 프로그램 작동시 전원공급 전원 소스(VDD)에 연결되는데, 파울러-노르트하임 채널 소거 작동시에는 대략 +10V이다. 앤모스 놀 플래쉬 부유 게이트 트랜지스터(110)의 본 설계에 있어서, 상기 전원공급 전원 소스는 1.3V 또는 3.0V이다. 상기 삼중 P-타입 웰(130)은 정상 판독 및 프로그램 작동시 상기 접지 기준 전압에 연결되는데, 소거 작동 동안에는 +10V에 연결된다. 다시 말하면, 상기 파울러-노르트하임 채널 소거 작동시, 상기 깊은 N-웰(135)과 상기 삼중 P-웰(130) 모두는 상기 깊은 N-웰(135)과 상기 삼중 P-웰(130)을 통해 P/N 접합을 통한 전진 누락 전류(forward leadkage current)를 방지하기 위해 대략 +10V의 동일한 전압으로 바이어스된다.
앤모스 놀 플래쉬 부유 게이트 트랜지스터(110)의 어레이에 있어서, 상기 앤모스 놀 플래쉬 부유 게이트 트랜지스터(110)는 행과 열로 정렬되어 있다. 상기 앤모스 놀 플래쉬 부유 게이트 트랜지스터(110)의 제어 게이트인 상기 제2 다결정 실리콘 층(125)은 확장되어 어레이의 행 상의 상기 앤모스 놀 플래쉬 부유 게이트 트랜지스터(110) 각각에 연결되는 워드 라인을 형성한다.
터널 산화막(tunnel oxide, 150)이 상기 드레인 영역(115), 상기 소스 영역(120), 및 상기 부유 게이트(145) 사이 채널 영역(132) 상에 형성된다. 상기 터널 산화막(150)의 두께는 통상 100Å이다. 상기 터널 산화막(150)은 고전류 채널 고에너지 전자 프로그램밍 및 저전류 파울러-노르트하임 채널 소거 동안 전자가 통과하는 층이다. 종래의 놀 작동시, 파울러-노르트하임 에지 소거는 저장된 전자들을 상기 터널 산화막(150)을 통해 상기 부유 게이트(145)로부터 셀의 채널 영역(132)의 상기 삼중 P-타입 웰(130) 안으로 배출한다.
소거 작동 후 상기 부유 게이트(145) 안에 약간의 전자가 남아 있어, 대략 2.5V 이하의 상기 앤모스 놀 플래쉬 부유 게이트 트랜지스터(110)의 제1 임계 전압 레벨(Vt0)을 낮추는 결과를 가져온다. 이와 대조적으로, 채널 고에너지 전자 프로그램 작동에서, 전자는 상기 부유 게이트(145)로 빨려 들어가 상기 앤모스 놀 플래쉬 부유 게이트 트랜지스터(110)의 제2 임계 전압 레벨(Vt1)은 대략 4.0V 이상의 전압으로 설정된다. 보다 넓은 분포를 갖는 소거된 상태를 위한 제1 임계 전압 레벨(Vt0)과 좁은 분포를 갖는 프로그램된 상태를 위한 제2 임계 임계 전압 레벨(Vt1)의 분포들은 - 임계 전압 레벨을 갖는 상기 앤모스 놀 플래쉬 부유 게이트 트랜지스터(110)에 의해 유도되는 어떠한 판독 오류도 방지하기 위해 양수(+)로 설정된다.
도 2d는 단일 프로그램 레벨을 가지는 단일 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 2 개의 임계 전압 분포도이다. 소거 작동 후, 상기 부유 게이트(145) 안에 약간의 전자가 남아 있어, 상기 앤모스 놀 플래쉬 부유 게이트 트랜지스터(110)의 임계 전압을 낮추는 결과를 가져온다. 보통, 상기 소거된 앤모스 놀 플래쉬 부유 게이트 트랜지스터(110)는 대략 +2.5V로 설정되는 임계 전압 최대값을 가진다. 이와 대조적으로, 채널 고에너지 전자 프로그래밍에서, 전자는 상기 부유 게이트(145)로 빨려 들어가 상기 앤모스 놀 플래쉬 부유 게이트 트랜지스터(110)의 임계 전압은 대략 +4.0V의 최소 값 전압 레벨까지 증가하게 된다. 통상, 대략 +2.5V의 상기 소거된 전압 임계치(Vt0)는 "1"의 논리 데이터 값으로 지정되고, +4.0V의 상기 프로그램된 전압 임계치(Vt1)는 "0"의 논리 데이터 값으로 지정된다. 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터에서와 같이, 1 비트의 데이터를 저장하는 상기 앤모스 놀 플래쉬 부유 게이트 트랜지스터(110)는 1-비트-1-트랜지스터 앤모스 놀 플래쉬 부유 게이트 셀(1b1T)로 지칭된다.
도 2e는 하나의 소거 레벨과 3 개의 프로그램 레벨들을 가지는 단일 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 4 개의 임계 전압 분포도이다. 프로그램 조건들을 변화시킴으로써, 2 개 이상의 임계 전압 레벨들이 상기 앤모스 놀 플래쉬 부유 게이트 트랜지스터(110)의 상기 부유 게이트(145)에 있는 전하량에 기초하여 생성될 수 있음이 알려져 있다. 이것은 보통 앤모스 놀 플래쉬 부유 게이트 셀의 복합 레벨 프로그래밍 또는 복합 레벨 프로그램된 셀(multi-level cell)로 지칭된다. 이 예에 있어서는, 상기 앤모스 놀 플래쉬 부유 게이트 트랜지스터(110)에 프로그램될 수 있는 4 개의 임계 전압 레벨들이 있다. 상기 넓은 분포를 가지는 가장 작은 + 임계 전압 레벨(Vt0)은 논리 데이터 값 "11"을 저장하기 위한 최대값 +2.5V를 갖는 소거 전압 레벨이다. 상기 좁은 분포를 가지는 3 개의 프로그램된 + 전압 임계 전압 레벨들은 정확한 검출이 가능하도록 충분히 이격되어 설정된다. 본 예에 있어서, 상기 3 개의 전압 임계 레벨들 중 첫번째(Vt1)는 논리 데이터 값 "10"을 저장하기 위해 대략 +3.5V의 명목치를 가진다. 상기 3 개의 전압 임계 레벨들 중 두번째(Vt2)는 논리 데이터 값 "01"을 저장하기 위해 대략 +4.5V의 명목치를 가진다. 상기 3 개의 전압 임계 레벨들 중 세번째(Vt3)는 논리 데이터 값 "00"을 저장하기 위해 대략 +4.5V의 명목치를 가진다. 앤모스 놀 플래쉬 부유 게이트 트랜지스터(110) 각각은 4 개의 구별되는 + 임계 전압 상태들을 저장하므로, 앤모스 놀 플래쉬 부유 게이트 트랜지스터(110) 각각은 2 비트의 이진 데이터를 저장하고, 이것은 2-비트-1 트랜지스터 앤모스 놀 플래쉬 부유 게이트 셀(2b/1T)로 지칭된다.
상기 앤모스 놀 플래쉬 부유 게이트 트랜지스터(110)의 상기 임계 전압들의 명목치들은 다양한 설계에 있어 1.0V 이상 변화할 수 있다. 상기 임계 전압들(Vt0, Vt3)의 명목치들은, 보다 넓은 임계 전압 분포를 가질 수 있다. 예를 들어, 상기 첫번째 임계 전압(Vt0)은 대략 1.0V에서 대략 2.5V까지 변화할 수 있다. 상기 네번째 임계 전압(Vt3)은 보다 더 넓게 분포할 수 있다. 상기 앤모스 놀 플래쉬 부유 게이트 트랜지스터(1120)가 비전도 상태에 있도록 하기 위해서는, 대략 4.5V 이상의 전압을 가져야 한다. 4 개의 임계 전압 상태들을 위한 2-비트 데이터 상태들의 상기 할당된 지정들은 상기 앤모스 낸드 플래쉬 부유 게이트 셀에서 설명한 바와 같이 앤모스 놀 플래쉬 부유 게이트 셀 설계에 따라 다양할 수 있다.
2007년 4월 23일부터 www.intel.com에서 찾아볼 수 있고 애트우드 외 여러명이 작성하고 1997년 4분기에 발행된 인텔 기술 저널 1책 2호에 개재되어 있는 "인텔 StrataFlash™ 메모리 기술 개요", 2009년 4월 21일부터 www.intel.com에서 찾아볼 수 있고 파지오 외 여러 명이 작성하고 1997년 4분기에 발행된 인텔 기술 저녈 1책 2호에 개재되어 있는 "인텔 strataFlash™ 메모리 기술 개발 및 구현", 2009년 4월 21일부터 www.intel.com에서 찾아볼 수 있고 파지오 외 여러명이 작성하고 2002년 5월에 발행된 인텔 기술 저녈 6책 2호에 개재되어 있는 "ETOX™ 플래쉬 메모리 기술: 확장 및 통합 과제들"은, 도 3a 내지 도 3e에서 설명하는 바와 같은 앤모스 놀 플래쉬 셀을 형성하기 위해 구조화되는 부유 게이트 ETOX™ 플래쉬 메모리 트랜지스터를 개시하고 있다. 도 3a는 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 상면도이다. 도 3b는 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 단면도이다. 도 3c는 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 개략도이다. 2 개의 트랜지스터 부유 게이트 타입 앤모스 놀 플래쉬 셀(210)은 P-타입 기판(240)의 상면에 형성된다. 그후 N-타입 물질은 상기 2 개의 부유 게이트 트랜지스터들(205a, 205b)의 드레인들(D)(215a, 215b)과 자가정렬된 소스(S)(220)을 형성하기 위해 P-타입 기판(240)의 표면으로 확산된다. 상기 자가정렬된 소스(S)(220)는 상기 2 개의 부유 게이트 트랜지스터들(205a, 205b)에 의해 공유된다. 제1 다결정 실리콘 층이 부유 게이트들(245a, 245b)를 형성하기 위해 상기 자가정렬된 소스 영역(220)과 상기 드레인 영역들(215a, 215b) 사이 상기 벌크 영역들(230a, 230b) 위에 형성된다. 제 2 다결정 실리콘 층이 상기 부유 게이트 트랜지스터들(210a, 210b)의 제어 게이트들(G)(225a, 225b)를 생성하기 위해 상기 부유 게이트들(245a, 245b) 위에 형성된다. 상기 자가정렬된 소스(220)는 한 쌍의 2 개의 부유 게이트 트랜지스터들(205a, 205b)의 2 개의 제어 게이트들(225a, 225b)의 2 개의 인접하는 제2 다결정 실리콘층들 사이에 자가정렬되어 형성된다. 상기 자가정렬 소스(220)는 보통 소스 라인 피치를 감소시키기 위해 앤모스 놀 플래쉬 부유 게이트 트랜지스터들(210)에 사용된다.
도 3d는 하나의 프로그램 레벨을 가지는 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀(210)의 2 개의 임계 전압 분포도이다. 소거 작동 후, 상기 부유 게이트(245) 안에 약간의 전자가 남아 있어, 상기 2개의 트랜지스터들(205a, 205b)의 임계 전압을 낮추는 결과를 가져온다. 이와 대조적으로, 채널 고에너지 전자 프로그래밍에서, 전자는 상기 부유 게이트들(245a, 245b)로 빨려 들어가 상기 2 개의 부유 게이트 트랜지스터들(205a, 205b)의 임계 전압은 증가하게 된다. 통상, 상기 소거된 전압 임계치(Vt0)는 "1"의 논리 데이터 값으로 지정되고, 상기 프로그램된 전압 임계치(Vt1)는 "0"의 논리 데이터 값으로 지정된다. 2 비트 데이터를 저장하는 상기 2 개의 부유 게이트 트랜지스터들(205a, 205b)은 2-비트-2-트랜지스터 앤모스 놀 플래쉬 부유 게이트 셀(2b2T)로 지칭된다.
도 3e는 하나의 소거 레벨과 3 개의 프로그램 레벨들을 가지는 2 개의 트랜지스터 부류 게이트 앤모스 놀 플래쉬 셀(20)의 4 개의 임계 전압 분포도이다. 프로그램 조건들을 변화시킴으로써, 2 개 이상의 임계 전압 레벨들이 상기 앤모스 놀 플래쉬 부유 게이트 트랜지스터들(210)의 상기 부유 게이트(245)에 있는 전하량에 기초하여 생성될 수 있음이 알려져 있다. 이것은 보통 앤모스 놀 플래쉬 부유 게이트 셀(210)의 복합 레벨 프로그래밍 또는 복합 레벨 프로그램된 셀(multi-level cell)로 지칭된다. 이 예에 있어서는, 상기 2 개의 부유 게이트 트랜지스터들(205a, 205b)에 프로그램될 수 있는 4 개의 임계 전압 레벨들이 있다. 상기 넓은 분포를 가지는 가장 작은 + 임계 전압 레벨(Vt0)은 논리 데이터 값 "11"을 저장하는 소거 전압 레벨이다. 상기 좁은 분포를 가지는 3 개의 프로그램된 + 전압 임계 전압 레벨들은 검출이 가능하도록 충분히 이격되어 설정된다. 본 예에 있어서, 상기 3 개의 전압 임계 레벨들 중 첫번째(Vt1)는 논리 데이터 값 "10"을 저장한다. 상기 3 개의 전압 임계 레벨들 중 두번째(Vt2)는 논리 데이터 값 "01"을 저장한다. 상기 3 개의 전압 임계 레벨들 중 세번째(Vt3)는 논리 데이터 값 "00"을 저장한다. 앤모스 놀 플래쉬 부유 게이트 트랜지스터(210) 각각은 4 개의 구별되는 임계 전압 상태들을 저장하므로, 앤모스 놀 플래쉬 부유 게이트 트랜지스터(210) 각각은 2 비트의 이진 데이터를 저장하고, 이것은 2-비트-1 트랜지스터 앤모스 놀플래쉬 셀(2b/1T)로 지칭된다.
상기 앤모스 놀 플래쉬 부유 게이트 트랜지스터들(210)의 상기 임계 전압들(Vt1, V2)의 명목치들은 다양한 설계에 있어 변화할 수 있다. 상기 임계 전압들(Vt0, Vt3)의 명목치들은, 보다 넓은 임계 전압 분포를 가질 수 있다. 4 개의 임계 전압 상태들을 위한 2-비트 데이터 상태들의 상기 할당된 지정들은 상기 앤모스 낸드 플래쉬 부유 게이트 셀에서 설명한 바와 같이 앤모스 놀 플래쉬 부유 게이트 셀 설계에 따라 다양할 수 있다.
도 4a는 본 발명의 원리를 구체화시킨 앤모스 놀 플래쉬 메모리 셀(400)의 개략도이다. 도 4b-1, 및 도 4c-1은 본 발명의 원리를 구체화시킨 앤모스 놀 플래쉬 메모리 셀(400)의 실시예의 상면도이다. 도 4b-2, 및 4c-2는 본 발명의 원리를 구체화시킨 앤모스 놀 플래쉬 메모리 셀(400)의 실시예의 단면도이다. 상기 부유 게이트 타입 앤모스 놀 플래쉬 셀(400)은 P-타입 기판(440)의 상면에 형성된다. N-타입 물질은 깊은 N-웰(435)을 형성하기 위해 상기 P-타입 기판(440)의 표면으로 확산된다. 그후 P-타입 물질은 P-웰4130)(소위 삼중 P-웰)을 형성하기 위해 상기 깊은 N-웰(435)의 표면으로 확산된다. 그후 상기 N-타입 물질은 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(405a)의 드레인 영역(D)(415a), 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(405b)의 소스 영역 및 자가정렬된 소스/드레인(S/D)(420)을 형성하기 위해 P-타입 웰(430)의 표면으로 확산된다. 상기 소스/드레인(420)은 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(405a)의 소스 영역과 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(405b)의 드레인이다. 제1 다결정 실리콘 층이 부유 게이트들(445a, 445b)를 형성하기 위해 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(405b)의 상기 소스 영역(422)과 상기 드레인 영역(420) 및 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(405a)의 상기 소스 영역(420)과 상기 드레인 영역(415a) 사이 상기 P-타입 웰(430)의 벌크 영역 위에 형성된다. 제 2 다결정 실리콘 층이 상기 앤모스 놀 플래쉬 부유 게이트 트랜지스터들(405a, 405b)의 제어 게이트들(G)(425a, 425b)을 생성하기 위해 상기 부유 게이트들(445a, 445b) 위에 형성된다. 상기 자가정렬된 소스/드레인 영역(420)은 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)의 2 개의 제어 게이트들(425a, 425b)의 2 개의 인접하는 제2 다결정 실리콘 층들 사이에 자가정렬되어 형성된다. 상기 자가정렬된 소스(420)는 보통 소스 라인 피치를 감소시키기 위해 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)에 사용된다.
상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)의 게이트 길이는 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)의 상기 소스 영역(422) 및 상기 드레인 영역(420)과 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(405a)의 상기 소스 영역(420) 및 상기 드레인 영역(415) 사이에 있는 P-타입 웰(430)의 상기 벌크 영역 안의 채널 영역이다. 상기 앤모스 놀 플래쉬 부유 게이트 트랜지스터(410)의 채널 폭은 상기 드레인(415), 상기 소스(422), 및 상기 소스/드레인 영역(420)의 N-확산의 폭에 의해 결정된다. 상기 2 개의 트랜지스터 앤모스 놀 플래쉬 메모리 셀(400)의 통상적인 단위 크기는 대략 12λ2 부터 대략 14λ2이다. 그러므로, 단일 비트 놀 셀의 실제 크기는 대략 6λ2이다. 상기 단일 비트 놀 셀의 실제 크기(6λ2)는 종래의 낸드 셀 크기보다 조금 더 크다. 그러나, 상기 단일 비트 놀 셀의 실제 크기는 대략 50nm 이상인 종래의 반도체 제조 프로세스에서의 놀 셀 크기(10λ2)보다는 훨씬 작다. 상기 종래 크기의 놀 셀 구조는 50nm 이하의 반도체 제조 프로세스에서의 확장성 문제 때문에 15λ2까지 증가하게 된다. 상기 앤모스 놀 플래쉬 메모리 셀(400)의 실제 단일 비트/단일 트랜지스터 크기는 대략 6λ2의 실제 셀 크기를 항상 유지한다. 일정한 크기의 셀은 종래의 앤모스 낸드 플래쉬 메모리 셀 크기와 동일한 확장성의 결과이다.
상기 부유 게이트 층들(445a, 445b) 각각은 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)의 임계 전압을 변경시키는 전자(electron charges)를 저장한다. 판독, 프로그램, 및 소거와 같은 모든 작동시, 상기 P-타입 기판(440)은 접지 기준 전압 소스(GND)에 연결되어 있다. 상기 깊은 N-웰(435)은 판독 및 프로그램 작동시 전원공급 전압 소스(VDD)에 연결되는데, 파울러-노르트하임 채널 소거 작동시에는 대략 +20V의 전압 레벨에 연결되어 있다. 앤모스 놀 플래쉬 메모리 셀(400)의 본 설계에 있어서, 상기 전원공급 전압 소스는 1.8V 또는 3.0V이다. 깊은 N-웰 바이어스 조건들과 같이, 상기 삼중 P-타입 웰(430)은 정상 판독 및 프로그램 작동시 상기 접지 기준 전압에 연결되는데, FH-채널 소거 작동 동안에는 대략 +20V에 연결된다.
앤모스 놀 플래쉬 메모리 셀(400)의 어레이에 있어서, 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)는 행과 열로 정렬되어 있다. 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(410)의 제어 게이트인 상기 제2 다결정 실리콘 층(425)은 확장되어 어레이의 행 상의 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(410) 각각에 연결되는 워드 라인을 형성한다.
터널 산화막(tunnel oxide)이 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(405a)의 상기 소스 영역(420) 및 상기 드레인 영역(415)과 상기 앤모드 낸드 플래쉬 부유 게이트 트랜지스터(405b)의 상기 소스 영역(422) 및 상기 드레인 영역(420) 사이 상기 부유 게이트들(445a, 445b) 아래, 채널 영역(432a, 432b) 상에 형성된다. 상기 터널 산화막의 두께는 통상 100Å이다. 상기 터널 산화막은 파울러-노르트하임 터널링 프로그래밍 및 소거 동안 전자가 통과하는 층이다. 종래의 놀 작동시, 파울러-노르트하임 터널 소거는 저장된 전자들을 상기 터널 산화막을 통해 상기 부유 게이트들(445a, 445b)로부터 셀의 채널 영역들(432a, 432b)의 상기 삼중 P-타입 기판(430) 안으로 배출한다.
소거 작동 후 상기 부유 게이트들(445a, 445b) 안에 약간의 전자가 남아 있어, 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)의 제1 임계 전압 레벨(Vt0)을 낮추는 결과를 가져온다. 이와 대조적으로, 파울러 노르트하임 프로그램 작동에서, 전자는 상기 부유 게이트들(445a, 445b)로 빨려 들어가 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)의 제2 임계 전압 레벨(Vt1)은 상대적으로 높은 전압으로 설정된다.
도 5a 내지 도 5e는 본 발명의 원리를 구체화시킨 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀들의 어레이 일부분의 배선 상호연결이 도시되어 있는 상면도들이다. 이 일부분은 2 개의 트랜지스터 앤모스 놀 플래쉬 메모리 셀들(400)의 4 개 행과 2 개의 트랜지스터 앤모스 놀 플래쉬 메모리 셀들(400)의 12 개 열 또는 앤모스 낸드 부유 게이트 트랜지스터들(405a, 405b)의 8 개 행들의 매트릭스에 결합된다. 상기 앤모스 놀 플래쉬 메모리 셀들(400) 각각은 도 4a 내지 도 4c-2에 도시된 바와 같이 상기 드레인 영역(415), 상기 소스/드레인 영역(420), 및 상기 소스 영역(422)의 N+ 확산을 가지고 있다. 상기 제어 게이트들(425a, 425b)은 워드 라인들(WL0 405a, WL1 450b) 안에 결합되어 있다. 상기 비트 라인들(455a, 455b)과 상기 소스 라인들(460a, 460b)은 도 4b-2 및 4c-2의 제1 레벨 금속(455a, 460b) 또는 제2 레벨 금속(455b, 460a)처럼 형성된다.
도 5b에 있어서, 로컬 금속1(M1) 비트 라인들과 로컬 금속2(M2) 비트 라인들의 연결 및 금속1 로컬 소스 라인과 로컬 금속2 소스 라인들의 연결은 비아들(Via1)을 통해 연결되어 있다. 도 5c는 비아들(Via2)을 통해 로컬 금속3 비트 라인들에 연결된 금속2 로컬 비트 라인들 및 금속3 로컬 소스 라인들에 연결된 금속2 로컬 소스 라인들을 갖는 연결들의 다음 층을 보여준다. 도 5d는 비아들(Via3)을 통해 금속4 로컬 비트 라인들에 연결된 금속3 로컬 비트 라인들 및 금속4 로컬 소스 라인들에 연결된 금속3 로컬 소스 라인들을 갖는 그 다음 후속 층 연결들을 보여준다. 도 5e는 비아들(Via4)을 통해 금속5 로컬 비트 라인들에 연결된 금속4 로컬 비트 라인들 및 금속5 로컬 소스 라인들에 연결된 금속4 로컬 소스 라인들을 갖는 그 다음 후속 층 연결들을 보여준다. 12 개의 로컬 비트 라인들(455a, 455b) 및 12 개의 로컬 소스 라인들(460a, 460b)의 앤모스 놀 플래쉬 메모리 셀들(400)의 매트릭스는 5개의 금속 층들을 이용해 성공적으로 연결되어 있고, 단지 대략 6λ2의 실제 셀 크기를 가진다. 광역 비트 라인 및 광역 소스 라인 각각은 2 개의 로컬 비트 라인들(455a, 445b) 및 로컬 소스 라인들(460a, 460b) 각각에 의해 공유된다.
도 5a 내지 도 5b에 도시된 구조는 금속 배선의 5 개 층을 가지고, 단일 비트 트랜지스터 놀 셀 크기의 실제 크기가 대략 6λ2인 셀 구조를 형성한다. 배선 피치는 수평 또는 x축 방향으로 더 클 수 있거나 또는 5 이하로 금속 층을 수를 낮추기 위해 낸드 스트링이 3개 이상의 부유 게이트 트랜지스터들을 포함할 수 있다. 이것은 금속 층의 수/낸드 스트링의 수와 수평 또는 x축 방향의 배선 피치 사이에 트레이드오프 관계가 있음을 보여준다. 낸드 스트링의 수가 많아지고 x 축으로 늘어지는 것은 금속 층의 수를 줄이는 결과를 가져온다.
도 6a 내지 도 6d는 본 발명의 2개의 트랜지스터 부유 게이트 앤모스 낸드 플래쉬 셀의 단일 트랜지스터의 다양한 실시예들을 위한 임계 전압 레벨들의 그래프들이다. 도 6a는 도 4a 내지 도 4c-2의 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)을 프로그래밍하고 소거하는 일 실시예를 위한 전압 임계 레벨들을 보여준다. 이 실시예에는 논리 데이터 "0"을 표현하는 좁은 분포를 가지는 하나의 프로그램된 + 임계 전압 레벨(Vt1) 과 논리 데이터 "1"을 표현하는 역시 좁은 분포를 가지는 하나의 프로그램된 - 임계 전압 레벨(Vt0)이 있다. Vt0와 Vt1 모두는 프로그램된 상태들인데, 바람직하게는 좁은 분포를 가지는 임계 전압 레벨들을 가진다. 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)을 소거할 때, +20V가 상기 삼중 P-웰(430)에 적용되는데, 여기서 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)가 형성된다. (-) 파울러-노르트하임 채널 터널링 효과를 만들기 위해 상기 선택된 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)의 벌크(432a, 432b)와 상기 선택된 제어 게이트(25a, 425b) 사이에 전압강하 20V를 형성하기 위해 접지 기준 전압 레벨(0V)이 상기 선택된 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b) 상의 상기 선택된 제어 게이트(425a, 425b)에 적용된다. 놀 플래쉬 비휘발성 메모리 어레이에서의 소거 작동은 통상 선택된 놀 플래쉬 비휘발성 메모리 어레이 블록 상에서 64KB 단위로 수행되므로, - 임계 전압 레벨(Vt0)은 집합적인 소거 상태로 고려된다.
종래의 낸드 플래쉬 비휘발성 메모리 어레이에 있어서, 상기 임계 전압 레벨(Vt0)은 넓은 전압 분포를 가진다. 통상, 상기 (-) 임계 전압 레벨(Vt0)은 -2.0V에서 대략 0.0V까지 변화하는, 대략 2.0V의 범위를 가진다. 상기 임계 전압 레벨(Vt1)은 +2.0V에서 대략 +3.0V까지 변화하는, 대략 +2.5V의 프로그램된 전압 레벨을 가진다. 상기 (+) 임계 전압 레벨(Vt1)은 페이지 프로그램 작동 동안 상기 선택된 낸드 플래쉬 비휘발성 메모리 어레이 블록 내의 선택되지 않은 워드 라인들에 대해 6.0V 이하의 통과 전압을 유지하는 한 회로 작동시 좁은 0.5V 분포를 필요로 하지 않는다.
대략 20㎲의 상기 낸드 플래쉬 비휘발성 메모리 어레이의 512-비트 페이지를 위한 느린 동기식 순차 판독 사양과는 달리, 상기 목표삼은 놀 플래쉬 비휘발성 메모리 장치의 빠른 랜덤 비동기식의 판독 속도는 100㎱ 이하이다. 앤모스 놀 플래쉬 메모리 셀(400)의 2-비트/2 트랜지스터에 대한 상기 속도 요구사양의 관점에서 볼 때, 시리즈로 연결되어 있는 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)에 있어서, 상기 - 임계 전압 레벨(Vt0)와 상기 + 임계 전압 레벨(Vt1) 모두에 대한 가장 바람직한 임계 전압 레벨 분포는 대략 0.5V 내이다. 상기 - 임계 전압 레벨(Vt0)는 대략 -0.5V의 명목 전압 레벨을 가지고, 상기 + 임계 전압 레벨(Vt1)은 대략 +3.0V의 명목 전압 레벨을 가진다. 상기 - 임계 전압 레벨(Vt0)과 + 임계 전압 레벨(Vt1)에 대해 좁은 임계 전압 레벨 분포를 달성하기 위해, 상기 - 임계 전압 레벨(Vt0)과 + 임계 전압 레벨(Vt1)은 비트 단위의 (+) 파울러-노르트하임 채널 프로그램 프로세스를 이용해 달성된다. 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)에 대한 - 임계 전압 레벨(Vt0) 상태는 2 단계로 수행된다. 첫번째 단계는 보다 넓은 - 임계 전압 레벨(Vt0) 분포를 가지고 페이지 또는 블록 단위로 (-) 파울러 노르트하임 채널 집단 소거에 의해 수행되고, 두번째 단계는 좁은 - 임계 전압 레벨(Vt0)을 획득하기 위해 비트 단위로 (+) 파울러 노르트하임 채널 프로그램에 의해 수행된다. 상기 선택된 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)의 + 임계 전압 레벨(Vt1)은 상기 선택된 제어 게이트(425a, 425b)에서 대략 +15.0V부터 대략 +20V 또는 집적 회로 제조 프로세스에 따라 그 이상의 전압까지 조금씩 프로그램 전압을 점진적으로 증가시키는 것에 의해 단일 스텝으로 좁혀질 수 있다. 상기 - 임계 전압 레벨(Vt0)과 + 임계 전압 레벨(Vt1) 모두는 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)에 대한 0.5V의 분포를 가지는 좁은 프로그램된 상태이다.
도 6b는 도 4a 내지 도 4c-2의 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)을 프로그래밍하고 소거하는 제2 실시예를 위한 전압 임계 레벨들을 보여준다. 이 단일 레벨 셀(SLC) 실시예에서, 제1 임계 전압 레벨(Vt0)과 제2 임계 전압 레벨(Vt1)은 모두 대략 0.5V의 임계 전압 레벨 분포를 가지는 +로 설정된다. 상기 + 제1 임계 전압 레벨(Vt0) 또한 도 6a에 대한 상기의 설명에서와 같이, (-) 파울러-노르트하임 채널 집합적 페이지-소거의 제1 단계와 그후 (+) 파울러-노르트하임 채널 비트 단위 프로그램의 제2 단계를 가지는 2 단계로 수행된다. 제1 임계 전압 레벨(Vt0)과 제2 임계 전압 레벨(Vt1)은 모두 소거되고 프로그램된 상태와는 달리, 프로그램된 상태들이다.
제1 임계 전압 레벨(Vt0)은 논리 데이터 "1"을 저장하기 위해 0.5V 또는 대략 +0.75V부터 대략 +1.25V 까지의 좁은 분포를 가지고 0.5V의 명목치를 가지는 +로 설정된다. 제2 임계 전압 레벨(Vt1)은 논리 데이터 "0"를 저장하기 위해 대략 +2.75V부터 대략 +3.25V까지의 좁은 분포를 가지고 3.0V의 명목치 3.0V를 가지는 + 상태이다. 속도 트레이드오프가 필요한 응용예들에 있어서 +2.5V에서 +3.5V까지의 상대적으로 넓은 임계 전압 레벨 분포를 가지는 놀 플래쉬 비휘발성 메모리 장치의 다른 실시예들이 있을 수 있다.
도 6c는 도 4a 내지 도 4c-2의 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)을 프로그래밍하고 소거하는 다른 실시예를 위한 전압 임계 레벨들을 보여준다. 이 실시예는 복합 레벨 셀(MLC)에 대한 것으로서, +인지 -인지에 상관없이, 모든 4 개의 임계 전압 레벨들(Vt0, Vt1, Vt2, Vt3)이 대략 0.5V의 좁은 분포를 가진다. 이 실시예에 있어서, 제1 임계 전압 레벨(Vt0)은 -로서, 상기에서 설명한 2 단계 쓰기 방법을 이용해 프로그램된 상태이다. 이것은, 상기 제1 임계 전압 레벨(Vt0)이 논리 데이터 "11"을 저장하기 위해 대략 -0.25V에서 대략 -0.75V까지 변화하는 분포와 대략 -0.5V의 명목 임계 전압 레벨을 가진다는 것을 의미한다. 상기 제2 임계 전압 레벨(Vt1)은 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)에 저장되는 제2 데이터 상태이고, 대략 +1.0V의 명목 전압 레벨을 가진다. 상기 제2 임계 전압 레벨(Vt1)은 논리 데이터 "10"을 저장하기 위해 대략 +0.75V에서 +1.25V까지 변화하는 분포를 가진다. 상기 제3 임계 전압 레벨(Vt2)은 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)의 제3 데이터 상태이고, 대략 +2.0V의 명목 전압 레벨을 가진다. 상기 제3 임계 전압 레벨(Vt2)은 논리 데이터 "01"을 저장하기 위해 대략 +1.75V에서 +2.25V까지 변화하는 분포를 가진다. 상기 제4 임계 전압 레벨(Vt3)은 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)의 제 4 데이터 상태이고, 대략 +3.0V의 명목 전압 레벨을 가진다. 상기 제4 임계 전압 레벨(Vt3)은 논리 데이터 "00"을 저장하기 위해 대략 +2.75V에서 +3.25V까지 변화하는 분포를 가진다.
나아가, 도 6d는 도 4a 내지 도 4c-2의 상기 앤모스 플래쉬 부유 게이트 트랜지스터들(405a, 405b)을 프로그래밍하고 소거하는 다른 실시예를 위한 전압 임계 레벨들을 보여준다. 제1 임계 전압 레벨(Vt0), 제2 임계 전압 레벨(Vt1), 제3 임계 전압 레벨(Vt2) 및 제 4 임계 전압 레벨(Vt3)은 모두 양수의 임계 전압 레벨들로 상대적으로 좁은 분포를 가진다. 이 실시예에 있어서, 제1 임계 전압 레벨(Vt0)은 "11"을 저장하기 위해 대략 +1.0V의 중간 전압 레벨(median voltage level)을 가진다. 상기 제1 임계 전압 레벨(Vt0)의 전압 분포는 +0.75V에서 +1.25V까지이다. 제2 임계 전압 레벨(Vt1)은 "10"을 저장하기 위해 대략 +2.0V의 중간 전압 레벨을 가진다. 상기 제2 임계 전압 레벨(Vt1)은 대략 +1.75V에서 대략 +2.25V까지 변화하는 분포를 가진다. 제3 임계 전압 레벨(Vt2)은 "01"을 저장하기 위해 대략 +3.0V의 중간 전압 레벨을 가진다. 상기 제3 임계 전압 레벨(Vt2)은 대략 +2.75V에서 대략 +3.25V까지 변화하는 분포를 가진다. 제4 임계 전압 레벨(Vt3)은 "00"을 저장하기 위해 대략 +3.0V의 중간 전압 레벨을 가진다. 상기 제4 임계 전압 레벨(Vt3)은 대략 +3.75V에서 대략 +4.25V까지 변화하는 분포를 가진다.
도 7a 내지 도 7d는 본 발명의 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 다양한 실시예들의 임계 전압 레벨들의 그래프들이다. 도 6a 내지 도 6d는 도 4a 내지 도 4c-2의 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)을 프로그래밍하고 소거하는 종래의 지정을 보여준다. 도 7a 내지 도 7d에서는, 도 6a 내지 도 6d로부터 반대로 된 소거 및 프로그램 임계 전압 레벨들을 보여주는 다른 프로세스가 도시되어 있다. 도 7a에서, 논리값 "0"를 지정하는 제1 임계 전압 레벨(Vt0)와 논리값 "1"을 지정하는 제2 임계 전압 레벨(Vt1)은 각각 대략 -0.5V와 대략 +3.0V의 명목치들을 가진다. 이와 유사하게, 도 7b에서, 논리값 "0"를 지정하는 제1 임계 전압 레벨(Vt0)와 논리값 "1"을 지정하는 제2 임계 전압 레벨(Vt1)은 각각 대략 +1.0V와 대략 +3.0V의 명목치들을 가진다. 도 7c에서, 제1 임계 전압 레벨(Vt0)은 논리 데이터 "00"를 저장하기 위해 대략 -0.5V의 명목 임계 전압 레벨을 가지고, 제2 임계 전압 레벨(Vt1)은 논리 데이터 "10"을 저장하기 위해 대략 +1.0V의 명목 전압 레벨을 가진다. 제3 임계 전압 레벨(Vt2)은 논리 데이터 "01"을 저장하기 위해 대략 +2.0V의 명목 임계 전압 레벨을 가지고, 제4 임계 전압 레벨(Vt3)은 논리 데이터 "11"을 저장하기 위해 대략 +3.0V의 명목 전압 레벨을 가진다. 도 7d에서, 제1 임계 전압 레벨(Vt0)은 논리 데이터 "00"를 저장하기 위해 대략 +1.0V의 명목 임계 전압 레벨을 가지고, 제2 임계 전압 레벨(Vt1)은 논리 데이터 "10"을 저장하기 위해 대략 +2.0V의 명목 전압 레벨을 가진다. 제3 임계 전압 레벨(Vt2)은 논리 데이터 "01"을 저장하기 위해 대략 +3.0V의 명목 임계 전압 레벨을 가지고, 제4 임계 전압 레벨(Vt3)은 논리 데이터 "11"을 저장하기 위해 대략 +4.0V의 명목 전압 레벨을 가진다.
복합 레벨 셀 상태 중 제일 큰 값의 임계 전압 레벨 또는 제4 임계 전압 레벨(Vt3) 또는 단일 레벨 셀 상태 중 제2 임계 전압 레벨(Vt1)은 소거된 상태로 지정된다. 상기 단일 레벨 셀에서의 제1 임계 전압 레벨(Vt0)과 제1 임계 전압 레벨(Vt0), 제2 임계 전압 레벨(Vt1). 제3 임계 전압 레벨(Vt2)은 프로그램된 상태들이다. 상기 소거된 임계 전압 레벨(복합 레벨 셀의 Vt3 또는 단일 레벨 셀의 Vt1)은 도 4a 내지 도 4c-2의 상기 선택된 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)의 선택된 벌크 영역들에 접지 기준 전압 레벨(0.0V)을 적용하는 것과 함께 상기 선택된 제어 게이트(425a, 425b)에 대략 +20.0V를 적용하는 놀 플래쉬 비휘발성 메모리 장치 내의 페이지의 (+) 파울러-노르트하임 채널 터널링을 이용해 획득된다. 도 7c와 도 7d의 복합 레벨 셀들의 상기 제4 임계 전압 레벨(Vt3) 및 도 7a와 도 7b의 단일 레벨 셀의 제2 임계 전압 레벨(Vt1)의 소거된 상태는 집합적으로 파울러-노르트하임 터널링을 위한 전압 레벨로 설정된다. 따라서, 상기 소거된 상태의 임계 전압 레벨들은 최소 허용가능한 소거된 상태 임계 전압 레벨을 통과함으로써 확인되고 최대 소거된 상태 전압 레벨이 "무시" 상태로 확인될 필요가 없으므로, 상기 임계 전압 레벨들의 분포의 편차는 더 커진다.
소거 작동 후, 다른 로직 데이터 상태들로 프로그래되는 셀들은 대략 -10.0V의 - 전압을 놀 플래쉬 비휘발성 메모리 장치의 페이지의 선택된 워드 라인들에 적용하고 대략 +5.0V에서 대략 +10V를 상기 선택된 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)의 상기 드레인들에 적용함으로써, 비트 단위 파울러-노르트하임 에지 프로그램 프로세스에 의해 프로그램된다. 상기 선택된 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)의 소스들은 그후 부유하기 위해 단절된다. 상기에서 설명한 바대로, 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)의 프로그래밍은 2 단계 프로세스로서, 제1 단계는 상기 놀 플래쉬 비휘발성 메모리 장치의 일부를 (+) 파울러-노르트하임 채널 작동으로 소거하는 것이다. 제2 단계는 비트 단위 파울러-노르트하임 에지 터널링 프로그램 프로세스로서, 최대 임계 전압 레벨들을 원하는 전압 레벨들로 잘라내는 것이다.
도 8은 본 발명의 2 개의 트랜지스터 부유 게이트 앤모스 낸드 플래쉬 셀(510)의 다양한 실시예들이 반영된 놀 플래쉬 비휘발성 메모리 장치(500)의 개략도이다. 상기 놀 플래쉬 비휘발성 메모리 장치(500)는 행과 열의 매트릭스로 배치되어 있는 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀들(510)의 어레이(505)를 포함한다. 상기 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀들(510) 각각은 2 개의 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(515a, 515b)를 포함한다. 상기 2 개의 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(515a, 515b)은 도 4a 내지 도 4c-2의 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)로서 구조화되고, 작동된다. 상기 부유 게이트 트랜지스터(515a)의 드레인은 로컬 비트 라인들(520a, 520b, …, 520n-1, 520n) 중 하나에 연결된다. 상기 부유 게이트 트랜지스터(515b)의 소스는 상기 로컬 소스 라인들(525a, 525b, …, 525n-1, 525n) 중 하나에 연결된다. 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(515a)의 소스는 상기 앤모스 놀 플래쉬 부유 게이트 트랜지스터(515b)의 드레인에 연결된다.
상기 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀들(510)의 인접한 열들에 연관된 상기 로컬 비트 라인들(520a, 520b, …, 520n-1, 520n)은 상기 비트 라인들 선택 트랜지스터들(560a, …, 560n)을 통해 광역 비트 라인들(525a, …, 525n)에 연결된다. 상기 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀들(510)의 인접한 열들에 연관된 상기 로컬 소스 라인들(525a, 525b, …, 525n-1, 525n)은 상기 소스 라인들 선택 트랜지스터들(565a, …, 565n)을 통해 광역 소스 라인들(540a, …, 540n)에 연결된다. 상기 광역 비트 라인들(525a, …, 525n)과 광역 소스 라인들(540a, …, 540n)은 상기 열 전압 제어 회로(555)에 연결되어 있다. 상기 열 전압 제어 회로(555)는 상기 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀들(510)을 선택적으로 판독하고 프로그램하고 소거하기 위한 적절한 전압 레벨들을 생성한다.
상기 어레이(505)의 각 행 상의 상기 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀들(510)의 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(515a, 515b)의 제어 게이트들은 상기 워드 라인들(545a, 545b, …, 545n) 중 하나에 연결된다. 상기 워드 라인들(545a, 545b, …, 545n)은 행 전압 제어 회로(550) 내의 상기 워드 라인 전압 제어 하부회로(552)에 연결되어 있다.
상기 비트 라인들 선택 트랜지스터들(560a, …, 560n)의 게이트들 각각은 선택된 로컬 비트 라인들(520a, 520b, …, 520n-1, 520n)을 이에 연관된 광역 비트 라인들(525a, …, 525n)에 연결하기 위해 상기 비트 라인들 선택 트랜지스터들(560a, …, 560n)의 활성화를 위한 선택 신호들을 제공하기 위해 상기 행 전압 제어 회로(550) 내의 상기 비트 라인 선택 제어 하부회로(551)에 연결된다. 상기 소스 라인들 선택 트랜지스터들(565a, …, 565n)의 게이트들 각각은 상기 로컬 소스 라인들(525a, 525b, …, 525n-1, 525n)을 이에 연관된 광역 소스 라인들(540a, …, 540n)에 연결하기 위해 상기 행 전압 제어 회로(550) 내의 상기 소스 라인 선택 제어 회로(553)에 연결된다.
상기 소스 라인들 선택 트랜지스터들(565a, …, 565n)의 게이트들 각각은 선택된 로컬 소스 라인들(530a, 530b, …, 530n-1, 530n)을 이에 연관된 광역 소스 라인들(540a, …, 540n)에 연결하기 위해 상기 소스 라인들 선택 트랜지스터들(565a, …, 565n)의 활성화를 위한 선택 신호들을 제공하기 위해 상기 행 전압 제어 회로(550) 내의 상기 소스 라인 선택 제어 하부회로(553)에 연결된다. 상기 소스 라인들 선택 트랜지스터들(565a, …, 565n)의 게이트들 각각은 상기 로컬 소스 라인들(530a, 530b, …, 530n-1, 530n)을 이에 연관된 광역 소스 라인들(545a, …, 545n)에 연결하기 위해 상기 행 전압 제어 회로(550) 내의 상기 소스 라인 선택 제어 회로(553)에 연결된다.
상기 행 전압 제어 회로(550)를 설명하기 위해 도 9를 참조한다. 상기 행 전압 제어 회로(550)은 프로그램 타이밍과 제어 신호들(610), 소거 타이밍과 제어 신호들(615), 및 판독 타이밍과 제어 신호들(620)을 수령하는 제어 디코더(605)를 가진다. 상기 제어 디코더(605)는 상기 프로그램 타이밍과 제어 신호들(610), 소거 타이밍과 제어 신호들(615), 및 판독 타이밍과 제어 신호들(620)을 디코드하여, 상기 놀 플래쉬 비휘발성 메모리 장치(500)의 작동을 설정한다. 상기 행 전압 제어 회로(550)는 프로그램되거나 소거되거나 판독되는 상기 선택된 부유 게이트 앤모스 놀 플래쉬 셀들(510)의 위치를 제공하는 어드레스 신호(630)를 수령하고 디코드하는 어드레스 디코더(625)를 가진다.
상기 비트 라인 선택 제어 하부회로(551)는 상기 제어 디코더(605)로부터 상기 디코드된 프로그램, 소거, 판독 타이밍과 제어 신호들을 수령하고, 상기 어드레스 디코더(625)로부터 상기 디코드된 어드레스들을 수령한다. 상기 비트 라인 선택 제어 하부회로(551)는 상기 연관된 광역 비트 라인들(525a, …, 525n)에 연결되어 있는 상기 선택된 놀 플래쉬 비휘발성 메모리 장치들(500)에 상기 로컬 비트 라인들(520a, 520b, …, 520n-1, 520n)을 연결하는 상기 비트 라인들 선택 트랜지스터들(560a, …, 560n)을 활성화시키는 상기 비트 라인 선택 신호들(570a, …, 570b) 중에서 선택한다.
상기 소스 라인 선택 제어 하부회로(553)는 상기 제어 디코더(605)로부터 상기 디코드된 프로그램, 소거, 판독 타이밍과 제어 신호들을 수령하고, 상기 어드레스 디코더(625)로부터 상기 디코드된 어드레스들을 수령한다. 상기 소스 라인 선택 제어 하부회로(553)는 상기 연관된 광역 비트 라인들(545a, …, 545n)에 연결되어 있는 상기 선택된 놀 플래쉬 비휘발성 메모리 장치들(500)에 상기 로컬 소스 라인들(530a, 530b, …, 530n-1, 530n)을 연결하는 상기 소스 라인들 선택 트랜지스터들(565a, …, 565n)을 활성화시키는 상기 소스 라인 선택 신호들(575a, …, 575b) 중에서 선택한다.
상기 워드 라인 전압 제어 회로(552)는 프로그램 전압 생성기(635), 소거 전압 생성기(640), 판독 전압 생성기(645), 및 행 선택기(650)를 포함한다. 상기 프로그램 전압 생성기(635)는 도 8의 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(515a, 515b)의 전압 임계를 보다 정확하게 설정하기 위해 대략 15.0V에서 대략 +20.0V까지 점진적으로 증가하는 펄스 전압을 제공하는 펄스 증가 전압 생성기를 가진다. (+) 프로그램 전압 생성기(637)는 도 8의 선택되지 않은 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(515a, 515b)의 프로그램 방해를 막기 위해 일 실시예에서는 대략 +5.0V, 제2 실시예에서는 대략 +2.5V의 전압 레벨을 제공한다. 제 2 실시예에 있어서, 상기 소거되고 프로그램되는 조건들은 도 7a 내지 도 7d에서 설명한 바와 반대이다. (-) 프로그램 전압 생성기(638)는 도 7a 내지 도 7d의 전압 분포에 따라 도 8의 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(515a, 515b)를 프로그램하기 위해 대략 -10.0V의 필요한 - 전압 레벨을 제공한다. 접지 기준 전압 소스(639)는 도 8의 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(515a, 515b)의 설립되는 프로그램의 방해를 막기 위해 도 8의 놀 플래쉬 비휘발성 메모리 장치(500) 내의 어레이들 중 상기 2 개의 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(515a, 515b) 모두를 격리시키기 위해 제공된다.
소거 전압 생성기(640)는 선택되지 않은 워드 라인들이 도 8의 상기 선택되지 않은 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(515a, 515b)의 프로그램을 방해하지 않도록 하는 상기 놀 플래쉬 비휘발성 메모리 장치(500)의 상기 제1 실시예의 소거를 위해 필요한 + 전압을 제공하는 (+) 소거 전압 생성기(642)를 가진다. 제2 실시예에 있어서, 상기 (+) 소거 전압 생성기(642)는 도 8의 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(515a, 515b)을 소거하는 데 필요한 전압 레벨을 제공한다. 상기 소거 전압 생성기(640)는 상기 제1 실시예의 도 8의 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(515a, 515b)를 소거하기 위한 (-) 소거 전압 생성기(643)를 가진다. 상기 제2 실시예에 있어서, 상기 선택되지 않은 워드 라인들은 접지 기준 전압 레벨(644)로 설정된다.
상기 판독 전압 생성기(645)는 단일 레벨 셀 데이터를 판독하기 위해 도 8의 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(515a, 515b)의 선택된 워드 라인의 제어 게이트들에게 필요한 판독 전압(VH)을 제공하는 제1 높은 판독 전압 생성기(646)를 가진다. 상기 판독 전압 생성기(645)는 복합 레벨 셀 데이터를 판독하기 위해 도 8의 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(515a, 515b)의 선택된 제어 게이트들에게 판독 전압들(VH1, VH2)을 제공하는 제2, 및 제3 높은 판독 전압 생성기(647, 648)을 가진다. 상기 판독 전압 생성기(645)는 전원 공급 전압 소스 생성기(649)를 단일 레벨 셀 데이터를 위해 도 8의 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(515a, 515b)의 상기 제어 게이트들에 제공한다.
상기 행 전압 제어 회로(550)는 상기 프로그램 전압 생성기(635), 상기 소거 전압 생성기(640), 및 상기 판독 전압 생성기(645)로부터 상기 선택된 워드 라인들(545a, 545b, …, 545n)에 상기 프로그램, 소거, 및 판독 전압들을 전달하는 행 선택기(650)를 가진다.
상기 열 전압 제어 회로(555)를 설명하기 위해 도 10을 참조한다. 상기 열 전압 제어 회로(555)은 프로그램 타이밍과 제어 신호들(710), 소거 타이밍과 제어 신호들(715), 및 판독 타이밍과 제어 신호들(720)을 수령하는 제어 디코더(705)를 가진다. 상기 제어 디코더(705)는 상기 프로그램 타이밍과 제어 신호들(710), 소거 타이밍과 제어 신호들(715), 및 판독 타이밍과 제어 신호들(720)을 디코드하여, 상기 놀 플래쉬 비휘발성 메모리 장치(500)의 작동을 설정한다. 상기 열 전압 제어 회로(555)는 프로그램되거나 소거되거나 판독되는 상기 선택된 부유 게이트 앤모스 낸드 플래쉬 셀들(510)의 위치를 제공하는 어드레스 신호(730)를 수령하고 디코드하는 어드레스 디코더(725)를 가진다.
상기 열 전압 제어 회로(555)는 프로그램 전압 생성기(735), 소거 전압 생성기(740), 판독 전압 생성기(745), 및 열 선택기(750)를 포함한다. 상기 프로그램 전압 생성기(735)는 선택되지 않은 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(515a, 515b)의 프로그램을 억제하기 위해 대략 +10.0V의 프로그램 억제 전압을 상기 제1 실시예를 위해 도 8의 선택되지 않은 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(515a, 515b)의 드레인들 및 소스들에 제공하는 프로그램 전압 소스(736)를 가진다. 상기 프로그램 전압 소스(736)은 프로그램 작동 동안 상기 제2 실시예를 위해 상기 선택된 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(515a, 515b)의 드레인에 대략 +5.0V의 전압 레벨을 제공한다. 접지 기준 전압 레벨(737)은 상기 제1 실시예의 프로그램 작동 동안 도 8의 상기 선택된 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(515a, 515b)의 드레인 및 소스에 제공된다. 도 8의 상기 선택되지 않은 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(515a, 515b) 중 일부에 있어서, 상기 접지 기준 전압 레벨(737)은 상기 선택되지 않은 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(515a, 515b)의 프로그램을 더 억제하기 위해 제공된다.
상기 소거 전압 생성기(740)는 상기 제1 실시예의 놀 플래쉬 비휘발성 메모리 장치(500)의 소거를 위해 필요한 + 전압을 제공하는 소거 전압 소스(742)를 가진다. 도 8의 상기 선택되지 않은 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(515a, 515b)의 소스들 및 드레인들은 접지 기준 전압 레벨(743)로 설정된다.
상기 판독 전압 생성기(745)는 멀티 레벨 셀 데이터를 판독하기 위해 도 8의 상기 선택된 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(515a, 515b)의 드레인들에 필요한 판독 전압(VHD)를 제공하는 중간 정도의 높은 판독 전압 소스(747)을 가진다. 상기 판독 전압 생성기(745)는 단일 레벨 셀 데이터를 위해 상기 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(515a, 515b)의 상기 드레인에 전원 공급 전압 소스 생성기(747)를 제공한다.
상기 열 전압 제어 회로(550)는 상기 프로그램 전압 생성기(735), 상기 소거 전압 생성기(740), 및 상기 판독 전압 생성기(745)로부터 상기 프로그램, 소거, 및 판독 전압들을 상기 선택된 비트 라인들(525a, 525b, …, 525n) 및 소스 비트 라인들(540a, 540b, …, 540n)에 전달하는 열 선택기(750)을 가진다.
도 11a는 도 4a의 상기 앤모스 놀 플래쉬 메모리 셀(400)의 다양한 실시예들의 단일 레벨 프로그램을 위한 전압 팔로워 센싱 회로의 개략도이다. 상기 개략도는 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들의 열의 상기 2 개의 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)을 보여준다. 상기 최상위의 낸드 플래쉬 부유 게이트 트랜지스터들(405,a, 405b)의 드레인(415)은 상기 로컬 비트 라인(805)에 연결되어 있고, 이것은 그후 상기 비트 라인 선택 트랜지스터(810)를 통해 상기 광역 비트 라인(815)에 연결된다. 상기 광역 비트 라인은 도 8의 상기 열 전압 제어 회로(550)에 연결된다. 상기 비트 라인 선택 트랜지스터(810)의 게이트는 도 8의 상기 비트 라인 선택 제어 하부회로(551)에 연결되어, 상기 최상위 플래쉬 부유 게이트 트랜지스터(405a)의 상기 드레인을 상기 전원 공급 전압 소스(VDD)에 연결시키기 위해 상기 비트 라인 선택 트랜지스터(810)를 활성화시키는 활성화 신호를 수령한다.
상기 최하위 플래쉬 부유 게이트 트랜지스터(405b)의 소스(422)는 상기 로컬 소스 라인(825)에 연결되어 있다. 상기 로컬 소스 라인(825)은 상기 소스 라인 선택 트랜지스터(830)를 통해 상기 광역 비트 라인(835)에 연결된다. 상기 광역 비트 라인(835)은 도 10의 상기 열 전압 제어 회로(550)의 상기 센스 증폭기(755)에 연결되어 있다. 상기 센스 증폭기는 비교기(850)을 가지고 있는데, 그 하나의 터미널은 상기 광역 비트 라인(835)에 연결되어 있고, 다른 터미널은 기준 전압 소스(855)에 연결되어 있다. 상기 기준 전압 소스(855)는 상기 논리 데이터 "1"과 "0"을 표현하는 상기 임계 전압 레벨의 전압 레벨들 사이에 있는 소정의 전압 레벨을 가진다. 상기 소스 라인 선택 트랜지스터(830)의 게이트는 도 8의 상기 행 전압 제어 회로(550)의 상기 소스 라인 전압 제어 하부회로(553)에 연결된다. 상기 소스 라인 전압 제어 하부회로(553)는 상기 로컬 소스 라인(825) 및 이에 따라 상기 앤모스 놀 플래쉬 메모리 셀(400)의 상기 소스(422)를 상기 광역 소스 라인(835)에 연결시키기 위해 상기 소스 라인 선택 트랜지스터(830)를 활성시키는 데 필요한 전압 레벨을 제공한다. 상기 부유 게이트 트랜지스터들(405a, 405b)가 활성화될 때, 이것들은 상기 선택된 부유 게이트 트랜지스터(405a, 405b)의 프로그램된 임계 전압보다 작은 전원 공급 전압 소스와 동일한(Vs=VDD-VtMSEL) 소스 라인 커패시턴스(845)에서 발전된 전압을 가지는 전압 팔로워로 동작한다. 상기 선택되지 않은 부유 게이트 트랜지스터(405a 또는 405b)는 구동되어, 최소 전압 강하를 가지게 된다. 상기 선택된 부유 게이트 트랜지스터(405a 또는 405b)의 프로그램된 임계 전압 레벨에 따라서, 상기 비교기(850)의 출력 전압이 상기 프로그램된 임계 전압에 의해 표현되는 논리 데이터 "0" 또는 "1"로 표현될 것이다.
앤모스 놀 플래쉬 메모리 셀(400)의 단일 레벨 프로그래밍을 판독하기 위한 바이어스 전압들에 대해 설명하기 위해 도 11b를 참조한다. 상기 플래쉬 부유 게이트 트랜지스터들(405a, 405b)의 최상위 트랜지스터의 SLC-저장소를 판독하기 위해, 제1 워드 라인(WL0)(450a)은 상기 전원 공급 전압 소스(VDD)의 전압 레벨로 설정된다. 현재, 상기 전원 공급 전압 소스(VDD)는 대략 +1.8V 이거나 대략 +3.0V이다. 제2 워드 라인(WL1)(450b)은 상기 제2 부유 게이트 트랜지스터(405b)를 켜기 위해 +6.0V 이상의 상대적으로 높은 판독 전압 레벨로 설정된다. 상기 최상위 부유 게이트 트랜지스터(405a)의 드레인은 상기 로컬 비트 라인(805)과 상기 광역 비트 라인(815)를 통해 상기 전원 공급 전압 소스(VDD)로 설정된다. 상기 부유 게이트 트랜지스터(405a)가 (대략 -0.75V에서 대략 -0.25V까지의) 제1 임계 전압 레벨(Vt0)을 가지도록 프로그램되면, 상기 최하위 부유 게이트 트랜지스터(405b)의 상기 소스(422)에서의 전압 레벨(VS0) 및 이에 따라 상기 비교기(850)의 제1 입력은 대략 상기 전원 공급 전압 소스(VDD)의 전압 레벨이 된다. 부유 게이트 트랜지스터(405a)가 (+3.0V 이상의) 제2 임계 전압 레벨(Vt1)을 가지도록 프로그램되면, 상기 최하위 부유 게이트 트랜지스터(405b)의 상기 소스(422)에서의 전압 레벨(VS1) 및 이에 따라 상기 비교기(850)의 제1 입력은 대략 상기 접지 기준 전압(0.0V)의 전압 레벨이 된다. 이 때 상기 비교기(850)의 출력은 상기 최상위 부유 게이트 트랜지스터(405a)에 프로그램된 상기 임계 전압에 의해 지시되는 상기 논리 상태로 가정한다.
상기 플래쉬 부유 게이트 트랜지스터들(405a, 405b)의 상기 최하위 트랜지스터의 SLC-저장소를 판독하기 위해, 상기 제2 워드 라인((WL1)(450b)은 상기 전원 공급 전압 소스(VDD)의 전압 레벨로 설정된다. 상기 제1 워드 라인(WL0)(450a)은 상기 제1 부유 게이트 트랜지스터(405a)를 켜기 위해 +6.0V 이상의 상대적으로 높은 판독 전압 레벨로 설정된다. 상기 최하위 부유 게이트 트랜지스터(405b)의 드레인은 상기 최상위 부유 게이트 트랜지스터(405a), 상기 로컬 비트 라인(805)과 상기 광역 비트 라인(815)를 통해 상기 전원 공급 전압 소스(VDD)로 설정된다. 상기 최하위 부유 게이트 트랜지스터(405b)가 (대략 -0.75V에서 대략 -0.25V까지의) 제1 임계 전압 레벨(Vt0)을 가지도록 프로그램되면, 상기 최하위 부유 게이트 트랜지스터(405b)의 상기 소스(422)에서의 전압 레벨(VS0) 및 이에 따라 상기 비교기(850)의 제1 입력은 대략 상기 전원 공급 전압 소스(VDD)의 전압 레벨이 된다. 상기 부유 게이트 트랜지스터(405b)가 (+3.0V 이상의) 제2 임계 전압 레벨(Vt1)을 가지도록 프로그램되면, 상기 최하위 부유 게이트 트랜지스터(405b)의 상기 소스(422)에서의 전압 레벨(VS1) 및 이에 따라 상기 비교기(850)의 제1 입력은 상기 부유 게이트 트랜지스터(405b)의 VDD의 상기 게이트 전압이 Vt1보다 작기 때문에 대략 상기 접지 기준 전압(0.0V)의 전압 레벨이 된다. 그 결과, 최하위 부유 게이트 트랜지스터(405b)는 비전도 상태에 있게 되어, 상기 로컬 비트 라인(805)로부터 전압이 전혀 상기 로컬 소스 라인(830)으로 흐르지 않고 따라서 상기 전압 레벨은 VS1=0V가 된다. 이 때 상기 비교기(850)의 출력은 상기 최하위 부유 게이트 트랜지스터(405b)에 프로그램된 상기 임계 전압에 의해 지시되는 상기 논리 상태로 가정한다.
상기 앤모스 놀 플래쉬 메모리 셀(400)이 판독을 위해 선택되지 않고 다른 앤모스 놀 플래쉬 메모리 셀(400)이 앤모스 놀 플래쉬 메모리 셀들(400)의 어레이에서 선택되면, 선택되지 않은 앤모스 놀 플래쉬 메모리 셀들(400) 중 선택되지 않은 플래쉬 부유 게이트 트랜지스터들(405a, 405b)의 제어 게이트들은 전하 보유 트랜지스터들을 끄기 위해 상기 접지 기준 전압으로 설정된다.
도 11c는 도 4a의 앤모스 놀 플래쉬 메모리 셀(400)의 다양한 실시예들의 복합 레벨 프로그램을 위한 전압 팔로워 센싱 회로의 개략도이다. 상기 개략도는 광역 비트 라인이 제1 보다 높은 판독 전압 소스(VHD)의 전압 레벨로 설정되어 있는 점을 제외하면, 도 11a에 도시된 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들의 열의 상기 2 개의 앤모스 낸드 플래쉬 부유 게이트 트랜지스터들(405a, 405b)을 보여준다.
본 실시예에 있는 상기 광역 소스 라인(835)은 도 10의 상기 열 전압 제어 회로(550)의 상기 센스 증폭기(755)에 연결되어 있다. 이 예에 있어서, 상기 센스 증폭기(755)는 3 개의 비교기(860, 870, 880)을 가지고 있다. 상기 3 개의 비교기(860, 870, 880) 각각은 상기 광역 소스 라인(835)에 연결된 제1 터미널과 기준 전압 소스에 연결된 제2 터미널을 가진다. 상기 제1 비교기(860)의 제2 터미널은 상기 제1 기준 전압 소스(REFV0, 865)에 연결되어 있다. 상기 제2 비교기(870)의 제2 터미널은 상기 제2 기준 전압 소스(REFV1, 875)에 연결되어 있다. 상기 제3 비교기(880)의 제2 터미널은 상기 제3 기준 전압 소스(REFV2, 885)에 연결되어 있다. 상기 3 개의 기준 전압 소스들(865, 875, 885)은 데이터의 논리 값들("00", "01", "10", "11")을 표현하는 임계 전압들의 전압 레벨들 사이에 있는 소정의 전압 레벨을 가진다. 상기 소스 라인 선택 트랜지스터(830)의 게이트는 도 8의 상기 행 전압 제어 회로(550)의 상기 소스 라인 전압 제어 하부회로(553)에 연결된다. 상기 소스 라인 전압 제어 하부회로(553)는 상기 로컬 소스 라인(825) 및 이에 따라 상기 앤모스 놀 플래쉬 메모리 셀(400)의 상기 소스(422)를 상기 광역 소스 라인(835)에 연결시키기 위해 상기 소스 라인 선택 트랜지스터(830)를 활성시키는 데 필요한 전압 레벨을 제공한다. 상기 부유 게이트 트랜지스터들(405a, 405b)가 활성화될 때, 이것들은 상기 선택된 부유 게이트 트랜지스터(405a, 또는 405b)의 프로그램된 임계 전압보다 작은 전원 공급 전압 소스와 동일한(Vs=VDD-VtMSEL) 소스 라인 커패시턴스(845)에서 발전된 전압을 가지는 전압 팔로워로 동작한다. 상기 선택되지 않은 부유 게이트 트랜지스터(405a 또는 405b)는 구동되어, 최소 전압 강하를 가지게 된다. 상기 선택된 부유 게이트 트랜지스터(405a 또는 405b)의 프로그램된 임계 전압 레벨에 따라서, 상기 비교기(850)의 출력 전압은 상기 프로그램된 임계 전압에 의해 표현되는 데이터의 논리값들("00", "01", "10", "11")을 표현할 것이다. 상기에서 설명한 구조는 2 비트 복합 레벨 셀을 위한 것임을 유의해야 한다. 상기 데이터를 위한 논리값들의 수는 부유 게이트 트랜지스터들(405a, 405b)에 의해 유지될 수 있음은 물론이다.
앤모스 놀 플래쉬 메모리 셀(400)의 복합 레벨 프로그래밍을 판독하기 위한 바이어스 전압들을 설명하기 위해 도 11d를 참조한다. 상기 플래쉬 부유 게이트 트랜지스터들(405a, 405b)의 최상위 트랜지스터를 판독하기 위해, 제1 워드 라인(WL0)(450a)은 제1 보다 높은 판독 전압 소스(VH0)의 전압 레벨로 설정된다. 상기 제1 보다 높은 판독 전압 소스(VH0)는 대략 +4.0V의 전압 레벨로 설정된다. 제2 워드 라인(WL1)(450b)은 상기 제2 부유 게이트 트랜지스터(405b)를 켜기 위해 +7.0V 이상의 제2 보다 높은 판독 전압 레벨(VH1)로 설정된다. 상기 최상위 부유 게이트 트랜지스터(405a)의 드레인은 상기 로컬 비트 라인(805)과 상기 광역 비트 라인(815)를 통해 4.0V 이상의 제3 상대적으로 보다 높은 전압 소스(VHD)로 설정된다.
상기 부유 게이트 트랜지스터(405a)가 (대략 -0.75V에서 대략 -0.25V까지의) 제1 임계 전압 레벨(Vt0)을 가지도록 프로그램되면, 상기 최하위 부유 게이트 트랜지스터(405b)의 상기 소스(422)에서의 전압 레벨(VS0) 및 이에 따라 상기 비교기(850)의 제1 입력은 대략 상기 제3 보다 높은 판독 전압 소스(VHD)의 전압 레벨이 된다. 부유 게이트 트랜지스터(405a)가 (대략 +1.0V의) 제2 임계 전압 레벨(Vt1)을 가지도록 프로그램되면, 상기 최하위 부유 게이트 트랜지스터(405b)의 상기 소스(422)에서의 전압 레벨(VS1) 및 이에 따라 상기 비교기(850)의 제1 입력은 대략 3.0V의 전압 레벨이 된다. 부유 게이트 트랜지스터(405a)가 (대략 2.0V의) 제3 임계 전압 레벨(Vt2)을 가지도록 프로그램되면, 상기 최하위 부유 게이트 트랜지스터(405b)의 상기 소스(422)에서의 전압 레벨(VS2) 및 이에 따라 상기 비교기(850)의 제1 입력은 대략 2.0V의 전압 레벨이 된다. 부유 게이트 트랜지스터(405a)가 (대략 +3.0V의) 제4 임계 전압 레벨(Vt3)을 가지도록 프로그램되면, 상기 최하위 부유 게이트 트랜지스터(405b)의 상기 소스(422)에서의 전압 레벨(VS3) 및 이에 따라 상기 비교기(850)의 제1 입력은 대략 접지 기준 전압(1.0V)이 된다. 이 때 상기 비교기(850)의 출력은 상기 최상위 부유 게이트 트랜지스터(405a)에 프로그램된 상기 임계 전압에 의해 지시되는 상기 논리 상태로 가정한다.
상기 플래쉬 부유 게이트 트랜지스터들(405a, 405b)의 상기 최하위 트랜지스터의 복합 레벨 프로그래밍을 판독하기 위해, 상기 제2 워드 라인((WL1)(450b)은 상기 전압 레벨(VHD)로 설정된다. 상기 제1 워드 라인(WL0)(450a)은 상기 제1 부유 게이트 트랜지스터(405a)를 켜기 위해 +6.0V 이상의 상대적으로 높은 판독 전압 레벨로 설정된다. SLG[n]으로 게이트된 상기 최하위 선택 트랜지스터의 상기 광역 소스 라인의 전압 레벨(GSL)은 상기 최하위 부유 게이트 트랜지스터(405b), 상기 최상위 부유 게이트 트랜지스터(405a), 상기 로컬 비트 라인(805), BLG[n]으로 게이트된 상기 상위 선택 트랜지스터(Msel), 및 상기 광역 비트 라인(815)를 통해 설정된다. 상기 상위 및 하위 선택 트랜지스터들의 게이트 전압은 상기 VHD 전압 전체를 GBL로부터 GSL로 통과시키기 위해 상기 높은 판독 전압 레벨 + 상기 임계 레벨(VHD+Vt)에 결합되어 있어야 한다.
상기 부유 게이트 트랜지스터(405b)가 (대략 -0.75V에서 대략 -0.25V까지의) 제1 임계 전압 레벨(Vt0)을 가지도록 프로그램되면, 상기 최상위 부유 게이트 트랜지스터(405b)의 상기 소스(422)에서의 전압 레벨(VS0) 및 이에 따라 상기 비교기(850)의 제1 입력은 대략 상기 제3 보다 높은 판독 전압 소스(VHD)의 전압 레벨이 된다. 부유 게이트 트랜지스터(405b)가 (대략 +1.0V의) 제2 임계 전압 레벨(Vt1)을 가지도록 프로그램되면, 상기 최상위 부유 게이트 트랜지스터(405b)의 상기 소스(422)에서의 전압 레벨(VS1) 및 이에 따라 상기 비교기(850)의 제1 입력은 VHD가 4.0V면 대략 3.0V의 전압 레벨이 된다. 부유 게이트 트랜지스터(405b)가 (대략 2.0V의) 제3 임계 전압 레벨(Vt2)을 가지도록 프로그램되면, 상기 최상위 부유 게이트 트랜지스터(405b)의 상기 소스(422)에서의 전압 레벨(VS2) 및 이에 따라 상기 비교기(850)의 제1 입력은 대략 2.0V의 전압 레벨이 된다. 부유 게이트 트랜지스터(405b)가 (대략 +3.0V의) 제4 임계 전압 레벨(Vt3)을 가지도록 프로그램되면, 상기 최상위 부유 게이트 트랜지스터(405b)의 상기 소스(422)에서의 전압 레벨(VS3) 및 이에 따라 상기 비교기(850)의 제1 입력은 대략 1.0V가 된다. 이 때 상기 비교기(850)의 출력은 상기 최상위 부유 게이트 트랜지스터(405b)에 프로그램된 상기 임계 전압에 의해 지시되는 상기 논리 상태로 가정한다.
도 11a 및 도 11c의 상기 앤모스 놀 플래쉬 메모리 셀(400)의 판독 작동의 실시예들 모두에 있어서, 도 4b-2 및 도 4c-2의 상기 삼중 P-웰 확산(430)은 상기 접지 기준 전압 레벨(0.0V)에 연결되어 있다. 도 4b-2 및 도 4c-2의 상기 깊은 n-웰 확산(435)은 상기 전원 공급 전원 소스(VDD)에 연결되어 있다.
상기 앤모스 놀 플래쉬 메모리 셀(400)이 판독을 위해 선택되지 않고 다른 앤모스 놀 플래쉬 메모리 셀(400)이 앤모스 놀 플래쉬 메모리 셀들(400)의 어레이에서 선택되면, 선택되지 않은 앤모스 놀 플래쉬 메모리 셀들(400) 중 선택되지 않은 플래쉬 부유 게이트 트랜지스터들(405a, 405b)의 제어 게이트들은 전하 보유 트랜지스터들을 끄기 위해 상기 접지 기준 전압으로 설정된다.
도 12a 내지 도 12e는 도 4a 내지 도 4c-2의 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 소거를 위한 소거 바이어스 전압들의 표들이다. 도 12a 내지 도 12e를 참조하면, 4 개의 표들에 있는 소거 바이어스 조건들은 상기 벌크 채널 노드(432a, 432b) 사이, 상기 드레인들(415, 420)과 소스들(420, 422) 사이에 전압 강하를 만들어 주는 소거 조건들을 제공한다. 도 4a 내지 도 4c-2의 제어 게이트(425a 또는 425b)는 파울러-노르트하임 채널 소거 동안 대략 +20.0V의 전압 레벨로 설정된다. 도 12a에서, 상기 선택된 워드 라인(450a, 또는 450b) 및 이에 따라 상기 제어 게이트(425a, 또는 425b)는 대략 -10.0V의 (-) 소거 전압 레벨로 설정되고, 상기 드레인들(415, 420), 상기 소스들(420, 422), 상기 삼중 P-웰 확산(430), 및 상기 깊은 N-웰 확산(435)은 대략 +10.0V의 (+) 소거 전압 레벨로 설정된다. 상기 선택되지 않은 워드 라인들(450a, 또는 450b) 및 이에 따라 상기 선택되지 않은 제어 게이트들(425a, 또는 425b)는 대략 +10.0V의 억제 소거 전압 레벨로 설정된다.
도 12b에서, 상기 (-) 소거 전압 레벨은 대략 -15.0V이고, 상기 (+) 소거 전압 레벨은 대략 +5.0V이고, 상기 (+) 억제 전압 레벨은 대략 +5.0V이다. 도 12c에서, 상기 (-) 소거 전압 레벨은 대략 -20.0V이고, 상기 (+) 소거 전압 레벨은 대략 0.0V이고, 상기 (+) 억제 전압 레벨은 대략 0.0V이다. 도 12d에서, 상기 전압 레벨들은 반대로 되어 있고 상기 (-) 억제 전압 레벨은 대략 0.0V이고, 상기 (+) 소거 전압은 대략 +20.0V이다. 도 12a 내지 도 12d에 도시된 바와 같이 상기 전압 레벨 각각은 상기 선택된 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(405a, 또는 405b)의 상기 전압 임계 영향을 감소시키기 위해 파울러-노르트하임 채널 터널링 현상을 채용한다.
상기 동일한 삼중 P-웰 확산(430) 및 깊은 N-웰 확산(435)을 공유하지 않는 도 4a 내지 도 4c-2의 상기 선택되지 않은 2 개의 트랜지스터 부유 게이트 앤모스 낸드 플래쉬 셀들에 있어서, 상기 선택되지 않은 워드 라인(450a, 또는 450b) 및 이에 따라 상기 제어 게이트(425a 또는 425b), 상기 드레인들(415, 420), 소스들(420, 422) 및 상기 삼중 P-웰 확산(430)은 대략 상기 접지 기준 전압 레벨의 전압 레벨로 설정된다. 상기 깊은 N-웰 확산(435)은 상기 전원 공급 전원 소스(VDD)의 전압 레벨로 설정된다.
상기 부유 게이트 앤모스 낸드 플래쉬 셀들의 어레이의 하부 어레이들(종종 512KB 또는 4KB의 블록들일 수 있음)에 있어서, 소거를 위해 선택되지 않고 그 깊은 N-웰이 +20.0V의 (+) 소거 전압으로 설정된 하부 어레이들은 접지 기준 전압 레벨로 설정된 그들의 워드 라인들, 드레인들, 소스들, 및 삼중 P-웰 확산을 가진다. 선택되지 않은 다른 깊은 N-웰 확산에 있는 하부 어레이들은 접지 기준 전압 레벨로 설정된 그들의 워드 라인들, 드레인들, 소스들, 및 삼중 P-웰, 및 깊은 N-웰 확산을 가진다.
소거 및 프로그램 임계 전압 레벨들이 반대인 다른 소거 프로세스의 설명을 위해 도 12e를 참조한다. 이 경우에 있어서, 상기 선택된 워드 라인(450a, 또는 450b) 및 이에 따라 상기 제어 게이트(425a, 또는 425b)는 대략 +20.0V의 (+) 프로그램 전압 레벨로 설정된다. 상기 제어 게이트(425a, 또는 425b), 상기 드레인들(415, 420), 소스들(420, 422), 및 상기 삼중 P-웰 확산(430)은 상기 접지 기준 전압 레벨(0.0V)로 설정된다. 상기 깊은 N-웰(435)은 상기 전원 공급 전압 소스의 전압 레벨로 설정된다. 이것은 도 7a 내지 도 7d에 도시된 바와 같이 상기 소거된 임계 전압 조건을 (+) 전압 레벨로 설정하고, 상기 프로그램된 임계 전압 조건을 더 큰 (-) 전압 레벨로 설정하는 것이다.
도 13a 및 도 13b는 도 4a 내지 도 4c-2의 2 개의 트랜지스터 부유 게이트 앤모드 낸드 플래쉬 셀을 프로그래밍하기 위한 프로그램 바이어스 전압들의 표들이다. 도 4a 내지 도 4c-2의 2 개의 트랜지스터 부유 게이트 앤모스 낸드 플래쉬 셀 중 선택된 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(405a 또는 405b)를 프로그램하기 전에, 상기 셀들은 상기에서 설명한 바와 같이 소거되어야 한다. 도 8에 도시된 바와 같은 상기 2 개의 트랜지스터 부유 게이트 앤모스 낸드 플래쉬 셀들의 어레이에서, 상기 소거 작동은 상기 셀들의 한 페이지 또는 블록에 대하여 수행된다.
도 4a 내지 도 4c-2의 상기 선택된 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(405a, 또는 405b)의 프로그램을 위해, 상기 선택된 워드 라인(450a 또는 450b), 및 이에 따라 상기 제어 게이트(425a, 또는 425b)는 대략 +15.0V부터 대략 +20.0V의 (+) 프로그램 전압 레벨로 설정된다. 상기 드레인들(415, 420), 소스들(420, 422), 및 상기 삼중 P-웰 확산(430)을 통한 상기 벌크(432a, 432b)는 상기 접지 기준 전압 레벨(0.0V)로 설정된다. 상기 선택되지 않은 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(405a, 또는 405b)는 대략 +5.0V의 중간 억제 프로그램 전압 레벨로 설정된 제어 게이트(425a 또는 425b)에 연결되어 있는 상기 워드 라인(450a, 또는 450b)을 가진다. 선택된 워드 라인(450a, 또는 450b) 상의 도 8에 도시된 어레이 안에 있는 상기 선택되지 않은 부유 게이트 앤모스 낸드 플래쉬 셀들은 대략 +7.0V부터 대략 +10.0V의 (+) 프로그램 억제 전압 레벨로 설정된 드레인들 및 소스를 가진다. 상기 (+) 억제 전압 레벨을 가지는 셀들과 비트 라인들(455a, 455b) 및 소스 라인들(460a, 460b)를 공유하는 도 8에 도시된 어레이 안에 있는 상기 선택되지 않은 부유 게이트 앤모스 낸드 플래쉬 셀들은, +5.0V의 중간 억제 프로그램 전압으로 설정된 그들의 워드 라인들(450a, 450b)을 가진다. (+) 프로그램 전압 또는 (+) 프로그램 억제 전압에 연결된 그들의 워드 라인들(450a, 450b) 또는 비트 라인들(455a, 455b) 또는 소스들(460a, 460b)을 가지지 않는 선택되지 않은 부유 게이트 앤모스 놀 플래쉬 셀들은, 상기 접지 기준 전압 레벨(0.0V)로 설정된다. 잘 알려진 바와 같이, 상기 제어 게이트(425a, 또는 425b)에 적용되는 (+) 프로그램 전압이 높을수록, 프로그래밍 후의 임계 전압(Vt)는 높아진다. 프로그램 작업 동안 상기 앤모스 낸드 플래쉬 셀에 대한 정확한 임계 전압 제어를 유지하기 위해, 상기 게이트 전압은 대략 +15.0V부터 대략 +16.0V의 초기 (+) 프로그램 전압 레벨로 적용된다. 이 때 상기 (+) 프로그램 전압 레벨은 반복 프로그래밍 프로세스의 각 펄스마다 조금씩 반복적으로 증가된다. 상기의 프로그래밍 전압 레벨들은 도 6a 내지 도 6ddp 도시된 임계 전압 레벨들을 가지는 단일 레벨 셀 또는 복합 레벨 셀의 프로그램에 적용된다.
(-) 게이트 전압을 조금씩 계속 증가시키면서, 이와 함께 선택된 블록 안의 선택된 프로그램 셀들의 부유 소스 및 드레인 전압을 바람직하게 고정하고 최적화한다. 이것은 반복 프로그램 및 프로그램 확인(verification) 단계들이다. 예를 들어, 상기 드레인(로컬 BL) 전압은 부유하는 로컬 SL과 함께 고정된 +5V에 결합되어 있다. MO 중 선택된 셀을 프로그램하기 위해 상기 바람직한 바이어스 조건들은 도 8f의 표에 도시되어 있다. -10V의 게이트 전압이 MO의 선택된 셀의 WL0에 적용된다. 이것은 -5V로부터 시작할 수 있고 그후 점진적으로 -10V까지 증가된다. 그러므로 다시 말하면, 상기 셀의 Vt는 원하는 값 범위 안으로 정확하게 제어된 값일 수 있다.
도 7a 내지 도 7b에 도시된 반대로 된 프로그램 및 소거 조건들의 전압 레벨들의 프로그래밍을 설명하기 위해 도 13b를 참조한다. 이 예에 있어서, 상기 선택된 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(405a, 또는 405b)는 대략 -10.0V의 (-) 프로그램 전압 레벨로 설정되는 선택된 워드 라인들(450a 또는 450b)를 가진다. 상기 드레인(415, 420)은 대략 +5.0V의 중간 (+) 드레인 전압 레벨까지 점진적으로 상승한다. 상기 소스들(420)은 부유하기 위해 연결되어 있지 않다. 상기 선택된 앤모스 놀 플래쉬 셀은 반복적으로 프로그램되어, 프로그램 작업 후 정확한 셀 임계 전압을 달성하는 것을 확인시킨다. 이 경우에 있어서, 상기 프로그램 조건은 파울러-노르트하임 에지 터널링 프로그램 프로세스에 기초한다. 유명한 FN-에지 프로그램은, 프로그램 후 선택된 셀들의 Vt를 감소시키기 위해 사용된다. 하지만, 상기 선택된 프로그램 셀들의 FN-에지 프로그램 후 최종 Vt는 상기 선택된 블록 내의 선택되지 않은 셀들을 통한 BL 누전으로 인한 판독 오류를 회피하기 위해 (+) 값으로 유지되어야 한다. 상기 FN-에지는 본 발명의 선택된 블록의 선택된 낸드 셀들의 게이트 노드와 드레인 노드 사이 모서리들에서 발생한다.
또는, (-) 프로그램 전압 레벨은 대략 -7.0V부터 대략 -10.0V까지 점진적으로 증가될 수 있다. 중간 (+) 드레인 전압은 대략 +5.0V에 고정된다. 이 경우에 있어서, (-) 프로그램 전압 레벨의 증가분은 각 반복 단계에서 대략 0.3V이다.
선택되지 않은 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(405a 또는 405b)는 선택되지 않은 워드 라인들(450a 또는 450b)을 대략 +2.5V의 (+) 억제 전압 레벨로 설정함으로써 프로그램되는 것이 금지될 수 있다. 상기 선택되지 않은 앤모스 낸드 플래쉬 부유 게이트 트랜지스터(405a 또는 405b)의 드레인들(415) 및 상기 삼중 P-웰 확산(430)은 접지 기준 전압 레벨(0.0V)로 설정되고, 상기 깊은 N-웰 확산(435)은 상기 전원 공급 전압 소스(VDD)의 전압 레벨로 설정된다.
상기 선택된 부유 게이트 앤모스 놀 플래쉬 셀의 부유 게이트 내의 전자들은 상기 부유 게이트들(445a 또는 445b)로부터 배출된다. 그 결과, 상기 선택된 부유 게이트 앤모스 놀 플래쉬 셀의 임계 전압 레벨은, 단일 레벨 셀 및 복합 레벨 셀을 위한 임계 전압 레벨들을 위해 정확하게 잘 제어될 수 있다.
도 14는 본 발명의 원리를 구체화시킨 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 플로우 차트이다. 부유 게이트 트랜지스터들의 어레이가 기판 상에 형성된다(905). 상기 부유 게이트 트랜지스터들은 열들과 행들의 매트릭스로 정렬된다. 인접하는 부유 게이트 트랜지스터들의 적어도 2개의 열은 놀 메모리 셀들의 낸드 시리즈 스트링을 형성하기 위해 연속적으로 연결된다(910). 각 열 상의 상기 낸드에 기초한 놀 플래쉬 메모리 셀들의 최상위 부유 게이트 트랜지스터의 드레인은 연관된 비트 라인에 연결되어 있다(915). 각 열 상의 상기 낸드에 기초한 놀 플래쉬 메모리 셀들의 최하위 부유 게이트 트랜지스터의 소스는 연관된 소스 라인에 연결되어 있다(920).
로컬 비트 라인은 상위 비트 라인 선택 트랜지스터를 통해 연관된 광역 비트 라인에 연결된다(925). 상기 상위 비트 라인 선택 트랜지스터의 소스는 상기 로컬 비트 라인에 연결되고, 상기 상위 비트 라인 선택 트랜지스터의 드레인은 상기 광역 비트 라인에 연결된다. 상기 로컬 소스 라인은 하위 소스 라인 선택 트랜지스터를 통해 연관된 광역 소스 라인에 연결된다(930). 상기 하위 소스 라인 선택 트랜지스터의 소스는 상기 로컬 소스 라인에 연결되고, 상기 하위 소스 라인 선택 트랜지스터의 드레인은 상기 광역 소스 라인에 연결된다.
비트 라인 게이트 선택 제어 라인은 상기 상위 비트 라인 선택 트랜지스터에 연결되고(935), 소스 라인 게이트 선택 제어 라인은 상기 하위 소스 라인 선택 트랜지스터의 게이트에 연결된다(940). 낸드에 기초한 놀 플래쉬 메모리 셀들의 어레이 중 각 행 상에서는, 각 부유 게이트 트랜지스터의 제어 게이트가 연관된 워드 라인에 연결되어 있다(945). 상기 각 행의 부유 게이트 트랜지스터의 각 워드 라인은 낸드에 기초한 놀 플래쉬 메모리 셀들의 어레이의 프로그램, 소거, 및 판독 작업들을 위해 필요한 바이어스 전압들을 제공하기 위해, 워드 라인 전압 컨트롤러에 연결된다(950). 비트 라인 선택 제어 라인들 각각은, 선택된 로컬 비트 라인을 광역 비트 라인에 선택적으로 연결하는 비트 라인 선택 트랜지스터들의 활성화를 제어하기 위해 비트 라인 선택 컨트롤러에 연결되어 있다(955). 이와 유사하게, 소스 라인 선택 제어 라인들 각각은, 선택된 로컬 소스 라인을 광역 소스 라인에 선택적으로 연결하는 소스 라인 선택 트랜지스터들의 활성화를 제어하기 위해 소스 라인 선택 컨트롤러에 연결되어 있다(960).
광역 비트 라인들 및 열 비트 라인들 각각은 열 전압 컨트롤러에 연결되어 있다(965). 상기 워드 라인 전압 컨트롤러 및 상기 열 전압 컨트롤러는 상기 낸드에 기초한 놀 플래쉬 메모리 셀들의 프로그램, 소거, 및 판독을 위해 상기에서 설명한 바와 같이 적절한 전압들을 낸드에 기초한 놀 플래쉬 메모리 셀들에 제공한다.
도 15는 낸드에 기초한 복수 트랜지스터 부유 게이트 앤모스 놀 플래쉬 메모리 어레이의 실시예의 개략도이다. 도 8의 낸드에 기초한 앤모스 놀 플래쉬 메모리 어레이에 있어서, 상기 부유 게이트 앤모스 놀 플래쉬 셀들 각각은 2 개의 부유 게이트 트랜지스터들을 가진다. 도 15에 있어서, 상기 부유 게이트 앤모스 놀 플래쉬 셀들(1005) 각각은 2 개의 연속 트랜지스터들의 실시예를 위한 도 8에 도시된 바와 같이 연속으로 연결된 적어도 2개의 상기 부유 게이트 트랜지스터들(1010a, 1010b, …, 1010n)을 가진다. 상기 최상위 부유 게이트 트랜지스터(1010a)의 드레인은 상기 로컬 비트 라인(1015)에 연결되고, 상기 최하위 부유 게이트 트랜지스터(1010n)의 소스는 상기 로컬 소스 라인(1020)에 연결된다. 상기 워드 라인들(1025a, 1025b, …, 1025n) 각각은 상기 낸드에 기초한 앤모스 놀 플래쉬 메모리 어레이 중 연관된 행 상의 상기 부유 게이트 트랜지스터들(1010a, 1010b, …, 1010n)의 제어 게이트에 연결된다. 단일 레벨 셀을 위한 상기 부유 게이트 앤모스 놀 플래쉬 셀 안에 저장된 비트들의 수는 하나의 트랜지스터당 1 비트이므로, 상기 부유 게이트 앤모스 놀 플래쉬 셀은 n-비트/n-트랜지스터 셀로 지정되게 된다. 복합 레벨 셀에 있어서, 비트 수는 상기 부유 게이트 트랜지스터들(1010a, 1010b, …, 1010n) 각각에 저장되어 있는 임계 전압 레벨들의 수에 달려 있다.
놀 플래쉬 메모리 장치의 현재 기술에 대한 현 시장의 요구사항은 판독 억세스 타임이 대략 100㎱에서 대략 20㎲ 사이에 있는 것이다. 상기 낸드에 기초한 놀 플래쉬 메모리 셀들 내의 트랜지스터들의 수는 셀의 성능을 결정한다. 예를 들어, 도 4a 내지 도 4c-2의 실시예에서의 2 개의 트랜지스터 부유 게이트 앤모스 놀 플래쉬 셀의 판독 억세스 타임은 1GB에서 4GB까지의 용량을 가지는 낸드에 기초한 앤모스 놀 플래쉬 메모리 어레이를 위해 대략 100㎱이다. 또는, 1MB에서 4MB까지의 용량을 가지는 낸드에 기초한 앤모스 놀 플래쉬 메모리 어레이는 20㎱에서 50㎱까지의 판독 억세스 타임을 가진다. 상기 어레이에 있어서의 판독은 바이트(8비트), 워드(16비트), 또는 더블워드(32비트) 단위의 랜덤 억세스이다. 상기 프로그램 단위는 512바이트의 한 페이지 전체 또는 256바이트의 1/2 페이지이다. 소거 단위의 크기는 섹터(작은 섹터로서의 4K 바이트 또는 큰 섹터로서의 64K 바이트) 단위로 수행된다.
다른 실시예들에 있어서, 상기 낸드에 기초한 앤모스 놀 플래쉬 메모리 셀은 16 트랜지스터들 또는 32 트랜지스터들의 직렬 스트링을 가진다. 스트링이 길수록 판독 억세스 타임은 1GB에서 32GB까지의 어레이 용량에 대하여 대략 20㎲까지 감소된다. 이 실시예에 있어서의 판독은 1/2 페이지(256 바이트) 또는 한 페이지 전체(512 바이트) 단위의 순차 억세스이다. 이와 유사하게, 상기 프로그램 작업은 512바이트의 한 페이지 전체 또는 256바이트의 1/2 페이지의 단위 크기를 가진다. 소거 단위의 크기는 512 바이트 x 16 (8K 바이트) 또는 512 바이트 x 32(16K 바이트)의 섹터 단위로 수행된다.
다양한 실시예들에 있어서, 상기 낸드에 기초한 부유 게이트 앤모스 놀 플래쉬 메모리 셀은 설명한 바대로 어떠한 수의 트랜지스터들도 보유할 수 있다. 하지만, 부유 게이트 앤모스 놀 플래쉬 메모리 셀의 현재 요구사양들을 적절하게 만족시키기 위해서, 바람직한 설계는 상기 낸드에 기초한 부유 게이트 앤모스 놀 플래쉬 메모리 셀의 상기 스트링 안에 15 개 까지의 직렬 트랜지스터들을 채용한다.
상기에서 설명한 실시예들에 있어서, 상기 낸드에 기초한 앤모스 놀 플래쉬 메모리 셀은 전하 저장소로서 부유 게이트 트랜지스터들을 보유한다. 상기 낸드에 기초한 부유 게이트 앤모스 놀 플래쉬 메모리 셀이 상기 놀 플래쉬 메모리 셀의 낸드 스트링 각각에 SONOS 전자 트래핑 낸드 트랜지스터들을 가질 수 있음은 물론이다.
낸드에 기초한 플래쉬 메몰 셀들의 어레이를 포함하는 집적 회로 장치는, 본 발명의 개념이 구체화된 낸드에 기초한 앤모스 놀 플래쉬 메모리 셀의 어레이 및 낸드 플래쉬 비휘발성 메모리 회로들의 어레이를 가지도록 구성될 수 있다. 상기 낸드에 기초한 앤모스 놀 플래쉬 메모리 셀의 어레이들은 단일 집적 회로 다이 상에 메모리 기능을 조합시키기 위해 비휘발성 메모리에 결합될 수 있다. 나아가, 상기 낸드에 기초한 앤모스 놀 플래쉬 메모리 셀은 상기 낸드에 기초한 앤모스 놀 플래쉬 메모리 셀이 프로그램된 논리 장치(PLD) 또는 필드 프로그램가능한 게이트 어레이들(FPGA)과 같은 응용에 사용될 수 있도록 주변 회로를 가질 수 있다.
본 발명은 특히 바람직한 실시P들을 참조하여 도시되고 설명되었으나, 당업자라면 형태와 상세사항들에 다양한 변형물을 본 발명의 원리와 범위를 벗어나지 않으면서 만들 수 있음을 이해할 것이다.
400: 앤모스 놀 플래쉬 메모리 셀
405a, 405b: 앤모스 낸드 플래쉬 부유 게이트 트랜지스터
415, 420: 드레인 영역 422: 소스 영역
425a, 425b: 제어 게이트 430: P-타입 웰
445a, 445b: 부유 게이트 450a, 450b: 워드 라인
460: 소스 라인

Claims (95)

  1. 놀 플래쉬 비휘발성 메모리 회로에 있어서,
    놀 스트링에 직렬로 연결되어 있는 복수의 전하 보유 트랜지스터들을 포함하고,
    최상위 전하 보유 트랜지스터의 드레인은 상기 복수의 직렬로 연결되어 있는 전하 보유 트랜지스터들에 연관된 비트 라인에 연결되어 있고,
    최하위 전하 보유 트랜지스터의 소스는 상기 복수의 전하 보유 트랜지스터들에 연결된 소스 라인에 연결되어 있고,
    상기 복수의 전하 보유 트랜지스터들 각각의 제어 게이트는 워드 라인에 연결되어 있는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 회로.
  2. 제 1 항에 있어서,
    상기 복수의 전하 보유 트랜지스터들은 제1 전도율 타입의 웰 안에 형성되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 회로.
  3. 제 2 항에 있어서,
    상기 제1 전도율 타입의 웰은 제 2 전도율 타입의 깊은 웰 안에 형성되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 회로.
  4. 제 3 항에 있어서,
    상기 제2 전도율 타입의 깊은 웰은 상기 제 1 전도율 타입의 기판에 형성되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 회로.
  5. 제 1 항에 있어서,
    상기 복수의 전하 보유 트랜지스터들은 파울러-노르트하임 터널링 프로세스로 프로그램되고 소거되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 회로.
  6. 제 1 항에 있어서,
    상기 복수의 전하 보유 트랜지스터들 중 선택된 하나의 전하 보유 트랜지스터는 상기 선택된 전하 보유 트랜지스터의 제어 게이트와 상기 전하 보유 트랜지스터의 벌크 영역 사이에 대략 +15.0V부터 대략 +20.0V까지 증가적으로 상승하는 단계들로 매우 높은 프로그램 전압 레벨을 적용하는 것에 의해 단일 레벨 프로그램 셀로 프로그램되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 회로.
  7. 제 6 항에 있어서,
    상기 복수의 전하 보유 트랜지스터들 중 선택되지 않은 전하 보유 트랜지스터들은 상기 선택되지 않은 전하 보유 트랜지스터들의 제어 게이트와 상기 선택되지 않은 전하 보유 트랜지스터들의 벌크 영역에 10.0V 미만의 중간 프로그램 억제 전압 레벨을 적용하는 것에 의해 억제되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 회로.
  8. 제 1 항에 있어서,
    상기 놀 플래쉬 메모리 회로의 레이아웃은 상기 놀 플래쉬 메모리 회로의 크기가 상기 놀 플래쉬 메모리 회로를 제조하는 프로세스 기술의 최소 특성 크기(λ)의 대략 4배에서 대략 6배인 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 회로.
  9. 제 1 항에 있어서,
    상기 선택된 전하 보유 트랜지스터는 상기 선택된 전하 보유 트랜지스터의 벌크 영역과 상기 선택된 전하 보유 트랜지스터의 제어 게이트 사이에 대략 +15.0V부터 대략 +20.0V까지의 매우 높은 + 소거 전압 레벨을 적용하는 것에 의해 소거되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 회로.
  10. 제 1 항에 있어서,
    상기 복수의 전하 보유 트랜지스터들 중 선택되지 않은 전하 보유 트랜지스터들은 상기 선택되지 않은 전하 보유 트랜지스터들에 바이어스를 거는 것에 의해 억제되어, 상기 선택되지 않은 저장 트랜지스터들의 상기 제어 게이트와 상기 벌크 영역 사이에 대략 0.0V 전압 레벨이 존재하는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 회로.
  11. 제 1 항에 있어서,
    상기 복수의 전하 보유 트랜지스터들 중 단일 레벨 프로그램 셀로 프로그램된 상기 선택된 전하 보유 트랜지스터는
    상기 소스 라인을 전압 팔로워 센싱 회로에 연결하는 단계;
    상기 놀 플래쉬 메모리 회로 안의 상기 선택된 전하 보유 트랜지스터들의 게이트 및 드레인은 전원공급 전압 소스의 전압 레벨로 설정하고, 상기 복수의 전하 보유 트랜지스터들 중 상기 선택되지 않은 전하 보유 트랜지스터의 상기 게이트는 제 1 매우 높은 판독 전압으로 설정하는 단계; 및
    상기 전압 팔로워 센싱 회로 안의 소스 라인에서 발전된 전압과 기준 전압 소스를 비교하는 단계에 의해 판독되고,
    상기 기준 전압 소스는 제1 논리 레벨을 위한 임계 전압 레벨과 제2 논리 레벨의 임계 전압 레벨들을 구별하기 위해 대략 2.0V의 기준 전압 레벨로 설정되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 회로.
  12. 제 11 항에 있어서,
    상기 제 1 매우 높은 판독 전압은 6.0V 이상인 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 회로.
  13. 제 11 항에 있어서,
    상기 기준 전압 레벨은 대략 2.0V인 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 회로.
  14. 제 11 항에 있어서,
    상기 놀 플래쉬 비휘발성 메모리 회로가 판독을 위해 선택되지 않고, 다른 놀 플래쉬 비휘발성 메모리 회로가 놀 플래쉬 비휘발성 메모리 회로들의 어레이에서 선택되면, 상기 선택되지 않은 놀 플래쉬 메모리 회로의 상기 복수의 전하 보유 트랜지스터들의 상기 선택되지 않은 전하 보유 트랜지스터들의 제어 게이트들은 상기 전하 보유 트랜지스터들을 끄기 위해 접지 기준 전압으로 설정되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 회로.
  15. 제 1 항에 있어서,
    상기 복수의 전하 보유 트랜지스터들 중 단일 레벨 프로그램 셀로 프로그램된 상기 선택된 전하 보유 트랜지스터는
    상기 소스 라인을 전압 팔로워 센싱 회로에 연결하는 단계;
    상기 선택된 전하 보유 트랜지스터의 게이트 및 드레인은 중간 정도 높은 전압 레벨로 설정하는 단계;
    상기 복수의 전하 보유 트랜지스터들 중 상기 선택되지 않은 전하 보유 트랜지스터의 상기 게이트는 제 2 매우 높은 판독 전압으로 설정하는 단계; 및
    상기 전하 보유 트랜지스터 안에 저장되는 데이터를 표현하는 임계 전압을 결정하기 위해 상기 전압 팔로워 센싱 회로 안의 소스 라인에서 발전된 전압과 기준 전압 레벨들과 비교하는 단계에 의해 판독되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 회로.
  16. 제 15 항에 있어서,
    상기 중간 정도의 높은 전압 레벨은 대략 +4.0V인 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 회로.
  17. 제 15 항에 있어서,
    상기 제 2 매우 높은 판독 전압은 7.0V 이상인 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 회로.
  18. 제 15 항에 있어서,
    상기 기준 전압 레벨들은 상기 전하 보유 트랜지스터에 저장되는 각각의 데이터를 위한 임계 전압 레벨들을 구별하는 각각의 전압 임계 레벨들 사이에서 설정되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 회로.
  19. 제 15 항에 있어서,
    상기 놀 플래쉬 비휘발성 메모리 회로가 판독을 위해 선택되지 않고, 다른 놀 플래쉬 비휘발성 메모리 회로가 놀 플래쉬 비휘발성 메모리 회로들의 어레이에서 선택되면, 상기 선택되지 않은 놀 플래쉬 메모리 회로의 상기 복수의 전하 보유 트랜지스터들의 상기 선택되지 않은 전하 보유 트랜지스터들의 제어 게이트들은 상기 전하 보유 트랜지스터들을 끄기 위해 접지 기준 전압으로 설정되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 회로.
  20. 놀 플래쉬 비휘발성 메모리 장치에 있어서,
    행과 열로 정렬되어 있는 복수의 놀 플래쉬 비휘발성 메모리 회로들의 어레이를 포함하고, 상기 비휘발성 메모리 회로들 각각은 각 열이 낸드 스트링에 직렬로 연결되어 있는 복수의 전하 보유 트랜지스터들을 포함하고,
    놀 플래쉬 메모리 회로 각각의 최상위 전하 보유 트랜지스터의 드레인은 각각의 놀 플래쉬 메모리 회로에 존재하는 열에 연관된 로컬 비트 라인에 연결되고,
    놀 플래쉬 메모리 회로 각각의 최하위 전하 보유 트랜지스터의 소스는 각각의 놀 플래쉬 메모리 회로의 열에 연관된 로컬 소스 라인에 연결되고,
    각 행의 상기 전하 보유 트랜지스터들의 각 제어 게이트는 워드 라인에 공통으로 연결되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치.
  21. 제 20 항에 있어서,
    상기 비트 라인들 및 상기 소스 라인들은 상기 놀 플래쉬 비휘발성 메모리 회로들의 열에 연관되고, 병렬인 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치.
  22. 제 20 항에 있어서,
    상기 전하 보유 트랜지스터들의 열들 각각에 연관된 상기 로컬 비트 라인들과 상기 소스 라인들에 제어 신호들을 제공하기 위해 연결되어 있는 열 전압 제어 회로를 더 포함하는 놀 플래쉬 비휘발성 메모리 장치.
  23. 제 22 항에 있어서,
    상기 로컬 비트 라인들 각각은 비트 라인 선택 트랜지스터를 통해 복수의 광역 비트 라인들 중 하나에 연결되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치.
  24. 제 23 항에 있어서,
    상기 로컬 소스 라인들 각각은 소스 라인 선택 트랜지스터를 통해 복수의 광역 소스 라인들 중 하나에 연결되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치.
  25. 제 24 항에 있어서,
    상기 광역 비트 라인들과 상기 광역 소스 라인들은 상기 놀 플래쉬 비휘발성 메모리 회로들 안의 선택된 전하 보유 트랜지스터들을 판독하고 프로그램하고 지우기 위해 선택된 로컬 비트 라인들과 선택된 로컬 소스 라인들에 제어 신호들을 전달하기 위해 열 전압 제어 회로에 연결되어 있는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치.
  26. 제 20 항에 있어서,
    상기 전하 보유 트랜지스터들의 행들 각각에 연관된 워드 라인들에 제어 신호들을 제공하기 위해 연결되어 있는 행 전압 제어 회로를 더 포함하는 놀 플래쉬 비휘발성 메모리 장치.
  27. 제 26 항에 있어서,
    상기 행 제어 회로는 상기 놀 플래쉬 비휘발성 메모리 회로들 안의 선택된 전하 보유 트랜지스터들을 판독하고 프로그램하고 지우기 위해 워드 라인들에 제어 신호들을 전달하는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치.
  28. 제 25 항에 있어서,
    상기 로컬 비트 라인들 각각에 연결된 상기 소스 라인 선택 트랜지스터들과 상기 로컬 비트 라인 선택 트랜지스터들의 게이트들에 연결되어 있는 비트 라인 선택 제어 회로를 더 포함하는 놀 플래쉬 비휘발성 메모리 장치.
  29. 제 20 항에 있어서,
    상기 행 제어 회로는 상기 놀 플래쉬 비휘발성 메모리 회로들 안의 선택된 전하 보유 트랜지스터들을 판독하고 프로그램하고 지우기 위해 워드 라인 제어 신호들을 워드 라인들에 전달하고, 비트 라인 및 소스 라인 제어 신호들을 상기 열 전압 제어 회로에서 상기 선택된 로컬 비트 라인들 및 선택된 로컬 소스 라인들에 전달하기 위해 비트 라인 선택 신호들을 상기 선택된 비트 라인 선택 트랜지스터들에 소스 라인 선택 신호들을 상기 선택된 소스 라인 트랜지스터들에 전달하는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치.
  30. 제 20 항에 있어서,
    상기 복수의 전하 보유 트랜지스터들은 파울러-노르트하임 터널링 프로세스로 프로그램되고 소거되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치.
  31. 제 20 항에 있어서,
    상기 복수의 전하 보유 트랜지스터들 중 선택된 전하 보유 트랜지스터는 상기 선택된 전하 보유 트랜지스터의 제어 게이트와 상기 전하 보유 트랜지스터의 벌크 영역 사이에 대략 +15.0V부터 대략 +20.0V까지 증가적으로 상승하는 단계들로 매우 높은 프로그램 전압 레벨을 적용하는 것에 의해 단일 레벨 프로그램 셀로 프로그램되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치.
  32. 제 31 항에 있어서,
    상기 복수의 전하 보유 트랜지스터들 중 선택되지 않은 전하 보유 트랜지스터들은 상기 선택되지 않은 전하 보유 트랜지스터들의 제어 게이트와 상기 선택되지 않은 전하 보유 트랜지스터들의 벌크 영역에 10.0V 미만의 중간 프로그램 억제 전압 레벨을 적용하는 것에 의해 억제되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치.
  33. 제 20 항에 있어서,
    상기 놀 플래쉬 메모리 회로의 레이아웃은 상기 놀 플래쉬 메모리 회로의 크기가 상기 놀 플래쉬 메모리 회로를 제조하는 프로세스 기술의 최소 특성 크기(λ)의 대략 4배에서 대략 6배인 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치.
  34. 제 20 항에 있어서,
    상기 선택된 전하 보유 트랜지스터는 상기 선택된 전하 보유 트랜지스터의 벌크 영역과 상기 선택된 전하 보유 트랜지스터의 제어 게이트 사이에 대략 +15.0V부터 대략 +20.0V까지의 매우 높은 - 소거 전압 레벨을 적용하는 것에 의해 소거되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치.
  35. 제 20 항에 있어서,
    상기 복수의 전하 보유 트랜지스터들 중 선택되지 않은 전하 보유 트랜지스터들은 상기 선택되지 않은 전하 보유 트랜지스터들에 바이어스를 거는 것에 의해 억제되어, 상기 선택되지 않은 저장 트랜지스터들의 상기 제어 게이트와 상기 벌크 영역 사이에 대략 0.0V 전압 레벨이 존재하는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치.
  36. 제 20 항에 있어서,
    상기 복수의 전하 보유 트랜지스터들 중 단일 레벨 프로그램 셀로 프로그램된 상기 선택된 전하 보유 트랜지스터는
    상기 소스 라인을 전압 팔로워 센싱 회로에 연결하는 단계;
    상기 놀 플래쉬 메모리 회로 안의 상기 선택된 전하 보유 트랜지스터들의 게이트 및 드레인은 전원공급 전압 소스의 전압 레벨로 설정하고, 상기 복수의 전하 보유 트랜지스터들 중 상기 선택되지 않은 전하 보유 트랜지스터의 상기 게이트는 제 1 매우 높은 판독 전압으로 설정하는 단계; 및
    상기 전압 팔로워 센싱 회로 안의 소스 라인에서 발전된 전압과 기준 전압 소스를 비교하는 단계에 의해 판독되고,
    상기 기준 전압 소스는 제1 논리 레벨을 위한 임계 전압 레벨과 제2 논리 레벨의 임계 전압 레벨들을 구별하기 위해 대략 2.0V의 기준 전압 레벨로 설정되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치.
  37. 제 36 항에 있어서,
    상기 제 1 매우 높은 판독 전압은 6.0V 이상인 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치.
  38. 제 36 항에 있어서,
    상기 기준 전압 레벨은 대략 2.0V인 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치.
  39. 제 36 항에 있어서,
    상기 워드 라인들 및 이에 따라 선택되지 않은 놀 플래쉬 메모리 장치의 상기 복수의 전하 보유 트랜지스터들 중 상기 선택되지 않은 전하 보유 트랜지스터들의 제어 게이트들은 상기 전하 보유 트랜지스터들을 끄기 위해 접지 기준 전압으로 설정되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치.
  40. 제 20 항에 있어서,
    상기 복수의 전하 보유 트랜지스터들 중 단일 레벨 프로그램 셀로 프로그램된 상기 선택된 전하 보유 트랜지스터는
    상기 소스 라인을 전압 팔로워 센싱 회로에 연결하는 단계;
    상기 선택된 전하 보유 트랜지스터의 게이트 및 드레인은 중간 정도 높은 전압 레벨로 설정하는 단계;
    상기 복수의 전하 보유 트랜지스터들 중 상기 선택되지 않은 전하 보유 트랜지스터의 상기 게이트는 제 2 매우 높은 판독 전압으로 설정하는 단계; 및
    상기 전하 보유 트랜지스터 안에 저장되는 데이터를 표현하는 임계 전압을 결정하기 위해 상기 전압 팔로워 센싱 회로 안의 소스 라인에서 발전된 전압과 기준 전압 레벨들과 비교하는 단계에 의해 판독되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치.
  41. 제 40 항에 있어서,
    상기 중간 정도의 높은 전압 레벨은 대략 +4.0V인 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치.
  42. 제 40 항에 있어서,
    상기 제 2 매우 높은 판독 전압은 7.0V 이상인 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치.
  43. 제 40 항에 있어서,
    상기 기준 전압 레벨들은 상기 전하 보유 트랜지스터에 저장되는 각각의 데이터를 위한 임계 전압 레벨들을 구별하는 각각의 전압 임계 레벨들 사이에서 설정되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치.
  44. 제 40 항에 있어서,
    상기 워드 라인들 및 이에 따라 선택되지 않은 놀 플래쉬 메모리 회로의 상기 복수의 전하 보유 트랜지스터들의 상기 선택되지 않은 전하 보유 트랜지스터들의 제어 게이트들은 상기 전하 보유 트랜지스터들을 끄기 위해 접지 기준 전압으로 설정되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치.
  45. 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법에 있어서,
    기판을 마련하는 단계; 및
    행과 열로 구성된 복수의 놀 플래쉬 비휘발성 메모리 회로들의 어레이를 형성하는 단계를 포함하고,
    여기서, 상기 놀 플래쉬 비휘발성 메모리 회로들은,
    상기 전하 보유 트랜지스터들이 행과 열로 배치되도록 복수의 전하 보유 트랜지스터들을 형성하는 단계,
    상기 복수의 전하 보유 트랜지스터들을 낸드 스트링에 열 직렬로 연결하는 단계,
    놀 플래쉬 메모리 회로 각각의 최상위 전하 보유 트랜지스터의 드레인을 각각의 놀 플래쉬 메모리 회로에 존재하는 열에 연관된 로컬 비트 라인에 연결하는 단계,
    놀 플래쉬 메모리 회로 각각의 최하위 전하 보유 트랜지스터의 소스를 각각의 놀 플래쉬 메모리 회로의 열에 연관된 로컬 소스 라인에 연결하는 단계, 및
    각 행의 상기 전하 보유 트랜지스터들의 각 제어 게이트를 워드 라인에 공통으로 연결하는 단계에 의해 형성되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법.
  46. 제 45 항에 있어서,
    상기 놀 플래쉬 비휘발성 메모리 회로들의 각 열을 상기 비트 라인들 및 소스 라인들에 연관시키는 단계; 및
    상기 비트 라인들 및 상기 소스 라인들을 병렬로 배치하는 단계를 더 포함하는 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법.
  47. 제 45 항에 있어서,
    상기 놀 플래쉬 메모리 회로의 레이아웃은 상기 놀 플래쉬 메모리 회로의 크기가 상기 놀 플래쉬 메모리 회로를 제조하는 프로세스 기술의 최소 특성 크기(λ)의 대략 4배에서 대략 6배인 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법.
  48. 제 45 항에 있어서,
    열 전압 제어 회로를 형성하는 단계; 및
    전하 보유 트랜지스터들의 상기 열들 각각에 연관된 상기 소스 라인들 및 로컬 비트 라인들에 제어 신호들을 제공하기 위해 상기 열 전압 제어 회로를 연결하는 단계를 더 포함하는 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법.
  49. 제 48 항에 있어서,
    상기 로컬 비트 라인들 각각을 비트 라인 선택 트랜지스터를 통해 복수의 광역 비트 라인들 중 하나에 연결하는 단계를 더 포함하는 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법.
  50. 제 45 항에 있어서,
    상기 로컬 소스 라인들 각각을 소스 라인 선택 트랜지스터를 통해 복수의 광역 소스 라인들 중 하나에 연결하는 단계를 더 포함하는 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법.
  51. 제 46 항에 있어서,
    상기 놀 플래쉬 비휘발성 메모리 회로들 안의 선택된 전하 보유 트랜지스터들을 판독하고 프로그램하고 지우기 위해 선택된 로컬 비트 라인들 및 선택된 로컬 소스 라인들에 상기 제어 신호들을 전달하기 위해 상기 광역 비트 라인들 및 상기 광역 소스 라인들을 상기 열 전압 제어 회로에 연결하는 단계를 더 포함하는 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법.
  52. 제 46 항에 있어서,
    행 전압 제어 회로를 형성하는 단계를 더 포함하는 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법.
  53. 제 52 항에 있어서,
    상기 전하 보유 트랜지스터들의 각 행들에 연관된 워드 라인들에 제어 신호들을 제공하기 위해 상기 행 전압 제어 회로를 연결하는 단계를 더 포함하는 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법.
  54. 제 52 항에 있어서,
    상기 로컬 비트 라인들 각각에 연결된 상기 소스 라인 선택 트랜지스터들 및 상기 로컬 비트 라인 선택 트랜지스터들의 게이트들을 연결하는 단계를 더 포함하는 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법.
  55. 제 54 항에 있어서,
    상기 놀 플래쉬 비휘발성 메모리 회로들 안의 선택된 전하 보유 트랜지스터들을 판독하고 프로그램하고 지우기 위해 상기 행 제어 회로로부터 상기 제어 신호들을 상기 워드 라인들로 전달하는 단계를 더 포함하는 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법.
  56. 제 55 항에 있어서,
    상기 비트 라인 및 상기 소스 라인 제어 신호들을 상기 열 전압 제어 회로로부터 상기 선택된 로컬 비트 라인들 및 선택된 로컬 소스 라인들로 전달하기 위해 상기 행 전압 제어 회로로부터 상기 선택 제어 신호들을 상기 선택된 비트 라인 선택 트랜지스터들 및 상기 선택된 소스 라인 트랜지스터들로 전달하는 단계를 더 포함하는 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법.
  57. 제 45 항에 있어서,
    상기 복수의 전하 보유 트랜지스터들은 파울러-노르트하임 터널링 프로세스로 프로그램되고 소거되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법.
  58. 제 45 항에 있어서,
    상기 복수의 전하 보유 트랜지스터들 중 선택된 하나의 전하 보유 트랜지스터는 상기 선택된 전하 보유 트랜지스터의 제어 게이트와 상기 전하 보유 트랜지스터의 벌크 영역 사이에 대략 +15.0V부터 대략 +20.0V까지 증가적으로 상승하는 단계들로 매우 높은 프로그램 전압 레벨을 적용하는 것에 의해 단일 레벨 프로그램 셀로 프로그램되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법.
  59. 제 45 항에 있어서,
    상기 복수의 전하 보유 트랜지스터들 중 선택되지 않은 전하 보유 트랜지스터들은 상기 선택되지 않은 전하 보유 트랜지스터들의 제어 게이트와 상기 선택되지 않은 전하 보유 트랜지스터들의 벌크 영역에 10.0V 미만의 중간 프로그램 억제 전압 레벨을 적용하는 것에 의해 억제되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법.
  60. 제 45 항에 있어서,
    상기 선택된 전하 보유 트랜지스터는 상기 선택된 전하 보유 트랜지스터의 벌크 영역과 상기 선택된 전하 보유 트랜지스터의 제어 게이트 사이에 대략 +15.0V부터 대략 +20.0V까지의 매우 높은 - 소거 전압 레벨을 적용하는 것에 의해 소거되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법.
  61. 제 45 항에 있어서,
    상기 복수의 전하 보유 트랜지스터들 중 선택되지 않은 전하 보유 트랜지스터들은 상기 선택되지 않은 전하 보유 트랜지스터들에 바이어스를 거는 것에 의해 억제되어, 상기 선택되지 않은 저장 트랜지스터들의 상기 제어 게이트와 상기 벌크 영역 사이에 대략 0.0V 전압 레벨이 존재하는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법.
  62. 제 45 항에 있어서,
    상기 복수의 전하 보유 트랜지스터들 중 단일 레벨 프로그램 셀로 프로그램된 상기 선택된 전하 보유 트랜지스터는
    상기 소스 라인을 전압 팔로워 센싱 회로에 연결하는 단계;
    상기 놀 플래쉬 메모리 회로 안의 상기 선택된 전하 보유 트랜지스터들의 게이트 및 드레인은 전원공급 전압 소스의 전압 레벨로 설정하고, 상기 복수의 전하 보유 트랜지스터들 중 상기 선택되지 않은 전하 보유 트랜지스터의 상기 게이트는 제 1 매우 높은 판독 전압으로 설정하는 단계; 및
    상기 전압 팔로워 센싱 회로 안의 소스 라인에서 발전된 전압과 기준 전압 소스를 비교하는 단계에 의해 판독되고,
    상기 기준 전압 소스는 제1 논리 레벨을 위한 임계 전압 레벨과 제2 논리 레벨의 임계 전압 레벨들을 구별하기 위해 대략 2.0V의 기준 전압 레벨로 설정되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법.
  63. 제 62 항에 있어서,
    상기 제 1 매우 높은 판독 전압은 6.0V 이상인 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법.
  64. 제 62 항에 있어서,
    상기 기준 전압 레벨은 대략 2.0V인 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법.
  65. 제 62 항에 있어서,
    상기 워드 라인들 및 이에 따라 선택되지 않은 놀 플래쉬 메모리 회로의 상기 복수의 전하 보유 트랜지스터들의 상기 선택되지 않은 전하 보유 트랜지스터들의 제어 게이트들은 상기 전하 보유 트랜지스터들을 끄기 위해 접지 기준 전압으로 설정되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법.
  66. 제 45 항에 있어서,
    상기 복수의 전하 보유 트랜지스터들 중 단일 레벨 프로그램 셀로 프로그램된 상기 선택된 전하 보유 트랜지스터는
    상기 소스 라인을 전압 팔로워 센싱 회로에 연결하는 단계;
    상기 선택된 전하 보유 트랜지스터의 게이트 및 드레인은 중간 정도 높은 전압 레벨로 설정하는 단계;
    상기 복수의 전하 보유 트랜지스터들 중 상기 선택되지 않은 전하 보유 트랜지스터의 상기 게이트는 제 2 매우 높은 판독 전압으로 설정하는 단계; 및
    상기 전하 보유 트랜지스터 안에 저장되는 데이터를 표현하는 임계 전압을 결정하기 위해 상기 전압 팔로워 센싱 회로 안의 소스 라인에서 발전된 전압과 기준 전압 레벨들과 비교하는 단계에 의해 판독되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법.
  67. 제 66 항에 있어서,
    상기 중간 정도의 높은 전압 레벨은 대략 +4.0V인 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법.
  68. 제 66 항에 있어서,
    상기 제 2 매우 높은 판독 전압은 7.0V 이상인 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법.
  69. 제 66 항에 있어서,
    상기 기준 전압 레벨들은 상기 전하 보유 트랜지스터에 저장되는 각각의 데이터를 위한 임계 전압 레벨들을 구별하는 각각의 전압 임계 레벨들 사이에서 설정되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법.
  70. 제 66 항에 있어서,
    상기 워드 라인들 및 이에 따라 선택되지 않은 놀 플래쉬 메모리 회로의 상기 복수의 전하 보유 트랜지스터들의 상기 선택되지 않은 전하 보유 트랜지스터들의 제어 게이트들은 상기 전하 보유 트랜지스터들을 끄기 위해 접지 기준 전압으로 설정되는 것을 특징으로 하는 놀 플래쉬 비휘발성 메모리 장치를 형성하기 위한 방법.
  71. 집적 회로 장치에 있어서,
    낸드 플래쉬 비휘발성 메모리 회로들의 어레이; 및
    복수의 놀 플래쉬 비휘발성 메모리 회로들의 어레이를 포함하고,
    상기 낸드 플래쉬 비휘발성 메모리 회로 각각은, 행과 열로 정렬되어 있는 복수의 전하 보유 트랜지스터들을 포함하는데, 여기서 각 열 상의 상기 전하 보유 트랜지스터들은 적어도 하나의 전하 보유 트랜지스터 그룹을 형성하고, 낸드 시리즈 스트링 각각은 상위 선택 트랜지스터와 하위 선택 트랜지스터를 가지고,
    상기 놀 플래쉬 비휘발성 메모리 회로 각각은, 행과 열로 정렬되어 있는 복수의 전하 보유 트랜지스터들을 포함하는데, 각 열 상의 상기 전하 보유 트랜지스터들은 적어도 하나의 그룹으로 조직화되고, 상기 전하 보유 트랜지스터들의 각 그룹은 낸드 스트링에 직렬로 연결되어 있고,
    놀 플래쉬 메모리 회로 각각의 최상위 전하 보유 트랜지스터의 드레인은 각각의 놀 플래쉬 메모리 회로에 존재하는 열에 연관된 로컬 비트 라인에 연결되고,
    놀 플래쉬 메모리 회로 각각의 최하위 전하 보유 트랜지스터의 소스는 각각의 놀 플래쉬 메모리 회로의 열에 연관된 로컬 소스 라인에 연결되고,
    각 행의 상기 전하 보유 트랜지스터들의 각 제어 게이트는 워드 라인에 공통으로 연결되는 것을 특징으로 하는 집적 회로 장치.
  72. 제 71 항에 있어서,
    상기 놀 플래쉬 비휘발성 메모리 회로들 각각에서, 상기 비트 라인들 및 상기 소스 라인들은 상기 놀 플래쉬 비휘발성 메모리 회로들의 열에 연관되고, 병렬인 것을 특징으로 하는 집적 회로 장치.
  73. 제 71 항에 있어서,
    상기 놀 플래쉬 비휘발성 메모리 회로들 각각은, 상기 전하 보유 트랜지스터들의 열들 각각에 연관된 상기 로컬 비트 라인들과 상기 소스 라인들에 제어 신호들을 제공하기 위해 연결되어 있는 열 전압 제어 회로를 더 포함하는 집적 회로 장치.
  74. 제 71 항에 있어서,
    상기 놀 플래쉬 비휘발성 메모리 회로들 각각에서, 상기 로컬 비트 라인들은 비트 라인 선택 트랜지스터를 통해 복수의 광역 비트 라인들 중 하나에 연결되는 것을 특징으로 하는 집적 회로 장치.
  75. 제 74 항에 있어서,
    상기 놀 플래쉬 비휘발성 메모리 회로들 각각에서, 상기 로컬 소스 라인들은 소스 라인 선택 트랜지스터를 통해 복수의 광역 소스 라인들 중 하나에 연결되는 것을 특징으로 하는 집적 회로 장치.
  76. 제 75 항에 있어서,
    상기 놀 플래쉬 비휘발성 메모리 회로들 각각에서, 상기 광역 비트 라인들과 상기 광역 소스 라인들은 상기 놀 플래쉬 비휘발성 메모리 회로들 안의 선택된 전하 보유 트랜지스터들을 판독하고 프로그램하고 지우기 위해 선택된 로컬 비트 라인들과 선택된 로컬 소스 라인들에 제어 신호들을 전달하기 위해 상기 열 전압 제어 회로에 연결되어 있는 것을 특징으로 하는 집적 회로 장치.
  77. 제 74 항에 있어서,
    상기 놀 플래쉬 비휘발성 메모리 회로들 각각은, 상기 전하 보유 트랜지스터들의 행들 각각에 연관된 워드 라인들에 제어 신호들을 제공하기 위해 연결되어 있는 행 전압 제어 회로를 더 포함하는 집적 회로 장치.
  78. 제 77 항에 있어서,
    상기 놀 플래쉬 비휘발성 메모리 장치들 각각에서, 상기 행 제어 회로는 상기 놀 플래쉬 비휘발성 메모리 회로들 안의 선택된 전하 보유 트랜지스터들을 판독하고 프로그램하고 지우기 위해 워드 라인들에 제어 신호들을 전달하는 것을 특징으로 하는 집적 회로 장치.
  79. 제 78 항에 있어서,
    상기 놀 플래쉬 비휘발성 메모리 회로들 각각은, 상기 로컬 비트 라인들 각각에 연결된 상기 소스 라인 선택 트랜지스터들과 상기 로컬 비트 라인 선택 트랜지스터들의 게이트들에 연결되어 있는 비트 라인 선택 제어 회로를 더 포함하는 집적 회로 장치.
  80. 제 71 항에 있어서,
    상기 놀 플래쉬 비휘발성 메모리 회로들 각각에서, 상기 행 제어 회로는 상기 놀 플래쉬 비휘발성 메모리 회로들 안의 선택된 전하 보유 트랜지스터들을 판독하고 프로그램하고 지우기 위해 워드 라인 제어 신호들을 워드 라인들에 전달하고, 비트 라인 및 소스 라인 제어 신호들을 상기 열 전압 제어 회로에서 상기 선택된 로컬 비트 라인들 및 선택된 로컬 소스 라인들에 전달하기 위해 비트 라인 선택 신호들을 상기 선택된 비트 라인 선택 트랜지스터들에 소스 라인 선택 신호들을 상기 선택된 소스 라인 트랜지스터들에 전달하는 것을 특징으로 하는 집적 회로 장치.
  81. 제 71 항에 있어서,
    상기 놀 플래쉬 비휘발성 메모리 장치들 각각에서, 상기 복수의 전하 보유 트랜지스터들은 파울러-노르트하임 터널링 프로세스로 프로그램되고 소거되는 것을 특징으로 하는 집적 회로 장치.
  82. 제 71 항에 있어서,
    상기 놀 플래쉬 비휘발성 메모리 회로들 각각에서, 상기 복수의 전하 보유 트랜지스터들 중 선택된 전하 보유 트랜지스터는 상기 선택된 전하 보유 트랜지스터의 제어 게이트와 상기 전하 보유 트랜지스터의 벌크 영역 사이에 대략 +15.0V부터 대략 +20.0V까지 증가적으로 상승하는 단계들로 매우 높은 프로그램 전압 레벨을 적용하는 것에 의해 단일 레벨 프로그램 셀로 프로그램되는 것을 특징으로 하는 집적 회로 장치.
  83. 제 82 항에 있어서,
    상기 놀 플래쉬 비휘발성 메모리 회로들 각각에서, 상기 복수의 전하 보유 트랜지스터들 중 선택되지 않은 전하 보유 트랜지스터들은 상기 선택되지 않은 전하 보유 트랜지스터들의 제어 게이트와 상기 선택되지 않은 전하 보유 트랜지스터들의 벌크 영역에 10.0V 미만의 중간 프로그램 억제 전압 레벨을 적용하는 것에 의해 억제되는 것을 특징으로 하는 집적 회로 장치.
  84. 제 71 항에 있어서,
    상기 놀 플래쉬 비휘발성 메모리 회로들 각각에서, 상기 놀 플래쉬 메모리 회로의 레이아웃은 상기 놀 플래쉬 메모리 회로의 크기가 상기 놀 플래쉬 메모리 회로를 제조하는 프로세스 기술의 최소 특성 크기(λ)의 대략 4배에서 대략 6배인 것을 특징으로 하는 집적 회로 장치.
  85. 제 71 항에 있어서,
    상기 놀 플래쉬 비휘발성 메모리 회로들 각각에서, 상기 선택된 전하 보유 트랜지스터는 상기 선택된 전하 보유 트랜지스터의 벌크 영역과 상기 선택된 전하 보유 트랜지스터의 제어 게이트 사이에 대략 +15.0V부터 대략 +20.0V까지의 매우 높은 - 소거 전압 레벨을 적용하는 것에 의해 소거되는 것을 특징으로 하는 집적 회로 장치.
  86. 제 71 항에 있어서,
    상기 놀 플래쉬 비휘발성 메모리 회로들 각각에서, 상기 복수의 전하 보유 트랜지스터들 중 선택되지 않은 전하 보유 트랜지스터들은 상기 선택되지 않은 전하 보유 트랜지스터들에 바이어스를 거는 것에 의해 억제되어, 상기 선택되지 않은 저장 트랜지스터들의 상기 제어 게이트와 상기 벌크 영역 사이에 대략 0.0V 전압 레벨이 존재하는 것을 특징으로 하는 집적 회로 장치.
  87. 제 71 항에 있어서,
    상기 놀 플래쉬 비휘발성 메모리 회로들 각각에서, 상기 복수의 전하 보유 트랜지스터들 중 단일 레벨 프로그램 셀로 프로그램된 상기 선택된 전하 보유 트랜지스터는
    상기 소스 라인을 전압 팔로워 센싱 회로에 연결하는 단계;
    상기 놀 플래쉬 메모리 회로 안의 상기 선택된 전하 보유 트랜지스터들의 게이트 및 드레인은 전원공급 전압 소스의 전압 레벨로 설정하고, 상기 복수의 전하 보유 트랜지스터들 중 상기 선택되지 않은 전하 보유 트랜지스터의 상기 게이트는 제 1 매우 높은 판독 전압으로 설정하는 단계; 및
    상기 전압 팔로워 센싱 회로 안의 소스 라인에서 발전된 전압과 기준 전압 소스를 비교하는 단계에 의해 판독되고,
    상기 기준 전압 소스는 제1 논리 레벨을 위한 임계 전압 레벨과 제2 논리 레벨의 임계 전압 레벨들을 구별하기 위해 대략 2.0V의 기준 전압 레벨로 설정되는 것을 특징으로 하는 집적 회로 장치.
  88. 제 87 항에 있어서,
    상기 놀 플래쉬 비휘발성 메모리 회로들 각각에서, 상기 제 1 매우 높은 판독 전압은 6.0V 이상인 것을 특징으로 하는 집적 회로 장치.
  89. 제 87 항에 있어서,
    상기 놀 플래쉬 비휘발성 메모리 회로들 각각에서, 상기 기준 전압 레벨은 대략 2.0V인 것을 특징으로 하는 집적 회로 장치.
  90. 제 87 항에 있어서,
    상기 워드 라인들 및 이에 따른 선택되지 않은 놀 플래쉬 메모리 회로의 상기 복수의 전하 보유 트랜지스터들의 상기 선택되지 않은 전하 보유 트랜지스터들의 제어 게이트들은 상기 전하 보유 트랜지스터들을 끄기 위해 접지 기준 전압으로 설정되는 것을 특징으로 하는 집적 회로 장치.
  91. 제 71 항에 있어서,
    상기 놀 플래쉬 비휘발성 메모리 회로들 각각에서, 상기 복수의 전하 보유 트랜지스터들 중 단일 레벨 프로그램 셀로 프로그램된 상기 선택된 전하 보유 트랜지스터는
    상기 소스 라인을 전압 팔로워 센싱 회로에 연결하는 단계;
    상기 선택된 전하 보유 트랜지스터의 게이트 및 드레인은 중간 정도 높은 전압 레벨로 설정하는 단계;
    상기 복수의 전하 보유 트랜지스터들 중 상기 선택되지 않은 전하 보유 트랜지스터의 상기 게이트는 제 2 매우 높은 판독 전압으로 설정하는 단계; 및
    상기 전하 보유 트랜지스터 안에 저장되는 데이터를 표현하는 임계 전압을 결정하기 위해 상기 전압 팔로워 센싱 회로 안의 소스 라인에서 발전된 전압과 기준 전압 레벨들과 비교하는 단계에 의해 판독되는 것을 특징으로 하는 집적 회로 장치.
  92. 제 91 항에 있어서,
    상기 놀 플래쉬 비휘발성 메모리 회로들 각각에서, 상기 중간 정도의 높은 전압 레벨은 대략 +4.0V인 것을 특징으로 하는 집적 회로 장치.
  93. 제 91 항에 있어서,
    상기 놀 플래쉬 비휘발성 메모리 회로들 각각에서, 상기 제 2 매우 높은 판독 전압은 7.0V 이상인 것을 특징으로 하는 집적 회로 장치.
  94. 제 91 항에 있어서,
    상기 놀 플래쉬 비휘발성 메모리 회로들 각각에서, 상기 기준 전압 레벨들은 상기 전하 보유 트랜지스터에 저장되는 각각의 데이터를 위한 임계 전압 레벨들을 구별하는 각각의 전압 임계 레벨들 사이에서 설정되는 것을 특징으로 하는 집적 회로 장치.
  95. 제 91 항에 있어서,
    상기 워드 라이들 및 이에 따라 선택되지 않은 놀 플래쉬 메모리 회로의 상기 복수의 전하 보유 트랜지스터들의 상기 선택되지 않은 전하 보유 트랜지스터들의 제어 게이트들은 상기 전하 보유 트랜지스터들을 끄기 위해 접지 기준 전압으로 설정되는 것을 특징으로 집적 회로 장치.
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