JP2011523156A - Nandベースnmosnorフラッシュメモリセル/アレイ及びその製造方法 - Google Patents
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Abstract
【課題】NANDベースNMOS NORフラッシュメモリセル/アレイ及びその製造方法の提供。
【解決手段】NORフラッシュ不揮発性メモリ回路において、NANDストリングにおいて直列に接続された複数の電荷保持トランジスタを包含し、そのうち最上の電荷保持トランジスタのドレインは該直列に接続された複数の電荷保持トランジスタに関連するビット線に接続され、そのうち最下の電荷保持トランジスタのソースは該複数の電荷保持トランジスタに関連するソース線に接続され、該複数の電荷保持トランジスタのコントロールゲートはワード線に接続されたことを特徴とする。
【選択図】図4a
【解決手段】NORフラッシュ不揮発性メモリ回路において、NANDストリングにおいて直列に接続された複数の電荷保持トランジスタを包含し、そのうち最上の電荷保持トランジスタのドレインは該直列に接続された複数の電荷保持トランジスタに関連するビット線に接続され、そのうち最下の電荷保持トランジスタのソースは該複数の電荷保持トランジスタに関連するソース線に接続され、該複数の電荷保持トランジスタのコントロールゲートはワード線に接続されたことを特徴とする。
【選択図】図4a
Description
この出願は米国特許法のもとに、2008年5月7日になされた出願第61/126,854号の米国特許仮出願の優先権を主張する。
この出願は米国特許法のもとに、2008年5月30日になされた出願第61/130,381号の米国特許仮出願の優先権を主張する。
この出願は米国特許法のもとに、2008年6月9日になされた出願第61/131,554号の米国特許仮出願の優先権を主張する。
この出願は米国特許法のもとに、2008年6月16日になされ本出願と譲受人が同じである出願第61/132,122号の米国特許仮出願の優先権を主張する。
この出願は米国特許法のもとに、2008年6月20日になされ本出願と譲受人が同じである出願第61/132,628号の米国特許仮出願の優先権を主張する。
弁理士番号AP08−005
弁理士番号AP08−006
弁理士番号AP08−007
弁理士番号AP08−008
本発明は不揮発性メモリアレイ構造及び操作に関する。特に、本発明はNANDベースNORフラッシュメモリ装置構造及び操作に関する。
不揮発性メモリはこの技術においてよく知られている。不揮発性メモリには、ROM、EPROM、EEPROM、NORフラッシュメモリ、及びNANDフラッシュメモリの種類がある。個人情報端末(PDA)、携帯電話、ノートブック型及びラップトップ型コンピュータ、ボイスレコーダー、GPS(global positioning systems)等の最近の応用において、フラッシュメモリは不揮発性メモリの最も人気のあるタイプの一つとなっている。フラッシュメモリは高密度、小さいシリコン領域、低コスト及び繰り返しプログラム可能で、単一の低電圧電源により消去できる等の複合利点を有する。
この技術において周知のフラッシュメモリ構造は、電荷保存と電荷捕捉のような電荷保存メカニズムを採用している。該電荷保存メカニズムは、フローティングゲートを有する不揮発性メモリでは、デジタルデータを表す電荷は装置のフローティングゲートに保存される。保存された電荷は該フローティングゲートのスレショルド電圧を修正し、メモリセルはデジタルデータが保存されたと判断する。SONOS(シリコン/酸化膜/窒化膜/酸化膜/シリコン)或いはMONOS(金属/酸化膜/窒化膜/酸化膜/シリコン)型セルのような電荷捕捉メカニズムにおいては、電荷は二つの絶縁層間の電荷捕捉層に捕捉される。該SONOS或いは該MONOS装置における該電荷捕捉層はシリコン窒化物(SiNx)のような比較的高い誘電率(k)を有する。
現在、不揮発性メモリは高速ランダムアクセス非同期NOR不揮発性フラッシュメモリと、低速シリアルアクセス同期NAND不揮発性フラッシュメモリという二つの主要な製品カテゴリーに分類される。NOR不揮発性フラッシュメモリは高ピン数メモリであり、複数の外部アドレス及びデータピンを適当なコントロール信号ピンと共に有している。NOR不揮発性フラッシュメモリの一つの欠点は、密度が倍になると、必要な外部ピン数が一つ増え、これはもう一つの外部アドレスピンを増すことによる。これに対して、NAND不揮発性フラッシュメモリはアドレス出力ピンを有さないNOR不揮発性フラッシュメモリよりも少ないピン数を有するという長所がある。密度が増しても、NAND不揮発性フラッシュメモリのピン数は一定に保たれる。今日製造されている二つの主流であるNAND不揮発性フラッシュメモリとNOR不揮発性フラッシュメモリのメモリセル構造のいずれも電荷として1ビットを保存する1電荷保持(電荷保存或いは電荷捕捉)トランジスタメモリセルを使用し、該トランジスタメモリセルはシングルレベルプログラムセル(SLC)とも称される。それらはそれぞれ1ビット/1トランジスタNANDセル或いはNORセルと称され、シングルレベルプログラムデータをセル中に保存する。
NAND及びNOR不揮発性フラッシュメモリはISP(In−System Program)と消去可能である利点を提供し、最低10万回の耐用サイクルを提供するスペックを有している。加えて、シングルチップNAND及びNOR不揮発性フラッシュメモリ製品は、ギガバイト密度を提供でき、それはセルサイズを高精度でコントロール可能なことによる。たとえば、現在1ビット/1トランジスタNANDセルサイズは〜4λ2 (λは半導体処理における最小加工寸法である)に維持され、一方、NORセルサイズは〜10λ2 である。さらに、二つのしきい値電圧(Vt0とVt1)を有するシングルレベルプログラムセルとしてデータを保存するのに加え、1トランジスタNAND及びNOR不揮発性フラッシュメモリセルはいずれも、1セルごとに少なくとも2ビットを保存することができるか、1物理セルにおいて4つの異なるレベルのしきい値電圧(Vt0、Vt1、Vt2及びVt3)を有する1トランジスタごとに2ビットを保存する。
現在、最高密度のシングルチップダブル多結晶シリコンゲートNAND不揮発性フラッシュメモリチップは64GBである。これに対し、ダブル多結晶シリコンゲートNOR不揮発性フラッシュメモリチップの密度は2GBである。NAND不揮発性フラッシュメモリとNOR不揮発性フラッシュメモリの密度の大きな違いは、NOR不揮発性フラッシュメモリに勝るNAND不揮発性フラッシュメモリの優れたスケーラビリティ(scalability)の結果である。NOR不揮発性フラッシュメモリセルは5.0Vのドレイン−ソース電圧(Vds)をチャネルホット電子(Channel−Hot−Electron;CHE)プログラミングプロセスを維持するために必要とする。これに対し、NAND不揮発性フラッシュメモリセルは低電流ファウラー・ノードハイムチャネルトンネルプログラムプロセスのために0.0Vのドレイン−ソース電圧を必要とする。その結果、1ビット/1トランジスタNAND不揮発性フラッシュメモリセルサイズは1ビット/1トランジスタNOR不揮発性フラッシュメモリセルの半分のサイズとなる。これによりNAND不揮発性フラッシュメモリ装置は巨大なデータ保存を必要とする応用に適用可能となる。NOR不揮発性フラッシュメモリ装置は、あまり多くのデータ保存量を必要とせず高速で非同期ランダムアクセスが必要とされるプログラムコード保存メモリとして広く使用される。
ツートランジスタNOR不揮発性フラッシュメモリセルはシングルレベルプログラムセルとして構成された二つのNMOSトランジスタで形成される。ツートランジスタNORセルのトップトランジスタはフローティングゲートトランジスタであり、ボトムトランジスタはレギュラーNMOSセレクトトランジスタである。トップ1T NANDセルのみがデータ保存の能力を有する。ツートランジスタNOR不揮発性フラッシュメモリセルのうち一つのトランジスタのみがデータを保持でき、このNOR不揮発性フラッシュメモリセルのオーバーヘッドはNANDセルごとに1セレクトトランジスタである。
米国特許第7,263,003号(Edahiro氏等)には予充電/放電をコントロールし及びプライマリセルアレイの増幅回路を検知するためのレプリカセルアレイを使用した2トランジスタフラッシュメモリ装置が記載されている。
米国特許第5,586,523号(Endo氏等)はNORセル型EEPROMメモリセルアレイセクションを提供している。各二つの隣接するNORセルは、一方のメモリセルトランジスタのドレインともう一方のセルトランジスタのソースが一体に接続されている対応するビット線に接続されている。これらのセルトランジスタの他のソース及びドレインはソース線に一体に結合されている。該ソース線はセレクトトランジスタを具えている。
米国特許第6,765,825号(Scott氏)には二つのフローティングゲートトランジスタを具えたディファレンシャルNORメモリセルが記載されている。これらのトランジスタの各ドレイン端子は対応するディファレンシャルビット線に結合されている。各トランジスタのソース端子はコモン電流源或いはシンクに結合されている。各コントロールゲート端子は対応するワード線に結合され、それは他のコントロール端子が接続された対応ワード線と同じであるか異なるものとされる。該フローティングゲートトランジスタは5端子装置とされて、それは追加ウェル端子を含む。その場合、ビットラインの異なるセットがEEPROMメモリセルの読み出しとプログラムに使用される。ドレイン端子は該ディファレンシャル読み出しビット線に結合され、各ウェル端子は対応するディファレンシャルプログラムビット線に結合される。
米国特許出願第2006/0181925号(Specht氏等)にはメモリトランジスタがロウとカラムに配置された不揮発性メモリセル配置が記載されている。第1カラムのメモリトランジスタのソース/ドレイン端子は第2カラムのメモリトランジスタの第1ソース/ドレイン端子よりも異なるメタライズ化平面の導体トラックに結合されている。この方法により、メモリ配置における隣接カラムのメモリトランジスタを互いにより近接させることができる。
本発明の目的はNOR不揮発性フラッシュメモリを提供することにあり、それはNAND不揮発性フラッシュメモリ装置のメモリセルサイズと低電流プログラム処理と、NOR不揮発性フラッシュメモリ装置の高速、非同期のランダムアクセスを提供する。
この目的を解決するため、NOR不揮発性フラッシュメモリ回路のある実施例は、NANDストリングに直列に接続された複数の電荷保持トランジスタを包含する。最上の電荷保持トランジスタのドレインは直列接続された複数の電荷保持トランジスタに結合されたビット線に接続され、最下の電荷保持トランジスタのソースは複数の電荷保持トランジスタに結合されたソース線に接続される。各ロウ(row)の複数の電荷保持トランジスタの各コントロールゲートは共同で一つのワード線に接続されている。複数の直列の電荷保持トランジスタは、第1導電型のウェル(トリプルp型ウェル)内に形成される。第1導電型のウェルは第2導電型のディープウェル(Deep n型ウェル)内に形成される。第2導電型のディープウェルが第1導電型の基板(p型基板)内に形成される。
該複数の電荷保持トランジスタはファウラー・ノードハイムトンネルプロセスでプログラム及び消去される。該複数の電荷保持トランジスタ中の選択された電荷保持トランジスタをシングルレベルプログラムセルとしてプログラムするために、約+15.0Vから約+20.0Vの非常に高い電圧レベルが、漸増するステップ式に、選択された電荷保持トランジスタのコントロールゲートと電荷保持トランジスタのバルク領域の間に印加される。選択されていない複数の電荷保持トランジスタは+10.0Vより低い中間電圧レベルが選択された電荷保持トランジスタのコントロールゲートと電荷保持トランジスタのバルク領域の間に印加されることにより抑制される。NORフラッシュメモリ回路は、NORフラッシュメモリ回路のサイズが、NORフラッシュメモリ回路形成のための加工技術の最小特徴サイズのほぼ4倍となるようレイアウトされる。
選択された電荷保持トランジスタを消去するため、約+15.0Vから約+20.0Vの非常に高い正電圧レベルを、選択された電荷保持トランジスタのバルク領域と該電荷保持トランジスタのコントロールゲートの間に印加される。選択されていない複数の電荷保持トランジスタは、約0.0V電圧レベルが不選択の電荷保持トランジスタのコントロールゲートとバルク領域の間に印加されるように、該不選択電荷保持トランジスタがバイアスされることにより抑制される。
シングルレベルプログラムセルとしてプログラムされた複数の電荷保持トランジスタの選択された電荷保持トランジスタを読み出すため、ソース線は電圧フォロワー検出回路に接続される。該選択された電荷保持トランジスタのゲートとドレインは電源電圧源(VDD)の電圧レベルにセットされ、それは約1.8V或いは約3.0Vとされる。複数の電荷保持トランジスタのうち全ての不選択電荷保持トランジスタは6.0Vより大きい第1の非常に高い読み出し電圧にセットされる。NORフラッシュメモリ回路が読み出し用に選択されなければ、複数の電荷保持トランジスタの不選択電荷保持トランジスタのコントロールゲートは接地参考電圧に設定されて電荷保持トランジスタを切断する。該電圧フォロワー検出回路は参考電圧源に接続された参考端子を有するコンパレータである。第1ロジックレベル(0)用のしきい値電圧レベルと第2ロジックレベル(1)のしきい値電圧の間で識別するために、参考電圧源は約2.0Vの電圧レベルに設定される。
マルチレベルプログラムセルとしてプログラムされた複数の電荷保持トランジスタの選択された電荷保持トランジスタを読み出すために、ソース線は電圧フォロワー検出回路に接続される。該選択された電荷保持トランジスタのゲートとドレインは適度に高い電圧レベルに設定され、それは約4.0Vである。複数の電荷保持トランジスタのうち全ての不選択電荷保持トランジスタのゲートは7.0Vより高い第2の非常に高い読み出し電圧に設定される。電圧フォロワー検出回路は該電荷保持トランジスタに保存されたデータを表すしきい値電圧の数より一つ少ない数のコパレータを有する。各コンパレータは参考電圧源群の一つに接続される。該参考電圧源は各しきい値電圧の間の電圧レベルに設定されてこれにより電荷保持トランジスタに保存された各データに関してしきい値電圧レベルの間で識別される。
他の実施例において、NOR不揮発性フラッシュメモリ装置はNORフラッシュメモリ回路の電荷保持トランジスタがロウとカラムを構成するように配置された複数のNOR不揮発性フラッシュメモリ回路アレイを包含する。各NORフラッシュメモリ回路はNANDストリングに直列に接続されたカラム(column)上の複数の電荷保持トランジスタを包含する。各NORフラッシュメモリ回路の最上の電荷保持トランジスタのドレインは、各NORフラッシュメモリ回路が存在するカラムに関連づけられたローカルビット線に接続される。各NORフラッシュメモリ回路の最下の電荷保持トランジスタのソースは各NORフラッシュメモリ回路の存在するカラムに関連づけられたローカルソース線に接続されている。各ロウの電荷保持トランジスタの各コントロールゲートはワード線に共同で接続される。
NOR不揮発性フラッシュメモリ装置はカラム電圧コントロール回路を包含する。該カラム電圧コントロール回路はコントロール信号を提供するためにローカルビット線と、電荷保持トランジスタの各カラムに関連付けられたソース線に接続される。各ローカルビット線はビット線選択トランジスタを介して複数のグローバルビット線の一つに接続され、各ローカルソース線はソース線選択トランジスタを介して複数のグローバルソース線の一つに接続される。該グローバルビット線及び該グローバルソース線はカラム電圧コントロール回路に接続されて、該NOR不揮発性フラッシュメモリ回路内の選択された電荷保持トランジスタを読み出し、プログラミングし、及び消去するために、コントロール信号を選択されたローカルビット線と選択されたローカルソース線に伝送する。
NOR不揮発性フラッシュメモリ装置はロウ電圧コントロール回路を包含する。該ロウ電圧コントロール回路は、電荷保持トランジスタの各ロウに関連付けられたワード線と、ローカルビット線選択トランジスタのゲートと、各ローカルビット線に接続されたソース線選択トランジスタにコントロール信号を提供する。ロウ電圧コントロール回路はNOR不揮発性フラッシュメモリ回路内の選択された電荷保持トランジスタを読み出し、プログラミングし、及び消去するためにコントロール信号をワード線に伝送する。ロウ電圧コントロール回路はまた選択されたビット線選択トランジスタと選択されたソース線トランジスタに選択コントロール信号を伝送し、ビット線及びソース線コントロール信号を該カラム電圧コントロール回路から選択されたローカルビット線及び選択されたローカルソース線に伝送する。
複数の電荷保持トランジスタはファウラー・ノードハイムトンネルプロセスによりプログラム及び消去される。複数の電荷保持トランジスタの選択された電荷保持トランジスタをシングルレベルプログラムセルとしてプログラムするため、ロウ電圧コントロール回路は約+15.0Vから約+20.0Vの非常に高いプログラム電圧レベルをワード線に提供し、選択された電荷保持トランジスタのコントロールゲートと該電荷保持トランジスタのバルク領域の間に印加する。該ロウ電圧コントロール回路は+10.0Vより低い適度の電圧レベルを提供し、選択された電荷保持トランジスタのコントロールゲートと該電荷保持トランジスタのバルク領域の間に印加して、それら複数の不選択の電荷保持トランジスタを抑制する。NORフラッシュメモリ回路のレイアウトは各NORフラッシュメモリ回路が該NORフラッシュメモリ回路を形成するための加工技術の最小特徴寸法の約4倍となるようにする。
マルチレベルプログラムセルとして複数の電荷保持トランジスタの選択された電荷保持トランジスタをプログラムするため、該ロウ電圧コントロール回路は選択された電荷保持トランジスタのワード線に非常に高いプログラム電圧レベルを提供し、それは約+15.0Vから約+20.0Vに漸増し、選択された電荷保持トランジスタのコントロールゲートと該電荷保持トランジスタのバルク領域の間に印加される。選択された電荷保持トランジスタは正しい電圧しきい値が達成されるまで、非常に高い電圧レベルの各増加応用の間でデータを確認するために読み出される。不選択の複数の電荷保持トランジスタは+10.0Vより低い適度な高さの電圧レベルが選択された電荷保持トランジスタのコントロールゲートと該電荷保持トランジスタのバルク領域の間に印加されることにより抑制される。
選択された電荷保持トランジスタを消去するため、ロウ電圧コントロール回路は約+15.0Vから約20.0Vの非常に高い正の消去電圧レベルを採用し、該選択された電荷保持トランジスタのバルク領域と該選択された電荷保持トランジスタのコントロールゲートの間に印加する。不選択の複数の電荷保持トランジスタは、該ロウ電圧コントロール回路がバイアス電圧を不選択電荷保持トランジスタに印加することにより抑制され、該不選択の電荷保持トランジスタのコントロールゲートとバルク領域の間は約0.0V電圧レベルとなる。
シングルレベルプログラムセルとしてプログラムされた選択されたNORフラッシュメモリ回路の複数電荷保持トランジスタの選択された電荷保持トランジスタを読み出すために、ソース線はカラム電圧コントロール回路内の電圧フォロワー検出回路に接続される。該ロウ電圧コントロール回路は選択された電荷保持トランジスタのワード線を設定し、こうしてコントロールゲートから電源電圧(VDD)は、約1.8V或いは約3.0Vとなる。該ロウ電圧コントロール回路はローカルビット線選択トランジスタを活性化してグローバルビット線と選択された電荷保持トランジスタに接続されたローカルビット線に接続する。カラム電圧コントロール回路はそれからグローバルビット線を設定し、こうして選択された電荷保持トランジスタのドレインに接続されたローカルビット線は、約1.8Vから約3.0Vである電源電圧源(VDD)レベルに設定される。ロウ電圧コントロール回路はワード線をセットし、選択されたNORフラッシュメモリ回路の複数電荷保持トランジスタ内の全ての不選択の電荷保持トランジスタのコントロールゲートは6.0Vより大きい第1の非常に高い読み出し電圧にセットされる。電圧フォロワー検出回路は参考電圧源に接続された参考端子を有するカラム電圧コントロール回路内のコンパレータである。該参考電圧源は第1ロジックレベル(0)のためのしきい値電圧レベルと第2ロジックレベル(1)のためのしきい値電圧レベルの間の識別を行うために、約2.0Vの電圧レベルに設定される。ロウ電圧コントロール回路はワード線を設定し、こうして不選択のNORフラッシュメモリ回路の複数電荷保持トランジスタの不選択の電荷保持トランジスタのコントロールゲートは電荷保持トランジスタを切断するために接地参考電圧に設定される。
マルチレベルプログラムセルとしてプログラムされた複数の電荷保持トランジスタの選択された電荷保持トランジスタを読み出すため、ソース線は電圧フォロワー検出回路に接続される。選択された電荷保持トランジスタのゲートとドレインは適度に高い電圧レベルである約4.0Vに設定される。複数の電荷保持トランジスタ内の全ての不選択の電荷保持トランジスタのゲートは7.0Vより高い第2の非常に高い読み出し電圧に設定される。電圧フォロワー検出回路はコンパレータを有し、該コンパレータの数は電荷保持トランジスタ内に保存されたデータを代表するしきい値電圧の数より一つ少ない。各コンパレータは、参考電圧源群の一つに接続された参考端子を有する。該参考電圧源は各しきい値電圧の間の電圧レベルに設定されて、電荷保持トランジスタに保存された各データがしきい値電圧レベル間で識別される。
さらに、他の実施例において、NOR不揮発性フラッシュメモリ装置の製造方法は、まず、NORフラッシュメモリ回路の電荷保持トランジスタがロウとカラムに配列されるように複数のNOR不揮発性フラッシュメモリのアレイが上面に配置された基板を提供する。各NORフラッシュメモリ回路はNANDストリングにおいてカラム上に複数の電荷保持トランジスタを直列に接続することで形成される。各NORフラッシュメモリ回路の最上の電荷保持トランジスタのドレインは、各NORフラッシュメモリ回路があるカラムに関連づけられたローカルビット線に接続される。各NORフラッシュメモリ回路の最下の電荷保持トランジスタのソースは各NORフラッシュメモリ回路があるカラムに関連づけられたローカルソース線に接続されている。各ロウの電荷保持トランジスタの各コントロールゲートはワード線に共同で接続される。
NOR不揮発性フラッシュメモリの製造方法は、カラム電圧コントロール回路の形成を包含する。該カラム電圧コントロール回路は、コントロール信号を提供するために、ローカルビット線と、電荷保持トランジスタの各カラムに関連付けられたソース線に接続される。各ローカルビット線はビット線選択トランジスタを介して複数のグローバルソース線の一つに接続され、各ローカルソース線はソース線選択トランジスタを介して複数のグローバルソース線の一つに接続される。該グローバルビット線及び該グローバルソース線はカラム電圧コントロール回路に接続されて、該NOR不揮発性フラッシュメモリ回路内の選択された電荷保持トランジスタを読み出し、プログラミングし、及び消去するために、コントロール信号を選択されたローカルビット線と選択されたローカルソース線に伝送する。
NOR不揮発性フラッシュメモリ装置の製造方法は、ロウ電圧コントロール回路の形成を包含する。該ロウ電圧コントロール回路は、コントロール信号を提供するために、ワード線に接続され、該ワード線は電荷保持トランジスタの各ロウと各ローカルビット線に接続されたローカルビット線選択トランジスタとソース線選択トランジスタのゲートに関連づけられている。ロウ電圧コントロール回路は、NOR不揮発性フラッシュメモリ回路内の選択された電荷保持トランジスタを、読み出し、プログラミングし、消去するためにコントロール信号をワード線に伝送する。該ロウ電圧コントロール回路はまた、選択コントロール信号を選択されたビット線選択トランジスタと選択されたソース線トランジスタに伝送し、これによりビット線及びソース線コントロール信号をカラム電圧コントロール回路から選択されたローカルビット線と選択されたローカルソース線に伝送する。
複数の電荷保持トランジスタはファウラー・ノードハイムトンネルプロセスによりプログラム及び消去される。複数の電荷保持トランジスタの選択された電荷保持トランジスタをシングルレベルプログラムセルとしてプログラムするため、ロウ電圧コントロール回路は約+15.0Vから約+20.0Vの非常に高いプログラム電圧レベルをワード線に提供し、選択された電荷保持トランジスタのコントロールゲートと該電荷保持トランジスタのバルク領域の間に印加する。該ロウ電圧コントロール回路は+10.0Vより低い適度の電圧レベルを提供し、選択された電荷保持トランジスタのコントロールゲートと該電荷保持トランジスタのバルク領域の間に印加して、それらの複数の不選択の電荷保持トランジスタを抑制する。NORフラッシュメモリ回路のレイアウトは各NORフラッシュメモリ回路が該NORフラッシュメモリ回路を形成するための加工技術の最小特徴寸法の約4倍となるようにする。
マルチレベルプログラムセルとして複数の電荷保持トランジスタの選択された電荷保持トランジスタをプログラムするため、該ロウ電圧コントロール回路は選択された電荷保持トランジスタのワード線に非常に高いプログラム電圧レベルを提供し、それは約+15.0Vから約+20.0Vに漸増し、選択された電荷保持トランジスタのコントロールゲートと該電荷保持トランジスタのバルク領域の間に印加される。選択された電荷保持トランジスタは正しい電圧しきい値が達成されるまで、非常に高い電圧レベルの各増加応用の間でデータを確認するために読み出される。不選択の複数の電荷保持トランジスタは+10.0Vより低い適度な高さの電圧レベルが選択された電荷保持トランジスタのコントロールゲートと該電荷保持トランジスタのバルク領域の間に印加されることにより抑制される。
選択された電荷保持トランジスタを消去するため、ロウ電圧コントロール回路は約+15.0Vから約+20.0Vの非常に高い正の消去電圧レベルを採用し、該選択された電荷保持トランジスタのバルク領域と該選択された電荷保持トランジスタのコントロールゲートの間に印加する。不選択の複数の電荷保持トランジスタは、該ロウ電圧コントロール回路がバイアス電圧を不選択電荷保持トランジスタに印加することにより抑制され、該不選択の電荷保持トランジスタのコントロールゲートとバルク領域の間は約0.0V電圧レベルとなる。
シングルレベルプログラムセルとしてプログラムされた選択されたNORフラッシュメモリ回路の複数電荷保持トランジスタの選択された電荷保持トランジスタを読み出すために、ソース線はカラム電圧コントロール回路内の電圧フォロワー検出回路に接続される。該ロウ電圧コントロール回路は選択された電荷保持トランジスタのワード線を設定し、こうしてコントロールゲートから電源電圧(VDD)は、約1.8V或いは約3.0Vとなる。該ロウ電圧コントロール回路はローカルビット線選択トランジスタを活性化してグローバルビット線と選択された電荷保持トランジスタに接続されたローカルビット線に接続する。カラム電圧コントロール回路はそれからグローバルビット線を設定し、こうして選択された電荷保持トランジスタのドレインに接続されたローカルビット線は、約1.8Vから約3.0Vである電源電圧源(VDD)レベルに設定される。ロウ電圧コントロール回路はワード線をセットし、選択されたNORフラッシュメモリ回路の複数の電荷保持トランジスタ内の全ての不選択の電荷保持トランジスタのコントロールゲートは6.0Vより大きい第1の非常に高い読み出し電圧にセットされる。電圧フォロワー検出回路は参考電圧源に接続された参考端子を有するカラム電圧コントロール回路内のコンパレータである。該参考電圧源は第1ロジックレベル(0)のためのしきい値電圧レベルと第2ロジックレベル(1)のためのしきい値電圧レベルの間の識別を行うために、約2.0Vの電圧レベルに設定される。
マルチレベルプログラムセルとしてプログラムされた複数の電荷保持トランジスタの選択された電荷保持トランジスタを読み出すため、ソース線は電圧フォロワー検出回路に接続される。選択された電荷保持トランジスタのゲートとドレインは適度に高い電圧レベルである約4.0Vに設定される。複数の電荷保持トランジスタ内の全ての不選択の電荷保持トランジスタのゲートは7.0Vより高い第2の非常に高い読み出し電圧に設定される。電圧フォロワー検出回路はコンパレータを有し、該コンパレータの数は電荷保持トランジスタ内に保存されたデータを代表するしきい値電圧の数より一つ少ない。各コンパレータは、参考電圧源群の一つに接続された参考端子を有する。該参考電圧源は各しきい値電圧の間の電圧レベルに設定されて、電荷保持トランジスタに保存された各データのしきい値電圧レベル間の識別を行うのに供される。
図1aはシングルトランジスタフローティングゲートNMOS NANDフラッシュセルの上面レイアウト図である。図1bはシングルトランジスタフローティングゲートNMOS NANDフラッシュセルの断面図である。図1cはシングルトランジスタフローティングゲートNMOS NANDフラッシュセルの模式図である。一般的なNMOS NANDフラッシュフローティングゲートトランジスタ10のNANDセルストリング構造において、該NMOS NANDフラッシュフローティングゲートトランジスタ10はドレイン拡散領域15或いはソース拡散領域20ノードのいずれでもコンタクトを必要としない。伝統的なNANDセルストリングは、最上のトランジスタに接続されたトップ選択トランジスタと最下のトランジスタに接続されたボトム選択トランジスタを有する。トップ選択トランジスタのドレインと最下のトランジスタのソースはビット線とソース線に接続するためのコンタクトを有する。伝統的なNANDストリング用のこの構造によりNMOS NANDフラッシュフローティングゲートトランジスタ10のサイズは不揮発性メモリ中で最小となった。
フローティングゲート型NMOS NANDフラッシュセル10は、p型基板40の上面に形成される。n型材料がp型基板40の表面に拡散されてディープn型ウェル35が形成される。p型材料がそれからディープn型ウェル35の表面に拡散されてp型ウェル30が形勢される(一般的にトリプルp型ウェルと称される)。n型材料がそれからp型ウェル30の表面に拡散されてドレイン(D)15とソース(S)20が形成される。第1多結晶シリコン層がドレイン領域15とソース領域20の間のp型ウェル30のバルク領域上に形成されて、フローティングゲート45が形成される。第2多結晶シリコン層が該フローティングゲート45の上に形成されてNMOS NANDフラッシュフローティングゲートトランジスタ10のコントロールゲート(G)25が形成される。該NMOS NANDフラッシュフローティングゲートトランジスタ10のゲート長はドレイン領域15とソース領域20の間のp型ウェル30のバルク領域である。NMOS NANDフラッシュフローティングゲートトランジスタ10チャネル幅は、ドレイン領域15とソース領域20の幅により決定される。NMOS NANDフラッシュフローティングゲートトランジスタ10の典型的ユニットサイズは、X寸法2λ、Y寸法2λで約4λ2 である。寸法λは製造工程内の幾何学的に達成可能な最小特徴寸法である。
フローティングゲート層45は電子電荷を保存してNMOS NANDフラッシュフローティングゲートトランジスタ10のしきい値電圧を修正する。操作において、p型基板40は接地参考電圧源(GND)に接続される。ディープn型ウェル35は電源電圧源(VDD)に接続される。NMOS NANDフラッシュフローティングゲートトランジスタ10の本設計において、電源電圧は1.3V或いは3.0Vとされる。トリプルp型ウェル30は通常読み出し動作において接地参考電圧に接続される。
NMOS NANDフラッシュフローティングゲートトランジスタ10のアレイにおいて、NMOS NANDフラッシュフローティングゲートトランジスタ10はロウとカラムに配列される。第2多結晶シリコン層25は、NMOS NANDフラッシュフローティングゲートトランジスタ10のコントロールゲートであり、それは拡張されてワード線を形成し、該ワード線はアレイのロウ上の各NMOS NANDフラッシュフローティングゲートトランジスタ10に接続される。
トンネル酸化物50がドレイン領域15とソース領域20の間のチャネル領域32及びフローティングゲート45の間に形成される。トンネル酸化物50の厚さは典型的には100Åである。トンネル酸化物50は電子電荷が、ファウラー・ノードハイムチャネルプログラミングの間及びファウラー・ノードハイムチャネル消去の間にそれを通り抜ける層である。伝統的なNAND動作において、ファウラー・ノードハイムチャネル消去は保存された電子をフローティングゲート45よりトンネル酸化物50からセルのチャネル領域32を通してトリプルp型ウェル30に放出する。
図1dは一つの負の消去レベルと単一の正のプログラムレベルを有するシングルトランジスタフローティングゲートNMOS NANDフラッシュセルの二つのしきい値電圧分布グラフである。消去動作の後、フローティングゲート45に保存された電子電荷は少なくなり、その結果、NMOS NANDフラッシュフローティングゲートトランジスタ10のしきい値電圧が低くなる。通常、消去されたNMOS NANDフラッシュフローティングゲートトランジスタ10はそのしきい値電圧を約−2.0Vに設定する。これに対して、ファウラー・ノードハイムチャネルプログラミングにおいて、電子はフローティングゲート45に引き寄せられ、このためNMOS NANDフラッシュフローティングゲートトランジスタ10のしきい値電圧は約+2.0Vの電圧レベルまで増される。約−2.0Vの消去されたしきい値電圧(Vt0)はロジックデータ値「1」を指し、約+2.0Vのプログラムされたしきい値電圧(Vt1)はロジックデータ値「0」を指すものとする。
アレイにおいて、ファウラー・ノードハイムチャネル消去プロセスはフローティングゲートから電子電荷を除去し、一般にページ(512B)或いはセクタ(64KB)のユニットにおいて集合的に実行され、消去されたしきい値電圧(Vt0)はより広い分布を有し、なぜならプロセスの性質上、電子の除去がより難しくなるためである。これに対し、プログラミング動作は電子をよりコントロール可能な方式でフローティングゲートに注入し、ビットバイビットベースで実行され得て(一つのNMOS NANDフラッシュフローティングゲートトランジスタ10が一度にビットラインを通してドレイン15に接続される)、これによりプログラムされたしきい値電圧(Vt1)の分布は消去されたしきい値電圧(Vt0)よりずっと小さく、0.5V以内にコントロールされる。各NANDセルは広い分布を有する消去しきい値電圧状態(Vt0)と一つの狭い分布を有するプログラムされたしきい値電圧(Vt1)という二つの弁別的なしきい値電圧状態を有するため、NMOS NANDフラッシュフローティングゲートトランジスタ10はバイナリデータの1ビットのみを保存し、且つシングルレベルプログラムセル(Single level programmed)或いはSLCと称され、それはシングルレベルセル(Single−Level−Cell)を代表する。NMOS NANDフラッシュフローティングゲートトランジスタ10は単一ビットデータを保存し、シングルビットワントランジスタNMOS NANDフラッシュフローティングゲートセル(1b1T)と称される。
図1eは一つの負の消去レベルと三つの正のプログラムレベルを有するシングルトランジスタフローティングゲートNMOS NANDフラッシュセルの四つのしきい値電圧分布グラフである。この技術においては、プログラム条件を変えることにより、2より多くのしきい値電圧レベルが、NMOS NANDフラッシュフローティングゲートトランジスタ10のフローティングゲート45に置かれた電荷の量に基づいて創造され得ることが知られている。これは一般に、NMOS NANDフラッシュフローティングゲートセル或いはMLCのマルチレベルプログラミングと称され、MLCはマルチレベルセルを代表する。この例において、NMOS NANDフラッシュフローティングゲートトランジスタ10にプログラム可能な四つのしきい値電圧レベルがある。最も負のしきい値電圧Vt0はロジックデータ値「11」を保存するための−2.0Vという僅かな値の消去された電圧レベルである。この最も負のしきい値電圧レベルVt0はしきい値電圧レベル(Vt0、Vt1、Vt2及びVt3)中で最も広い分布を有し、なぜならそれが単一の消去状態であり、それが電子電荷を除去するために実行されるためである。他の三つのしきい値電圧レベル(Vt1、Vt2及びVt3)はプログラム状態のより狭い分布を有し、なぜなら消去状態からよりコントロールされた方式でフローティングゲートに電子を加えるためである。三つの正の狭いプログラムされたしきい値電圧レベルは、検出できるように十分に離間して設定される。本例においては、これら三つのしきい値電圧レベル中の第1のしきい値電圧レベルVt1は約+1.0Vという僅かな値を、ロジックデータ値「10」を保存するために有している。これら三つのしきい値電圧レベル中の第2のしきい値電圧レベルVt2は約+2.0Vという僅かな値を、ロジックデータ値「01」を保存するために有している。これら三つのしきい値電圧レベル中の第3のしきい値電圧レベルVt3は約+3.0Vという僅かな値を、ロジックデータ値「00」を保存するために有している。各NMOS NANDフラッシュフローティングゲートトランジスタ10は四つの識別性のあるしきい値電圧状態を保存するため、各NMOS NANDフラッシュフローティングゲートトランジスタ10は2ビットバイナリデータを保存し、2ビット1トランジスタNMOS NANDフラッシュセル(2b/1T)と称される。
NMOS NANDフラッシュフローティングゲートトランジスタ10の僅かなしきい値電圧の値(Vt0、Vt1、Vt2及びVt3)は異なる設計の間で1.0V以上変化し得る。4つのしきい値電圧状態に対する2ビットデータ状態の割り当てはまた、NMOS NANDフラッシュフローティングゲートセルのデザインによって変化し得る。たとえば、NMOS NANDフラッシュフローティングゲートセル設計によっては、ロジックデータ値「01」を第1の正のしきい値電圧Vt1に割り当て、ロジックデータ値「10」を第2の正のしきい値電圧Vt2に割り当てる。或いは、負の消去されたしきい値電圧Vt0がロジックデータ値「00」に割り当てられ、第3の正のしきい値電圧Vt3がロジックデータ「11」に割り当てられる。
図2aはNMOS NORフラッシュフローティングゲートトランジスタ110の上面図である。図2bはNMOS NORフラッシュフローティングゲートトランジスタ110の断面図である。図2cはNMOS NORフラッシュフローティングゲートトランジスタ110の模式図である。NMOS NORフラッシュフローティングゲートトランジスタ110はトリプルp型基板130の上面に形成される。n型材料がp型基板140の表面に拡散されてディープn型ウェル135が形成される。p型材料がその後ディープn型ウェル135の表面に拡散されてp型ウェル130(一般にトリプルp型ウェルと称される)が形成される。n型材料がその後p型ウェル130の表面に拡散されてドレイン(D)115とセルフアラインソース(S)120が形成される。第1多結晶シリコン層がp型ウェル130の、ドレイン領域115とソース領域120の間のバルク領域の上に形成されて、フローティングゲート145が形成される。第2多結晶シリコン層がフローティングゲート145の上に形成されてNMOS NORフラッシュフローティングゲートトランジスタ110のコントロールゲート(G)125が形成される。セルフアラインソース120が、一対のNMOS NORフラッシュフローティングゲートトランジスタ110の二つのコントロールゲート125の二つの隣り合う第2多結晶シリコン層の間にセルフアラインするように形成される。セルフアラインソース120は一般にNMOS NORフラッシュフローティングゲートトランジスタ110においてソース線ピッチを減らすために用いられる。
NMOS NORフラッシュフローティングゲートトランジスタ110のゲート長さは、ドレイン領域115とソース領域120の間のp型ウェル130のバルク領域におけるチャネル領域132である。NMOS NORフラッシュフローティングゲートトランジスタ110のチャネル幅はドレイン115とソース120のn型拡散幅により決定される。NMOS NORフラッシュフローティングゲートトランジスタ110の典型的なユニットサイズはX寸法が2.5λでY寸法が4λで約10λ2 である。
フローティングゲート層145は電子電荷を保存してNMOS NORフラッシュフローティングゲートトランジスタ110のしきい値電圧を修正する。全ての動作において、p型基板140は接地参考電圧電源(GND)に接続される。ディープn型ウェル135は電源電圧源(VDD)に読み出し及びプログラム動作において接続されるがファウラー・ノードハイムチャネル消去動作においては+10V程度である。本設計のNMOS NORフラッシュフローティングゲートトランジスタ110において、電源電圧は1.3V或いは3.0Vとされる。トリプルp型ウェル130は接地参考電圧に通常の読み出し及びプログラム動作において接続されるが、消去動作中は+10Vに接続される。言い換えると、ファウラー・ノードハイムチャネル消去動作の間、ディープn型ウェル135及びトリプルp型ウェル130の双方に約+10Vの同じ電圧がバイアスされて、pn接合を通してのディープn型ウェル135とトリプルp型ウェル130f を通しての順方向漏れ電流を防止する。
NMOS NORフラッシュフローティングゲートトランジスタ110のアレイにおいて、NMOS NORフラッシュフローティングゲートトランジスタ110はロウとカラムに配列される。第2多結晶シリコン層125はNMOS NORフラッシュフローティングゲートトランジスタ110のコントロールゲートであり、それは拡張されてワード線を形成し、該ワード線はアレイのロウ上の各NMOS NORフラッシュフローティングゲートトランジスタ110に接続される。
トンネル酸化物150がドレイン領域115とソース領域120の間のチャネル領域132とフローティングゲート145の間に形成される。トンネル酸化物150の厚さは典型的には100Åである。トンネル酸化物150は電子電荷が、ファウラー・ノードハイムチャネルプログラミングの間及びファウラー・ノードハイムチャネル消去の間にそれを通り抜ける層である。伝統的なNOR動作において、ファウラー・ノードハイムエッジ消去は保存された電子をフローティングゲート145よりトンネル酸化物150からセルのチャネル領域132を通してトリプルp型ウェル130に放出する。
消去動作の後、フローティングゲート145に保存された電子電荷は少なくなり、その結果、NMOS NORフラッシュフローティングゲートトランジスタ110の第1しきい値電圧レベル(Vt0)が約2.5Vより少なくなる。これに対して、チャネルホット電子プログラム動作において、電子はフローティングゲート145に引き寄せられ、このためNMOS NORフラッシュフローティングゲートトランジスタ110の第2しきい値電圧レベル(Vt1)は約4.0Vより大きく設定される。消去状態用の広い分布範囲の第1しきい値電圧レベル(Vt0)とプログラム状態用の狭い分布範囲の第2しきい値電圧レベル(Vt1)の分布は、正に設定されて、負のしきい値電圧レベルを有するNMOS NORフラッシュフローティングゲートトランジスタ110により誘発される、誤った読み出しを避けるために、正に設定される。
図2dは一つの負の消去レベルと単一の正のプログラムレベルを有するシングルトランジスタフローティングゲートNMOS NORフラッシュセルの二つのしきい値電圧分布グラフである。消去動作の後、フローティングゲート45の電子電荷は少なくなり、その結果、NMOS NORフラッシュフローティングゲートトランジスタ10のしきい値電圧が低くなる。通常、消去されたNMOS NORフラッシュフローティングゲートトランジスタ10はその最大しきい値電圧が約+2.5Vに設定される。これに対して、チャネルホット電子プログラムにおいて、電子はフローティングゲート45に引き寄せられ、このためNMOS NORフラッシュフローティングゲートトランジスタ10のしきい値電圧は最小値電圧レベルである約+4.0Vまで増される。約+2.5Vの消去されたしきい値電圧(Vt0)はロジックデータ値「1」を指し、約+4.0Vのプログラムされたしきい値電圧(Vt1)はロジックデータ値「0」を指すものとする。NMOS NANDフラッシュフローティングゲートトランジスタのように、シングルビットデータを保存するNMOS NORフラッシュフローティングゲートトランジスタ10はNMOS NORフラッシュフローティングセル(1b1T)と称される。
図2eは一つの負の消去レベルと三つの正のプログラムレベルを有するシングルトランジスタフローティングゲートNMOS NORフラッシュセルの四つのしきい値電圧分布グラフである。この技術においては、プログラム条件を変えることにより、2より多くのしきい値電圧レベルが、NMOS NORフラッシュフローティングゲートトランジスタ110のフローティングゲート145に置かれた電荷の量に基づいて創造され得ることが知られている。これは一般に、NMOS NORフラッシュフローティングゲートセルのマルチレベルプログラミング或いはマルチレベルプログラムプログラムセルと称される。この例において、NMOS NORフラッシュフローティングゲートトランジスタ110にプログラム可能な四つのしきい値電圧レベルがある。正の値が最も少ない広い分布のしきい値電圧レベルVt0はロジックデータ値「11」を保存するための最大値+2.5Vを有する消去電圧レベルである。三つの正の狭い分布のプログラムされたしきい値電圧レベルは十分に離間されて正確に検出されるようにする。本実施例において、これら三つのしきい値電圧レベルのうち第1の電圧レベルVt1はロジックデータ値「10」を保存するため約+3.5Vの僅かな値を有する。これら三つのしきい値電圧レベルのうち第2の電圧レベルVt2はロジックデータ値「01」を保存するため約+4.5Vの僅かな値を有する。これら三つのしきい値電圧レベルのうち第3の電圧レベルVt3はロジックデータ値「00」を保存するため約+4.5Vの僅かな値を有する。各NMOS NORフラッシュフローティングゲートトランジスタ110は四つの識別性のあるしきい値電圧状態を保存するため、各NMOS NORフラッシュフローティングゲートトランジスタ110は2ビットバイナリデータを保存し、2ビット1トランジスタNMOS NORフラッシュセル(2b/1T)と称される。
NMOS NORフラッシュフローティングゲートトランジスタ110の僅かなしきい値電圧Vt1、Vt2の値は、異なる設計の間で1.0V以上変化し得る。僅かなしきい値電圧Vt0、Vt3の値は、より広いしきい値電圧分布を有し得る。たとえば、第1のしきい値電圧Vt0は約1.0Vから約2.5Vに変化し得る。第4のしきい値電圧Vt3はずっと広い分布を有し得る。それは約4.5Vよりも大きな電圧を有することにより、NMOS NORフラッシュフローティングゲートトランジスタ110を確実に絶縁状態とする必要がある。4つのしきい値電圧状態の2ビットデータ状態の割り当て指示はNMOS NANDフラッシュフローティングゲートセルにおいて説明したのと同様に、NMOS NORフラッシュフローティングゲートセルの設計間で変化し得る。
「Intel StrataFlash(登録商標)Memory Technology Overview」(Atwood氏等、Intel Technology Journal,Vol.1,Issue2,Q4 1997、www.intel.com,2007年4月23日記事)、「Intel StrataFlash(登録商標)Memory Technology Department and Implementation」(Fazio氏等、Intel Technology Journal,Vol.1,Issue2,Q4 1997、www.intel.com,2009年4月21日記事)、「ETOX(登録商標)Flash Memory Technology:Scaling and Integration Challenges」(Fazio氏等、Intel Technology Journal,Vol.6,Issue2,May 2002、www.intel.com,2009年4月21日記事)、以上はフローティングゲートETOX(登録商標)フラッシュメモリトランジスタについて討論しており、それは図3a−図3eにおいて説明されるように、NMOS NORフラッシュセルを形成するために構成されている。図3aは周知の接続されたドレインコンタクトを具えたツートランジスタフローティングゲートNMOS NORフラッシュセルの上面図、図3bは周知の図3aのツートランジスタフローティングゲートNMOS NORフラッシュセルの断面図、図3cは周知の図3aのツートランジスタフローティングゲートNMOS NORフラッシュセルの模式図である。ツートランジスタフローティングゲートNMOS NORフラッシュセル210はp型基板240の上に形成される。n型材料がそれから該p型基板240の表面に拡散されて二つのフローティングゲートトランジスタ205aと205bのドレイン(D)215a及び215bとセルフアラインソース(S)220を形成する。セルフアラインソース(S)220は二つのフローティングゲートトランジスタ205aと205bにより共有される。第1多結晶シリコン層がドレイン領域215a及び215bとセルフアラインソース領域220の間のバルク領域230aと230bの上に形成されてフローティングゲート245aと245bを形成する。第2多結晶シリコン層がフローティングゲート245aと245bの上に形成されて、フローティングゲートトランジスタ210aと210bのコントロールゲート(G)225aと225bが形成される。セルフアラインソース220が、一対をなす二つのフローティングゲートトランジスタ205aと205bの二つのコントロールゲート225aと225bの二つの隣接する第2多結晶シリコン層の間に、セルフアラインするように形成される。該セルフアラインソース220は一般に、NMOS NORフラッシュフローティングゲートトランジスタ210においてソース線ピッチを減らすために用いられる。
ドレイン領域215a及び215bはそれぞれメタルコンタクト250aと250bを有する。二つのメタルコンタクト250aと250bはコモンメタルビット線255に接続されそれにより短絡する。
図3dは単一プログラムレベルを有するツートランジスタフローティングゲートNMOS NORフラッシュセル210の二つのしきい値電圧分布グラフである。消去動作の後、フローティングゲート45の電子電荷は少なくなり、その結果、二つのフローティングゲートトランジスタ205aと205bのしきい値電圧は低くなる。これに対して、チャネルホット電子プログラミングにおいては、電子はフローティングゲート245aと245bに引き寄せられ、このため二つのフローティングゲートトランジスタ205aと205bのしきい値電圧は増加する。しきい値電圧(Vt0)はロジックデータ値「1」を指し、プログラムされたしきい値電圧(Vt1)はロジックデータ値「0」を指す。2ビットデータを保存する二つのフローティングゲートトランジスタ205aと205bはツービットツートランジスタNMOS NORフラッシュフローティングゲートセル(2b2T)と称される。
図3eは一つの消去レベルと三つのプログラムレベルを有するツートランジスタフローティングゲートNMOS NORフラッシュセル20の四つのしきい値電圧の分布グラフである。この技術においては、プログラム条件を変えることにより、2より多くのしきい値電圧レベルが、NMOS NORフラッシュフローティングゲートトランジスタ210のフローティングゲート245に置かれた電荷の量に基づいて創造され得ることが知られている。これは一般に、NMOS NORフラッシュフローティングゲートセル210のマルチレベルプログラミング或いはマルチレベルプログラムプログラムセルと称される。この例において、二つのフローティングゲートトランジスタ205aと205bに対して四つのしきい値電圧レベルがプログラム可能である。正の値が最も少ない広い分布のしきい値電圧レベルVt0はロジックデータ値「11」を保存するための消去電圧レベルである。三つの正の狭い分布のプログラムされたしきい値電圧レベルは十分に離間されて正確に検出されるようにする。本実施例において、これら三つのしきい値電圧レベルのうち第1の電圧レベルVt1はロジックデータ値「10」を保存する。これら三つのしきい値電圧レベルのうち第2の電圧レベルVt2はロジックデータ値「01」を保存する。これら三つのしきい値電圧レベルのうち第3の電圧レベルVt3はロジックデータ値「00」を保存する。各NMOS NORフラッシュフローティングゲートトランジスタ210は四つの識別性のあるしきい値電圧状態を有するため、各NMOS NORフラッシュフローティングゲートトランジスタ210は2ビットバイナリデータを保存し、ツービットワントランジスタNMOS NORフラッシュセル(2b/1T)と称される。
NMOS NORフラッシュフローティングゲートトランジスタ210の僅かなしきい値電圧Vt1、Vt2の値は、設計により変化し得る。僅かなしきい値電圧Vt0、Vt3の値は、より広いしきい値電圧分布を有し得る。四つのしきい値電圧状態に割り当てられるツービットデータ状態もまた、上述のNMOS NANDフラッシュフローティングゲートセルについて説明したのと同様に、NMOS NORフラッシュフローティングゲートセルの設計により異なる。
図4aは本発明の原理を具体化したNMOS NORフラッシュメモリセル400の模式図である。図4b−1及び図4c−1は本発明の原理を具体化したツートランジスタフローティングゲートNMOS NORフラッシュセルメモリセル400の実施例の平面図である。図4b−2及び図4c−2は本発明の原理を具体化したツートランジスタフローティングゲートNMOS NORフラッシュセルメモリセル400の実施例の断面図である。フローティングゲート型NMOS NORフラッシュメモリセル400がp型基板440の上に形成される。n型材料がp型基板440の表面に拡散されてディープn型ウェル435が形成される。p型材料がそれからディープn型ウェル435の表面に拡散されて、NMOS NANDフラッシュフローティングゲートトランジスタ405aのドレイン領域(D)415a、NMOS NANDフラッシュフローティングゲートトランジスタ405bのソース領域及びセルフアラインソース/ドレイン(S/D)420が形成される。ソース/ドレイン(S/D)420はNMOS NANDフラッシュフローティングゲートトランジスタ405aのソース領域とNMOS NANDフラッシュフローティングゲートトランジスタ405bのドレイン領域である。第1多結晶シリコン層が、NMOS NANDフラッシュフローティングゲートトランジスタ405aのドレイン領域415aとソース領域420及びNMOS NANDフラッシュフローティングゲートトランジスタ405bのドレイン領域420とソース領域422の間のp型ウェル430のバルク領域の上に形成されて、フローティングゲート455aと455bが形成される。第2多結晶シリコン層が、フローティングゲート455aと455bの上に形成されて、NMOS NANDフラッシュフローティングゲートトランジスタ405aと405bのコントロールゲート(G)425aと425bが形成される。セルフアラインソース/ドレイン領域420が、NMOS NANDフラッシュフローティングゲートトランジスタ405aと405bの二つのコントロールゲート425aと425bの隣り合う二つの第2多結晶シリコン層の間にセルフアラインするように形成される。セルフアラインソース420は一般に、NMOS NANDフラッシュフローティングゲートトランジスタ405aと405bのソース線ピッチを減らすのに用いられる。
NMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bのゲート長さは、NMOS NANDフラッシュフローティングゲートトランジスタ405aのドレイン領域415とソース領域420の間とNMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bのドレイン領域420とソース領域422の間のp型ウェル430のバルク領域のチャネル領域である。NMOS NANDフラッシュフローティングゲートトランジスタ410のチャネル幅はドレイン領域415、ソース領域422及びソース/ドレイン領域420のn型拡散の幅により決定される。ツートランジスタNMOS NORフラッシュセル400の典型的ユニットサイズは約12λ2 から約14λ2 である。ゆえに、シングルビットNORセルの有効サイズは約6λ2 である。シングルビットNORセルの有効サイズ(6λ2 )は周知のNANDセルサイズより僅かに大きい。しかし、このシングルビットNORセルの有効サイズは500nm以上の半導体製造工程の周知の技術の、NORセルサイズ(10λ2 )より遥かに小さい。周知の技術のNORセル構造は50nm以下の半導体製造工程におけるスケーラビリティ(scalability)問題のために15λ2 まで増加される。NMOS NANDフラッシュメモリセル400の有効シングルビット/シングルトランジスタサイズは、約6λ2 の有効セルサイズに一定に維持される。一定セルサイズは周知の技術のNMOS NANDフラッシュメモリセルのスケーラビリティ(scalability)と同一であることの結果である。
フローティングゲート層445a及び445bはそれぞれ電子電荷を保存して、NMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bのしきい値電圧を修正する。読み出し、プログラム及び消去の全ての動作において、p型基板440は常に接地参考電圧(GND)に接続される。ディープn型ウェル435は電源電圧(VDD)に読み出し及びプログラム動作において接続されるが、ファウラー・ノードハイムチャネル消去動作においては約+20Vに接続される。本設計のNMOS NORフラッシュメモリセル400、電源電圧は1.3V或いは3.0Vとされる。ディープn型ウェルバイアス状態のように、トリプルp型ウェル430は接地参考電圧に通常の読み出し及びプログラム動作において接続されるが、FNチャネル消去動作中は+20Vに接続される。
NMOS NORフラッシュメモリセル400のアレイにおいて、NMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bはロウ及びカラムに配置される。第2多結晶シリコン層425はNMOS NANDフラッシュフローティングゲートトランジスタ410のコントロールゲートであり、延伸されて該アレイのロウ上の各NMOS NANDフラッシュフローティングゲートトランジスタ410に接続されるワード線を形成する。
トンネル酸化物がNMOS NANDフラッシュフローティングゲートトランジスタ405aのドレイン領域415とソース領域420の間及びNMOS NANDフラッシュフローティングゲートトランジスタ405bのドレイン領域420とソース領域422の間のチャネル領域432aと432bの上面に、フローティングゲート445aと445bの下に形成される。トンネル酸化物の典型的な厚さは100Åである。トンネル酸化物は電子電荷が、ファウラー・ノードハイムチャネルプログラミングの間及びファウラー・ノードハイムチャネル消去の間にそれを通り抜ける層である。伝統的なNOR動作において、ファウラー・ノードハイムエッジ消去は保存された電子をフローティングゲート445a及び445bよりトンネル酸化物そしてセルのチャネル領域432a及び432bを通してトリプルp型ウェル430に放出する。
消去動作の後、フローティングゲート445a及び445bに保存された電子電荷は少なくなり、その結果、NMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bの第1しきい値電圧レベル(Vt0)が減少する。これに対し、ファウラー・ノードハイムプログラム動作において、電子はフローティングゲート445a及び445bに引き寄せられ、このためNMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bの第2しきい値電圧レベル(Vt1)は比較的高い電圧に設定される。
図5aから図5eは、本発明の原理を具体化した直列に接続されたツートランジスタフローティングゲートNMOS NORフラッシュセルのアレイの実施例の一部の内部配線図である。このセクションは、ツートランジスタフローティングゲートNMOS NORフラッシュセル400の4つのロウ、及び、ツートランジスタフローティングゲートNMOS NORフラッシュセル400の12個のカラム、或いは、NMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bの8つのロウを連合する。各NMOS NORフラッシュメモリセル400は、ドレイン領域415、ソース/ドレイン領域420の、N+拡散を有し、これは先に図4a、図4b−1、図4b−2、図4c−1、図4c−2において説明されたとおりである。コントロールゲート425a及び425bはワード線WL0 450a及びWL1 450b内に連合される。図4b−2及び4c−2に示されるように、ビット線455a及び455b及びソース線460a及び460bは、第1レベルメタル(455a及び460b)或いは第2レベルメタル(455b及び460a)として形成される。
図5bにおいて、ローカルメタル1ビット線からローカルメタル2ビット線、及びローカルメタル1ソース線とローカルメタル2ソース線はバイアス(Via1)を介して接続される。図5cには接続の第2層が示され、それはメタル2ローカルビット線がメタル3ローカルビット線に接続され、メタル2ローカルソース線がメタル3ローカルソース線に、バイアス(Via2)を介して接続されている。図5dには次の層の接続が示され、それはメタル3ローカルビット線がメタル4ローカルビット線に接続され、メタル3ローカルソース線がメタル4ローカルソース線に、バイアス(Via3)を介して接続されている。図5eには次の層の接続が示され、それはメタル4ローカルビット線がメタル5ローカルビット線に接続され、メタル4ローカルソース線がメタル5ローカルソース線に、バイアス(Via4)を介して接続されている。12本のローカルビット線455a及び455b及び12本のローカルソース線460a及び460bのNMOS NORフラッシュメモリセル400のマトリックスは、5つの金属層を使用することで接続され、有効セルサイズは約6λ2 である。各グローバルビット線及び各グローバルソース線は二つのローカルビット線455a及び455b及びローカルソース線460a及び460bによりそれぞれ共有されている。
図5aから図5eに示される構造は、5層の金属配線を有し、シングルビットトランジスタNORセルサイズが約6λ2 の有効サイズであるセル構造を形成している。配線ピッチが水平或いはX方向においてより大きくされるか、或いはNANDストリングが三つ以上のフローティングゲートトランジスタを包含してメタル層の数を5以下に減らす。このことは、金属層の数と、NANDストリングの数と、水平或いはX方向における配線ピッチの間に折り合いがあることを示す。NANDストリングの数が増され、X方向の配線ピッチが広がると、金属層は少なくなる。
図6aから図6dは本発明のツートランジスタフローティングゲートNMOS NANDフラッシュセルの単一トランジスタの各種実施例のしきい値電圧レベルのグラフである。図6aは図4a、図4b−1、図4b−2、図4c−1、図4c−2のNMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bのプログラミングと消去を実行するためのしきい値電圧レベルを示す。この実行において、狭い分布を有しロジック「0」データを代表するプログラムされた正のしきい値電圧レベル(Vt1)と、狭い分布を有しロジック「1」データを代表するプログラムされた負のしきい値電圧レベル(Vt0)がある。Vt0とVt1はいずれもプログラムされた状態であり、狭い分布の好ましいしきい値電圧レベルを有する。NMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bの消去においては、+20VがNMOS
NANDフラッシュフローティングゲートトランジスタ405a及び405bがその内に形成されているトリプルp型ウェル430に印加され、接地参考電圧レベル(0V)が選択されたNMOS NANDフラッシュフローティングゲートトランジスタ405a及び405b上の選択されたコントロールゲート425a及び425bに印加されて、選択されたNMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bの選択されたコントロールゲート425a及び425bとバルク432a及び432bの間に20Vの電圧降下を形成し、負のファウラー・ノードハイムチャネルトンネル効果を構築する。NOR不揮発性フラッシュメモリアレイの消去操作は慣習的に選択されたNOR不揮発性フラッシュメモリアレイブロック上の64KBのユニットにおいて実行されるため、負のしきい値電圧レベル(Vt0)は集合的消去状態と見なされる。
NANDフラッシュフローティングゲートトランジスタ405a及び405bがその内に形成されているトリプルp型ウェル430に印加され、接地参考電圧レベル(0V)が選択されたNMOS NANDフラッシュフローティングゲートトランジスタ405a及び405b上の選択されたコントロールゲート425a及び425bに印加されて、選択されたNMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bの選択されたコントロールゲート425a及び425bとバルク432a及び432bの間に20Vの電圧降下を形成し、負のファウラー・ノードハイムチャネルトンネル効果を構築する。NOR不揮発性フラッシュメモリアレイの消去操作は慣習的に選択されたNOR不揮発性フラッシュメモリアレイブロック上の64KBのユニットにおいて実行されるため、負のしきい値電圧レベル(Vt0)は集合的消去状態と見なされる。
周知の技術のNAND不揮発性フラッシュメモリアレイにおいて、しきい値電圧レベル(Vt0)は広い電圧分布を有する。慣習的に、負のしきい値電圧レベル(Vt0)は−2.0Vから約0.0Vまで変化する約2.0Vの範囲を有する。しきい値電圧レベル(Vt1)は+2.0Vから約+3.0Vまで変化する約+2.5Vのプログラムされた電圧レベルを有する。ページプログラム動作中、正のしきい値電圧レベル(Vt1)が、選択されたNAND型不揮発性フラッシュメモリアレイブロックにおいて不選択のワード線のための6.0Vのパス(pass)電圧より低く維持されている限り、正のしきい値電圧レベル(Vt1)は狭い0.5V分布を回路動作において必要としない。
512ビットページ用の低速の、同期の、直列読み出し仕様が20μsであるNAND型不揮発性フラッシュメモリアレイとは異なり、ターゲットとされる高速の、ランダムの、非同期のNOR不揮発性フラッシュメモリ装置の読み出し速度は100nmより低い。NMOS NORフラッシュメモリセル400のツービット/ツートランジスタに対する上記速度要求を考慮し、NMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bは直列に接続され、負のしきい値電圧レベル(Vt0)と正のしきい値電圧レベル(Vt1)双方の最も好ましいしきい値電圧レベル分布は、約0.5V以内とされる。負のしきい値電圧レベル(Vt0)は僅か約−0.5Vであり、正のしきい値電圧レベル(Vt1)は僅か約+3.0Vである。負のしきい値電圧レベル(Vt0)と正のしきい値電圧レベル(Vt1)の狭いしきい値電圧レベル分布を達成するため、負のしきい値電圧レベル(Vt0)と正のしきい値電圧レベル(Vt1)は、ビットバイビットポジティブファウラー・ノードハイムチャンネルプログラムプロセスを使用して達成される。NMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bのための負のしきい値電圧レベル(Vt0)状態はツーステップで実行される。第1ステップでは、ページ或いはブロック内で、より広い負のしきい値電圧レベル(Vt0)分布でネガティブファウラー・ノードハイムチャネル集合的消去が実行され、第2ステップでは、狭い負のしきい値電圧レベル(Vt0)を得るためにポジティブビットバイビットファウラー・ノードハイムチャネルプログラムが実行される。選択されたNMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bの正のしきい値電圧レベル(Vt1)は、集積回路製造プロセスにより約+15.0Vから約+20V或いはそれ以上に増される選択されたコントロールゲート425a及び425bの漸増するプログラム電圧により、シングルステップで狭められる。負のしきい値電圧レベル(Vt0)及び正のしきい値電圧レベル(Vt1)のいずれも、NMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bについては約0.5Vの分布の狭いプログラムされた状態である。
図6bは図4a、図4b−1、図4b−2、図4c−1、図4c−2のNMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bのプログラミングと消去の第2の実行のためのしきい値電圧レベルを示す。このシングルレベルセル(SLC)の実行において、第1しきい値電圧レベル(Vt0)と第2しきい値電圧レベル(Vt1)はすべて、約0.5Vのしきい値電圧レベル分布の正の電圧レベルに設定される。正の第1しきい値電圧レベル(Vt0)はまた、ツーステップで達成され、その第1ステップはネガティブファウラー・ノードハイムチャネル集合的ページ消去であり、それに続く第2ステップはポジティブファウラー・ノードハイムチャネルビットバイビットプログラムであり、これは図6aに関して説明したとおりである。第1しきい値電圧レベル(Vt0)及び第2しきい値電圧レベル(Vt1)はいずれもプログラムされた状態であり、消去された及びプログラム状態と反対である。
第1しきい値電圧レベル(Vt0)は、ロジックデータ「1」を保存するために、約+0.75Vから約+1.25Vの僅か0.5Vの狭い分布の正の値に設定される。第2しきい値電圧レベル(Vt1)は、ロジックデータ「0」を保存するために、約+2.75Vから約+3.25Vの僅か3.0Vの狭い分布の正の状態である。NOR不揮発性フラッシュメモリ装置のある実施例では、速度の折り合い(trade−off)が必要とされる応用において、+2.5Vから+3.5Vのより広いしきい値電圧レベル分布とされる。
図6cは図4a、図4b−1、図4b−2、図4c−1、図4c−2のNMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bのプログラミングと消去のさらに別の実行のためのしきい値電圧レベルを示す。この実行はマルチレベルセル(MLC)のためのもので、四つのしきい値電圧レベル(Vt0、Vt1、Vt2、Vt3)は、正であるか或いは負であるかに係わらず、約0.5Vの狭い分布を有する。この実施例において、第1しきい値電圧レベル(Vt0)は負であり、ツーステップ書き込み方法を使用することでプログラムされた状態でもある。それは、第1しきい値電圧レベル(Vt0)が、約−0.5Vの僅かなしきい値電圧レベルと、約−0.25Vから約−0.75Vに変化する分布を、ロジック「11」データを保存するために有することを意味する。第2しきい値電圧レベル(Vt1)は、NMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bに保存される第2データ状態であり、約+1.0Vの僅かな電圧レベルを有する。第2しきい値電圧レベル(Vt1)はロジック「10」データを保存するため、約+0.75Vから約+1.25Vに変化する分布を有する。第3しきい値電圧レベル(Vt2)は、NMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bに保存される第3データ状態であり、約+2.0Vの僅かな電圧レベルを有する。第3しきい値電圧レベル(Vt2)はロジック「01」データを保存するため、約+1.75Vから約+2.25Vに変化する分布を有する。第4しきい値電圧レベル(Vt3)は、NMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bに保存される第4データ状態であり、約+3.0Vの僅かな電圧レベルを有する。第4しきい値電圧レベル(Vt3)はロジック「00」データを保存するため、約+2.75Vから約+3.25Vに変化する分布を有する。
図6dは図4a、図4b−1、図4b−2、図4c−1、図4c−2のNMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bのプログラミングと消去の別の実行のためのしきい値電圧レベルを示す。四つのしきい値電圧レベル(Vt0、Vt1、Vt2、Vt3)は、すべてが正で、しきい値電圧レベルの比較的狭い分布を有する。この実施例において、第1しきい値電圧レベル(Vt0)は「11」を保存するために約+1.0Vの中間電圧レベルを有する。第1しきい値電圧レベル(Vt0)の分布は+0.75Vから+1.25Vである。第2しきい値電圧レベル(Vt1)は「10」データを保存するために約+2.0Vの中間電圧レベルを有する。第2しきい値電圧レベル(Vt1)の分布は約+1.75Vから約+2.25Vである。第3しきい値電圧レベル(Vt2)は「01」データを保存するために約+3.0Vの中間電圧レベルを有する。第3しきい値電圧レベル(Vt2)の分布は約+2.75Vから約+3.25Vである。第4しきい値電圧レベル(Vt3)は「00」データを保存するために約3.0Vの中間電圧レベルを有する。第4しきい値電圧レベル(Vt3)の分布は約+3.75Vから約+4.25Vである。
図7aから図7dは本発明のツートランジスタフローティングゲートNMOS NORフラッシュセルの各種実施例の他の実行におけるしきい値電圧レベルのグラフである。図6aから図6dは図4a、図4b−1、図4b−2、図4c−1、図4c−2のNMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bのプログラミングと消去の慣習的な指示を示す。図7aから図7dは消去及びプログラムしきい値電圧レベルが図6aから図6bに示されるものの逆にされた代わりのプロセスを示す。図7aにおいて、ロジック「0」を指示する第1しきい値電圧レベル(Vt0)、及び、ロジック「1」を指示する第2しきい値電圧レベル(Vt1)は、それぞれ、現在、約−0.5V及び約+3.0Vの僅かな値を有する。同様に、図7bにおいて、ロジック「0」を指示する第1しきい値電圧レベル(Vt0)、及び、ロジック「1」を指示する第2しきい値電圧レベル(Vt1)は、それぞれ、現在、約+1.0V及び約+3.0Vの僅かな値を有する。図7cにおいて、ロジック「00」データを保存するため、第1しきい値電圧レベル(Vt0)は約−0.5Vの僅かなしきい値電圧レベルを有し、ロジック「10」データを保存するため、第2しきい値電圧レベル(Vt1)は約+1.0Vの僅かなしきい値電圧レベルを有し、ロジック「01」データを保存するため、第3しきい値電圧レベル(Vt2)は約+2.0Vの僅かなしきい値電圧レベルを有し、ロジック「00」データを保存するため、第4しきい値電圧レベル(Vt3)は約+4.0Vの僅かなしきい値電圧レベルを有する。
マルチレベルセル状態の第4しきい値電圧レベル(Vt3)、或いは、シングルレベルセル状態の第2しきい値電圧レベル(Vt1)の最高のしきい値電圧レベルは、消去された状態として指定される。シングルレベルセルの第1しきい値電圧レベル(Vt0)及びマルチレベルセルの第1しきい値電圧レベル(Vt0)、第2しきい値電圧レベル(Vt1)、第3しきい値電圧レベル(Vt2)はプログラムされた状態である。消去されたしきい値電圧レベル(マルチレベルセルではVt3、シングルレベルセルではVt1)はNOR不揮発性フラッシュメモリ装置においてページのポジティブファウラー・ノードハイムチャネルトンネルプロセスにより得られ、それは、図4a、図4b−1、図4b−2、図4c−1、図4c−2の選択されたNMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bの選択されたバルク領域における接地参考電圧レベル(0.0V)を伴い、約+20.0Vを選択されたコントロールゲート425a及び425bに印加する。特に記すべきことは、図7c及び図7dのマルチレベルセルの第4しきい値電圧レベル(Vt3)、及び、図7a及び図7dのシングルレベルセルの第2しきい値電圧レベル(Vt1)は、ファウラー・ノードハイムトンネルプロセスのために集合的に設定されることである。こうして、しきい値電圧レベルの分布の変化が大きくなり、消去された状態のしきい値電圧レベルは、最小の許容可能な消去された状態のしきい値電圧レベルを通過するために変更され、最大の消去された状態の電圧レベルは気にならない状態となり、検証不要となる。
消去動作の後、他のロジックデータ状態にプログラムされることになるそれらのセルは、ビットバイビットファウラー・ノードハイムエッジプログラムプロセスにより、約−10.0Vの負の電圧がNOR不揮発性フラッシュメモリ装置のページの選択されたワード線に印加され、約+5Vから約+10Vが選択されたNMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bのドレインに印加されることによりプログラムされる。選択されたNMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bのソースはそれから切断されてフロートする。説明されたように、NMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bのプログラミングはツーステッププロセスであり、第1ステップはNOR不揮発性フラッシュメモリ装置の選択されたセグメントをポジティブファウラー・ノードハイムチャネル動作により消去する。第2ステップは、ビットバイビットファウラー・ノードハイムエッジトンネルプログラムプロセスにより最大しきい値電圧レベルを希望の電圧レベルに修正する。
図8は本発明のツートランジスタフローティングゲートNMOS NANDフラッシュセル510の各種実施例を組み込んだNOR不揮発性フラッシュメモリ装置500の模式図である。NOR不揮発性フラッシュメモリ装置500は、ロウとカラムからなるマトリックスに配置されたツートランジスタフローティングゲートNMOS NORフラッシュセル510のアレイ505を包含する。各ツートランジスタフローティングゲートNMOS NORフラッシュセル510は二つのNMOS NANDフラッシュフローティングゲートトランジスタ515a及び515bを包含する。この二つのNMOS NANDフラッシュフローティングゲートトランジスタ515a及び515bは図4a、図4b−1、図4b−2、図4c−1、図4c−2のNMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bのように構成され及び動作する。フローティングゲートトランジスタ515aのドレインはローカルビット線520a、520b、...、520n−1、及び520nの一つに接続される。フローティングゲートトランジスタ515bのソースはローカルソース線525a、525b、...、525n−1、及び525nの一つに接続される。NMOS NANDフラッシュフローティングゲートトランジスタ515aのソースはNMOS NORフラッシュフローティングゲートトランジスタ515bのドレインに接続される。
ツートランジスタフローティングゲートNMOS NORフラッシュセル510の隣接するカラムに関連するローカルビット線520a、520b、...、520n−1、及び520nは、ビット線選択トランジスタ560a、・・・、560nを介して、グローバルビット線525a、...、525nに接続される。ツートランジスタフローティングゲートNMOS NORフラッシュセル510の隣接するカラムに関連するローカルソース線525a、525b、...、525n−1、及び525nは、ソース線選択トランジスタ565a、・・・、565nを介して、グローバルソース線540a、...、540nに接続される。グローバルビット線525a、...、525n及びグローバルソース線540a、...、540nはカラム電圧コントロール回路555に接続される。該カラム電圧コントロール回路555はツートランジスタフローティングゲートNMOS NORフラッシュセル510を選択的に読み出し、プログラミングし、及び消去するための適当な電圧レベルを生成する。
アレイ505の各ロウ上のツートランジスタフローティングゲートNMOS NORフラッシュセル510のNMOS NANDフラッシュフローティングゲートトランジスタ515a及び515bの各コントロールゲートは、ワード線545a、545b、...、545mの一つに接続される。該ワード線545a、545b、...、545mはロウ電圧コントロール回路550内のワード線電圧コントロールサブ回路552に接続される。
ビット線選択トランジスタ560a、...、560nの各ゲートは、ロウ電圧コントロール回路550内のビット線選択コントロールサブ回路551に接続されて、選択信号を提供してビット線選択トランジスタ560a、...、560nを活性化し、選択されたローカルビット線520a、520b、...、520n−1、及び520nを、それに関連するグローバルビット線525a、...、525nに接続する。ソース線選択トランジスタ565a、...、565nの各ゲートは、ロウ電圧コントロール回路550内のソース線選択コントロール回路553に接続されて、ローカルソース線525a、525b、...、525n−1、及び525nをそれらに関連するグローバルソース線540a、...、540nに接続する。
ソース線選択トランジスタ565a、...、565nの各ゲートは、ロウ電圧コントロール回路550内のソース線選択コントロールサブ回路553に接続されて、選択信号を提供してソース線選択トランジスタ565a、...、565nを活性化し、選択されたローカルソース線305a、530b、...、530n−1、及び530nを、それに関連するグローバルソース線540a、...、540nに接続する。ソース線選択トランジスタ565a、...、565nの各ゲートは、ロウ電圧コントロール回路550内のソース線選択コントロール回路553に接続されて、ローカルソース線530a、530b、...、530n−1、及び530nをそれらに関連するグローバルソース線545a、...、545nに接続する。
図9を、ロウ電圧コントロール回路550の説明のために参照されたい。ロウ電圧コントロール回路550はコントロールデコーダ605を有し、該コントロールデコーダ605はプログラムタイミング及びコントロール信号610、消去タイミング及びコントロール信号615、及び読み出しタイミング及びコントロール信号620を、NOR不揮発性フラッシュメモリ装置500の動作を構築するために受け取る。ロウ電圧コントロール回路550はアドレスデコーダ625を有し、該アドレスデコーダ625は、プログラム、消去、或いは読み出される選択されたフローティングゲートNMOS NORフラッシュセル510のロケーションを提供するアドレス信号630を受け取りデコードする。
ビット線選択コントロールサブ回路551はデコードされたプログラム、消去、及び読み出しタイミング及びコントロール信号を、該コントロールデコーダ605から受け取り、デコードされたアドレスを、アドレスデコーダ625から受け取る。ビット線選択コントロールサブ回路551は、選択されたNOR不揮発性フラッシュメモリ装置500が接続されたローカルビット線520a、520b、...、520n−1、及び520nを、関連するグローバルビット線525a、...、525nに接続するビット線選択トランジスタ560a、...、560nを活性化するビット線選択信号570a、...、570bを選択する。
ソース線選択コントロールサブ回路553はデコードされたプログラム、消去、及び読み出しタイミング及びコントロール信号を、該コントロールデコーダ605から受け取り、デコードされたアドレスを、アドレスデコーダ625から受け取る。ソース線選択コントロールサブ回路553は、選択されたNOR不揮発性フラッシュメモリ装置500が接続されたローカルビット線530a、530b、...、530n−1、及び530nを、関連するグローバルソース線545a、...、545nに接続するソース線選択トランジスタ565a、...、565nを活性化するソース線選択信号575a、・・・、575bを選択する。
ワード線電圧コントロール回路552は、プログラム電圧ジェネレータ635、消去電圧ジェネレータ640、読み出し電圧ジェネレータ645、及びロウセレクタ650を包含する。該プログラム電圧ジェネレータ635は約15.0Vから約+20.0Vに漸増するパルス電圧を提供するパルス漸増電圧ジェネレータ636を有し、これにより、より正確に図8のNMOS NANDフラッシュフローティングゲートトランジスタ515a及び515bのしきい値電圧が設定される。正のプログラム電圧ジェネレータ637はある実施例において約+5.0Vの提供し、第2の実施例において約+2.5Vの電圧レベルを提供し、図8の不選択のNMOS NANDフラッシュフローティングゲートトランジスタ515a及び515bのプログラム中断を抑制する。図7aから図7dにおいて説明されたように、第2実施例において、消去された及びプログラムされた状態は逆とされる。負のプログラム電圧ジェネレータ638は図7a−図7dの電圧分布に従い、約−10.0Vの必要な負の電圧レベルを、図8のNMOS NANDフラッシュフローティングゲートトランジスタ515a及び515bのプログラミングのために提供する。接地参考電圧源639が図8のNMOS NORフラッシュメモリ装置500内のアレイの全てのNMOS NANDフラッシュフローティングゲートトランジスタ515a及び515bを隔離するために提供されて、図8のそれらNMOS NANDフラッシュフローティングゲートトランジスタ515a及び515bの構築されたプログラミングを邪魔するのを防止する。
消去電圧ジェネレータ640は正の消去電圧ジェネレータ642を具えて、図8に示される不選択のNMOS NANDフラッシュフローティングゲートトランジスタ515a及び515bのプログラミングの妨害を防止するため、不選択のワード線に、第1実施例のNOR不揮発性フラッシュメモリ装置500の消去のために必要な正の電圧を提供する。第2実施例において、正の消去電圧ジェネレータ642は図8のNMOS NANDフラッシュフローティングゲートトランジスタ515a及び515bを消去するのに必要な電圧レベルを提供する。消去電圧ジェネレータ640は第1実施例において、図8のNMOS NANDフラッシュフローティングゲートトランジスタ515a及び515bを消去するための負の消去電圧ジェネレータ643を具えている。第2実施例において、不選択のワード線が接地参考電圧レエベル644に設定される。
読み出し電圧ジェネレータ645は、シングルレベルセルデータを読み出すために、第1の高い読み出し電圧ジェネレータ646を具え、必要な読み出し電圧VHを図8のNMOS NANDフラッシュフローティングゲートトランジスタ515a及び515bの選択されたワード線のコントロールゲートに提供する。読み出し電圧ジェネレータ645は第2及び第3の高い読み出し電圧ジェネレータ647及び648を有し、マルチレベルセルデータを読み出すために、図8のNMOS NANDフラッシュフローティングゲートトランジスタ515a及び515bの選択されたコントロールゲートに読み出し電圧VH1及びVH2を提供する。読み出し電圧ジェネレータ645はシングルレベルセルデータのためにNMOS NANDフラッシュフローティングゲートトランジスタ515a及び515bのコントロールゲートに、電源電圧ジェネレータ649を提供する。
ロウ電圧コントロール回路550は、ロウセレクタ650を、プログラム電圧ジェネレータ635、消去電圧ジェネレータ640及び読み出し電圧ジェネレータ645より、選択されたワード線545a、545b、...、545mに伝送するために有している。
図10をカラム電圧コントロール回路555の説明のために参照されたい。該カラム電圧コントロール回路555はコントロールデコーダ705を有し、それはプログラムタイミング及びコントロール信号710、消去タイミング及びコントロール信号715、及び読み出しタイミング及びコントロール信号720を受け取る。コントロールデコーダ705はプログラムタイミング及びコントロール信号710、消去タイミング及びコントロール信号715、及び読み出しタイミング及びコントロール信号720をデコードし、NOR不揮発性フラッシュメモリ装置500の動作を構築する。カラム電圧コントロール回路555はアドレスデコーダ725を有し、該アドレスデコーダ725はアドレス信号730を受け取りデコードし、該アドレス信号730はプログラムされるか、消去されるか、或いは読み出される選択されたフローティングゲートNMOS NANDフラッシュセル510のロケーションを提供する。
カラム電圧コントロール回路555はプログラム電圧ジェネレータ735、消去電圧ジェネレータ740、読み出し電圧ジェネレータ745、及びカラムセレクタ750を包含する。プログラム電圧ジェネレータ735は、プログラム電圧源736を有し、該プログラム電圧源736は、第1実施例にかかる図8の不選択のNMOS NANDフラッシュフローティングゲートトランジスタ515a及び515bのドレインとソースに、約+10.0Vのプログラム抑制電圧を提供し、これにより、不選択のNMOS NANDフラッシュフローティングゲートトランジスタ515a及び515bのプログラミングを抑制する。プログラム電圧源736は約+5.0Vの電圧レベルを、図8の選択されたNMOS NANDフラッシュフローティングゲートトランジスタ515a及び515bのドレインに、第2実施例のプログラム動作中に提供する。接地参考電圧レベル737は第1実施例のプログラム動作中に、図8のNMOS NANDフラッシュフローティングゲートトランジスタ515a及び515bのドレインとソースに提供される。図8の不選択のNMOS NANDフラッシュフローティングゲートトランジスタ515a及び515bによっては、接地参考電圧レベル737が、さらに不選択のNMOS NANDフラッシュフローティングゲートトランジスタ515a及び515bのプログラミングを抑制するために提供される。
消去電圧ジェネレータ740は、消去電圧源742を有し、消去電圧源742はNOR不揮発性フラッシュメモリ装置500の第1実施例を消去するために必要な正の電圧を提供する。図8の不選択のNMOS NANDフラッシュフローティングゲートトランジスタ515a及び515bのソースとドレインは、接地参考電圧レベル743に設定される。
読み出し電圧ジェネレータ745は、適度に高い読み出し電圧源747を有し、図8の選択されたNMOS NANDフラッシュフローティングゲートトランジスタ515a及び515bに、マルチレベルセルデータを読み出すために、必要な読み出し電圧VHDを提供する。読み出し電圧ジェネレータ745は、シングルレベルセルデータのために、図8のNMOS NANDフラッシュフローティングゲートトランジスタ515a及び515bのドレインに、電源電圧源ジェネレータ747を提供する。
カラム電圧コントロール回路550はカラムセレクタ750を有し、カラムセレクタ750は、プログラム、消去、及び読み出し電圧を、プログラム電圧ジェネレータ735、消去電圧ジェネレータ740、及び読み出し電圧ジェネレータ745より選択されたビット線525a、525b、...、525m及びソース線540a、540b、...、540mに伝送する。
図11aは、図4aの、NMOS NORフラッシュメモリセル400の各種実施例のシングルレベルプログラミングのための電圧フォロワ検出回路の模式図である。この模式図は、二つのNMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bを描いている。NMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bの最上のドレイン415は、ローカルビット線805に接続され、それから、ビット線選択トランジスタ810を介して、グローバルビット線815に接続される。ビット線選択トランジスタ810のゲートは、図8のビット線選択コントロールサブ回路551に接続されて、ビット線選択トランジスタ810を活性化する活性化信号を受け取り、これにより最上のNMOS NANDフラッシュフローティングゲートトランジスタ405aのドレイン415を電源電圧源VDDに接続させる。
最下のNMOS NANDフラッシュフローティングゲートトランジスタ405bはローカルソース線825に接続される。該ローカルソース線825は、ソース線選択トランジスタ830を介して、グローバルビット線535に接続される。該グローバルビット線835は、図10のカラム電圧コントロール回路550の検出増幅器755に接続される。該検出増幅器555はコンパレータ850を有し、コンパレータ850の第1端子はグローバルビット線835に接続され、第2端子は参考電圧源855に接続される。参考電圧源855は、ロジック「1」データとロジック「0」データを代表するしきい値電圧レベルの間の電圧レベルに置かれた電圧レベルを有する。ソース線選択トランジスタ830のゲートは図8のロウ電圧コントロール回路550のソース線電圧コントロールサブ回路553に接続されている。該ソース線電圧コントロールサブ回路553はソース線選択トランジスタ830を活性化するのに必要な電圧を提供し、これによりローカルソース線825そしてNMOS NORフラッシュメモリセル400のソース422をグローバルソース線835に接続する。フローティングゲートトランジスタ405aと405bが活性化された時、それらは、選択されたフローティングゲートトランジスタ405aと405bのプログラムされたしきい値電圧より少ない電源電圧源に等しい、ソース線キャパシタンス845に溜められた電圧(Vs=VDD−VtMSEL)を有する電圧フォロワーとして働く。不選択のフローティングゲートトランジスタ405aと405bは駆動され、それは最小電圧ドロップを有する。フローティングゲートトランジスタ405aと405bのプログラムされたスレショルドレベルにより、コンパレータ850の出力電圧はプログラムされたしきい値電圧により代表されるロジック「1」或いはロジック「0」を代表する。
シングルレベルプログラミングのNMOS NORフラッシュメモリセル400の読み出し用バイアス電圧について検討するため、図11bを参照されたい。フローティングゲートトランジスタ405aと405bの最上トランジスタのSLC保存を読み出すため、第1ワード線WL0 450aが電源電圧源VDDの電圧レベルに設定される。現在、電源電圧源VDDは約+1.8V或いは約+3.0Vとされる。第2のワード線WL1 450bは、+6.0Vより大きい比較的高い読み出し電圧レベルに設定されて、第2フローティングゲートトランジスタ405bの読み出しに供される。最上のフローティングゲートトランジスタ405aのドレインは、ローカルビット線805とグローバルビット線815を介して、電源電圧源VDDに設定される。もし、フローティングゲートトランジスタ405aが第1しきい値電圧レベルVt0(約−0.75Vから約−0.25V)を有するようプログラムされると、最下のフローティングゲートトランジスタ405bのソース422、そしてゆえに、コンパレータ850の第1入力はほぼ電源電圧源VDDの電圧レベルである。もし、フローティングゲートトランジスタ405aが第2しきい値電圧レベルVt1(+3.0Vより大きい)を有するようにプログラムされると、最下のフローティングゲートトランジスタ405bのソース422、およびゆえに、コンパレータ850の第1入力はほぼ接地参考電圧(0.0V)の電圧レベルである。コンパレータ850の出力は、最上のフローティングゲートトランジスタ405aにプログラムされたしきい値電圧により示唆されるロジック状態を呈する。
フローティングゲートトランジスタ405aと405bの最下のトランジスタのSLC保存の読み出しのため、第2ワード線WL1は電源電圧源VDDの電圧レベルに設定される。第1ワード線WL0450aは+6.0Vより高い比較的高い読み出し電圧レベルに設定されて、第1フローティングゲートトランジスタ405aをターンオンするのに供される。最下のフローティングゲートトランジスタ405bのドレインは、最上のフローティングゲートトランジスタ405a、ローカルビット線805、及びグローバルビット線815を介して電源電圧源VDDに設定される。もし、最下のフローティングゲートトランジスタ405bが(約−0.75Vから約−0.25V)の第1しきい値電圧レベルVt0を有するようにプログラムされるならば、最下のフローティングゲートトランジスタ405bのソース422における電圧レベルVS0、ゆえにコンパレータ850の第1入力はほぼ電源電圧源VDDの電圧レベルになる。もし、フローティングゲートトランジスタ405bが第2しきい値電圧レベルVt1(+3.0Vより大きい)に設定されるなら、最下のフローティングゲートトランジスタ405bのソース422の電圧レベルVS1及びゆえに、コンパレータ850の第1入力はほぼ接地参考電圧の電圧レベル(0.0V)であり、なぜならフローティングゲートトランジスタ405bのVDDのゲート電圧はVt1より低いからである。結果として、最下のフローティングゲートトランジスタ405bは絶縁状態にあり、これによりローカルビット線805からの電圧はローカルソース線830に伝わらない。ゆえに、電圧レベルVS1=0Vである。コンパレータ850の出力は、最下のフローティングゲートトランジスタ405bにプログラムされたしきい値電圧レベルにより指示されるロジック状態を呈する。
もし、NMOS NORフラッシュメモリセル400のアレイにおいて、NMOS NORフラッシュメモリセル400が読み出しのために選択されず、他のNMOS NORフラッシュメモリセル400が選択されると、不選択のNMOS NORフラッシュメモリセル400の不選択のフローティングゲートトランジスタ405aと405bのコントロールゲートは接地参考電圧に設定されて、電荷保持トランジスタをターンオフするのに供される。
図11cは図4aのNMOS NORフラッシュメモリセル400の各種実施例のマルチレベルプログラミングのための電圧フォロワー検出回路の模式図である。この模式図は、図11aで説明されたNMOS NANDフラッシュフローティングゲートトランジスタのカラムの二つのNMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bを示すが、異なるところは、グローバルビット線が第1のより高い読み出し電圧源VHDに設定されている。
この実施例中のグローバルソース線835は図10のカラム電圧コントロール回路550の検出増幅器755に接続されている。該検出増幅器755はこの例では、三つのコンパレータ860、870、及び880を有する。各コンパレータ860、870、及び880はそれぞれグローバルソース線835に接続された第1端子と、参考電圧源に接続された第2端子を有する。第1コンパレータ860の第2端子は、第1参考電圧源865、REFV0に接続されている。第2コンパレータ870の第2端子は第2参考電圧源875、REFV1に接続されている。第3コンパレータ880の第2端子は第3参考電圧源885、REFV2に接続されている。三つの参考電圧源865、875、及び885はデータのロジック値(「00」、「01」、「10」、「11」)を代表するしきい値電圧の電圧レベルの間に置かれる。ソース線選択トランジスタ830のゲートは、図8びロウ電圧コントロール回路550のソース線電圧コントロールサブ回路553のゲートに接続される。ソース線電圧コントロールサブ回路553はソース線選択トランジスタ830を活性化するのに必要な電圧を提供し、これによりローカルソース線825そしてNMOS NORフラッシュメモリセル400のソース422をグローバルソース線835に接続する。フローティングゲートトランジスタ405aと405bが活性化された時、それらは、選択されたフローティングゲートトランジスタ405aと405bのプログラムされたしきい値電圧より少ない電源電圧源に等しい、ソース線キャパシタンス845に溜められた電圧(Vs=VDD−VtMSEL)を有する電圧フォロワーとして働く。不選択のフローティングゲートトランジスタ405aと405bは駆動され、それは最小電圧ドロップを有する。フローティングゲートトランジスタ405aと405bのプログラムされたスレショルドレベルにより、コンパレータ850の出力電圧はプログラムされたしきい値電圧により代表されるデータロジック値(「00」、「01」、「10」、「11」)を代表する。特に記すべきことは、説明された構造はツービットマルチレベルセルに関するものであることである。データのロジック値はどのような値であれ、フローティングゲートトランジスタ405aと405bにより維持され得る。
図11dを、NMOS NORフラッシュメモリセル400のマルチレベルプログラムの読み出し用のバイアス電圧の討論のため、参照されたい。フローティングゲートトランジスタ405aと405bの最上トランジスタのSLC保存を読み出すため、第1ワード線WL0 450aが第1のより高い読み出し電圧源VH0に設定される。第1のより高い読み出し電圧源VH0は約4.0Vの電圧レベルに設定される。第2ワード線WL1 450bは、第2のフローティングゲートトランジスタ405bをターンオンするため、+7.0Vより大きい第2のより高い読み出し電圧源VH1に設定される。最上のフローティングゲートトランジスタ405aのドレインは、4.0Vより小さい、第3の比較的高い電圧源VHDに、ローカルビット線805とグローバルビット線815を通して設定される。
もし、フローティングゲートトランジスタ405bが第1しきい値電圧レベルVt0(約−0.75Vから約−0.25V)を有するようプログラムされると、最下のフローティングゲートトランジスタ405bのソース422の電圧レベルVS0、そしてゆえに、コンパレータ850の第1入力は、ほぼ、第3のより高い読み出し電圧源VHDの電圧レベルである。もし、フローティングゲートトランジスタ405aが第2しきい値電圧レベルVt1(約+1.0V)を有するようにプログラムされると、最下のフローティングゲートトランジスタ405bのソース422電圧レベルVS1、およびゆえに、コンパレータ850の第1入力は、ほぼ3.0Vの電圧レベルである。もし、フローティングゲートトランジスタ405aが第3しきい値電圧レベルVt2(約2.0V)を有するようにプログラムされると、最下のフローティングゲートトランジスタ405bのソース422電圧レベルVS2、およびゆえに、コンパレータ850の第1入力は、ほぼ2.0Vの電圧レベルである。もし、フローティングゲートトランジスタ405aが第2しきい値電圧レベルVt3(約+3.0V)を有するようにプログラムされると、最下のフローティングゲートトランジスタ405bのソース422電圧レベルVS3、およびゆえに、コンパレータ850の第1入力は、ほぼ接地参考電圧(1.0V)である。コンパレータ850の出力は、最上のフローティングゲートトランジスタ405aにプログラムされたしきい値電圧により示唆されるロジック状態を呈する。
フローティングゲートトランジスタ405aと405bの最下のトランジスタのマルチレベルプログラミングを読み出すため、第2ワード線WL1450bはVHDの電圧レベルに設定される。第1ワード線WL0450aは+6.0Vよりも大きい比較的高い読み出し電圧レベルに設定されて、第1フローティングゲートトランジスタ405aをターンオンするのに供される。SLGによりゲートされた最下のセレクトトランジスタのグローバルソース線電圧レベル、GSLは、最下のフローティングゲートトランジスタ405b、最上のフローティングゲートトランジスタ405a、ローカルビット線805、BLGによりゲートされたトップセレクトトランジスタ、Msel、及びグローバルビット線815を介して設定される。トップ及びボトムセレクトトランジスタのゲート電圧は、高い読み出し電圧レベルにしきい値レベルを足したもの(VHD +Vt)に結合されて、GBLからGSLに至るフルVHD電圧を十分に通過できるようにする必要がある。
もし、フローティングゲートトランジスタ405bが第1しきい値電圧レベルVt0(約−0.75Vから約−0.25V)を有するようプログラムされると、最下のフローティングゲートトランジスタ405bのソース422の電圧レベルVS0、そしてゆえに、コンパレータ850の第1入力は、ほぼ、第3のより高い読み出し電圧源VHDの電圧レベルである。もし、フローティングゲートトランジスタ405bが第2しきい値電圧レベルVt1(約+1.0V)を有するようにプログラムされると、最下のフローティングゲートトランジスタ405bのソース422電圧レベルVS1、およびゆえに、コンパレータ850の第1入力は、もし、VHDが4.0Vならば、ほぼ3.0Vの電圧レベルである。もし、フローティングゲートトランジスタ405aが第3しきい値電圧レベルVt2(約2.0V)を有するようにプログラムされると、最下のフローティングゲートトランジスタ405bのソース422電圧レベルVS2、およびゆえに、コンパレータ850の第1入力は、ほぼ2.0Vの電圧レベルである。もし、フローティングゲートトランジスタ405aが第2しきい値電圧レベルVt3(約+3.0V)を有するようにプログラムされると、最下のフローティングゲートトランジスタ405bのソース422電圧レベルVS3、およびゆえに、コンパレータ850の第1入力は、ほぼ1.0Vである。コンパレータ850の出力は、最上のフローティングゲートトランジスタ405bにプログラムされたしきい値電圧により示唆されるロジック状態を呈する。
図11a及び図11cのNMOS NORフラッシュメモリセル400の読み出し操作の両方の実施例において、図4−b2及び図4−c2のトリプルpウェル拡散430は接地参考電圧(0.0V)に接続される。図4−b2および図4c−2のディープn型ウェル拡散435は電源電圧源VDDに接続される。
もし、NMOS NORフラッシュメモリセル400のアレイにおいて、NMOS NORフラッシュメモリセル400が読み出しのために選択されず、他のNMOS NORフラッシュメモリセル400が選択されるなら、不選択のNMOS NORフラッシュメモリセル400の不選択のフローティングゲートトランジスタ405aと405bのコントロールゲートは、接地参考電圧に設定されて、電荷保持トランジスタをターンオフするのに供される。
図12a−図12eは図4a、図4b−1、図4b−2、図4c−1、及び図4c−2のツートランジスタフローティングゲートNMOS NORフラッシュセルの消去のための消去バイアス電圧の表である。図12a−図12eを参照されたい。四つの表中の消去バイアス条件は、ドレイン415及び420及びソース420及び422間のバルクチャネルノード432a及び432b間の電圧ドロップを形成するための消去条件を提供し、ファウラー・ノードハイムチャネル消去の間、コントロールゲート425a又は425bは約+20.0Vの電圧レベルに設定される。図12aにおいて、選択されたワード線450a或いは450b及びゆえにコントロールゲート425a或いは425bは約−10.0Vの負の消去電圧レベルに設定され、ドレイン415及び420、ソース420及び422、トリプルpウェル拡散435、及びディープnウェル拡散435は約+10.0Vの正の消去電圧レベルに設定される。不選択のワード線450a或いは450b及びゆえに負選択のコントロールゲート425a或いは425bは約+10.0Vの抑制消去電圧レベルに設定される。
図12bにおいて、負の消去電圧レベルは約−15.0Vであり、正の消去電圧レベルは約+5.0Vであり、正の抑制電圧レベルは約+5.0Vである。図12cにおいて、負の消去電圧レベルは約−20.0Vであり、正の消去電圧レベルは約0.0Vであり、正の抑制電圧レベルは約0.0Vである。図12dにおいて、電圧レベルは逆になり、負の消去電圧レベルは約0.0Vであり、正の消去電圧レベルは約+20.0Vである。図12a−図12dに示される各電圧レベルは選択されたNMOS NANDフラッシュフローティングゲートトランジスタ405a或いは405bに保持されるしきい値電圧を減らすためファウラー・ノードハイムトンネル現象を採用する。
図4a、図4b−1、図4b−2、図4c−1、及び図4c−2の不選択のツートランジスタフローティングゲートNMOS NANDフラッシュセルは、同一のトリプルpウェル拡散430とディープNウェル拡散435を共有しないため、不選択のワード線450a或いは450b及びゆえにコントロールゲート425a或いは425b、ドレイン415及び420、ソース420及び422、及びトリプルpウェル拡散430はほぼ接地参考電圧の電圧レベルに設定される。ディープNウェル拡散435は電源電圧源VDDの電圧レベルに設定される。
フローティングゲートNMOS NANDフラッシュセルのアレイのサブアレイ(しばしば512Kb或いは4Kbのブロック)に関しては、消去のために選択されずそれらのディープNウェルが+20Vの正の消去電圧に設定されているサブアレイは、それらのワード線、ドレイン、ソース、及びトリプルpウェル拡散が接地参考電圧に設定される。異なるディープNウェル拡散にあり選択されていないサブアレイは、そのワード線、ドレイン、ソース、トリプルpウェル、及びディープNウェル拡散が接地参考電圧に設定される。
図12eを、消去とプログラムしきい値電圧レベルが逆とされた代わりの消去プロセスを討論するために参照されたい。この場合、選択されたワード線450a或いは450b及びゆえにコントロールゲート425a或いは425bは約+20.0Vの正のプログラム電圧レベルに設定される。コントロールゲート425a或いは425b、ドレイン415及び420、ソース420及び422、及びトリプルpウェル拡散430は接地参考電圧レベル(0.0V)に設定される。ディープNウェル拡散435は電源電圧の電圧レベルに設定される。正の電圧レベルに対する消去しきい値電圧条件と、負の電圧レベルに対するプログラムされたしきい値電圧条件のセットは、図7aから図7dに示される。
図13a及び図13bは図4a、図4b−1、図4b−2、図4c−1、及び図4c−2のツートランジスタフローティングゲートNMOS NANDフラッシュセルのプログラミングのためのプログラムバイアス電圧の表である。図4a、図4b−1、図4b−2、図4c−1、及び図4c−2のツートランジスタフローティングゲートNMOS NANDフラッシュセルの選択されたNMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bをプログラムするのに先立ち、セルは上述したように消去されなければならない。図8に示されるようにツートランジスタフローティングゲートNMOS NANDフラッシュセルのアレイにおいて、セルのページ或いはブロックに関して消去動作が実行される。
図4a、図4b−1、図4b−2、図4c−1、及び図4c−2の選択されたNMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bのプログラムのために、選択されたワード線450a或いは450b及びゆえにコントロールゲート425a或いは425bは約+15.0Vから約+20.0Vの正のプログラム電圧レベルに設定される。ドレイン415及び420及びソース420及び422及びバルク432a及び432bは、トリプルpウェル拡散430を通して、接地参考電圧(0.0V)に設定される。不選択のNMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bはワード線450a或いは450bを、約+5.0Vの中間抑制プログラム電圧レベルにセットされたそれらのコントロールゲート425a或いは425bに接続する。選択されたワード線450a或いは450b上の、図8に示されるアレイ内の不選択のフローティングゲートNMOS NANDフラッシュセルにおいて、選択されたワード線450a或いは450b上のものは、そのドレイン及びソースを約+7.0Vから約+10.0Vの正のプログラム抑制電圧レベルに設定させる。これらの図8に示されるアレイ内の不選択のフローティングゲートNMOS NANDフラッシュセルはビット線455a及び455bとソース線460a及び460bを、正の抑制電圧レベルを有するものと共有し、それらのワード線450a及び450bを、+5.0Vの中間抑制プログラム電圧に設定する。正のプログラム電圧或いは正のプログラム抑制電圧に接続されたワード線450aおよび450b或いはビット線455a及び455b或いはソース線460a及び460bをもたない不選択のNMOS NORフラッシュメモリセルは、接地参考電圧(0.0V)に設定される。よく知られているように、高い正のプログラム電圧がコントロールゲート425a或いは425bに印加されるほど、プログラミング後のしきい値電圧Vtは高い。プログラム動作の間、NMOS NANDフラッシュセルに対する正確なしきい値電圧コントロールを維持するために、約+15.0Vから約+16.0Vの開始の正のプログラム電圧レベルと共にゲート電圧が印加される。正のプログラム電圧レベルが、反復プログラミングプロセスの各パルスに関して小さい増加で反復して増される。上記のプログラミング電圧レベルは図6aから図6dに示されるシングルレベルセル或いはマルチレベルセルのいずれのプログラミングにも採用される。
選択されたブロックにおいて、好ましい固定された最適化ドレイン電圧及びフローティングソースと共に、負のゲート電圧を小さい増加において漸次増加し、これは反復プログラム及びプログラム検証ステップである。たとえば、ドレイン(ローカルBL)電圧が固定+5VにローカルSLにフローティングにおいて結合される。M0の選択されたセルをプログラムするために好ましいバイアスされた状態は、図8fの表に示される。−10Vのゲート電圧がM0の選択されたセルのWL0に印加される。それは−5Vから開始されそれから次第に−10Vまで移行される。こうして、言い換えると、セルのVtは正確にコントロールされて、値が希望の値内とされる。
図13bを、図7aから図7bに示される逆のプログラム及び消去状態のプログラミング電圧レベルを説明するために参照されたい。この例において、選択されたNMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bは約−10.0Vの負の電圧レベルに設定された選択されたワード線450a或いは450bを有する。ドレイン415及び420は漸次、約+5.0Vの中間の正のドレイン電圧レベルに移行する。ソース420は切断されてフローティング状態とされる。選択されたNMOS NORフラッシュメモリセルは交互にプログラムされ検証されて正確なセルしきい値電圧を、プログラム動作後に達成する。この場合、プログラム状態はファウラー・ノードハイムエッジトンネルプログラムプロセスに基づく。一般的なFNエッジプログラムがプログラム後の選択されたセルの電圧を減らすのに用いられる。しかし、FNエッジプログラム後の、選択されたプログラムセルの最終的なVtは、正の値を保持しなければならず、それにより選択されたブロックにおける不選択セルを通したBL漏れによる誤った読み出しを避ける。FNエッジは本発明の選択されたブロックの選択されたNANDセルのドレインノードとゲートノードの間のそれらのエッジに起きる。
負のプログラム電圧レベルは漸次約−7.0Vから約−10.0Vに増加され得る。中間の正のドレイン電圧は、今、約+5.0Vに固定されている。この場合、負のプログラム電圧レベルにおける増加は各反復ステップにおいて、約0.3Vである。
不選択のNMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bは不選択のワード線450a或いは450bが約+2.5Vの正の抑制電圧レベルに設定されることによりプログラムされることが抑制されている。不選択のNMOS NANDフラッシュフローティングゲートトランジスタ405a及び405bのドレイン及びトリプルpウェル拡散430は接地参考電圧レベル(0.0V)に設定され、ディープNウェル拡散435は電源電圧源VDDの電圧レベルに設定される。
選択されたフローティングゲートNMOS NORフラッシュセルのフローティングゲートの電子はフローティングゲート445a或いは445bから駆逐される。結果として、選択されたフローティングゲートNMOS NORフラッシュセルのしきい値電圧レベルは、シングルレベルセル及びマルチレベルセルのしきい値電圧レベルとして非常に正確にコントロールされる。
図14は本発明の原理を具体化したNOR不揮発性フラッシュメモリ装置形成のフローチャートである。フローティングゲートトランジスタのアレイが基板上に形成される(ボックス905)。フローティングゲートトランジスタはロウとカラムのマトリックスに配置される。少なくとも二つのカラムで、隣接するフローティングゲートトランジスタが直列に接続され(ボックス910)、NORメモリセルのNAND直列ストリングを形成する。各カラムのNANDベースNORフラッシュメモリセルの最上のフローティングゲートトランジスタのドレインは関係するビット線に接続される(ボックス915)。NANDベースNORフラッシュメモリセルの最下のフローティングゲートトランジスタのソースは、関係するソース線に接続される(ボックス920)。
ローカルビット線は、トップビット線選択トランジスタを介して関係するグローバルビット線に接続される(ボックス925)。トップビット線選択トランジスタのソースは、ローカルビット線に接続され、トップビット線選択トランジスタのドレインは、グローバルビット線に接続される。ローカルソース線はボトムソース線選択トランジスタを介して関係するグローバルソース線に接続される(ボックス930)。ボトムソース線選択トランジスタのソースは、ローカルソース線に接続され、ボトムソース線選択トランジスタのドレインはグローバルソース線に接続される。
ビット線ゲート選択コントロール線は、トップビット線選択トランジスタのゲートに接続され(ボックス935)、ソース線ゲート選択コントロール線は、ボトムソース線選択トランジスタのゲートに接続される(ボックス940)。NANDベースNORフラッシュメモリセルのアレイの各ロウにおいて、各フローティングゲートトランジスタのコントロールゲートは、関係するワード線に接続される(ボックス945)。フローティングゲートトランジスタの各ロウの各ワード線は、ワード線電圧コントローラに接続されて、NANDベースNORフラッシュメモリセルのアレイのプログラム、消去及び読み出し動作の必要バイアス電圧を提供するのに供される(ボックス950)。各ビット線選択コントロール線は、ビット線選択コントローラに接続されて、ビット線選択トランジスタの活性化をコントロールして選択的に選択されたローカルビット線をグローバルビット線に接続するのに供される(ボックス955)。同様に、各ソース線選択コントロール線は、ソース線選択コントローラに接続されて、ソース線選択トランジスタの活性化をコントロールし選択的にローカルソース線をグローバルソース線に接続するのに供される(ボックス960)。
各グローバルビット線及びカラムビット線はカラム電圧コントローラに接続される(ボックス965)。ワード線電圧コントローラ及びカラム電圧コントローラは、適宜電圧をNANDベースNORフラッシュメモリセルに、上述したように提供し、NANDベースNORフラッシュメモリセルのプログラミング、消去、及び読み出しに供する。
図15はNANDベースマルチプルトランジスタフローティングゲートNMOS NORフラッシュメモリアレイの実施例の模式図である。図8のNANDベースNMOS NORフラッシュメモリアレイにおいて、各フローティングゲートNMOS NORフラッシュセルは、二つのフローティングゲートトランジスタを有する。図15において、各フローティングゲートNMOS NORフラッシュセル1005は、二つの直列トランジスタの実施例として図8で説明されたように、直列に接続された少なくとも二つのフローティングゲートトランジスタ1010a、1010b、...、1010nを有する。最上のフローティングゲートトランジスタ1010aのドレインはローカルビット線1015に接続され、最下のフローティングゲートトランジスタ1010nのソースは、ローカルソース線1020に接続される。各ワード線1025a、1025b、...、1025nは、NANDベースNMOS NORフラッシュメモリアレイの関係するロウ上のフローティングゲートトランジスタ1010a、1010b、...、1010nのコントロールゲートに接続される。シングルレベルセルのNMOS NORフラッシュメモリセルのフローティングゲートに保存されるビットの数は一つのトランジスタに1ビットであり、これにより、フローティングゲートNMOS NORフラッシュセルは、nビット/nトランジスタセルと称される。マルチレベルセルにおいては、ビット数は、各フローティングゲートトランジスタ1010a、1010b、...、1010nに保存されるしきい値電圧レベルの数に依存する。
NORフラッシュメモリ装置の現在の技術に対する現在の市場の要求は、読み出しアクセスタイムが、約100nSから約20μSである。NANDベースNORフラッシュメモリセル内のトランジスタの数は、セルの性能を決定する。たとえば、図4a、図4b−1、図4b−2、図4c−1、及び図4c−2の実施例におけるツートランジスタフローティングゲートNMOS NORフラッシュセルは、読み出しアクセスタイムは、1Gbから4Gbのキャパシティーを有するNANDベースNMOS NORフラッシュメモリアレイに関して約100nSである。これに対し、1Mbから4Mbのキャパシティーを有するNANDベースNMOS NORフラッシュメモリアレイは、20nsから50nsの読み出しアクセスタイムを有する。アレイにおいて、読み出しはバイト(8ビット)、ワード(16ビット)、或いはダブルワード(32ビット)のユニットにおけるランダムアクセスである。プログラムユニットは、512バイトのフルページか、或いは256バイトのハーフページである。消去ユニットサイズは、セクタのユニットにおいて実行される(小セクタでは4Kバイト、大セクタでは64Kバイト)。
他の実施例において、NANDベースNMOR NORフラッシュメモリセルは16個のトランジスタ或いは32個のトランジスタの直列ストリングを有する。ストリングが長くなると、読み出しアクセスタイムは、1Gbから32Gbのアレイキャパシティーに関して、約20μSまで減少する。この実施例では、読み出しは、ハーフページ(256バイト)或いはフルページ(512バイト)単位での直列アクセスである。同様に、プログラム動作は512バイトのフルページ或いは256バイトのハーフページのユニットサイズを有する。消去ユニットサイズは、512バイト×16(8Kバイト)セクタ或いは512バイト×32(16Kバイト)セクタのサイズである。
各種実施例において、NANDベースNMOR NORフラッシュメモリセルは上述したように任意の数のトランジスタを包含し得る。しかしながら、性能が現在のフローティングゲートNMOS NORフラッシュメモリセルの要求に合致するため、好ましい設計は、NANDベースNMOR NORフラッシュメモリセルのストリングにおいて15個までの直列に接続されたトランジスタを採用する。
上述の実施例において、NANDベースNMOR NORフラッシュメモリセルは電荷保存のためにフローティングゲートトランジスタを包含する。本発明によると、NANDベースNMOR NORフラッシュメモリセルは、NORフラッシュメモリセルの各NANDストリング内のSONOS電荷捕捉NANDトランジスタを有する。
NANDベースフラッシュメモリセルのアレイを包含する集積回路装置が、本発明の概念を具体化したNAND不揮発性フラッシュメモリ回路のアレイとNANDベースNMOR NORフラッシュメモリセルのアレイを有するようにして構成され得る。NANDベースNORフラッシュメモリセルのアレイはさらに、不揮発性メモリと連合されることで、シングル集積回路ダイ上で複合メモリ機能を形成し得る。さらに、NANDベースNORフラッシュメモリセルは、NANDベースNORフラッシュメモリセルをプログラムドロジック装置(PLD)或いはフィールドプログラマブルゲートアレイ(FPGA)のような応用に使用できるようにする周辺回路を有し得る。
以上述べたことは、本発明の実施例にすぎず、本発明の実施の範囲を限定するものではなく、本発明の特許請求の範囲に基づきなし得る同等の変化と修飾は、いずれも本発明の権利のカバーする範囲内に属するものとする。
Claims (95)
- NORフラッシュ不揮発性メモリ回路において、
NANDストリングにおいて直列に接続された複数の電荷保持トランジスタを包含し、 そのうち最上の電荷保持トランジスタのドレインは該直列に接続された複数の電荷保持トランジスタに関連するビット線に接続され、
そのうち最下の電荷保持トランジスタのソースは該複数の電荷保持トランジスタに関連するソース線に接続され、
該複数の電荷保持トランジスタのコントロールゲートはワード線に接続されたことを特徴とする、NORフラッシュ不揮発性メモリ回路。 - 請求項1記載のNORフラッシュ不揮発性メモリ回路において、該複数の電荷保持トランジスタは第1導電型のウェル内に形成されることを特徴とする、NORフラッシュ不揮発性メモリ回路。
- 請求項2記載のNORフラッシュ不揮発性メモリ回路において、該第1導電型のウェルは第2導電型のディープウェル内に形成されることを特徴とする、NORフラッシュ不揮発性メモリ回路。
- 請求項3記載のNORフラッシュ不揮発性メモリ回路において、該第2導電型のディープウェルは第1導電型の基板において形成されることを特徴とする、NORフラッシュ不揮発性メモリ回路。
- 請求項1記載のNORフラッシュ不揮発性メモリ回路において、該複数の電荷保持トランジスタはファウラー・ノードハイムトンネルプロセスでプログラム及び消去されることを特徴とする、NORフラッシュ不揮発性メモリ回路。
- 請求項1記載のNORフラッシュ不揮発性メモリ回路において、該複数の電荷保持トランジスタのうち選択された電荷保持トランジスタは、約+15.0Vから約+20.0Vの非常に高いプログラム電圧レベルを、漸増させるステップにおいて、選択された電荷保持トランジスタのコントロールゲートと該電荷保持トランジスタのバルク領域の間に印加することで、シングルレベルプログラムセルとしてプログラムされることを特徴とする、NORフラッシュ不揮発性メモリ回路。
- 請求項6記載のNORフラッシュ不揮発性メモリ回路において、該複数の電荷保持トランジスタのうち不選択の電荷保持トランジスタは、10.0Vより小さい中間プログラムの抑制電圧レベルを、該不選択の電荷保持トランジスタのコントロールゲートと該不選択の電荷保持トランジスタのバルク領域の間に印加することで、抑制されることを特徴とする、NORフラッシュ不揮発性メモリ回路。
- 請求項1記載のNORフラッシュ不揮発性メモリ回路において、NORフラッシュメモリ回路のレイアウトは、該NORフラッシュメモリ回路のサイズが、該NORフラッシュメモリ回路を形成するための工程技術の最小特徴サイズ(λ)の、約4倍から約6倍となるものとされることを特徴とする、NORフラッシュ不揮発性メモリ回路。
- 請求項1記載のNORフラッシュ不揮発性メモリ回路において、選択された電荷保持トランジスタが、約+15.0Vから約+20.0Vの非常に高い正の消去電圧レベルを、該選択された電荷保持トランジスタのバルク領域と該選択された電荷保持トランジスタのコントロールゲートの間に印加することにより、消去されることを特徴とする、NORフラッシュ不揮発性メモリ回路。
- 請求項1記載のNORフラッシュ不揮発性メモリ回路において、該複数の電荷保持トランジスタのうち、不選択の電荷保持トランジスタが、該不選択の電荷保持トランジスタをバイアスすることにより抑制され、これにより該不選択の電荷保持トランジスタのコントロールゲートとバルク領域の間が約0.0Vとなることを特徴とする、NORフラッシュ不揮発性メモリ回路。
- 請求項1記載のNORフラッシュ不揮発性メモリ回路において、シングルレベルプログラムセルとしてプログラムされた該複数の電荷保持トランジスタのうち、選択された電荷保持トランジスタは、以下により、すなわち、
該ソース線を電圧フォロワー検出回路に接続し、
該NORフラッシュメモリ回路内の選択された電荷保持トランジスタのゲートとドレインを、電源電圧源の電圧レベルに設定し、
該複数の電荷保持トランジスタのうち不選択の電荷保持トランジスタのゲートを第1の非常に高い読み出し電圧に設定し、
該電圧フォロワー検出回路においてソース線において得られた電圧を参考電圧源と比較することにより、読み出され、
該参考電圧源は、第1ロジックレベルのためのしきい値電圧レベルと第2ロジックレベルのためのしきい値電圧レベルの間で識別するために約2.0Vの参考電圧レベルに設定することを特徴とする、NORフラッシュ不揮発性メモリ回路。 - 請求項11記載のNORフラッシュ不揮発性メモリ回路において、該第1の非常に高い読み出し電圧は、6.0Vより大きいことを特徴とする、NORフラッシュ不揮発性メモリ回路。
- 請求項11記載のNORフラッシュ不揮発性メモリ回路において、該参考電圧レベルは、約2.0Vであることを特徴とする、NORフラッシュ不揮発性メモリ回路。
- 請求項11記載のNORフラッシュ不揮発性メモリ回路において、NORフラッシュ不揮発性メモリ回路のアレイにおいて、もしNORフラッシュ不揮発性メモリ回路が読み出しのために選択されず、他のNORフラッシュ不揮発性メモリ回路が選択されると、不選択のNORフラッシュメモリ回路の複数の電荷保持トランジスタの不選択の電荷保持トランジスタのコントロールゲートは、接地参考電圧に設定されて電荷保持トランジスタをターンオフするのに供されることを特徴とする、NORフラッシュ不揮発性メモリ回路。
- 請求項1記載のNORフラッシュ不揮発性メモリ回路において、マルチレベルプログラムセルとしてプログラムされた該複数の電荷保持トランジスタのうち、選択された電荷保持トランジスタは、以下により、すなわち、
該ソース線を電圧フォロワー検出回路に接続し、
該選択された電荷保持トランジスタのゲートとドレインを、適度に高い電圧レベルに設定し、
該複数の電荷保持トランジスタのうち不選択の電荷保持トランジスタのゲートを第2の非常に高い読み出し電圧に設定し、
該電圧フォロワー検出回路においてソース線において得られた電圧を参考電圧源の数値と比較し、電荷保持トランジスタ内に保存されたしきい値電圧代表データを決定するのに供することにより、
読み出されることを特徴とする、NORフラッシュ不揮発性メモリ回路。 - 請求項15記載のNORフラッシュ不揮発性メモリ回路において、該適度に高い電圧レベルは約+4.0Vであることを特徴とする、NORフラッシュ不揮発性メモリ回路。
- 請求項15記載のNORフラッシュ不揮発性メモリ回路において、該第2の非常に高い読み出し電圧は7.0Vより大きいことを特徴とする、NORフラッシュ不揮発性メモリ回路。
- 請求項15記載のNORフラッシュ不揮発性メモリ回路において、該参考電圧レベルは、該電荷保持トランジスタに保存された各データに係るしきい値電圧レベルの間で識別されるしきい値電圧レベルの間に設定されることを特徴とする、NORフラッシュ不揮発性メモリ回路。
- 請求項15記載のNORフラッシュ不揮発性メモリ回路において、NORフラッシュ不揮発性メモリ回路のアレイにおいて、もしNORフラッシュ不揮発性メモリ回路が読み出しのために選択されず、他のNORフラッシュ不揮発性メモリ回路が選択されると、不選択のNORフラッシュメモリ回路の複数の電荷保持トランジスタの不選択の電荷保持トランジスタのコントロールゲートは、接地参考電圧に設定されて電荷保持トランジスタをターンオフするのに供されることを特徴とする、NORフラッシュ不揮発性メモリ回路。
- NORフラッシュ不揮発性メモリ装置において、
ロウとカラムに配置された複数のNORフラッシュ不揮発性メモリ回路のアレイを包含し、各該NORフラッシュ不揮発性メモリ回路は、
各該カラム上の複数の電荷保持トランジスタであって、NANDストリングにおいて直列に接続された上記複数の電荷保持トランジスタを包含し、
そのうち、各該NORフラッシュ不揮発性メモリ回路の最上の電荷保持トランジスタのドレインは、各NORフラッシュ不揮発性メモリ回路が存在するカラムに関係するローカルビット線に接続され、
そのうち、各該NORフラッシュメモリ回路の最下の電荷保持トランジスタのソースは、各NORフラッシュメモリ回路の存在するカラムに関連づけられたローカルソース線に接続され、
そのうち、各ロウにある電荷保持トランジスタの各コントロールゲートは、共同でワード線に接続されたことを特徴とする、NORフラッシュ不揮発性メモリ装置。 - 請求項20記載のNORフラッシュ不揮発性メモリ装置において、該ビット線及び該ソース線は、該NORフラッシュ不揮発性メモリ回路のカラムに関係し、及び平行であることを特徴とする、NORフラッシュ不揮発性メモリ装置。
- 請求項20記載のNORフラッシュ不揮発性メモリ装置において、さらに、電荷保持トランジスタの各カラムに関係するローカルビット線とソース線にコントロール信号を提供するための、カラム電圧コントロール回路を包含することを特徴とする、NORフラッシュ不揮発性メモリ装置。
- 請求項22記載のNORフラッシュ不揮発性メモリ装置において、各該ローカルビット線はビット線選択トランジスタを介して複数のグローバルビット線の一つに接続されることを特徴とする、NORフラッシュ不揮発性メモリ装置。
- 請求項23記載のNORフラッシュ不揮発性メモリ装置において、各ローカルソース線はソース線選択トランジスタを介して複数のグローバルソース線の一つに接続されることを特徴とする、NORフラッシュ不揮発性メモリ装置。
- 請求項24記載のNORフラッシュ不揮発性メモリ装置において、該グローバルビット線及び該グローバルソース線は、該カラム電圧コントロール回路に接続されて、該コントロール信号を、選択されたローカルビット線と選択されたローカルソース線に伝送し、該NORフラッシュ不揮発性メモリ回路内の選択された電荷保持トランジスタの、読み出し、プログラミング、及び消去に供することを特徴とする、NORフラッシュ不揮発性メモリ装置。
- 請求項20記載のNORフラッシュ不揮発性メモリ装置において、さらに、電荷保持トランジスタの各ロウに関係するワード線にコントロール信号を提供するための、ロウ電圧コントロール回路を包含することを特徴とする、NORフラッシュ不揮発性メモリ装置。
- 請求項26記載のNORフラッシュ不揮発性メモリ装置において、該ロウ電圧コントロール回路は、コントロール信号を、ワード線に伝送し、該NORフラッシュ不揮発性メモリ回路内の選択された電荷保持トランジスタの、読み出し、プログラミング、及び消去に供することを特徴とする、NORフラッシュ不揮発性メモリ装置。
- 請求項25記載のNORフラッシュ不揮発性メモリ装置において、各該ローカルビット線選択トランジスタのゲートに接続されたビット線選択コントロール回路と、各該ローカルビット線に接続されたソース線選択トランジスタをさらに包含することを特徴とする、NORフラッシュ不揮発性メモリ装置。
- 請求項20記載のNORフラッシュ不揮発性メモリ装置において、該ロウ電圧コントロール回路は、ワード線コントロール信号をワード線に伝送して、NORフラッシュ不揮発性メモリ回路内の選択された電荷保持トランジスタの読み出し、プログラミング、及び消去に供し、ビット線選択信号を、選択されたビット線選択トランジスタに伝送し、ソース線選択信号を、選択されたソース線トランジスタに伝送し、ビット線及びソース線コントロール信号を、カラム電圧コントロール回路から選択されたローカルビット線及び選択されたローカルソース線に伝送することを特徴とする、NORフラッシュ不揮発性メモリ装置。
- 請求項20記載のNORフラッシュ不揮発性メモリ装置において、該複数の電荷保持トランジスタはファウラー・ノードハイムトンネルプロセスによりプログラムされ及び消去されることを特徴とする、NORフラッシュ不揮発性メモリ装置。
- 請求項20記載のNORフラッシュ不揮発性メモリ装置において、該複数の電荷保持トランジスタのうち、選択された電荷保持トランジスタは、約+15.0Vから約+20.0Vの非常に高いプログラム電圧レベルを、漸増させるステップにおいて、選択された電荷保持トランジスタのコントロールゲートと該電荷保持トランジスタのバルク領域の間に印加することで、シングルレベルプログラムセルとしてプログラムされることを特徴とする、NORフラッシュ不揮発性メモリ装置。
- 請求項31記載のNORフラッシュ不揮発性メモリ装置において、該複数の電荷保持トランジスタのうち不選択の電荷保持トランジスタは、10.0Vより小さい中間プログラムの抑制電圧レベルを、該不選択の電荷保持トランジスタのコントロールゲートと該不選択の電荷保持トランジスタのバルク領域の間に印加することで、抑制されることを特徴とする、NORフラッシュ不揮発性メモリ装置。
- 請求項20記載のNORフラッシュ不揮発性メモリ装置において、NORフラッシュメモリ回路のレイアウトは、該NORフラッシュメモリ回路のサイズが、該NORフラッシュメモリ回路を形成するための工程技術の最小特徴サイズ(λ)の、約4倍から約6倍となるものとされることを特徴とする、NORフラッシュ不揮発性メモリ装置。
- 請求項20記載のNORフラッシュ不揮発性メモリ装置において、選択された電荷保持トランジスタが、約+15.0Vから約+20.0Vの非常に高い負の消去電圧レベルを、該選択された電荷保持トランジスタのバルク領域と該選択された電荷保持トランジスタのコントロールゲートの間に印加することにより、消去されることを特徴とする、NORフラッシュ不揮発性メモリ装置。
- 請求項20記載のNORフラッシュ不揮発性メモリ装置において、該複数の電荷保持トランジスタのうち、不選択の電荷保持トランジスタが、該不選択の電荷保持トランジスタをバイアスすることにより抑制され、これにより該不選択の電荷保持トランジスタのコントロールゲートとバルク領域の間が約0.0Vとなることを特徴とする、NORフラッシュ不揮発性メモリ装置。
- 請求項20記載のNORフラッシュ不揮発性メモリ装置において、シングルレベルプログラムセルとしてプログラムされた該複数の電荷保持トランジスタのうち、選択された電荷保持トランジスタは、以下により、すなわち、
該ソース線を電圧フォロワー検出回路に接続し、
該NORフラッシュメモリ回路内の選択された電荷保持トランジスタのゲートとドレインを、電源電圧源の電圧レベルに設定し、
該複数の電荷保持トランジスタのうち不選択の電荷保持トランジスタのゲートを第1の非常に高い読み出し電圧に設定し、
該電圧フォロワー検出回路においてソース線において得られた電圧を参考電圧源と比較することにより、読み出され、
該参考電圧源は、第1ロジックレベルのためのしきい値電圧レベルと第2ロジックレベルのためのしきい値電圧レベルの間で識別するために約2.0Vの参考電圧レベルに設定することを特徴とする、NORフラッシュ不揮発性メモリ装置。 - 請求項36記載のNORフラッシュ不揮発性メモリ装置において、該第1の非常に高い読み出し電圧は、6.0Vより大きいことを特徴とする、NORフラッシュ不揮発性メモリ装置。
- 請求項36記載のNORフラッシュ不揮発性メモリ装置において、該参考電圧レベルは、約2.0Vであることを特徴とする、NORフラッシュ不揮発性メモリ装置。
- 請求項36記載のNORフラッシュ不揮発性メモリ装置において、不選択のNORフラッシュ不揮発性メモリ回路の複数の電荷保持トランジスタの不選択の電荷保持トランジスタのワード線、及びゆえに、コントロールゲートは、接地参考電圧に設定されて、電荷保持トランジスタをターンオフするのに供されることを特徴とする、NORフラッシュ不揮発性メモリ装置。
- 請求項20記載のNORフラッシュ不揮発性メモリ装置において、マルチレベルプログラムセルとしてプログラムされた該複数の電荷保持トランジスタのうち、選択された電荷保持トランジスタは、以下により、すなわち、
該ソース線を電圧フォロワー検出回路に接続し、
該選択された電荷保持トランジスタのゲートとドレインを、適度に高い電圧レベルに設定し、
該複数の電荷保持トランジスタのうち不選択の電荷保持トランジスタのゲートを第2の非常に高い読み出し電圧に設定し、
該電圧フォロワー検出回路においてソース線において得られた電圧を参考電圧源の数値と比較し、電荷保持トランジスタ内に保存されたデータを代表するしきい値電圧を決定するのに供することにより、
読み出されることを特徴とする、NORフラッシュ不揮発性メモリ装置。 - 請求項40記載のNORフラッシュ不揮発性メモリ装置において、該適度に高い電圧レベルは約+4.0Vであることを特徴とする、NORフラッシュ不揮発性メモリ装置。
- 請求項40記載のNORフラッシュ不揮発性メモリ装置において、該第2の非常に高い読み出し電圧は7.0Vより大きいことを特徴とする、NORフラッシュ不揮発性メモリ装置。
- 請求項40記載のNORフラッシュ不揮発性メモリ装置において、該参考電圧レベルは、該電荷保持トランジスタに保存された各データに係るしきい値電圧レベルの間で識別されるしきい値電圧レベルの間に設定されることを特徴とする、 NORフラッシュ不揮発性メモリ装置。
- 請求項40記載のNORフラッシュ不揮発性メモリ装置において、不選択のNORフラッシュ不揮発性メモリ回路の複数の電荷保持トランジスタの不選択の電荷保持トランジスタのワード線、及びゆえに、コントロールゲートは、接地参考電圧に設定されて、電荷保持トランジスタをターンオフするのに供されることを特徴とする、NORフラッシュ不揮発性メモリ装置。
- NORフラッシュ不揮発性メモリ装置の製造方法において、
基板を提供し、
ロウとカラムを成す複数のNORフラッシュ不揮発性メモリ回路のアレイを形成するステップを包含し、
そのうち、該NORフラッシュ不揮発性メモリ回路は、以下のステップ、すなわち、
複数の電荷保持トランジスタを該電荷保持トランジスタがロウとカラムに配置されるように形成し、
該カラム上の複数の電荷保持トランジスタをNANDストリングにおいて直列に接続し、
各NORフラッシュ不揮発性メモリ回路の最上の電荷保持トランジスタのドレインを、各NORフラッシュ不揮発性メモリ回路が存在するカラムに関係するローカルビット線に接続し、
各NORフラッシュ不揮発性メモリ回路の最下の電荷保持トランジスタのソースを、各NORフラッシュ不揮発性メモリ回路が存在するカラムに関係するローカルソース線に接続し、
各ロウ上の電荷保持トランジスタの各コントロールゲートをワード線に共同で接続する、
以上のステップにより、形成されることを特徴とする、NORフラッシュ不揮発性メモリ装置の製造方法。 - 請求項45記載のNORフラッシュ不揮発性メモリ装置の製造方法において、
NORフラッシュ不揮発性メモリ回路の各カラムをビット線とソース線に関連づけるステップと、
該ビット線と該ソース線を平行に配置するステップと、
をさらに包含することを特徴とする、NORフラッシュ不揮発性メモリ装置の製造方法。 - 請求項45記載のNORフラッシュ不揮発性メモリ装置の製造方法において、
請求項20記載のNORフラッシュ不揮発性メモリ装置において、NORフラッシュメモリ回路のレイアウトは、該NORフラッシュメモリ回路のサイズが、該NORフラッシュメモリ回路を形成するための工程技術の最小特徴サイズ(λ)の、約4倍から約6倍となるものとされることを特徴とする、NORフラッシュ不揮発性メモリ装置の製造方法。 - 請求項45記載のNORフラッシュ不揮発性メモリ装置の製造方法において、
カラム電圧コントロール回路を形成し、
該カラム電圧コントロール回路を、コントロール信号を提供するために、電荷保持トランジスタの各カラムに関係するローカルビット線とソース線に接続するステップをさらに包含することを特徴とする、NORフラッシュ不揮発性メモリ装置の製造方法。 - 請求項48記載のNORフラッシュ不揮発性メモリ装置の製造方法において、各該ローカルビット線をビット線選択トランジスタを介して複数のグローバルビット線の一つに接続するステップをさらに包含することを特徴とする、NORフラッシュ不揮発性メモリ装置の製造方法。
- 請求項45記載のNORフラッシュ不揮発性メモリ装置の製造方法において、各該ローカルソース線をソース線選択トランジスタを介して複数のグローバルソース線の一つに接続するステップをさらに包含することを特徴とする、NORフラッシュ不揮発性メモリ装置の製造方法。
- 請求項46記載のNORフラッシュ不揮発性メモリ装置の製造方法において、該コントロール信号を、選択されたローカルビット線と選択されたローカルソース線に伝送し、該NORフラッシュ不揮発性メモリ回路内の選択された電荷保持トランジスタの、読み出し、プログラミング、及び消去に供するために、該グローバルビット線及び該グローバルソース線を、該カラム電圧コントロール回路に接続するステップをさらに包含することを特徴とする、NORフラッシュ不揮発性メモリ装置の製造方法。
- 請求項46記載のNORフラッシュ不揮発性メモリ装置の製造方法において、ロウ電圧コントロール回路を形成するステップをさらに包含することを特徴とする、NORフラッシュ不揮発性メモリ装置の製造方法。
- 請求項52記載のNORフラッシュ不揮発性メモリ装置の製造方法において、さらに、電荷保持トランジスタの各ロウに関係するワード線に、コントロール信号を提供するために、該ロウ電圧コントロール回路を接続するステップをさらに包含することを特徴とする、NORフラッシュ不揮発性メモリ装置の製造方法。
- 請求項52記載のNORフラッシュ不揮発性メモリ装置の製造方法において、ローカルビット線選択トランジスタと接続されたソース線選択トランジスタのゲートを各ローカルビット線に接続するステップを包含することを特徴とする、NORフラッシュ不揮発性メモリ装置の製造方法。
- 請求項54記載のNORフラッシュ不揮発性メモリ装置の製造方法において、ロウ電圧コントロール回路からコントロール信号を、NORフラッシュ不揮発性メモリ回路内の選択された電荷保持トランジスタの読み出し、プログラミング、及び消去のために、ワード線に伝送するステップを包含することを特徴とする、NORフラッシュ不揮発性メモリ装置の製造方法。
- 請求項55記載のNORフラッシュ不揮発性メモリ装置の製造方法において、ロウ電圧コントロール回路から選択コントロール信号を、選択されたビット線選択トランジスタと選択されたソース線トランジスタに伝送し、ビット線及びソース線コントロール信号を、カラム電圧コントロール回路から選択されたローカルビット線と選択されたローカルソース線に伝送するステップをさらに包含することを特徴とする、NORフラッシュ不揮発性メモリ装置の製造方法。
- 請求項45記載のNORフラッシュ不揮発性メモリ装置の製造方法において、複数の電荷保持トランジスタは、ファウラー・ノードハイムトンネルプロセスでプログラムされ及び消去されることを特徴とする、NORフラッシュ不揮発性メモリ装置の製造方法。
- 請求項45記載のNORフラッシュ不揮発性メモリ装置の製造方法において、該複数の電荷保持トランジスタのうち選択された電荷保持トランジスタは、約+15.0Vから約+20.0Vの非常に高いプログラム電圧レベルを、漸増させるステップにおいて、選択された電荷保持トランジスタのコントロールゲートと該電荷保持トランジスタのバルク領域の間に印加することで、シングルレベルプログラムセルとしてプログラムされることを特徴とする、NORフラッシュ不揮発性メモリ装置の製造方法。
- 請求項45記載のNORフラッシュ不揮発性メモリ装置の製造方法において、該複数の電荷保持トランジスタのうち不選択の電荷保持トランジスタは、10.0Vより小さい中間の抑制電圧レベルを、該不選択の電荷保持トランジスタのコントロールゲートと該不選択の電荷保持トランジスタのバルク領域の間に印加することで、抑制されることを特徴とする、NORフラッシュ不揮発性メモリ装置の製造方法。
- 請求項45記載のNORフラッシュ不揮発性メモリ装置の製造方法において、選択された電荷保持トランジスタが、約+15.0Vから約+20.0Vの非常に高い負の消去電圧レベルを、該選択された電荷保持トランジスタのバルク領域と該選択された電荷保持トランジスタのコントロールゲートの間に印加することにより、消去されることを特徴とする、NORフラッシュ不揮発性メモリ装置の製造方法。
- 請求項45記載のNORフラッシュ不揮発性メモリ装置の製造方法において、該複数の電荷保持トランジスタのうち、不選択の電荷保持トランジスタが、該不選択の電荷保持トランジスタをバイアスすることにより抑制され、これにより該不選択の電荷保持トランジスタのコントロールゲートとバルク領域の間が約0.0Vとなることを特徴とする、NORフラッシュ不揮発性メモリ装置の製造方法。
- 請求項45記載のNORフラッシュ不揮発性メモリ装置の製造方法において、
シングルレベルプログラムセルとしてプログラムされた該複数の電荷保持トランジスタのうち、選択された電荷保持トランジスタは、以下により、すなわち、
該ソース線を電圧フォロワー検出回路に接続し、
該NORフラッシュメモリ回路内の選択された電荷保持トランジスタのゲートとドレインを、電源電圧の電圧レベルに設定し、
該複数の電荷保持トランジスタのうち不選択の電荷保持トランジスタのゲートを第1の非常に高い読み出し電圧に設定し、
該電圧フォロワー検出回路においてソース線において得られた電圧を参考電圧源と比較することにより、読み出され、
該参考電圧源は、第1ロジックレベルのためのしきい値電圧レベルと第2ロジックレベルのためのしきい値電圧レベルの間で識別するために約2.0Vに設定することを特徴とする、NORフラッシュ不揮発性メモリ装置の製造方法。 - 請求項62記載のNORフラッシュ不揮発性メモリ装置の製造方法において、該第1の非常に高い読み出し電圧は、6.0Vより大きいことを特徴とする、NORフラッシュ不揮発性メモリ装置の製造方法。
- 請求項62記載のNORフラッシュ不揮発性メモリ装置の製造方法において、該参考電圧レベルは、約2.0Vであることを特徴とする、NORフラッシュ不揮発性メモリ装置の製造方法。
- 請求項62記載のNORフラッシュ不揮発性メモリ装置の製造方法において、不選択のNORフラッシュ不揮発性メモリ回路の複数の電荷保持トランジスタの不選択の電荷保持トランジスタのワード線、及びゆえに、コントロールゲートは、接地参考電圧に設定されて、電荷保持トランジスタをターンオフするのに供されることを特徴とする、NORフラッシュ不揮発性メモリ装置の製造方法。
- 請求項45記載のNORフラッシュ不揮発性メモリ装置の製造方法において、マルチレベルプログラムセルとしてプログラムされた該複数の電荷保持トランジスタのうち、選択された電荷保持トランジスタは、以下により、すなわち、
該ソース線を電圧フォロワー検出回路に接続し、
該選択された電荷保持トランジスタのゲートとドレインを、適度に高い電圧レベルに設定し、
該複数の電荷保持トランジスタのうち不選択の電荷保持トランジスタのゲートを第2の非常に高い読み出し電圧に設定し、
該電圧フォロワー検出回路においてソース線において得られた電圧を参考電圧源の数値と比較し、電荷保持トランジスタ内に保存されたしきい値電圧代表データを決定するのに供することにより、
読み出されることを特徴とする、NORフラッシュ不揮発性メモリ装置の製造方法。 - 請求項66記載のNORフラッシュ不揮発性メモリ装置の製造方法において、該適度に高い電圧レベルは約+4.0Vであることを特徴とする、NORフラッシュ不揮発性メモリ装置の製造方法。
- 請求項66記載のNORフラッシュ不揮発性メモリ装置の製造方法において、該第2の非常に高い読み出し電圧は7.0Vより大きいことを特徴とする、NORフラッシュ不揮発性メモリ装置の製造方法。
- 請求項66記載のNORフラッシュ不揮発性メモリ装置の製造方法において、該参考電圧レベルは、該電荷保持トランジスタに保存された各データに係るしきい値電圧レベルの間で識別されるしきい値電圧レベルの間に設定されることを特徴とする、NORフラッシュ不揮発性メモリ装置の製造方法。
- 請求項66記載のNORフラッシュ不揮発性メモリ装置の製造方法において、不選択のNORフラッシュ不揮発性メモリ回路の複数の電荷保持トランジスタの不選択の電荷保持トランジスタのワード線、及びゆえに、コントロールゲートは、接地参考電圧に設定されて、電荷保持トランジスタをターンオフするのに供されることを特徴とする、NORフラッシュ不揮発性メモリ装置の製造方法。
- 集積回路装置において、
NAND不揮発性フラッシュメモリ回路のアレイと、複数のNORフラッシュ不揮発性メモリ回路のアレイを包含し、
該NAND不揮発性フラッシュメモリ回路のアレイにおいて、各該NAND不揮発性フラッシュメモリ回路は、
ロウとカラムに配置された複数の電荷保持トランジスタを包含し、各カラム上の該電荷保持トランジスタは、電荷保持トランジスタの少なくとも一つのグループを形成し、それは電荷保持トランジスタのNAND直列ストリングに配置され、各NAND直列ストリングはトップ選択トランジスタとボトム選択トランジスタを有し、
該複数のNORフラッシュ不揮発性メモリ回路のアレイにおいて、各不揮発性メモリ回路は、
ロウとカラムに配置された複数の電荷保持トランジスタであって、各カラム上の電荷保持トランジスタは少なくとも一つのグループを構成し、該電荷保持トランジスタの各グループはNANDストリングにおいて直列に接続され、
各NORフラッシュメモリ回路の最上の電荷保持トランジスタのドレインは、各NORフラッシュメモリ回路が存在するカラムに関係するローカルビット線に接続され、
各NORフラッシュメモリ回路の最下の電荷保持トランジスタのソースは、各NORフラッシュメモリ回路があるカラムに関係するローカルソース線に接続され、
各ロウ上の電荷保持トランジスタの各コントロールゲートは共同でワード線に接続されていることを特徴とする、集積回路装置。 - 請求項71記載の集積回路装置において、各NORフラッシュ不揮発性メモリ回路中、該ビット線及び該ソース線は、該NORフラッシュ不揮発性メモリ回路のカラムに関係し、及び平行であることを特徴とする、集積回路装置。
- 請求項71記載の集積回路装置において、各NORフラッシュ不揮発性メモリ回路は、さらに、電荷保持トランジスタの各カラムに関係するローカルビット線とソース線にコントロール信号を提供するための、カラム電圧コントロール回路を包含することを特徴とする、集積回路装置。
- 請求項71記載の集積回路装置において、各NORフラッシュ不揮発性メモリ回路中、各該ローカルビット線はビット線選択トランジスタを介して複数のグローバルビット線の一つに接続されることを特徴とする、集積回路装置。
- 請求項74記載の集積回路装置において、各NORフラッシュ不揮発性メモリ回路中、各ローカルソース線はソース線選択トランジスタを介して複数のグローバルソース線の一つに接続されることを特徴とする、集積回路装置。
- 請求項75記載の集積回路装置において、各NORフラッシュ不揮発性メモリ回路中、該グローバルビット線及び該グローバルソース線は、該カラム電圧コントロール回路に接続されて、該コントロール信号を、選択されたローカルビット線と選択されたローカルソース線に伝送し、該NORフラッシュ不揮発性メモリ回路内の選択された電荷保持トランジスタの、読み出し、プログラミング、及び消去に供することを特徴とする、集積回路装置。
- 請求項74記載の集積回路装置において、各NORフラッシュ不揮発性メモリ回路は、さらに、電荷保持トランジスタの各ロウに関係するワード線にコントロール信号を提供するための、ロウ電圧コントロール回路を包含することを特徴とする、集積回路装置。
- 請求項77記載の集積回路装置において、各NORフラッシュ不揮発性メモリ回路中、該ロウ電圧コントロール回路は、コントロール信号を、ワード線に伝送し、該NORフラッシュ不揮発性メモリ回路内の選択された電荷保持トランジスタの、読み出し、プログラミング、及び消去に供することを特徴とする、集積回路装置。
- 請求項78記載の集積回路装置において、各NORフラッシュ不揮発性メモリ回路は、各該ローカルビット線選択トランジスタのゲートに接続されたビット線選択コントロール回路と、各該ローカルビット線に接続されたソース線選択トランジスタをさらに包含することを特徴とする、集積回路装置。
- 請求項71記載の集積回路装置において、各NORフラッシュ不揮発性メモリ回路中、該ロウ電圧コントロール回路は、ワード線コントロール信号をワード線に伝送して、NORフラッシュ不揮発性メモリ回路内の選択された電荷保持トランジスタの読み出し、プログラミング、及び消去に供し、ビット線選択信号を、選択されたビット線選択トランジスタに伝送し、ソース線選択信号を、選択されたソース線トランジスタに伝送し、ビット線及びソース線コントロール信号を、カラム電圧コントロール回路から選択されたビット線及び選択されたソース線に伝送することを特徴とする、集積回路装置。
- 請求項71記載の集積回路装置において、各NORフラッシュ不揮発性メモリ回路中、該複数の電荷保持トランジスタはファウラー・ノードハイムトンネルプロセスによりプログラムされ及び消去されることを特徴とする、集積回路装置。
- 請求項71記載の集積回路装置において、各NORフラッシュ不揮発性メモリ回路中、該複数の電荷保持トランジスタのうち、選択された電荷保持トランジスタは、約+15.0Vから約+20.0Vの非常に高いプログラム電圧レベルを、漸増させるステップにおいて、選択された電荷保持トランジスタのコントロールゲートと該電荷保持トランジスタのバルク領域の間に印加することで、シングルレベルプログラムセルとしてプログラムされることを特徴とする、集積回路装置。
- 請求項82記載の集積回路装置において、各NORフラッシュ不揮発性メモリ回路中、該複数の電荷保持トランジスタのうち不選択の電荷保持トランジスタは、10.0Vより小さい中間の抑制電圧レベルを、該不選択の電荷保持トランジスタのコントロールゲートと該不選択の電荷保持トランジスタのバルク領域の間に印加することで、抑制されることを特徴とする、集積回路装置。
- 請求項71記載の集積回路装置において、各NORフラッシュ不揮発性メモリ回路中、NORフラッシュメモリ回路のレイアウトは、該NORフラッシュメモリ回路のサイズが、該NORフラッシュメモリ回路を形成するための工程技術の最小特徴サイズ(λ)の、約4倍から約6倍となるものとされることを特徴とする、集積回路装置。
- 請求項71記載の集積回路装置において、各NORフラッシュ不揮発性メモリ回路中、選択された電荷保持トランジスタが、約+15.0Vから約+20.0Vの非常に高い負の消去電圧レベルを、該選択された電荷保持トランジスタのバルク領域と該選択された電荷保持トランジスタのコントロールゲートの間に印加することにより、消去されることを特徴とする、集積回路装置。
- 請求項71記載の集積回路装置において、各NORフラッシュ不揮発性メモリ回路中、該複数の電荷保持トランジスタのうち、不選択の電荷保持トランジスタが、該不選択の電荷保持トランジスタをバイアスすることにより抑制され、これにより該不選択の電荷保持トランジスタのコントロールゲートとバルク領域の間が約0.0Vとなることを特徴とする、集積回路装置。
- 請求項71記載の集積回路装置において、各NORフラッシュ不揮発性メモリ回路中、シングルレベルプログラムセルとしてプログラムされた該複数の電荷保持トランジスタのうち、選択された電荷保持トランジスタは、以下により、すなわち、
該ソース線を電圧フォロワー検出回路に接続し、
該NORフラッシュメモリ回路内の選択された電荷保持トランジスタのゲートとドレインを、電源電圧源の電圧レベルに設定し、
該複数の電荷保持トランジスタのうち不選択の電荷保持トランジスタのゲートを第1の非常に高い読み出し電圧に設定し、
該電圧フォロワー検出回路においてソース線において得られた電圧を参考電圧源と比較することにより、読み出され、
該参考電圧源は、第1ロジックレベルのためのしきい値電圧レベルと第2ロジックレベルのためのしきい値電圧レベルの間で識別するために約2.0Vの参考電圧レベルに設定することを特徴とする、集積回路装置。 - 請求項87記載の集積回路装置において、各NORフラッシュ不揮発性メモリ回路中、該第1の非常に高い読み出し電圧は、6.0Vより大きいことを特徴とする、集積回路装置。
- 請求項87記載の集積回路装置において、各NORフラッシュ不揮発性メモリ回路中、該参考電圧レベルは、約2.0Vであることを特徴とする、集積回路装置。
- 請求項87記載の集積回路装置において、不選択のNORフラッシュ不揮発性メモリ回路の複数電荷保持トランジスタの不選択の電荷保持トランジスタのワード線、及びゆえに、コントロールゲートは、接地参考電圧に設定されて、電荷保持トランジスタをターンオフするのに供されることを特徴とする、集積回路装置。
- 請求項71記載の集積回路装置において、各NORフラッシュ不揮発性メモリ回路中、マルチレベルプログラムセルとしてプログラムされた該複数の電荷保持トランジスタのうち、選択された電荷保持トランジスタは、以下により、すなわち、
該ソース線を電圧フォロワー検出回路に接続し、
該選択された電荷保持トランジスタのゲートとドレインを、適度に高い電圧レベルに設定し、
該複数の電荷保持トランジスタのうち不選択の電荷保持トランジスタのゲートを第2の非常に高い読み出し電圧に設定し、
該電圧フォロワー検出回路においてソース線において得られた電圧を参考電圧源の数値と比較し、電荷保持トランジスタ内に保存されたデータを代表するしきい値電圧を決定するのに供することにより、
読み出されることを特徴とする、集積回路装置。 - 請求項91記載の集積回路装置において、各NORフラッシュ不揮発性メモリ回路中、該適度に高い電圧レベルは約+4.0Vであることを特徴とする、集積回路装置。
- 請求項91記載の集積回路装置において、各NORフラッシュ不揮発性メモリ回路中、該第2の非常に高い読み出し電圧は7.0Vより大きいことを特徴とする、集積回路装置。
- 請求項91記載の集積回路装置において、各NORフラッシュ不揮発性メモリ回路中、該参考電圧レベルは、該電荷保持トランジスタに保存された各データに係るしきい値電圧レベルの間で識別されるしきい値電圧レベルの間に設定されることを特徴とする、集積回路装置。
- 請求項91記載の集積回路装置において、不選択のNORフラッシュ不揮発性メモリ回路の複数電荷保持トランジスタの不選択の電荷保持トランジスタのワード線、及びゆえに、コントロールゲートは、接地参考電圧に設定されて、電荷保持トランジスタをターンオフするのに供されることを特徴とする、集積回路装置。
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A02 | Decision of refusal |
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