JP2008004765A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】ソース線SLに接続された選択ゲートトランジスタTGSと、ビット線20に接続された選択ゲートトランジスタTGDと、選択ゲートトランジスタTGSと選択ゲートトランジスタTGDの間に接続され,メモリセルトランジスタM10〜M13がソース/ドレイン領域26を介して直列接続された第1メモリセルストリングと、第1メモリセルストリングに並列接続され,メモリセルトランジスタM20〜M23がソース/ドレイン領域26を介して直列接続された第2メモリセルストリングとを備え、第1,及び第2メモリストリングは半導体基板10上に層間絶縁膜34を介して積層化配置され、選択ゲートトランジスタTGS,及びTGDは半導体基板10上に配置されるNAND型不揮発性半導体記憶装置。
【選択図】図1
Description
(スタックゲート積層構造)
本発明の第1の実施の形態に係る不揮発性半導体記憶装置において適用されるメモリセルトランジスタの一例は、ソース/ドレイン領域と、ソース/ドレイン領域間のチャネル領域と、チャネル領域上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置されたフローティングゲート電極層と、フローティングゲート電極層上に配置されたゲート間絶縁膜と、及びゲート間絶縁膜上に配置されたコントロールゲート電極層とからなるスタックゲート積層構造を備える。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置において適用されるメモリセルトランジスタの別の例は、ソース/ドレイン領域と、ソース/ドレイン領域間のチャネル領域と、チャネル領域上に配置されたONO絶縁膜と、及びONO絶縁膜上に配置されたコントロールゲート電極層とからなるSONOS構造を備える。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置の模式的全体ブロック構成は、図3に示すように、半導体チップ1上に配置され、メモリセルアレイ2と、メモリセルアレイ2の周辺部に配置されたローアドレスデコーダ3,及びカラムアドレスデコーダ4と、ステータスレジスタ5と、入出力回路6と、SGD/SGS/GCスイッチ116と、センスアンプ120,及びデータレジスタ118と、制御回路110,及び高電圧発生回路114と、レディー/ビジー出力回路112,アドレスレジスタ104,コマンドレジスタ106,及び動作ロジックコントロール回路108が配置される。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置において、第1のレイアウトブロック構成例は、図5に示すように、奇数ブロック126と偶数ブロック128に分割されたメモリセルアレイ2と、偶数ブロック128に接続された偶数ブロック選択用ローアドレスデコーダ122と、奇数ブロック126に接続された奇数ブロック選択用ローアドレスデコーダ124と、メモリセルアレイ2のビット線BLに接続されたマルチプレクサ136,マルチプレクサ136に接続されたセンスアンプ/ラッチ回路138,及びラッチ回路140,及びデータレジスタ118,カラムアドレスデコーダ4,その他の回路を含むベリファイ用回路134と、偶数ブロック選択用ローアドレスデコーダ122,及び奇数ブロック選択用ローアドレスデコーダ124とバス132を介して接続されたSG/CGドライバ130とを備える。センスアンプ120と接続しないビット線BLは、シールド線として作用する。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置の第1のレイアウトブロック構成例に対応する回路構成は、図6に示すように、NANDセルユニット150を複数個行方向に並列に配置した偶数ブロック128と、同じくNANDセルユニット150を複数個行方向に並列に配置した奇数ブロック126と、偶数ブロック128に接続されるビット線側選択ゲート線SGD(i),ソース線側選択ゲート線SGS(i),及びワード線CG10(i),CG11(i),…,CG42(i),CG43(i)のそれぞれを選択するブロック選択トランジスタTGB(i)と、奇数ブロック126に接続されるビット線側選択ゲート線SGD(i+1),ソース線側選択ゲート線SGS(i+1),及びワード線CG10(i+1),CG11(i+1),…,CG42(i+1),CG43(i+1)のそれぞれを選択するブロック選択トランジスタTGB(i+1)と、ブロック選択トランジスタTGB(i)のゲートに共通接続される選択ゲート線SWG(i)にローアドレスデコード信号を供給する偶数ブロック選択用ローアドレスデコーダ122と、ブロック選択トランジスタTGB(i+1)のゲートに共通接続される選択ゲート線SWG(i+1)にローアドレスデコード信号を供給する奇数ブロック選択用ローアドレスデコーダ124とを備える。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置において、第2のレイアウトブロック構成例は、図7に示すように、奇数ブロック126と偶数ブロック128に分割されたメモリセルアレイ2と、メモリセルアレイ2に接続されたローアドレスデコーダ123a,及び123bと、メモリセルアレイ2のビット線BLに接続されたマルチプレクサ136,マルチプレクサ136に接続されたセンスアンプ/ラッチ回路138,及びラッチ回路140,及びデータレジスタ118、カラムアドレスデコーダ4,その他の回路を含むベリファイ用回路134と、ローアドレスデコーダ123aにバス132を介して接続されたSG/CGドライバ130a,及びローアドレスデコーダ123bにバス132を介して接続されたSG/CGドライバ130bとを備える。センスアンプ120と接続しないビット線BLは、シールド線として作用する。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置の第2のレイアウトブロック構成例に対応する回路構成は、図8に示すように、NANDセルユニット150を複数個行方向に並列に配置した偶数ブロック128と、同じくNANDセルユニット150を複数個行方向に並列に配置した奇数ブロック126と、偶数ブロック128に接続されるビット線側選択ゲート線SGD(i),ソース線側選択ゲート線SGS(i),及びワード線CG10(i),CG11(i),…,CG42(i),CG43(i)のそれぞれを選択するブロック選択トランジスタTGB(i)と、奇数ブロック126に接続されるビット線側選択ゲート線SGD(i+1),ソース線側選択ゲート線SGS(i+1),及びワード線CG10(i+1),CG11(i+1),…,CG42(i+1),CG43(i+1)のそれぞれを選択するブロック選択トランジスタTGB(i+1)と、ブロック選択トランジスタTGB(i)のゲートに共通接続される選択ゲート線SWG(i)にローアドレスデコード信号を供給するローアドレスデコーダ123aと、ブロック選択トランジスタTGB(i+1)のゲートに共通接続される選択ゲート線SWG(i+1)にローアドレスデコード信号を供給するローアドレスデコーダ123bとを備える。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置において、第3のレイアウトブロック構成例は、図9に示すように、奇数ブロック126と偶数ブロック128に分割されたメモリセルアレイ2と、メモリセルアレイ2に接続されたローアドレスデコーダ123a,及び123bと、メモリセルアレイ2のビット線BLに接続されたマルチプレクサ136,マルチプレクサ136に接続されたセンスアンプ/ラッチ回路138,及びラッチ回路140,及びデータレジスタ118,カラムアドレスデコーダ4,その他の回路を含むベリファイ用回路134と、ローアドレスデコーダ123aにバス132を介して接続されたSG/偶数番CGドライバ131aと、及びローアドレスデコーダ123bにバス132を介して接続されたSG/奇数番CGドライバ131bとを備える。センスアンプ120と接続しないビット線BLは、シールド線として作用する。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置の第3のレイアウトブロック構成例に対応する回路構成は、図10に示すように、NANDセルユニット150を複数個行方向に並列に配置した偶数ブロック128と、同じくNANDセルユニット150を複数個行方向に並列に配置した奇数ブロック126と、偶数ブロック128に接続されるビット線側選択ゲート線SGD(i),ソース線側選択ゲート線SGS(i),偶数番のワード線CG10(i),CG12(i),…,CG40(i),CG42(i),及び奇数ブロック126に接続される奇数番のワード線CG10(i+1),CG12(i+1),…,CG40(i+1),CG42(i+1)のそれぞれを選択するブロック選択トランジスタTGB(i)と、奇数ブロック126に接続されるビット線側選択ゲート線SGD(i+1),ソース線側選択ゲート線SGS(i+1),奇数番のワード線CG11(i+1),CG13(i+1),…,CG41(i+1),CG43(i+1),及び偶数ブロック128に接続される偶数番のワード線CG11(i),CG13(i),…,CG41(i),CG43(i)のそれぞれを選択するブロック選択トランジスタTGB(i+1)と、ブロック選択トランジスタTGB(i)のゲートに共通接続される選択ゲート線SWG(i)にローアドレスデコード信号を供給するローアドレスデコーダ123aと、ブロック選択トランジスタTGB(i+1)のゲートに共通接続される選択ゲート線SWG(i+1)にローアドレスデコード信号を供給するローアドレスデコーダ123bとを備える。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置において、第4のレイアウトブロック構成例は、図11に示すように、奇数ブロック126と偶数ブロック128に分割されたメモリセルアレイ2と、メモリセルアレイ2に接続されたローアドレスデコーダ123a,及び123bと、メモリセルアレイ2のビット線BLに接続されたマルチプレクサ136,マルチプレクサ136に接続されたセンスアンプ/ラッチ回路138,及びラッチ回路140,及びデータレジスタ118,カラムアドレスデコーダ4,その他の回路を含むベリファイ用回路134と、ローアドレスデコーダ123aにバス132を介して接続されたSGD/偶数番CGドライバ142a,及びローアドレスデコーダ123bにバス132を介して接続されたSGS/奇数番CGドライバ142bとを備える。センスアンプ120と接続しないビット線BLは、シールド線として作用する。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置の第4のレイアウトブロック構成例に対応する回路構成は、図12に示すように、NANDセルユニット150を複数個行方向に並列に配置した偶数ブロック128と、同じくNANDセルユニット150を複数個行方向に並列に配置した奇数ブロック126と、偶数ブロック128に接続されるビット線側選択ゲート線SGD(i),偶数番のワード線CG10(i),CG12(i),…,CG40(i),CG42(i),奇数ブロック126に接続されるビット線側選択ゲート線SGD(i+1),及び奇数番のワード線CG10(i+1),CG12(i+1),…,CG40(i+1),CG42(i+1)のそれぞれを選択するブロック選択トランジスタTGB(i)と、偶数ブロック128に接続されるソース線側選択ゲート線SGS(i),偶数番のワード線CG11(i),CG13(i),…,CG41(i),CG43(i),奇数ブロック126に接続されるソース線側選択ゲート線SGS(i+1),及び奇数番のワード線CG11(i+1),CG13(i+1),…,CG41(i+1),CG43(i+1)のそれぞれを選択するブロック選択トランジスタTGB(i+1)と、ブロック選択トランジスタTGB(i)のゲートに共通接続される選択ゲート線SWG(i)にローアドレスデコード信号を供給するローアドレスデコーダ123aと、ブロック選択トランジスタTGB(i+1)のゲートに共通接続される選択ゲート線SWG(i+1)にローアドレスデコード信号を供給するローアドレスデコーダ123bとを備える。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置においては、メモリセルトランジスタM10,M11,…,M42,M43を積層化することで大容量化を図っている。ただし、セルフブーストによって、“1”書き込み(消去状態を保つ)を達成するためには、ソース線側選択ゲートトランジスタTGS,及びビット線側選択ゲートトランジスタTGDのカットオフ特性が重要である。したがって、ソース線側選択ゲートトランジスタTGS,及びビット線側選択ゲートトランジスタTGDは半導体基板10の表面に作成することが良好なカットオフ特性を実現する上で望ましい。尚、半導体基板10はバルク半導体であっても良く、或いは又、半導体基板上にウェル拡散領域を備えていても良い。
モリセルトランジスタM30,M31,M32,M33上に層間絶縁膜34を介して積層され,第1乃至第3メモリセルストリングに並列接続され,SONOS構造の複数個のメモリセルトランジスタM40,M41,M42,M43がソース/ドレイン領域26,及びコンタクトプラグ22を介して直列に接続された第4メモリセルストリングと、金属電極層27に接続されたソース線SLと、金属電極層30にコンタクトプラグ21を介して接続されたビット線20とを備える。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにSONOSトランジスタを使用したNANDセルユニット150の模式的平面パターン構成は、図14(a)に示すように、第4層目のNANDセルパターン領域32と、図14(b)に示すように、第3層目のNANDセルパターン領域32と、図14(c)に示すように、第2層目のNANDセルパターン領域32と、図14(d)に示すように、第1層目のNANDセルパターン領域32と、図14(e)に示すように、選択ゲートパターン領域33とを備える。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにSONOSトランジスタを使用したNANDセルユニットの動作電圧の一例は、図15に示すように表される。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにSONOSトランジスタを使用したNANDセルユニットの動作電圧の別の一例は、図19に示すように表される。
(素子構造)
本発明の第2の実施の形態に係る不揮発性半導体記憶装置の構成においては、ビット線20を積層化されたメモリセルトランジスタM10,M11,…,M42,M43の下層に配置した点に特徴を有する。
,チャネル領域25及びコンタクトプラグ22を介して直列に接続されたSONOS構造の複数個のメモリセルトランジスタM30,M31,M32,M33からなる第3メモリセルストリングと、複数個のメモリセルトランジスタM30,M31,M32,M33上に層間絶縁膜34を介して積層され,第1乃至第3メモリセルストリングに並列接続され,SONOS構造の複数個のメモリセルトランジスタM40,M41,M42,M43がソース/ドレイン領域26,及びコンタクトプラグ22を介して直列に接続された第4メモリセルストリングと、金属電極層27に接続されたソース線SLとを備える。
本発明の第2の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにSONOSトランジスタを使用したNANDセルユニット150の模式的平面パターン構成は、図21(a)に示すように、第4層目のNANDセルパターン領域35と、図21(b)に示すように、第3層目のNANDセルパターン領域35と、図21(c)に示すように、第2層目のNANDセルパターン領域35と、図21(d)に示すように、第1層目のNANDセルパターン領域35と、図21(e)に示すように、選択ゲートパターン領域36とを備える。
(素子構造)
本発明の第3の実施の形態に係る不揮発性半導体記憶装置において適用されるメモリセルトランジスタは、図22に示すように、半導体基板10上に積層された層間絶縁膜34中に配置され、バックゲート電極40と、バックゲート電極40上に配置されたソース/ドレイン領域26と、バックゲート電極40上に配置され,ソース/ドレイン領域26間のチャネル領域25と、チャネル領域25上に配置されたONO絶縁膜24と、及びONO絶縁膜24上に配置されたコントロールゲート電極23とからなるSONOS/TFT構造を備える。
上に配置されたSONOS構造の複数個のメモリセルトランジスタM30,M31,M32,M33からなる第3メモリセルストリングと、複数個のメモリセルトランジスタM30,M31,M32,M33上に層間絶縁膜34を介して積層され,第1乃至第3メモリセルストリングに並列接続され,ソース/ドレイン領域26,チャネル領域25及びコンタクトプラグ22を介して直列に接続され,バックゲート電極40上に配置されたSONOS構造の複数個のメモリセルトランジスタM40,M41,M42,M43からなる第4メモリセルストリングと、金属電極層27に接続されたソース線SLと、金属電極層30にコンタクトプラグ21を介して接続されたビット線20と、バックゲート電極40に接続されたバックゲート線41を備える。バックゲート線(BGL)41は、ビット線BLと直交する方向,即ち、ワード線が延伸する行方向に延伸している。
本発明の第4の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにバックゲート電極40を接続したSONOSトランジスタを使用したNANDセルユニットの動作電圧の一例は図23に示すように表される。
(素子構造)
本発明の第4の実施の形態に係る不揮発性半導体記憶装置において適用されるメモリセルトランジスタは、図24中に示すように、半導体基板10上に積層された層間絶縁膜34中に配置され、ソース/ドレイン領域26と、ソース/ドレイン領域26間のチャネル領域25と、チャネル領域25上に配置されたONO絶縁膜24と、及びONO絶縁膜24上に配置されたコントロールゲート電極23とからなるSONOS/TFT構造を備える。
モリセルトランジスタM30,M31,M32,M33上に層間絶縁膜34を介して積層され,第1乃至第3メモリセルストリングに並列接続され,SONOS構造の複数個のメモリセルトランジスタM40,M41,M42,M43がソース/ドレイン領域26,及びコンタクトプラグ22を介して直列に接続された第4メモリセルストリングと、金属電極層27に接続されたソース線SLと、金属電極層30にコンタクトプラグ21を介して接続された金属電極層50と、金属電極層50にコンタクトプラグ21を介して接続された金属電極層52と、金属電極層52にコンタクトプラグ21を介して接続された金属電極層54と、金属電極層54にコンタクトプラグ21を介して接続されたビット線20とを備える。
コンタクトプラグ56と、金属電極層80とコンタクトプラグ56を介して接続され,かつワード線CG23とコンタクトプラグ57を介して接続された金属電極層86と、金属電極層82,及び84とそれぞれコンタクトプラグ56を介して接続された金属電極層88,及び90と、層間絶縁膜34を介してワード線CG23上に配置されたワード線CG33と、ワード線CG33上に配置されたコンタクトプラグ57と、金属電極層88,及び90上に配置されたコンタクトプラグ56と、金属電極層88とコンタクトプラグ56を介して接続され,かつワード線CG33とコンタクトプラグ57を介して接続された金属電極層92と、金属電極層90とコンタクトプラグ56を介して接続された金属電極層94と、層間絶縁膜34を介してワード線CG33上に配置されたワード線CG43と、ワード線CG43上に配置されたコンタクトプラグ57と、金属電極層94上に配置されたコンタクトプラグ56と、金属電極層94とコンタクトプラグ56を介して接続され,かつワード線CG43とコンタクトプラグ57を介して接続された金属電極層96と、層間絶縁膜34を介してワード線CG43上に配置されたビット線20と、金属電極層27に接続されたソース線SLとを備える。
本発明の第5の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにSONOSトランジスタを使用したNANDセルユニットのII−II線に沿うワード線延伸方向における断面構造は、図26に示すように、模式的に表される。図26は、行方向に延伸するワード線CG13,CG23,CG33,CG43に沿う模式的断面構造に相当する。例えば、図21において、II−II線に沿う模式的断面構造と観ることもできる。或いは、図24において、ビット線側選択ゲートトランジスタTGDがメモリセルトランジスタM13の下に配置された場合のII―II線に沿う模式的断面構造と観ることもできる。
てワード線CG23上に配置されたワード線CG33と、ワード線CG33上に配置されたコンタクトプラグ57と、金属電極層66とコンタクトプラグ56を介して接続され,かつワード線CG33とコンタクトプラグ57を介して接続された金属電極層98と、層間絶縁膜34を介してワード線CG33上に配置されたワード線CG43と、ワード線CG43上に配置されたコンタクトプラグ57と、金属電極層62とコンタクトプラグ56を介して接続され,かつワード線CG43とコンタクトプラグ57を介して接続された金属電極層96と、層間絶縁膜34を介してワード線CG43上に配置されたビット線20と、金属電極層27に接続されたソース線SLとを備える。
本発明の第5の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにSONOSトランジスタを使用したNANDセルユニットのワード線延伸方向における,交互引き出しによる模式的平面パターン構成は、図27に示すように表される。即ち、図27(a)は、第1層目のワード線CG13の交互引き出し平面パターンを示す。図27(b)は、第2層目のワード線CG23の交互引き出し平面パターンを示す。図27(c)は、第3層目のワード線CG33の交互引き出し平面パターンを示す。又、図27(d)は、第4層目のワード線CG43の交互引き出し平面パターンを示す。
本発明の第6の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにSONOSトランジスタを使用したNANDセルユニットのII−II線に沿うワード線延伸方向における断面構造は、図28に示すように、模式的に表される。図28は、行方向に延伸するワード線CG13,CG23,CG33,CG43に沿う模式的断面構造に相当する。例えば、図21において、II−II線に沿う模式的断面構造と観ることもできる。或いは、図24において、ビット線側選択ゲートトランジスタTGDがメモリセルトランジスタM13の下に配置された場合のII―II線に沿う模式的断面構造と観ることもできる。
たコンタクトプラグ56と、層間絶縁膜34を介してワード線CG33,及び金属電極層72,74上に配置され,かつ金属電極層74上に配置された金属電極層56と接続されたワード線CG43と、層間絶縁膜34を介してワード線CG43上に配置されたビット線20と、金属電極層27に接続されたソース線SLとを備える。
上記のように、本発明は第1乃至第6の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
8…素子分離領域(STI)
10…半導体基板
11,12,13,14,26…ソース/ドレイン領域
15…選択ゲート線(SGS)
16,44…ゲート絶縁膜
17…選択ゲート線(SGD)
18,19,21,22,48,49,56,57…コンタクトプラグ
20…ビット線(BL)
23…コントロールゲート電極
24…ONO絶縁膜
25…チャネル領域
27〜30,50〜54,58〜102…金属電極層
32,35…NANDセルパターン領域
33,36…選択ゲートパターン領域
34…層間絶縁膜
40…バックゲート電極
45…選択ゲート線(SWG)
150…NANDセルユニット
SL…ソース線
BL…ビット線
BGL…バックゲート線
CG10,CG11,…,CG42,CG43…ワード線
M10,M11,…,M42,M43…メモリセルトランジスタ
TGS…ソース線側選択ゲートトランジスタ
TGD…ビット線側選択ゲートトランジスタ
TGB…ブロック選択トランジスタ
Claims (5)
- ソース領域をソース線に接続され,ゲート電極を第1選択ゲート線に接続されたソース線側選択ゲートトランジスタと、
ドレイン領域をビット線に接続され,ゲート電極を第2選択ゲート線に接続されたビット線側選択ゲートトランジスタと、
前記ソース線側選択ゲートトランジスタのドレイン領域と前記ビット線側選択ゲートトランジスタのソース領域との間に接続され,メモリセルトランジスタが複数個,直列接続された第1メモリセルストリングと、
前記第1メモリセルストリングに並列接続され,メモリセルトランジスタが複数個,直列接続された第2メモリセルストリング
とを備え、前記第1メモリセルストリング,及び前記第2メモリストリングは半導体基板上に層間絶縁膜を介して積層化配置され、前記ソース線側選択ゲートトランジスタ,及び前記ビット線側選択ゲートトランジスタは前記半導体基板上に配置されることを特徴とする不揮発性半導体記憶装置。
- 前記メモリセルトランジスタは、前記半導体基板上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたフローティングゲート電極層と、前記フローティングゲート電極層上に配置されたゲート間絶縁膜と、及び前記ゲート間絶縁膜上に配置されたコントロールゲート電極層とを備え、前記層間絶縁膜を介して積層化配置されることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記メモリセルトランジスタは、前記半導体基板上に配置されたONO膜と、及び前記ONO膜上に配置されたコントロールゲート電極層とを備え、前記層間絶縁膜を介して積層化配置されることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記ソース線側選択ゲートトランジスタ,及び前記ビット線側選択ゲートトランジスタの内、何れか一方若しくは両方が、積層化配置された前記メモリセルトランジスタの下層に配置されることを特徴とする請求項1乃至請求項3の内、何れか1項に記載の不揮発性半導体記憶装置。
- 前記メモリセルトランジスタは、前記ビット線と直交する行方向に延伸するバックゲート配線に接続されるバックゲート電極を備えることを特徴とする請求項1乃至請求項4の内、何れか1項に記載の不揮発性半導体記憶装置。
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