CN103151066B - 用于代码和数据存储的闪存 - Google Patents

Abstract

一种用于代码和数据存储的闪存，包含：代码内存阵列，其具有快速读取存储且适合执行；数据存储器阵列，其具有低成本和高密度存储的特性；以及合适的接口，其用以提供对所述代码和数据的存储。所述代码内存阵列可为NOR阵列或性能增强的NAND阵列。可在单芯片封装或多芯片封装解决方案中实施该内存。

Description

用于代码和数据存储的闪存

技术领域

本发明是有关于闪存，且更明确地说，是有关于用于代码和数据存储的闪存。

背景技术

闪存是一种通常以大块形式电擦除的非挥发性计算机存储技术，因此具有优于小块EEPROM技术的速度优点。闪存将数字数据存储在由电荷存储浮动栅极晶体管(其可为单阶或多阶)制成的内存单元阵列中。所述阵列可为NOR型或NAND型。虽然串行和并行闪存接口均在使用，但串行闪存因成本、空间和接脚数方面的优点而正变得越来越流行。

在NOR型闪存中，每一内存单元连接在位线与接地之间。读取通常使字线拉高，与此对应的单元不是将输出位拉低就是不取决于单元的逻辑状态。通常使用热电子注入在逐字或逐字节基础上进行写入(将单元设定为逻辑0)。通常使用量子穿隧(Quantumtunneling)在逐块基础上进行擦除(将单元设定为逻辑1)。

标准NOR闪存的特性为密度较低、读取速度较高、写入速度较慢、擦除速度较慢以及随机存储接口。由于NOR快闪存储器具有快速随机存储内存读取，因此微处理器通常可使用NOR闪存作为执行(executeinplace，“XIP”)内存。

在NAND型闪存中，若干个内存单元串联连接在位线与接地之间。通常通过以下方式来进行读取：使选定字线的高电压变为刚超过擦除(erased)单元的VT且使到字符串内的单元的其它字线变为刚高于程序化单元的VT的高电压，由此在对应单元的控制下字符串不是将输出位拉低就是不取决于所述单元的逻辑状态。所述字符串又通过选择栅连接到NOR型位线阵列。通常使用穿隧注入(Tunnelinjection)在逐页基础(每一块由若干个页组成)上进行程序化(将单元设定为逻辑0)。通常使用穿隧释放(Tunnelrelease)在逐块基础上进行擦除(将单元设定为逻辑1)。

NAND闪存的特性为高密度、中等读取速度、高写入速度、高擦除速度以及间接或类似I/O的存取。NAND型闪存特别适合需要高容量数据存储的系统。虽然NAND型闪存相对于同等大小的NOR型闪存来说需要额外的晶体管，但因为对接地线和位线的面积要求显著降低，所以每个芯片可具有较高的密度和较大的容量，并且成本较低。逐页写入NAND型闪存，这非常适合循序写入，但对随机存取写入来说不是最佳的。此外，虽然逐页执行读取和程序化，但只能在块基础上执行擦除。因此，对于随机存取和执行来说，标准NOR型闪存比标准NAND型闪存有利。虽然可使用NAND型闪存来执行代码，但这通常是通过将页复制到内存映像的RAM中且在那执行代码来进行的。

为了利用NOR型和NAND型闪存的固有性质，例如全功能手机等一些系统使用将NOR与NAND组合以用于数据存储的内存架构，其中不同类型的内存常常以多芯片封装(multi-chippackages，“MCP”)的形式堆叠，以形成单个组件。见例如东芝美国电子组件公司(ToshibaAmericaElectronicComponents，Inc.，)NAND与NOR闪存：技术概览，2006年4月25日。遗憾的是，这些系统管理具有其自己接口的两种类型的内存的额外复杂性和成本可能相当大。此外，为了支持两种不同接口，控制器需要更多的接脚，这增加了成本。

通过解决NAND闪存管理的复杂问题且提供全磁盘仿真(fulldiskemulation)，芯片上磁盘(DiskOnChip)可用于代码和数据存储两者，通常在需要操作系统和档案系统的应用(例如特色电话和智能电话、精简客户端、POS工作站、数字网关、机顶盒和电信基础设施设备)中会使用芯片上磁盘。见(例如)M系统公司(M-SystemsInc.，)两种技术对比：NOR与NAND，白皮书第1.1版，2003年7月。然而，芯片上磁盘较昂贵。

发明内容

本发明提供一种相对容易且经济地并入系统中同时提供高容量数据存储和执行的闪存解决方案。本发明包含以下说明性实施例。

本发明提供一种闪存，其包括：代码闪存阵列；数据闪存阵列；以及接口，其用于提供对所述代码闪存阵列和所述数据闪存阵列的存取。

根据以上构思，接口为用于提供对代码闪存阵列的随机存取的接口。

根据以上构思，接口包括：多IO串行接口，其耦接到所述代码闪存阵列和所述数据闪存阵列；或NAND内存接口，其耦接到所述代码闪存阵列和所述数据闪存阵列；或耦接到代码闪存阵列的多IO串行接口，及耦接到数据闪存阵列的多IO串行接口；或耦接到代码闪存阵列的多IO串行接口，及耦接到数据闪存阵列的NAND内存接口；或耦接到代码闪存阵列的NAND内存接口，及耦接到数据闪存阵列的NAND内存接口。

根据以上构思，该闪存包括封装，其特征在于：所述闪存以单芯片实施，且所述封装为单芯片封装；或所述闪存以多个芯片实施，且所述封装为多芯片封装。

根据以上构思，多IO串行接口是可配置为单SPI、双SPI和四SPI的多IOSPI接口。

根据以上构思，NAND内存接口是标准NAND内存接口。

根据以上构思，代码闪存阵列为NOR闪存阵列。

根据以上构思，代码闪存阵列为具有支持执行的快速读取速度的NAND代码闪存阵列。

根据以上构思，所述NAND代码闪存阵列包括每字符串具有2个、4个、8个或16个字线的堆叠NAND单元串。

根据以上构思，NAND代码闪存阵列被分段为多个阵列。

根据以上构思，NAND代码闪存阵列中的一些堆叠NAND单元串中每单元包括多个位线。

本发明另一发明目的在于提供一种闪存，其包括：NOR代码闪存阵列；NAND数据闪存阵列；以及多IOSPI接口，其耦接到所述NOR代码闪存阵列且耦接到所述NAND数据闪存阵列，所述多IOSPI接口可配置为单SPI、双SPI和四SPI，用于提供对所述NOR代码闪存阵列和所述NAND数据闪存阵列的存储。

本发明另一发明目的在于提供一种闪存，其包括：NAND代码闪存阵列，其具有支持执行的快速读取速度；NAND数据闪存阵列；以及多IOSPI接口，其耦接到所述NAND代码闪存阵列且耦接到所述NAND数据闪存阵列，所述多IOSPI接口可配置为单SPI、双SPI和四SPI，用于提供对所述NAND代码闪存阵列和所述NAND数据闪存阵列的存储。

根据上述构思，NAND代码闪存阵列包括每串具有2个、4个、8个或16个字线的堆叠NAND单元串。

根据上述构思，NAND代码闪存阵列被分段为多个阵列。

根据上述构思，NAND代码闪存阵列中的一些堆叠NAND单元串每单元包括多个位线。

根据上述构思，NAND代码闪存阵列包括每串具有四个字线的堆叠NAND单元串，且所述NAND代码闪存阵列中的一些堆叠NAND单元串每单元包括多个位线。

附图说明

图1是用于代码和数据存储的闪存的方块示意图。

图2是用于代码和数据存储的闪存的另一方块示意图。

图3是用于代码和数据存储的闪存的另一方块示意图。

图4是用于代码和数据存储的闪存的另一方块示意图。

图5是用于代码和数据存储的闪存的另一方块示意图。

图6是特别适合多芯片封装实施方案的用于代码和数据存储的闪存的方块示意图。

图7是适合代码存储的性能增强的NAND闪存串的电路示意图。

图8是在图7的性能增强的NAND闪存串的操作期间出现的各种信号的曲线图。

图9是与图7的性能增强的NAND闪存串有关的各种临界值电压的曲线图。

图10是具有用于代码存储的NAND闪存阵列和用于数据存储的NAND闪存阵列的内存的方块示意图。

图11是具有用于代码存储的NOR闪存阵列和用于数据存储的NAND闪存阵列的内存的方块示意图。

其中，附图标记说明如下：

10：高速闪存

12：多IO接口

14：代码内存阵列

16：数据存储器阵列

20：高速闪存

22：多IO接口

24：代码内存阵列

26：数据存储器阵列

28：多IO接口

30：高速闪存

32：多IO接口

34：代码内存阵列

36：数据存储器阵列

38：NAND数据阵列接口

40：高速闪存

42：NAND数据阵列接口

44：性能增强的NAND代码内存阵列

46：NAND数据存储器阵列

48：NAND数据阵列接口

50：高速闪存

52：NAND数据阵列接口

54：性能增强的NAND代码内存阵列

56：NAND数据存储器阵列

60：高速闪存

62：多IO接口

64：代码内存阵列

66：NAND数据存储器阵列

68：多IO接口

100：内存

125：NAND代码闪存阵列

126：列解碼页缓冲器

141：高电压产生器

151：高电压产生器

155：NOR代码闪存阵列/NOR阵列

具体实施方式

图1是用于代码和数据存储的高速闪存10的方块示意图。内存10包含：代码内存阵列14，其具有快速读取存储且适合执行(executeinplace，“XIP”)；数据存储器阵列16，其具有低成本和高密度存储的特性；以及多IO接口12，其用以提供对代码和数据两者的可配置且低接脚数串行存取。内存10可在单芯片封装或多芯片封装解决方案中实施，单芯片封装解决方案较便宜。

多IO接口12例如为多IO串行外围接口(SerialPeripheralInterface，SPI)接口，但也可使用其它类型的可配置串行接口。图1中所示的接口12为可配置单SPI、双SPI和四SPI的六接脚实施方案(不包括电源和接地)。所提供的接脚为电源VCC、接地GND、芯片选择CS、频率CLK、可配置接脚DI(IO0)、可配置接脚DO(IO1、可配置接脚/WP(IO2)以及可配置接脚/HOLD(IO3)。对于单SPI操作来说，将可配置接脚配置为数据输入DI、数据输出DO、写入保护/WP以及保持/HOLD。对于双SPI来说，将可配置接脚配置为输入/输出IO1、输入/输出IO2、写入保护/WP以及保持/HOLD。对于四SPI来说，将可配置接脚配置为输入/输出IO1、输入/输出IO2、输入/输出IO3和输入/输出IO4。术语“接脚”在本文中用于外部连接的串行闪存上的接口组件，无论是晶粒(die)上的触点(例如接合垫)、安装在封装上的触点(包含凹入触点)、冲洗触点和投影触点，等等。

系统10包含两个闪存阵列14和16，其可经由接口12存取。闪存阵列14专门用于代码存储，而闪存阵列16专门用于数据存储。虽然每一内存可具有任何容量大小，但合适容量包含分别为32Mb和1Gb、分别为16Mb和1Gb、分别为32Mb和512Mb以及分别为16Mb和512Mb。随着技术演进，更大的内存阵列可能成本效益更高。

数据闪存阵列16可为实现低成本和高密度的NAND型。例如，数据闪存阵列16的每一串具有可存取32个字线和单个位线的32个单元，但这些数值以及阵列的其它方面可根据需要调整，以实现所要的低成本和高密度阵列。合适的NAND闪存阵列技术可从各种制造商购得，包含(例如)美国爱达荷州波夕市的美光科技公司(MicronTechnologyInc.)以及韩国利川市的现代半导体公司(HynixSemiconductorInc.)。

代码闪存阵列14可用NOR闪存阵列或NAND闪存阵列来实施。当以NOR闪存技术来实施时，代码闪存阵列14可以习知方式实施，以提供快闪随机存取且因此支持执行(“XIP”)。当存取NOR型内存阵列时，四SPI将指令输入时程的单SPI值从40个频率减少到仅12个频率。合适的NOR闪存阵列技术可从各种制造商购得，包含中国台湾的华邦电子公司(WinbondElectronicsCorporation)。

当以NAND闪存技术来实施时，代码闪存阵列14可经修改，对性能增强的重视超过低成本和高内存密度。本文所描述的这些性能增强所提供随机存取读取速度，其比从正常NAND内存可得的速度快，且接近或等于NOR读取速度，因此可支持执行(“XIP”)。

图2是用于代码和数据存储的另一高速闪存20的方块示意图。内存20包含：代码内存阵列24(NOR或NAND)，其具有快速读取存取且适合执行(“XIP”)；多IO接口22，其用以提供对代码的可配置且低接脚数串行存取；数据存储器阵列26，其具有低成本和高密度存储的特性；以及多IO接口28，其用以提供对数据的可配置且低接脚数串行存取。内存20可在单芯片封装或多芯片封装解决方案中实施，单芯片封装解决方案较便宜。

图3是用于代码和数据存储的另一高速闪存30的方块示意图。内存30包含：代码内存阵列34(NOR或NAND)，其具有快速读取存取且适合执行(“XIP”)；多IO接口32，其用以提供对代码的可配置且低接脚数串行存取；数据存储器阵列36，其具有低成本和高密度存储的特性；以及NAND数据阵列接口38，其例如为具有接脚/CE、/WE、/RE、ALE、CLE、/WP、IO0:IO7和R//B的标准并行NAND阵列接口。可在单芯片封装或多芯片封装解决方案中实施内存30，单芯片封装解决方案较便宜。

图4是用于代码和数据存储的另一高速闪存40的方块示意图。内存40包含：性能增强的NAND代码内存阵列44，其具有快速读取存取且适合执行(“XIP”)；NAND数据阵列接口42，其例如为标准并行NAND阵列接口；NAND数据存储器阵列46，其具有低成本和高密度存储的特性；以及NAND数据阵列接口48，其例如为具有接脚/CE、/WE、/RE、ALE、CLE、/WP、IO0:IO7和R//B的标准并行NAND阵列接口。可在单芯片封装或多芯片封装解决方案中实施内存40，单芯片封装解决方案较便宜。

图5是用于代码和数据存储的另一高速闪存50的方块示意图。内存50包含：性能增强的NAND代码内存阵列54，其具有快速读取存取且适合执行(“XIP”)；NAND数据存储器阵列56，其具有低成本和高密度存储的特性；以及NAND数据阵列接口52，其例如为具有接脚/CE、/WE、/RE、ALE、CLE、/WP、IO0:IO7和R//B的标准并行NAND阵列接口，用以提供对代码和数据两者的存取。内存50可在单芯片封装或多芯片封装解决方案中实施，单芯片封装解决方案较便宜。

图6是用于代码和数据存储的另一高速闪存60的多芯片封装(“MCP”)的方块示意图。内存60包含一个芯片，其具有：代码内存阵列64(NOR或NAND)，其具有快速读取存取且适合执行(“XIP”)；以及多IO接口62，其用以提供对代码的可配置且低接脚数串行存取。内存60还包含第二芯片，其具有：NAND数据存储器阵列66，其具有低成本和高密度存储的特性；以及多IO接口68，其用以提供对数据的可配置且低接脚数串行存取。组合来自两个芯片的接脚，以提供在MCP外部的单个多IOSPI接口接脚组。图6所示的MCP实施方案还可用于内存与接口的其它布置，例如图2到图5中所示的布置。

虽然多IOSPI接口是为图1、图2、图3和图6中所示的内存提供且特别有利，但如果需要可使用其它串行接口。虽然将这些多IOSPI接口描述为可以单、双或四配置来配置，但其可在需要时以较少或较多配置来配置。

图7显示用于改进NAND闪存阵列中的读取速度以实现有效随机存取的两种技术。代替于像在NAND闪存阵列中使用32个字线的常规做法，使用较小的数目来实现较高的单元电流。虽然图5中显示四个字线WL0：WL-3，但可使用与所要单元电流一致的较少数目或较大数目的字线，例如2个或8个或16个。另外，图5中所示的字符串针对每一位使用两个位线，这对离X译码器较远的那些字符串有用。这是因为离内存的X译码器较远的字符串比X译码器附近的字符串读取起来慢，这延迟了读取时间。可通过向较远的字符串提供多个位线来均衡整个阵列的读取速度，故那些字符串中的单元电流就较高且WL延迟较短。较靠近X译码器的字符串仅需具有一个位线。虽然图7中显示每位有两个位线，但用于任一特定字符串的数目可根据需要增加或减小，以实现整个阵列的均衡。

还可通过将单个阵列分裂或分段成多个阵列来改进读取速度。

对于内存，读取速度＝K*(单元电流)/(阵列电容)，且晶粒尺寸＝L*(单元大小)＝M*(触点/单元数目)，其中K、L和M为近似常数。单元电流＝N/(字符串中所堆叠的单元的数目)。阵列电容与阵列大小成比例，且NAND阵列大小约为NOR的阵列大小的1/2，因为NAND单元大小也约为NOR单元大小的1/2。NAND单元大小较小的原因是32个NAND单元共享2个触点和2个额外选择晶体管，而仅两个NOR单元共享一触点。虽然为了便于理解，这些计算经过简化，但其准确性足以显示NOR阵列比NAND阵列快30倍，而NAND阵列约为NOR阵列的大小的1/2。因此，NAND非常流行，因为较小的晶粒尺寸提供便宜的成本。

通过将字符串中的单元的数目从32缩减到4，可使代码存储NAND阵列的单元电流约为NOR单元电流的1/4。通过使用另一技术，即如下文所述调整VT分布，可使代码存储NAND阵列的单元电流约为NOR单元电流的1/2。

具有四单元NAND串的NAND阵列的阵列大小类似于NOR阵列的阵列大小，且其电容也类似。因此，其读取速度仍稍慢于NOR阵列的读取速度。可对电路进行一些改进，例如针对阵列末端的较高单元电流使用两个连在一起的位线，这样可将代码存储NAND阵列的读取速度改进为接近NOR阵列的读取速度。

图7的代码NAND闪存阵列以如下方式操作。参看图8，在预设期间，选择源极线从2.5v降低到0v，未选定字线WL-0、WL-1和WL-2从0v升高到2.5v，共享位线GBL(0)从2.5v降低到1v以准备读取，共享位线GBL(1)从2.5v降低到0v，选择漏极从0v升高到2.5v，且选定字线从0v降低到-0.8伏。虽然负电压可能是不必要的，但适应程序化变化仍是有用的。在第一感测期间，选择栅源极从0v升高到2.5v，且读取选定单元。如果未存储电荷，那么WL-3和GBL(0)上的晶体管导通，且GBL(0)从1v降低到0v，否则其保持在1v。重复所述步骤，但是将GBL(0)降低到0v，且将GBL(1)降低到1v。在第二感测期间，选择源极保持在2.5v，且读取选定单元。如果未存储电荷，那么WL-3和GBL(1)上的晶体管导通，且GBL(1)从1v降低到0v，否则其保持在1v。

在数据存储NAND阵列中，字符串中较大数目(N)的堆叠单元在扰乱之后产生较宽的VT分布。因此，VTE是相当小的负值，VTP是相当大的正值，如此需要较高的Vread电位以用来未选定单元的适当的操作。为了达到较高Vread电位会花费较长时间，且通常是用电荷泵实现，这减慢了对堆叠有32个单元的典型NAND的读取速度。在代码存储NAND中，可使VTE比用于数据存储NAND的VTE小约1V(这两个VTE均为负值)，且可使VTP比用于数据存储NAND的VTP小约1V(这两个VTP均为正值)，这使代码存储NAND能够实现较快的擦除和程序化时间。

图9显示图7的NAND代码闪存阵列中的内存单元的VT目标值。为了读取字符串中的选定单元，所述字符串中的其它单元必须导通，这可通过使其升高为比程序化区高2v或3v来实现。然而，转到高电压会花费时间，因此，图7的内存因为不需要未选定字符在线有高电压，所以可实现较快的读取。这个结果是通过使程序化VT接近接地以使得未选定字线仅需升高到VDD(此处为2.5v)来实现。然而，使程序化VT接近接地对读取电压具有以下影响。

暗阴影区域60显示针对程序化单元的VT目标值分布。然而，由于读取干扰和程序化干扰，用于程序化单元的VT分布延伸超过区域62。暗阴影区域66显示用于擦除单元的VT目标值分布。然而，由于SiLC和耐久度(电荷随时间过去而损失)，用于擦除单元的VT分布延伸超过区域64，且由于耦接和电荷增益，用于擦除单元的VT分布进一步延伸超过区域68。因此，在读取电压为零的风险情形下，例如大约负0.8v的读取电压是合适的。

图10显示具有NAND代码闪存阵列125的图1的内存10的实例，且图11显示具有NOR代码闪存阵列155的图1的内存10的实例。关于多IOSPI接口以及关于与内存阵列有关的电路的额外细节可在以下文献中找到：2009年7月7日颁发给吉戈尔(Jigour)等人的第7,558,900号美国专利，以及华邦电子公司的公开案，W25Q128BV：具有双SPI和四SPI的SpiFlash128M位串行闪存：初级版本D，中国台湾新竹市，2010年7月8日，其特此以全文引用的方式并入本文中。在内存100(图10)中，NAND代码闪存阵列125为使用本文所述技术的性能增强的NAND闪存阵列。可通过向列解碼页缓冲器(columndecodepagebuffer)126提供单缓冲器或双缓冲器性能增强技术来针对代码存储进一步改进内存100的性能，所述技术描述于1998年3月3日颁发给甘那治(Gannage)等人的第5,724,303号美国专利以及1999年1月19日颁发给甘那治等人的第5,862,099号美国专利中，上述专利特此以全文引用的方式并入本文中。所显示的高电压产生器141和151为分开的，但在一些实施方案中，代码和数据存储操作可共享高电压产生器。在图11中，代码和数据存储操作共享高电压产生器141和151，值得一提的是，用于NOR阵列155的漏极泵(drainpump)(未绘示)为独立设置。

对本发明包含如本文所陈述的其应用和优点的描述是说明性的，并非限制本发明的范围，本发明的范围在申请专利范围中陈述。可对本文所公开的实施例加以变化和修改，且所属领域的技术人员在研究本专利文献后将理解实施例的各种元素的实际替代手段和等同手段。此外，本文所给出的具体值是说明性的，可根据需要而变化。可在不脱离本发明，包含如申请权利要求中所陈述的本发明的范围和精神的情况下对本文所公开的实施例进行这些和其它变化和修改，包含实施例的各种元素的替代手段和等同手段。

Claims (6)

1.一种闪存，其包括：

NOR代码闪存阵列，配置于第一芯片；

NAND数据闪存阵列，配置于第二芯片；以及

多IOSPI接口，其包括第一多IO接口及第二多IO接口，所述第一多IO接口配置于所述第一芯片并耦接到所述NOR代码闪存阵列且具有多个第一可配置接脚，所述多个第一可配置接脚配置为单SPI或四SPI以提供对所述NOR代码闪存阵列的存取，所述第二多IO接口配置于所述第二芯片并耦接到所述NAND数据闪存阵列且具有多个第二可配置接脚，所述多个第二可配置接脚以如同所述第一多IO接口的所述多个第一可配置接脚的相同方式配置为单SPI或四SPI以提供对所述NAND数据闪存阵列的存取，其中SPI的涵义为串行外围接口；以及

多芯片封装，包括所述第一芯片、所述第二芯片与多个可配置接脚，所述多个可配置接脚安装在所述多芯片封装上，且所述多芯片封装的每一个可配置接脚分别耦接至所述第一多IO接口与所述第二多IO接口的相同类型可配置接脚。

2.一种闪存，其包括：

NAND代码闪存阵列，其具有支持执行的快速读取速度并配置于第一芯片；

NAND数据闪存阵列，配置于第二芯片；以及

多IOSPI接口，其包括第一多IO接口及第二多IO接口，所述第一多IO接口配置于所述第一芯片并其耦接到所述NAND代码闪存阵列且具有多个第一可配置接脚，所述多个第一可配置接脚配置为单SPI或四SPI以提供对所述NAND代码闪存阵列的存取，所述第二多IO接口配置于所述第二芯片并耦接到所述NAND数据闪存阵列且具有多个第二可配置接脚，所述多个第二可配置接脚以如同所述第一多IO接口的所述多个第一可配置接脚的相同方式配置为单SPI或四SPI以用于提供对所述NAND数据闪存阵列的存取，其中SPI的涵义为串行外围接口；以及

多芯片封装，包括所述第一芯片、所述第二芯片与多个可配置接脚，所述多个可配置接脚安装在所述多芯片封装上，且所述多芯片封装的每一个可配置接脚分别耦接至所述第一多IO接口与所述第二多IO接口的相同类型可配置接脚。

3.如权利要求2所述的闪存，其特征在于，所述NAND代码闪存阵列包括每串具有2个、4个、8个或16个字线的堆叠NAND单元串。

4.如权利要求2所述的闪存，其特征在于，所述NAND代码闪存阵列被分段为多个阵列。

5.如权利要求2所述的闪存，其特征在于，所述NAND代码闪存阵列中的一些堆叠NAND单元串中每单元包括多个位线。

6.如权利要求2所述的闪存，其特征在于：

所述NAND代码闪存阵列包括每串具有四个字线的堆叠NAND单元串，且

所述NAND代码闪存阵列中的一些堆叠NAND单元串每单元包括多个位线。