TWI490863B

TWI490863B - 用於代碼和資料存儲的快閃記憶體

Info

Publication number: TWI490863B
Application number: TW100142469A
Authority: TW
Inventors: Eungjoon Park; Robin John Jigour; Jooweon Park; Yano Masaru
Original assignee: Winbond Electronics Corp
Priority date: 2011-11-21
Filing date: 2011-11-21
Publication date: 2015-07-01
Also published as: TW201322262A

Description

用於代碼和資料存儲的快閃記憶體

本發明是有關於快閃記憶體，且更明確地說，是有關於用於代碼和資料存儲的快閃記憶體。

快閃記憶體是一種通常以大塊形式電抹除的非揮發性電腦存儲技術，因此具有優於小塊EEPROM技術的速度優點。快閃記憶體將數位資料存儲在由電荷存儲浮動閘極電晶體(其可為單階或多階)製成的記憶體單元陣列中。所述陣列可為NOR型或NAND型。雖然串列和並行快閃記憶體介面均在使用，但串列快閃記憶體因成本、空間和接腳數方面的優點而正變得越來越流行。

在NOR型快閃記憶體中，每一記憶體單元連接在位元線與接地之間。讀取通常使字元線拉高，藉此對應的單元不是將輸出位元拉低就是不取決於單元的邏輯狀態。通常使用熱電子注入在逐字或逐位元組基礎上進行寫入(將單元設定為邏輯0)。通常使用量子穿隧在逐塊基礎上進行抹除(將單元設定為邏輯1)。

標準NOR快閃記憶體的特性為密度較低、讀取速度較高、寫入速度較慢、抹除速度較慢以及隨機存取介面。由於NOR快閃存儲器具有快速隨機存取記憶體讀取，因此微處理器通常可使用NOR快閃記憶體作為執行(execute in place，“XIP”)記憶體。

在NAND型快閃記憶體中，若干個記憶體單元串聯連接在位元線與接地之間。通常藉由以下方式來進行讀取：使選定字元線的高電壓變為剛超過抹除(erased)單元的VT且使到字串內的單元的其他字元線變為剛高於程式化單元的VT的高電壓，藉此在對應單元的控制下字串不是將輸出位元拉低就是不取決於所述單元的邏輯狀態。所述字串又藉由選擇閘連接到NOR型位元線陣列。通常使用穿隧注入在逐頁基礎(每一塊由若干個頁組成)上進行程式化(將單元設定為邏輯0)。通常使用穿隧釋放在逐塊基礎上進行抹除(將單元設定為邏輯1)。

NAND快閃記憶體的特性為高密度、中等讀取速度、高寫入速度、高抹除速度以及間接或類似I/O的存取。NAND型快閃記憶體特別適合需要高容量資料存儲的系統。雖然NAND型快閃記憶體相對於同等大小的NOR型快閃記憶體來說需要額外的電晶體，但因為對接地線和位元線的面積要求顯著降低，所以每個晶片可具有較高的密度和較大的容量，並且成本較低。逐頁寫入NAND型快閃記憶體，這非常適合循序寫入，但對隨機存取寫入來說不是最佳的。此外，雖然逐頁執行讀取和程式化，但只能在塊基礎上執行抹除。因此，對於隨機存取和執行來說，標準NOR型快閃記憶體比標準NAND型快閃記憶體有利。雖然可使用NAND型快閃記憶體來執行代碼，但這通常是藉由將頁複製到記憶體映射的RAM中且在那執行代碼來進行的。

為了利用NOR型和NAND型快閃記憶體的固有性質，例如全功能手機等一些系統使用將NOR與NAND組合以用於資料存儲的記憶體架構，其中不同類型的記憶體常常以多晶片封裝(multi-chip packages，“MCP”)的形式堆疊，以形成單個組件。見例如東芝美國電子元件公司(Toshiba America Electronic Components,Inc.,)NAND與NOR快閃記憶體：技術概覽，2006年4月25日。遺憾的是，這些系統管理具有其自己介面的兩種類型的記憶體的額外複雜性和成本可能相當大。此外，為了支援兩種不同介面，控制器需要更多的接腳，這增加了成本。

藉由解決NAND快閃記憶體管理的複雜問題且提供全磁片仿真(full disk emulation)，晶片上磁片(DiskOnChip)可用於代碼和資料存儲兩者，通常在需要作業系統和檔案系統的應用(例如特色電話和智慧型電話、精簡用戶端、POS工作站、數位閘道、機頂盒和電信基礎設施設備)中會使用晶片上磁片。見(例如)M系統公司(M-Systems Inc.,)兩種技術對比：NOR與NAND，白皮書第1.1版，2003年7月。然而，晶片上磁片較昂貴。

提供一種相對容易且經濟地併入系統中同時提供高容量資料存儲和執行的快閃記憶體解決方案。本發明包含以下說明性實施例。

(1)一種快閃記憶體，其包括：代碼快閃記憶體陣列；資料快閃記憶體陣列；以及介面，其用於提供對所述代碼快閃記憶體陣列和所述資料快閃記憶體陣列的存取。

(2)如實施例1中的快閃記憶體，其特徵在於所述介面為用於提供對代碼快閃記憶體陣列的隨機存取的介面。

(3)如實施例1或2中的快閃記憶體，其特徵在於所述介面包括：多IO串列介面，其耦接到所述代碼快閃記憶體陣列和所述資料快閃記憶體陣列；或NAND記憶體介面，其耦接到所述代碼快閃記憶體陣列和所述資料快閃記憶體陣列；或耦接到代碼快閃記憶體陣列的多IO串列介面，及耦接到資料快閃記憶體陣列的多IO串列介面；或耦接到代碼快閃記憶體陣列的多IO串列介面，及耦接到資料快閃記憶體陣列的NAND記憶體介面；或耦接到代碼快閃記憶體陣列的NAND記憶體介面，及耦接到資料快閃記憶體陣列的NAND記憶體介面。

(4)如實施例1、2或3中的快閃記憶體，其更包括封裝，其特徵在於：所述快閃記憶體以單晶片實施，且所述封裝為單晶片封裝；或所述快閃記憶體以多個晶片實施，且所述封裝為多晶片封裝。

(5)如實施例1、2、3或4中的快閃記憶體，其特徵在於：所述多IO串列介面是可配置為單SPI、雙SPI和四SPI的多IO SPI介面。

(6)如實施例1、2、3或4中的快閃記憶體，其特徵在於：所述NAND記憶體介面是標準NAND記憶體介面。

(7)如實施例1、2、3、4、5或6中的快閃記憶體，其特徵在於代碼快閃記憶體陣列為NOR快閃記憶體陣列。

(8)如實施例1、2、3、4、5或6中的快閃記憶體，其特徵在於代碼快閃記憶體陣列為具有支持執行的快速讀取速度的NAND代碼快閃記憶體陣列。

(9)如實施例8中的快閃記憶體，其特徵在於所述NAND代碼快閃記憶體陣列包括每字串具有2個、4個、8個或16個字元線的堆疊NAND單元串。

(10)如實施例8或9中的快閃記憶體，其特徵在於所述NAND代碼快閃記憶體陣列被分段為多個陣列。

(11)如實施例8、9或10中的快閃記憶體，其特徵在於所述NAND代碼快閃記憶體陣列中的一些堆疊NAND單元串中每單元包括多個位元線。

(12)一種快閃記憶體，其包括：NOR代碼快閃記憶體陣列；NAND資料快閃記憶體陣列；以及多IO SPI介面，其耦接到所述NOR代碼快閃記憶體陣列且耦接到所述NAND資料快閃記憶體陣列，所述多IO SPI介面可配置為單SPI、雙SPI和四SPI，用於提供對所述NOR代碼快閃記憶體陣列和所述NAND資料快閃記憶體陣列的存取。

(13)一種快閃記憶體，其包括：NAND代碼快閃記憶體陣列，其具有支援執行的快速讀取速度；NAND資料快閃記憶體陣列；以及多IO SPI介面，其耦接到所述NAND代碼快閃記憶體陣列且耦接到所述NAND資料快閃記憶體陣列，所述多IO SPI介面可配置為單SPI、雙SPI和四SPI，用於提供對所述NAND代碼快閃記憶體陣列和所述NAND資料快閃記憶體陣列的存取。

(14)如實施例13中的快閃記憶體，其特徵在於所述NAND代碼快閃記憶體陣列包括每串具有2個、4個、8個或16個字元線的堆疊NAND單元串。

(15)如實施例13中的快閃記憶體，其特徵在於所述NAND代碼快閃記憶體陣列被分段為多個陣列。

(16)如實施例13中的快閃記憶體，其特徵在於所述NAND代碼快閃記憶體陣列中的一些堆疊NAND單元串每單元包括多個位元線。

(17)如實施例13中的快閃記憶體，其特徵在於：所述NAND代碼快閃記憶體陣列包括每串具有四個字元線的堆疊NAND單元串，且所述NAND代碼快閃記憶體陣列中的一些堆疊NAND單元串每單元包括多個位元線。

圖1是用於代碼和資料存儲的高速快閃記憶體10的方塊示意圖。記憶體10包含：代碼記憶體陣列14，其具有快速讀取存取且適合執行(execute in place，“XIP”)；資料記憶體陣列16，其具有低位元成本和高密度存儲的特性；以及多IO介面12，其用以提供對代碼和資料兩者的可配置且低接腳數串列存取。記憶體10可在單晶片封裝或多晶片封裝解決方案中實施，單晶片封裝解決方案較便宜。

多IO介面12例如為多IO串列週邊介面(Serial Peripheral Interface，SPI)介面，但也可使用其他類型的可配置串列介面。圖1中所示的介面12為可配置單SPI、雙SPI和四SPI的六接腳實施方案(不包括電源和接地)。所提供的接腳為電源VCC、接地GND、晶片選擇CS、時脈CLK、可配置接腳DI(IO0)、可配置接腳DO(IO1、可配置接腳/WP(IO2)以及可配置接腳/HOLD(IO3)。對於單SPI操作來說，將可配置接腳配置為資料登錄DI、資料輸出DO、寫入保護/WP以及保持/HOLD。對於雙SPI來說，將可配置接腳配置為輸入/輸出IO1、輸入/輸出IO2、寫入保護/WP以及保持/HOLD。對於四SPI來說，將可配置接腳配置為輸入/輸出IO1、輸入/輸出IO2、輸入/輸出IO3和輸入/輸出IO4。術語“接腳”在本文中用於外部連接的串列快閃記憶體上的介面元件，無論是晶粒(die)上的觸點(例如接合墊)、安裝在封裝上的觸點(包含凹入觸點)、沖洗觸點和投影觸點，等等。

系統10包含兩個快閃記憶體陣列14和16，其可經由介面12存取。快閃記憶體陣列14專門用於代碼存儲，而快閃記憶體陣列16專門用於資料存儲。雖然每一記憶體可具有任何容量大小，但合適容量包含分別為32 Mb和1 Gb、分別為16 Mb和1 Gb、分別為32 Mb和512 Mb以及分別為16 Mb和512 Mb。隨著技術演進，更大的記憶體陣列可能成本效益更高。

資料快閃記憶體陣列16可為實現低位元成本和高密度的NAND型。例如，資料快閃記憶體陣列16的每一串具有可存取32個字元線和單個位元線的32個單元，但這些數值以及陣列的其他方面可根據需要調整，以實現所要的低位元成本和高密度陣列。合適的NAND快閃記憶體陣列技術可從各種製造商購得，包含(例如)美國愛達荷州波夕市的美光科技公司(Micron Technology Inc.)以及韓國利川市的現代半導體公司(Hynix Semiconductor Inc.)。

代碼快閃記憶體陣列14可用NOR快閃記憶體陣列或NAND快閃記憶體陣列來實施。當以NOR快閃記憶體技術來實施時，代碼快閃記憶體陣列14可以習知方式實施，以提供快閃隨機存取且因此支援執行(“XIP”)。當存取NOR型記憶體陣列時，四SPI將指令輸入時程的單SPI值從40個時脈減少到僅12個時脈。合適的NOR快閃記憶體陣列技術可從各種製造商購得，包含中華民國臺灣的華邦電子公司(Winbond Electronics Corporation)。

當以NAND快閃記憶體技術來實施時，代碼快閃記憶體陣列14可經修改，對性能增強的重視超過低位元成本和高記憶體密度。本文所描述的這些性能增強所提供隨機存取讀取速度，其比從正常NAND記憶體可得的速度快，且接近或等於NOR讀取速度，因此可支援執行(“XIP”)。

圖2是用於代碼和資料存儲的另一高速快閃記憶體20的方塊示意圖。記憶體20包含：代碼記憶體陣列24(NOR或NAND)，其具有快速讀取存取且適合執行(“XIP”)；多IO介面22，其用以提供對代碼的可配置且低接腳數串列存取；資料記憶體陣列26，其具有低位元成本和高密度存儲的特性；以及多IO介面28，其用以提供對資料的可配置且低接腳數串列存取。記憶體20可在單晶片封裝或多晶片封裝解決方案中實施，單晶片封裝解決方案較便宜。

圖3是用於代碼和資料存儲的另一高速快閃記憶體30的方塊示意圖。記憶體30包含：代碼記憶體陣列34(NOR或NAND)，其具有快速讀取存取且適合執行(“XIP”)；多IO介面32，其用以提供對代碼的可配置且低接腳數串列存取；資料記憶體陣列36，其具有低位元成本和高密度存儲的特性；以及NAND資料陣列介面38，其例如為具有接腳/CE、/WE、/RE、ALE、CLE、/WP、IO0:IO7和R//B的標準並行NAND陣列介面。可在單晶片封裝或多晶片封裝解決方案中實施記憶體30，單晶片封裝解決方案較便宜。

圖4是用於代碼和資料存儲的另一高速快閃記憶體40的方塊示意圖。記憶體40包含：性能增強的NAND代碼記憶體陣列44，其具有快速讀取存取且適合執行(“XIP”)；NAND資料陣列介面42，其例如為標準並行NAND陣列介面；NAND資料記憶體陣列46，其具有低位元成本和高密度存儲的特性；以及NAND資料陣列介面48，其例如為具有接腳/CE、/WE、/RE、ALE、CLE、/WP、IO0:IO7和R//B的標準並行NAND陣列介面。可在單晶片封裝或多晶片封裝解決方案中實施記憶體40，單晶片封裝解決方案較便宜。

圖5是用於代碼和資料存儲的另一高速快閃記憶體50的方塊示意圖。記憶體50包含：性能增強的NAND代碼記憶體陣列54，其具有快速讀取存取且適合執行(“XIP”)；NAND資料記憶體陣列56，其具有低位元成本和高密度存儲的特性；以及NAND資料陣列介面52，其例如為具有接腳/CE、/WE、/RE、ALE、CLE、/WP、IO0:IO7和R//B的標準並行NAND陣列介面，用以提供對代碼和資料兩者的存取。記憶體50可在單晶片封裝或多晶片封裝解決方案中實施，單晶片封裝解決方案較便宜。

圖6是用於代碼和資料存儲的另一高速快閃記憶體60的多晶片封裝(“MCP”)的方塊示意圖。記憶體60包含一個晶片，其具有：代碼記憶體陣列64(NOR或NAND)，其具有快速讀取存取且適合執行(“XIP”)；以及多IO介面62，其用以提供對代碼的可配置且低接腳數串列存取。記憶體60還包含第二晶片，其具有：NAND資料記憶體陣列66，其具有低位元成本和高密度存儲的特性；以及多IO介面68，其用以提供對資料的可配置且低接腳數串列存取。組合來自兩個晶片的接腳，以提供在MCP外部的單個多IO SPI介面接腳組。圖6所示的MCP實施方案還可用於記憶體與介面的其他佈置，例如圖2到圖5中所示的佈置。

雖然多IO SPI介面是為圖1、圖2、圖3和圖6中所示的記憶體提供且特別有利，但如果需要可使用其他串列介面。雖然將這些多IO SPI介面描述為可以單、雙或四配置來配置，但其可在需要時以較少或較多配置來配置。

圖7顯示用於改進NAND快閃記憶體陣列中的讀取速度以實現有效隨機存取的兩種技術。代替於像在NAND快閃記憶體陣列中使用32個字元線的常規做法，使用較小的數目來實現較高的單元電流。雖然圖5中顯示四個字元線WL0:WL-3，但可使用與所要單元電流一致的較少數目或較大數目的字元線，例如2個或8個或16個。另外，圖5中所示的字串針對每一位元使用兩個位元線，這對離X解碼器較遠的那些字串有用。這是因為離記憶體的X解碼器較遠的字串比X解碼器附近的字串讀取起來慢，這延遲了讀取時間。可藉由向較遠的字串提供多個位元線來均衡整個陣列的讀取速度，故那些字串中的單元電流就較高且WL延遲較短。較靠近X解碼器的字串僅需具有一個位元線。雖然圖7中顯示每位元有兩個位元線，但用於任一特定字串的數目可根據需要增加或減小，以實現整個陣列的均衡。

還可藉由將單個陣列分裂或分段成多個陣列來改進讀取速度。

對於記憶體，讀取速度=K*(單元電流)/(陣列電容)，且晶粒尺寸=L*(單元大小)=M*(觸點/單元數目)，其中K、L和M為近似常數。單元電流=N/(字串中所堆疊的單元的數目)。陣列電容與陣列大小成比例，且NAND陣列大小約為NOR的陣列大小的1/2，因為NAND單元大小也約為NOR單元大小的1/2。NAND單元大小較小的原因是32個NAND單元共用2個觸點和2個額外選擇電晶體，而僅兩個NOR單元共用一觸點。雖然為了便於理解，這些計算經過簡化，但其準確性足以顯示NOR陣列比NAND陣列快30倍，而NAND陣列約為NOR陣列的大小的1/2。因此，NAND非常流行，因為較小的晶粒尺寸提供便宜的成本。

藉由將字串中的單元的數目從32縮減到4，可使代碼存儲NAND陣列的單元電流約為NOR單元電流的1/4。藉由使用另一技術，即如下文所述調整VT分佈，可使代碼存儲NAND陣列的單元電流約為NOR單元電流的1/2。

具有四單元NAND串的NAND陣列的陣列大小類似於NOR陣列的陣列大小，且其電容也類似。因此，其讀取速度仍稍慢於NOR陣列的讀取速度。可對電路進行一些改進，例如針對陣列末端的較高單元電流使用兩個連在一起的位元線，這樣可將代碼存儲NAND陣列的讀取速度改進為接近NOR陣列的讀取速度。

圖7的代碼NAND快閃記憶體陣列以如下方式操作。參看圖8，在預設期間，選擇閘源極線從2.5 v降低到0 v，未選定字元線WL-0、WL-1和WL-2從0 v升高到2.5 v，共用位元線GBL(0)從2.5 v降低到1 v以準備讀取，共用位元線GBL(1)從2.5 v降低到0 v，選擇閘汲極從0 v升高到2.5 v，且選定字元線從0 v降低到-0.8伏。雖然負電壓可能是不必要的，但適應程式化變化仍是有用的。在第一感測期間，選擇閘源極從0 v升高到2.5 v，且讀取選定單元。如果未存儲電荷，那麼WL-3和GBL(0)上的電晶體導通，且GBL(0)從1 v降低到0 v，否則其保持在1 v。重複所述步驟，但是將GBL(0)降低到0 v，且將GBL(1)降低到1 v。在第二感測期間，選擇閘源極保持在2.5 v，且讀取選定單元。如果未存儲電荷，那麼WL-3和GBL(1)上的電晶體導通，且GBL(1)從1 v降低到0 v，否則其保持在1 v。

在資料存儲NAND陣列中，字串中較大數目(N)的堆疊單元在擾亂之後產生較寬的VT分佈。因此，VTE是相當小的負值，VTP是相當大的正值，如此需要較高的Vread電位以用來未選定單元的適當的操作。為了達到較高Vread電位會花費較長時間，且通常是用電荷泵實現，這減慢了對堆疊有32個單元的典型NAND的讀取速度。在代碼存儲NAND中，可使VTE比用於資料存儲NAND的VTE小約1 V(這兩個VTE均為負值)，且可使VTP比用於資料存儲NAND的VTP小約1 V(這兩個VTP均為正值)，這使代碼存儲NAND能夠實現較快的抹除和程式化時間。

圖9顯示圖7的NAND代碼快閃記憶體陣列中的記憶體單元的VT目標值。為了讀取字串中的選定單元，所述字串中的其他單元必須導通，這可藉由使其升高為比程式化區高2 v或3 v來實現。然而，轉到高電壓會花費時間，因此，圖7的記憶體因為不需要未選定字元線上有高電壓，所以可實現較快的讀取。這個結果是藉由使程式化VT接近接地以使得未選定字元線僅需升高到VDD(此處為2.5 v)來實現。然而，使程式化VT接近接地對讀取電壓具有以下影響。

暗陰影區域60顯示針對程式化單元的VT目標值分佈。然而，由於讀取干擾和程式化干擾，用於程式化單元的VT分佈延伸超過區域62。暗陰影區域66顯示用於抹除單元的VT目標值分佈。然而，由於SiLC和耐久度(電荷隨時間過去而損失)，用於抹除單元的VT分佈延伸超過區域64，且由於耦接和電荷增益，用於抹除單元的VT分佈進一步延伸超過區域68。因此，在讀取電壓為零的風險情形下，例如大約負0.8 v的讀取電壓是合適的。

圖10顯示具有NAND代碼快閃記憶體陣列125的圖1的記憶體10的實例，且圖11顯示具有NOR代碼快閃記憶體陣列155的圖1的記憶體10的實例。關於多IO SPI介面以及關於與記憶體陣列有關的電路的額外細節可在以下文獻中找到：2009年7月7日頒發給吉戈爾(Jigour)等人的第7,558,900號美國專利，以及華邦電子公司的公開案，W25Q128BV：具有雙SPI和四SPI的SpiFlash 128 M位元串列快閃記憶體：初級版本D，中華民國臺灣新竹市，2010年7月8日，其特此以全文引用的方式併入本文中。在記憶體100(圖10)中，NAND代碼快閃記憶體陣列125為使用本文所述技術的性能增強的NAND快閃記憶體陣列。可藉由向行解碼頁緩衝器(column decode page buffer)126提供單緩衝器或雙緩衝器性能增強技術來針對代碼存儲進一步改進記憶體100的性能，所述技術描述於1998年3月3日頒發給甘那治(Gannage)等人的第5,724,303號美國專利以及1999年1月19日頒發給甘那治等人的第5,862,099號美國專利中，上述專利特此以全文引用的方式併入本文中。所顯示的高電壓產生器141和151為分開的，但在一些實施方案中，代碼和資料存儲操作可共用高電壓產生器。在圖11中，代碼和資料存儲操作共用高電壓產生器141和151，值得一提的是，用於NOR陣列155的汲極泵(未繪示)為獨立設置。

對本發明包含如本文所陳述的其應用和優點的描述是說明性的，且無意限制本發明的範圍，本發明的範圍在申請專利範圍中陳述。可對本文所揭示的實施例加以變化和修改，且所屬領域的技術人員在研究本專利文獻後將理解實施例的各種元素的實際替代物和均等物。此外，本文所給出的具體值是說明性的，可根據需要而變化。可在不脫離本發明，包含如申請專利範圍中所陳述的本發明的範圍和精神的情況下對本文所揭示的實施例進行這些和其他變化和修改，包含實施例的各種元素的替代物和均等物。

10．．．高速快閃記憶體

12．．．多IO介面

14．．．代碼記憶體陣列

16．．．資料記憶體陣列

20．．．高速快閃記憶體

22．．．多IO介面

24．．．代碼記憶體陣列

26．．．資料記憶體陣列

28．．．多IO介面

30．．．高速快閃記憶體

32．．．多IO介面

34．．．代碼記憶體陣列

36．．．資料記憶體陣列

38．．．NAND資料陣列介面

40．．．高速快閃記憶體

42．．．NAND資料陣列介面

44．．．性能增強的NAND代碼記憶體陣列

46．．．NAND資料記憶體陣列

48．．．NAND資料陣列介面

50．．．高速快閃記憶體

52．．．NAND資料陣列介面

54．．．性能增強的NAND代碼記憶體陣列

56．．．NAND資料記憶體陣列

60．．．高速快閃記憶體

62．．．多IO介面

64．．．代碼記憶體陣列

66．．．NAND資料記憶體陣列

68．．．多IO介面

100．．．記憶體

125．．．NAND代碼快閃記憶體陣列

126．．．行解碼頁緩衝器

141．．．高電壓產生器

151．．．高電壓產生器

155．．．NOR代碼快閃記憶體陣列/NOR陣列

圖1是用於代碼和資料存儲的快閃記憶體的方塊示意圖。

圖2是用於代碼和資料存儲的快閃記憶體的另一方塊示意圖。

圖3是用於代碼和資料存儲的快閃記憶體的另一方塊示意圖。

圖4是用於代碼和資料存儲的快閃記憶體的另一方塊示意圖。

圖5是用於代碼和資料存儲的快閃記憶體的另一方塊示意圖。

圖6是特別適合多晶片封裝實施方案的用於代碼和資料存儲的快閃記憶體的方塊示意圖。

圖7是適合代碼存儲的性能增強的NAND快閃記憶體串的電路示意圖。

圖8是在圖7的性能增強的NAND快閃記憶體串的操作期間出現的各種信號的曲線圖。

圖9是與圖7的性能增強的NAND快閃記憶體串有關的各種臨界值電壓的曲線圖。

圖10是具有用於代碼存儲的NAND快閃記憶體陣列和用於資料存儲的NAND快閃記憶體陣列的記憶體的方塊示意圖。

圖11是具有用於代碼存儲的NOR快閃記憶體陣列和用於資料存儲的NAND快閃記憶體陣列的記憶體的方塊示意圖。

10．．．高速快閃記憶體

12．．．多IO介面

14．．．代碼記憶體陣列

16．．．資料記憶體陣列

Claims

一種快閃記憶體，其包括：第一晶片，包括：NOR快閃記憶體陣列，專門用於代碼存儲；以及第一多IO SPI，其耦接到所述NOR快閃記憶體陣列並且具有多個第一可配置接腳，所述多個第一可配置接腳配置為單SPI或四SPI以提供對所述NOR快閃記憶體陣列的存取；第二晶片，包括：NAND快閃記憶體陣列，專門用於資料存儲；以及；第二多IO SPI，其耦接到所述NAND快閃記憶體陣列並且具有多個第二可配置接腳，所述多個第二可配置接腳以如同所述第一多IO SPI的所述多個第一可配置接腳的相同方式配置為單SPI或四SPI以提供對所述NAND快閃記憶體陣列的存取；以及多晶片封裝，包含所述第一晶片與所述第二晶片且包括多個接腳安裝在封裝上，所述多晶片封裝的至少部分接腳為可配置接腳，且所述多晶片封裝的每一個可配置接腳分別耦接至所述第一多IO SPI與所述第二多IO SPI的相同類型可配置接腳。
如申請專利範圍第1項所述之快閃記憶體，其中所述多晶片封裝包括八個接腳共同於所述第一多IO SPI與所述第二多IO SPI兩者的接腳，所述八個接腳分別為電源接腳、接地接腳、時脈接腳、晶片選擇接腳、可配置保持或輸入/輸出接腳、可配置寫入保護或輸入/輸出接腳、可配置資料輸出或輸入/輸出接腳、以及可配置資料輸入或輸入/輸出接腳。
如申請專利範圍第2項所述之快閃記憶體，其中：所述第一多IO SPI更包括配置為雙SPI；所述第二多IO SPI更包括配置為雙SPI；以及所述多晶片封裝的所述多個接腳更包括配置為雙串列配置以提供對所述NOR快閃記憶體陣列與所述NAND快閃記憶體陣列的存取。