TW202324420A - 記憶體裝置、記憶體系統及其讀取操作方法 - Google Patents

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Abstract

在確定對多個記憶胞中的一個記憶胞的第一讀取操作已經失敗之後，開始對記憶胞的第二讀取操作。在第二讀取操作中，第二通過電壓被施加到第一未選定字元線，並且第一通過電壓被施加到第二未選定字元線。第一未選定字元線包括鄰近於選定字元線的一個或多個字元線，並且第二未選定字元線包括剩餘的未選定字元線。選定字元線對應於要被讀取的記憶胞。第一通過電壓包括在第一讀取操作中被施加到第一未選定字元線的電壓。第二通過電壓高於第一通過電壓。

Description

記憶體裝置、記憶體系統及其讀取操作方法
本發明涉及記憶體裝置、記憶體系統及其讀取操作方法。
隨著技術進步，高密度記憶胞已經被結合到半導體記憶體裝置中，以減小總裝置尺寸以及提高資料儲存能力。然而，整合密度的提高也可能導致記憶胞之間電耦合的增加，並且由於電耦合，在讀取選定記憶胞時，可能容易產生失敗。該問題被稱為“讀取干擾”。
在本發明的一個方面中，提供了記憶體裝置，該記憶體裝置可以包括多個記憶胞以及耦接到所述多個記憶胞的外圍電路。外圍電路可以被配置為：在確定對多個記憶胞中的一個記憶胞的第一讀取操作已經失敗之後，開始對記憶胞的第二讀取操作。在第二讀取操作中，外圍電路可以被配置為：向第一未選定字元線施加第二通過電壓，以及向第二未選定字元線施加第一通過電壓。第一未選定字元線可以包括鄰近於選定字元線的一個或多個字元線，並且第二未選定字元線可以包括剩餘的未選定字元線。選定字元線可以對應於要被讀取的記憶胞。第一通過電壓可以包括在第一讀取操作中被施加到第一未選定字元線的電壓。第二通過電壓可以高於第一通過電壓。
在一些實施方式中，在第一讀取操作中，外圍電路可以被配置為向第一未選定字元線和第二未選定字元線施加第一通過電壓。
在一些實施方式中，外圍電路還可以被配置為：在第二讀取操作中，向選定字元線施加第二讀取電壓。第二讀取電壓可以不同於在第一讀取操作中被施加到選定字元線的第一讀取電壓。
在一些實施方式中，外圍電路還可以被配置為：在確定第二讀取操作已經失敗之後，開始對記憶胞的第三讀取操作。在第三讀取操作中，外圍電路可以被配置為：向第一未選定字元線施加第三通過電壓，以及向第二未選定字元線施加第一通過電壓。第三通過電壓可以高於第二通過電壓。
在一些實施方式中，外圍電路還可以被配置為：在確定第N讀取操作已經失敗之後，開始對記憶胞的第N+1讀取操作。 N可以是正整數且大於2。在第N+1讀取操作中，外圍電路可以被配置為：向第一未選定字元線施加第N+1通過電壓，以及向第二未選定字元線施加第一通過電壓。在第N讀取操作中，第N通過電壓被施加到第一未選定字元線。第N+1通過電壓可以高於第N通過電壓、第一通過電壓和第二通過電壓中的每個。
在一些實施方式中，外圍電路還可以被配置為：在確定第二讀取操作已經失敗之後，開始對記憶胞的第三讀取操作。在第三讀取操作中，外圍電路可以被配置為向選定字元線施加第三讀取電壓。第三讀取電壓可以不同於第一讀取電壓和第二讀取電壓中的每個。
在一些實施方式中，外圍電路還可以被配置為：在確定第二讀取操作已經失敗之後，開始對記憶胞的第三讀取操作。在第三讀取操作中，外圍電路可以被配置為：向第一未選定字元線施加第二通過電壓，向第二未選定字元線施加第一通過電壓，向選定字元線施加第三讀取電壓。第三讀取電壓可以不同於第一讀取電壓和第二讀取電壓中的每個。
在一些實施方式中，外圍電路還可以被配置為：響應於第一讀取操作的錯誤位元數目大於或等於閾值數量（threshold number），確定第一讀取操作已經失敗。
在一些實施方式中，選定字元線可以包括選定字元線WL n，以及第一未選定字元線可以包括鄰近於選定字元線WL n的未選定字元線WL n+1和WL n-1。 n可以包括整數。
在一些實施方式中，外圍電路還可以被配置為進行以下各項中的至少一項：查詢第一通過電壓配置表以檢索與被施加的讀取操作的數量（a number of applied read operations）相對應的通過電壓，或查詢第二通過電壓配置表以檢索與被施加的讀取操作的數量相對應的讀取電壓。第一通過電壓配置表可以被配置為儲存多個通過電壓與被施加的讀取操作的數量之間的第一對應關係，並且通過電壓可以被施加到第一未選定字元線。第二通過電壓配置表可以被配置為儲存多個讀取電壓與被施加的讀取操作的數量之間的第二對應關係，並且讀取電壓可以被施加到選定字元線。
在一些實施方式中，外圍電路可以包括控制邏輯單元、電壓產生器、以及字元線驅動器。控制邏輯單元可以被配置為：在確定對記憶胞的第一讀取操作已經失敗之後，產生指令信號。電壓產生器可以被配置為：響應於指令信號，產生第一通過電壓和第二通過電壓。字元線驅動器可以被配置為：向第一未選定字元線施加第二通過電壓，以及向第二未選定字元線施加第一通過電壓。
在一些實施方式中，記憶體裝置可以是三維（3D）NAND記憶體裝置。
在本發明的另一方面中，提供了記憶體系統。記憶體系統可以包括一個或多個記憶體裝置、以及記憶體控制器，該記憶體控制器耦接到一個或多個記憶體裝置並被配置為產生對一個或多個記憶體裝置中的一個記憶體裝置的讀取指令信號。一個或多個記憶體裝置中的每個可以包括多個記憶胞以及耦接到所述多個記憶胞的外圍電路。在從記憶體控制器接收到讀取指令信號之後，相應的記憶體裝置的外圍電路可以被配置為：在確定對多個記憶胞中的一個記憶胞的第一讀取操作已經失敗之後，開始對記憶胞的第二讀取操作。在第二讀取操作中，外圍電路可以被配置為：向第一未選定字元線施加第二通過電壓，以及向第二未選定字元線施加第一通過電壓。第一未選定字元線可以包括鄰近於選定字元線的一個或多個字元線，並且第二未選定字元線可以包括剩餘的未選定字元線。選定字元線可以對應於要被讀取的記憶胞。第一通過電壓可以包括在第一讀取操作中被施加到第一未選定字元線的電壓，並且第二通過電壓可以高於第一通過電壓。
在一些實施方式中，在第一讀取操作中，外圍電路可以被配置為向第一未選定字元線以及向第二未選定字元線施加第一通過電壓。
在一些實施方式中，外圍電路還可以被配置為：在確定第N讀取操作已經失敗之後，開始對記憶胞的第N+1讀取操作。 N可以是正整數且大於0。在第N+1讀取操作中，外圍電路可以被配置為：向第一未選定字元線施加第N+1通過電壓，以及向第二未選定字元線施加第一通過電壓。在第N讀取操作中，第N通過電壓被施加到第一未選定字元線。第N+1通過電壓可以高於第N通過電壓。
在一些實施方式中，外圍電路還可以被配置為：在確定第二讀取操作已經失敗之後，開始對記憶胞的第三讀取操作。在第三讀取操作中，外圍電路可以被配置為向選定字元線施加第三讀取電壓。第三讀取電壓可以不同於第一讀取電壓和第二讀取電壓。第一讀取電壓可以包括在第一讀取操作中被施加到選定字元線的第一通過電壓，並且第二讀取電壓可以包括在第二讀取操作中被施加到選定字元線的第二通過電壓。
在一些實施方式中，外圍電路還可以被配置為：響應於第一讀取操作的錯誤位元數目大於或等於閾值數量，確定第一讀取操作已經失敗。
在一些實施方式中，選定字元線可以包括選定字元線WL n，並且第一未選定字元線可以包括鄰近於選定字元線WL n的未選定字元線WL n+1和WL n-1。 n可以包括整數。
在一些實施方式中，外圍電路還可以被配置為進行以下各項中的至少一項：查詢第一通過電壓配置表以檢索與被施加的讀取操作的數量相對應的通過電壓，或查詢第二通過電壓配置表以檢索與被施加的讀取操作的數量相對應的讀取電壓。第一通過電壓配置表可以被配置為儲存多個通過電壓與被施加的讀取操作的數量之間的第一對應關係，並且通過電壓可以被施加到第一未選定字元線。第二通過電壓配置表可以被配置為儲存多個讀取電壓與被施加的讀取操作的數量之間的第二對應關係，並且讀取電壓可以被施加到選定字元線。
在一些實施方式中，外圍電路可以包括控制邏輯單元、電壓產生器、以及字元線驅動器。控制邏輯單元可以被配置為：在確定對記憶胞的第一讀取操作已經失敗之後，產生指令信號。電壓產生器可以被配置為：響應於指令信號，產生第一通過電壓和第二通過電壓。字元線驅動器可以被配置為：向第一未選定字元線施加第二通過電壓，以及向第二未選定字元線施加第一通過電壓。
在一些實施方式中，記憶體系統還可以包括主機，該主機被配置為：向記憶體控制器發送指令以產生讀取指令信號，並且從記憶體裝置接收讀取資料。
在一些實施方式中，記憶體裝置可以是三維（3D）NAND記憶體裝置。
在本發明的又一方面中，提供了讀取操作方法，用於對可以包括多個記憶胞的記憶體裝置進行讀取操作。讀取操作方法可以包括：在確定對多個記憶胞中的一個記憶胞的第一讀取操作已經失敗之後，開始對記憶胞的第二讀取操作。在第二讀取操作中，第二通過電壓可以被施加到第一未選定字元線，並且第一通過電壓可以被施加到第二未選定字元線。第一未選定字元線可以包括鄰近於選定字元線的一個或多個字元線，並且第二未選定字元線可以包括剩餘的未選定字元線。選定字元線可以對應於要被讀取的記憶胞。第一通過電壓可以包括在第一讀取操作中被施加到第一未選定字元線的電壓，並且第二通過電壓可以高於第一通過電壓。
在一些實施方式中，在第一讀取操作中，第一通過電壓可以被施加到第一未選定字元線和第二未選定字元線。
在一些實施方式中，在第二讀取操作中，第二讀取電壓可以被施加到選定字元線。第二讀取電壓可以不同於在第一讀取操作中被施加到選定字元線的第一讀取電壓。
在一些實施方式中，在確定第二讀取操作已經失敗之後，可以開始對記憶胞的第三讀取操作。在第三讀取操作中，第三通過電壓可以被施加到第一未選定字元線，並且第一通過電壓可以被施加到第二未選定字元線。第三通過電壓可以高於第一通過電壓和第二通過電壓中的每個。
在一些實施方式中，在確定第N讀取操作已經失敗之後，可以開始對記憶胞的第N+1讀取操作。 N可以是正整數且大於2。在第N+1讀取操作中，第N+1通過電壓可以被施加到第一未選定字元線，並且第一通過電壓可以被施加到第二未選定字元線。在第N讀取操作中，第N通過電壓被施加到第一未選定字元線。第N+1通過電壓可以高於第N通過電壓、第一通過電壓和第二通過電壓中的每個。
在一些實施方式中，在確定第二讀取操作已經失敗之後，可以開始對記憶胞的第三讀取操作。在第三讀取操作中，第三讀取電壓可以被施加到選定字元線。第三讀取電壓可以不同於第一讀取電壓和第二讀取電壓中的每個。
在一些實施方式中，在確定第二讀取操作已經失敗之後，可以開始對記憶胞的第三讀取操作。在第三讀取操作中，第二通過電壓可以被施加到第一未選定字元線，第一通過電壓可以被施加到第二未選定字元線，並且第三讀取電壓可以被施加到選定字元線。第三讀取電壓可以不同於第一讀取電壓和第二讀取電壓中的每個。
在一些實施方式中，響應於第一讀取操作的錯誤位元數目大於或等於閾值數量，可以確定第一讀取操作已經失敗。
在一些實施方式中，選定字元線可以包括選定字元線WL n，並且第一未選定字元線可以包括鄰近於選定字元線WL n的未選定字元線WL n+1和WL n-1。 n可以包括整數。
在一些實施方式中，外圍電路還可以被配置為進行以下各項中的至少一項：查詢第一通過電壓配置表以檢索與被施加的讀取操作的數量相對應的通過電壓，或查詢第二通過電壓配置表以檢索與被施加的讀取操作的數量相對應的讀取電壓。第一通過電壓配置表可以被配置為儲存多個通過電壓與被施加的讀取操作的數量之間的第一對應關係，並且通過電壓可以被施加到第一未選定字元線。第二通過電壓配置表可以被配置為儲存多個讀取電壓與被施加的讀取操作的數量之間的第二對應關係，並且讀取電壓可以被施加到選定字元線。
在一些實施方式中，在確定第一讀取操作已經失敗之後，可以產生指令信號。響應於指令信號，可以產生第一通過電壓和第二通過電壓。第二通過電壓可以被施加到第一未選定字元線，並且第一通過電壓可以被施加到第二未選定字元線。
在一些實施方式中，記憶體裝置可以是三維（3D）NAND記憶體裝置。
儘管討論了具體的配置和佈置，但是應該理解的是，這僅僅是為了說明的目的而進行的。因此，在不脫離本發明的範圍的情況下，可以使用其它配置和佈置。而且，本發明可以用在各種其它應用中。本發明中所描述的功能和結構特徵可以相互之間以及以附圖中未明確示出的方式組合、調整及改進，使得這些組合、調整和改進在本發明的範圍之內。
通常，可以至少部分地從上下文中的用法理解術語。例如，至少部分地取決於上下文，如本文所使用的術語“一個或多個”可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分地取決於上下文，諸如“一（a）”、“一個（an）”或“該（the）”之類的術語同樣可以被理解為傳達單數用法或者傳達複數用法。另外，術語“基於”可以被理解為不一定旨在傳達排他性的因素集合，而是可以允許存在不一定明確地描述的額外因素，這同樣至少部分地取決於上下文。此外，術語“耦接”、“耦接到”或“耦接在……之間”可以被理解為並不一定旨在“物理地連接或附接”，即，直接附接，還可以被解釋為通過中間部件的間接連接。
此外，術語“垂直”和“水平”僅可用於便於描述。這些方向可以是相對於預定義的座標系統或特定的方向（例如，圖紙的佈局）的。可以理解的是，這些方向不是絕對的，並且僅被提供用於參考。
消耗較少功率、具有輕重量並產生可靠性能的非揮發性記憶體產品（例如三維（3D）NAND記憶體裝置）在相關領域中得到廣泛使用。然而，隨著記憶胞的尺寸持續減小，“讀取干擾”的問題變得更加明顯並且是降低記憶體裝置可靠性的因素。如所注意到的，對一列記憶胞的讀取操作可以影響同一記憶區塊的不同列中的未讀取記憶胞的閾值電壓。結果，此種干擾可以使這些未讀取記憶胞的閾值電壓漂移，並且最終致使這些附近的記憶胞的數值改變到不同的邏輯狀態，導致讀取錯誤。
圖1部分地示出了NAND記憶體裝置的示意圖。為了便於描述，圖1僅示出了NAND記憶體裝置的一部分。如圖1中所示，記憶胞陣列100可以包括串選擇線SSL、多個字元線WL（例如WL n、WL n+1、WL n+2、WL n+3、WL n-1、WL n-2、WL n-3等）、以及接地選擇線GSL，其中，多個字元線可以包括頂部虛設字元線TDWL、底部虛設字元線BDWL、以及包括選定字元線和未選定字元線的主字元線。為便於描述，這些字元線相對於選定字元線進行編號。儘管未示出，在一些實例中，NAND記憶體裝置還可以包括主字元線之間的一個或多個中間虛設字元線（例如，堆疊間插塞（inter-deck plug, IDP）虛設字元線）。在圖1中未示出的其它實施方式中，多個字元線可以包括多個頂部虛設字元線TDWL、多個底部虛設字元線BDWL、主字元線、以及主字元線之間的多個中間虛設字元線。還可以理解的是記憶胞陣列100還可以包括圖1中未示出的、被配置為將至少一部分記憶胞電耦合起來的其它電線（例如，源極線）。
圖2示出了示意圖，該示意圖示出在基於圖1中的NAND記憶體裝置的讀取操作中的例示性電壓方案。如圖2中所示，在讀取操作中，第一通過電壓V 1可以被施加到串選擇線SSL和接地選擇線GSL。第二通過電壓V 2可以被施加到虛設字元線DWL，並且第三通過電壓V 3可以被施加到未選定字元線。為了進行讀取操作，讀取電壓V read可以被施加到與要讀取的記憶胞相對應的選定字元線。第一通過電壓、第二通過電壓和第三通過電壓中的每個可以是記憶胞陣列100中的記憶胞的開啟電壓（高於閾值電壓；或稱為“通過電壓V pass”）。在一些實例中，這些電壓可以是完全相同的，即，V 1=V 2=V 3=V pass。此外，被施加到字元線的通過電壓Vpass可以高於相同字元線中的記憶胞的最大閾值電壓，而讀取電壓V read可以低於通過電壓V pass。
圖3示出了示意圖，該示意圖示出在讀取操作期間與通道孔（CH）相對應的通道電位。如圖3中所示，通過將通過電壓（或稱為“開啟電壓”）施加到未選定字元線以及將讀取電壓施加到選定字元線，與選定字元線相對應的通道區中的通道電位被適當地反轉。然而，由於讀取電壓V read低於通過電壓V pass，與鄰近於選定字元線WL n的兩個單元間區域（例如，區域A和區域B）相對應的通道電位小於圖3中實線曲線所描繪的與其它單元間區域（例如，區域C和區域D）相對應的通道電位，其中，WL n中的n是指數並且包括整數（例如-2、-1、0、1和2）。因此，由於鄰近於選定字元線的單元間區域中（例如，在區域A和區域B中）更低的通道電位，讀取操作中可能產生更多的讀取干擾。
鑑於讀取干擾問題，本發明提供了將在讀取操作期間被應用於記憶體裝置或記憶體系統的各種讀取操作方案。因此，與鄰近於選定字元線的兩個單元間區域相對應的低通道電位能夠被增強，閾值電壓漂移能夠被降低，並且讀取錯誤率能夠被改善。
圖4示出了根據本發明的一些實施方式的具有儲存系統401的例示性記憶體系統400的方塊圖。記憶體系統400可以是行動電話、桌面式電腦、膝上型電腦、平板電腦、車載電腦、遊戲控制器、印表機、定位裝置、可穿戴電子裝置、智能感測器、虛擬實境（VR）裝置、增強實境（AR）裝置、或其中具有儲存設備（storage）的任何其它合適的電子裝置。如圖4中所示，記憶體系統400可以包括主機402、以及具有一個或多個記憶體裝置404和記憶體控制器406的儲存系統401。主機402可以是電子裝置的處理器（例如，中央處理器（CPU））、或系統單晶片（SoC）（例如，應用處理器（AP））。在一些實施方式中，主機402可以被配置為向記憶體裝置404發送資料或從記憶體裝置404接收資料。在一些實施方式中，主機402可以是用戶邏輯單元或用戶界面，使得用戶可以向主機提供指令以及向記憶體裝置或記憶體陣列發送指令。
記憶體裝置404可以是本發明中所公開的任何記憶體裝置。如下文中詳細公開的，根據一些實施方式，記憶體裝置404（例如，NAND快閃記憶體體裝置、或動態隨機存取記憶體（DRAM）、相變隨機存取記憶體（PCRAM））可以包括時脈輸入、指令匯流排、資料匯流排、控制邏輯單元、地址暫存器、列解碼器/字元線驅動器、具有記憶胞的記憶胞陣列、電壓產生器、頁緩衝器/感測放大器、行解碼器/位元線驅動器、資料輸入/輸出（I/O）。
根據一些實施方式，記憶體控制器406可以耦接到記憶體裝置404和主機402，並且可以被配置為控制記憶體裝置404。記憶體控制器406可以管理被儲存在記憶體裝置404中的資料，以及與主機402通信。在一些實施方式中，記憶體控制器406可以被設計成用於在低工作週期環境下工作，例如，安全數位（SD）卡、緊緻快閃記憶體（CF）卡、通用序列匯流排（USB）快閃記憶體驅動器或者在諸如個人電腦、數位相機、行動電話等的電子裝置中使用的其他媒體。在一些實施方式中，記憶體控制器406可以被設計成用於在高工作週期環境下工作，例如，固態硬碟（SSD）或嵌入式多媒體卡（eMMC），其被用作諸如智能電話、平板電腦、膝上型電腦等的移動裝置的資料儲存設備以及企業記憶體陣列。記憶體控制器406可以被配置為控制記憶體裝置404的操作（例如，讀取操作、抹除操作和寫入操作）。記憶體控制器406還可以被配置為管理與被儲存在或將要被儲存在記憶體裝置404中的資料有關的各種功能，包括但不限於壞記憶區塊管理、垃圾收集、邏輯到物理地址轉換、損耗均衡等。在一些實施方式中，記憶體控制器406還可以被配置為處理與從記憶體裝置404讀取的或寫入到記憶體裝置404的資料有關的修正錯誤代碼（ECC）。記憶體控制器406還可以進行任何其它合適的功能，例如，格式化記憶體裝置404。記憶體控制器406可以根據特定的通信協議與外部裝置（例如，主機402）通信。例如，記憶體控制器406可以通過各種界面協議（例如，USB協議、MMC協議、外部連結標準（PCI）協議、高速PCI（PCI E）協議、高級技術附件（ATA）協議、串列ATA協議、並列ATA協議、小型電腦小型界面（SCSI）協議、增強型小型磁盤界面（ESDI）協議、整合開發環境（IDE）協議、火線協議等）中的至少一種與外部裝置通信。此外，根據本發明的一些實施方式，記憶體控制器406還可以被配置為從主機402接收指令，向主機402發送資料以及執行多個功能。
記憶體控制器406和一個或多個記憶體裝置404可以被整合到各種類型的儲存設備中，例如被包括在同一封裝（例如，通用閃速儲存設備（UFS）封裝或eMMC封裝）中。也就是說，記憶體系統400可以被實現及封裝到不同類型的終端電子產品中。在如圖5A中所示的一個例示中，記憶體控制器406和單個的記憶體裝置404可以被整合到儲存卡500中。儲存卡500可以包括PC卡（個人電腦記憶體卡國際協會，PCMCIA）、CF卡、智慧（SM）卡、儲存棒、多媒體卡（MMC、RS MMC、MMCmicro）、SD卡（SD、miniSD、microSD、SDHC）、UFS等。儲存卡500還可以包括將儲存卡500與主機（例如，圖4中的主機402）耦接起來的儲存卡連接器502。在圖5B中所示的另一例示中，記憶體控制器406和多個記憶體裝置404可以被整合到SSD 501中。 SSD 501還可以包括將SSD 501與主機（例如，圖4中的主機402）耦接起來的SSD連接器503。在一些實施方式中，SSD 501的儲存容量和/或運行速度可以大於儲存卡500的儲存容量和/或運行速度。
圖6示出了根據本發明的一些實施方式的包括外圍電路601和記憶胞陣列602的例示性記憶體裝置600的示意圖。記憶體裝置600可以包括三維（3D）NAND記憶體裝置，並且記憶胞陣列602可以包括3D NAND記憶胞陣列。記憶胞陣列602可以包括一個或多個記憶區塊603，例如，記憶區塊0、記憶區塊1、記憶區塊2、記憶區塊3、……，等等。如圖6中所示，每個記憶區塊可以包括多個字元線WL、位元線BL、以及形成在字元線WL與位元線BL之間的記憶胞604。如圖6中所示，在一些實例中，字元線WL可以包括一個或多個主字元線WL、一個或多個頂部虛設字元線TDWL、以及一個或多個底部虛設字元線BDWL。在其它實例中，字元線WL還可以包括主字元線之間的一個或多個中間虛設字元線。在一些實施方式中，記憶胞陣列602可以包括三維（3D）NAND記憶胞陣列。
在一些實施方式中，記憶胞陣列602可以包括3D NAND記憶胞陣列。 3D NAND記憶胞陣列可以包括半導體基底、可以包括半導體基底之上的交錯的閘極層和電介質層的記憶體堆疊體、以及多個通道孔（CH），每個通道孔垂直延伸穿過記憶體堆疊體。可以沿著通道孔的側壁形成儲存膜。儲存膜可以包括阻隔層、穿隧層、儲存層、阻擋層等。每個記憶胞604可以被形成在儲存膜與每個閘極層之間的交叉處中。
如圖6中所示，在一些實施方式中，一個記憶區塊603中的記憶胞陣列602可以以儲存串606（例如NAND儲存串）的陣列的形式被提供。在一些實施方式中，儲存串606中的每個可以在基底（未示出）之上垂直延伸，而且每個儲存串可以包括被串聯電耦合且垂直堆疊的多個記憶胞604。每個記憶胞604可以保持連續的類比值，例如電線電壓或電子電荷，這取決於被捕獲到記憶胞604的區域中的電子的數量。每個記憶胞604可以是具有浮動閘極電晶體的浮置型記憶胞或具有電荷捕獲電晶體的電荷捕獲型記憶胞。
在一些實施方式中，每個記憶胞604可以是具有兩個可能的儲存狀態並且因此能夠儲存一位元資料的單層單元（SLC）。例如，第一儲存狀態“0”可以對應於第一通過電壓範圍，並且第二儲存狀態“1”可以對應於第二通過電壓範圍。在一些實施方式中，每個記憶胞604可以是能夠在多於四個儲存狀態下儲存多於單個位元資料的多層單元（MLC）。例如，MLC可以每單元儲存兩個位元，每單元儲存三個位元（也稱為三層單元，TLC），或每單元儲存四個位元（也稱為四層單元，QLC）。每個MLC可以被程式化以實現一系列可能的標稱儲存值。在一個例示中，如果每個MLC儲存兩個位元的資料，則MLC可以被程式化以通過將三個可能的標稱儲存值中的一個寫入到記憶胞來從抹除狀態實現三個可能的程式化級中的一個。第四標稱儲存值可用於抹除狀態。
如圖6中所示，每個儲存串606可以包括源極端處的源極選擇閘極（SSG）電晶體608以及漏極端處的漏極選擇閘極（DSG）電晶體610。 SSG電晶體608和DSG電晶體610可以被配置為在讀取操作和程式化操作期間激活選定儲存串606（記憶體陣列的列）。在一些實施方式中，同一記憶區塊603中的每個儲存串606的源極可以通過一個源極線SL（即，共通SL）被耦接。換言之，一個記憶區塊中的所有儲存串606可以共同地擁有陣列共通源極（ACS）。
如圖6中所示，SSG電晶體608可以通過接地選擇線GSL被耦接。根據一些實施方式，每個儲存串606的DSG電晶體610可以在一個端子處耦接到相應的位元線BL，資料可以經由輸出匯流排從該位元線BL中被讀取或程式化。在一些實施方式中，通過選擇電壓（即，通過電壓；例如，高於DSG電晶體610的閾值電壓）或通過將取消選擇電壓（例如，0 V）經一個或多個串選擇線SSL施加到相應的DSG電晶體610和/或通過將選擇電壓（即，通過電壓；例如，高於SSG電晶體608的閾值電壓）或取消選擇電壓（例如，0 V）經一個或多個接地選擇線GSL施加到相應的SSG電晶體608來被取消選擇，儲存串606可以被選擇或取消選擇。
如所述，記憶胞604可以被組織成多個記憶區塊603。記憶區塊603中的每個可以具有共通源極線SL。在一些實施方式中，每個記憶區塊603可以是用於抹除操作的基礎資料單元。也就是說，同一記憶區塊603中的所有記憶胞604可以同時被抹除。為了抹除選定記憶區塊中的記憶胞604，耦接到選定記憶區塊的共通源極線可以用抹除電壓（Vers）（例如高正向電壓（例如，20 V或更高））偏置。可以理解的是，在其它實施方式中，可以在半記憶區塊（half-block）基準、四分之一記憶區塊基準、或影響一個記憶區塊中任何合適部分的記憶胞604的基準進行抹除操作。
一個記憶區塊603中的相鄰儲存串606的記憶胞604可以通過字元線WL電耦合，所述字元線WL選擇哪些行的記憶胞604將會被影響（例如，在讀取操作和程式化操作中）。在一些實施方式中，每個字元線WL可以耦接到一個頁612的記憶胞604，該頁612是用於程式化操作和讀取操作的基本資料單元。以位為單位的一個頁612的大小可以與通過一個字元線WL耦接的儲存串606的數量相對應。每個字元線WL可以包括閘極線，該閘極線被配置為將相應的頁612中每個記憶胞604的多個控制閘極（閘電極）耦接起來。
圖7示出了根據本發明的一些實施方式的包括記憶胞陣列702和外圍電路的例示性記憶體裝置700的框圖。圖6中的記憶胞陣列602可以是圖7中的記憶胞陣列702的例示，而圖7示出了圖6中的外圍電路601的一些例示。
返回圖6，外圍電路601可以通過位元線BL、字元線WL、源極線SL、串選擇線SSL和接地選擇線GSL而耦接到記憶胞陣列602。外圍電路601可以包括任何合適的電路，所述電路用於通過經位元線BL向每個目標記憶胞604施加電壓信號和/或電流信號以及經位元線BL、字元線WL、源極線SL、串選擇線SSL和接地選擇線GSL從每個目標記憶胞604感測電壓信號和/或電流信號來促進記憶胞陣列602的操作。外圍電路601可以包括用CMOS技術形成的各種類型的外圍電路。例如，圖7示出了一些例示性外圍電路601，包括頁緩衝器704、行解碼器/位元線驅動器706、列解碼器/字元線驅動器708、電壓產生器710、控制邏輯單元712、高速緩衝器/暫存器714、界面（I/F）716和資料匯流排718。應理解的是，在一些例示中，也可以包括附加電路（例如，感測放大器）。
頁緩衝器704可以被配置為：根據控制邏輯單元712發出的控制信號，緩衝從記憶胞陣列702讀取的資料或被程式化到記憶胞陣列702的資料。在一個例示中，頁緩衝器704可以儲存要被程式化到記憶胞陣列702的一個頁612（在圖6中示出）中的一頁程式化資料（寫入資料）。在另一例示中，頁緩衝器704還可以進行程式化驗證操作，以確保資料已經被適當地程式化到耦接到選定字元線的記憶胞604中。
列解碼器/字元線驅動器708可以被配置為由控制邏輯單元712控制，以選擇記憶胞陣列702的記憶區塊603以及選定記憶區塊603的字元線WL。列解碼器/字元線驅動器708還可以被配置為驅動記憶胞陣列702。例如，列解碼器/字元線驅動器708可以使用從電壓產生器710產生的電壓來驅動耦接到選定字元線的記憶胞604。
行解碼器/位元線驅動器706可以由控制邏輯單元712控制，以通過施加從電壓產生器710產生的位元線電壓來選擇一個或多個儲存串606（在圖6中示出）。例如，行解碼器/位元線驅動器706可以施加列信號以從頁緩衝器704中選擇要在讀取操作中輸出的N位元資料的集合。
控制邏輯單元712可以耦接到每個外圍電路601並且被配置為控制外圍電路601的操作。高速緩衝器/暫存器714可以耦接到控制邏輯單元712並且可以包括用於儲存狀態訊息、指令操作碼（OP碼）和指令地址的狀態暫存器、指令暫存器和地址暫存器，以用於控制每個外圍電路601的操作。
界面716可以耦接到控制邏輯單元712並且被配置為使記憶胞陣列702與記憶體控制器（在圖4中示出）界面連接。在一些實施方式中，界面716可以充當控制緩衝器，以將從記憶體控制器和/或主機（在圖4中示出）接收的控制指令緩衝並中繼到控制邏輯單元712以及將從控制邏輯單元712接收到的狀態訊息緩衝並中繼到記憶體控制器和/或主機。界面716還可以經由資料匯流排718耦接到頁緩衝器704和行解碼器/位元線驅動器706，並且充當I/O界面和資料緩衝器，以將從記憶體控制器和/或主機接收到的程式化資料緩衝並中繼到頁緩衝器704以及將來自頁緩衝器704的讀取資料緩衝並中繼到記憶體控制器和/或主機。在一些實施方式中，界面716和資料匯流排718可以是外圍電路601的I/O電路的部分。
電壓產生器710可以由控制邏輯單元712控制，以產生字元線電壓（例如，讀取電壓、程式化電壓、通過電壓、局部電壓和驗證電壓）、位元線電壓和其它電壓以供應給記憶胞陣列702。在一些實施方式中，電壓產生器710可以是在不同外圍電路601的不同電位處提供電壓的電壓源的部分（如下文詳細地描述的）。與本發明的範圍一致，在一些實施方式中，例如，由電壓產生器710提供給列解碼器/字元線驅動器708、行解碼器/位元線驅動器706以及頁緩衝器704的電壓高於能夠足以進行儲存操作的某些電位。例如，提供給頁緩衝器704中的頁緩衝器電路和/或控制邏輯單元712中的邏輯電路的電壓可以是，例如，在1.3 V與5 V之間，諸如，3.3 V，並且提供給列解碼器/字元線驅動器708和/或行解碼器/位元線驅動器706中的驅動電路的電壓可以是，例如，在5 V與30 V之間。
如上文參照圖3所述，由於讀取電壓V read低於通過電壓V pass，與鄰近於選定字元線的兩個單元間區域（例如，區域A和區域B）相對應的通道電位小於與其它單元間區域（例如，區域C和區域D）相對應的通道電位。為了解決這些和其它問題，本發明提供了創造性的電壓方案，其中，在讀取操作期間，提出了各種操作策略。在一些實施方式中，更高的通過電壓可以施加到鄰近於選定字元線的未選定字元線。
圖8示出了示意圖，該示意圖示出根據本發明的一些實施方式的讀取操作中的另一例示性電壓方案。記憶體裝置可以包括圖6中的記憶體裝置600、圖7中的記憶體裝置700、或任何合適的記憶體裝置，例如，3D NAND記憶體裝置。如圖8中所示，與圖2提供的電壓方案不同，通過第四通過電壓V 4可以被施加到鄰近於選定字元線（例如，WL n）的未選定字元線（例如，WL n+1和WL n 1）。在一些實施方式中，第四通過電壓V 4可以高於被施加到其它未選定字元線的第三通過電壓V 3。也就是說，V 4＞V 3。可以理解的是，圖8僅僅提供了示意性例示，其中，為了便於描述，對於第四通過電壓V 4，僅考慮鄰近於選定字元線的兩個未選定字元線。在其它例示中，提供的電壓方案中更高的通過第四通過電壓V 4可以被施加到鄰近於選定字元線的更多的未選定字元線，例如，四個未選定字元線，包括W n-2、W n-1、W n+1和W n+2。
圖9示出了根據本發明的一些實施方式的例示性讀取操作方法900的流程圖。如圖9中所示，當準備在步驟902處進行對記憶胞的讀取操作時，讀取電壓Vread可以被施加到與記憶胞相對應的選定字元線WL n。讀取操作方法900還可以進行到步驟904。在步驟904處，通過第四通過電壓V 4可以被施加到鄰近於選定字元線的未選定字元線（例如，WL n+1和WL n 1），而通過第三通過電壓V 3可以被施加到其它未選定字元線。應用到記憶體裝置的其它參數可以保持不變。在步驟906處，響應於成功的讀取操作，對對應於選定字元線的記憶胞的讀取操作可以在步驟910處結束。相反，響應於不成功的讀取操作，可以觸發讀取重試，並且可以在步驟908處開始第二讀取操作。
如上所述，在一些例示中，通過第四通過電壓V 4可以高於通過第三通過電壓V 3，即，V 4＞V 3。也就是說，可以按照圖8中提供的電壓方案進行圖9中的讀取操作方法900。然而，本發明並不局限於此。也就是說，與本發明的範圍一致，在讀取操作方法900中，相同的通過電壓可以被施加到鄰近於或不鄰近於選定字元線的所有未選定字元線。即，V 4=V 3。同時，在本發明中，術語“成功”和“不成功”可以用於描述基於一個或多個標準，讀取操作結果已經通過或已經失敗。
在第二讀取操作處，讀取電壓V read可以被修改，而通過第四通過電壓V 4（與第一讀取操作中相同的電壓）可以被施加到鄰近於選定字元線的未選定字元線（例如，WL n+1和WL n 1），並且通過第三通過電壓V 3（與第一讀取操作中相同的電壓）可以被施加到其它未選定字元線。術語“被修改”可以指“被增大”或“被減小”。也就是說，在第二讀取操作中，取決於實際要求，讀取電壓V read可以被增大或被減小。
在一些實施方式中，如果第二讀取操作也已經失敗，則可以進行對記憶胞的第三讀取操作。在第三讀取操作處，讀取電壓V read可以被進一步修改，而通過第四通過電壓V 4（與第二讀取操作中相同的電壓）可以被施加到鄰近於選定字元線的未選定字元線（例如，WL n+1和WL n 1），並且通過第三通過電壓V 3（與第二讀取操作中相同的電壓）可以被施加到其它未選定字元線。在第三讀取操作結束時，可以確定讀取結果。
在一些實施方式中，當第三讀取操作仍然已經失敗時，可以重複上述讀取過程，直到讀取操作通過或被施加到選定字元線的讀取電壓V read已經被修改並達到預設值。該預設值可以根據實際應用來確定。
應指出，在第一讀取操作中，讀取窗口一般較寬，並且因此，對讀取干擾的容差可能相對較大。也就是說，即使在更低的通過電壓被施加到鄰近於選定字元線的未選定字元線並且導致讀取干擾時，由於更寬的讀取窗口，因此造成的錯誤位元數目可能不明顯。結果，在該讀取操作處，對讀取結果無明顯的影響。
相比之下，在第二讀取操作中或採用更多讀取操作時，讀取窗口可以變得更窄。通過增大被施加到未選定字元線（例如，W n+1和W n 1）的通過電壓，與鄰近於選定字元線的單元間區域相對應的通道電位可以被增強（如圖3中虛線所描繪），從而減少讀取干擾。因此，其可以極大地幫助降低讀取結果中的錯誤位元數目。
在一些實施方式中，在第一讀取操作中，被施加到鄰近於選定字元線的未選定字元線的通過第四通過電壓V 4可以高於被施加到不鄰近於選定字元線的未選定字元線的第三通過電壓V 3。這可以導致，在選定字元線上的讀取操作的多次重複之後，最低狀態的閾值電壓可以漂移至更高的電位，如圖10中所示。在圖10中，實線可以表示漂移之前最低狀態的閾值電壓，並且虛線可以表示漂移之後的最低狀態的閾值電壓。由於閾值電壓漂移，不斷升高的電位的讀取干擾可以影響鄰近於選定字元線的未選定字元線，導致錯誤位元資料。
還應指出，當少量的錯誤位元資料出現在記憶體裝置中時，記憶體裝置的修正錯誤代碼（ECC）機制可能仍然能夠校正錯誤位元資料。然而，當失敗位元數目（FBC）超過ECC機制的能力時，讀取操作可能會失敗。
鑑於以上觀察，本發明提供了另一讀取操作方案。在一些實施方式中，在讀取重試操作期間，施加到選定字元線的讀取電壓可以被修改，並且在第一讀取操作中，被施加到所有未選定字元線的通過電壓可以保持相同。在以下一個或多個讀取重試中，被施加到鄰近於選定字元線的未選定字元線的通過電壓可以被增大。結果，與鄰近於選定字元線的單元間區域相對應的通道電位可以仍然被增強。
圖11示出了根據本發明的一些實施方式的另一例示性讀取操作方法1100的流程圖。讀取操作方法1100可以進行到步驟1102。在步驟1102處，在從記憶體控制器406接收到讀取指令信號之後，可以開始對記憶胞的第一讀取操作。在步驟1104處，第一讀取電壓V read1可以被施加到選定字元線，並且相同的通過電壓（第一通過電壓）可以被施加到第一未選定字元線組和第二未選定字元線組兩者。圖11中這裡被施加的第一讀取電壓V read1可以與圖9中被施加的電壓V read相同或不同。
在進行讀取操作的過程中，與包括串選擇線SSL、接地選擇線GSL和虛設字元線的特定字元線相對應的特定記憶胞不被配置用於儲存資料。因此，可以理解的是，術語“未選定字元線”不包括這些特定字元線。這些未選定字元線可以被分成兩組，即，第一未選定字元線和第二未選定字元線。術語“第一未選定字元線”可以用於指示鄰近於選定字元線的一個或多個未選定字元線。 “第二未選定字元線”可用於描述通過排除第一未選定字元線和那些特定字元線後的剩餘或其它未選定字元線。
例如，術語“第一未選定字元線”可以指鄰近於選定字元線的兩個未選定字元線WL n+1和WL n 1。在另一例示中，術語“第一未選定字元線”可以指緊鄰選定字元線的兩個未選定字元線WL n+1和WL n 1以及不緊鄰但接近選定字元線的其它兩個未選定字元線WL n+2和WL n 2。換言之，本文中所用的術語“鄰近於”不僅可以描述緊鄰選定字元線的一個或多個未選定字元線，還可能描述接近選定字元線的那些未選定字元線。這意味著，在又一例示中，術語“第一未選定字元線”可能指鄰近於選定字元線的六個未選定字元線WL n+3、WL n+2、WL n+1、WL n 1、WL n 2和WL n 3。可以理解的是，鄰近於選定字元線的第一未選定字元線的所選數量可以取決於與鄰近於選定字元線的（多個）單元間區域相對應的通道電位。另一方面，術語“第二未選定字元線”可以用於指示其它未選定字元線。為了降低圖10中所示的閾值電壓漂移，在第一讀取操作中，相同的通過電壓可以被施加到鄰近於選定字元線的未選定字元線以及其它未選定字元線。
在步驟1106處，基於第一讀取操作的第一讀取結果，可以確定對記憶胞的第一讀取操作是否成功。在一些實施方式中，第一讀取結果的錯誤位元數目可以與由記憶體錯誤檢測和校正演算法定義的最大值相比較。在一個例示中，響應於第一讀取結果的錯誤位元數目小於最大值，可以確定第一讀取操作在步驟1106處是成功的。在步驟1112處，當第一讀取操作成功時，讀取操作方法1100可以結束對對應於選定字元線的記憶胞的讀取操作。在一些實例中，記憶體控制器406還可以指示進行對另一記憶胞的讀取操作。
相反，響應於第一讀取結果的錯誤位元數目大於或等於記憶體錯誤檢測和校正演算法的最大值，可以確定第一讀取操作不成功或已經失敗。響應於不成功的讀取操作，可以觸發通過進行第二讀取操作的讀取重試。在步驟1108處，在第二讀取操作中，第二讀取電壓V read2可以被施加到選定字元線。在一些實施方式中，第二讀取操作中的第二讀取電壓V read2可以與第一讀取操作中的第一讀取電壓V read1不同。也就是說，取決於實際要求，第二讀取電壓V read2可以高於或低於第一讀取電壓V read1。
如所述，可以理解的是，當有少量的錯誤位元資料出現時，記憶體裝置的修正錯誤代碼（ECC）機制可能仍然能夠校正失敗位元資料。然而，當失敗位元數目（FBC）超過ECC機制的能力時，對記憶胞的讀取操作可以被認為已經失敗。出於這一原因，成功的第一讀取操作或第一讀取操作的通過可以被理解為沒有與第一讀取操作的讀出資料相關聯的錯誤位元資料或相對少量的錯誤位元資料。在後一情況下，記憶體裝置的ECC機制可能能夠校正低級別的錯誤。
在步驟1110處，第二通過電壓可以被施加到第一未選定字元線，而第一通過電壓可以被施加到第二未選定字元線。在一些實施方式中，第二通過電壓可以高於第一通過電壓。即，在步驟1110處，被施加到第一未選定字元線的通過電壓可以被增大，並且與第一讀取操作中相同的通過電壓可以被施加到第二未選定字元線。總的說來，在第二讀取操作中，可以在步驟1108處修改讀取電壓，並且可以在步驟1110處增大被施加到第一未選定字元線的通過電壓。然而，本發明並不局限於此。換言之，在其它實施方式中，在第一讀取操作和第二讀取操作中，相同的通過電壓均可以被施加到所有未選定字元線。
在一些實例中，應用到記憶體裝置的其它參數可以保持相同。第一通過電壓是在第一讀取操作中被施加到第一未選定字元線組和第二未選定字元線組兩者的電壓。如上文所定義，術語“第一未選定字元線”可以指鄰近於選定字元線的一個或多個未選定字元線，並且術語“第二未選定字元線”可以指其它未選定字元線。
根據第二讀取操作的第二讀取結果，還可以確定對記憶胞的第二讀取操作是否成功。同樣，第二讀取結果的錯誤位元數目可以與由記憶體錯誤檢測和校正演算法定義的最大值相比較。在一個例示中，響應於第二讀取結果的錯誤位元數目小於最大值，可以確定第二讀取操作在步驟1106處是成功的。當第二讀取操作成功時，讀取操作方法1100可以結束對對應於選定字元線的記憶胞的讀取操作。相反，響應於第二讀取結果的錯誤位元數目大於或等於記憶體錯誤檢測和校正演算法的最大值，可以確定第二讀取操作不成功或已經失敗。在第二讀取操作失敗之後，可以觸發讀取重試，並且可以進行第三讀取操作。
在一些實施方式中，在第三讀取操作中，通過再次修改被施加到選定字元線的讀取電壓，以及例如增大被施加到鄰近於選定字元線的未選定字元線的通過電壓，與鄰近於選定字元線的單元間區域相對應的通道電位可以被進一步增強。因此，可以減少讀取干擾，從而提高記憶體裝置的可靠性。
在一些實施方式中，讀取操作方法1100中的從步驟1106到步驟1110的循環可以被重複。一般而言，在確定第N讀取操作已經失敗之後，外圍電路可以被配置為開始第N+1讀取操作，其中，N是正整數且大於2。在第N+1讀取操作中，外圍電路還可以被配置為：向第一未選定字元線施加第N+1通過電壓以及向第二未選定字元線施加第一通過電壓。在第N讀取操作中，第N通過電壓被施加到第一未選定字元線。在一些實施方式中，第N+1通過電壓可以高於第N通過電壓、第一通過電壓和第二通過電壓中的每個，但是本發明並不局限於此。
在一些其它實施方式中，在多個讀取重試中，被施加到選定字元線的讀取電壓可以被修改多次，而被施加到鄰近於選定字元線的第一未選定字元線的通過電壓只可以被增大一次。通過該方式，與鄰近於選定字元線的單元間區域相對應的通道電位仍然可以被增強，但是同時，在儲存周期期間被儲存的資料遭受更高通過電壓的頻率可以被降低，因此提高了記憶體裝置的可靠性。
圖12示出了根據本發明的一些實施方式的又一例示性讀取操作方法1200的流程圖。讀取操作方法1200可以首先進行到步驟1202。在步驟1202處，在從記憶體控制器406接收到讀取指令信號之後，可以開始對記憶胞的第一讀取操作。在步驟1204處，第一讀取電壓V read1可以被施加到選定字元線，並且第一通過電壓V pass1可以被施加到第一未選定字元線組和第二未選定字元線組兩者。如上文所述，本文中的術語“第一未選定字元線”可以用於描述鄰近於選定字元線的未選定字元線（例如，WL n+1和WL n 1），而術語“第二未選定字元線”可以用於描述其它未選定字元線。還可以理解的是，雖然圖12中的電壓被編號（例如，“第一”讀取電壓或“第二”通過電壓），但是它們可以不等同於圖11中註釋的那些。
基於第一讀取操作的第一讀取結果，可以確定第一讀取操作是否成功。在一例示中，第一讀取結果的錯誤位元數目可以與由記憶體錯誤檢測和校正演算法定義的最大值相比較。在一例示中，響應於第一讀取結果的錯誤位元數目小於最大值，可以確定第一讀取操作在步驟1206處是成功的。在步驟1218處，當第一讀取操作成功時，讀取操作方法1200可以結束對對應於選定字元線的記憶胞的讀取操作。
相反，響應於第一讀取結果的錯誤位元數目大於或等於記憶體錯誤檢測和校正演算法的最大值，可以確定第一讀取操作不成功或已經失敗。響應於不成功的讀取操作，可以觸發讀取重試，並且可以開始第二讀取操作。在步驟1208處，在第二讀取操作中，第二讀取電壓V read2可以被施加到選定字元線。在一些實施方式中，在第二讀取操作中被施加到選定字元線的第二讀取電壓V read2可以與第一讀取操作中的第一讀取電壓V read1不同。也就是說，取決於實際要求，第二讀取電壓V read2可以高於或低於第一讀取電壓V read1。
同時，被施加到第一未選定字元線的電壓可以被增大，而相同的電壓可以被施加到第二未選定字元線。更具體地說，第二通過電壓可以被施加到第一未選定字元線，並且第一通過電壓可以被施加到第二未選定字元線。在一些實施方式中，第二通過電壓可以高於第一通過電壓，該第一通過電壓是在第一讀取操作中被施加到所有未選定字元線的電壓。類似地，術語“第一未選定字元線”可以指鄰近於選定字元線的一個或多個未選定字元線，並且術語“第二未選定字元線”可以指其它未選定字元線。在本發明中，第一未選定字元線的數量不受限制。一般而言，在讀取操作方法1200的第二讀取操作中，可以在步驟1208處修改讀取電壓，並且可以在步驟1210處增大被施加到第一未選定字元線的通過電壓。
同樣，根據第二讀取操作的第二讀取結果，可以確定第二讀取操作是否成功。在一些實施方式中，第二讀取結果的錯誤位元數目可以與由記憶體錯誤檢測和校正演算法定義的最大值相比較。在一個例示中，響應於第二讀取結果的錯誤位元數目小於最大值，可以確定第二讀取操作在步驟1212處是成功的。在步驟1218處，當第二讀取操作成功時，讀取操作方法1200可以結束對對應於選定字元線的記憶胞的讀取操作。相反，響應於第二讀取結果的錯誤位元數目大於或等於記憶體錯誤檢測和校正演算法的最大值，可以確定第二讀取操作不成功或已經失敗。在第二讀取操作失敗之後，可以觸發讀取重試，並且可以在步驟1214處進行第三讀取操作。
在步驟1214處，在第三讀取操作中，被施加到選定字元線的讀取電壓可以被進一步修改，而被施加到第一未選定字元線的通過電壓可以保持為第二通過電壓（與在第二讀取操作中的相同），並且被施加到第二未選定字元線的通過電壓可以保持為第一通過電壓（與在第二讀取操作中的相同）。讀取操作方法1200可以進一步進行到步驟1216。在步驟1216處，根據第三讀取操作的第三讀取結果，可以確定第三讀取操作是否成功。在一些實施方式中，響應於第三讀取結果的錯誤位元數目小於記憶體錯誤檢測和校正演算法的最大值，可以確定第三讀取操作在步驟1216處是成功的。對記憶胞的讀取操作可以在步驟1218處結束。相反，響應於第三讀取結果的錯誤位元數目大於或等於最大值，可以確定第三讀取操作不成功或已經失敗。在一些實施方式中，在步驟1214處，響應於第二讀取操作之後的讀取操作的失敗，採用修改的讀取電壓的讀取重試可以被施加於選定字元線，而不進一步改變被施加到未選定字元線的通過電壓。也就是說，在一些實施方式的第三讀取操作中，第二通過電壓可以被施加到第一未選定字元線，並且第一通過電壓可以被施加到第二未選定字元線。在成功的讀取結果之後，對記憶胞的讀取操作可以被結束。
可以理解的是，圖12僅僅提供了與本發明的範圍一致的示意性例示。在其它實施方式中，圖12中註釋的M可以是除了2以外的不同的正整數（例如，3）。也就是說，在第三讀取操作（以及第二讀取操作）中，被施加到第一未選定字元線的通過電壓也可以被增大。
鑑於以上內容，在第二讀取操作中，被施加到選定字元線的讀取電壓可以被修改，並且被施加到鄰近於選定字元線的未選定字元線的通過電壓也可以被增大。在以下讀取操作中，僅被施加到選定字元線的讀取電壓可以被修改，但是被施加到鄰近於選定字元線的未選定字元線的通過電壓不可被更改，從而增強了與鄰近於選定字元線的單元間區域相對應的通道電位。同時，在儲存周期期間被儲存的資料遭受更高通過電壓的頻率可以被降低，因此提高了記憶體裝置的可靠性。
在另一方面中，本發明提供了可以包括記憶胞陣列和外圍電路的記憶體裝置。圖6和圖7示出了根據本發明的一些實施方式的一些例示性記憶體裝置。外圍電路可以被配置為：響應於第一讀取操作的失敗，進行第二讀取操作。在一些實施方式中，在進行第二讀取操作期間，外圍電路可以被配置為：向第一未選定字元線施加第二通過電壓，以及向第二未選定字元線施加第一通過電壓。在一些實施方式中，如圖7中所示，外圍電路可以包括控制邏輯單元712、電壓產生器710、以及列解碼器/WL驅動器708。電壓產生器710可以被配置為：產生所需的電壓電位並將其傳送給記憶胞陣列702。在一些實施方式中，第二通過電壓可以高於第一通過電壓。第一通過電壓可以是在第一讀取操作中被施加到第一未選定字元線組和第二未選定字元線組兩者的電壓。
在一些實施方式中，響應於確定第一讀取操作已經失敗，控制邏輯單元712可以產生指令信號。響應於指令信號，電壓產生器710可以產生第一通過電壓和第二通過電壓。響應於指令信號，列解碼器/WL驅動器708可以向第一未選定字元線施加第二通過電壓，以及向第二未選定字元線施加第一通過電壓。
更具體地說，在進行第一讀取操作的過程中，在確定第一讀取操作已經失敗之後，控制邏輯單元712可以產生指令信號。指令信號可以被配置為指示記憶體裝置進行第二讀取操作。在一些實施方式中，在接收到指令信號之後，電壓產生器710可以根據指令信號產生第一通過電壓和第二通過電壓。在接收到指令信號之後，列解碼器/WL驅動器708可以向選定字元線施加與讀取電壓相對應的讀取脈衝，以及向未選定字元線施加第一通過電壓或第二通過電壓。在一些實施方式中，電源電位可以被施加到串選擇線SSL，並且接地電位可以被施加到源極線SL。通過電壓產生器710，第一通過電壓和第二通過電壓可以被產生。此外，通過列解碼器/WL驅動器708，第二通過電壓可以被施加到第一未選定字元線，並且第一通過電壓可以被施加到第二未選定字元線。
在一些實施方式中，外圍電路還可以被配置為：在進行第二讀取操作的過程中，向選定字元線施加第二讀取電壓。第二讀取電壓可以不同於第一讀取電壓。第一讀取電壓是在第一讀取操作中被施加到選定字元線的電壓。
更具體地說，在進行讀取操作的過程中，電壓產生器710可以被配置為產生第一讀取電壓、第二讀取電壓，等等。此外，列解碼器/WL驅動器708可以被配置為施加與第一讀取電壓和第二讀取電壓相對應的讀取脈衝。在一個例示中，在第二讀取操作期間，電壓產生器710可以產生第二讀取電壓，並且通過列解碼器/WL驅動器708，向選定字元線施加第二讀取電壓。類似地，在第一讀取操作期間，電壓產生器710還可以產生第一讀取電壓，並且通過列解碼器/WL驅動器708，向選定字元線施加第一讀取電壓。換言之，電壓產生器710可以產生這些讀取電壓和通過電壓。在一些實施方式中，外圍電路還可以被配置為：儲存多個讀取電壓和多個通過電壓，並且產生被施加的讀取操作的數量與被施加的電壓之間的對應關係。
在一些實施方式中，外圍電路可以包括被配置為儲存第一通過電壓配置表和第二通過電壓配置表的高速緩衝器/暫存器714。第一通過電壓配置表可以被配置為儲存被施加的讀取操作的數量與通過電壓之間的對應關係。第二通過電壓配置表可以被配置為儲存被施加的讀取操作的數量與讀取電壓之間的另一對應關係。在一些實施方式中，外圍電路還可以被配置為：通過查詢第一通過電壓配置表，檢索與被施加的讀取操作的數量相對應的通過電壓，該通過電壓可以被施加到第一未選定字元線。在一些實施方式中，外圍電路還可以被配置為：通過查詢第二通過電壓配置表，檢索與被施加的讀取操作的數量相對應的讀取電壓，該讀取電壓可以被施加到選定字元線。通過查詢第一通過電壓配置表和/或第二通過電壓配置表，確定通過電壓或讀取電壓中的至少一個變得方便且迅速。
可以理解的是，高速緩衝器/暫存器714可以包括記憶體裝置中的被配置為臨時儲存一些操作中涉及的資料和/或操作的結果的小儲存區。在一些實施方式中，高速緩衝器/暫存器714可以被理解為僅僅具有記憶體電路的常用定時邏輯電路。高速緩衝器/暫存器714的記憶體電路可以包括一個或多個閂鎖或正反器。
在一些實施方式中，在確定第二讀取操作已經失敗之後，外圍電路可以進行第三讀取操作。在第三讀取操作的過程期間，第三讀取電壓可以被施加到選定字元線，而第二通過電壓可以被施加到第一未選定字元線，並且第一通過電壓可以被施加到第二未選定字元線。第三讀取電壓可以不同於第一讀取電壓或第二讀取電壓，並且第二通過電壓可以高於第一通過電壓。
在其它實施方式中，在確定第二讀取操作已經失敗之後，外圍電路進行第三讀取操作。在第三讀取操作的過程期間，第三讀取電壓可以被施加到選定字元線，而第三通過電壓可以被施加到第一未選定字元線，並且第一通過電壓可以被施加到第二未選定字元線。第三讀取電壓可以不同於第一讀取電壓或第二讀取電壓，並且第三通過電壓可以高於第一通過電壓。
在一些實施方式中，外圍電路還可以被配置為進行第一讀取操作。在進行第一讀取操作的過程期間，第一讀取電壓可以被施加到選定字元線。第一通過電壓可以被施加到第一未選定字元線和第二未選定字元線。
在一些實施方式中，響應於第一讀取結果的錯誤位元數目大於由記憶體錯誤檢測和校正演算法定義的最大值，外圍電路可以確定第一讀取操作已經失敗。
如圖6中所示，在一些實施方式中，記憶體裝置可以包括，例如，三維（3D）NAND記憶體裝置。
在又一方面中，本發明還提供了記憶體系統。如圖4中所示，記憶體系統可以包括記憶體控制器以及各個實施方式中的任何實施方式中的如上所述的記憶體裝置中的一個或多個記憶體裝置。記憶體控制器可以與所述一個或多個記憶體裝置耦接。在一些實施方式中，記憶體系統可以包括固態裝置（SSD）（如圖5B中所示），但是本發明並不局限於此。
可以容易地針對各種應用修改和/或適配前文對具體的實施方式所做的描述。因此，基於本揭露給出的教導和指導，這樣的適配和修改旨在處於所揭露的實施方式的均等方案的涵義和範圍內。
本發明的廣度和範圍不應當受上述例示性實施方式中的任何一者的限制，而應當僅根據隨後的申請專利範圍及其均等方案來限定。
100:記憶胞陣列 400:記憶體系統 401:儲存系統 402:主機 404:記憶體設備 406:記憶體控制器 500:儲存卡 501:SSD 502:儲存卡連接器 503:SSD連接器 600:記憶體裝置 601:外圍電路 602:記憶胞陣列 603:記憶區塊 604:記憶胞 606:儲存串 608:源極選擇閘極（SSG）電晶體 610:漏極選擇閘極（DSG）電晶體 612:頁 700:記憶體裝置 702:記憶胞陣列 704:頁緩衝器 706:行解碼器/位元線驅動器 708:列解碼器/字元線驅動器 710:電壓產生器 712:控制邏輯 714:高速緩衝器/暫存器 716:界面（I/F） 718:資料匯流排 900、1100、1200:讀取操作方法 902、904、906、908、910、1102、1104、1106、1108、1110、1112、1202、1204、1206、1208、1210、1214、1216、1218:步驟 SSL:串選擇線 TDWL:頂部虛設字元線 WL、WL n、WL n+1、WL n+2、WL n+3、WL n-1、WL n-2、WL n-3:字元線 BDWL:底部虛設字元線 GSL:地選擇線 DWL:虛設字元線 V 1:第一通過電壓 V 2:第二通過電壓 V 3:第三通過電壓 V 4:第四通過電壓 V read:讀取電壓 CH:通道孔 BL:位元線 SL:源極線
併入本文並且形成說明書的一部分的附圖示出了本發明的方面，並且與說明書一起進一步用於解釋本發明的原理並且使得相關領域技術人員能夠實現和使用本發明。
圖1部分地示出了NAND記憶體裝置的示意圖。
圖2示出了示意圖，該示意圖示出基於圖1中的NAND記憶體裝置的讀取操作中的例示性電壓方案。
圖3示出了示意圖，該示意圖示出在讀取操作期間與通道孔（CH）相對應的通道電位。
圖4示出了根據本發明的一些實施方式的具有儲存系統（storage system）的例示性記憶體系統（memory system）的方塊圖。
圖5A示出了根據本發明的一些實施方式的具有記憶體裝置的例示性儲存卡的示意圖。
圖5B示出了根據本發明的一些實施方式的具有多個記憶體裝置的例示性固態硬碟（SSD）的示意圖。
圖6示出了根據本發明的一些實施方式的包括外圍電路和記憶胞陣列的例示性記憶體裝置的示意圖。
圖7示出了根據本發明的一些實施方式的包括記憶胞陣列和外圍電路的例示性記憶體裝置的方塊圖。
圖8示出了示意圖，該示意圖示出根據本發明的一些實施方式的讀取操作中的另一例示性電壓方案。
圖9示出了根據本發明的一些實施方式的例示性讀取操作方法的流程圖。
圖10示出了示意圖，該示意圖示出導致失敗位元數目的最低狀態的閾值電壓分佈的漂移。
圖11示出了根據本發明的一些實施方式的另一例示性讀取操作方法的流程圖。
圖12示出了根據本發明的一些實施方式的又一例示性讀取操作方法的流程圖。
將參照附圖來描述本發明。
900:讀取操作方法
902、904、906、908、910:步驟

Claims (34)

  1. 一種記憶體裝置，包括： 多個記憶胞；以及 一外圍電路，該外圍電路耦接到該些記憶胞並且被配置為： 在確定對該些記憶胞中的一個記憶胞的一第一讀取操作已經失敗之後，開始對該記憶胞的一第二讀取操作；以及 在該第二讀取操作中，向一第一未選定字元線施加一第二通過電壓並且向一第二未選定字元線施加一第一通過電壓，該第一未選定字元線包括鄰近於選定字元線的一個或多個字元線，該第二未選定字元線包括剩餘的未選定字元線，並且該選定字元線對應於要被讀取的該記憶胞， 其中該第一通過電壓包括在該第一讀取操作中被施加到該第一未選定字元線的一電壓，該第二通過電壓高於該第一通過電壓。
  2. 如申請專利範圍第1項所述之記憶體裝置，其中在該第一讀取操作中，該外圍電路被配置為向該第一未選定字元線和該第二未選定字元線施加該第一通過電壓。
  3. 如申請專利範圍第1項所述之記憶體裝置，其中該外圍電路更被配置為： 在該第二讀取操作中，向該選定字元線施加一第二讀取電壓，該第二讀取電壓不同於在該第一讀取操作中被施加到該選定字元線的一第一讀取電壓。
  4. 如申請專利範圍第1項所述之記憶體裝置，其中該外圍電路更被配置為： 在確定該第二讀取操作已經失敗之後，開始對該記憶胞的一第三讀取操作；以及 在該第三讀取操作中，向該第一未選定字元線施加一第三通過電壓並且向該第二未選定字元線施加該第一通過電壓，該第三通過電壓高於該第二通過電壓。
  5. 如申請專利範圍第1項所述之記憶體裝置，其中該外圍電路更被配置為： 在確定一第N讀取操作已經失敗之後，開始對該記憶胞的一第N+1讀取操作，N是正整數且大於2；以及 在該第N+1讀取操作中，向該第一未選定字元線施加一第N+1通過電壓並且向該第二未選定字元線施加該第一通過電壓， 其中： 在該第N讀取操作中，一第N通過電壓被施加到該第一未選定字元線；並且 該第N+1通過電壓高於該第N通過電壓、該第一通過電壓和該第二通過電壓中的每個。
  6. 如申請專利範圍第3項所述之記憶體裝置，其中該外圍電路更被配置為： 在確定該第二讀取操作已經失敗之後，開始對該記憶胞的一第三讀取操作；以及 在該第三讀取操作中，向該選定字元線施加一第三讀取電壓，該第三讀取電壓不同於該第一讀取電壓和該第二讀取電壓中的每個。
  7. 如申請專利範圍第3項所述之記憶體裝置，其中該外圍電路更被配置為： 在確定該第二讀取操作已經失敗之後，開始對該記憶胞的一第三讀取操作；以及 在該第三讀取操作中，向該第一未選定字元線施加該第二通過電壓，向該第二未選定字元線施加該第一通過電壓，並且向該選定字元線施加一第三讀取電壓，該第三讀取電壓不同於該第一讀取電壓和該第二讀取電壓中的每個。
  8. 如申請專利範圍第1項所述之記憶體裝置，其中該外圍電路更被配置為： 響應於該第一讀取操作的錯誤位元數目大於或等於一閾值數量，確定該第一讀取操作已經失敗。
  9. 如申請專利範圍第1項所述之記憶體裝置，其中： 該選定字元線包括一選定字元線WL n；並且 該第一未選定字元線包括鄰近於該選定字元線WL n的未選定字元線WL n+1和WL n-1，n包括整數。
  10. 如申請專利範圍第1項所述之記憶體裝置，其中該外圍電路更被配置為進行以下至少一項： 查詢一第一通過電壓配置表以檢索與一被施加的讀取操作的數量相對應的通過電壓，該第一通過電壓配置表被配置為儲存多個通過電壓與該被施加的讀取操作的數量之間的一第一對應關係，並且該通過電壓被施加到該第一未選定字元線；或者 查詢一第二通過電壓配置表以檢索與該被施加的讀取操作的數量相對應的讀取電壓，該第二通過電壓配置表被配置為儲存多個讀取電壓與該被施加的讀取操作的數量之間的第二對應關係，並且該讀取電壓被施加到該選定字元線。
  11. 如申請專利範圍第1項所述之記憶體裝置，其中： 該外圍電路包括一控制邏輯單元、一電壓產生器、以及一字元線驅動器； 該控制邏輯單元被配置為：在確定對該記憶胞的該第一讀取操作已經失敗之後，產生一指令信號； 該電壓產生器被配置為：響應於該指令信號，產生該第一通過電壓和該第二通過電壓；並且 該字元線驅動器被配置為：向該第一未選定字元線施加該第二通過電壓並且向該第二未選定字元線施加該第一通過電壓。
  12. 如申請專利範圍第1項至第11項中任一項所述之記憶體裝置，其中該記憶體裝置是三維（3D）NAND記憶體裝置。
  13. 一種記憶體系統，包括： 一個或多個記憶體裝置，每個記憶體裝置包括： 多個記憶胞；以及 耦接該些記憶胞的一外圍電路；以及 一記憶體控制器，該記憶體控制器耦接到該一個或多個記憶體裝置並且被配置為產生對該一個或多個記憶體裝置中的一個記憶體裝置的一讀取指令信號， 其中在從該記憶體控制器接收到該讀取指令信號之後，相應的記憶體裝置的該外圍電路被配置為： 在確定對該些記憶胞中的一個記憶胞的一第一讀取操作已經失敗之後，開始對該記憶胞的一第二讀取操作；以及 在該第二讀取操作中，向一第一未選定字元線施加一第二通過電壓並且向一第二未選定字元線施加一第一通過電壓，該第一未選定字元線包括鄰近於選定字元線的一個或多個字元線，該第二未選定字元線包括剩餘的未選定字元線，並且該選定字元線對應於要被讀取的該記憶胞， 其中該第一通過電壓包括在該第一讀取操作中被施加到該第一未選定字元線的電壓，該第二通過電壓高於該第一通過電壓。
  14. 如申請專利範圍第13項所述之記憶體系統，其中在該第一讀取操作中，該外圍電路被配置為向該第一未選定字元線和該第二未選定字元線施加該第一通過電壓。
  15. 如申請專利範圍第13項所述之記憶體系統，其中該外圍電路更被配置為： 在確定一第N讀取操作已經失敗之後，開始對該記憶胞的一第N+1讀取操作，N是正整數且大於0；以及 在該第N+1讀取操作中，向該第一未選定字元線施加一第N+1通過電壓並且向該第二未選定字元線施加該第一通過電壓， 其中： 在該第N讀取操作中，一第N通過電壓被施加到該第一未選定字元線；並且該第N+1通過電壓高於該第N通過電壓。
  16. 如申請專利範圍第13項所述之記憶體系統，其中該外圍電路更被配置為： 在確定該第二讀取操作已經失敗之後，開始對該記憶胞的一第三讀取操作；以及 在該第三讀取操作中，向該選定字元線施加一第三讀取電壓，該第三讀取電壓不同於一第一讀取電壓和一第二讀取電壓，該第一讀取電壓包括在該第一讀取操作中被施加到該選定字元線的一第一通過電壓，並且該第二讀取電壓包括在該第二讀取操作中被施加到該選定字元線的一第二通過電壓。
  17. 如申請專利範圍第13項所述之記憶體系統，其中該外圍電路更被配置為： 響應於該第一讀取操作的一錯誤位元數目大於或等於一閾值數量，確定該第一讀取操作已經失敗。
  18. 如申請專利範圍第13項所述之記憶體系統，其中： 該選定字元線包括一選定字元線WL n；並且 該第一未選定字元線包括鄰近於該選定字元線WL n的未選定字元線WL n+1和WL n-1，n包括整數。
  19. 如申請專利範圍第13項所述之記憶體系統，其中該外圍電路更被配置為進行以下至少一項： 查詢一第一通過電壓配置表以檢索與一被施加的讀取操作的數量相對應的通過電壓，該第一通過電壓配置表被配置為儲存多個通過電壓與該被施加的讀取操作的數量之間的一第一對應關係，並且該通過電壓被施加到該第一未選定字元線；或者 查詢一第二通過電壓配置表以檢索與該被施加的讀取操作的數量相對應的讀取電壓，該第二通過電壓配置表被配置為儲存多個讀取電壓與該被施加的讀取操作的數量之間的第二對應關係，並且該讀取電壓被施加到該選定字元線。
  20. 如申請專利範圍第13項所述之記憶體系統，其中： 該外圍電路包括一控制邏輯單元、一電壓產生器、以及一字元線驅動器； 該控制邏輯單元被配置為：在確定對該記憶胞的該第一讀取操作已經失敗之後，產生一指令信號； 該電壓產生器被配置為：響應於該指令信號，產生該第一通過電壓和該第二通過電壓；並且 該字元線驅動器被配置為：向該第一未選定字元線施加該第二通過電壓並且向該第二未選定字元線施加該第一通過電壓。
  21. 如申請專利範圍第13項所述之記憶體系統，更包括： 主機，該主機被配置為向該記憶體控制器發送指令以產生該讀取指令信號，並且從該記憶體裝置接收讀取資料。
  22. 如申請專利範圍第13項至第20項中任一項所述之記憶體系統，其中該記憶體裝置是三維（3D）NAND記憶體裝置。
  23. 一種讀取操作方法，用於對包括多個記憶胞的一記憶體裝置進行讀取操作，包括： 在確定對該些記憶胞中的一個記憶胞的一第一讀取操作已經失敗之後，開始對該記憶胞的一第二讀取操作；以及 在該第二讀取操作中，向一第一未選定字元線施加一第二通過電壓並且向一第二未選定字元線施加一第一通過電壓，該第一未選定字元線包括鄰近於選定字元線的一個或多個字元線，該第二未選定字元線包括剩餘的未選定字元線，並且該選定字元線對應於要被讀取的該記憶胞， 其中該第一通過電壓包括在該第一讀取操作中被施加到該第一未選定字元線的一電壓，該第二通過電壓高於該第一通過電壓。
  24. 如申請專利範圍第23項所述之方法，更包括： 在該第一讀取操作中，向該第一未選定字元線和該第二未選定字元線施加該第一通過電壓。
  25. 如申請專利範圍第23項所述之方法，更包括： 在該第二讀取操作中，向該選定字元線施加一第二讀取電壓，該第二讀取電壓不同於在該第一讀取操作中被施加到該選定字元線的一第一讀取電壓。
  26. 如申請專利範圍第23項所述之方法，更包括： 在確定該第二讀取操作已經失敗之後，開始對該記憶胞的一第三讀取操作；以及 在該第三讀取操作中，向該第一未選定字元線施加一第三通過電壓並且向該第二未選定字元線施加該第一通過電壓，該第三通過電壓高於該第二通過電壓。
  27. 如申請專利範圍第23項所述之方法，更包括： 在確定一第N讀取操作已經失敗之後，開始對該記憶胞的一第N+1讀取操作，N是正整數且大於2；以及 在該第N+1讀取操作中，向該第一未選定字元線施加一第N+1通過電壓並且向該第二未選定字元線施加該第一通過電壓， 其中： 在該第N讀取操作中，一第N通過電壓被施加到該第一未選定字元線；並且 該第N+1通過電壓高於該第N通過電壓、該第一通過電壓和該第二通過電壓中的每個。
  28. 如申請專利範圍第25項所述之方法，更包括： 在確定該第二讀取操作已經失敗之後，開始對該記憶胞的一第三讀取操作；以及 在該第三讀取操作中，向該選定字元線施加一第三讀取電壓，該第三讀取電壓不同於該第一讀取電壓和該第二讀取電壓中的每個。
  29. 如申請專利範圍第25項所述之方法，更包括： 在確定該第二讀取操作已經失敗之後，開始對該記憶胞的一第三讀取操作；以及 在該第三讀取操作中，向該第一未選定字元線施加該第二通過電壓，向該第二未選定字元線施加該第一通過電壓，並且向該選定字元線施加一第三讀取電壓，該第三讀取電壓不同於該第一讀取電壓和該第二讀取電壓中的每個。
  30. 如申請專利範圍第23項所述之方法，更包括： 響應於該第一讀取操作的錯誤位元數目大於或等於一閾值數量，確定該第一讀取操作已經失敗。
  31. 如申請專利範圍第23項所述之方法，其中： 該選定字元線包括一選定字元線WL n；並且 該第一未選定字元線包括鄰近於該選定字元線WL n的未選定字元線WL n+1和WL n-1，n包括整數。
  32. 如申請專利範圍第23項所述之方法，其中更包括以下至少一項： 查詢一第一通過電壓配置表以檢索與一被施加的讀取操作的數量相對應的通過電壓，該第一通過電壓配置表被配置為儲存多個通過電壓與該被施加的讀取操作的數量之間的一第一對應關係，並且該通過電壓被施加到該第一未選定字元線；或者 查詢一第二通過電壓配置表以檢索與該被施加的讀取操作的數量相對應的讀取電壓，該第二通過電壓配置表被配置為儲存多個讀取電壓與該被施加的讀取操作的數量之間的第二對應關係，並且該讀取電壓被施加到該選定字元線。
  33. 如申請專利範圍第23項所述之方法，其中向該第一未選定字元線施加該第二通過電壓並且向該第二未選定字元線施加該第一通過電壓包括： 在確定該第一讀取操作已經失敗之後，產生一指令信號； 響應於該指令信號，產生該第一通過電壓和該第二通過電壓；以及 向該第一未選定字元線施加該第二通過電壓並且向該第二未選定字元線施加該第一通過電壓。
  34. 如申請專利範圍第23項至第33項中任一項所述之方法，其中該記憶體裝置是三維（3D）NAND記憶體裝置。
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