JP2012198965A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】データ転送速度の切り替えが可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１は、不揮発性メモリ１０と、第１の制御信号の立ち上がりエッジ及び立ち下がりエッジの一方に応答してデータ転送を行う第１のモードと、第２の制御信号の立ち上がりエッジ及び立ち下がりエッジの両方に応答してデータ転送を行う第２のモードとを有し、データ入力時に第１のモードを用いかつデータ出力時に第２のモードを用いるように第１及び第２のモードを切り替えるコントローラ１７とを含む。
【選択図】 図４

Description

本発明の実施形態は、不揮発性半導体記憶装置に関する。

電気的に書き換えが可能で、かつ高集積化が可能な不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。一般的には、ＮＡＮＤ型フラッシュメモリは、ホストとの間で、クロックの立ち上がりエッジと立ち下がりエッジとの一方に応答して、データ転送動作を行っている。

米国特許出願公開第２００８／０１４１０５９号明細書 特開２００５−２６７８２１号公報 特開２００４−３８６４２号公報 特開２００２−１７５６９２号公報

実施形態は、データ転送速度の切り替えが可能な不揮発性半導体記憶装置を提供する。

実施形態に係る不揮発性半導体記憶装置は、不揮発性メモリと、第１の制御信号の立ち上がりエッジ及び立ち下がりエッジの一方に応答してデータ転送を行う第１のモードと、第２の制御信号の立ち上がりエッジ及び立ち下がりエッジの両方に応答してデータ転送を行う第２のモードとを有し、データ入力時に前記第１のモードを用いかつデータ出力時に前記第２のモードを用いるように前記第１及び第２のモードを切り替えるコントローラとを具備する。

第１の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図。 メモリセルアレイの回路図。 データ転送モードの設定動作を説明する図。 データ転送モードをＳＤＲモードに切り替える動作を説明するフロー図。 データ転送モードをＤＤＲモードに切り替える動作を説明するフロー図。 ＳＤＲモードにおけるデータ入力処理を説明するタイミングチャート。 ＳＤＲモードにおけるデータ出力処理を説明するタイミングチャート。 ＤＤＲモードにおけるデータ入力処理を説明するタイミングチャート。 ＤＤＲモードにおけるデータ出力処理を説明するタイミングチャート。 データ入力及びデータ出力をそれぞれＳＤＲモード及びＤＤＲモードに切り替える動作を説明するフロー図。 データ入力及びデータ出力をそれぞれＤＤＲモード及びＳＤＲモードに切り替える動作を説明するフロー図。

以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

［第１の実施形態］
［１．不揮発性半導体記憶装置の構成］
図１は、第１の実施形態に係る不揮発性半導体記憶装置としてのＮＡＮＤ型フラッシュメモリ１のブロック図である。ＮＡＮＤ型フラッシュメモリ１は、入出力線（Ｉ／Ｏ線）及び制御信号線を介してホスト装置（ホストコントローラ）２と接続されている。

メモリセルアレイ１０は、電気的に書き換え可能なフラッシュメモリセルがマトリクス状に配置されて構成されている。メモリセルアレイ１０には、カラム方向に延在する複数のビット線ＢＬ、ロウ方向に延在する複数のワード線ＷＬ、及びロウ方向に延在するソース線ＳＬが配設されている。

ビット線ＢＬには、ビット線制御回路１１が接続されている。ビット線制御回路１１は、ビット線ＢＬを選択し、かつビット線ＢＬの電圧を制御することで、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行う。ビット線制御回路１１は、カラムデコーダ、センスアンプＳＡ、ページバッファなどを含んでいる。

ワード線ＷＬには、ワード線制御回路１２が接続されている。ワード線制御回路１２は、ワード線ＷＬを選択し、また、消去、書き込み及び読み出しに必要な電圧をワード線ＷＬに印加する。ワード線制御回路１２は、ロウデコーダ、ワード線ドライバなどを含んでいる。

ソース線制御回路１３は、ソース線ＳＬの電圧を制御する。Ｐウェル制御回路１４は、メモリセルアレイ１０が形成されるｐ型ウェルの電圧を制御する。

データ入出力バッファ１５は、ホストコントローラ２にＩ／Ｏ線を介して接続されており、書き込みデータの受け取り、読み出しデータの出力、アドレスやコマンドの受け取りを行う。データ入出力バッファ１５は、受け取った書き込みデータをビット線制御回路１１に送り、ビット線制御回路１１から読み出された読み出しデータを受け取る。また、データ入出力バッファ１５は、メモリセルを選択するために、ホストコントローラ２からのアドレスをビット線制御回路１１やワード線制御回路１２に制御部１７を介して送る。さらに、データ入出力バッファ１５は、ホストコントローラ２からのコマンドをコマンドインターフェイス１６に送る。

コマンドインターフェイス１６は、ホストコントローラ２から制御信号線を介して各種制御信号を受け、これら制御信号を制御部１７に送る。また、コマンドインターフェイス１６は、データ入出力バッファ１５に入力されたデータが書き込みデータ、コマンド及びアドレスのいずれであるかを判断し、コマンドであればこれを受け取り、コマンド信号として制御部１７に送る。

制御部１７は、ＮＡＮＤ型フラッシュメモリ１全体の管理を行う。制御部１７は、ホストコントローラ２からのコマンドを解釈し、データの入出力、読み出し、書き込み（プログラム）、消去などの各種動作を実行する。また、制御部１７は、ホストコントローラ２とのデータ転送を行うためのデータ転送モードとして、ＳＤＲ（Single Data Rate）モード及びＤＤＲ（Double Data Rate）モードを有している。ＳＤＲモードとは、制御信号の立ち上がりエッジ及び立ち下がりエッジの一方に応答してデータ転送を行うモードである。ＤＤＲモードとは、制御信号の立ち上がりエッジ及び立ち下がりエッジの両方に応答してデータ転送を行うモードであり、すなわち高速転送モードである。よって、ＤＤＲモードは、同じ制御信号を用いた場合、ＳＤＲモードに比べて２倍のデータ転送速度を有することになる。制御部１７は、ＳＤＲモード及びＤＤＲモードを用いて、ホストコントローラ２との間でデータ転送処理を実行する。

ラッチ回路１８は、制御部１７の制御のもと、ＮＡＮＤ型フラッシュメモリ１の動作に必要な各種設定データを格納する。制御部１７は、ラッチ回路１８に格納された各種設定データを確認しながら各種動作を実行する。さらに、ラッチ回路１８は、ＳＤＲモード及びＤＤＲモードのいずれを実施するかを決定するモードデータを格納する。制御部１７は、ラッチ回路１８に格納されたモードデータを確認することで、現在のデータ転送モードがＳＤＲモード及びＤＤＲモードのいずれであるかを認識することができる。ラッチ回路１８としては、揮発性メモリが用いられる。

図２は、メモリセルアレイ１０の回路図である。メモリセルアレイ１０は、ｊ個のブロックＢＬＫ０〜ＢＬＫｊ−１（ｊは、１以上の整数）を備えている。ブロックＢＬＫは、データ消去の最小単位である。

各ブロックＢＬＫは、ロウ方向に沿って順に配列されたｍ個のＮＡＮＤストリングを備えている（ｍは、１以上の整数）。ＮＡＮＤストリングに含まれる選択トランジスタＳＴ１は、ドレインがビット線ＢＬに接続され、ゲートが選択ゲート線ＳＧＤに共通接続されている。ＮＡＮＤストリングに含まれる選択トランジスタＳＴ２は、ソースがソース線ＳＬに共通接続され、ゲートが選択ゲート線ＳＧＳに共通接続されている。

各メモリセルトランジスタ（メモリセルとも言う）ＭＴは、ｐ型ウェル上に形成された積層ゲート構造を備えたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）により構成されている。積層ゲート構造は、ｐ型ウェル上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート電極）、及び浮遊ゲート電極上にゲート間絶縁膜を介在して形成された制御ゲート電極を含んでいる。メモリセルトランジスタＭＴは、浮遊ゲート電極に蓄えられる電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記憶する。メモリセルトランジスタＭＴは、２値データ（１ビットデータ）を記憶するように構成されていてもよいし、多値データ（２ビット以上のデータ）を記憶するように構成されていてもよい。

メモリセルトランジスタＭＴは、浮遊ゲート電極を有するフローティングゲート構造に限らず、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型など、電荷蓄積層としての窒化膜界面に電子をトラップさせることにより閾値電圧が調整可能な構造であってもよい。ＭＯＮＯＳ構造のメモリセルトランジスタＭＴについても同様に、２値データを記憶するように構成されていてもよいし、多値データを記憶するように構成されていてもよい。

各ＮＡＮＤストリングにおいて、ｎ個（ｎは、１以上の整数）のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、ｎ個のメモリセルトランジスタＭＴは、隣接するもの同士で拡散領域（ソース／ドレイン領域）を共有するような形でカラム方向に直列接続される。

各ＮＡＮＤストリングにおいて、最もソース側に位置するメモリセルトランジスタＭＴから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬｎ−１にそれぞれ接続されている。従って、ワード線ＷＬｎ−１に接続されたメモリセルトランジスタＭＴのドレインは選択トランジスタＳＴ１のソースに接続され、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴのソースは選択トランジスタＳＴ２のドレインに接続されている。

ワード線ＷＬ０〜ＷＬｎ−１は、ブロックＢＬＫ内のＮＡＮＤストリング間で、メモリセルトランジスタＭＴの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルトランジスタＭＴの制御ゲート電極は、同一のワード線ＷＬに接続される。この同一のワード線ＷＬに接続されるｍ個のメモリセルトランジスタＭＴは１ページとして取り扱われ、このページごとにデータの書き込み及びデータの読み出しが行われる。

また、ビット線ＢＬ０〜ＢＬｍ−１は、ブロックＢＬＫ間で、選択トランジスタＳＴ１のドレインを共通に接続している。つまり、ブロックＢＬＫ０〜ＢＬＫｊ−１内において同一列にあるＮＡＮＤストリングは、同一のビット線ＢＬに接続される。各ビット線ＢＬは、ビット線制御回路１１に含まれるセンスアンプＳＡに接続される。

なお、図２は、各ビット線ＢＬに１個のセンスアンプＳＡが接続された構成例を示しているが、２本のビット線に対して１個のセンスアンプＳＡを配置するようにしてもよい。

［２．動作］
上記のように構成されたＮＡＮＤ型フラッシュメモリ１の動作について説明する。まず、ＮＡＮＤ型フラッシュメモリ１の起動時におけるデータ転送モードの設定動作について説明する。図３は、データ転送モードの設定動作を説明する図である。

メモリセルアレイ１０は、ＮＡＮＤ型フラッシュメモリ１の起動時に使用されるブートプログラムを格納する記憶領域１０Ａを備えている。パワーオン時、制御部１７は、メモリセルアレイ１０の記憶領域１０Ａからブートプログラムを読み出し、このブートプログラムを用いて初期化動作を実行する。このブートプログラムには、データ転送モードを決定するデフォルトのモードデータが含まれており、制御部１７は、このモードデータをラッチ回路１８の記憶領域１８Ａに格納する。以後、制御部１７は、ラッチ回路１８に格納されたモードデータで指定されたデータ転送モードを実行する。

次に、データ転送モードの切り替え動作について説明する。図４（ａ）は、データ転送モードをＳＤＲモードに切り替える動作を説明するフロー図である。図４の数字は１６進数（hexadecimal number）表記であり、１つの楕円は８ビット（１バイト）分のデータを表している。図４に示すように、１つのコマンドは、例えば８ビットで定義される。

まず、ＮＡＮＤ型フラッシュメモリ１は、ホストコントローラ２からセットコマンドシーケンスＰＳを受ける。セットコマンドシーケンスＰＳは、図４に示した１つのセットコマンドであってもよいし、複数のコマンドを含むセットコマンドシーケンスであってもよい。

続いて、制御部１７は、ホストコントローラ２から、スイッチコマンドシーケンスを受ける。このスイッチコマンドシーケンスは、スイッチコマンドＳＷ、アドレスＡＤ、及びパラメータ“００ｈ”を含む。パラメータの最下位ビットは、データ出力におけるデータ転送モードを指定し、最下位から２ビット目は、データ入力におけるデータ転送モードを指定する。データ“０”はＳＤＲモードを表し、データ“１”はＤＤＲモードを表している。図４（ａ）のスイッチコマンドシーケンスに含まれるパラメータ“００ｈ”の下位２ビットは、“００”であるので、データ出力及びデータ入力のデータ転送モードがともにＳＤＲモードに指定されている。

制御部１７は、上記スイッチコマンドシーケンスを解釈した後、ラッチ回路１８の記憶領域１８Ａに、データ出力及びデータ入力のデータ転送モードをともにＳＤＲモードに設定するモードデータを上書きする。その後、ＮＡＮＤ型フラッシュメモリ１は、ラッチ回路１８に格納されたモードデータを確認することで、ＳＤＲモードを用いてホストコントローラ２との間でデータ出力及びデータ入力を実行する。

なお、データ転送モードを切り替えるためのコマンドとしてコマンドシーケンスを定義したが、これに限定されるものではなく、スイッチコマンドのみでデータ転送モードを切り替えるようにしてもよいし、パラメータのみでデータ転送モードを切り替えるようにしてもよい。

図４（ｂ）は、ＳＤＲモード時におけるデータ入力動作及びデータ出力動作を説明するフロー図である。ＮＡＮＤ型フラッシュメモリ１は、ホストコントローラ２から、プログラムコマンドシーケンス及びデータを受ける。プログラムコマンドシーケンスは、コマンド“８０ｈ”、アドレス、及びコマンド“１０ｈ”を含む。プログラム時のアドレスは、１バイトのアドレスＡＤが例えば５サイクル分のデータで定義される。

このプログラムコマンドシーケンスに応答して、制御部１７は、ＳＤＲモードを用いてデータ入力処理を実行する。続いて、制御部１７は、ホストコントローラ２から受けたデータをページ単位でメモリセルアレイ１０に書き込む。同様に、ホストコントローラ２が望む書き込みデータが全てＮＡＮＤ型フラッシュメモリ１に書き込まれるまで、プログラムコマンドシーケンスが繰り返し実行される。

続いて、ＮＡＮＤ型フラッシュメモリ１は、ホストコントローラ２から、読み出しコマンドシーケンスを受ける。読み出しコマンドシーケンスは、コマンド“００ｈ”、アドレス、及びコマンド“３０ｈ”を含む。読み出し時のアドレスは、１バイトのアドレスＡＤが例えば５サイクル分のデータで定義される。

この読み出しコマンドシーケンスに応答して、制御部１７は、メモリセルアレイ１０からアドレスに対応するデータをページ単位で読み出す。続いて、制御部１７は、ＳＤＲモードを用いてデータ出力処理を実行する。同様に、ホストコントローラ２が望む読み出しデータが全てＮＡＮＤ型フラッシュメモリ１から読み出されるまで、読み出しコマンドシーケンスが繰り返し実行される。

図５（ａ）は、データ転送モードをＤＤＲモードに切り替える動作を説明するフロー図である。まず、ＮＡＮＤ型フラッシュメモリ１は、ホストコントローラ２からセットコマンドシーケンスＰＳを受ける。

続いて、制御部１７は、ホストコントローラ２から、スイッチコマンドシーケンスを受ける。このスイッチコマンドシーケンスは、スイッチコマンドＳＷ、アドレスＡＤ、及びパラメータ“０３ｈ”を含む。パラメータ“０３ｈ”の下位２ビットは、“１１”であるので、データ出力及びデータ入力のデータ転送モードがともにＤＤＲモードに指定されている。

制御部１７は、上記スイッチコマンドシーケンスを解釈した後、ラッチ回路１８の記憶領域１８Ａに、データ出力及びデータ入力のデータ転送モードをともにＤＤＲモードに設定するモードデータを上書きする。その後、ＮＡＮＤ型フラッシュメモリ１は、ラッチ回路１８に格納されたモードデータを確認することで、ＤＤＲモードを用いてホストコントローラ２との間でデータ出力及びデータ入力を実行する。

図５（ｂ）は、ＤＤＲモード時におけるデータ入力動作及びデータ出力動作を説明するフロー図である。ＮＡＮＤ型フラッシュメモリ１は、ホストコントローラ２から、プログラムコマンドシーケンス及びデータを受ける。このプログラムコマンドシーケンスに応答して、制御部１７は、ＤＤＲモードを用いてデータ入力処理を実行する。続いて、制御部１７は、ホストコントローラ２から受けたデータをページ単位でメモリセルアレイ１０に書き込む。同様に、ホストコントローラ２が望む書き込みデータが全てＮＡＮＤ型フラッシュメモリ１に書き込まれるまで、プログラムコマンドシーケンスが繰り返し実行される。

続いて、ＮＡＮＤ型フラッシュメモリ１は、ホストコントローラ２から、読み出しコマンドシーケンスを受ける。この読み出しコマンドシーケンスに応答して、制御部１７は、メモリセルアレイ１０からアドレスに対応するデータをページ単位で読み出す。続いて、制御部１７は、ＤＤＲモードを用いてデータ出力処理を実行する。同様に、ホストコントローラ２が望む読み出しデータが全てＮＡＮＤ型フラッシュメモリ１から読み出されるまで、読み出しコマンドシーケンスが繰り返し実行される。

図６は、ＳＤＲモードにおけるデータ入力処理を説明するタイミングチャートである。ＮＡＮＤ型フラッシュメモリ１は、ホストコントローラ２から、コマンドラッチイネーブル信号ＣＬＥ、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、及びライトイネーブル信号／ＷＥを制御信号として受ける。ｔ_ＣＬＳ、ｔ_ＣＳ、ｔ_ＡＬＳ、及びｔ_ＤＳはセットアップ時間、ｔ_ＣＬＨ、ｔ_ＣＨ、ｔ_ＡＬＨ、及びｔ_ＤＨはホールド時間、ｔ_ＷＣは書き込みサイクル時間、ｔ_ＷＰは書き込みパルス幅、ｔ_ＷＨは／ＷＥのハイホールド時間である。

図６に示すように、制御部１７は、ライトイネーブル信号／ＷＥの立ち上がりエッジに応答して、入力データＤを取り込む。すなわち、制御部１７は、ライトイネーブル信号／ＷＥを制御信号として、ＳＤＲモードを用いてデータ入力処理を実行している。ライトイネーブル信号／ＷＥのサイクル時間（書き込みサイクル時間ｔ_ＷＣ）は、例えば２０ｎｓである。よって、ＳＤＲモードにおけるデータ入力処理では、５０Ｍｂｐｓの転送速度を実現している。

図７は、ＳＤＲモードにおけるデータ出力処理を説明するタイミングチャートである。ＮＡＮＤ型フラッシュメモリ１は、ホストコントローラ２からチップイネーブル信号／ＣＥ、及びリードイネーブル信号／ＲＥを制御信号として受け、また、ホストコントローラ２にレディ／ビジー信号ＲＹ／／ＢＹを制御信号として送る。ｔ_ＣＲは／ＣＥがローから／ＲＥがローまでの時間、ｔ_ＲＣはリードサイクル時間、ｔ_ＲＰはリードパルス幅、ｔ_ＲＥＨは／ＲＥのハイホールド時間、ｔ_ＣＨＺは／ＣＥがハイから出力ハイインピーダンスまでの時間、ｔ_ＲＨＯＨは／ＲＥがハイからの出力ホールド時間、ｔ_ＲＥＡは／ＲＥアクセス時間、ｔ_ＲＨＺは／ＲＥがハイから出力ハイインピーダンスまでの時間、ｔ_ＲＲはレディ状態から／ＲＥの立ち下がりエッジまでの時間である。

図７に示すように、制御部１７は、リードイネーブル信号／ＲＥの立ち上がりエッジに応答して、データを出力する。すなわち、制御部１７は、リードイネーブル信号／ＲＥを制御信号として、ＳＤＲモードを用いてデータ出力処理を実行している。リードイネーブル信号／ＲＥのサイクル時間（リードサイクル時間ｔ_ＲＣ）は、例えば２０ｎｓである。よって、ＳＤＲモードにおけるデータ出力処理では、５０Ｍｂｐｓの転送速度を実現している。

図８は、ＤＤＲモードにおけるデータ入力処理を説明するタイミングチャートである。ＮＡＮＤ型フラッシュメモリ１は、ホストコントローラ２から、コマンドラッチイネーブル信号ＣＬＥ、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、及びデータストローブ信号ＤＱＳを制御信号として受ける。ｔ_ＣＡＬＳはＣＬＥ／ＡＬＥセットアップ時間、ｔ_{ＣＤＱＳＳ}はデータ入力開始のためのＤＱＳセットアップ時間、ｔ_ＷＰＲＥはライトプリアンブル、ｔ_ＤＳＣはデータストローブサイクル時間、ｔ_ＤＱＳＨはＤＱＳハイパルス幅、ｔ_ＤＱＳＬはＤＱＳローパルス幅、ｔ_ＷＰＳＴはライトポストアンブル、ｔ_{ＷＰＳＴＨ}はライトポストアンブルホールド時間である。

図８に示すように、制御部１７は、データストローブ信号ＤＱＳの立ち上がりエッジ及び立ち下がりエッジの両方に応答して、入力データＤを取り込む。すなわち、制御部１７は、データストローブ信号ＤＱＳを制御信号として、ＤＤＲモードを用いてデータ入力処理を実行している。データストローブ信号ＤＱＳのサイクル時間（データストローブサイクル時間ｔ_ＤＳＣ）は、例えば２０ｎｓである。よって、ＤＤＲモードにおけるデータ入力処理では、１００Ｍｂｐｓの転送速度を実現している。

図９は、ＤＤＲモードにおけるデータ出力処理を説明するタイミングチャートである。ＮＡＮＤ型フラッシュメモリ１は、ホストコントローラ２からチップイネーブル信号／ＣＥ、リードイネーブル信号／ＲＥ、及びデータストローブ信号ＤＱＳを制御信号として受ける。ｔ_ＲＰＲＥはリードプリアンブル、ｔ_ＲＰＳＴはリードポストアンブル、ｔ_{ＲＰＳＴＨ}はリードポストアンブルホールド時間、ｔ_{ＤＱＳＲＥ}は／ＲＥからＤＱＳまでの遅延、ｔ_ＤＱＳＱはデータ出力とＤＱＳとのスキュー、ｔ_ＱＨはＤＱＳからの出力ホールド時間、ｔ_ＱＨＳはＤＱＳホールドスキューファクタ、ｔ_ＤＶＷは出力データ有効ウィンドウ、Ｈｉ−ｚはハイインピーダンスである。

図９に示すように、制御部１７は、データストローブ信号ＤＱＳの立ち上がりエッジ及び立ち下がりエッジの両方に応答して、データＤを出力する。すなわち、制御部１７は、データストローブ信号ＤＱＳを制御信号として、ＤＤＲモードを用いてデータ出力処理を実行している。データストローブ信号ＤＱＳのサイクル時間は、リードサイクル時間ｔ_ＲＣと同じであり、例えば２０ｎｓである。よって、ＤＤＲモードにおけるデータ出力処理では、１００Ｍｂｐｓの転送速度を実現している。

［３．効果］
以上詳述したように第１の実施形態では、制御部（コントローラ）１７は、制御信号の立ち上がりエッジ及び立ち下がりエッジの一方に応答してデータ転送を行うＳＤＲモードと、制御信号の立ち上がりエッジ及び立ち下がりエッジの両方に応答してデータ転送を行うＤＤＲモードとを有している。そして、制御部１７は、ホストコントローラ２から送られるスイッチコマンドシーケンスに基づいて、ＳＤＲモードとＤＤＲモードとを切り替えるようにしている。

従って第１の実施形態によれば、ＤＤＲモードを用いてデータ入力処理及びデータ出力処理を実行することで、データ入力及びデータ出力における転送速度を高速化できる。

一方、ＤＤＲモードは、ＳＤＲモードのおおよそ２倍の転送処理が必要となる。このため、ＤＤＲモードでは、データ入力及びデータ出力における消費電流のピーク（ピーク電流）、若しくはデータ転送期間の平均消費電流が増加してしまう。このように、ＮＡＮＤ型フラッシュメモリにおいて大きなピーク電流が発生すると、このＮＡＮＤ型フラッシュメモリを含むシステムの電源電圧を低下させる原因となり、システムが誤動作を起こす可能性がある。

このような条件のシステムにおいては、ＮＡＮＤ型フラッシュメモリがＳＤＲモードを用いてデータ入力処理及びデータ出力処理を実行することで、ピーク電流を低減することができる。これにより、システムが誤動作を起こすのを抑制することができる。

このように、本実施形態のＮＡＮＤ型フラッシュメモリは、周辺モジュールの条件に応じて容易にＳＤＲモードとＤＤＲモードとを切り替えることができるため、データ転送速度の高速化と、ＮＡＮＤ型フラッシュメモリを含むシステムの誤動作抑制という効果を得ることができる。

また、本実施形態では、データ転送時に基準となるクロック（制御信号）として、ＳＤＲモードとＤＤＲモードとで同じサイクル時間（若しくは同じ周波数）の制御信号を用いている。これにより、ホストコントローラ２は、クロックを生成するための水晶振動子を複数持つ必要がなくなり、コスト低減を図ることができる。なお、ＳＤＲモード時の制御信号とＤＤＲモード時の制御信号とで、サイクル時間が異なっていてもよい。

［第２の実施形態］
第２の実施形態は、データ入力処理においてＳＤＲモードを用い、データ出力処理においてＤＤＲモードを用いるというように、データ入力処理とデータ出力処理とで異なるデータ転送モードを実行するようにしている。

図１０（ａ）は、データ入力及びデータ出力をそれぞれＳＤＲモード及びＤＤＲモードに切り替える動作を説明するフロー図である。まず、ＮＡＮＤ型フラッシュメモリ１は、ホストコントローラ２からセットコマンドシーケンスＰＳを受ける。

続いて、制御部１７は、ホストコントローラ２から、スイッチコマンドシーケンスを受ける。このスイッチコマンドシーケンスは、スイッチコマンドＳＷ、アドレスＡＤ、及びパラメータ“０１ｈ”を含む。パラメータの最下位ビットは、データ出力におけるデータ転送モードを指定し、最下位から２ビット目は、データ入力におけるデータ転送モードを指定する。データ“０”はＳＤＲモードを表し、データ“１”はＤＤＲモードを表している。図１０（ａ）のスイッチコマンドシーケンスに含まれるパラメータ“０１ｈ”の下位２ビットは、“０１”であるので、データ入力がＳＤＲモード、データ出力がＤＤＲモードに指定されている。

制御部１７は、上記スイッチコマンドシーケンスを解釈した後、ラッチ回路１８の記憶領域１８Ａに、データ入力をＳＤＲモード、データ出力をＤＤＲモードに設定するモードデータを上書きする。その後、ＮＡＮＤ型フラッシュメモリ１は、ラッチ回路１８に格納されたモードデータを確認することで、ホストコントローラ２との間で、ＳＤＲモードを用いてデータ入力処理を実行するとともに、ＤＤＲモードを用いてデータ出力処理を実行する。

図１０（ｂ）は、ＳＤＲモードによるデータ入力動作及びＤＤＲモードによるデータ出力動作を説明するフロー図である。ＮＡＮＤ型フラッシュメモリ１は、ホストコントローラ２から、プログラムコマンドシーケンス及びデータを受ける。このプログラムコマンドシーケンスに応答して、制御部１７は、ＳＤＲモードを用いてデータ入力処理を実行する。このデータ入力処理は、図６と同じである。続いて、制御部１７は、ホストコントローラ２から受けたデータをページ単位でメモリセルアレイ１０に書き込む。同様に、ホストコントローラ２が望む書き込みデータが全てＮＡＮＤ型フラッシュメモリ１に書き込まれるまで、プログラムコマンドシーケンスが繰り返し実行される。

続いて、ＮＡＮＤ型フラッシュメモリ１は、ホストコントローラ２から、読み出しコマンドシーケンスを受ける。この読み出しコマンドシーケンスに応答して、制御部１７は、メモリセルアレイ１０からアドレスに対応するデータをページ単位で読み出す。続いて、制御部１７は、ＤＤＲモードを用いてデータ出力処理を実行する。このデータ出力処理は、図９と同じである。同様に、ホストコントローラ２が望む読み出しデータが全てＮＡＮＤ型フラッシュメモリ１から読み出されるまで、読み出しコマンドシーケンスが繰り返し実行される。

ＮＡＮＤ型フラッシュメモリのプログラム処理では、メモリセルトランジスタの閾値設定が高精度で要求されるため、プログラム電圧の印加動作とベリファイ動作とからなるプログラムステージが複数回実行される。このため、ＮＡＮＤ型フラッシュメモリでは、読み出し処理にかかる読み出し時間は、プログラム処理にかかるプログラム時間に比べて速い。よって、ＤＤＲモードでデータ出力を行うことで、ホストコントローラが読み出しコマンドシーケンスを発行してからデータを受けるまでの時間を高速化することができる。

一方、ＮＡＮＤ型フラッシュメモリのプログラム処理には時間がかかるため、データ入力を高速化しても、ホストコントローラがプログラムコマンドシーケンスを発行してからメモリセルアレイにデータがプログラムされるまでの時間はそれほど短縮化できない。このため、本実施形態では、データ入力ではＳＤＲモードを用いることで、ＮＡＮＤ型フラッシュメモリのピーク電流を低減している。

また、データ入力及びデータ出力にそれぞれＤＤＲモード及びＳＤＲモードを用いるようにしてもよい。図１１（ａ）は、データ入力及びデータ出力をそれぞれＤＤＲモード及びＳＤＲモードに切り替える動作を説明するフロー図である。まず、ＮＡＮＤ型フラッシュメモリ１は、ホストコントローラ２からセットコマンドシーケンスＰＳを受ける。

続いて、制御部１７は、ホストコントローラ２から、スイッチコマンドシーケンスを受ける。このスイッチコマンドシーケンスは、スイッチコマンドＳＷ、アドレスＡＤ、及びパラメータ“０２ｈ”を含む。パラメータ“０２ｈ”の下位２ビットは、“１０”であるので、データ入力がＤＤＲモード、データ出力がＳＤＲモードに指定されている。

制御部１７は、上記スイッチコマンドシーケンスを解釈した後、ラッチ回路１８の記憶領域１８Ａに、データ入力をＤＤＲモード、データ出力をＳＤＲモードに設定するモードデータを上書きする。その後、ＮＡＮＤ型フラッシュメモリ１は、ラッチ回路１８に格納されたモードデータを確認することで、ホストコントローラ２との間で、ＤＤＲモードを用いてデータ入力処理を実行するとともに、ＳＤＲモードを用いてデータ出力処理を実行する。

図１１（ｂ）は、ＤＤＲモードによるデータ入力動作及びＳＤＲモードによるデータ出力動作を説明するフロー図である。ＮＡＮＤ型フラッシュメモリ１は、ホストコントローラ２から、プログラムコマンドシーケンス及びデータを受ける。このプログラムコマンドシーケンスに応答して、制御部１７は、ＤＤＲモードを用いてデータ入力処理を実行する。このデータ入力処理は、図８と同じである。続いて、制御部１７は、ホストコントローラ２から受けたデータをページ単位でメモリセルアレイ１０に書き込む。同様に、ホストコントローラ２が望む書き込みデータが全てＮＡＮＤ型フラッシュメモリ１に書き込まれるまで、プログラムコマンドシーケンスが繰り返し実行される。

続いて、ＮＡＮＤ型フラッシュメモリ１は、ホストコントローラ２から、読み出しコマンドシーケンスを受ける。この読み出しコマンドシーケンスに応答して、制御部１７は、メモリセルアレイ１０からアドレスに対応するデータをページ単位で読み出す。続いて、制御部１７は、ＳＤＲモードを用いてデータ出力処理を実行する。このデータ出力処理は、図７と同じである。同様に、ホストコントローラ２が望む読み出しデータが全てＮＡＮＤ型フラッシュメモリ１から読み出されるまで、読み出しコマンドシーケンスが繰り返し実行される。

（効果）
以上詳述したように第２の実施形態では、制御部（コントローラ）１７は、制御信号の立ち上がりエッジ及び立ち下がりエッジの一方に応答してデータ転送を行うＳＤＲモードと、制御信号の立ち上がりエッジ及び立ち下がりエッジの両方に応答してデータ転送を行うＤＤＲモードとを有している。そして、制御部１７は、データ入力時にＳＤＲモードを用いかつデータ出力時にＤＤＲモードを用いるようにＳＤＲモードとＤＤＲモードとを切り替えている。

従って第２の実施形態によれば、時間がかかるプログラム処理にはＳＤＲモードを対応付け、プログラム処理に比べて時間がかからない読み出し処理にはＤＤＲモードを対応付けるというように、ＮＡＮＤ型フラッシュメモリ１の動作特性に応じてＳＤＲモードとＤＤＲモードとを切り替えているため、データ転送速度を高速化しつつ、ピーク電流を低減することができる。その他の効果は、第１の実施形態と同じである。

なお、データ入力及びデータ出力にそれぞれＤＤＲモード及びＳＤＲモードを用いるようにしてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…ＮＡＮＤ型フラッシュメモリ、２…ホストコントローラ、１０…メモリセルアレイ、１１…ビット線制御回路、１２…ワード線制御回路、１３…ソース線制御回路、１４…Ｐウェル制御回路、１５…データ入出力バッファ、１６…コマンドインターフェイス、１７…制御部、１８…ラッチ回路。

Claims (5)

1. 不揮発性メモリと、
   第１の制御信号の立ち上がりエッジ及び立ち下がりエッジの一方に応答してデータ転送を行う第１のモードと、第２の制御信号の立ち上がりエッジ及び立ち下がりエッジの両方に応答してデータ転送を行う第２のモードとを有し、データ入力時に前記第１のモードを用いかつデータ出力時に前記第２のモードを用いるように前記第１及び第２のモードを切り替えるコントローラと、
   を具備することを特徴とする不揮発性半導体記憶装置。
2. 前記コントローラは、コマンド及びパラメータを含むコマンドシーケンスを受け、かつ前記コマンドシーケンスに基づいて前記第１及び第２のモードを切り替えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記コントローラは、パラメータを受け、かつ前記パラメータに基づいて前記第１及び第２のモードを切り替えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
4. 前記コントローラは、コマンドを受け、かつ前記コマンドに基づいて前記第１及び第２のモードを切り替えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
5. 前記第２の制御信号は、前記第１の制御信号と同じ周波数であることを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。

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