CN111341366B - 用于存储器装置的种子操作 - Google Patents

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Abstract

本申请案涉及用于存储器装置的种子操作。本发明提供一种存储器装置，其包含多个数据线、共同源极和控制逻辑。所述控制逻辑被配置成通过以下操作来实施种子操作：对所述多个数据线中的每一个加偏压到第一电压电平且对所述共同源极加偏压到低于所述第一电压电平的第二电压电平。通过对每一数据线加偏压到所述第一电压电平，所述控制逻辑被配置成使每一数据线浮动并且对所述共同源极加偏压到所述第一电压电平，使得每一数据线的所述偏压归因于每一数据线和所述共同源极之间的电容耦合而升高到高于所述第一电压电平。

Description

用于存储器装置的种子操作
技术领域
本公开大体上涉及存储器，且具体来说，在一或多个实施例中，本公开涉及用于存储器装置中的种子操作的设备和方法。
背景技术
存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路元件。存在许多不同类型的存储器，包括随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和快闪存储器。
快闪存储器装置已发展成用于多种多样的电子应用的广受欢迎的非易失性存储器来源。快闪存储器装置通常使用允许高存储器密度、高可靠性和低功耗的单晶体管存储器单元。通过对电荷存储结构(例如，浮动栅极或电荷阱)的编程或其它物理现象(例如，相变或极化)引起存储器单元的阈值电压的改变，所述改变确定每一单元的数据值。快闪存储器的常见用法包含个人计算机、平板计算机、数码相机、数字媒体播放器、蜂窝式电话、固态驱动器和可拆卸存储器模块，且这类用法不断增长。
可在快闪存储器装置中使用禁止操作来防止在写入操作期间对某些存储器单元编程。可在快闪存储器装置中使用种子操作改进用于禁止操作的升压电压。随着用以为快闪存储器装置供电的供电电压(例如，VCC)减小，种子操作的效率也可减小。
出于上文陈述的原因，并且出于下文所陈述的所属领域的技术人员在阅读并且理解本说明书之后明白的其它原因，在所属领域中需要用于实施种子操作的替代性方法，以及执行这类方法的系统和设备。
发明内容
在一个方面中，本申请案提供一种存储器装置，其包括：多个数据线；共同源极；和控制逻辑，其被配置成通过以下操作来实施种子操作：对所述多个数据线中的每一个加偏压到第一电压电平且对所述共同源极加偏压到低于所述第一电压电平的第二电压电平，且通过对每一数据线加偏压到所述第一电压电平，使每一数据线浮动并且对所述共同源极加偏压到所述第一电压电平，使得每一数据线的所述偏压归因于每一数据线和所述共同源极之间的电容耦合而升高到高于所述第一电压电平。
在另一方面中，本申请案提供一种存储器装置，其包括：多个存储器单元块；多个数据线，其耦合到每一存储器单元块；共同源极，其耦合到每一存储器单元块；和控制逻辑，其被配置成通过以下操作来实施种子操作：对所述多个数据线中的每一个加偏压到第一电压电平且对所述共同源极加偏压到低于所述第一电压电平的第二电压电平，且通过对每一数据线加偏压到所述第一电压电平，使每一数据线浮动并且对所述共同源极加偏压到所述第一电压电平，使得每一数据线的所述偏压归因于每一数据线和所述共同源极之间的电容耦合而升高到高于所述第一电压电平。
在又一方面中，本申请案提供一种用于实施存储器装置中的种子操作的方法，所述方法包括：对所述存储器装置的数据线加偏压到第一电压电平并且对共同源极加偏压低于所述第一电压电平的第二电压电平；通过以所述第一电压电平对所述数据线加偏压，使所述数据线浮动；和通过使所述数据线浮动，对所述共同源极加偏压到所述第一电压电平，使得所述数据线的所述偏压归因于所述数据线和所述共同源极之间的电容耦合而升高到高于所述第一电压电平。
附图说明
图1是作为电子系统的部分与处理器通信的存储器装置的一个实施例的简化框图。
图2A-2D是可在参考图1描述的类型的存储器装置中使用的存储器单元阵列的部分的示意图。
图3是可在参考图1描述的类型的存储器装置中使用的存储器装置的一部分的侧视图。
图4是描绘种子操作的一个实例的图表。
图5A-5E是说明用于实施存储器装置中的种子操作的方法的一个实施例的流程图。
具体实施方式
在以下详细描述中，参考附图，所述附图形成本发明的一部分，且其中借助于说明示出特定实施例。在图式中，遍及若干视图，相同的附图标记描述大体上相似的组件。在不脱离本公开的范围的情况下可以利用其它实施例，且可以做出结构、逻辑和电改变。因此，不应按限制性意义来看待以下详细描述。
可使用种子操作改进禁止操作的升压电压。在三维(3D)NAND存储器装置中，种子操作还可用以用位线电压(例如，约为VCC)初始化通道电压或清除从先前操作累积的任何负柱偏压。在一个实例中，可在种子操作期间产生栅致漏极泄漏(gate-induced drainleakage，GIDL)以消除负柱偏压。随着供电电压(例如，VCC)减小，种子操作的效率也可减小。因此，在本文中公开通过利用共同源极和存储器装置的位线之间的电容耦合执行存储器装置中的种子操作的方法和设备。
图1是根据实施例的呈存储器装置100的形式的第一设备的简化框图，所述第一设备作为呈电子系统形式的第三设备的部分与呈处理器130形式的第二设备通信。电子系统的一些实例包含个人计算机、平板计算机、数码相机、数字媒体播放器、数字记录器、游戏、电器、车辆、无线装置、蜂窝式电话等等。例如存储器装置100外部的控制器的处理器130可以是存储器控制器或其它外部主机装置。
存储器装置100包含以行和列逻辑地布置的存储器单元阵列104。逻辑行中的存储器单元通常耦合到同一存取线(通常被称为字线)，而逻辑列中的存储器单元通常选择性地耦合到同一数据线(通常被称为位线)。单个存取线可与多于一个逻辑行的存储器单元相关联，且单个数据线可与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未示出)能够编程成至少两个数据状态中的一个。
提供行解码电路108和列解码电路110以对地址信号进行解码。接收和解码地址信号以存取存储器单元阵列104。存储器装置100还包含I/O控制电路112以管理命令、地址和数据输入到存储器装置100以及从存储器装置100输出数据和状态信息。地址寄存器114与I/O控制电路112以及行解码电路108和列解码电路110通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路112和控制逻辑116通信以锁存传入命令。
内部控制器(例如，控制逻辑116)响应于命令而控制对存储器单元阵列104的存取，并且产生外部处理器130的状态信息，即，控制逻辑116被配置成执行根据本文所描述的实施例的存取操作。控制逻辑116与行解码电路108和列解码电路110通信，以响应于地址而控制行解码电路108和列解码电路110。
控制逻辑116还与高速缓冲寄存器118通信。高速缓冲寄存器118如控制逻辑116所引导而锁存传入或传出的数据以在存储器单元阵列104正忙于分别写入或读取其它数据时暂时存储数据。在编程操作(例如，写入操作)期间，数据从感测装置106传送到高速缓冲寄存器118。数据接着从高速缓冲寄存器118传送到数据寄存器120以用于传送到存储器单元阵列104；接着将来自感测装置106的新数据锁存于高速缓冲寄存器118中，所述感测装置106从I/O控制电路112接收新数据。在读取操作期间，数据从高速缓冲寄存器118传送到感测装置106，所述感测装置106将数据传送到I/O控制电路112以用于输出到外部处理器130；接着将新数据从数据寄存器120传送到高速缓冲寄存器118。状态寄存器122与I/O控制电路112和控制逻辑116通信以锁存状态信息以供输出到处理器130。
存储器装置100在控制逻辑116处经由控制链路132从处理器130接收控制信号。控制信号可包含至少一芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用WE#和读取启用RE#。可取决于存储器装置100的性质经由控制链路132另外接收额外控制信号(未示出)。存储器装置100经由复用输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)并且经由I/O总线134将数据输出到处理器130。
举例来说，经由I/O控制电路112处的I/O总线134的输入/输出(I/O)引脚[7:0]接收命令，并且将命令写入到命令寄存器124中。在I/O控制电路112处经由总线134的输入/输出(I/O)引脚[7:0]接收地址并且将所述地址写入到地址寄存器114中。在I/O控制电路112处针对8位装置经由输入/输出(I/O)引脚[7:0]或针对16位装置经由输入/输出(I/O)引脚[15:0]接收数据并且将所述数据经由感测装置106写入到高速缓冲寄存器118中。随后将数据写入到数据寄存器120中以用于编程存储器单元阵列104。对于另一实施例，可省略高速缓冲寄存器118，且数据经由感测装置106直接写入到数据寄存器120中。还针对8位装置经由输入/输出(I/O)引脚[7:0]或针对16位装置经由输入/输出(I/O)引脚[15:0]输出数据。
本领域的技术人员应了解，可提供额外的电路和信号，且已简化图1的存储器装置。应认识到，参考图1描述的各种块组件的功能性可不必与集成电路装置的相异组件或组件部分分离。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的一大于一个块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分以执行图1的单个块组件的功能性。
另外，虽然根据各种信号的接收和输出的一般惯例来描述特定I/O引脚，但应注意，可在各种实施例中使用其它I/O引脚的组合或其它数目个I/O引脚。
图2A是例如作为存储器单元阵列104的一部分的NAND存储器阵列200A的示意图。NAND存储器阵列200A包含存取线，例如存取(例如，字)线2020到202N，以及数据线，例如数据(例如，位)线2040到204M。存取线202可以多对一关系耦合到全局存取线(例如，全局字线)，图2A中未示出。对于一些实施例，NAND存储器阵列200A可形成于半导体上方，所述半导体例如可经导电掺杂为具有导电性类型，例如p型导电性，例如以形成p阱，或n型导电性，例如以形成n阱。
NAND存储器阵列200A可能以行(每行对应于存取线202)和列(每列对应于数据线204)布置。每列可包含串联连接的存储器单元串，例如串联连接的存储器单元串2060到206M中的一个。每一串联连接的存储器单元串206可耦合到共同源极216并且可包含存储器单元2080到208N。存储器单元208可表示用于存储数据的非易失性存储器单元。每一串联连接的存储器单元串206中的存储器单元208可串联连接于选择晶体管210(例如，场效应晶体管)与选择晶体管212(例如，场效应晶体管)之间，所述选择晶体管210例如是选择晶体管2100到210M中的一个(例如，可以是源极选择晶体管，通常被称为选择栅极源极)，所述选择晶体管212例如是选择晶体管2120到212M中的一个(例如，可以是漏极选择晶体管，通常被称为选择栅极漏极)。选择晶体管2100到210M可通常耦合到选择线214，例如源极选择线，且选择晶体管2120到212M可通常耦合到选择线215，例如漏极选择线。
每一选择晶体管210的源极可连接到共同源极216。每一选择晶体管210的漏极可连接到对应串联连接的存储器单元串206中的存储器单元2080的源极。举例来说，选择晶体管2100的漏极可连接到对应串联连接的存储器单元串2060中的存储器单元2080的源极。因此，每一选择晶体管210可被配置成选择性地将对应串联连接的存储器单元串206耦合到共同源极216。每一选择晶体管210的控制栅极可连接到选择线214。
每一选择晶体管212的漏极可连接到对应串联连接的存储器单元串206的数据线204。举例来说，选择晶体管2120的漏极可连接到对应串联连接的存储器单元串2060的数据线2040。每一选择晶体管212的源极可连接到对应串联连接的存储器单元串206的存储器单元208N的漏极。举例来说，选择晶体管2120的源极可连接到对应串联连接的存储器单元串2060的存储器单元208N的漏极。因此，每一选择晶体管212可被配置成选择性地将对应串联连接的存储器单元串206连接到对应数据线204。每一选择晶体管212的控制栅极可连接到选择线215。
图2A中的存储器阵列可为准二维存储器阵列并且可具有大体平面结构，例如其中共同源极216、串联连接的存储器单元串206和数据线204在大体上平行的平面中延伸。替代地，图2A中的存储器阵列可为三维存储器阵列，例如其中串联连接的存储器单元串206可以大体上垂直于含有共同源极216的平面并且大体上垂直于含有可与含有共同源极216的平面大体上平行的数据线204的平面的方式延伸。
如图2A中所示，存储器单元208的典型构造包含可(例如，经由阈值电压的改变)确定单元的数据值的数据存储结构234(例如，浮动栅极、电荷阱等)，以及控制栅极236。存储器单元208可另外具有界定的源极230和界定的漏极232。存储器单元208的控制栅极236耦合到(并且在一些情况下，形成)存取线202。
存储器单元208的列是串联连接的存储器单元串206或耦合到给定数据线204的多个串联连接的存储器单元串206。存储器单元208的行是共同耦合到给定存取线202的存储器单元208。存储器单元208的行可但未必包含共同耦合到给定存取线202的所有存储器单元208。存储器单元208的行通常可划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页通常包含共同耦合到给定存取线202的每个其它存储器单元208。举例来说，共同耦合到存取线202N且选择性地耦合到偶数数据线204(例如，数据线2040、2042、2044等)的存储器单元208可以是存储器单元208的一个物理页(例如，偶数存储器单元)，而共同耦合到存取线202N且选择性地耦合到奇数数据线204(例如，数据线2041、2043、2045等)的存储器单元208可以是存储器单元208(例如，奇数存储器单元)的另一物理页。虽然图2A中未明确描绘数据线2043、2045，但从图中显而易见的是，NAND存储器阵列200A的数据线204可从数据线2040到数据线204M连续编号。共同耦合到给定存取线202的存储器单元208的其它分组还可界定存储器单元208的物理页。对于某些存储器装置，共同耦合到给定字线的所有存储器单元可被视为物理页。在单个读取操作期间读取或在编程操作期间编程的物理页(其在一些实施例中可仍为整个行)的部分(例如，上部或下部页存储器单元)可被视为逻辑页。
图2B是例如可作为存储器单元阵列104的一部分在参考图1描述的类型的存储器中使用的三维NAND存储器阵列200B的一部分的另一示意图。图2B中的带相同编号的元件对应于如关于图2A提供的描述。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入有可包含半导体柱的竖直结构，其中柱的一部分可充当串联连接的存储器单元串206的存储器单元的沟道区。串联连接的存储器单元串206可各自通过选择晶体管212(例如，可以是漏极选择晶体管，通常被称为选择栅极漏极)选择性地连接到数据线2040到204M，且通过选择晶体管210(例如，可以是源极选择晶体管，通常被称为选择栅极源极)选择性地连接到共同源极216。多个串联连接的存储器单元串206可能选择性地连接到相同数据线204。可通过对选择线2150-215L加偏压以选择性地各自启动串联连接的存储器单元串206和数据线204之间的特定选择晶体管212，将串联连接的存储器单元串206的子集连接到其相应数据线204。可通过对选择线214加偏压来启动选择晶体管210。每一存取线202可连接到三维NAND存储器阵列200B的多行存储器单元。通过特定存取线202共同地彼此连接的存储器单元行可被统称作层次。
图2C是例如可作为存储器单元阵列104的一部分在参考图1描述的类型的存储器中使用的存储器单元阵列200C的一部分的另一示意图。图2C中的带相同编号的元件对应于如关于图2A提供的描述。存储器单元阵列200C可包含如图2A中所描绘的串联连接的存储器单元串(例如，NAND串)206、存取(例如，字)线202、数据(例如，位)线204、选择线214(例如，源极选择线)、选择线215(例如，漏极选择线)和源极216。举例来说，NAND存储器阵列200A的一部分可为存储器单元阵列200C的部分。图2C描绘将串联连接的存储器单元串206分组为存储器单元块250。存储器单元块250可以是可在单个擦除操作中一起擦除的存储器单元208的分组，有时被称作擦除块。每一存储器单元块250可表示与例如选择线2150的单个选择线215共同相关联的那些串联连接的存储器单元串206。存储器单元块2500的源极216可为与存储器单元块250L的源极216相同的源极。举例来说，每一存储器单元块2500-250L可选择性地共同连接到源极216。一个存储器单元块250的存取线202和选择线214和215分别与任何其它存储器单元块250的存取线202和选择线214和215可不具有直接联系。
数据线2040到204M可连接(例如，选择性地连接)到缓冲器部分240，所述缓冲器部分240可以是存储器的页缓冲器的一部分。缓冲器部分240可对应于存储器平面(例如，存储器单元块2500到250L的集)。缓冲器部分240可包含用于感测相应数据线204上指示的数据值的感测装置(未示出)，以及用于从其对应的存储器平面存储感测到的数据值的对应寄存器(未示出)。
图2D是可在参考图1描述的类型的存储器中使用的存储器单元阵列的一部分的示意框图。存储器单元阵列260描绘为具有各自与相应缓冲器部分240通信的四个存储器平面270(例如，存储器平面2700到2703)，其可共同形成页缓冲器272。虽然描绘四个存储器平面270，但其它数目的存储器平面270可共同与页缓冲器272通信。每一存储器平面270描绘为包含L+1存储器单元块250(例如，存储器单元块2500到250L)。
虽然结合NAND快闪论述图2A-2D的实例，但本文中所描述的实施例不限于特定阵列架构或结构，并且可包含其它结构(例如，交叉点存储器、DRAM等)和其它架构(例如，AND阵列、NOR阵列等)。
图3是可在参考图1描述的类型的存储器装置中使用的存储器装置280的一部分的侧视图。存储器装置280包含存储器单元块2500到250L。每一存储器单元块250可如图2B中描绘为三维的。可选择存储器单元块250中的一个(例如，存储器单元块2500)用于存取，而可取消选择其余的存储器单元块(例如，存储器单元块2501到250L)。返回参考图2B和2C以及图3，存储器装置280还包含多个数据线204(仅一个位线在图3中可见)、多个漏极选择线2150到215L、布置成柱的多个串联连接的存储器单元串206、多个源极选择线2140到214L，以及共同源极216。每一存储器单元块2500到250L耦合到多个数据线204(例如，经由选择晶体管212)和共同源极216(例如，经由选择晶体管210)。每一存储器单元块2500到250L还耦合到对应的漏极选择线2150到215L和对应的源极选择线2140到214L。
如图3中所说明，数据线204可布置于存储器装置280的上部平面中。漏极选择线2150到215L可布置于数据线204下方的存储器装置280的平面中。每一串联连接的存储器单元串206可布置成漏极选择线2150到215L下方的柱。源极选择线2140到214L可布置于串联连接的存储器单元串206下方的存储器装置280的平面中。共同源极216可布置于源极选择线2140到214L下文的存储器装置280的平面中。归因于数据线204和共同源极216的布置，如282处所指示，在数据线204和共同源极216之间存在电容耦合。
例如先前参考图1描述和说明的控制逻辑116的控制逻辑被配置成实施种子操作。通过对多个数据线204中的每一个加偏压到第一电压电平(例如，VCC)并且对共同源极216加偏压到低于第一电压电平的第二电压电平(例如，0V)来实施所述种子操作。通过将每一数据线204加偏压到第一电压电平，控制逻辑使每一数据线204浮动并且对共同源极216加偏压到第一电压电平，使得每一数据线204的偏压归因于每一数据线204和共同源极216之间的电容耦合282而升高到高于第一电压电平。
通过图4的图表300描绘此种子操作。图表300说明位线电压302和共同源极电压304比对时间。在时段t0期间，对位线加偏压到第一电压电平(例如，VCC)，同时对共同源极加偏压到第二电压电平(例如，0V)。通过处于第一电压电平的位线电压302，在时段t1期间，使位线浮动并且对共同源极加偏压到第一电压电平(例如，VCC)。归因于位线和共同源极之间的电容耦合，位线电压302升高到高于第一电压电平再到第二电压电平(例如，约VCC+VCC×CR，其中CR是电容比)。
返回参考图3，在一个实例中，通过使每一数据线204浮动，控制逻辑被配置成通过以下操作进一步实施种子操作：对每一取消选择的存储器单元块的漏极选择线215加偏压到第一电压电平，使得每一数据线204的偏压归因于每一取消选择的存储器单元块的每一数据线204和漏极选择线215之间的电容耦合而升高到高于第一电压电平。在种子操作期间，控制逻辑可被配置成对所选择的存储器单元块250的漏极选择线215加偏压到预定电压电平(例如，5.6V)。预定电压电平可经设置以启动所选择的存储器单元块的选择晶体管212。在另一实例中，在种子操作期间，控制逻辑可被配置成对所选择的存储器单元块250的漏极选择线215加偏压到第二电压电平(例如，0V)以在所选择的存储器单元块中产生栅致漏极泄漏(GIDL)。在种子操作完成的情况下，控制逻辑可通过使每一数据线204的偏压升高到高于第一电压电平来实施禁止操作。
图5A-5E是说明用于实施存储器装置中的种子操作的方法400的一个实施例的流程图。在一个实例中，方法400可由图3的存储器装置280实施。如图5A中所说明，在402处，方法400包含对存储器装置的例如位线的数据线加偏压到第一电压电平，且对共同源极加偏压到低于第一电压电平的第二电压电平。在一个实例中，存储器装置可包含三维NAND存储器装置。在404处，方法402包含通过以第一电压电平对数据线加偏压，使数据线浮动。在406处，方法402包含通过使数据线浮动，对共同源极加偏压到第一电压电平，使得数据线的偏压归因于数据线和共同源极之间的电容耦合而升高到高于第一电压电平。
如图5B中所说明，在408处，方法400可另外包含通过使数据线浮动，对取消选择的存储器单元块的漏极选择线加偏压到第一电压电平，使得数据线的偏压归因于取消选择的存储器单元块的数据线和漏极选择线之间的电容耦合而升高。如图5C中所说明，在410处，方法400可另外包含在种子操作期间，对所选择的存储器单元块的漏极选择线加偏压到预定电压电平(例如，以启动选择栅极)。如图5D中所说明，在412处，方法400可另外包含在种子操作期间，对所选择的存储器单元块的漏极选择线加偏压到第二电压电平以在所选择的存储器单元块中产生栅致漏极泄漏(GIDL)。如图5E中所说明，在414处，方法400可另外包含通过使数据线升压到高于第一电压电平，禁止写入到所选择的存储器单元块的存储器单元。
总结
虽然本文中已说明且描述具体实施例，但本领域普通技术人员将了解，计算出实现相同目的的任何布置可以取代所示出的具体实施例。本领域普通技术人员将明白对实施例的许多修改。因此，本申请案意图涵盖实施例的任何改编或变型。

Claims (20)

1.一种存储器装置，其包括：
多个数据线；
共同源极，其耦合到所述存储器装置的多个存储器单元块；和
控制逻辑，其被配置成通过以下操作来实施种子操作：对所述多个数据线中的每一个加偏压到第一电压电平且对所述共同源极加偏压到低于所述第一电压电平的第二电压电平，且通过对每一数据线加偏压到所述第一电压电平，使每一数据线浮动并且对所述共同源极加偏压到所述第一电压电平，使得每一数据线的所述偏压归因于每一数据线和所述共同源极之间的电容耦合而升高到高于所述第一电压电平。
2.根据权利要求1所述的存储器装置，其另外包括：
多个漏极选择线；和
所述多个存储器单元块，每一存储器单元块耦合到所述多个数据线和所述共同源极，且每一存储器单元块耦合到漏极选择线，
其中通过使每一数据线浮动，所述控制逻辑被配置成对每一取消选择的存储器单元块的所述漏极选择线加偏压到所述第一电压电平，使得每一数据线的所述偏压归因于每一取消选择的存储器单元块的每一数据线和所述漏极选择线之间的电容耦合而升高到高于所述第一电压电平。
3.根据权利要求1所述的存储器装置，其另外包括：
多个漏极选择线；和
所述多个存储器单元块，每一存储器单元块耦合到所述多个数据线和所述共同源极，且每一存储器单元块耦合到漏极选择线，
其中在所述种子操作期间，所述控制逻辑被配置成对所选择的存储器单元块的所述漏极选择线加偏压到预定电压电平。
4.根据权利要求1所述的存储器装置，其另外包括：
多个漏极选择线；和
所述多个存储器单元块，每一存储器单元块耦合到所述多个数据线和所述共同源极，且每一存储器单元块耦合到漏极选择线，
其中在所述种子操作期间，所述控制逻辑被配置成对所选择的存储器单元块的所述漏极选择线加偏压到所述第二电压电平以在所述选择的存储器单元块中产生栅致漏极泄漏GIDL。
5.根据权利要求1所述的存储器装置，其中所述控制逻辑通过使每一数据线的所述偏压升高到高于所述第一电压电平来实施禁止操作。
6.根据权利要求1所述的存储器装置，其中所述多个数据线包括偶数数据线和奇数数据线。
7.根据权利要求1所述的存储器装置，其中所述存储器装置包括三维NAND存储器装置。
8.一种存储器装置，其包括：
多个存储器单元块；
多个数据线，其耦合到每一存储器单元块；
共同源极，其耦合到每一存储器单元块；和
控制逻辑，其被配置成通过以下操作来实施种子操作：对所述多个数据线中的每一个加偏压到第一电压电平且对所述共同源极加偏压到低于所述第一电压电平的第二电压电平，且通过对每一数据线加偏压到所述第一电压电平，使每一数据线浮动并且对所述共同源极加偏压到所述第一电压电平，使得每一数据线的所述偏压归因于每一数据线和所述共同源极之间的电容耦合而升高到高于所述第一电压电平。
9.根据权利要求8所述的存储器装置，其另外包括：
多个漏极选择线，每一漏极选择线耦合到存储器单元块，
其中通过使每一数据线浮动，所述控制逻辑被配置成对每一取消选择的存储器单元块的所述漏极选择线加偏压到所述第一电压电平，使得每一数据线的所述偏压归因于每一取消选择的存储器单元块的每一数据线和所述漏极选择线之间的电容耦合而升高到高于所述第一电压电平。
10.根据权利要求8所述的存储器装置，其另外包括：
多个漏极选择线，每一漏极选择线耦合到存储器单元块，
其中在所述种子操作期间，所述控制逻辑被配置成对所选择的存储器单元块的所述漏极选择线加偏压到预定电压电平。
11.根据权利要求8所述的存储器装置，其另外包括：
多个漏极选择线，每一漏极选择线耦合到存储器单元块，
其中在所述种子操作期间，所述控制逻辑被配置成对所选择的存储器单元块的所述漏极选择线加偏压到所述第二电压电平以在所述选择的存储器单元块中产生栅致漏极泄漏GIDL。
12.根据权利要求8所述的存储器装置，其中所述控制逻辑通过使每一数据线的所述偏压升高到高于所述第一电压电平来实施禁止操作。
13.根据权利要求8所述的存储器装置，其中所述多个数据线包括偶数数据线和奇数数据线。
14.根据权利要求8所述的存储器装置，其中所述存储器装置包括三维NAND存储器装置。
15.一种用于实施存储器装置中的种子操作的方法，所述方法包括：
对所述存储器装置的数据线加偏压到第一电压电平并且对共同源极加偏压低于所述第一电压电平的第二电压电平，所述共同源极耦合到所述存储器装置的多个存储器单元块；
通过以所述第一电压电平对所述数据线加偏压，使所述数据线浮动；和
通过使所述数据线浮动，对所述共同源极加偏压到所述第一电压电平，使得所述数据线的所述偏压归因于所述数据线和所述共同源极之间的电容耦合而升高到高于所述第一电压电平。
16.根据权利要求15所述的方法，其另外包括：
通过使所述数据线浮动，对取消选择的存储器单元块的漏极选择线加偏压到所述第一电压电平，使得所述数据线的所述偏压归因于所述取消选择的存储器单元块的所述数据线和所述漏极选择线之间的电容耦合而升高。
17.根据权利要求15所述的方法，其另外包括：
在所述种子操作期间，对所选择的存储器单元块的漏极选择线加偏压到预定电压电平。
18.根据权利要求15所述的方法，其另外包括：
在所述种子操作期间，对所选择的存储器单元块的漏极选择线加偏压到所述第二电压电平以在所述选择的存储器单元块中产生栅致漏极泄漏GIDL。
19.根据权利要求15所述的方法，其另外包括：
通过使所述数据线升压到高于所述第一电压电平，禁止写入到所选择的存储器单元块的存储器单元。
20.根据权利要求15所述的方法，其中所述存储器装置包括三维NAND存储器装置。
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