CN111179982B - 用于在对存储器单元执行存取操作之后将控制栅极放电的设备及方法 - Google Patents

用于在对存储器单元执行存取操作之后将控制栅极放电的设备及方法 Download PDF

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Abstract

本申请案涉及用于在对存储器单元执行存取操作之后将控制栅极放电的设备及方法。方法及经配置以执行类似方法的设备可包含：对存储器单元阵列中的存储器单元执行存取操作；在执行所述存取操作之后，将第一场效应晶体管的控制栅极放电；在将所述第一场效应晶体管的所述控制栅极放电之后，将串联连接在所述第一场效应晶体管与所述存储器单元之间的第二场效应晶体管的控制栅极放电；及在将所述第二场效应晶体管的所述控制栅极放电之后，将所述存储器单元的控制栅极放电。

Description

用于在对存储器单元执行存取操作之后将控制栅极放电的设 备及方法
技术领域
本发明一般来说涉及存储器，且明确地说，在一或多个实施例中，本发明涉及用于在对存储器单元执行存取操作之后将控制栅极放电的设备及方法。
背景技术
存储器(例如，存储器装置)通常经提供作为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。
快闪存储器已发展成用于各种各样的电子应用的非易失性存储器的普遍来源。快闪存储器通常使用允许高存储器密度、高可靠性及低电力消耗的单晶体管存储器单元。通过电荷存储结构(例如，浮动栅极或电荷陷阱)的编程(其通常称为写入)或其它物理现象(例如，相变或极化)，所述存储器单元的阈值电压(Vt)的改变决定了每一存储器单元的数据状态(例如，数据值)。快闪存储器及其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、运载工具、无线装置、移动电话及可抽换式存储器模块，且非易失性存储器的用途不断扩展。
NAND快闪存储器是常见类型的快闪存储器装置，因此被称为其中布置基本存储器单元配置的逻辑形式。通常，NAND快闪存储器的存储器单元的阵列经布置使得所述阵列的行中的每一存储器单元的控制栅极连接在一起而形成存取线，例如字线。所述阵列的列包含一起串联连接在一对选择门(例如，源极选择晶体管及漏极选择晶体管)之间的存储器单元串(通常称为NAND串)。每一源极选择晶体管可连接到源极，而每一漏极选择晶体管可连接到数据线，例如列位线。在存储器单元串与源极之间及/或在存储器单元串与数据线之间使用一个以上选择门的变化形式是已知的。
例如擦除操作、编程操作及/或读取操作等存取操作可用于使存储器单元准备好进行编程、用于将存储器单元编程为含有(例如，表示)表示一或多个信息数字(例如，位)的特定数据状态，及/或用于感测存储器单元含有(例如，表示)的数据状态。举例来说，读取操作可涉及将特定电压电平施加到与存储器单元阵列相关联的多种传导线以响应于所施加电压电平(例如，施加到其控制栅极)而将目标存储器单元连接到数据线及源极以便确定所述目标存储器单元是否导通。在感测目标存储器单元是否导通之后，可将各种所施加电压电平放电。
发明内容
在一个方面中，本申请案提供一种设备，其包括：存储器单元阵列；及控制器，其经配置以存取所述存储器单元阵列；其中所述控制器进一步经配置以：对所述存储器单元阵列中的存储器单元执行存取操作；在执行所述存取操作之后，将第一场效应晶体管的控制栅极放电；在将所述第一场效应晶体管的所述控制栅极放电之后，将串联连接在所述第一场效应晶体管与所述存储器单元之间的第二场效应晶体管的控制栅极放电；及在将所述第二场效应晶体管的所述控制栅极放电之后，将所述存储器单元的控制栅极放电。
在另一方面中，本申请案提供一种方法，其包括：对存储器单元阵列中的存储器单元执行存取操作；在执行所述存取操作之后，将第一场效应晶体管的控制栅极放电；在将所述第一场效应晶体管的所述控制栅极放电之后，将串联连接在所述第一场效应晶体管与所述存储器单元之间的第二场效应晶体管的控制栅极放电；及在将所述第二场效应晶体管的所述控制栅极放电之后，将所述存储器单元的控制栅极放电。
在又一方面中，本申请案提供一种方法，其包括：对存储器单元阵列中的多个串联连接的存储器单元执行存取操作，其中所述多个串联连接的存储器单元选择性地连接在源极与数据线之间；在执行所述存取操作之后，将串联连接在所述多个串联连接的存储器单元与所述源极之间的第一场效应晶体管的控制栅极放电，且将串联连接在所述多个串联连接的存储器单元与所述数据线之间的第二场效应晶体管的控制栅极放电；在将所述第一场效应晶体管及所述第二场效应晶体管的所述控制栅极放电之后，将串联连接在所述第一场效应晶体管与所述多个串联连接的存储器单元之间的第三场效应晶体管的控制栅极放电，且将串联连接在所述第二场效应晶体管与所述多个串联连接的存储器单元之间的第四场效应晶体管的控制栅极放电；及在将所述第三场效应晶体管及所述第四场效应晶体管的所述控制栅极放电之后，将所述多个串联连接的存储器单元的控制栅极放电。
在又一方面中，本申请案提供一种设备，其包括：存储器单元阵列；及控制器，其经配置以存取所述存储器单元阵列；其中所述控制器进一步经配置以：对所述存储器单元阵列中的多个串联连接的存储器单元执行存取操作，其中所述多个串联连接的存储器单元选择性地连接在源极与数据线之间；在执行所述存取操作之后，将串联连接在所述多个串联连接的存储器单元与所述源极之间的第一场效应晶体管的控制栅极放电，且将串联连接在所述多个串联连接的存储器单元与所述数据线之间的第二场效应晶体管的控制栅极放电；在将所述第一场效应晶体管及所述第二场效应晶体管的所述控制栅极放电之后，将串联连接在所述第一场效应晶体管与所述多个串联连接的存储器单元之间的第三场效应晶体管的控制栅极放电，且将串联连接在所述第二场效应晶体管与所述多个串联连接的存储器单元之间的第四场效应晶体管的控制栅极放电；及在将所述第三场效应晶体管及所述第四场效应晶体管的所述控制栅极放电之后，将所述多个串联连接的存储器单元的控制栅极放电。
附图说明
图1是根据实施例的作为电子系统的一部分与处理器通信的存储器的简化框图。
图2A到2B是可在参考图1所描述的类型的存储器中使用的存储器单元阵列的部分的示意图。
图3是可与实施例一起使用的多个存储器单元的阈值电压范围的概念性描绘。
图4A到4B描绘根据其它实施例的用于操作存储器的方法的时序图。
图5A到5B是根据其它实施例的操作存储器的方法的流程图。
图6A到6B是根据其它实施例的操作存储器的方法的流程图。
具体实施方式
在以下详细说明中，参考形成本文的一部分的附图，且附图中以图解方式展示特定实施例。在图式中，相似参考编号遍及数个视图描述基本上类似组件。可利用其它实施例，且可在不背离本发明的范围的情况下做出结构、逻辑及电改变。因此，不应在限制意义上理解以下详细说明。
举例来说，本文中所使用的术语“半导体”可是指材料层、晶片或衬底，且包含任何基底半导体结构。“半导体”应理解为包含蓝宝石上覆硅(SOS)技术、绝缘体上覆硅(SOI)技术、薄膜晶体管(TFT)技术、经掺杂及未经掺杂的半导体、由基底半导体结构支撑的硅的外延层以及所属领域的技术人员熟知的其它半导体结构。此外，当在以下说明中提及半导体时，可已利用先前工艺步骤来形成基底半导体结构中的区域/结，且术语半导体可包含含有此些区域/结的下伏层。除非从上下文另外明了，否则如本文中所使用的术语传导性(conductive)以及其各种相关形式(例如，传导(conduct)、传导性地(conductively)、传导(conducting)、传导(conduction)、传导性(conductivity)等)是指导电。类似地，除非从上下文另外明了，否则如本文中所使用的术语连接(connecting)以及其各种相关形式(例如，连接(connect)、经连接(connected)、连接(connection)等)是指电连接。
图1是根据实施例的作为第三设备(呈电子系统的形式)的一部分与第二设备(呈处理器130的形式)通信的第一设备(呈存储器(例如，存储器装置)100的形式)的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、运载工具、无线装置、移动电话等。处理器130(例如，存储器装置100外部的控制器)可为存储器控制器或其它外部主机装置。
存储器装置100包含在逻辑上布置成若干行及列的存储器单元阵列104。逻辑行的存储器单元通常连接到相同存取线(通常称为字线)，而逻辑列的存储器单元通常选择性地连接到相同数据线(通常称为位线)。单个存取线可与一个以上存储器单元逻辑行相关联，且单个数据线可与一个以上逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够被编程为至少两种目标数据状态中的一者。
行解码电路108及列解码电路110经提供以解码地址信号。地址信号经接收及解码以存取存储器单元阵列104。存储器装置100还包含输入/输出(I/O)控制电路112以管理命令、地址及数据到存储器装置100的输入以及数据及状态信息从存储器装置100的输出。地址寄存器114与I/O控制电路112以及行解码电路108及列解码电路110通信以在进行解码之前锁存地址信号。命令寄存器124与I/O控制电路112及控制逻辑116通信以锁存传入命令。
控制器(例如，存储器装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取且产生用于外部处理器130的状态信息，即，控制逻辑116经配置以对存储器单元阵列104执行存取操作(例如，读取操作、编程操作及/或擦除操作)。控制逻辑116与行解码电路108及列解码电路110通信以响应于地址而控制行解码电路108及列解码电路110。
控制逻辑116还与高速缓冲存储器寄存器118通信。高速缓冲存储器寄存器118如控制逻辑116所引导而锁存传入或传出的数据以在存储器单元阵列104正忙于分别写入或读取其它数据时暂时地存储数据。在编程操作(例如，写入操作)期间，可将数据从高速缓冲存储器寄存器118传递到数据寄存器120以供传送到存储器单元阵列104；接着，可将新数据从I/O控制电路112锁存在高速缓冲存储器寄存器118中。在读取操作期间，可将数据从高速缓冲存储器寄存器118传递到I/O控制电路112以供输出到外部处理器130；接着，可将新数据从数据寄存器120传递到高速缓冲存储器寄存器118。高速缓冲存储器寄存器118及/或数据寄存器120可形成存储器装置100的页缓冲器(例如，可形成存储器装置100的页缓冲器的一部分)。页缓冲器可进一步包含感测装置(图1中未展示)以(例如)通过感测连接到所述存储器单元的数据线的状态而感测存储器单元阵列104的存储器单元的数据状态。状态寄存器122可与I/O控制电路112及控制逻辑116通信以锁存状态信息以供输出到处理器130。
存储器装置100经由控制链路132在控制逻辑116处从处理器130接收控制信号。所述控制信号可包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用WE#、读取启用RE#及写入保护WP#。取决于存储器装置100的本质，可经由控制链路132进一步接收额外或替代控制信号(未展示)。存储器装置100经由多路复用输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)且经由I/O总线134将数据输出到处理器130。
举例来说，可经由输入/输出(I/O)总线134的I/O引脚[7:0]在I/O控制电路112处接收命令，且接着可将所述命令写入到命令寄存器124中。可经由输入/输出(I/O)总线134的I/O引脚[7:0]在I/O控制电路112处接收地址，且接着可将所述地址写入到地址寄存器114中。可经由8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]在I/O控制电路112处接收数据，且接着可将所述数据写入到高速缓冲存储器寄存器118中。随后可将数据写入到数据寄存器120中以用于对存储器单元阵列104进行编程。关于另一实施例，可省略高速缓冲存储器寄存器118，且可将数据直接写入到数据寄存器120中。数据还可经由8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]而输出。尽管可以参考I/O引脚，但所述I/O引脚可包含通过外部装置(例如，处理器130)(例如通常使用的传导垫或传导凸块)而提供到存储器装置100的电连接的任何传导节点。
所属领域的技术人员将了解，可提供额外电路及信号，且已简化图1的存储器装置100。应认识到，可能未必需要将参考图1所描述的各种块组件的功能性隔离以区分集成电路装置的组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的一个以上块组件的功能性。另一选择为，可组合集成电路装置的一或多个组件或组件部分以执行图1的单个块组件的功能性。
另外，虽然根据用于各种信号的接收及输出的通俗惯例而描述特定I/O引脚，但应注意，在各种实施例中，可使用I/O引脚(或其它I/O节点结构)的其它组合或数目。
图2A是例如作为存储器单元阵列104的一部分的可在参考图1所描述的类型的存储器中使用的存储器单元阵列200A(例如，NAND存储器阵列)的一部分的示意图。存储器阵列200A包含存取线(例如，字线2020到202N)及数据线(例如，位线2040到204M)。字线202可以多对一关系连接到图2A中未展示的全局存取线(例如，全局字线)。关于一些实施例，存储器阵列200A可形成于半导体上方，举例来说，所述半导体可为经传导性掺杂的以具有一传导性类型，例如p型传导性，例如，以形成p阱，或n型传导性，例如，以形成n阱。
存储器阵列200A可布置成行(各自对应于字线202)及列(各自对应于位线204)。每一列可包含串联连接的存储器单元(例如，非易失性存储器单元)串，例如NAND串2060到206M中的一者。每一NAND串206可连接(例如，选择性地连接)到共同源极(SRC)216，且可包含存储器单元2080到208N。存储器单元208可表示用于存储数据的非易失性存储器单元。存储器单元208中的一些存储器单元可表示虚拟存储器单元，例如，并非用于存储用户数据的存储器单元。存储器的用户通常不可存取虚拟存储器单元，且为得到操作优点，通常将所述虚拟存储器单元并入到NAND串206中，这是众所周知的。
每一NAND串206的存储器单元208可串联连接在选择门210(例如，场效应晶体管)(例如，选择门2100到210M(例如，其可为源极选择晶体管，通常称为选择门源极)中的一者)与选择门212(例如，场效应晶体管)(例如，选择门2120到212M(例如，其可为漏极选择晶体管，通常称为选择门漏极)中的一者)之间。选择门2100到210M可共同连接到选择线214，例如源极选择线(SGS)，且选择门2120到212M可共同连接到选择线215，例如漏极选择线(SGD)。尽管描绘为传统场效应晶体管，但选择门210及212可利用与存储器单元208类似(例如，相同)的结构。选择门210及212可表示串联连接的多个选择门，其中串联的每一选择门经配置以接收相同或独立控制信号。每一选择门210的控制栅极可连接到选择线214。每一选择门212的控制栅极可连接到选择线215。
每一NAND串206的选择门210可串联连接在其存储器单元208与GIDL(栅极诱发的漏极泄漏)产生器门218(例如，场效应晶体管)(例如，GIDL产生器(GG)门2180到218M中的一者)之间。GG门2180到218M可称为源极GG门。每一NAND串206的选择门212可串联连接在其存储器单元208与GG门220(例如，场效应晶体管)(例如，GG门2200到220M中的一者)之间。GG门2200到220M可称为漏极GG门。
GG门2180到218M可共同连接到控制线222，例如SGS_GG控制线，且GG门2200到220M可共同连接到控制线224，例如SGD_GG控制线。尽管描绘为传统场效应晶体管，但GG门218及220可利用与存储器单元208类似(例如，相同)的结构。GG门218及220可表示串联连接的多个GG门，其中串联的每一GG门经配置以接收相同或独立控制信号。一般来说，GG门218及220可分别具有不同于(例如，低于)选择门210及212的阈值电压的阈值电压。源极GG门218的阈值电压可不同于(例如，高于)漏极GG门220的阈值电压。GG门218及220的阈值电压可具有与选择门210及212的阈值电压相反的极性，及/或可低于选择门210及212的阈值电压。举例来说，选择门210及212可具有正阈值电压(例如，2V到4V)，而GG门218及220可具有负阈值电压(例如，-1V到-4V)。举例来说，GG门218及220可经提供以在擦除操作期间辅助产生去往其对应NAND串206的沟道区域中的GIDL电流。
每一GG门218的源极可连接到共同源极216。每一GG门218的漏极可连接到对应NAND串206的选择门210。举例来说，GG门2180的漏极可连接到对应NAND串2060的选择门2100的源极。因此，在协作中，对应NAND串206的每一选择门210及GG门218可经配置以将所述NAND串206选择性地连接到共同源极216。每一GG门218的控制栅极可连接到控制线222。
每一GG门220的漏极可连接到对应NAND串206的位线204。举例来说，GG门2200的漏极可连接到对应NAND串2060的位线2040。每一GG门220的源极可连接到对应NAND串206的选择门212。举例来说，GG门2200的源极可连接到对应NAND串2060的选择门2120。因此，在协作中，对应NAND串206的每一选择门212及GG门220可经配置以将所述NAND串206选择性地连接到对应位线204。每一GG门220的控制栅极可连接到控制线224。
图2A中的存储器阵列可为准二维存储器阵列，且可具有大体平面结构，例如，其中共同源极216、NAND串206及位线204在基本上平行平面中延伸。另一选择为，图2A中的存储器阵列可为三维存储器阵列，例如，其中NAND串206可基本上垂直于含有共同源极216的平面及含有位线204的平面而延伸，含有位线204的平面可基本上平行于含有共同源极216的平面。
存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的改变)的数据存储结构234(例如，浮动栅极、电荷陷阱或经配置以存储电荷的其它结构)以及控制栅极236，如图2A中所展示。数据存储结构234可包含传导性结构及电介质结构两者，而控制栅极236通常由一或多种传导性材料形成。在一些情形中，存储器单元208可进一步具有所定义源极/漏极(例如，源极)230及所定义源极/漏极(例如，漏极)232。存储器单元208使其控制栅极236连接到(且在一些情形中，形成)字线202。
存储器单元208的列可为选择性地连接到给定位线204的一NAND串206或多个NAND串206。存储器单元208的行可为共同连接到给定字线202的存储器单元208。存储器单元208的行可(但不需要)包含共同连接到给定字线202的全部存储器单元208。存储器单元208的行可通常被划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页通常包含共同连接到给定字线202的每隔一个存储器单元208。举例来说，共同连接到字线202N且选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可为存储器单元208(例如，偶数存储器单元)的一个物理页，而共同连接到字线202N且选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可为存储器单元208(例如，奇数存储器单元)的另一物理页。尽管图2A中未明确描绘位线2043到2045，但从所述图应明了，存储器单元阵列200A的位线204可为从位线2040到位线204M连续编号的。共同连接到给定字线202的存储器单元208的其它群组也可定义存储器单元208的物理页。关于某些存储器装置，共同连接到给定字线的全部存储器单元可被视为存储器单元的物理页。在单个读取操作期间读取或在单个编程操作(例如，存储器单元的上部或下部页)期间编程的存储器单元(在一些实施例中，其仍可为整个行)的物理页的部分可被视为存储器单元的逻辑页。存储器单元的块可包含经配置而一起被擦除的那些存储器单元，例如连接到字线2020到202N的全部存储器单元(例如，共享共同字线202的全部NAND串206)。除非明确被区分，否则本文中提及的存储器单元页是指存储器单元逻辑页中的存储器单元。
尽管图2A的实例是结合NAND快闪而论述，但本文中所描述的实施例及概念不限于特定阵列架构或结构，且可包含其它结构(例如，SONOS或经配置以存储电荷的其它数据存储结构)及其它架构(例如，AND阵列、NOR阵列等)。
图2B是例如作为存储器单元阵列104的一部分的可在参考图1所描述的类型的存储器中使用的存储器单元阵列200B的一部分的另一示意图。图2B中的相似地编号的元件对应于关于图2A而提供的说明。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。然而，为图式的清晰起见，图2B的结构描绘为不具有GG门218或220。参考图2A将明了在选择门210与源极216之间包含GG门218且在选择门212与对应位线204之间包含GG门220。控制线222及224通常可分别利用与图2B中关于选择线214及215所描绘相同的布置，其中可利用单个控制线222，且其中可利用多个控制线224。另一选择为，单个控制线224可以类似于控制线214的连接的方式连接到GG门220。
三维NAND存储器阵列200B可并入有可包含半导体柱的垂直结构，其中柱的一部分可充当NAND串206的存储器单元的沟道区域。NAND串206可各自通过选择晶体管212(例如，其可为漏极选择晶体管，通常称为选择门漏极)而选择性地连接到位线2040到204M(至少部分地)且通过选择晶体管210(例如，其可为源极选择晶体管，通常称为选择门源极)而选择性地连接到共同源极216(至少部分地)。多个NAND串206可选择性地连接到相同位线204。举例来说，NAND串206的子组可通过偏置选择线2150到215K以选择性地激活各自介于NAND串206与位线204之间的特定选择晶体管212而连接到其相应位线204。选择晶体管210可通过偏置选择线214而激活。每一字线202可连接到存储器阵列200B的多行存储器单元。通过特定字线202而共同连接到彼此的存储器单元行可统称为叠层。
图3是可与实施例一起使用的多个存储器单元的阈值电压范围的概念性描绘。图3图解说明八电平存储器单元(通常称为TLC存储器单元)群体的阈值电压范围及其分布的实例。举例来说，此类存储器单元可被编程到属于八个不同阈值电压范围3300到3307中的一者的阈值电压(Vt)，每一阈值电压范围用于表示对应于三个位的位模式的数据状态。阈值电压范围3300通常具有比其余阈值电压范围3301到3307更大的宽度，因为存储器单元通常全部被置于对应于阈值电压范围3300的数据状态，接着随后将那些存储器单元的子组编程为具有阈值电压范围3301到3307中的一者中的阈值电压。由于编程操作通常比擦除操作在增量上受到更多控制，因此这些阈值电压范围3301到3307可往往具有更紧密分布。
阈值电压范围3300、3301、3302、3303、3304、3305、3306及3307可各自分别表示相应数据状态，例如，L0、L1、L2、L3、L4、L5、L6及L7。作为实例，如果存储器单元的阈值电压处于八个阈值电压范围中的第一者3300内，那么在此情形中，存储器单元可正存储具有逻辑数据值111的数据状态L0，且通常称为存储器单元的经擦除状态。如果阈值电压处于八个阈值电压范围中的第二者3301内，那么在此情形中，存储器单元可正存储具有逻辑数据值011的数据状态L1。如果阈值电压处于八个阈值电压范围中的第三者3302内，那么在此情形中，存储器单元可正存储具有逻辑数据值001的数据状态L2，以此类推。表1提供数据状态与其对应逻辑数据值之间的一种可能对应性。数据状态到逻辑数据值的其它指派是已知的。如本文中所使用，保持处于最低数据状态(例如，经擦除状态或L0数据状态)的存储器单元将视为被编程到最低数据状态。举例来说，微调寄存器128内可含有表1的信息。
表1
在确定图3的各种分布的存储器单元的数据状态时，可使用读取电压3320到3326。举例来说，在按升序施加读取电压332的情况下，可确定响应于读取电压3320而第一个激活的存储器单元具有对应于阈值电压范围3300的数据状态，可确定响应于读取电压3321而第一个激活的存储器单元具有对应于阈值电压范围3301的数据状态，可确定响应于读取电压3322而第一个激活的存储器单元具有对应于阈值电压范围3302的数据状态，以此类推。响应于读取电压3320到3326中的任一者都未激活的存储器单元可视为具有对应于阈值电压范围3307的数据状态。举例来说，读取电压3320到3326可表示-3V到5V的读取窗。
图4A描绘根据实施例的操作存储器的方法的时序图。举例来说，图4A的时序图可表示对存储器的一存储器单元或多个存储器单元的存取操作，例如，读取操作。所述方法可由存储器的内部控制器(例如，图1的存储器100的控制逻辑116)执行。迹线440可表示施加到连接到选定用于读取操作的存储器单元(例如，目标存储器单元)的存取线的电压电平。以下论述将参考至少图2A而做出，且将假设选定用于读取操作的存储器单元是NAND串2060的存储器单元208x，使得迹线440可表示施加到存取线202x的电压电平。存取线202x可称为选定存取线，因为存取线202x连接到目标存储器单元，而其余存取线202可称为未选择存取线。NAND串2060可称为串联连接的存储器单元的选定串，因为NAND串2060含有目标存储器单元。迹线442可表示施加到未选择存取线202(例如，存取线2020到202x-1及202x+1到202N)中的一或多者的电压电平。迹线444可表示施加到选择线214(例如，SGS)的电压电平及/或施加到选择线215(例如，SGD)的电压电平。迹线446可表示施加到控制线222(例如，SGS_GG)的电压电平及/或施加到控制线224(例如，SGD_GG)的电压电平。尽管图4A的论述是在目标存储器单元的脉络中做出，但连接到选定存取线的一个以上存储器单元均可为读取操作的目标。举例来说，读取操作可以连接到选定存取线的存储器单元页的所有存储器单元为目标。
在时间t0处，可开始预充电阶段。读取操作的预充电阶段可使未选择存取线202达到足以激活其相应所连接存储器单元(无论其数据状态如何)的电压电平，例如，通过电压。如图4A的实例中所展示，可首先使含有目标存储器单元(例如，一或多个目标存储器单元)的存储器单元块的所有存取线202的电压电平从电压电平448达到电压电平450。电压电平450可足以激活连接到存取线202中的一者的每一存储器单元(无论其数据状态如何)。作为一个实例，电压电平450可为约8V到9V内的值。电压电平448可为参考电位，例如，Vss、0V或接地。以此方式使所有存取线202一起上升可促进达到期望电压电平为电压电平450的任一存取线202的稳定状态的速度改进。可使选择线214及/或选择线215达到足以激活其相应选择门的电压电平452。可使控制线222及/或控制线224达到足以激活其相应GIDL产生器门的电压电平454。
在或大约在时间t1处，可将选定存取线202x放电到电压电平456。电压电平456可表示用于区分目标存储器单元的可能数据状态的读取电压。举例来说，如果在将电压电平456施加到存取线202x且因此施加到目标存储器单元的控制栅极时，目标存储器单元被激活，那么目标存储器单元可被视为具有对应于低于或等于电压电平456的阈值电压范围的数据状态。如果在将电压电平456施加到存取线202x时，目标存储器单元被撤销激活，那么目标存储器单元可被视为具有对应于高于电压电平456的阈值电压范围的数据状态。如此项技术内众所周知，在正施加电压电平456时，感测操作可在时间t2与t3之间执行，以确定目标存储器单元是否导通。作为一个实例，电压电平456可对应于读取电压3300。尽管电压电平456在视觉上描绘为高于电压电平448，但针对一些实施例，电压电平456可为负电压电平。
在于时间t2处正将电压电平456施加到选定存取线202x时，正将电压电平450施加到未选择存取线2020到202x-1及202x+1到202N。另外，在于时间t2处正将电压电平456施加到选定存取线202x时，可将电压电平452施加到选择线214及/或选择线215。此外，在于时间t2处正将电压电平456施加到到选定存取线202x时，可将电压电平454施加到控制线222及/或控制线224。以此方式，如果目标存储器单元被激活，那么可建立穿过NAND串206的电流流动，但如果目标存储器单元未被激活，那么可抑制穿过NAND串206的的电流流动，因此准许感测目标存储器单元的数据状态。作为一个实例，电压电平452可为约2V到5V内的值。另外，电压电平454也可为约2V到5V内的值。然而，电压电平452及454可彼此不同，因为其相应晶体管及其期望操作的阈值电压可不同。
在时间t3处，可将施加到选定存取线202x的电压电平增大到电压电平458，同时可维持其它迹线442、444及446的电压电平。电压电平458可表示用于区分目标存储器单元的不同可能数据状态的不同读取电压。如此项技术内众所周知，在正施加电压电平458时，感测操作可在时间t3与t4之间执行，以确定目标存储器单元是否导通。作为一个实例，电压电平458可对应于读取电压3301。
在时间t4处，可将施加到选定存取线202x的电压电平增大到电压电平460，同时可维持其它迹线442、444及446的电压电平。电压电平460可表示用于区分目标存储器单元的不同可能数据状态的不同读取电压。如此项技术内众所周知，在正施加电压电平460时，感测操作可在时间t4与t5之间执行，以确定目标存储器单元是否导通。作为一个实例，电压电平460可对应于读取电压3302。
在时间t5处，可将施加到选定存取线202x的电压电平增大到电压电平462，同时可维持其它迹线442、444及446的电压电平。电压电平462可表示用于区分目标存储器单元的不同可能数据状态的不同读取电压。如此项技术内众所周知，在正施加电压电平462时，感测操作可在时间t5与t6之间执行，以确定目标存储器单元是否导通。作为一个实例，电压电平462可对应于读取电压3303。
在时间t6处，可将施加到选定存取线202x的电压电平增大到电压电平464，同时可维持其它迹线442、444及446的电压电平。电压电平464可表示用于区分目标存储器单元的不同可能数据状态的不同读取电压。如此项技术内众所周知，在正施加电压电平464时，感测操作可在时间t6与t7之间执行，以确定目标存储器单元是否导通。作为一个实例，电压电平464可对应于读取电压3304。
在时间t7处，可将施加到选定存取线202x的电压电平增大到电压电平466，同时可维持其它迹线442、444及446的电压电平。电压电平466可表示用于区分目标存储器单元的不同可能数据状态的不同读取电压。如此项技术内众所周知，在正施加电压电平466时，感测操作可在时间t7与t8之间执行，以确定目标存储器单元是否导通。作为一个实例，电压电平466可对应于读取电压3305。
在时间t8处，可将施加到选定存取线202x的电压电平增大到电压电平468，同时可维持其它迹线442、444及446的电压电平。电压电平468可表示用于区分目标存储器单元的不同可能数据状态的不同读取电压。如此项技术内众所周知，在正施加电压电平468时，感测操作可在时间t8与t9之间执行，以确定目标存储器单元是否导通。作为一个实例，电压电平468可对应于读取电压3306。
虽然图4A中仅描绘七个读取电压，但可使用其它数目个读取电压。一般来说，可使用Y个读取电压来区分Y+1种可能数据状态中的每一者。另外，虽然已提供实例性数值电压电平，但这些电压电平通常是取决于在集成电路装置的制作及操作中所利用的技术，且取决于实施方案，可为不同的。此外，利用读取电压的斜升而非利用如图4A中所描绘的步骤的读取操作是众所周知的，且也可与实施例一起使用。
各种实施例均力求减轻在存取操作(例如，读取操作)之后NAND串内的电切断。明确地说，邻近的NAND串中的装置与其相关联选择门及GIDL产生器门之间的巨大电位差可导致外装置中的电荷的注入，这可更改其阈值电压。对于GIDL产生器门，此增大可导致无法到达其预期目的。为解决此问题，各种实施例提供了存储器单元阵列内的各种线的特定放电顺序。明确地说，在对存储器单元阵列的存储器单元群组(例如，存储器单元块)进行存取操作(例如，读取操作)之后，经存取存储器单元群组的存取线可在经存取存储器单元群组的选择线之后被放电(例如，到参考电位)，且经存取存储器单元群组的选择线可在经存取存储器单元群组的GIDL产生器控制线之后被放电。
因此，在时间t10处，可将控制线222及/或控制线224放电(例如)到电压电平448。在时间t11处，可将选择线214及/或选择线215放电(例如)到电压电平448。时间t11与时间t10之间的周期可为大约2μs。在时间t12处，可将控制线222及/或控制线224放电(例如)到电压电平448。时间t12与时间t11之间的周期可为大约300ns。预期，当NAND串变得更长时，即，含有更多串联连接的存储器单元时，可期望时间t11与时间t10之间及时间t12与t11之间的更长延迟。关于一些实施例，可维持时间t12与时间t11之间的周期相对时间t11与时间t10之间的周期的比率。举例来说，时间t12与时间t11之间的周期可小于时间t11与时间t10之间的周期，且可短一个数量级。
尽管图4A是参考读取操作而描绘及描述，但针对其它存取操作，可以参考时间t10到时间t12所描述的顺序将这些传导线中的每一者从其相应电压电平放电，所述传导线例如存取线202(例如，迹线440及442)、选择线214及/或215(例如，迹线444)及控制线222及/或224(例如，迹线446)。
图4B描绘根据另一实施例的操作存储器的方法的时序图。图4B的操作存储器的方法与图4A的操作存储器的方法的不同之处在于：在如参考图4A所描述的放电之前，在时间t9a(例如，在图4A的时间t9与时间t10之间)处使每一迹线达到共同电压电平470。使存取线、选择线及GG控制线达到共同电压可用于在将这些线放电之前使NAND串206及其相关联结构的沟道电位正规化。电压电平470可低于电压电平450，且可进一步低于电压电平468。尽管图4B中未以此方式描绘，但电压电平470可进一步低于电压电平452。可以参考图4A的时间t10到时间t12所描述的方式将迹线440、442、444及446的电压电平放电，但各自是从电压电平470而放电。本文中认识到，即使在值可打算为相等的情况下，工业处理及操作的可变性及准确性也可导致与其期望值有差异。这些可变性及准确性通常将取决于在集成电路装置的制作及操作中所利用的技术。因此，如果值打算为相等的，那么那些值被视为基本上相等的(无论其所得值如何)。
图5A是根据实施例的操作存储器的方法的流程图。在551处，可对存储器单元执行存取操作(例如，擦除操作、编程操作或读取操作)。在553处，在执行存取操作之后，可将第一场效应晶体管(FET)的控制栅极放电。第一FET可为具有连接到源极216或数据线204的源极/漏极区域的FET，分别例如GG门218或220，例如图2A中所描绘。第一FET可为串联连接在存储器单元208与选择性地连接到所述存储器单元208的源极216之间或存储器单元208与选择性地连接到所述存储器单元208的数据线204之间的FET。
在第一FET是GG门218或220的情况下，可分别通过从连接到其控制栅极的控制线222或224汲取电流而将其控制栅极放电。举例来说，控制线222或224可连接到参考电位，例如，Vss、0V或接地。在将第一FET的控制栅极放电的同时，也可将其它FET的控制栅极放电。举例来说，在第一FET对应于GG门218的情况下也可将对应GG门220的控制栅极放电，例如，同时地。另外，在图2A的GG门218(及/或GG门220)表示串联连接的多个FET的情况下这些额外FET也可使其控制栅极放电，例如，同时地。如本文中所使用，同时执行多个动作将意味着这些动作中的每一者是在相应时间周期内被执行，且这些相应时间周期中的每一者与其余相应时间周期中的每一者部分地或完全地重叠。换句话说，那些动作在至少某一时间周期内被同时执行。
在555处，在将第一FET的控制栅极放电之后，可将串联连接在第一FET与存储器单元之间的第二FET的控制栅极放电。第二FET可为选择门210或212，例如图2A中所描绘。举例来说，在第一FET对应于GG门218的情况下，第二FET可对应于选择门210，且在第一FET对应于GG门220的情况下，第二FET可对应于选择门212。
在第二FET是选择门210或212的情况下，可分别通过从连接到其控制栅极的选择线214或215汲取电流而将其控制栅极放电。举例来说，选择线214或215可连接到参考电位，例如，Vss、0V或接地。在将第二FET的控制栅极放电的同时，也可将其它FET的控制栅极放电。举例来说，在第二FET对应于选择门210的情况下也可将对应选择门212的控制栅极放电，例如，同时地。另外，在图2A的选择门210(及/或选择门212)表示串联连接的多个FET的情况下这些额外FET也可使其控制栅极放电，例如，同时地。
在557处，在将第二FET的控制栅极放电之后，可将存储器单元的控制栅极放电。在存储器单元是NAND串206的存储器单元208的情况下所述NAND串206的其余存储器单元也可使其控制栅极放电，例如，同时地。可通过从连接到其控制栅极的存取线202汲取电流而将存储器单元208的控制栅极放电。举例来说，存取线202可连接到参考电位，例如，Vss、0V或接地。
虽然相同功能类型的FET(例如，GG门、选择门或存储器单元)描述为在其功能类型内被同时操作，但一些实施例可在功能类型内提供顺序操作。举例来说，在第一FET是GG门218且GG门218表示串联连接的多个FET的情况下，可首先将最外面GG门(例如，具有连接到源极216的源极/漏极)放电，后续接着将紧邻的GG门放电，以此类推。功能类型的此顺序放电也可用于对应于第二FET的FET及对应于存储器单元的FET内，从而从最外面FET(例如，最靠近数据线或源极的那些FET)扩展到最里面FET(例如，NAND串的一或若干中心存储器单元)。
关于一些实施例，在开始将图5A的操作存储器的方法的各种控制栅极顺序放电之前，可使那些控制栅极达到特定(例如，相同)电压电平。图5B是根据此实施例的操作存储器的方法的流程图。
明确地说，图5B提供可如何执行图5A的动作方框553的额外细节。在图5B的5530处，在执行图5A的551的存取操作之后使第一FET的控制栅极、第二FET的控制栅极及存储器单元的控制栅极达到(例如，上升到或下降到)特定电压电平，例如，同时地。
在图5A的操作存储器的方法中利用额外控制栅极的情况下，在5530处，也可使这些控制栅极达到特定电压电平。举例来说，在第一FET对应于GG门218或220的情况下也可分别使对应GG门220或218的控制栅极达到特定电压电平，例如，同时地。类似地，在第一FET对应于GG门218(或220)且GG门218(或220)表示串联连接的多个FET的情况下也可使这些额外FET的控制栅极达到特定电压电平，例如，同时地。另外，在第二FET对应于选择门210或212的情况下也可分别使对应选择门212或210的控制栅极达到特定电压电平，例如，同时地。类似地，在第二FET对应于选择门210(或212)且选择门210(或212)表示串联连接的多个FET的情况下也可使这些额外FET的控制栅极达到特定电压电平，例如，同时地。此外，在存储器单元是NAND串206的存储器单元208的情况下也可使所述NAND串206的额外存储器单元208(例如，所有其余存储器单元208)达到特定电压电平，例如，同时地。
在图5B的5531处，在使第一FET、第二FET及存储器单元的控制栅极达到特定电压电平之后，可将第一FET的控制栅极放电，如参考图5A的553所描述。所述过程接着可返回到图5A的555。
图6A是根据实施例的操作存储器的方法的流程图。在661处，可对选择性地连接在源极与数据线之间的多个串联连接的存储器单元执行存取操作(例如，擦除操作、编程操作或读取操作)。多个串联连接的存储器单元可为例如图2A中所描绘的NAND串206。对于一些存取操作，NAND串206的仅一个存储器单元208可为存取操作的目标，但所述NAND串206的所有存储器单元208均可参与。在663处，在执行存取操作之后可将串联连接在多个串联连接的存储器单元与源极之间的第一场效应晶体管(FET)的控制栅极及串联连接在多个串联连接的存储器单元与数据线之间的第二FET的控制栅极放电，例如，同时地。第一FET可为具有连接到源极216的源极/漏极区域的FET，例如图2A的GG门218，而第二FET可为具有连接到数据线204的源极/漏极区域的FET，例如图2A的GG门220。
在第一FET是GG门218且第二FET是GG门220的情况下，可分别通过从连接到其控制栅极的控制线222及224汲取电流而将其控制栅极放电。举例来说，控制线222或224可连接到参考电位，例如，Vss、0V或接地。在将第一FET及第二FET的控制栅极放电的同时，也可将其它FET的控制栅极放电。举例来说，在图2A的GG门218(及/或GG门220)表示串联连接的多个FET的情况下这些额外FET也可使其控制栅极放电，例如，同时地。
在665处，在将第一FET及第二FET的控制栅极放电之后可将串联连接在第一FET与多个串联连接的存储器单元之间的第三FET的控制栅极及串联连接在第二FET与多个串联连接的存储器单元之间的第四FET的控制栅极放电，例如，同时地。第三FET可为图2A的选择门210，而第四FET可为图2A的选择门212。
在第三FET是选择门210且第四FET是选择门212的情况下，可分别通过从连接到其控制栅极的选择线214及215汲取电流而将其控制栅极放电。举例来说，选择线214或215可连接到参考电位，例如，Vss、0V或接地。在将第二FET的控制栅极放电的同时，也可将其它FET的控制栅极放电。举例来说，在图2A的选择门210(及/或选择门212)表示串联连接的多个FET的情况下这些额外FET也可使其控制栅极放电，例如，同时地。
在667处，在将第三FET及第四FET的控制栅极放电之后，可将多个串联连接的存储器单元的控制栅极放电。可通过从连接到其控制栅极的存取线202汲取电流而将存储器单元208的控制栅极放电。举例来说，存取线202可连接到参考电位，例如，Vss、0V或接地。
关于一些实施例，在开始将图6A的操作存储器的方法的各种控制栅极顺序放电之前，可使那些控制栅极达到特定(例如，相同)电压电平。图6B是根据此实施例的操作存储器的方法的流程图。
明确地说，图6B提供可如何执行图6A的动作方框663的额外细节。在图6B的6630处，在执行图6A的661的存取操作之后使第一FET的控制栅极、第二FET的控制栅极、第三FET的控制栅极、第四FET的控制栅极及多个串联连接的存储器单元的控制栅极达到(例如，上升到或下降到)特定电压电平，例如，同时地。
在图6A的操作存储器的方法中利用额外控制栅极的情况下，在6630处，也可使这些额外控制栅极达到特定电压电平。举例来说，在第一FET对应于GG门218且第二FET对应于GG门220的情况下，且在GG门218及/或220表示串联连接的多个FET的情况下也可使这些额外FET的控制栅极达到特定电压电平，例如，同时地。另外，在第三FET对应于选择门210且第四FET对应于选择门212的情况下，且在选择门210及/或212表示串联连接的多个FET的情况下也可使这些额外FET的控制栅极达到特定电压电平，例如，同时地。
在图6B的6631处，在使第一FET、第二FET、第三FET、第四FET及多个串联连接的存储器单元的控制栅极达到特定电压电平之后，可将第一FET的控制栅极放电且可将第二FET放电，如参考图6A的663所描述。所述过程接着可返回到图6A的665。
总结
尽管本文中已图解说明及描述特定实施例，但所属领域的技术人员将了解，经计算以实现相同目的的任何配置均可替代所展示的特定实施例。所属领域的技术人员将明了所述实施例的许多更改形式。因此，本申请案打算涵盖所述实施例的任何更改形式或变化形式。

Claims (35)

1.一种存储器设备，其包括：
存储器单元阵列；及
控制器，其经配置以存取所述存储器单元阵列；
其中所述控制器进一步经配置以：
对所述存储器单元阵列中的串联连接的存储器单元串的存储器单元执行存取操作；
在执行所述存取操作之后，将第一场效应晶体管的控制栅极放电，其中所述第一场效应晶体管选择性地连接到所述串联连接的存储器单元串；
在将所述第一场效应晶体管的所述控制栅极放电之后，将串联连接在所述第一场效应晶体管与所述串联连接的存储器单元串之间的第二场效应晶体管的控制栅极放电；及
在将所述第二场效应晶体管的所述控制栅极放电之后，将所述存储器单元的控制栅极放电。
2.根据权利要求1所述的存储器设备，其中所述第一场效应晶体管具有负阈值电压。
3.根据权利要求2所述的存储器设备，其中所述第二场效应晶体管具有正阈值电压。
4.根据权利要求3所述的存储器设备，其中所述第一场效应晶体管、所述第二场效应晶体管及所述存储器单元各自具有相同结构。
5.根据权利要求1所述的存储器设备，其中所述设备包括介于所述第一场效应晶体管与所述第二场效应晶体管之间的第三场效应晶体管。
6.根据权利要求5所述的存储器设备，其中所述控制器进一步经配置以：
在将所述第一场效应晶体管的所述控制栅极放电的同时将所述第三场效应晶体管的控制栅极放电。
7.根据权利要求5所述的存储器设备，其中所述控制器进一步经配置以：
在将所述第一场效应晶体管的所述控制栅极放电之后且在将所述第二场效应晶体管的所述控制栅极放电之前，将所述第三场效应晶体管的控制栅极放电。
8.一种操作存储器设备的方法，其包括：
对所述存储器设备的存储器单元阵列中的串联连接的存储器单元串的存储器单元执行存取操作；
在执行所述存取操作之后，将第一场效应晶体管的控制栅极放电；
在将所述第一场效应晶体管的所述控制栅极放电之后，将串联连接在所述第一场效应晶体管与所述串联连接的存储器单元串的末端之间的第二场效应晶体管的控制栅极放电；及
在将所述第二场效应晶体管的所述控制栅极放电之后，将所述存储器单元的控制栅极放电。
9.根据权利要求8所述的方法，其中所述存储器单元选择性地连接在数据线与源极之间，且其中将所述第一场效应晶体管的所述控制栅极放电包括：将串联连接在所述存储器单元与所述数据线之间或者所述存储器单元与所述源极之间的所述第一场效应晶体管的所述控制栅极放电。
10.根据权利要求9所述的方法，其中将串联连接在所述存储器单元与所述数据线之间或者所述存储器单元与所述源极之间的所述场效应晶体管的所述控制栅极放电包括：将串联连接在所述存储器单元与所述源极之间的场效应晶体管的控制栅极放电，且将串联连接在所述存储器单元与所述数据线之间的场效应晶体管的控制栅极放电。
11.根据权利要求8所述的方法，其中将所述第一场效应晶体管的所述控制栅极放电包括：将具有负阈值电压的场效应晶体管的控制栅极放电。
12.根据权利要求8所述的方法，其中将所述第二场效应晶体管的所述控制栅极放电包括：将具有正阈值电压的场效应晶体管的控制栅极放电。
13.根据权利要求8所述的方法，其进一步包括：
在将所述第一场效应晶体管的所述控制栅极放电之后，且在将所述第二场效应晶体管的所述控制栅极放电之前，将串联连接在所述第一场效应晶体管与所述第二场效应晶体管之间的第三场效应晶体管的控制栅极放电。
14.根据权利要求8所述的方法，其中所述存储器单元属于多个串联连接的存储器单元，且其中将所述存储器单元的所述控制栅极放电包括：将所述多个串联连接的存储器单元中的每一存储器单元的控制栅极放电。
15.根据权利要求8所述的方法，其进一步包括：
在将所述第一场效应晶体管的所述控制栅极放电之后的第一时间周期，将所述第二场效应晶体管的所述控制栅极放电；及
在将所述第二场效应晶体管的所述控制栅极放电之后的第二时间周期，将所述存储器单元的所述控制栅极放电；
其中所述第一时间周期比所述第二时间周期长。
16.根据权利要求15所述的方法，其中所述第一时间周期比所述第二时间周期长一个数量级。
17.根据权利要求8所述的方法，其进一步包括：
在将所述第一场效应晶体管的所述控制栅极放电的同时，将第三场效应晶体管的控制栅极放电，其中所述第一场效应晶体管串联连接在所述存储器单元与选择性地连接到所述存储器单元的数据线之间，且其中所述第三场效应晶体管串联连接在所述存储器单元与选择性地连接到所述存储器单元的源极之间；及
在将所述第二场效应晶体管的所述控制栅极放电的同时，将串联连接在所述第三场效应晶体管与所述存储器单元之间的第四场效应晶体管的控制栅极放电。
18.根据权利要求8所述的方法，其进一步包括：
在将所述第一场效应晶体管的所述控制栅极放电之前，使所述第一场效应晶体管的所述控制栅极、所述第二场效应晶体管的所述控制栅极及所述存储器单元的所述控制栅极达到相同电压电平。
19.一种操作存储器设备的方法，其包括：
对所述存储器设备的存储器单元阵列中的多个串联连接的存储器单元执行存取操作，其中所述多个串联连接的存储器单元选择性地连接在源极与数据线之间；
在执行所述存取操作之后，将串联连接在所述多个串联连接的存储器单元与所述源极之间的第一场效应晶体管的控制栅极放电，且将串联连接在所述多个串联连接的存储器单元与所述数据线之间的第二场效应晶体管的控制栅极放电；
在将所述第一场效应晶体管及所述第二场效应晶体管的所述控制栅极放电之后，将串联连接在所述第一场效应晶体管与所述多个串联连接的存储器单元之间的第三场效应晶体管的控制栅极放电，且将串联连接在所述第二场效应晶体管与所述多个串联连接的存储器单元之间的第四场效应晶体管的控制栅极放电；及
在将所述第三场效应晶体管及所述第四场效应晶体管的所述控制栅极放电之后，将所述多个串联连接的存储器单元的控制栅极放电。
20.根据权利要求19所述的方法，其进一步包括：
在将所述第三场效应晶体管的所述控制栅极放电的同时，将串联连接在所述第三场效应晶体管与所述多个串联连接的存储器单元之间的第五场效应晶体管的控制栅极放电；及
在将所述第四场效应晶体管的所述控制栅极放电的同时，将串联连接在所述第四场效应晶体管与所述多个串联连接的存储器单元之间的第六场效应晶体管的控制栅极放电。
21.根据权利要求19所述的方法，其中将所述第一场效应晶体管的所述控制栅极放电及将所述第二场效应晶体管的所述控制栅极放电包括：将具有负阈值电压的场效应晶体管的控制栅极放电。
22.根据权利要求21所述的方法，其中将所述第一场效应晶体管的所述控制栅极放电及将所述第二场效应晶体管的所述控制栅极放电进一步包括：将具有第一负阈值电压的所述第一场效应晶体管的所述控制栅极放电，且将具有低于所述第一负阈值电压的第二负阈值电压的所述第二场效应晶体管的所述控制栅极放电。
23.根据权利要求19所述的方法，其中将所述第三场效应晶体管的所述控制栅极放电及将所述第四场效应晶体管的所述控制栅极放电包括：将具有正阈值电压的场效应晶体管的控制栅极放电。
24.根据权利要求19所述的方法，其进一步包括：
在将所述第一场效应晶体管的所述控制栅极放电之后，且在将所述第三场效应晶体管的所述控制栅极放电之前，将串联连接在所述第一场效应晶体管与所述第四场效应晶体管之间的第五场效应晶体管的控制栅极放电。
25.根据权利要求19所述的方法，其进一步包括：
在将所述第一场效应晶体管及所述第二场效应晶体管的所述控制栅极放电之后的第一时间周期，将所述第三场效应晶体管及所述第四场效应晶体管的所述控制栅极放电；及
在将所述第三场效应晶体管及所述第四场效应晶体管的所述控制栅极放电之后的第二时间周期，将所述多个串联连接的存储器单元的所述控制栅极放电；
其中所述第二时间周期比所述第一时间周期短。
26.根据权利要求25所述的方法，其中所述第二时间周期比所述第一时间周期短一个数量级。
27.根据权利要求19所述的方法，其进一步包括：
在将所述第一场效应晶体管及所述第二场效应晶体管的所述控制栅极放电之前，使所述第一场效应晶体管的所述控制栅极、所述第二场效应晶体管的所述控制栅极、所述第三场效应晶体管的所述控制栅极、所述第四场效应晶体管的所述控制栅极及所述多个串联连接的存储器单元的所述控制栅极达到相同电压电平。
28.一种存储器设备，其包括：
存储器单元阵列；及
控制器，其经配置以存取所述存储器单元阵列；
其中所述控制器进一步经配置以：
对所述存储器单元阵列中的多个串联连接的存储器单元执行存取操作，其中所述多个串联连接的存储器单元选择性地连接在源极与数据线之间；
在执行所述存取操作之后，将串联连接在所述多个串联连接的存储器单元与所述源极之间的第一场效应晶体管的控制栅极放电，且将串联连接在所述多个串联连接的存储器单元与所述数据线之间的第二场效应晶体管的控制栅极放电；
在将所述第一场效应晶体管及所述第二场效应晶体管的所述控制栅极放电之后，将串联连接在所述第一场效应晶体管与所述多个串联连接的存储器单元之间的第三场效应晶体管的控制栅极放电，且将串联连接在所述第二场效应晶体管与所述多个串联连接的存储器单元之间的第四场效应晶体管的控制栅极放电；及
在将所述第三场效应晶体管及所述第四场效应晶体管的所述控制栅极放电之后，将所述多个串联连接的存储器单元的控制栅极放电。
29.根据权利要求28所述的存储器设备，其中所述第一场效应晶体管及所述第二场效应晶体管各自具有负阈值电压。
30.根据权利要求29所述的存储器设备，其中所述第一场效应晶体管具有比所述第二场效应晶体管高的阈值电压。
31.根据权利要求29所述的存储器设备，其中所述第三场效应晶体管及所述第四场效应晶体管各自具有正阈值电压。
32.根据权利要求31所述的存储器设备，其中所述第一场效应晶体管、所述第二场效应晶体管及所述存储器单元各自具有相同结构。
33.根据权利要求28所述的存储器设备，其进一步包括：
第五场效应晶体管，其串联连接在所述第三场效应晶体管与所述多个串联连接的存储器单元之间；及
第六场效应晶体管，其串联连接在所述第四场效应晶体管与所述多个串联连接的存储器单元之间。
34.根据权利要求33所述的存储器设备，其中所述控制器进一步经配置以：
在将所述第三场效应晶体管的所述控制栅极放电的同时将所述第五场效应晶体管的控制栅极放电；及
在将所述第四场效应晶体管的所述控制栅极放电的同时将所述第六场效应晶体管的控制栅极放电。
35.根据权利要求33所述的存储器设备，其中所述控制器进一步经配置以：
在将所述第三场效应晶体管的所述控制栅极放电之后且在将所述多个存储器单元的所述控制栅极放电之前，将所述第五场效应晶体管的控制栅极放电；及
在将所述第四场效应晶体管的所述控制栅极放电之后且在将所述多个存储器单元的所述控制栅极放电之前，将所述第六场效应晶体管的控制栅极放电。
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