CN104620321A - 用于非易失性存储器的互补解码 - Google Patents

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Abstract

本发明涉及为存储器装置提供解码的设备及使用此设备操作存储器装置的方法。所述设备包含具有耦合到第一输入节点的控制栅极的第一晶体管，其中当所述第一晶体管经配置为低阻抗状态时，所述第一晶体管将存储器阵列的一部分耦合到感测电路。所述设备进一步包含具有耦合到组合所述第一输入节点的信号与第二输入节点的信号的逻辑门的控制栅极的第二晶体管，其中当所述第二晶体管经配置为低阻抗状态时，所述第二晶体管将所述存储器阵列的一部分耦合到编程电路。所述第一晶体管及所述第二晶体管包括不同类型的晶体管。

Description

用于非易失性存储器的互补解码
技术领域
本发明一般来说涉及存储器，且特定来说在一或多个实施例中，本发明涉及存储器装置中的互补偏压电路。
背景技术
存储器装置通常经提供作为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、相变存储器(PCM)及快闪存储器。
非易失性存储器是可在不施加电力的情况下将其所存储的数据保持达某一延长周期的存储器。快闪存储器装置已发展成用于各种各样的电子应用的非易失性存储器的普遍来源。快闪存储器装置常用于例如以下各项的电子系统中：个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、交通工具、无线装置、蜂窝式电话及可抽换式存储器模块，且快闪存储器的使用不断扩大。
快闪存储器装置通常使用允许高存储器密度、高可靠性及低电力消耗的单晶体管存储器单元。单元的阈值电压的改变(通过对电荷存储结构(例如，浮动栅极或陷获层)的编程或其它物理现象)确定每一单元的数据状态。快闪存储器装置通常需要相对大的电压来进行编程及擦除操作。举例来说，快闪存储器装置可具有3V的供应电压(例如，Vcc)，但需要在对存储器单元阵列的编程及/或擦除操作期间使用15V或更高的电压(例如，Vpgm)。然而，举例来说，快闪存储器的感测(例如，读取)操作可能仅需要Vcc或更小的电压。
PCM是可提供非易失性存储但与快闪存储器相比具有相对更快速操作的潜能的电阻性存储器技术。如名称所暗示，PCM在其改变相位以便以非易失性方式存储数据时使用材料的电阻的改变。举例来说，不同元素的合金可能从具有低电阻的结晶相改变为具有高电阻的非晶相。如果材料可展现多个明显不同电阻，那么每一不同电阻可被指派一相应数据值(例如，00、01、10、11)。
PCM中的相变通过在对每一存储器单元进行寻址时将其相变材料加热而产生。此可由用于每一存储器单元的加热器完成。当通过电流启用加热器时，其将硫属化合物合金(例如，锗、锑及碲(GeSbTe)或GST)加热。当将GST加热到相对高温度(例如，600℃以上)时，其失去硫属化合物结晶性。GST冷却成具有高电阻的类似非晶玻璃的状态。通过将硫属化合物合金加热到高于其结晶点但低于熔点的温度，其将转换回到具有较低电阻的结晶状态。
存储器装置中对较高操作速度及较大存储容量的需求不断增加。此需求伴随有对减少在存储器装置内传播的信号的延时以便促成操作速度的所要增加的需要。根据对减少存储器装置中的总体延时的需求，这些信号的延时可为累积的且不合意的。存储器装置中的延时的一个根源为通常称为解码器电路的电路(例如，(若干)电路)。在这些信号通过存储器装置中的解码器电路的一或多个层级(例如，层)传播时，这些解码器电路引入延迟(例如，增加信号延时)。
出于上文所陈述的原因，且出于下文所陈述的所属领域的技术人员在阅读及理解本说明书后将明了的其它原因，此技术领域中需要促成在存储器装置内传播的信号的延迟的减少的解码器电路。
附图说明
图1图解说明NAND配置存储器单元阵列的示意性表示。
图2图解说明相变存储器单元阵列的示意性表示。
图3是根据本发明的一实施例的解码器电路的示意性表示。
图4是根据本发明的一实施例的存储器装置的一部分的示意性表示。
图5是根据本发明的一实施例的存储器装置的一部分的示意性表示。
图6图解说明根据本发明的一实施例的配置存储器装置中的解码器电路的流程图。
图7是根据本发明的一实施例的耦合到作为电子系统的部分的存储器存取装置的存储器装置的简化框图。
具体实施方式
在本发明的以下详细说明中，参考形成本发明的一部分且其中以图解说明方式展示特定实施例的附图。在图式中，遍及数个视图相似编号描述实质上类似的组件。可利用其它实施例，且可在不背离本发明的范围的情况下做出结构、逻辑及电改变。因此，不应在限制意义上理解以下详细说明。
快闪存储器通常利用称作NOR快闪及NAND快闪的两种基本架构中的一者。所述名称是从用于读取装置的逻辑得出的。在NOR快闪架构中，存储器单元的逻辑列与耦合到数据线(例如通常称为数字(例如，位)线的那些数据线)的每一存储器单元并联耦合。在NAND快闪架构中，存储器单元的列仅与耦合到位线的列的第一存储器单元串联耦合。存储器单元的构成存储器单元的行的控制栅极耦合到(且在一些情形中，至少部分地形成)存取线(例如通常称为字线的那些存取线)。数据线及/或字线可称为阵列线，这是因为其促成对存储器单元阵列的存储器单元的存取。
在典型快闪存储器阵列中，每一选定存储器单元被个别地编程为单电平单元(SLC)或多电平单元(MLC)。单元的阈值电压(Vt)可用作存储于单元中的数据的指示。举例来说，在SLC中，2.5V的Vt可指示经编程单元而-0.5V的Vt可指示经擦除单元。MLC使用多个Vt范围，每一Vt范围指示一不同状态。多电平单元可通过将位样式指派给特定Vt范围来利用传统电荷存储单元的模拟本性。
图1图解说明NAND架构存储器阵列100的示意性表示，其中存储器阵列100的电荷存储存储器单元102在逻辑上布置成若干行与若干列的阵列。举例来说，在常规NAND架构中，“行”通常指具有共同耦合控制栅极的两个或两个以上存储器单元，而“列”通常指耦合为存储器单元102的一或多个NAND串的存储器单元。存储器阵列100的存储器单元102的串(例如，NAND串)各自通常包括8个、16个、32个或更多个存储器单元。一串的存储器单元102在源极线114与数据线116(通常称为位线)之间以源极到漏极方式串联连接在一起。举例来说，存储器单元102的每一串通过源极选择栅极(例如选择栅极110)耦合到源极线114且通过漏极选择栅极104耦合到个别位线116。源极选择栅极110由耦合到其控制栅极的源极选择栅极(SGS)控制线112控制。漏极选择栅极104由漏极选择栅极(SGD)控制线106控制。存储器阵列100的存储器单元102的一或多个串通常布置成若干存储器单元群组(例如，块)。
举例来说，存储器阵列100由经配置以激活存储器单元行的串驱动器(未展示)通过选择特定阵列线(例如，字线)118(例如WL7-WL0 1187-0)来存取。每一字线118耦合到存储器单元行120的控制栅极。举例来说，取决于对阵列执行的操作的类型(例如感测、编程或擦除操作)，位线BL1-BL4 1161-1164可经偏压为特定电位。位线BL1-BL4 116耦合到包括通过感测特定位线116上的电压或电流而检测每一单元的数据状态的感测装置(例如，感测放大器)的解码器与感测电路130。在不背离本发明的范围的情况下，字线及/或位线的数目可比图1中所展示的那些字线及/或位线大得多。
编程通常涉及将一或多个编程脉冲(Vpgm)施加到选定字线118(例如WL4 1184)，且因此施加到耦合到选定字线1184的存储器单元行120的控制栅极。典型编程脉冲(Vpgm)可在15V处或附近开始且趋向于在每一后续编程脉冲施加期间在量值上增加。在将编程电位(例如，编程脉冲)施加到选定字线1184时，可将一电位(例如接地电位(例如，0V))施加到衬底，且因此施加到这些存储器单元的沟道，从而产生从作为编程目标的存储器单元的沟道到电荷存储结构的电荷传送。举例来说，浮动栅极通常通过电子从沟道到浮动栅极的直接注入或福勒-诺德海姆(Fowler-Nordheim)隧穿充电，从而产生处于经编程状态中的通常大于零的Vt。在图1的实例中，将一电位施加到一或多个未选定字线1187-5及1183-0。举例来说，此电位可为10V。施加到每一未选定字线的电位可为不同电位。举例来说，邻近于选定字线的字线可经偏压为8V的电位，且下一邻近字线可经偏压为7V。这些电位不够高来引起未选定存储器单元的编程。一或多个额外未选定字线可经偏压为一电位，例如经偏压为0V。
通常将禁止电位(例如，Vcc)施加到不耦合到含有作为编程目标的存储器单元102的NAND串的位线116。在编程操作期间，启用及禁止对交替位线116进行编程。偶数编号的位线116(例如，1162及1164)可经启用以用于对耦合到偶数编号的位线1162，4的存储器单元进行编程，而奇数编号的位线116(例如，1161及1163)被禁止对耦合到奇数编号的位线的存储器单元进行编程。后续编程操作可接着禁止偶数编号的位线116且启用奇数编号的位线116。举例来说，行120的具有实线圈的存储器单元102经选择而进行编程，而具有虚线圈的存储器单元102被禁止进行编程，如所展示。
在施加一或多个编程(例如，Vpgm)脉冲之间，通常执行验证操作以检查每一选定存储器单元以确定其是否已达到其既定经编程状态。如果选定存储器单元已达到其既定经编程状态，那么在选定行中还有仍需要额外编程脉冲以达到其既定经编程状态的其它存储器单元的情况下禁止所述选定存储器单元进一步编程。在验证操作之后，如果存在尚未完成编程的存储器单元，那么施加额外编程脉冲Vpgm。施加编程脉冲后接着执行验证操作的此过程通常继续，直到所有选定存储器单元已达到其既定经编程状态。如果已施加特定数目个编程脉冲(例如，最大数目)且一或多个选定存储器单元仍未完成编程，那么举例来说，可将那些存储器单元标记为有缺陷的。
图2图解说明相变存储器(PCM)单元阵列200的示意性表示。举例来说，对存储器单元阵列200的存取可通过存储器阵列的阵列线(例如存取(例如，字)线WL0-WL3 210及/或数据线BL0-BL3 212)来促成。在不背离本发明的范围的情况下，阵列线(例如，字线210及/或数据线212)的数目可比图2中所展示的那些阵列线大得多。
PCM使用在施加电流后旋即使含有来自周期表的第V族或第VI族的一或多个元素的合金的状态在非晶状态与结晶状态之间改变的可逆过程，且其中所述(至少)两个状态具有实质上不同电阻。因此，举例来说，可能通过测量PCM单元的电阻来对其进行感测(例如，读取)。典型电流相变存储器使用硫属化合物合金(例如锗-锑-碲(GeSbTe或GST，最常见为Ge2Sb2Te5)合金)。材料的非晶(a-GST)及结晶(c-GST)状态具有在很大程度上不同(约为三个数量级)的电阻率，使得容易进行状态的确定。结晶状态具有约为千欧姆(KΩ)的典型电阻，而非晶状态具有约为百万欧姆(MΩ)的典型电阻。这些状态在正常条件下为稳定的，因此PCM单元为具有长数据保持的非易失性单元。当GST处于其非晶状态中时，称其为复位(RESET)。当GST处于其结晶状态中时，称其为设置(SET)。PCM不需要在执行写入操作之前执行擦除操作。
PCM阵列200包含若干个存储器单元，每一存储器单元包含耦合到电阻性存储元件202的选择装置204。举例来说，选择装置204可包含场效应晶体管(FET)(例如MOSFET或双极结晶体管(BJT))或二极管。选择装置204展示为三端子FET，其中每一选择装置204的栅极耦合到若干个存取线(例如，字线)WL0-WL3 210中的一者。每一字线WL0-WL3 210以此方式耦合到其相应存储器单元行。每一FET的第二端子耦合到其相应电阻性存储元件202。每一FET的第三端子耦合到电路共同参考206。每一电阻性存储元件202还耦合到相应数据线(例如，位线)BL0-BL3 212。每一位线BL0-BL3 212耦合到其相应存储器单元列。
字线WL0-WL3 210耦合到用于选择性地存取字线的一或多个存取(例如，行)解码器220。位线BL0-BL3 212通过解码器阶层(未展示)耦合到解码与感测电路222，所述解码与感测电路感测电压或电流以便确定已由字线存取的相应存储器单元的经编程状态。
对PCM进行编程涉及将一或多个编程脉冲施加到耦合到选定存储器单元的位线。这些编程脉冲的形状可影响选定PCM单元是被‘设置’还是被‘复位’。举例来说，展现脉冲的下降边缘上的迅速降低的编程脉冲可经产生以促成将选定PCM单元编程为第一状态。举例来说，展现脉冲的下降边缘的较慢受控制衰减的编程脉冲可经产生以促成将选定PCM单元编程为不同状态。
图3图解说明根据本发明的一或多个实施例的解码器电路300的示意图。解码器电路300包括第一门N1(例如晶体管322)及第二门P1(例如晶体管324)。根据各种实施例，晶体管N1 322可包括n型场效应晶体管且晶体管P1 324可包括p型场效应晶体管。
举例来说，解码器电路300进一步包括第三门(例如，逻辑门)320，例如双输入“与非”门。“与非”门320的第一输入耦合到信号线PROGRAM MODE 302。“与非”门320的第二输入耦合到信号线SELECT 304。应注意，本发明的各种实施例不限于包括“与非”门电路。举例来说，根据一或多个实施例，其它逻辑门电路可促成将若干对互补晶体管的晶体管激活及/或去激活。
晶体管N1 322的控制栅极耦合到“与非”门320的第二输入及SELECT信号线304。第二晶体管P1 324的控制栅极通过信号线326耦合到“与非”门320的输出。第一晶体管N1 322及第二晶体管P1 324的源极/漏极区域经共同耦合以形成节点306，所述节点进一步包括DECODER OUT信号线312。晶体管N1 322的第二源极/漏极区域通过信号线308耦合到感测电路330。晶体管P1 324的第二源极/漏极区域通过信号线310耦合到编程电路332。因此，举例来说，根据各种实施例的解码器电路可经配置以借助第一类型的晶体管(例如，n型)将感测电压耦合到存储器阵列且借助第二类型的晶体管(例如，p型)将编程电压耦合到存储器单元阵列以减少解码器电路中的延时。根据本发明的各种实施例，除场效应晶体管以外的晶体管装置为已知的且可配置成例如图3中所展示的互补配置。
举例来说，DECODER OUT信号线312可耦合到PCM阵列的一或多个数据线(图3中未展示)，例如图2中所展示的一或多个数据线BL1-BL3 112。DECODER OUT信号线312可耦合到NAND快闪阵列的一或多个字线(图3中未展示)，例如图1中所展示的一或多个字线118。再次参考图3，根据本发明的各种实施例，DECODER OUT信号线312可通过解码器电路的一或多个额外层级(例如，中间层级)(图3中未展示)耦合到存储器阵列的一或多个阵列线。
表1图解说明根据本发明的各种实施例的解码器电路(例如图3中所展示的解码器电路300)的操作特性。包括一或多个解码器电路300的存储器装置(未展示)的控制电路可经配置以提供(例如，施加、偏压、产生、供应等)信号，例如SELECT信号304及PROGRAMMODE信号302。举例来说，这些信号可响应于存储器装置的特定操作模式(例如将执行的感测(例如，读取)、写入及擦除操作)而提供。
SELECT PROGRAM MODE N1 P1 DECODER OUT
低 X 关断 关断 高阻抗
低 X 关断 关断 高阻抗
高 低 接通 关断 VSENSE
高 高 接通 接通 VPGM
X＝随意值。
表1
构成存储器装置的一或多个解码器电路可通过对经取消选定解码器电路的SELECT信号线偏压为逻辑低电平来取消选定。在此模式中，经取消选定解码器电路的N1晶体管322及P1晶体管324两者被去激活(即，关断)。因此，节点306及DECODER OUT信号处于高阻抗(例如，浮动)状态中。因此，根据本发明的各种实施例的解码器电路300的DECODER OUT信号线312可为高阻抗状态。举例来说，当耦合到解码器电路的阵列线(例如，未选定数据线)不包括经选择在于存储器装置中执行的编程操作期间进行编程的存储器单元时，此条件可为合意的。此与其中互补装置中的一者被激活且一者被去激活的典型互补电路形成对比。因此，典型互补电路中的两个装置(例如，晶体管)之间的共同节点经偏压为第一电平(例如，接地)或第二电平(例如，Vcc)。
再次参考表1，举例来说，在根据一或多个实施例的于存储器装置中执行的感测(例如，读取)操作期间，晶体管N1 322被激活(即，接通)且DECODER OUT信号线312可经偏压为由感测电路330提供的Vsense电位。在根据一或多个实施例的于存储器装置中执行的编程操作期间，晶体管P1 324可被激活且耦合到选定阵列线的DECODER OUT信号线312可经偏压为由编程电路332(举例来说)提供的Vpgm电位。
图4图解说明根据本发明的各种实施例的例如图3中所展示的包括解码器电路300的存储器装置400的一部分的示意图。存储器装置400包括存储器单元阵列450。举例来说，存储器单元阵列450可包括具有NAND配置或NOR配置的快闪存储器单元阵列。一或多个实施例可包括PCM存储器阵列450。图4中仅展示一个解码器电路300。然而，各种实施例不限于此。存储器装置400可包括经配置为解码器的一或多个层级(例如，层叠)的许多解码器电路300。举例来说，包括解码器的特定层叠的每一解码器电路300可经配置以耦合到存储器装置的阵列线的群组。举例来说，每一解码器电路300可选择性地耦合到存储器装置的32个数据线的群组的特定数据线。
举例来说，存储器装置控制电路442经配置以控制存储器装置400内的一或多个存储器装置操作，例如存储器阵列450中的感测、编程及/或擦除操作。控制电路442耦合到解码器电路300且经配置以对例如上文关于图3及表1所论述的PROGRAM MODE信号线302及SELECT信号线304偏压。
感测电路430可对应于图3中所展示的感测电路330。感测电路430可经配置以提供例如上文关于表1所描述的Vsense电位。举例来说，感测电路430可包括经配置以促成存储器装置中的感测操作的电路，例如比较器434及电流参考电路436。根据一或多个实施例，感测电路430可包括可通过HV BLOCK信号456选择性地激活及去激活的门454。举例来说，HV BLOCK信号456可由控制电路442提供。门454可在于存储器装置400中执行的感测操作期间与门N1 322同时被激活。举例来说，门454可在门N1 322及门P1 324同时被激活的编程操作期间去激活以阻止由编程电路432供应的编程电压耦合到感测电路430的各种组件。虽然图4中未展示，但根据各种实施例，感测电路430可包括额外电路以提供特定电压(例如，一或多个电压源)以促成感测操作。
编程电路432可对应于上文关于图3所论述且经配置以提供Vpgm电位的编程电路332。举例来说，编程电路432可包括多个电压产生器(例如，脉冲产生器)(例如Vset电压产生器438及Vreset电压产生器440)以促成(举例来说)包括PCM存储器的存储器装置中的编程。
根据本发明的各种实施例，DECODER OUT信号线312可耦合到存储器阵列450的一或多个阵列线448。阵列线448可包括例如图2中所展示的PCM阵列的数据线212。根据一或多个实施例，举例来说，阵列线448可包括例如图1中所展示的存储器的NAND阵列的存取线118。根据一或多个实施例，DECODER OUT信号线312可通过解码器444的一或多个不同层级耦合到存储器阵列450的阵列线448。这些解码器444可包括经配置以将特定DECODER OUT信号线312选择性地耦合到存储器阵列450的多个阵列线(例如，有时称为扇出)448中的一者的一或多个门446。举例来说，存储器装置400的每一DECODER OUT信号线312可选择性地耦合到(例如)存储器阵列450的32个阵列线(例如，1到32扇出)中的一者。
解码器电路300与存储器阵列450之间的解码器(例如，中间解码器)444的一或多个层级可包括可选择性地激活的个别门(例如p型晶体管446)以促成特定DECODEROUT信号线312到存储器阵列450的多个阵列线448中的一者的耦合。控制电路442可经配置以通过选择性地对若干个信号线452偏压而选择性地将门446中的每一者激活。所述若干个信号线452可包括单个或多个信号线(例如，总线)。举例来说，信号线452中的每一信号线耦合到每一门446的控制栅极(图4中未展示)以选择性地将每一门446激活以促成存储器阵列450与一或多个解码器电路300之间的解码操作。
根据本发明的各种实施例，解码器电路300的门N1 322与P1 324的互补晶体管对可促成由解码器电路300执行的解码的延时的减少。以实例的方式，存取存储器阵列450中所利用的总体操作电压范围(例如，如由感测电路430及编程电路432供应)可包括4.5V到-2V。因此，举例来说，中间层级解码器444的个别门446可使用4.5V到-2V的所施加偏压来在感测及/或编程操作期间促成那些门446的完全选择/取消选择。相比来说，解码器电路300的N1 322与P1 324的互补晶体管对可需要4.5V到0V的所施加偏压电平来将那些门激活/去激活。因此，可实现用以执行解码操作的选择/取消选择时间的减少(例如，经减少信号延时)，只是因为使用较小电压转变来促成解码器电路300中的解码操作。虽然在图4中展示为个别门446，但举例来说，根据本发明的各种实施例，中间层级解码器444可包括多个解码器电路，例如多个解码器电路300。因此，举例来说，存储器装置400可包括多个解码器层级，其中每一层级包括解码器电路300的一或多个实例。
图5图解说明根据本发明的各种实施例的解码器的多个层级的存储器装置500的一部分。举例来说，图5进一步图解说明例如上文所论述及图4中所展示的解码器的多个实例。解码器的第一层级(例如LEVEL 1 554)包括多个解码器群组444。每一解码器群组444可经配置以将每一解码器输出信号312选择性地耦合到存储器阵列450的耦合到每一解码器群组444的32个阵列线448中的一者。举例来说，LEVEL 1解码器554可称为解码器的中间层级。
图5进一步图解说明解码器的第二层级(例如LEVEL 2 552)，其中每一解码器可包括耦合到例如上文所论述及图4中所展示的感测电路430及编程电路432的解码器电路300。因此，图5中所展示的每一解码器300的解码器输出信号312可通过每一解码器群组444选择性地耦合到存储器阵列450的32个阵列线448中的一者。举例来说，解码器电路的LEVEL 1 554及LEVEL 2 552层级可包括上文关于图2所论述的解码器阶层。应注意，本发明的各种实施例不限于将例如图5中所展示的1到32个阵列线解码。举例来说，图5进一步图解说明控制电路442通过信号线302、304及452(例如上文关于图4所论述)耦合到各种解码器电路300/444。一或多个信号线302、304及452可包括多个信号线(例如，总线)。
图6图解说明根据本发明的各种实施例的配置解码器电路(例如图3、4及5中所展示的解码器电路300)以促成执行存储器装置中的存储器装置操作的方法的流程图600。举例来说，选择602将执行的存储器装置操作，例如感测或编程操作。响应于将执行的特定存储器装置操作而配置604一或多个解码器。如果存储器装置的一或多个阵列线(例如，图4中所展示的阵列线448)不耦合到经选择以进行特定存储器装置操作的存储器单元，那么可不选择那些阵列线。可通过将N1门322及P1门324去激活608(例如，同时去激活)而配置耦合到未选定阵列线606的解码器电路，例如上文关于表1所论述。因此，耦合到未选定阵列线的解码器电路的DECODER OUTPUT信号线312可在根据本发明的各种实施例执行存储器装置操作时处于高阻抗状态中。
举例来说，连同上文所论述的配置耦合到未选定阵列线606的解码器电路一起(例如，与其同时)配置耦合到选定阵列线612(例如，耦合到选定存储器单元的阵列线)的解码器电路。可做出614一确定以确定选定存储器装置操作是否为感测操作。当已选择618感测操作时，可将解码器电路300的一个门激活且可将一个门去激活620。因此，举例来说，在感测操作期间，在耦合到选定阵列线的解码器电路中，可将门N1 322激活且可将门P1 324去激活620，例如上文关于表1所论述。当选定操作并非感测操作616时，例如在已选择编程操作的情况下，可将耦合到选定阵列线的解码器电路300的N1门322及P1门324两者激活622以促成编程操作。在配置耦合到选定阵列线612及未选定阵列线606的解码器电路之后，存储器装置的控制电路可促成执行选定存储器装置操作630。
图7是根据本发明的一或多个实施例的具有至少一个设备(例如存储器装置700)的电子系统的功能框图。图7中所图解说明的存储器装置700耦合到存储器存取装置(例如处理器710)。处理器710可为微处理器或某种其它类型的控制电路。存储器装置700及处理器710形成电子系统720的部分。存储器装置700已被简化以聚焦于存储器装置的有助于理解本发明的各种实施例的特征上。
存储器装置700包含可在逻辑上布置成若干行及若干列的一或多个存储器阵列730。根据一或多个实施例，存储器阵列730的存储器单元为快闪存储器单元。存储器阵列730可包含驻存于作为存储器装置700的部分的单个或多个裸片上的多个存储器单元存储库及块。存储器阵列730可包括单电平单元及/或多电平单元存储器。根据一或多个实施例，存储器阵列730可包括PCM存储器阵列。
提供地址缓冲器电路740以锁存提供于地址输入连接A0-Ax 742上的地址信号。地址信号由行解码器744及列解码器748接收及解码以存取存储器阵列730。举例来说，行解码器744可包括经配置以对存储器阵列730的字线偏压的驱动器电路。受益于本说明，所属领域的技术人员将了解，地址输入连接742的数目可取决于存储器阵列730的架构。即，举例来说，地址数字的数目随着增加的存储器单元计数以及增加的存储库及块计数两者而增加。
存储器装置700通过使用感测装置(例如解码器/感测/数据高速缓冲存储器电路748)感测存储器阵列列中的电压或电流改变而读取存储器阵列730中的数据。在至少一个实施例中，解码器/感测/数据高速缓冲存储器电路748经耦合以从存储器阵列730读取及锁存一行数据。举例来说，解码器/感测/数据高速缓冲存储器电路748可包括根据各种实施例的一或多个解码器电路，例如上文关于图3、4及5以及表1所描述。数据输入及输出(I/O)缓冲器电路760经包含以用于经由多个数据连接762与处理器710进行双向数据通信。写入/擦除电路756经提供以将数据写入到存储器阵列730或从所述存储器阵列擦除数据。
控制电路770至少部分地经配置以促成实施本发明的各种实施例。控制电路770可耦合(图7中未展示)到存储器装置700的元件中的一或多者。举例来说，根据本发明的各种实施例，所述控制电路可耦合到行解码器744且经配置以致使行解码器驱动器电路对存储器阵列730的特定字线偏压。根据一或多个实施例，控制电路770可经耦合(图7中未展示)且经配置以致使解码器/感测/数据高速缓冲存储器电路748对阵列730的特定位线偏压。在一或多个实施例中，控制电路770及/或固件或者其它电路可个别地、组合地或与其它元件组合地形成内部控制器。然而，如本文中所使用，控制器不必包含此类组件中的任一者或全部。在一些实施例中，控制器可包括内部控制器(例如，与存储器阵列位于同一裸片上)及/或外部控制器。在至少一个实施例中，控制电路770可利用状态机。
控制信号及命令可由处理器710经由命令总线772发送到存储器装置700。举例来说，命令总线772可为离散信号或可由多个信号组成。这些命令信号772用于控制对存储器阵列730的操作，包含数据读取、数据写入(例如，编程)及擦除操作。命令总线772、地址总线742及数据总线762可全部组合或可部分地组合以形成若干个标准接口(例如，通信接口)778。举例来说，存储器装置700与处理器710之间的接口778可为通用串行总线(USB)接口。如所属领域的技术人员已知，接口778还可为与许多硬盘驱动器(例如，SATA、PATA)一起使用的标准接口。
图7中所图解说明的电子系统已被简化以促成对存储器的特征的基本理解且仅用于图解说明的目的。所属领域的技术人员已知非易失性存储器的内部电路及功能的更详细理解。
结论
已描述具有互补解码器电路的存储器装置及操作此类存储器装置的方法。特定来说，包括互补解码器电路(举例来说)的非易失性存储器装置可操作以促成包括此电路的存储器装置中的信号延时的减少。当在存储器装置内执行存储器装置操作时，互补解码器电路可经配置以对阵列线偏压及/或使阵列线浮动。
虽然本文中已图解说明且描述了特定实施例，但所属领域的技术人员将了解，经计算以实现相同目的的任何布置可替代所展示的特定实施例。所属领域的技术人员将明了本发明的许多更改。因此，本申请案打算涵盖本发明的任何更改或变化。

Claims (15)

1.一种设备，其包括：
第一晶体管，其具有耦合到第一输入节点的控制栅极，其中当所述第一晶体管经配置为低阻抗状态时，所述第一晶体管将存储器阵列的一部分耦合到感测电路；以及
第二晶体管，其具有耦合到组合所述第一输入节点的信号与第二输入节点的信号的逻辑门的控制栅极，其中当所述第二晶体管经配置为低阻抗状态时，所述第二晶体管将所述存储器阵列的一部分耦合到编程电路；
其中所述第一晶体管及所述第二晶体管包括不同类型的晶体管。
2.根据权利要求1所述的设备，其中所述第一晶体管及所述第二晶体管包括一对互补晶体管。
3.根据权利要求1所述的设备，其中所述第一晶体管包括n型场效应晶体管且其中所述第二晶体管包括p型场效应晶体管。
4.根据权利要求1或2所述的设备，其中所述设备包括解码器电路。
5.根据权利要求1或2所述的设备，其进一步包括：
输出节点，其中所述输出节点经耦合以响应于所述第一输入节点的所述信号及所述第二输入节点的所述信号而提供高阻抗状态、所述感测电路的感测电压及所述编程电路的编程电压中的一者；
其中所述逻辑门包括耦合到所述第一输入节点的第一输入、耦合到所述第二输入节点的第二输入，及一输出；
其中所述第一晶体管耦合于所述感测电路与所述输出节点之间，且其中所述第一晶体管的所述控制栅极耦合到所述第一输入节点；且
其中所述第二晶体管耦合于所述编程电路与所述输出节点之间，且其中所述第二晶体管的所述控制栅极耦合到所述逻辑门输出。
6.根据权利要求5所述的设备，其中所述存储器阵列的所述部分通过所述输出节点耦合到所述第一晶体管及所述第二晶体管。
7.根据权利要求5所述的设备，其中所述逻辑门包括“与非”门逻辑电路。
8.根据权利要求5所述的设备，其中所述第二晶体管响应于所述第一输入节点及所述第二输入节点中的至少一者处于无效电平而被去激活，且其中所述第一晶体管及所述第二晶体管响应于所述第一输入节点及所述第二输入节点同时处于作用电平而同时被激活。
9.根据权利要求1或2所述的设备，其中所述设备包括存储器装置且其中所述存储器装置进一步包括：
存储器单元阵列；以及
控制器，其经配置以提供所述第一输入节点的所述信号及所述第二输入节点的所述信号，其中所述第一输入节点的所述信号及所述第二输入节点的所述信号是响应于所述设备的特定操作模式而提供的。
10.根据权利要求9所述的设备，其中所述控制器进一步经配置以同时将所述第一晶体管及所述第二晶体管激活；同时将所述第一晶体管及所述第二晶体管去激活；或同时将所述第一晶体管激活且将所述第二晶体管去激活。
11.根据权利要求9所述的设备，其中所述设备经配置以将所述设备的所述输出节点选择性地耦合到所述存储器装置的相应多个阵列线中的一者。
12.根据权利要求11所述的设备，其中所述多个阵列线包括多个存取线或多个数据线中的一者。
13.一种操作具有耦合到多个阵列线中的相应一者的存储器单元阵列的存储器装置的方法，所述方法包括：
将耦合于第一电压源与所述多个阵列线中的第一阵列线之间的第一晶体管激活，且对耦合到所述第一阵列线的针对感测操作选择的存储器单元执行所述感测操作；
将所述第一晶体管激活，且同时将耦合于第二电压源与所述第一阵列线之间的第二晶体管激活，且对耦合到所述第一阵列线的针对编程操作选择的存储器单元执行所述编程操作；以及
同时将所述第一晶体管及所述第二晶体管去激活，且对耦合到所述多个阵列线中的第二阵列线的分别针对编程操作或感测操作选择的存储器单元执行所述编程操作或所述感测操作；
其中所述第一晶体管包括不同于所述第二晶体管的类型的晶体管。
14.根据权利要求13所述的方法，其进一步包括当同时将所述第一晶体管及所述第二晶体管激活时，将耦合于所述第一晶体管与所述第一电压源之间的第三晶体管去激活。
15.根据权利要求13所述的方法，其中所述第二阵列线为所述多个阵列线中的未选择性地耦合到所述第一晶体管或所述第二晶体管的阵列线。
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