DE102005029872A1

DE102005029872A1 - Speicherzelle, Lesevorrichtung für die Speicherzelle sowie Speicheranordnungen mit einer derartigen Speicherzelle und Lesevorrichtung

Info

Publication number: DE102005029872A1
Application number: DE102005029872A
Authority: DE
Inventors: Thomas Dipl.-Ing. Nirschl; Yannick Dipl.-Ing. Martelloni; Martin Ostermayr; Peter Dipl.-Ing. Huber
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2005-06-27
Filing date: 2005-06-27
Publication date: 2007-04-19
Also published as: US20070159894A1; US7606107B2; KR20070000360A; KR100773652B1

Abstract

Eine Speicherzelle (1), welche insbesondere drei Transistoren (11-13) und zwei Leseanschlüsse (2, 3) umfasst, die mit jeweils einer Leseleitung (5; 6) verbindbar sind, ist derart ausgestaltet, dass bei einer Leseoperation eine in der Speicherzelle (1) gespeicherte Information durch einen differenziellen Lesevorgang erfassbar ist. DOLLAR A Eine Lesevorrichtung (20), welche insbesondere fünf Transistoren (21-25), zwei Eingangsanschlüsse (31, 32) und einen Ausgangsanschluss (34) umfasst, ist derart ausgestaltet, dass die Lesevorrichtung (20) zum einen ihren Arbeitspunkt selbst einstellen kann und zum anderen durch einen Strom, welcher zwischen den zwei Eingangsanschlüssen (31, 32) fließt, eine 1-Bit-Information erfassen und über den Ausgangsanschluss (34) darstellen kann.

Description

Die vorliegende Erfindung betrifft eine Speicherzelle, welche insbesondere aus drei Transistoren besteht und bei welcher eine in der Speicherzelle gespeicherte Information durch einen differenziellen Lesevorgang erfassbar ist, und eine Lesevorrichtung, welche insbesondere genau fünf Transistoren umfasst und zum Einstellen ihres eigenen Arbeitspunktes ausgestaltet ist. Zusätzlich betrifft die vorliegende Erfindung Speicheranordnungen mit einer derartigen Speicherzelle und Lesevorrichtung.

Moderne Halbleiterschaltungen nach dem Stand der Technik erfordern häufig in die jeweilige Halbleiterschaltung eingebettete Speicheranordnungen mit einer großen Speicherkapazität. Dabei sollen diese Speicheranordnungen eine hohe Zugriffsgeschwindigkeit, eine niedrigere Versorgungsspannung und einen niedrigeren Stromverbrauch bzw. Energieverbrauch aufweisen. Daraus folgt, dass diese Speicheranordnungen hinsichtlich Zugriffsgeschwindigkeit, Flächenbedarf sowie dynamischem und statischem Leistungsverbrauch optimiert werden müssen.

Die nach dem Stand der Technik bekannte 6T-Speicherzelle weist beispielsweise einen relativ hohen Leckstrom auf. Zusätzlich ist der Flächenbedarf der 6T-Speicherzelle relativ hoch. Alternative bekannte Speicherzellen, welche einen geringeren Flächenbedarf als die 6T-Speicherzelle aufweisen, müssen in der Regel aufgefrischt (refreshed) werden und haben meist eine größere Zugriffszeit als die 6T-Speicherzelle. Beispielsweise benötigt eine 3T-Zelle, welche nach dem Stand der Technik die alternative Speicherzelle mit dem größten Leistungsvermögen ist, getrennte Metallleitungen zum Lesen und Schreiben und für die Versorgungsspannung. Alternativ kann auch der Anschluss für die Lese- und Schreib-Wortleitung bei der 3T-Speicherzelle verbunden werden. Dadurch ergeben sich aber Nachteile für die 3T-Speicherzelle.

Daher ist es eine erste Aufgabe der vorliegenden Erfindung, eine Speicherzelle bereitzustellen, welche im Vergleich zum Stand der Technik einen geringen Flächenbedarf, eine kurze Zugriffszeit und einen geringen Stromverbrauch aufweist sowie nur eine geringe Versorgungsspannung benötigt. Eine zweite Aufgabe der vorliegenden Erfindung ist, eine Lesevorrichtung bereitzustellen, welche im Vergleich zum Stand der Technik einen geringen Flächenbedarf und geringen Stromverbrauch aufweist sowie nur eine geringe Versorgungsspannung benötigt. Darüber hinaus soll als eine dritte Aufgabe der vorliegenden Erfindung eine Speicheranordnung bereitgestellt werden, welche eine erfindungsgemäße Speicherzelle und/oder einer erfindungsgemäße Lesevorrichtung umfasst.

Erfindungsgemäß wird die erste Aufgabe durch eine Speicherzelle gemäß Anspruch 1, die zweite Aufgabe durch eine Lesevorrichtung gemäß Anspruch 15 und die dritte Aufgabe durch eine Speicheranordnung gemäß Anspruch 11 oder 26 gelöst. Die abhängigen Ansprüche definieren bevorzugte und vorteilhafte Ausführungsformen der Erfindung.

Im Rahmen der vorliegenden Erfindung umfasst eine Speicherzelle Transistoren, insbesondere drei Transistoren, und zwei Leseanschlüsse, welche jeweils mit einer Leseleitung verbunden sind. Dabei wird eine in der Speicherzelle abgespeicherte Information durch eine differenzielle Leseoperation gelesen. Unter einer differenziellen Leseoperation wird ein Lesevorgang verstanden, bei welchem ein elektrischer Strom bzw. eine Stärke des elektrischen Stroms zwischen den zwei Leseanschlüssen oder ein Potenzialunterschied bzw. eine Größe des Potenzialunterschieds zwischen den zwei Leseanschlüssen ausgewertet wird.

Damit ist die erfindungsgemäße Speicherzelle sehr kompakt aufgebaut und weist nur einen im Vergleich zum Stand der Technik geringen Flächenbedarf auf. Darüber hinaus sorgt die differenzielle Leseoperation für eine kurze Zugriffszeit beispielsweise im Vergleich zu einer Leseoperation, bei welcher nur eine Leseleitung bzw. ein Potenzial der Leseleitung umgeladen wird.

Die drei Transistoren können dabei alle vom selben Leitfähigkeitstyp sein, beispielsweise können die drei Transistoren entweder alle NMOS-Transistoren oder alle PMOS-Transistoren sein.

Darüber hinaus ist es möglich, dass die drei Transistoren jede mögliche Kombination aus NMOS- und PMOS-Transistoren aufweisen. Zum Beispiel kann einer ein PMOS-Transistor und die beiden anderen können NMOS-Transistoren sein.

Da die drei Transistoren alle vom selben Leitfähigkeitstyp sein können, spielt der Mindestabstand zwischen einem n+ dotierten Gebiet und einem p+ dotierten Gebiet für die erfindungsgemäße Speicherzelle keine Rolle. Dieser Mindestabstand ist für Speicheranordnungen, deren Halbleiterschaltungen mittels der PSM-Lithographie (PSM = Phase Shifting Mask; wird ab einer Strukturbreite von 65nm oder weniger eingesetzt) erstellt werden, wichtig, da dabei alle Polyverbindungen parallel verlaufen. Dadurch umfasst beispielsweise die 6T-Zelle zweimal den eben genannten Mindestabstand innerhalb einer Zelle. Zusammenfassend können Speicherzellen, welche Transistoren mit demselben Leitfähigkeitstyp aufweisen, gerade bei der PSM-Lithographie bezüglich des Flächenbedarfs effizienter realisiert werden, als Speicherzellen, welche Transistoren mit unterschiedlichen Leitfähigkeitstypen umfassen.

Die Speicherzelle weist insbesondere eine zusätzliche Kapazität auf, um die in der Speicherzelle zu speichernde Information zu speichern.

Durch die Kapazität ist die Speicherzelle gegenüber Strahlung, z.B. kosmischer Strahlung, robuster als Speicherzellen, welche keine Kapazität aufweisen. Da durch die Kapazität die von der Speicherzelle gespeicherte Information repräsentierende Ladung größer ist, als es ohne die zusätzliche Kapazität der Fall wäre, wird diese Ladung durch Strahlung schwieriger derart verändert, dass damit auch die in der Speicherzelle gespeicherte Information geändert wird. Zusätzlich gewährleistet die Kapazität, dass eine Speicherzeit (Zeitintervall, welches verstreicht, bis die von der Speicherzelle zu speichernde Information in der Speicherzelle gespeichert ist) gering genug ist, damit Anforderungen an eine Taktrate einer Halbleiterschaltung, welche die erfindungsgemäße Speicherzelle beinhaltet, erfüllt werden können.

Zusammenfassend weist die erfindungsgemäße Speicherzelle im Vergleich zum Stand der Technik einen geringen Flächenbedarf, eine kurze Zugriffszeit und einen geringen Stromverbrauch auf und ist auch in Halbleiterschaltungen, welche nur eine geringe Versorgungsspannung besitzen, ohne Probleme einsetzbar. Die erfindungsgemäße Speicherzelle ist sehr gut in einen standardisierten Halbleiterschaltungs-Herstellungsprozess zu integrieren, da sie wie andere Speicherzellen nach dem Stand der Technik auch nur eine Kapazität (was für einen Entwicklungsprozess im Vergleich zu Transistoren eine gewisse Besonderheit darstellt) aufweist.

Im Rahmen der vorliegenden Erfindung wird auch eine Speicheranordnung bereitgestellt, welche mehrere erfindungsgemäße Speicherzellen umfasst. Dabei werden vorteilhafter Weise von der Speicheranordnung bei allen Speicherzellen, welche nicht geschrieben oder gelesen werden, mindestens einer der Transistoren der entsprechenden Speicherzelle mit einer derartigen Vorspannung versehen, dass eine Schwellspannung eines derartig vorgespannten Transistors im Vergleich zu einem nicht derartig vorgespannten Transistor höher ist. Dies wird auch als back-bias bezeichnet.

Durch die Erhöhung der Schwellspannung wird der Leckstrom des entsprechenden Transistors verringert, wodurch der Stromverbrauch der Speicherzelle und damit der Speicheranordnung abgesenkt wird. Zwar wird dadurch auch die Zugriffszeit der Speicherzelle vergrößert, dies ist aber kein Nachteil, da die Schwellspannung nur bei Transistoren erhöht wird, welche zu Speicherzellen gehören, die zu diesem Zeitpunkt weder gelesen noch geschrieben werden.

Darüber hinaus benötigt die erfindungsgemäße Speicherzelle außer für die Substrat- und Wannenkontakte keine Versorgungsspannungszuleitungen, da die notwendige Energie bei einem Lesevorgang über die Leseleitungen und beim Schreibvorgang über die Schreibleitung geliefert wird, wodurch die erfindungsgemäße Speicheranordnung vorteilhafter Weise weniger Versorgungsspannungsleitungen als nach dem Stand der Technik üblich benötigt. Da die Energiezufuhr über die Leseleitungen geringer als bei beispielsweise eine Versorgungsspannung tragende Versorgungsspannungsleitung ist, kann die Metallisierung der Leseleitungen (z.B. die Breite der Leiterbahn der Leseleitung) geringer dimensioniert sein, als bei einer Versorgungsspannungsleitung. Da zusätzlich ein Referenzpotenzial für die Kapazität jeder Speicherzelle für alle Speicherzellen der Speicheranordnung gemeinsam ausgeführt sein kann, was vorteilhaft für die besonders hinsichtlich Überlast kritischen Metallebenen 1 und 2 einer Halbleiterschaltung, welche die erfindungsgemäße Speicheranordnung umfasst, ist, können gerade diese Metallebenen 1 und 2 mit einer im Vergleich zum Stand der Technik geringeren Breite ausgestaltet werden. Falls die Kapazität durch Verdrahtungsleitungen realisiert wird, kann das Referenzpotenzial in einer oberen Metallebene der Halbleiterschaltung geführt werden. Dadurch wird die Anzahl der Metallebenen in den Ebenen 1 und 2 (d.h. in den beiden untersten Metallebenen der Halbleiterschaltung) reduziert.

Bezüglich der Substrat- und Wannenkontakte sei noch angemerkt, dass diese Kontakte für eine gesamte Zeile oder Spalte der erfindungsgemäßen Speicheranordnung gemeinsam mit der dafür benötigten Versorgungsspannung beaufschlagt sein können.

Im Rahmen der vorliegenden Erfindung wird auch eine Lesevorrichtung bereitgestellt, welche zwei Eingangsanschlüsse und einen Ausgangsanschluss aufweist. Dabei ist die erfindungsgemäße Lesevorrichtung in der Lage, über einen Strom, welcher zwischen den zwei Eingangsanschlüssen fließt, eine 1-Bit-Information zu erfassen und an dem Ausgangsanschluss darzustellen. Dabei umfasst die Lesevorrichtung insbesondere genau fünf Transistoren und ist in der Lage die zwei Eingangsanschlüsse auf unterschiedliche Potenziale zu laden, um so ihren Arbeitspunkt einzustellen.

Mit anderen Worten ist die erfindungsgemäße Lesevorrichtung in der Lage anhand der Größe des Stromflusses zwischen ihren zwei Eingangsanschlüsse zu entscheiden, ob mittels zwei Leitungen, welche jeweils mit den zwei Eingangsanschlüssen verbunden sind, eine 0 oder eine 1 codiert ist.

Da die erfindungsgemäße Lesevorrichtung insbesondere nur fünf Transistoren umfasst, weist sie einen im Vergleich zu Lesevorrichtungen nach dem Stand der Technik geringen Flächenbedarf auf, obwohl sie nicht nur eine Information lesen kann, sondern auch in der Lage ist, die beiden Eingangsanschlüsse, über welche sie die Information erfasst, vor der eigentlichen Leseoperation auf unterschiedliche Potenziale zu laden bzw. vorzuladen, um so ihren eigenen Arbeitspunkt einzustellen.

Indem die erfindungsgemäße Lesevorrichtung ihren Arbeitspunkt selbst einstellt, wird eine weitere Schaltung, welche den Arbeitspunkt einstellt nicht benötigt. Dies ist ein nicht zu unterschätzender Vorteil, da eine Ausgestaltung einer solchen Schaltung, welche einen Arbeitspunkt für eine andere Schaltung einstellt, von einem Entwurfsverfahren bzw. einem Schaltungsgenerator nur schwer zu realisieren ist.

Vorteilhafter Weise sind bei der erfindungsgemäßen Lesevorrichtung nur drei der fünf Transistoren in Reihe geschaltet.

Da sich die Versorgungsspannung über die in Reihe geschalteten Transistoren aufteilt und jeder Transistor eine gewisse Spannungsdifferenz zwischen seinen Nicht-Steueranschlüssen (z.B. Source- und Drain-Anschluss bei einem NMOS- bzw. PMOS-Transistor) für einen optimalen Betrieb benötigt, muss die Versorgungsspannung einer Speicherzelle um so höher sein, je mehr Transistoren innerhalb der Speicherzelle in Reihe geschaltet sind. Anders ausgedrückt, kann die erfindungsgemäße Lesevorrichtung aufgrund der Tatsache, dass bei ihr nur drei Transistoren in Reihe geschaltet sind, mit einer nach dem Stand der Technik vergleichsweise geringen Versorgungsspannung betrieben werden.

Die erfindungsgemäße Lesevorrichtung ist nicht nur in der Lage Speicherinhalte erfindungsgemäßer Speicherzellen zu erfassen, sondern die erfindungsgemäße Lesevorrichtung kann auch eingesetzt werden, um Speicherinhalte von anderen zum differenziellen Lesen ausgestalteten Speicherzellen, beispielsweise entsprechend ausgestalteten 6T-Zellen, welche nach dem Stand der Technik bekannt sind, zu lesen. Mit anderen Worten lassen sich sowohl die erfindungsgemäße Speicherzelle als auch die erfindungsgemäße Lesevorrichtung unabhängig voneinander einsetzen, d.h. die erfindungsgemäße Speicherzelle mit anderen Lesevorrichtungen zusammenarbeiten und die Lesevorrichtung kann Speicherinhalte anderer Speicherzellen lesen.

Da die erfindungsgemäße Lesevorrichtung anhand einer Stromgröße erfasst, welche Information in einer Speicherzelle gespeichert ist, ist die Lesevorrichtung auch geeignet, eine Information zu erfassen, welche in einer Speicherzelle abgespeichert ist, welche abhängig von der in ihr gespeicherten Information ihren Widerstandswert ändert, so dass die Speicherzelle bei einem Lesevorgang den Strom zwischen den beiden Eingangsanschlüssen der Lesevorrichtung abhängig von der in ihr gespeicherten Information ändert. Solche Speicherzellen sind unter dem Begriff „Phase-Changing Memory" bekannt, bei welchen sich der Widerstand der Speicherzelle durch Temperaturunterschiede aufgrund eines Übergangs einer amorphen Struktur in eine kristalline Struktur (oder umgekehrt) ändert. Magnetoresistive (MRAM) oder Conductive-Bridging (CBRAM) Speicher sind andere Varianten von Speicherzellen, welche die gespeicherte Information als Widerstandsänderung wiedergeben.

Im Rahmen der vorliegenden Erfindung wird auch eine Speicheranordnung bereitgestellt, welche mindestens eine erfindungsgemäße Lesevorrichtung und mehrere Speicherzellen umfasst. Dabei können eine, mehrere oder alle dieser Speicherzellen erfindungsgemäße Speicherzellen sein.

Die vorliegende Erfindung eignet sich vorzugsweise zum Einsatz bei großen in Halbleiterschaltungen eingebetteten Speicheranordnungen, wobei die Halbleiterschaltung mit einer geringen Versorgungsspannung (< 1V) betrieben wird, für einen energiearmen Betrieb ausgelegt ist, aber trotzdem eine rasche Zugriffszeit auf ihre Speicheranordnung benötigt. Insbesondere eignet sich die Erfindung auch, um kleinere einheitliche Blöcke aus Speicherzellen und Lesevorrichtungen zu bilden, um dadurch Probleme mit fehlangepassten Speicherzellen zu vermeiden. Fehlanpassung entsteht vor allem durch statistische Schwankungen der verwendeten Transistoren. Zum Beispiel ist die 6T-Speicherzelle sehr anfällig für derartige Schwankungen. Selbstverständlich ist die Erfindung jedoch nicht auf diese bevorzugten Anwendungsbereiche beschränkt, sondern kann beispielsweise auch für Halbleiterschaltungen eingesetzt werden, welche mit einer höheren Versorgungsspannung (> 1V) arbeiten.

Selbstverständlich ist es auch möglich, eine erfindungsgemäße Speicherzelle oder eine erfindungsgemäße Lesevorrichtung aufzubauen, welche mehr als 3 bzw. 5 Transistoren aufweist, indem beispielsweise zwei Transistoren parallel geschaltet sind und von der Funktion her als ein Transistor der erfindungsgemäßen Speicherzelle bzw. der erfindungsgemäßen Lesevorrichtung betrieben werden. Daher fallen alle Speicherzellen bzw. Lesevorrichtungen unter die im Folgenden definierten Ansprüche, welche zusätzlich zu den 3 bzw. 5 Transistoren redundante Schaltungsteile aufweisen, die für die Funktion der Speicherzelle bzw. Lesevorrichtung nicht notwendig sind.

Die vorliegende Erfindung wird nachfolgend näher unter Bezugnahme auf die beigefügte Zeichnung anhand bevorzugter Ausführungsbeispiele erläutert.
Die 1 bis 5 stellen erfindungsgemäße Ausführungsformen der Speicherzelle dar, wobei jede Figur eine andere erfindungsgemäße Ausführungsform darstellt.
6 stellt eine erfindungsgemäße Speicheranordnung dar, welche drei erfindungsgemäße Speicherzellen und eine erfindungsgemäße Lesevorrichtung umfasst.
7 stellt eine erfindungsgemäße Ausführungsform einer Lesevorrichtung dar.
In 1 ist eine erste Ausführungsform einer erfindungsgemäßen Speicherzelle 1 mit drei NMOS-Transistoren 11-13 dargestellt. Dabei ist ein erster Leseanschluss 2 der Speicherzelle 1 mit einer ersten Leseleitung 5 verbunden, während ein zweiter Leseanschluss 3 der Speicherzelle 1 mit einer zweiten Leseleitung 6 verbunden ist. Ein Schreibanschluss 4 der Speicherzelle 1 ist mit einer Schreibleitung 7 verbunden. Der erste Leseanschluss 2 ist mit dem Drain-Anschluss eines ersten 11 der drei NMOS-Transistoren verbundenen, dessen Source-Anschluss mit dem Drain-Anschluss eines zweiten 12 der drei NMOS-Transistoren verbunden ist. Der Steuereingang 9 des ersten NMOS-Transistors 11 ist gleichzeitig ein Lesesteueranschluss 9 der Speicherzelle 1. Der zweite Leseanschluss 3 ist mit dem Source-Anschluss des zweiten NMOS-Transistors 12 verbunden, während der Schreibanschluss 4 mit dem Drain-Anschluss eines dritten 13 der drei NMOS-Transistoren verbunden ist. Der Source-Anschluss des dritten NMOS-Transistors 13 ist zum einen mit einem Kondensator 14 der Speicherzelle 1 und mit dem Steuereingang des zweiten NMOS-Transistors 12 verbunden. Ein zweiter Anschluss des Kondensators 14 ist mit Masse verbunden und der Steuereingang 8 des dritten NMOS-Transistors 13 ist mit einem Schreibsteueranschluss 8 der Speicherzelle 1 verbunden.
Bei einer nicht dargestellten Ausführungsform kann der zweite Anschluss des Kondensators mit einem Referenzpotenzial (anstelle der Masse) verbunden sein.
Um eine Information in die Speicherzelle 1 zu schreiben, wird die Schreibleitung 7 gemäß der zu schreibenden Informationen auf ein Potenzial, welches eine binäre 0 oder 1 repräsentiert, (also z.B. V_SS oder V_DD) gesetzt und anschließend der Schreibsteueranschluss 8 angesteuert, wodurch der dritte NMOS-Transistor 13 durchschaltet und der Kondensator 14 das Potenzial der Schreibleitung 7 übernimmt und damit die binäre 0 oder 1 speichert.
Um eine Information aus der Speicherzelle 1 zu lesen, wird die erste Leseleitung 5 auf ein der binären 1 entsprechendes Potenzial z.B. V_DD und die zweite Leseleitung 6 auf ein der binären 0 entsprechendes Potenzial z.B. V_SS vorgeladen. Anschließend wird der Lesesteueranschluss 9 aktiviert, so dass der erste Transistor 11 durchschaltet. Entspricht die von dem Kondensator 14 gespeicherte Ladung einer binären 1 (z.B. V_DD), ist auch der Transistor 12 durchgeschaltet, wodurch eine niederohmigen Verbindung zwischen den zwei Leseleitungen 5, 6 existiert, welche den Potenzialunterschied zwischen den beiden Leseleitungen 5, 6 abbaut. Dagegen ist der zweite Transistor 12 nicht durchgeschaltet, wenn der Kondensator 14 eine Ladung beinhaltet, welche die binäre 0 repräsentiert (z.B. V_SS), wodurch die aus dem ersten und zweiten Transistor 11, 12 bestehende elektrische Verbindung zwischen den beiden Leseleitungen 5, 6 hochohmig ist und die beiden Leseleitungen 5, 6 ihren Potenzialunterschied wesentlich langsamer nivellieren.
Damit fließt für den Fall, dass eine binäre 1 von dem Kondensator gespeichert wird, ein größer Strom zwischen den Leseanschlüssen 2, 3, als für den Fall, dass eine binäre 0 von dem Kondensator gespeichert wird.
Werden bei einem nicht dargestellten Ausführungsbeispiel p-Kanal-Transistoren anstelle der NMOS-Transistoren eingesetzt, müssen Kontrollsignale, welche mit den Steuereingängen der Transistoren verbunden sind, entsprechend invertiert werden. Bei dieser Ausführungsform fliest für eine gespeicherte 0 Strom.
Es sei darauf hingewiesen, dass die beiden Leseleitungen 5, 6 vor einem Lesevorgang auch genau andersherum vorgeladen werden können, d.h. die erste Leseleitung 2 mit einem der binären 0 entsprechenden Potenzial und die zweite Leseleitung 6 mit einem der binären 1 entsprechenden Potenzial. Allerdings ist die zuerst angegebene Potenzialverteilung bezüglich der Leseleitungen 5, 6 für die gewählte Struktur der Speicherzelle 1 hinsichtlich der Zugriffszeit der Speicherzelle 1 besser geeignet, da für den Fall, dass der Kondensator 14 eine binäre 1 repräsentiert, der Potenzialunterschied zwischen den beiden Leseleitungen 5, 6 bei der ersten Potenzialverteilung rascher nivelliert wird bzw. der Strom zwischen den beiden Leseanschlüssen 2, 3 größer ist als bei der zweiten Potenzialverteilung.
Des Weiteren sei angemerkt, dass die erfindungsgemäße Speicherzelle 1 bis auf einen Wannen- und Substratskontakt keine Zuleitung einer Versorgungsspannung benötigt. Das Referenzpotenzial für die Kapazität beziehungsweise den Kondensator 14 kann über eine Zuleitung zugeführt werden, welche für alle Speicherzellen einer Speicheranordnung, die mehrere Speicherzellen 1 enthält, dieselbe ist.
In den 2 bis 5 sind vier weitere Ausführungsformen der erfindungsgemäßen Speicherzelle 1 dargestellt. Dabei bezeichnen gleiche Bezugszeichen gleiche Elemente der Speicherzelle 1. Daher wird auf eine wiederholende Beschreibung von Elementen, welche bereits bei einer vorab beschriebenen Ausführungsform beschrieben worden sind, verzichtet und sich nur auf die jeweiligen Besonderheiten konzentriert.
Der Unterschied zwischen der zweiten in 2 dargestellten Ausführungsform und der ersten in 1 dargestellten Ausführungsform ist, dass der Lesesteueranschluss 9 und der Schreibsteueranschluss 8 zu einem Steueranschluss 10 bzw. einem kombinierten Lese/Schreibanschluss zusammengefasst sind.
Die erste Ausführungsform besitzt gegenüber der zweiten Ausführungsform den Vorteil, dass eine erste Speicherzelle, welche mit denselben Leseleitungen 5, 6 und derselben Schreibleitung 7 verbunden ist wie eine zweite erfindungsgemäße Speicherzelle 1, gelesen bzw. beschrieben werden kann, während gleichzeitig die zweite Speicherzelle 1 beschrieben bzw. gelesen wird. Dies ist nur möglich, wenn sowohl die erste als auch die zweite Speicherzelle 1 jeweils einen Lesesteueranschluss 9 aufweisen, welcher von dem Schreibsteueranschluss 8 getrennt ist, da dann die eine Speicherzelle 1 schreibend angesteuert werden kann, während die andere gelesen wird.
Wenn hingegen die erste und die zweite Speicherzelle 1 mit unterschiedlichen Leseleitungen 5, 6 und unterschiedlichen Schreibleitungen 7 verbunden sind oder wenn gewährleistet ist, dass die eine Speicherzelle 1 nicht mittels des Steueranschlusses 10 angesteuert wird, wenn die andere angesteuert wird, bietet die zweite Ausführungsform den Vorteil, dass nur eine Steuererleitung mit jeder Speicherzelle 1 verbunden werden muss, was bei einer Verdrahtung einer Speicheranordnung, welche die Speicherzellen aufweist, vorteilhaft ist.
Bei der in 3 dargestellten dritten Ausführungsform einer erfindungsgemäßen Speicherzelle 1 ist der zweite Anschluss des Kondensators elektrisch mit der elektrischen Verbindung von dem Drain-Anschluss des ersten NMOS-Transistors 11 und dem Source-Anschluss des zweiten NMOS-Transistors 12 verbunden.
Bei der in 4 dargestellten vierten Ausführungsform einer erfindungsgemäßen Speicherzelle ist kein Kondensator eingezeichnet, wobei die vierte Ausführungsform ansonsten der zweiten oder dritten Ausführungsform gleicht. In der vierten Ausführungsform wird die Eingangs-MOS-Kapazität des Steuereingangs des zweiten Transistors 12 genutzt, um die Ladung zu speichern, welche der Information entspricht, die von der Speicherzelle 1 gespeichert wird.
Die in 5 dargestellte fünfte Ausführungsform entspricht im Wesentlichen der in 1 dargestellten ersten Ausführungsform mit einem Lesesteueranschluss 9 und einem Schreibsteueranschluss 8, wobei wie bei der vierten Ausführungsform die Kapazität durch die Eingangs-MOS-Kapazität des Eingangs des zweiten Transistors 12 gebildet wird.
Es sei darauf hingewiesen, dass bei allen Ausführungsformen die NMOS-Transistoren durch PMOS-Transistoren ersetzt werden könnten. In diesem Fall müssten die Steueranschlüsse 8-10 invertiert angesteuert werden, um die erfindungsgemäße Speicherzelle zu beschreiben bzw. zu lesen. Für einen optimalen Lesevorgang sollte die erste Leseleitung 5 mit einem einer binären 0 entsprechenden Potenzial und die zweite Leseleitung 6 mit einem einer binären 1 entsprechenden Potenzial vorgeladen sein. Die Reaktion der Speicherzelle 1 bei einem Lesevorgang wird dahingehend umdefiniert, dass die Speicherzelle 1 für eine niederohmige elektrische Verbindung zwischen den beiden Leseleitungen 5, 6 sorgt, wenn sie eine binäre 0 speichert, und sonst die hochohmige elektrische Verbindung zwischen den beiden Leseleitungen 5, 6 belässt.
In 6 ist eine erfindungsgemäße Ausführungsform einer Speicheranordnung 40 dargestellt, welche mehrere erfindungsgemäße Speicherzellen 1 und eine erfindungsgemäße Lesevorrichtung 20 aufweist. Dabei besitzen die Speicherzellen 1 jeweils einen Steueranschluss 10 anstelle jeweils eines Lesesteueranschlusses 9 und eines Schreibsteueranschlusses 8. Des Weiteren weist die Speicheranordnung 40 eine Ansteuerlogik 41, pro Speicherzelle 1 eine Ansteuerleitung 42, eine Schreibleitung 7 und zwei Leseleitungen 5, 6 auf.
Um ein Bit in eine Speicherzelle 1 zu schreiben, setzt die Speicheranordnung 40 voraus, dass ein diesem Bit entsprechendes Potenzial auf einem Anschluss der Speicheranordnung 40 anliegt, welcher mit der Schreibleitung 7 verbunden ist. Über die Ansteuerlogik 41 steuert die Speicheranordnung 40 dann die entsprechende Speicherzelle 1 an, in welche das zu speichernde Bit geschrieben werden soll. Dazu aktiviert die Ansteuerlogik 41 die entsprechende Ansteuerleitung 42, welche mit der entsprechenden Speicherzelle 1 verbunden ist.
Zum Lesen eines Bits aus einer Speicherzelle 1 wird vorausgesetzt, dass die erste Leseleitung 5 auf V_DD und die zweite Leseleitung 6 auf V_SS liegt, wofür eine weitere Vorrichtung (nicht dargestellt) der Speicheranordnung 40 sorgt, wie es nach dem Stand der Technik üblich ist. Anschließend wird die weitere Vorrichtung deaktiviert, so dass sie die Leseleitungen nicht mehr in Richtung V_SS bzw. V_DD zieht, und die entsprechende Speicherzelle 1 über die Ansteuerlogik 41 mittels der entsprechenden Ansteuerleitung 42 angesteuert, wodurch abhängig von dem Speicherinhalt der angesteuerten Speicherzelle 1 entweder die Potenzialdifferenz zwischen den beiden Leseleitungen 5, 6 nivelliert oder belassen wird. Die Lesevorrichtung 20 erfasst den Strom, welcher zwischen den beiden Leseleitungen 5, 6 fließt, was im Folgenden noch näher erläutert wird, und entscheidet abhängig davon, ob ein weiterer Anschluss der Lesevorrichtung 20, über welchen der Speicherinhalt der angesteuerten Speicherzelle 1 von der Speicheranordnung 40 abgreifbar ist, auf V_DD oder V_SS gestellt wird.
In 7 ist eine Ausführungsform einer erfindungsgemäßen Lesevorrichtung 20 dargestellt. Diese Lesevorrichtung 20 umfasst einen ersten PMOS-Transistor 21, einen zweiten PMOS-Transistor 22, einen dritten NMOS-Transistor 23, einen vierten NMOS-Transistor 24 und einen fünften NMOS-Transistor 25. Darüber hinaus weist die Lesevorrichtung 20 einen ersten Eingangsanschluss 31 und einen zweiten Eingangsanschluss 32 sowie einen Ausgangsanschluss 34 und einen Steueranschluss 33 auf. Der Source-Anschluss des ersten PMOS-Transistors 21 und der Source-Anschluss des zweiten PMOS-Transistors 22 sind mit V_DD verbunden. Der erste Eingangsanschluss 31 ist mit dem Drain-Anschluss des zweiten PMOS-Transistors, dem Drain-Anschluss des dritten NMOS-Transistors 23 und dem Steuereingang des fünften NMOS-Transistors 25 verbunden. Der zweite Eingangsanschluss 32 ist sowohl mit dem Steuereingang des ersten PMOS-Transistors 21 als auch mit dem Steuereingang des zweiten PMOS-Transistors 22 sowie mit dem Source-Anschluss des dritten NMOS-Transistors 23 wie auch mit dem Drain-Anschluss des fünften NMOS-Transistors 25 verbunden. Sowohl der Steuereingang des dritten NMOS-Transistors 23 als auch der Steuereingang des vierten NMOS-Transistors 24 ist mit dem Steueranschluss 33 der Lesevorrichtung 20 verbunden. Zusätzlich sind der Drain-Anschluss des ersten PMOS-Transistors 21, der Drain-Anschluss des vierten NMOS-Transistors 24 und der Ausgangsanschluss 34 der Lesevorrichtung 20 verbunden. Der Source-Anschluss des vierten NMOS-Transistors 24 und der Source-Anschluss des fünften NMOS-Transistors 25 sind mit V_SS elektrisch verbunden.
Mit dem Steueranschluss 33 lässt sich die Lesevorrichtung 20 an- bzw. abschalten. Indem der Steueranschluss 33 auf V_SS gelegt wird, werden der dritte NMOS-Transistor 23 und der vierte NMOS-Transistor 24 deaktiviert bzw. hochohmig geschaltet, wodurch auch der Strom durch die beiden PMOS-Transistoren 21, 22 auf ein Minimum reduziert wird, wodurch die Lesevorrichtung 20 quasi abgeschaltet ist. In diesem abgeschalteten Zustand verbraucht die Lesevorrichtung 20 sehr wenig Leistung, weshalb dieser Zustand bevorzugt ist, wenn mittels dieser Lesevorrichtung 20 kein Speicherinhalt einer Speicherzelle 1 zu erfassen ist. Umgekehrt bedeutet dies, dass für die folgenden Überlegungen bezüglich eines Lesens eines in einer erfindungsgemäßen Speicherzelle 1 gespeicherten Inhalts davon ausgegangen wird, dass der Steueranschluss 33 auf V_DD liegt bzw. die Lesevorrichtung 20 angeschaltet ist.
Bei einer nicht dargestellten Ausführungsform kann der Transistor 23 als p-Kanal-Transistor bzw. PMOS-Transistor ausgeführt sein. Bei dieser Ausführungsform wird allerdings ein zusätzlicher Inverter benötigt, da der PMOS-Transistor, welcher den Transistor 23 ersetzt, und der NMOS-Transistor 24 mit komplementären Signalen angesteuert werden müssen.
Damit die Lesevorrichtung 20 den in einer erfindungsgemäßen Speicherzelle 1 gespeicherten Inhalt erfassen kann, werden die Leseleitungen 5, 6 mit den Eingangsanschlüssen 31, 32 verbunden. Setzt man die in den 1 bis 5 dargestellten Speicherzellen 1 voraus wird die erste Leseleitung 5 mit dem ersten Eingangsanschluss 31 und die zweite Leseleitung 6 mit dem zweiten Eingangsanschluss 32 verbunden.
Zum Lesen einer mit der Lesevorrichtung 20 entsprechend verbundenen Speicherzelle wird zuerst die Lesevorrichtung mittels des Steueranschlusses 33 aktiviert, dadurch stellt die Lesevorrichtung bzw. der Verstärker 20 ihren/seinen Arbeitspunkt selbst ein. In diesem Arbeitspunkt wird das an dem ersten Eingangsanschluss 31 liegende Potenzial etwas in Richtung V_SS verschoben, während das an dem zweiten Eingangsanschluss 32 anliegende Potenzial etwas in Richtung V_DD verschoben wird, so dass zwischen dem Source- und dem Drain-Anschluss sowohl des zweiten PMOS-Transistors 22 als auch des fünften PMOS-Transistors 25 eine von 0 verschiedene Spannung anliegt.
Selbstverständlich ist es auch möglich, dass der die Lesevorrichtung 20 ständig aktiviert ist (Steueranschluss 33 liegt ständig auf V_DD), um die notwendige Zeit, welche zur Einstellung des Arbeitspunktes verstreicht, einzusparen.
Dadurch wird ein Lesevorgang auf Kosten des Energieverbrauchs beschleunigt.
Die erfindungsgemäße Lesevorrichtung 20 arbeitet im Arbeitspunkt wie ein Stromspiegel bzw. wie ein einstufiger Verstärker. Durch den Aufbau der Lesevorrichtung 20 ist der Strom durch den ersten PMOS-Transistor 21 gleich dem Strom durch den zweiten PMOS-Transistor 22. Da die Speicherzelle 1 über die Leseleitungen 5, 6 parallel zu dem dritten NMOS-Transistor 23 liegt, fließt der Strom, welcher durch den zweiten PMOS-Transistor 22 fließt, auch durch die aus der Speicherzelle 1 und dem dritten NMOS-Transistor 23 bestehenden Parallelschaltung. Dadurch bestimmt der Strom durch die Speicherzelle 1 auch den Strom durch den zweiten PMOS-Transistor 22 und damit den Strom durch den ersten PMOS-Transistor 21 und somit den Strom durch den vierten NMOS-Transistor 24.
Wie vorab bei der Beschreibung der ersten Ausführungsform der erfindungsgemäßen Speicherzelle 1 beschrieben ist, bewirkt eine in der Speicherzelle 1 gespeicherte binäre 1, dass die elektrische Verbindung innerhalb der Speicherzelle 1 zwischen den beiden Leseleitungen 5, 6 niederohmig ist, was zu einem im Vergleich zu einer in der Speicherzelle 1 gespeicherten binären 0 erhöhten Stromfluss durch die Speicherzelle 1 führt. Dadurch fließt für den Fall, dass in der zu lesenden Speicherzelle 1 eine binäre 1 gespeichert ist, durch den zweiten PMOS-Transistor 22 und damit durch den ersten PMOS-Transistor 21 ein höherer Strom, als wenn in der zu lesenden Speicherzelle 1 eine binäre 0 abgespeichert ist. Je höher der Strom durch den ersten PMOS-Transistor 21 ist, desto höher ist auch der Strom durch den vierten NMOS-Transistor 24. Da die Spannung zwischen dem Steuereingang und dem Source-Anschluss bei dem vierten NMOS-Transistor 24 konstant ist, ist die Spannung zwischen dem Drain-Anschluss und dem Source-Anschluss des vierten NMOS-Transistors 24 proportional zu dem Strom durch den vierten NMOS-Transistor 24. Damit liegt das Potenzial des Ausgangsanschlusses der Lesevorrichtung 20 bei einem relativ großen Strom durch den vierten NMOS-Transistor 24 (und damit durch den ersten PMOS-Transistor 21) hervorgerufen durch einen relativ großen Strom durch die zu lesende Speicherzelle 1 in der Nähe von V_DD, wodurch eine binäre 1 am Ausgangsanschluss 34 repräsentiert wird. Im Gegensatz dazu liegt aufgrund derselben Überlegungen das Potenzial des Ausgangsanschlusses 34 in der Nähe von V_SS, wenn der Strom durch den vierten NMOS-Transistor 24 relativ klein ist, wodurch eine binäre 0 am Ausgangsanschluss 34 repräsentiert wird.
Bei einer nicht dargestellten Ausführungsform einer erfindungsgemäßen Lesevorrichtung sind die PMOS-Transistoren 21, 22 der in 7 dargestellten Ausführungsform der Lesevorrichtung 20 durch NMOS-Transistoren und die NMOS-Transistoren 23-25 durch PMOS-Transistoren ersetzt. Dabei sind auch die Versorgungsspannungsanschlüsse V_SS, V_DD vertauscht. Zur Aktivierung der Lesevorrichtung wird der Steueranschluss auf V_SS gelegt. Für einen Lesevorgang sind der erste Eingangsanschluss mit V_SS und der zweite Eingangsanschluss mit V_DD vorgeladen. Der Ausgangsanschluss weist ein in der Nähe von V_SS liegendes Potenzial auf, wenn beim Lesen der entsprechenden Speicherzelle 1 ein relativ großer Strom erfasst wird, und sonst V_DD.
Damit ergeben sich 4 verschiedene Kombinationsmöglichkeiten für ein Zusammenspiel der verschiedenen Ausführungsformen der Speicherzelle und der Lesevorrichtung, welche davon abhängen, ob die erfindungsgemäße Speicherzelle mit NMOS- oder PMOS-Transistoren aufgebaut ist und ob die erfindungsgemäße Lesevorrichtung als dritten Transistor einen NMOS- oder einen PMOS-Transistor umfasst.
Tabelle 1: Kombinationsmöglichkeiten verschiedener Ausführungsformen der Speicherzelle und Lesevorrichtung

Claims

Speicherzelle, welche Transistoren (11-13) umfasst, dadurch gekennzeichnet, dass die Speicherzelle (1) zwei Leseanschlüsse (2, 3) umfasst, welche mit jeweils einer Leseleitung (5; 6) verbindbar sind, und dass die Speicherzelle (1) derart ausgestaltet ist, dass bei einer Leseoperation der Speicherzelle (1) eine in der Speicherzelle (1) gespeicherte Information durch einen differenziellen Lesevorgang, bei welchem ein elektrischer Strom zwischen den zwei Leseanschlüssen (2, 3) ausgewertet wird, erfassbar ist.
Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass die Speicherzelle (1) genau drei Transistoren (11-13) umfasst.
Speicherzelle nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Speicherzelle (1) derart ausgestaltet ist, dass die Speicherzelle (1) bei einer Leseoperation für einen Fall, dass die Speicherzelle (1) eine 0 bzw. 1 speichert, eine elektrische Verbindung zwischen den zwei Leseanschlüssen (2, 3) im Vergleich zu einem Fall, dass die Speicherzelle (1) eine 1 bzw. 0 speichert, niederohmig schaltet.
Speicherzelle nach einem der Ansprüche 1-3, dadurch gekennzeichnet, dass die Transistoren (11-13) alle vom selben Leitfähigkeitstyp sind.
Speicherzelle nach einem der Ansprüche 1-4, dadurch gekennzeichnet, dass die Transistoren entweder alle NMOS-Transistoren (11-13) oder alle PMOS-Transistoren sind.
Speicherzelle nach einem der Ansprüche 1-5, dadurch gekennzeichnet, dass die Speicherzelle (1) zusätzlich einen Schreibanschluss (4), welcher mit einer Schreibleitung (7) verbindbar ist, einen Schreibsteueranschluss (8) und einen Lesesteueranschluss (9) umfasst, dass ein erster Anschluss eines ersten (11) der Transistoren und ein erster (2) der zwei Leseanschlüsse verbunden sind, dass der Steuereingang des ersten Transistors (11) und der Lesesteueranschluss (9) verbunden sind, dass ein zweiter Anschluss des ersten Transistors (11) und ein erster Anschluss eines zweiten (12) der Transistoren verbunden sind, dass ein zweiter Anschluss des zweiten Transistors (12) und ein zweiter (3) der zwei Leseanschlüsse verbunden sind, dass ein erster Anschluss eines dritten (13) der Transistoren und der Schreibanschluss (4) verbunden sind, dass der Steuereingang des ersten Transistors (11) und der Schreibsteueranschluss (8) verbunden sind, und dass ein zweiter Anschluss des dritten Transistors (11) und der Steuereingang des zweiten Transistors (12) verbunden sind.
Speicherzelle nach Anspruch 6, dadurch gekennzeichnet, dass die Speicherzelle (1) zusätzlich eine Kapazität (14) zum Speichern der in der Speicherzelle (1) gespeicherten Information umfasst, und dass der zweite Anschluss des dritten Transistors (13) und ein erster Anschluss der Kapazität (14) verbunden sind.
Speicherzelle nach Anspruch 7, dadurch gekennzeichnet, dass ein zweiter Anschluss der Kapazität (14) mit einer Referenzspannung (V_SS) verbunden ist.
Speicherzelle nach Anspruch 7, dadurch gekennzeichnet, dass ein zweiter Anschluss der Kapazität (14), der zweite Anschluss des ersten Transistors (11) und der erste Anschluss des zweiten Transistors (12) verbunden sind.
Speicherzelle nach einem der Ansprüche 7-9, dadurch gekennzeichnet, dass der Schreibsteueranschluss und der Lesesteueranschluss zu einem Anschluss (10) zusammengefasst sind.
Speicheranordnung zum Lesen und Schreiben von Informationen, mit zwei Leseleitungen (5, 6), einer Schreibleitung (7), mindestens zwei Speicherzellen (1) nach einem der Ansprüche 6-10 und einer Anordnung (41) zum Ansteuern mindestens einer der mindestens zwei Speicherzellen (1) zum Lesen oder Schreiben der darin gespeicherten Information, wobei bei jeder der mindestens zwei Speicherzellen (1) einer der zwei Leseanschlüsse (2, 3) der Speicherzelle (1) und eine der zwei Leseleitungen (5, 6) sowie der andere der zwei Leseanschlüsse (2, 3) der Speicherzelle (1) und die andere der zwei Leseleitungen (5, 6) sowie der Schreibanschluss (4) der Speicherzelle (1) und die Schreibleitung (7) verbunden sind.
Speicheranordnung nach Anspruch 11, dadurch gekennzeichnet, dass die Speicheranordnung (40) derart ausgestaltet ist, dass vor einer Leseoperation der Speicheranordnung (40) die zwei Leseleitungen (5, 6) auf ein unterschiedliches Potenzial vorgeladen sind.
Speicheranordnung nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass die Speicheranordnung (40) derart ausgestaltet ist, dass bei Speicherzellen (1), welche nicht geschrieben oder gelesen werden, mindestens einer der Transistoren (11-13) derart vorgespannt ist, dass eine Schwellspannung des mindestens einen der drei Transistoren (11-13) im Vergleich zu denjenigen Transistoren (11-13), welche zu einer Speicherzelle (1) gehören, die geschrieben oder gelesen wird, höher ist.
Speicheranordnung nach einem der Ansprüche 11-13, dadurch gekennzeichnet, dass eine der zwei Leseleitungen (5, 6) und die Schreibleitung (7) zu einer Schreibleseleitung zusammengefasst sind, dass bei jeder der mindestens zwei Speicherzellen (1) einer der zwei Leseanschlüsse (2, 3) der Speicherzelle (1) mit der verbleibenden Leseleitung und der andere der zwei Leseanschlüsse (2, 3) und der Schreibanschluss (4) der Speicherzelle mit der Schreibleseleitung verbunden ist/sind.
Lesevorrichtung, mit zwei Eingangsanschlüsse (31, 32) und einem Ausgangsanschluss (34), wobei die Lesevorrichtung (20) derart ausgestaltet ist, dass die Lesevorrichtung (20) über einen Strom, welcher zwischen den zwei Eingangsanschlüssen (31, 32) fließt, eine 1-Bit-Information erfassen und über den Ausgangsanschluss (34) darstellen kann, dadurch gekennzeichnet, dass die Lesevorrichtung (20) Transistoren (21-25) umfasst, und dass die Lesevorrichtung (20) derart ausgestaltet ist, dass die Lesevorrichtung (20) ihren Arbeitspunkt selbst einstellt, indem die Lesevorrichtung (20) das Potenzial der zwei Eingangsanschlüsse (31, 32) entsprechend einstellt.
Lesevorrichtung nach Anspruch 15, dadurch gekennzeichnet, dass die Lesevorrichtung genau 5 Transistoren (21-25) umfasst.
Lesevorrichtung nach Anspruch 15 oder 16, dadurch gekennzeichnet, dass die Lesevorrichtung (20) als Stromspiegel ausgestaltet ist.
Lesevorrichtung nach einem der Ansprüche 15-17, dadurch gekennzeichnet, dass die Lesevorrichtung (20) als einstufiger Verstärker ausgestaltet ist.
Lesevorrichtung nach einem der Ansprüche 15-18, dadurch gekennzeichnet, dass nur drei (22, 23, 25) der Transistoren (21-25) in Reihe zwischen zwei Versorgungsspannungen (V_SS, V_DD) der Lesevorrichtung (20) geschaltet sind.
Lesevorrichtung nach einem der Ansprüche 15-19, dadurch gekennzeichnet, dass ein erster (21) und ein zweiter (22) der Transistoren einen ersten Leitungstyp und ein dritter (23), vierter (24) und fünfter (25) Transistor einen vom ersten Leitungstyp unterschiedlichen zweiten Leitungstyp aufweist, dass ein erster Anschluss des ersten Transistor (21), ein erster Anschluss des zweiten Transistor (22) und eine erste Versorgungsspannnng (V_DD) verbunden sind, dass ein erster (31) der zwei Eingangsanschlüsse, ein zweiter Anschluss des zweiten Transistors (22), ein erster Anschluss des dritten Transistors (23) und der Steuereingang des fünften Transistors (25) verbunden sind, dass der Steuereingang des dritten Transistors (23), der Steuereingang des vierten Transistors (24) und die erste Versorgungsspannung (V_DD) verbunden sind, dass ein zweiter (32) der zwei Eingangsanschlüsse, der Steuereingang des ersten Transistors (21), der Steuereingang des zweiten Transistors (22), ein zweiter Anschluss des dritten Transistors (23) und ein erster Anschluss des fünften Transistors (25) verbunden sind, dass ein zweiter Anschluss des ersten Transistors (21), ein erster Anschluss des vierten Transistors (24) und der Ausgangsanschluss (34) verbunden sind, und dass ein zweiter Anschluss des vierten Transistors (24), ein zweiter Anschluss des fünften Transistors (25) und eine zweite Versorgungsspannung (V_SS) verbunden sind.
Lesevorrichtung nach Anspruch 20, dadurch gekennzeichnet, dass die Lesevorrichtung (20) zusätzlich einen Steuereingang (33) zum An- und Abschalten der Lesevorrichtung (20) umfasst, und dass der Steuereingang des dritten Transistors (23) und der Steuereingang des vierten Transistors (24) nur mit dem Steuereingang (33) der Lesevorrichtung (20) verbunden sind.
Lesevorrichtung nach Anspruch 20 oder 21, dadurch gekennzeichnet, dass der erste (21), zweite (22), vierte (24) und fünfte (25) Transistor im Vergleich zum dritten Transistor (23) im durchgeschalteten Zustand einen höheren Strom durch den jeweiligen Transistor aufweisen.
Lesevorrichtung nach einem der Ansprüche 20-22, dadurch gekennzeichnet, dass ein Einstellen des Arbeitspunktes durch eine entsprechend aufeinander abgestimmte Ausgestaltung des zweiten (22), dritten (23) und fünften (25) Transistors, einstellbar ist.
Lesevorrichtung nach einem der Ansprüche 20-23, dadurch gekennzeichnet, dass der erste (21) und zweite (22) Transistor ein PMOS-Transistor ist, dass der dritte (23), vierte (24) und fünfte (25) Transistor ein NMOS-Transistor ist, und dass die erste Versorgungsspannung (V_DD) ein höheres Potenzial als die zweite Versorgungsspannung (V_SS) aufweist.
Lesevorrichtung nach einem der Ansprüche 20-23, dadurch gekennzeichnet, dass der erste und zweite Transistor ein NMOS-Transistor ist, dass der dritte, vierte und fünfte Transistor ein PMOS-Transistor ist, und dass die zweite Versorgungsspannung (V_DD) ein höheres Potenzial als die erste Versorgungsspannung (V_SS) aufweist.
Speicheranordnung, welche mindestens eine Lesevorrichtung (20) nach einem der Ansprüche 15-25, mehrere Speicherzellen (1) und zwei Leitungen (5, 6) umfasst, wobei die Speicheranordnung (40) derart ausgestaltet ist, dass bei jeder Speicherzelle (1) ein erster der zwei Leseanschlüsse (2, 3) mit einer ersten der zwei Leitungen (5, 6) und ein zweiter der zwei Leseanschlüsse (2, 3) mit einer zweiten der zwei Leitungen (5, 6) verbunden ist, wobei die erste Leitung (5; 6) ebenfalls mit einem der zwei Eingangsanschlüsse (31, 32) der Lesevorrichtung (20) und die zweite Leitung (6; 5) ebenfalls mit dem anderen der zwei Eingangsanschlüsse (31, 32) verbunden ist.
Speicheranordnung nach Anspruch 26, dadurch gekennzeichnet, dass mindestens eine der mehreren Speicherzellen eine Speicherzelle nach einem der Ansprüche 1-10 ist.
Speicheranordnung nach Anspruch 26 oder 27, dadurch gekennzeichnet, dass mindestens eine der mehreren Speicherzellen eine Speicherzelle ist, deren elektrischer Widerstand abhängig von einer in der Speicherzelle abgespeicherten Information ist.
Speicheranordnung nach Anspruch 28, dadurch gekennzeichnet, dass die mindestens eine Speicherzelle ein Phase-Changing Memory oder ein magnetoresistives Memory oder ein Conductive-Bridging-Memory ist.