DE112016006241T5 - Halbleiterschaltkreis, ansteuerungsverfahren und elektronische vorrichtung - Google Patents

Halbleiterschaltkreis, ansteuerungsverfahren und elektronische vorrichtung Download PDF

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Yasuo Kanda
Yuji Torige
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Abstract

Ein Halbleiterschaltkreis der Offenbarung weist einen ersten Schaltkreis, der dazu fähig ist, auf der Basis einer Spannung an einem ersten Knoten eine invertierte Spannung der Spannung am ersten Knoten zu erzeugen und die invertierte Spannung an einen zweiten Knoten anzulegen, einen zweiten Schaltkreis, der dazu fähig ist, auf der Basis einer Spannung am zweiten Knoten eine invertierte Spannung der Spannung am zweiten Knoten zu erzeugen und die invertierte Spannung an den ersten Knoten anzulegen, einen ersten Transistor, der eingeschaltet wird, um den ersten Knoten mit einem dritten Knoten zu verbinden, einen zweiten Transistor, der eingeschaltet wird, um dem dritten Knoten eine erste Gleichstromspannung zuzuführen, und einen ersten Speicherbereich auf, der mit dem dritten Knoten verbunden ist und eine erste Speichervorrichtung aufweist, die dazu fähig ist, einen ersten Widerstandszustand oder einen zweiten Widerstandszustand anzunehmen.

Description

  • Technisches Gebiet
  • Diese Offenbarung betrifft einen Halbleiterschaltkreis, ein Ansteuerungsverfahren des Halbleiterschaltkreises und eine elektronische Vorrichtung, die den Halbleiterschaltkreis aufweist.
  • Stand der Technik
  • Vom ökologischen Standpunkt wurde eine geringere Leistungsaufnahme einer elektronischen Vorrichtung gewünscht. In einem Halbleiterschaltkreis wird häufig beispielsweise eine Technik der so genannten Leistungsaustastung (Power Gating) genutzt. Die Leistungsaustastung setzt die Leistung, die manchen Schaltkreisen zugeführt wird, selektiv aus, um die Leistungsaufnahme zu verringern. Es ist wünschenswert, dass der Schaltkreis, für den die Leistungsversorgung ausgesetzt wurde, unmittelbar nach einer Wiederaufnahme der Leistungsversorgung in einen Betriebszustand vor dem Aussetzen der Leistungsversorgung zurückkehrt. Ein Verfahren zur Erzielung eines Wiederherstellungsbetriebs in einem solch kurzen Zeitraum besteht darin, einen nichtflüchtigen Speicher in einen Schaltkreis einzubinden. Beispielsweise offenbart Patentschrift 1 einen Schaltkreis mit einer Kombination aus einem SRAM (Static Random Access Memory - statischer Speicher mit wahlfreiem Zugriff) als flüchtigem Speicher und einem Spin-Transfer-Drehmomentspeicher.
  • Liste der Anführungen
  • Patentschriften
  • Patentschrift 1: WO 2009/028298 A1
  • Kurzfassung der Erfindung
  • Nebenbei wird ein verringerter Schreibfehler in einem Speicherschaltkreis gewünscht und eine weitere Verringerung des Schreibfehlers wird erwartet.
  • Es ist wünschenswert, einen Halbleiterschaltkreis, ein Ansteuerungsverfahren und eine elektronische Vorrichtung bereitzustellen, die es ermöglichen, den Schreibfehler zu verringern.
  • Ein Halbleiterschaltkreis gemäß einer Ausführungsform der Offenbarung beinhaltet einen ersten Schaltkreis, einen zweiten Schaltkreis, einen ersten Transistor, einen zweiten Transistor und einen ersten Speicherbereich. Der erste Schaltkreis ist dazu fähig, auf der Basis einer Spannung an einem ersten Knoten eine invertierte Spannung der Spannung am ersten Knoten zu erzeugen und die invertierte Spannung an einen zweiten Knoten anzulegen. Der zweite Schaltkreis ist dazu fähig, auf der Basis einer Spannung am zweiten Knoten eine invertierte Spannung der Spannung am zweiten Knoten zu erzeugen und die invertierte Spannung an den ersten Knoten anzulegen. Der erste Transistor wird eingeschaltet, um den ersten Knoten mit einem dritten Knoten zu verbinden. Der zweite Transistor wird eingeschaltet, um eine erste Gleichstromspannung an den dritten Knoten anzulegen. Der erste Speicherbereich wird mit dem dritten Knoten verbunden und weist eine erste Speichervorrichtung auf, die dazu fähig ist, einen ersten Widerstandszustand oder einen zweiten Widerstandszustand anzunehmen.
  • Ein Ansteuerungsverfahren gemäß einer Ausführungsform der Offenbarung, durchgeführt an einem Halbleiterschaltkreis, der einen ersten Schaltkreis, einen zweiten Schaltkreis, einen ersten Transistor, einen zweiten Transistor und einen ersten Speicherbereich aufweist, wobei der erste Schaltkreis dazu fähig ist, auf der Basis einer Spannung an einem ersten Knoten eine invertierte Spannung der Spannung am ersten Knoten zu erzeugen und die invertierte Spannung an einen zweiten Knoten anzulegen, der zweite Schaltkreis dazu fähig ist, auf der Basis einer Spannung am zweiten Knoten eine invertierte Spannung der Spannung am zweiten Knoten zu erzeugen und die invertierte Spannung an den ersten Knoten anzulegen, der erste Transistor eingeschaltet wird, um den ersten Knoten mit einem dritten Knoten zu verbinden, der zweite Transistor eingeschaltet wird, um dem dritten Knoten eine erste Gleichstromspannung zuzuführen, und der erste Speicherbereich einen ersten Anschluss, der mit dem dritten Knoten verbunden ist, und einen zweiten Anschluss, dem eine Steuerspannung zugeführt wird, aufweist und eine erste Speichervorrichtung aufweist, die dazu fähig ist, einen ersten Widerstandszustand oder einen zweiten Widerstandszustand anzunehmen, beinhaltet Durchführen einer ersten Ansteuerung in einem ersten Zeitraum, wobei die erste Ansteuerung die Steuerspannung auf einen ersten Spannungspegel setzt, der sich von einem Spannungspegel der ersten Gleichstromspannung unterscheidet, Einschalten des zweiten Transistors und Ausschalten des ersten Transistors, um dadurch zu ermöglichen, dass ein Widerstandszustand der ersten Speichervorrichtung der erste Widerstandszustand ist, und Durchführen einer zweiten Ansteuerung in einem zweiten Zeitraum, der nach dem ersten Zeitraum liegt, wobei die zweite Ansteuerung die Spannung auf einen zweiten Spannungspegel setzt, um dadurch zu ermöglichen, dass der Widerstandszustand der ersten Speichervorrichtung ein Widerstandszustand ist, der von der Spannung am ersten Knoten abhängt.
  • Eine elektronische Vorrichtung gemäß einer Ausführungsform der Offenbarung weist einen Halbleiter und eine Batterie/einen Akku auf. Die Batterie/der Akku führt dem Halbleiterschaltkreis eine Leistungsversorgungsspannung zu. Der Halbleiterschaltkreis weist einen ersten Schaltkreis, einen zweiten Schaltkreis, einen ersten Transistor, einen zweiten Transistor und einen ersten Speicherbereich auf. Der erste Schaltkreis ist dazu fähig, auf der Basis einer Spannung an einem ersten Knoten eine invertierte Spannung der Spannung am ersten Knoten zu erzeugen und die invertierte Spannung an einen zweiten Knoten anzulegen. Der zweite Schaltkreis ist dazu fähig, auf der Basis einer Spannung am zweiten Knoten eine invertierte Spannung der Spannung am zweiten Knoten zu erzeugen und die invertierte Spannung an den ersten Knoten anzulegen. Der erste Transistor wird eingeschaltet, um den ersten Knoten mit einem dritten Knoten zu verbinden. Der zweite Transistor wird eingeschaltet, um dem dritten Knoten eine erste Gleichstromspannung zuzuführen. Der erste Speicherbereich ist mit dem dritten Knoten verbunden und weist eine erste Speichervorrichtung auf, die dazu fähig ist, einen ersten Widerstandszustand oder einen zweiten Widerstandszustand anzunehmen.
  • Bei dem Halbleiterschaltkreis, dem Ansteuerungsverfahren und der elektronischen Vorrichtung in den jeweiligen Ausführungsformen der Offenbarung ermöglichen es der erste Schaltkreis und der zweite Schaltkreis den zueinander invertierten Spannungen, im ersten Knoten und im zweiten Knoten aufzutreten. Der erste Transistor wird eingeschaltet, um dadurch dem dritten Knoten, mit dem der erste Speicherbereich verbunden ist, zu ermöglichen, mit dem ersten Knoten verbunden zu werden. Ferner wird der zweite Transistor eingeschaltet, um dem dritten Knoten die erste Gleichstromspannung zuzuführen.
  • Gemäß dem Halbleiterschaltkreis, dem Ansteuerungsverfahren und der elektronischen Vorrichtung in den jeweiligen Ausführungsformen der Offenbarung wird der zweite Transistor bereitgestellt, der eingeschaltet wird, um dem dritten Knoten die erste Gleichstromspannung zuzuführen, was es ermöglicht, den Schreibfehler zu verringern. Es ist zu beachten, dass die Wirkungen der Offenbarung nicht notwendigerweise auf die oben beschriebenen Wirkungen begrenzt sind und beliebige der in der Spezifikation beschriebenen Wirkungen sein können.
  • Figurenliste
    • [1] 1 ist ein Blockschaubild, das ein Konfigurationsbeispiel eines Halbleiterschaltkreises gemäß einer Ausführungsform der Offenbarung veranschaulicht.
    • [2] 2 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Speicherzelle gemäß einer ersten Ausführungsform veranschaulicht.
    • [3] 3 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Speicherzellenanordnung mit der in 2 veranschaulichten Speicherzelle veranschaulicht.
    • [4] 4 ist eine Ansicht, die ein Konfigurationsbeispiel einer in 2 veranschaulichten Speichervorrichtung beschreibt.
    • [5] 5 ist eine Ansicht, die ein Konfigurationsbeispiel der in 2 veranschaulichten Speicherzelle beschreibt.
    • [6A] 6A ist ein Schaltplan, der ein Betriebsbeispiel der in 2 veranschaulichten Speicherzelle veranschaulicht.
    • [6B] 6B ist ein anderer Schaltplan, der ein Betriebsbeispiel der in 2 veranschaulichten Speicherzelle veranschaulicht.
    • [6C] 6C ist ein anderer Schaltplan, der ein Betriebsbeispiel der in 2 veranschaulichten Speicherzelle veranschaulicht.
    • [6D] 6D ist ein anderer Schaltplan, der ein Betriebsbeispiel der in 2 veranschaulichten Speicherzelle veranschaulicht.
    • [6E] 6E ist ein anderer Schaltplan, der ein Betriebsbeispiel der in 2 veranschaulichten Speicherzelle veranschaulicht.
    • [7] 7 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Speicherzelle gemäß einem Vergleichsbeispiel veranschaulicht.
    • [8] 8 ist eine Ansicht, die ein Betriebsbeispiel der in 7 veranschaulichten Speicherzelle beschreibt.
    • [9A] 9A ist ein Schaltplan, der ein Betriebsbeispiel der in 7 veranschaulichten Speicherzelle veranschaulicht.
    • [9B] 9B ist ein anderer Schaltplan, der ein Betriebsbeispiel der in 7 veranschaulichten Speicherzelle veranschaulicht.
    • [10] 10 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Speicherzelle gemäß einem Modifikationsbeispiel der ersten Ausführungsform veranschaulicht.
    • [11] 11 ist eine Ansicht, die ein Betriebsbeispiel der in 10 veranschaulichten Speicherzelle beschreibt.
    • [12] 12 ist ein Schaltplan, der ein anderes Konfigurationsbeispiel einer Speicherzelle gemäß einem anderen Modifikationsbeispiel der ersten Ausführungsform veranschaulicht.
    • [13] 13 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Speicherzelle gemäß einem anderen Modifikationsbeispiel der ersten Ausführungsform veranschaulicht.
    • [14] 14 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Speicherzelle gemäß einem anderen Modifikationsbeispiel der ersten Ausführungsform veranschaulicht.
    • [15] 15 ist eine Ansicht, die ein Konfigurationsbeispiel einer in 14 veranschaulichten Speichervorrichtung beschreibt.
    • [16] 16 ist ein Blockschaubild, das ein Konfigurationsbeispiel eines Halbleiterschaltkreises gemäß einem anderen Modifikationsbeispiel der ersten Ausführungsform veranschaulicht.
    • [17] 17 ist ein Blockschaubild, das ein Konfigurationsbeispiel eines Halbleiterschaltkreises gemäß einem anderen Modifikationsbeispiel der ersten Ausführungsform veranschaulicht.
    • [18] 18 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Speicherzelle gemäß einer zweiten Ausführungsform veranschaulicht.
    • [19] 19 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Speicherzellenanordnung mit der in 18 veranschaulichten Speicherzelle veranschaulicht.
    • [20] 20 ist eine Ansicht, die ein Betriebsbeispiel der in 18 veranschaulichten Speicherzelle beschreibt.
    • [21A] 21A ist ein Schaltplan, der ein Betriebsbeispiel der in 18 veranschaulichten Speicherzelle veranschaulicht.
    • [21B] 21B ist ein anderer Schaltplan, der ein Betriebsbeispiel der in 18 veranschaulichten Speicherzelle veranschaulicht.
    • [21C] 21C ist ein anderer Schaltplan, der ein Betriebsbeispiel der in 18 veranschaulichten Speicherzelle veranschaulicht.
    • [21D] 21D ist ein anderer Schaltplan, der ein Betriebsbeispiel der in 18 veranschaulichten Speicherzelle veranschaulicht.
    • [21E] 21E ist ein anderer Schaltplan, der ein Betriebsbeispiel der in 18 veranschaulichten Speicherzelle veranschaulicht.
    • [22] 22 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Speicherzelle gemäß einem Modifikationsbeispiel der zweiten Ausführungsform veranschaulicht.
    • [23] 23 ist eine Ansicht, die ein Betriebsbeispiel der in 22 veranschaulichten Speicherzelle beschreibt.
    • [24] 24 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Speicherzelle gemäß einem anderen Modifikationsbeispiel der zweiten Ausführungsform veranschaulicht.
    • [25] 25 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Speicherzelle gemäß einem anderen Modifikationsbeispiel der zweiten Ausführungsform veranschaulicht.
    • [26] 26 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Speicherzelle gemäß einem anderen Modifikationsbeispiel der zweiten Ausführungsform veranschaulicht.
    • [27] 27 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Speicherzelle gemäß einem anderen Modifikationsbeispiel der zweiten Ausführungsform veranschaulicht.
    • [28] 28 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Speicherzelle gemäß einem anderen Modifikationsbeispiel der zweiten Ausführungsform veranschaulicht.
    • [29] 29 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Speicherzelle gemäß einem anderen Modifikationsbeispiel der zweiten Ausführungsform veranschaulicht.
    • [30] 30 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Speicherzellenanordnung mit der in 29 veranschaulichten Speicherzelle veranschaulicht.
    • [31A] 31A ist ein Layoutplan, der ein Konfigurationsbeispiel der in 29 veranschaulichten Speicherzelle veranschaulicht.
    • [31B] 31B ist ein anderer Layoutplan, der ein Konfigurationsbeispiel der in 29 veranschaulichten Speicherzelle veranschaulicht.
    • [31C] 31C ist ein anderer Layoutplan, der ein Konfigurationsbeispiel der in 29 veranschaulichten Speicherzelle veranschaulicht.
    • [31D] 31D ist ein anderer Layoutplan, der ein Konfigurationsbeispiel der in 29 veranschaulichten Speicherzelle veranschaulicht.
    • [32] 32 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Speicherzelle gemäß einem anderen Modifikationsbeispiel der zweiten Ausführungsform veranschaulicht.
    • [33] 33 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Speicherzellenanordnung mit der in 32 veranschaulichten Speicherzelle veranschaulicht.
    • [34A] 34A ist ein Schaltplan, der ein Konfigurationsbeispiel eines Kippschaltkreises veranschaulicht.
    • [34B] 34B ist ein Schaltplan, der ein anderes Konfigurationsbeispiel des Kippschaltkreises veranschaulicht.
    • [34C] 34C ist ein Schaltplan, der ein anderes Konfigurationsbeispiel des Kippschaltkreises veranschaulicht.
    • [34D] 34D ist ein Schaltplan, der ein anderes Konfigurationsbeispiel des Kippschaltkreises veranschaulicht.
    • [35] 35 ist ein Schaltplan, der ein anderes Konfigurationsbeispiel des Kippschaltkreises veranschaulicht.
    • [36] 36 ist eine perspektivische Ansicht eines äußeren Erscheinungsbildes und eine Konfiguration eines Smartphones, auf das eine Ausführungsform angewandt wird. Arten der Ausführung der Erfindung
  • Im Folgenden werden einige Ausführungsformen der Offenbarung unter Bezugnahme auf die Zeichnungen detaillierter beschrieben. Es ist zu beachten, dass Beschreibungen in der folgenden Reihenfolge erfolgen.
  • Erste Ausführungsform
  • Zweite Ausführungsform
  • Angewandte Beispiele und Anwendungsbeispiele
  • <Erste Ausführungsform>
  • [Konfigurationsbeispiel]
  • 1 veranschaulicht ein Konfigurationsbeispiel eines Halbleiterschaltkreises 1 gemäß einer Ausführungsform. Der Halbleiterschaltkreis 1 ist ein Schaltkreis, der Informationen speichert. Es ist zu beachten, dass ein Ansteuerungsverfahren des Halbleiterschaltkreises gemäß einer Ausführungsform der Offenbarung durch diese Ausführungsform verkörpert ist und deshalb deren Beschreibung zusammen bereitgestellt wird. Der Halbleiterschaltkreis 1 beinhaltet eine Steuereinheit 11, einen Leistungsversorgungstransistor 12 und einen Speicherschaltkreis 20.
  • Die Steuereinheit 11 steuert den Betrieb des Speicherschaltkreises 20. Insbesondere schreibt die Steuereinheit 11 Informationen in den Speicherschaltkreis 20 auf der Basis eines Schreibbefehls und von Schreibdaten, die von außen eingegeben werden. Ferner liest die Steuereinheit 11 Informationen aus dem Speicherschaltkreis 20 auf der Basis eines Lesebefehls, der von außen eingegeben wird. Ferner hat die Steuereinheit 11 auch eine Funktion der Steuerung von Leistung, die dem Speicherschaltkreis 20 zugeführt wird, indem sie dem Leistungsversorgungstransistor 12 ein Leistungsversorgungssteuersignal (SPG) zuführt, um den Leistungsversorgungstransistor 12 ein- oder auszuschalten.
  • Bei diesem Beispiel ist der Leistungsversorgungstransistor 12 ein P-leitender MOS(Metall-Oxid-Halbleiter)-Transistor. Der Leistungsversorgungstransistor 12 weist ein Gate, dem das Leistungsversorgungssignal SPG zugeführt wird, eine Source, dem eine Leistungsversorgungsspannung VDDI zugeführt wird, und einen Drain auf, der mit dem Speicherschaltkreis 20 verbunden ist.
  • In einem Fall, in dem der Speicherschaltkreis 20 im Halbleiterschaltkreis 1 verwendet wird, wird bei dieser Konfiguration der Leistungsversorgungstransistor 12 eingeschaltet, um dem Speicherschaltkreis 20 eine Leistungsversorgungsspannung VDDI als Leistungsversorgungsspannung VDD zuzuführen. Ferner wird im Halbleiterschaltkreis 1 in einem Fall, in dem der Speicherschaltkreis 20 nicht genutzt wird, der Leistungsversorgungstransistor 12 ausgeschaltet. Im Halbleiterschaltkreis 1 ermöglicht die so genannte Leistungsaustastung eine Verringerung der Leistungsaufnahme.
  • Der Speicherschaltkreis 20 speichert Daten. Der Speicherschaltkreis 20 beinhaltet eine Speicherzellenanordnung 21 und einen Treiber 22 und einen Treiber 23.
  • Die Speicherzellenanordnung 21 weist Speicherzellen 30 auf, die in einer Matrix angeordnet sind.
  • 2 veranschaulicht ein Konfigurationsbeispiel der Speicherzelle 30. 3 veranschaulicht ein Konfigurationsbeispiel der Speicherzelle 21. Die Speicherzellenanordnung 21 weist eine Vielzahl von Wortleitungen AWL, eine Vielzahl von Steuerleitungen CTRL, eine Vielzahl von Bitleitungen BLT, eine Vielzahl von Bitleitungen BLB, eine Vielzahl von Steuerleitungen RST, eine Vielzahl von Steuerleitungen CL1 und eine Vielzahl von Steuerleitungen CL2 auf. Die Wortleitungen AWL erstrecken sich in 2 und 3 in einer seitlichen Richtung. Die Wortleitungen AWL weisen jeweils ein Ende auf, das mit dem Treiber 22 verbunden ist, was es dem Treiber 22 ermöglicht, ein Signal SAWL an die Wortleitungen AWL anzulegen. Die Steuerleitungen CTRL erstrecken sich in 2 und 3 in der seitlichen Richtung. Die Steuerleitungen CTRL weisen jeweils ein Ende auf, das mit dem Treiber 22 verbunden ist, was es dem Treiber 22 ermöglicht, ein Signal SCTRL an die Steuerleitungen CTRL anzulegen. Die Bitleitungen BLT erstrecken sich in 2 und 3 in der vertikalen Richtung. Die Bitleitungen BLT weisen jeweils ein Ende auf, das mit dem Treiber 23 verbunden ist. Die Bitleitungen BLB erstrecken sich in 2 und 3 in der vertikalen Richtung. Die Bitleitungen BLB weisen jeweils ein Ende auf, das mit dem Treiber 23 verbunden ist. Die Steuerleitungen RST erstrecken sich in 2 und 3 in der vertikalen Richtung. Die Steuerleitungen RST weisen jeweils ein Ende auf, das mit dem Treiber 23 verbunden ist, was es dem Treiber 23 ermöglicht, ein Signal SRST an die Steuerleitungen RST anzulegen. Die Steuerleitungen CL1 erstrecken sich in 2 und 3 in der vertikalen Richtung. Die Steuerleitungen CL1 weisen jeweils ein Ende auf, das mit dem Treiber 23 verbunden ist, was es dem Treiber 23 ermöglicht, ein Signal SCL1 an die Steuerleitungen CL1 anzulegen. Die Steuerleitungen CL2 erstrecken sich in 2 und 3 in der vertikalen Richtung. Die Steuerleitungen CL2 weisen jeweils ein Ende auf, das mit dem Treiber 23 verbunden ist, was es dem Treiber 23 ermöglicht, ein Signal SCL2 an die Steuerleitungen CL2 anzulegen.
  • Die Speicherzelle 30 weist einen SRAM-Schaltkreis 40 (Static Random Access Memory - statischer Speicher mit wahlfreiem Zugriff), Transistoren 31 bis 36 und Speichervorrichtungen 37 und 38 auf.
  • Der SRAM-Schaltkreis 40 speichert Informationen von einem Bit durch positive Rückkopplung. Der SRAM 40 weist die Transistoren 41 bis 46 auf. Die Transistoren 41 und 43 sind P-leitende MOS-Transistoren und die Transistoren 42, 44, 45, und 46 sind N-leitende MOS-Transistoren.
  • Der Transistor 41 weist ein Gate, das mit einem Gate des Transistors 42 und den Drains der Transistoren 43, 44 und 46 verbunden ist, eine Source, der die Leistungsversorgungsspannung VDD zugeführt wird, und einen Drain auf, der mit den Drains der Transistoren 42 und 45 und mit den Gates der Transistoren 43 und 44 verbunden ist. Der Transistor 42 weist das Gate, das mit dem Gate des Transistors 41 und den Drains der Transistoren 43, 44 und 46 verbunden ist, eine geerdete Source und den Drain auf, der mit den Drains der Transistoren 41 und 45 und mit den Gates der Transistoren 43 und 44 verbunden ist. Die Transistoren 41 und 42 bilden einen Inverter IV1.
  • Der Transistor 43 weist das Gate, das mit einem Gate des Transistors 44 und den Drains der Transistoren 41, 42 und 45 verbunden ist, eine Source, der die Leistungsversorgungsspannung VDD zugeführt wird, und den Drain auf, der mit den Drains der Transistoren 44 und 46 und den Gates der Transistoren 41 und 42 verbunden ist. Der Transistor 44 weist das Gate, das mit dem Gate des Transistors 43 und den Drains der Transistoren 41, 42 und 45 verbunden ist, eine geerdete Source und den Drain auf, der mit den Drains der Transistoren 43 und 46 und den Gates der Transistoren 41 und 42 verbunden ist. Die Transistoren 43 und 44 bilden einen Inverter IV2.
  • Der Transistor 45 weist ein Gate, das mit der Wortleitung AWL verbunden ist, eine Source, die mit der Bitleitung BLT verbunden ist, und den Drain auf, der mit den Drains der Transistoren 41 und 42 und mit den Gates der Transistoren 43 und 44 verbunden ist. Der Transistor 46 weist ein Gate, das mit der Wortleitung AWL verbunden ist, eine Source, die mit der Bitleitung BLB verbunden ist, und den Drain auf, der mit den Drains der Transistoren 43 und 44 und den Gates der Transistoren 41 und 42 verbunden ist.
  • Bei dieser Konfiguration sind ein Eingangsanschluss des Inverters IV1 und ein Ausgangsanschluss des Inverters IV2 miteinander verbunden. Ein Eingangsanschluss des Inverters IV2 und ein Ausgangsanschluss des Inverters IV1 sind miteinander verbunden. Dies ermöglicht es dem SRAM-Schaltkreis 40, durch die positive Rückkopplung die Information von einem Bit zu speichern. Ferner werden im SRAM-Schaltkreis 40 die Transistoren 45 und 46 eingeschaltet, um zu veranlassen, dass Informationen geschrieben werden, oder zu veranlassen, dass Informationen über die Bitleitungen BLT und BLB gelesen werden.
  • Die Transistoren 31 bis 36 sind die N-leitenden MOS-Transistoren. Der Transistor 31 weist ein Gate, das mit der Steuerleitung CL1 verbunden ist, einen Drain, der mit den Drains der Transistoren 41, 42 und 45 und den Gates der Transistoren 43 und 44 verbunden ist, und eine Source auf, die mit den Drains der Transistoren 32 und 33 verbunden ist. Der Transistor 32 weist ein Gate, das mit der Steuerleitung CL2 verbunden ist, den Drain, der mit der Source des Transistors 31 und dem Drain des Transistors 33 verbunden ist, und eine Source auf, die mit einem Ende der Speichervorrichtung 37 verbunden ist. Der Transistor 33 weist ein Gate, das mit der Steuerleitung RST verbunden ist, den Drain, der mit der Source des Transistors 31 und dem Drain des Transistors 32 verbunden ist, und eine geerdete Source auf. Der Transistor 34 weist ein Gate, das mit der Steuerleitung CL1 verbunden ist, einen Drain, der mit den Drains der Transistoren 43, 44 und 46 und den Gates der Transistoren 41 und 42 verbunden ist, und eine Source auf, die mit den Drains der Transistoren 35 und 36 verbunden ist. Der Transistor 35 weist ein Gate, das mit der Steuerleitung CL2 verbunden ist, den Drain, der mit der Source des Transistors 34 und dem Drain des Transistors 36 verbunden ist, und eine Source auf, die mit einem Ende der Speichervorrichtung 38 verbunden ist. Der Transistor 36 weist ein Gate, das mit der Steuerleitung RST verbunden ist, den Drain, der mit der Source des Transistors 34 und dem Drain des Transistors 35 verbunden ist, und eine geerdete Source auf.
  • Die Speichervorrichtungen 37 und 38 sind nichtflüchtige Speichervorrichtungen. Bei diesem Beispiel sind die Speichervorrichtungen 37 und 38 Vorrichtungen mit magnetischem Tunnelübergang (Magnetic Tunnel Junction - MTJ) des Spin-Transfer-Drehmoments (Spin Transfer Torque - STT), die eine Informationsspeicherung durchführen, indem sie eine Richtung der Magnetisierung einer freien Schicht F (weiter unten beschrieben) durch Spininjektion ändern. Die Speichervorrichtung 37 weist ein Ende, das mit der Source des Transistors 32 verbunden ist, und das andere Ende auf, das mit der Steuerleitung CTRL verbunden ist.
  • 4 veranschaulicht ein Konfigurationsbeispiel der Speichervorrichtung 37. Die Speichervorrichtung 37 weist eine verstiftete Schicht P, eine Tunnelbarriereschicht I und eine freie Schicht F auf. Bei diesem Beispiel ist die verstiftete Schicht P mit dem Transistor 32 verbunden, der auf der Seite der unteren Schicht angeordnet ist. Die freie Schicht F ist mit der Steuerleitung CTRL verbunden, die auf der Seite der oberen Schicht angeordnet ist. Mit anderen Worten, die Speichervorrichtung 37 hat eine so genannte Bottom-Pin-Struktur, bei der die freie Schicht F, die Tunnelbarriereschicht I und die verstiftete Schicht P in dieser Reihenfolge von oben gestapelt sind.
  • Die verstiftete Schicht P weist einen ferromagnetischen Stoff auf, bei dem eine Richtung der Magnetisierung PJ festgelegt ist, beispielsweise in einer Richtung senkrecht zu einer Dünnschichtfläche. Die freie Schicht F weist einen ferromagnetischen Stoff auf, bei dem sich eine Richtung der Magnetisierung FJ ändert, beispielsweise in einer Richtung senkrecht zur Dünnschichtfläche abhängig von einem darin fließendem Spinpolarisationsstrom. Die Tunnelbarriereschicht I funktioniert so, dass sie eine magnetische Verbindung zwischen der verstifteten Schicht P und der freien Schicht F trennt und einen Tunnelstrom durch sie durchfließen lässt.
  • Bei dieser Konfiguration bewirkt das Fließenlassen eines Stroms in der Speichervorrichtung 37 beispielsweise von der freien Schicht F zur verstifteten Schicht P eine Injektion polarisierter Elektronen, die ein Moment (einen Spin) in derselben Richtung wie der Richtung der Magnetisierung PJ der verstifteten Schicht P aufweisen, von der verstifteten Schicht P zur freien Schicht F. Dies bewirkt, dass die Richtung der Magnetisierung FJ der freien Schicht F dieselbe Richtung wie die Richtung der Magnetisierung PJ der verstifteten Schicht P annimmt (einen parallelen Zustand). In einem solchen parallelen Zustand hat die Speichervorrichtung 37 einen niedrigen Widerstandswert zwischen beiden Enden (einen niederohmigen Zustand RL).
  • Ferner bewirkt das Fließenlassen eines Stroms beispielsweise von der verstifteten Schicht P zur freien Schicht F die Injektion von Elektronen von der freien Schicht F zur verstifteten Schicht P. Dabei durchqueren von den somit injizierten Elektronen polarisierte Elektronen, die das Moment in derselben Richtung wie der Richtung der Magnetisierung PJ der verstifteten Schicht P aufweisen, die verstiftete Schicht P. Von den somit injizierten Elektronen werden polarisierte Elektronen, die das Moment in der Gegenrichtung zur Richtung der Magnetisierung PJ der verstifteten Schicht P aufweisen, an der verstifteten Schicht P reflektiert und in die freie Schicht F injiziert. Dies bewirkt, dass die Richtung der Magnetisierung FJ der freien Schicht F die Gegenrichtung zur Richtung der Magnetisierung PJ der verstifteten Schicht P annimmt (einen antiparallelen Zustand). In einem solch antiparallelen Zustand hat die Speichervorrichtung 37 einen hohen Widerstandswert zwischen beiden Enden (einen hochohmigen Zustand RH).
  • Wie beschrieben, ändert sich in der Speichervorrichtung 37 die Richtung der Magnetisierung FJ der freien Schicht F abhängig von der Richtung des Stromflusses, was eine Änderung des Widerstandszustands zwischen dem hochohmigen Zustand RH und dem niederohmigen Zustand RL bewirkt. Eine solche Einstellung des Widerstandszustands in der Speichervorrichtung 37 ermöglicht die Speicherung von Informationen.
  • Es ist zu beachten, dass die Speichervorrichtung 37 für die Beschreibung oben beispielhaft dargestellt ist und dasselbe auch für die Speichervorrichtung 38 gilt.
  • Wie beschrieben, weist die Speicherzelle 30 zusätzlich zum SRAM-Schaltkreis 40 die Transistoren 31 bis 36 und die Speichervorrichtungen 37 und 38 auf. Entsprechend wird beispielsweise in einem Fall, in dem durch Ausschalten des Leistungsversorgungstransistors 12 ein Bereitschaftsbetrieb erfolgt, unmittelbar vor dem Ausschalten des Leistungsversorgungstransistors 12 ein Speicherbetrieb durchgeführt, was eine Speicherung der Informationen, die im SRAM-Schaltkreis 40 als flüchtigem Speicher gespeichert sind, in den Speichervorrichtungen 37 und 38 als nichtflüchtigem Speicher ermöglicht. Danach führt der Halbleiterschaltkreis 1 beispielsweise in einem Fall, in dem durch Einschalten des Leistungsversorgungstransistors 12 der Normalbetrieb erfolgt, unmittelbar nach dem Einschalten des Leistungsversorgungstransistors 12 einen Rückspeicherbetrieb durch, was eine Speicherung der Informationen, die in den Speichervorrichtungen 37 und 38 gespeichert sind, im SRAM-Schaltkreis 40 ermöglicht. Dies ermöglicht es, dass der Zustand jeder der Speicherzellen 30 nach dem Wiederanlauf der Leistungsversorgung im Halbleiterschaltkreis 1 innerhalb eines kurzen Zeitraums zu einem Zustand vor der Aussetzung der Leistungsversorgung zurückkehrt.
  • Auf der Basis eines Steuersignals, das von der Steuereinheit 11 geliefert wird, legt der Treiber 22 legt das Signal SAWL an die Wortleitung AWL an und legt das Signal SCTRL an die Steuerleitung CTRL an.
  • Auf der Basis eines Steuersignals, das von der Steuereinheit 11 geliefert wird, legt der Treiber 23 das Signal SRST an die Steuerleitung RST an, legt das Signal SCL1 an die Steuerleitung CL1 an und legt das Signal SCL2 an die Steuerleitung CL2 an. Ferner schreibt der Treiber 23 auf der Basis eines Steuersignals und von Daten, die von der Steuereinheit 11 geliefert werden, über die Bitleitungen BLT und BLF Informationen in die Speicherzellenanordnung 21. Ferner liest der Treiber 23 auf der Basis eines Steuersignals, das von der Steuereinheit 11 geliefert wird, Informationen über die Bitleitungen BLT und BLF aus der Speicherzellenanordnung 21. Der Treiber 23 liefert die somit gelesenen Informationen an die Steuereinheit 11.
  • Hier entspricht der Inverter IV2 einem konkreten Beispiel eines „ersten Schaltkreises“ in der Offenbarung. Der Inverter IV1 entspricht einem konkreten Beispiel eines „zweiten Schaltkreises“ in der Offenbarung. Der Transistor 31 entspricht einem konkreten Beispiel eines „ersten Transistors“ in der Offenbarung. Der Transistor 33 entspricht einem konkreten Beispiel eines „zweiten Transistors“ in der Offenbarung. Der Transistor 32 entspricht einem konkreten Beispiel eines „achten Transistors“ in der Offenbarung. Der Transistor 34 entspricht einem konkreten Beispiel eines „neunten Transistors“ in der Offenbarung. Der Transistor 36 entspricht einem konkreten Beispiel eines „zehnten Transistors“ in der Offenbarung. Der Leistungsversorgungstransistor 12 entspricht einem konkreten Beispiel eines „elften Transistors“ in der Offenbarung. Die Speichervorrichtung 37 entspricht einem konkreten Beispiel einer „ersten Speichervorrichtung“ in der Offenbarung. Die Speichervorrichtung 38 entspricht einem konkreten Beispiel einer „dritten Speichervorrichtung“ in der Offenbarung.
  • [Betrieb und Funktionsweise]
  • Als Nächstes folgt eine Beschreibung des Betriebs und der Funktionsweise des Halbleiterschaltkreises 1 gemäß der vorliegenden Ausführungsform.
  • (Übersicht über den Gesamtbetrieb)
  • Zuerst wird eine Übersicht des Gesamtbetriebs des Halbleiterschaltkreises 1 unter Bezugnahme auf 1 beschrieben. Die Steuereinheit 11 steuert den Betrieb des Speicherschaltkreises 20. Insbesondere schreibt die Steuereinheit 11 Informationen in den Speicherschaltkreis 20 auf der Basis eines Schreibbefehls und von Schreibdaten, die von außen eingegeben werden. Die Steuereinheit 11 liest auch Informationen aus dem Speicherschaltkreis 20 auf der Basis eines Lesebefehls, der von außen eingegeben wird. Ferner steuert die Steuereinheit 11 die Leistungsversorgung zum Speicherschaltkreis 20, indem sie dem Leistungsversorgungstransistor 12 ein Leistungsversorgungssignal SPG zuführt, um den Leistungsversorgungstransistor 12 ein- oder auszuschalten. Der Leistungsversorgungstransistor 12 führt den Ein- und Ausschaltvorgang auf der Basis des Steuersignals durch, das von der Steuereinheit 11 geliefert wird. Der Leistungsversorgungstransistor 12 wird dann eingeschaltet, was es ermöglicht, dass dem Speicherschaltkreis 20 die Leistungsversorgungsspannung VDD1 als Leistungsversorgungsspannung VDD zugeführt wird. Auf der Basis des Steuersignals, das von der Steuereinheit 11 geliefert wird, legt der Treiber 22 des Speicherschaltkreises 20 das Signal SAWL an die Wortleitung AWL an und legt das Signal SCTRL an die Steuerleitung CRTL an. Auf der Basis des Steuersignals, das von der Steuereinheit 11 geliefert wird, legt der Treiber 23 das Signal SRST an die Steuerleitung RST an, legt das Signal SCL1 an die Steuerleitung CL1 an und legt das Signal SCL2 an die Steuerleitung CL2 an. Ferner schreibt der Treiber 23 auf der Basis des Steuersignals und der Daten, die von der Steuereinheit 11 geliefert werden, über die Bitleitungen BLT und BLF Informationen in die Speicherzellenanordnung 21. Ferner liest der Treiber 23 auf der Basis des Steuersignals, das von der Steuereinheit 11 geliefert wird, Information über die Bitleitungen BLT und BLB aus der Speicherzellenanordnung 21. Der Treiber 23 liefert die somit gelesenen Informationen an die Steuereinheit 11.
  • (Detaillierter Betrieb)
  • Der Halbleiterschaltkreis 1 veranlasst den SRAM-Schaltkreis 40 als flüchtigen Speicher, im Normalbetrieb M1 Informationen zu speichern. Ferner führt der Halbleiterschaltkreis 1 einen Rücksetzbetrieb M2 durch, um die Speichervorrichtungen 37 und 38 in einen vorbestimmten Widerstandszustand zurückzusetzen. Ferner führt der Halbleiterschaltkreis 1 beispielsweise in einem Fall, in dem ein Bereitschaftsbetrieb M4 erfolgt, indem der Leistungsversorgungstransistor 12 ausgeschaltet wird, unmittelbar vor dem Ausschalten des Leistungsversorgungstransistors 12 einen Speicherbetrieb M3 durch, um dadurch die Speicherung der Informationen, die im SRAM-Schaltkreis 40 als flüchtigem Speicher gespeichert sind, in den Speichervorrichtungen 37 und 38 als nichtflüchtigem Speicher zu ermöglichen. Danach führt der Halbleiterschaltkreis 1 beispielsweise in einem Fall, in dem durch Einschalten des Leistungsversorgungstransistors 12 der Normalbetrieb M1 erfolgt, unmittelbar nach dem Einschalten des Leistungsversorgungstransistors 12 einen Rückspeicherbetrieb M5 durch, was die Speicherung der Informationen, die in den Speichervorrichtungen 37 und 38 gespeichert sind, im SRAM-Schaltkreis 40 ermöglicht. Im Folgenden wird eine detaillierte Beschreibung zu diesem Betrieb gegeben.
  • 5 veranschaulicht ein Betriebsbeispiel der interessierenden Speicherzelle 30 im Halbleiterschaltkreis 1. 6A bis 6E veranschaulichen die Zustände der Speicherzelle 30. 6A veranschaulicht den Zustand im Normalbetrieb M1. 6B veranschaulicht den Zustand im Rücksetzbetrieb M2. 6C veranschaulicht den Zustand im Speicherbetrieb M3. 6D veranschaulicht den Zustand im Bereitschaftsbetrieb M4. 6E veranschaulicht den Zustand im Rückspeicherbetrieb M5. 6A bis 6E veranschaulichen die Transistoren 31 bis 36 mit Verwendung von Schaltern, die Betriebszuständen der jeweiligen Transistoren 31 bis 36 entsprechen.
  • (Normalbetrieb M1)
  • Wie in 5 veranschaulicht, lässt die Steuereinheit 11 im Normalbetrieb M1 die Spannung des Leistungsversorgungssteuersignals SPG einen niedrigen Pegel annehmen. Dies bewirkt, dass der Leistungsversorgungstransistor 12 (1) eingeschaltet wird, wodurch der Speicherzelle 30 die Leistungsversorgungsspannung VDD zugeführt wird. Ferner lässt der Treiber 23 die Spannung der Signale SCL1, SCL2 und SRST jeweils einen niedrigen Pegel annehmen. Dies bewirkt, dass alle Transistoren 31 bis 36 ausgeschaltet werden wie in 6A veranschaulicht. Mit anderen Worten, der SRAM-Schaltkreis 40 wird elektrisch von den Speichervorrichtungen 37 und 38 getrennt. Ferner lässt der Treiber 22 die Spannung des Signals SCTRL einen niedrigem Pegel VL (Erdpegel) annehmen.
  • Im Normalbetrieb M1 schreibt der Treiber 22 Informationen im SRAM-Schaltkreis 40 der Speicherzelle 30 oder liest Informationen aus dem SRAM-Schaltkreis 40. Insbesondere lässt der Treiber 22 in einem Fall, in dem Informationen im SRAM-Schaltkreis 40 geschrieben werden, zuerst die Spannung des Signals SAWL einen hohen Pegel annehmen, um dadurch die Transistoren 45 und 46 des SRAM-Schaltkreises 40 einzuschalten. Danach legt der Treiber 23 Signale an die Bitleitungen BLT und BLB an. Die Signale haben hohe Spannungspegel, die zueinander invertiert sind und von den zu schreibenden Informationen abhängen. Ferner lädt der Treiber 23 in einem Fall, in dem die Informationen aus dem SRAM-Schaltkreis 40 gelesen werden, die jeweiligen Bitleitungen BLT und BLB beispielsweise auf einen hohen Spannungspegel vor. Danach lässt der Treiber 22 die Spannung des Signals SAWL einen hohen Pegel annehmen, was ein Einschalten der Transistoren 45 und 46 bewirkt. Dies bewirkt eine Änderung der Spannung einer der Bitleitungen BLT und BLB abhängig von den Informationen, die im SRAM-Schaltkreis 40 gespeichert sind. Der Treiber 23 erkennt dann eine Spannungsdifferenz in den Bitleitungen BLT und BLB und liest dadurch die Informationen, die im SRAM-Schaltkreis 40 gespeichert sind.
  • (Rücksetzbetrieb M2)
  • Der Halbleiterschaltkreis 1 führt in Vorbereitung auf den Speicherbetrieb M3 den Rücksetzbetrieb M2 durch, um den Zustand der Speichervorrichtungen 37 und 38 im Voraus auf einen vorbestimmten Widerstandszustand zurückzusetzen. Insbesondere ist es möglich, dass der Halbleiterschaltkreis 1 den Rücksetzbetrieb M2 beispielsweise parallel zum Normalbetrieb M1 durchführt.
  • Wie in 5 veranschaulicht, lässt der Treiber 23 im Rücksetzbetrieb M2 die Spannung der Signale SCL2 und SRST jeweils einen hohen Pegel annehmen und lässt die Spannung des Signals SCL1 einen niedrigen Pegel annehmen. Dies bewirkt, dass die jeweiligen Transistoren 32, 33, 35 und 36 eingeschaltet werden, und bewirkt, dass die jeweiligen Transistoren 31 und 34 ausgeschaltet werden wie in 6B veranschaulicht. Ferner lässt der Treiber 22 die Spannung des Signals SCTRL einen hohen Pegel VH annehmen. Dies bewirkt, dass ein Rücksetzstrom Iresetl in der Speichervorrichtung 37, dem Transistor 32 und dem Transistor 33 in dieser Reihenfolge fließt, und bewirkt, dass ein Rücksetzstrom Ireset2 in der Speichervorrichtung 38, dem Transistor 35 und dem Transistor 36 in dieser Reihenfolge fließt.
  • Dabei fließt beispielsweise der Rücksetzstrom Iresetl in der Speichervorrichtung 37 von der freien Schicht F zur verstifteten Schicht P, was es ermöglicht, dass die Richtung der Magnetisierung FJ der freien Schicht F dieselbe Richtung annimmt wie die Richtung der Magnetisierung PJ der verstifteten Schicht P (den parallelen Zustand), infolgedessen der Widerstandszustand der Speichervorrichtung 37 in einen niederohmigen Zustand RL geht. Dasselbe gilt auch für die Speichervorrichtung 38. Aufgrund des Rücksetzstroms Ireset2 geht der Widerstandszustand der Speichervorrichtung 38 in einen niederohmigen Zustand RL. Auf solche Weise ermöglicht der Rücksetzbetrieb M2 beiden Widerstandszuständen der Speichervorrichtungen 37 und 38, in die niederohmigen Zustände RL zu gehen.
  • (Speicherbetrieb M3)
  • Als Nächstes wird eine Beschreibung eines Falls gegeben, in dem der Bereitschaftsbetrieb M4 erfolgt, indem der Leistungsversorgungstransistor 12 ausgeschaltet wird. In diesem Fall führt der Halbleiterschaltkreis 1 zuerst den Speicherbetrieb M3 durch, um die Speicherung der Informationen, die im SRAM-Schaltkreis 40 gespeichert sind, in den Speichervorrichtungen 37 und 38 zu ermöglichen.
  • Wie in 5 veranschaulicht, lässt der Treiber 23 im Speicherbetrieb M3 die Spannung der Signale SCL1 und SCL2 jeweils einen hohen Pegel annehmen und lässt die Spannung des Signals SRST einen niedrigen Pegel annehmen. Dies bewirkt, dass die jeweiligen Transistoren 31, 32, 34 und 35 eingeschaltet werden, und bewirkt, dass die jeweiligen Transistoren 33 und 36 ausgeschaltet werden wie in 6C veranschaulicht. Ferner lässt der Treiber 22 die Spannung des Signal SCTRL den niedrigen Pegel VL (einen Erdpegel) annehmen. Dies lässt in einer der Speichervorrichtungen 37 und 38 abhängig von den Informationen, die im SRAM-Schaltkreis 40 gespeichert sind, einen Strom fließen. Bei diesem Beispiel liegt eine Ausgangsspannung VN1 des Inverters IV1 auf dem hohen Pegel VH und eine Ausgangsspannung VN2 des Inverters liegt auf dem niedrigen Pegel VL. Entsprechend fließt ein Speicherstrom Istore in dem Transistor 41, dem Transistor 31, dem Transistor 32 und der Speichervorrichtung 37 im Inverter IV1 in dieser Reihenfolge.
  • Dabei fließt der Speicherstrom Istore1 in der Speichervorrichtung 37 von der verstifteten Schicht P zur freien Schicht F, was es ermöglicht, dass die Richtung der Magnetisierung FJ der freien Schicht F eine Gegenrichtung zur Richtung der Magnetisierung PJ der verstifteten Schicht P (einen antiparallelen Zustand) annimmt, infolgedessen der Widerstandszustand der Speichervorrichtung 37 in den hochohmigen Zustand RH geht. Auf diese Weise geht aufgrund des Speicherbetriebs M3 der Widerstandszustand einer der beiden Speichervorrichtungen 37 und 38 in den hochohmigen Zustand RH.
  • (Bereitschaftsbetrieb M4)
  • Danach führt der Halbleiterschaltkreis 1 nach dem Speicherbetrieb M3 den Bereitschaftsbetrieb M4 durch, indem der Leistungsversorgungstransistor 12 ausgeschaltet wird.
  • Wie in 5 veranschaulicht, lässt die Steuereinheit 11 die Spannung des Leistungsversorgungssteuersignals SPG einen hohen Pegel annehmen. Dies bewirkt, dass der Leistungsversorgungstransistor 12 (1) ausgeschaltet wird, was eine Aussetzung der Leistungsversorgung zur Speicherzelle 30 bewirkt. Dies lässt die Spannung der Signale SCL1, SCL2 und SRST jeweils einen niedrigen Pegel annehmen. Dies bewirkt, dass Transistoren 31 bis 36 ausgeschaltet werden wie in 6D veranschaulicht. Ferner geht die Spannung des Signals SCTRL auf den niedrigen Pegel VL. Dabei wird der Widerstandszustand der beiden Speichervorrichtungen 37 und 38 aufrechterhalten.
  • (Rückspeicherbetrieb M5)
  • Als Nächstes wird eine Beschreibung eines Falls gegeben, in dem der Normalbetrieb M1 durchgeführt wird, indem der Leistungsversorgungstransistor 12 eingeschaltet wird. In diesem Fall schaltet der Halbleiterschaltkreis 1 zuerst den Leistungsversorgungstransistor 12 ein und führt danach den Rückspeicherbetrieb M5 durch, um damit die Speicherung der Informationen, die in den Speichervorrichtungen 37 und 38 gespeichert sind, im SRAM-Schaltkreis 40 zu ermöglichen.
  • Wie in 5 veranschaulicht, lässt die Steuereinheit 11 im Rückspeicherbetrieb M5 die Spannung des Leistungsversorgungssteuersignals SPG einen niedrigen Pegel annehmen. Dies bewirkt, dass der Leistungsversorgungstransistor 12 (1) eingeschaltet wird, was bewirkt, dass der Speicherzelle 30 die Leistungsversorgungsspannung VDD zugeführt wird. Ferner lässt der Treiber 23 die Spannung der Signale SCL1 und SCL2 jeweils einen hohen Pegel annehmen und lässt die Spannung des Signals SRST einen niedrigen Pegel annehmen. Dies bewirkt, dass die jeweiligen Transistoren 31, 32, 34 und 35 eingeschaltet werden, und bewirkt, dass die jeweiligen Transistoren 33 und 36 ausgeschaltet werden wie in 6E veranschaulicht. Ferner lässt der Treiber 22 die Spannung des Signals SCTRL den niedrigen Pegel VL (den Erdpegel) annehmen. Dies ermöglicht eine Erdung des Ausgangsanschlusses des Inverters IV1 durch die Speichervorrichtung 37 und ermöglicht eine Erdung des Ausgangsanschlusses des Inverters IV2 durch die Speichervorrichtung 38. Dabei unterscheiden sich die Widerstandszustände der Speichervorrichtungen 37 und 38 voneinander, was bewirkt, dass der Spannungszustand im SRAM-Schaltkreis 40 abhängig von den Widerstandszuständen der Speichervorrichtungen 37 und 38 bestimmt wird. Bei diesem Beispiel ist der Widerstandszustand der Speichervorrichtung 37 der hochohmige Zustand RH und der Widerstandszustand der Speichervorrichtung 38 der niederohmige Zustand RL. Entsprechend wird der Ausgangsanschluss des Inverters IV1 mit dem hohen Widerstandswert heruntergezogen und der Ausgangsanschluss des Inverters IV2 wird mit dem niedrigen Widerstandswert heruntergezogen. Dies lässt die Ausgangsspannung VN1 des Inverters IV1 den hohen Pegel VH annehmen und lässt die Ausgangsspannung VN2 des Inverters den niedrigen Pegel VL annehmen. Auf diese Weise speichert der SRAM-Schaltkreis 40 Informationen abhängig von den Informationen, die in den Speichervorrichtungen 37 und 38 in der Speicherzelle 30 gespeichert sind.
  • Danach führt der Halbleiterschaltkreis 1 den Normalbetrieb M1 durch wie in 5 und 6A beschrieben.
  • Wie beschrieben, führt der Halbleiterschaltkreis 1 in einem Fall, in dem der Bereitschaftsbetrieb M4 erfolgt, indem beispielsweise der Leistungsversorgungstransistor 12 ausgeschaltet wird, unmittelbar vor dem Ausschalten des Leistungsversorgungstransistors 12 im Halbleiterschaltkreis 1 den Speicherbetrieb M3 durch, um dadurch die Speicherung von Informationen, die im SRAM-Schaltkreis 40 als flüchtigem Speicher gespeichert sind, in den Speichervorrichtungen 37 und 38 als nichtflüchtigem Speicher zu ermöglichen. Danach führt der Halbleiterschaltkreis 1 beispielsweise in einem Fall, in dem durch Einschalten des Leistungsversorgungstransistors 12 der Normalbetrieb erfolgt, unmittelbar nach dem Einschalten des Leistungsversorgungstransistors 12 den Rückspeicherbetrieb M5 durch, um damit die Speicherung der Informationen, die in den Speichervorrichtungen 37 und 38 gespeichert sind, im SRAM-Schaltkreis 40 zu ermöglichen. Dies ermöglicht es, dass der Zustand jeder der Speicherzellen 30 nach dem Wiederanlauf der Leistungsversorgung im Halbleiterschaltkreis 1 innerhalb eines kurzen Zeitraums zu einem Zustand vor der Aussetzung der Leistungsversorgung zurückkehrt.
  • Dabei wird der Rücksetzbetrieb M2 im Halbleiterschaltkreis 1 vor dem Speicherbetrieb M3 durchgeführt, um dadurch die Zustände der Speichervorrichtungen 37 und 38 im Voraus in einen vorbestimmten Widerstandszustand zurückzusetzen, was es ermöglicht, geschriebene Informationen im Vergleich zu einem nachstehend beschriebenen Vergleichsbeispiel stabil zu speichern.
  • (Vergleichsbeispiel)
  • Als Nächstes wird eine Beschreibung eines Halbleiterschaltkreises 1R gemäß einem Vergleichsbeispiel gegeben. Das vorliegende Vergleichsbeispiel beinhaltet Durchführen des Speicherbetriebs M3 ohne Durchführung des Rücksetzbetriebs M2 im Voraus. Ähnlich dem Halbleiterschaltkreis 1 (1) gemäß der vorliegenden Ausführungsform weist der Halbleiterschaltkreis 1R einen Speicherschaltkreis 20R auf. Der Speicherschaltkreis 20R weist eine Speicherzellenanordnung 21R, einen Treiber 22R und einen Treiber 23R auf.
  • 7 veranschaulicht ein Konfigurationsbeispiel einer Speicherzelle 30R in der Speicherzellenanordnung 21R. Die Speicherzellenanordnung 21R weist die Vielzahl von Wortleitungen AWL, die Vielzahl von Steuerleitungen CTRL, die Vielzahl von Bitleitungen BLT, die Vielzahl von Bitleitungen BLB und eine Vielzahl von Steuerleitungen CL3 auf. Die Wortleitungen AWL weisen jeweils ein Ende auf, das mit dem Treiber 22R verbunden ist, was es dem Treiber 22R ermöglicht, ein Signal SAWL an die Wortleitungen AWL anzulegen. Die Steuerleitungen CTRL weisen jeweils ein Ende auf, das mit dem Treiber 22R verbunden ist, was es dem Treiber 22R ermöglicht, ein Signal SCTRL an die Steuerleitungen CTRL anzulegen. Die Bitleitungen BLT weisen jeweils ein Ende auf, das mit dem Treiber 23R verbunden ist, und die Bitleitungen BLB weisen jeweils ein Ende auf, das mit dem Treiber 23R verbunden ist. Die Steuerleitungen CL3 weisen jeweils ein Ende auf, das mit dem Treiber 23R verbunden ist, was es dem Treiber 23R ermöglicht, ein Signal SCL3 an die Steuerleitungen CL3 anzulegen.
  • Die Speicherzelle 30R weist den SRAM-Schaltkreis 40, die Transistoren 27R und 28R und die Speichervorrichtungen 37 und 38 auf. Die Transistoren 27R und 28R sind die N-leitenden MOS-Transistoren. Der Transistor 27R weist ein Gate, das mit der Steuerleitung CL3 verbunden ist, einen Drain, der mit den Drains der Transistoren 41, 42 und 45 und den Gates der Transistoren 43 und 44 verbunden ist, und eine Source auf, die mit einem Ende der Speichervorrichtung 37 verbunden ist. Der Transistor 28R weist ein Gate, das mit der Steuerleitung CL3 verbunden ist, einen Drain, der mit den Drains der Transistoren 43, 44 und 46 und den Gates der Transistoren 41 und 42 verbunden ist, und eine Source auf, die mit einem Ende der Speichervorrichtung 38 verbunden ist.
  • Der Halbleiterschaltkreis 1R veranlasst den SRAM-Schaltkreis 40 als flüchtigen Speicher, im Normalbetrieb M1 Informationen zu speichern. Ferner führt der Halbleiterschaltkreis 1R beispielsweise in einem Fall, in dem der Bereitschaftsbetrieb M4 durch Ausschalten des Leistungsversorgungstransistors 12 erfolgt, unmittelbar vor dem Ausschalten des Leistungsversorgungstransistors 12 einen Speicherbetrieb M3 durch, um dadurch die Speicherung der Informationen, die im SRAM-Schaltkreis 40 als flüchtigem Speicher gespeichert sind, in den Speichervorrichtungen 37 und 38 als nichtflüchtigem Speicher zu ermöglichen.
  • 8 veranschaulicht ein Betriebsbeispiel der interessierenden Speicherzelle 30R im Halbleiterschaltkreis 1R. 9A und 9B veranschaulichen die Zustände des Speicherbetriebs M3. Im Halbleiterschaltkreis 1R gemäß dem Vergleichsbeispiel erfolgt der Speicherbetrieb M3 in zwei geteilten Betriebsvorgängen M31 und M32. Wie in 8 veranschaulicht, lässt der Treiber 23R die Spannung des Signals SCL3 im Speicherbetrieb M3 (Betriebsvorgänge M31 und M32) zuerst einen hohen Pegel annehmen. Dies bewirkt, dass die Transistoren 27R und 28R eingeschaltet werden wie in 9A und 9B veranschaulicht. Ferner lässt der Treiber 22R die Spannung des Signals SCTRL im ersten Betriebsvorgang M32 im Speicherbetrieb M3 den hohen Pegel VH annehmen. Dies bewirkt in der Speicherzelle 30R, wie in 9A veranschaulicht, dass abhängig von den Informationen, die im SRAM-Schaltkreis 40 gespeichert sind, ein Strom in einer der Speichervorrichtungen 37 und 38 fließt. Bei diesem Beispiel liegt die Ausgangsspannung VN1 des Inverters IV1 auf dem hohen Pegel VH und die Ausgangsspannung VN2 des Inverters liegt auf dem niedrigen Pegel VL. Entsprechend fließt ein Speicherstrom Istore1 in der Speichervorrichtung 38, dem Transistor 28R und dem Transistor 44 in dieser Reihenfolge. Dabei fließt der Speicherstrom Istore1 in der Speichervorrichtung 38 von der freien Schicht F zur verstifteten Schicht P, was es ermöglicht, dass die Richtung der Magnetisierung FJ der freien Schicht F dieselbe Richtung annimmt wie die Richtung der Magnetisierung PJ der verstifteten Schicht P (den parallelen Zustand), infolgedessen der Widerstandszustand der Speichervorrichtung 38 in den niederohmigen Zustand RL geht. Als Nächstes lässt der Treiber 22R die Spannung des Signals SCTRL im anschließenden Betriebsvorgang M32 den niedrigen Pegel VL annehmen. Dies bewirkt in der Speicherzelle 30R, wie in 9B veranschaulicht, dass abhängig von den Informationen, die im SRAM-Schaltkreis 40 gespeichert sind, ein Strom in der anderen der Speichervorrichtungen 37 und 38 fließt. Bei diesem Beispiel fließt ein Speicherstrom Istore2 in dem Transistor 41, dem Transistor 27R und der Speichervorrichtung 37 in dieser Reihenfolge. Dabei fließt der Speicherstrom Istore2 in der Speichervorrichtung 37 von der verstifteten Schicht P zur freien Schicht F, was es ermöglicht, dass die Richtung der Magnetisierung FJ der freien Schicht F die Gegenrichtung zur Richtung der Magnetisierung PJ der verstifteten Schicht P (den antiparallelen Zustand) annimmt, infolgedessen der Widerstandzustand der Speichervorrichtung 37 in den hochohmigen Zustand RH geht.
  • Im Halbleiterschaltkreis 1R gemäß dem Vergleichsbeispiel beinhaltet der Speicherbetrieb M3 Durchführen der beiden Betriebsvorgänge M31 und M32. In diesem Fall ermöglichen die beiden Betriebsvorgänge M31 und M32 den Speichervorrichtungen 37 und 38 die Speicherung einer Information. Entsprechend wird der jedem der beiden Betriebsvorgänge M31 und M32 zugewiesene Zeitraum kurz, was ein unzureichendes Schreiben von Informationen bewirken kann und somit zu einem Schreibfehler führt.
  • Dagegen weist der Halbleiterschaltkreis 1 gemäß der vorliegenden Ausführungsform die Transistoren 33 und 36 auf und der Rücksetzbetrieb M2 erfolgt im Voraus vor dem Speicherbetrieb M3, was es ermöglicht, den Speicherbetrieb M3 ein einem einzigen Betriebsvorgang durchzuführen. Entsprechend ist es möglich, für einen Schreibzeitraum für die Speichervorrichtungen 37 und 38 zu sorgen, was zu einer Verringerung der Möglichkeit führt, dass der Schreibfehler auftritt.
  • [Wirkungen]
  • Wie beschrieben, weist die vorliegende Ausführungsform die Transistoren 33 und 36 auf und der Rücksetzbetrieb erfolgt im Voraus vor dem Speicherbetrieb. Deshalb ist es möglich, die Möglichkeit des Auftretens des Schreibfehlers zu verringern.
  • [Modifikationsbeispiel 1-1]
  • In der vorstehenden Ausführungsform sind die Transistoren 32 und 35 in der Speicherzelle 30 bereitgestellt (2). Jedoch ist dies nicht einschränkend. Stattdessen können die Transistoren 32 und 35 weggelassen werden, wie es in einer Speicherzelle 30A in 10 veranschaulicht ist. 11 veranschaulicht ein Betriebsbeispiel der Speicherzelle 30A. Dies ermöglicht es, die Konfiguration der Speicherzelle 30A zu vereinfachen, was zur Verringerung der Fläche der Speicherzelle 30A führt.
  • Dagegen weist die Speicherzelle 30 der vorstehenden Ausführungsform die Transistoren 32 und 35 auf, was es ermöglicht, den Leckstrom zu verringern. Dies ermöglicht es beispielsweise, dass die Informationen in den Speichervorrichtungen 38 und 38 stabil aufrechterhalten werden.
  • [Modifikationsbeispiel 1-2]
  • In der vorliegenden Ausführungsform ist das andere Ende der Speichervorrichtungen 37 und 38 jeweils mit der entsprechenden der Steuerleitungen CTRL in der Speicherzelle 30 verbunden (2). Jedoch ist dies nicht einschränkend. Wie in der Speicherzelle 30B von 12 veranschaulicht, kann stattdessen in der Speicherzelle 30 die Position des Transistors 32 durch die Position der Speichervorrichtung 37 ersetzt werden und die Position des Transistors 35 kann durch die Position der Speichervorrichtung 38 ersetzt werden (2). Bei diesem Beispiel weist die Speichervorrichtung 37 ein Ende, das mit der Source des Transistors 31 und dem Drain des Transistors 33 verbunden ist, und das andere Ende auf, das mit dem Drain des Transistors 32 verbunden ist. Der Transistor 32 weist das Gate, das mit der Steuerleitung CL2 verbunden ist, den Drain, der mit dem anderen Ende der Speichervorrichtung 37 verbunden ist, und die Source auf, die mit der Steuerleitung CTRL verbunden ist. Die Speichervorrichtung 38 weist ein Ende, das mit der Source des Transistors 34 und dem Drain des Transistors 36 verbunden ist, und das andere Ende auf, das mit dem Drain des Transistors 35 verbunden ist. Der Transistor 35 weist das Gate, das mit der Steuerleitung CL2 verbunden ist, den Drain, der mit dem anderen Ende der Speichervorrichtung 38 verbunden ist, und die Source auf, die mit der Steuerleitung CTRL verbunden ist.
  • [Modifikationsbeispiel 1-3]
  • In der vorstehenden Ausführungsform erstrecken sich die Wortleitungen AWL und die Steuerleitungen CTRL in 2 und 3 in der seitlichen Richtung und die Bitleitungen BLT und BLB und die Steuerleitungen RST, CL1 und CL2 erstrecken sich in 2 und 3 in der vertikalen Richtung. Jedoch ist dies nicht einschränkend. Beispielsweise kann eine Speicherzelle 30C wie in 13 veranschaulicht bereitgestellt sein. Eine Speicherzellenanordnung 21C mit der Speicherzelle 30 gemäß dem vorliegenden Modifikationsbeispiel weist die Wortleitungen AWL, die Steuerleitungen CTRL, die Steuerleitungen RST, CL1 und CL2 und die Bitleitungen BLT und BLB auf. Bei diesem Beispiel erstrecken sich die Steuerleitungen RST in 13 in der seitlichen Richtung. Die Steuerleitungen RST weisen jeweils ein Ende auf, das gemäß dem vorliegenden Modifikationsbeispiel mit dem Treiber 22C verbunden ist. Die Steuerleitungen CL1 erstrecken sich in 13 in der vertikalen Richtung. Die Steuerleitungen CL1 weisen jeweils ein Ende auf, das mit dem Treiber 22C verbunden ist. Die Steuerleitungen CL2 erstrecken sich in 13 in der seitlichen Richtung. Die Steuerleitungen CL2 weisen jeweils ein Ende auf, das mit dem Treiber 22C verbunden ist.
  • [Modifikationsbeispiel 4]
  • In der vorstehenden Ausführungsform werden die Speichervorrichtungen 37 und 38 verwendet, die die so genannten Bottom-Pin-Strukturen aufweisen, bei der die freie Schicht F, die Tunnelbarriereschicht I und die verstiftete Schicht P in dieser Reihenfolge von oben gestapelt sind. Jedoch ist dies nicht einschränkend. Im Folgenden wird eine Beschreibung des vorliegenden Modifikationsbeispiels gegeben.
  • 14 veranschaulicht ein Konfigurationsbeispiel einer Speicherzelle 30D gemäß dem vorliegenden Modifikationsbeispiel. Eine Speicherzellenanordnung 21D mit der Speicherzelle 30D weist die Wortleitungen AWL, die Steuerleitungen CTRL, die Bitleitungen BLT, die Bitleitungen BLB, die Steuerleitungen RSTD, die Steuerleitungen CL1D, und die Steuerleitungen CL2D auf. Die Speicherzelle 30D weist den SRAM-Schaltkreis 40, Transistoren 31D bis 36D und Speichervorrichtungen 37D und 38D auf.
  • Die Transistoren 31D bis 36D sind die P-leitenden MOS-Transistoren. Die Transistoren 31D bis 36D entsprechen jeweils den Transistoren 31 bis 36 gemäß der vorstehenden Ausführungsform. Die Transistoren 33D und 36D weist jeweils eine Source auf, der die Leistungsversorgungsspannung VDD zugeführt wird.
  • 15 veranschaulicht ein Konfigurationsbeispiel der Speichervorrichtung 37D. Die Speichervorrichtung 37D weist die verstiftete Schicht P, die Tunnelbarriereschicht I und die freie Schicht F auf. Bei diesem Beispiel ist die freie Schicht F mit dem Transistor 32D verbunden, der auf der Seite der unteren Schicht angeordnet ist. Die verstiftete Schicht P ist mit der Steuerleitung CTRL verbunden, die auf der Seite der oberen Schicht angeordnet ist. Mit anderen Worten, die Speichervorrichtung 37D hat die so genannte Top-Pin-Struktur, bei der die verstiftete Schicht P, die Tunnelbarriereschicht I und die freie Schicht F in dieser Reihenfolge von oben gestapelt sind. Es ist zu beachten, dass die Speichervorrichtung 37D oben für die Beschreibung beispielhaft dargestellt ist und dasselbe auch für die Speichervorrichtung 38D gilt.
  • Diese Konfiguration ermöglicht es auch, eine ähnliche Wirkung zu erhalten wie die Wirkung, die aus dem Fall der vorstehenden Ausführungsform abgeleitet wird.
  • [Modifikationsbeispiel 1-5]
  • In der vorstehenden Ausführungsform ist der Leistungsversorgungstransistor 12 unter Verwendung des P-leitenden MOS-Transistors konfiguriert. Jedoch ist dies nicht einschränkend. Stattdessen kann beispielsweise ein Leistungstransistor unter Verwendung des N-leitenden MOS-Transistors bereitgestellt sein wie in einem Halbleiterschaltkreis 1E von 16 veranschaulicht. Der Halbleiterschaltkreis 1E weist einen Leistungsversorgungstransistor 12E und einen Speicherschaltkreis 20E auf. Bei diesem Beispiel ist der Leistungsversorgungstransistor 12E der N-leitende MOS-Transistor. Der Leistungsversorgungstransistor 12E weist ein Gate, dem das Leistungsversorgungssteuersignal SPG zugeführt wird, einen Drain, der mit dem Speicherschaltkreis 20E verbunden ist, und eine Source auf, der eine Erdspannung VSS1 zugeführt wird. In einem Fall, in dem der Speicherschaltkreis 20E im Halbleiterschaltkreis 1E verwendet wird, wird bei dieser Konfiguration der Leistungsversorgungstransistor 12E eingeschaltet, um dem Speicherschaltkreis 20E eine Leistungsversorgungsspannung VSS1 als Leistungsversorgungsspannung VSS zuzuführen. Ferner wird in einem Fall, in dem der Speicherschaltkreis 20E im Halbleiterschaltkreis 1E nicht genutzt wird, der Leistungsversorgungstransistor 12E ausgeschaltet. Der Speicherschaltkreis 20E weist eine Speicherzellenanordnung 21E und die Treiber 22E und 23E auf. Die Speicherzellenanordnung 21E weist eine Vielzahl von Speicherzellen 30E auf. In einem Fall, in dem beispielsweise eine Speichervorrichtung mit der Bottom-Pin-Struktur in der Speicherzelle 30E verwendet wird, kann eine Konfiguration verwendet werden, bei der die Speichervorrichtungen 37D und 38D in der in 14 veranschaulichten Speicherzelle beispielsweise jeweils durch die Speichervorrichtungen 37 und 38 ersetzt sind, die jeweils die Bottom-Pin-Struktur aufweisen. Ferner kann in einem Fall, in dem beispielsweise eine Speichervorrichtung mit der Top-Pin-Struktur in der Speicherzelle 30E verwendet wird, eine Konfiguration verwendet werden, bei der die Speichervorrichtungen 37 und 38 in der in 2 veranschaulichten Speicherzelle 30 jeweils durch die Speichervorrichtungen 37D und 38D ersetzt sind, die jeweils die Top-Pin-Struktur aufweisen.
  • [Modifikationsbeispiel 1-6]
  • In der vorstehenden Ausführungsform ist ein einziger Leistungsversorgungstransistor 12 bereitgestellt. Jedoch ist dies nicht einschränkend. Wie in einem Halbleiterschaltkreis 1F von 17 veranschaulicht, kann stattdessen eine Vielzahl von Leistungsversorgungstransistoren bereitgestellt sein. Der Halbleiterschaltkreis 1F weist eine Vielzahl von Transistoren 121, 122...usw. auf. Eine Steuereinheit 11F führt den Leistungsversorgungstransistoren 121, 122...usw. jeweils die Leistungsversorgungssteuersignale SPG1, SPG2...usw. zu, um die Leistungsversorgungstransistoren 121, 122...usw. einzuschalten und dadurch die Leistungsversorgung des Speicherschaltkreises 20 zu steuern. Die Vielzahl der Leistungsversorgungstransistoren 121, 122...usw. ist bereitgestellt, um einer Vielzahl jeweiliger Bänke im Speicherschaltkreis 20 zu entsprechen. Dies ermöglicht es, die Leistungsversorgung mit einer Bankeinheit des Speicherschaltkreis 20 im Halbleiterschaltkreis 1F zu steuern.
  • [Modifikationsbeispiel 1-7]
  • In der vorstehenden Ausführungsform sind die Speichervorrichtungen 37 und 38 unter Verwendung des magnetischen Tunnelübergangs des Spin-Transfer-Drehmoments konfiguriert. Jedoch ist dies nicht einschränkend. Es kann jegliche Vorrichtung verwendet werden, solange die Vorrichtung eine umkehrbare Änderung des Widerstandszustands vornimmt, die von der Richtung des darin fließenden Stroms abhängt. Beispiele können unter anderem eine ferroelektrische Speichervorrichtung und eine Speichervorrichtung sein, die durch Stapelung einer Ionenquellschicht und einer widerstandsvariablen Schicht konfiguriert ist und in einem ARAM (atomic random access memory - atomarer Speicher mit wahlfreiem Zugriff) verwendet wird.
  • [Andere Modifikationsbeispiele]
  • Darüber hinaus können zwei oder mehrere der Modifikationsbeispiele kombiniert werden.
  • <Zweite Ausführungsform>
  • Als Nächstes wird eine Beschreibung eines Halbleiterschaltkreises 2 gemäß einer zweiten Ausführungsform angegeben. Die vorliegende Ausführungsform unterscheidet sich von der vorstehenden ersten Ausführungsform durch das Verfahren des Speicherbetriebs M3. Es ist zu beachten, dass im Wesentlichen dieselben Bauelemente wie diejenigen im Halbleiterschaltkreis 1 gemäß der vorstehenden ersten Ausführungsform durch dieselben Bezugszeichen bezeichnet sind und deren Beschreibung wird gegebenenfalls weggelassen.
  • Wie in 1 veranschaulicht, weist der Halbleiterschaltkreis 2 einen Speicherschaltkreis 50 auf. Der Speicherschaltkreis 50 weist eine Speicherzellenanordnung 51, einen Treiber 52 und einen Treiber 53 auf.
  • Die Speicherzellenanordnung 51 weist Speicherzellen 60 auf, die in einer Matrix angeordnet sind.
  • 18 veranschaulicht ein Konfigurationsbeispiel der Speicherzelle 60. 19 veranschaulicht ein Konfigurationsbeispiel der Speicherzelle 51. Die Speicherzellenanordnung 51 weist die Vielzahl von Wortleitungen AWL, die Vielzahl von Steuerleitungen CTRL, die Vielzahl von Bitleitungen BLT, die Vielzahl von Bitleitungen BLB, die Vielzahl von Steuerleitungen RST, eine Vielzahl von Steuerleitungen STR, die Vielzahl von Steuerleitungen CL1 und die Vielzahl von Steuerleitungen CL2 auf. Die Steuerleitungen STR erstrecken sich in 18 und 19 in der vertikalen Richtung. Die Steuerleitungen STR weisen jeweils ein Ende auf, das mit einem Treiber 53 verbunden ist, was es dem Treiber 53 ermöglicht, ein Signal SSTR an die Steuerleitungen STR anzulegen.
  • Die Speicherzelle 60 weist den SRAM-Schaltkreis 40, die Transistoren 31 bis 36, die Transistoren 61 bis 64 und die Speichervorrichtungen 37 und 38 auf. Die Transistoren 61 bis 64 sind die N-leitenden MOS-Transistoren. Der Transistor 61 weist ein Gate, das mit den Drains der Transistoren 41, 42, 45 und 31 und den Gates der Transistoren 43 und 44 verbunden ist, einen Drain, dem die Leistungsversorgungsspannung VDD zugeführt wird, und eine Source auf, der mit einem Drain des Transistors 62 verbunden ist. Der Transistor 62 weist ein Gate, das mit der Steuerleitung STR verbunden ist, den Drain, der mit der Source des Transistors 61 verbunden ist, und eine Source auf, die mit der Source des Transistors 31 und den Drains der Transistoren 32 und 33 verbunden ist. Der Transistor 63 weist ein Gate, das mit den Drains der Transistoren 43, 44, 46 und 34 und den Gates der Transistoren 41 und 42 verbunden ist, einen Drain, dem die Leistungsversorgungsspannung VDD zugeführt wird, und eine Source auf, die mit einem Drain des Transistors 64 verbunden ist. Der Transistor 64 weist ein Gate, das mit der Steuerleitung STR verbunden ist, den Drain, der mit der Source des Transistors 63 verbunden ist, und eine Source auf, die mit der Source des Transistors 34 und den Drains der Transistoren 35 und 36 verbunden ist.
  • Auf der Basis des Steuersignals, das von der Steuereinheit 11 geliefert wird, legt der Treiber 52 das Signal SAWL an die Wortleitung AWL an und legt das Signal SCTRL an die Steuerleitung CTRL an.
  • Auf der Basis des Steuersignals, das von der Steuereinheit 11 geliefert wird, legt der Treiber 53 das Signal SRST an die Steuerleitung RST an, das Signal SCL1 an die Steuerleitung CL1 und das Signal SCL2 an die Steuerleitung CL2 an. Ferner schreibt der Treiber 53 auf der Basis des Steuersignals und der Daten, die von der Steuereinheit 11 geliefert werden, über die Bitleitungen BLT und BLF Informationen in die Speicherzellenanordnung 51. Ferner liest der Treiber 53 auf der Basis des Steuersignals, das von der Steuereinheit 11 geliefert wird, Informationen über die Bitleitungen BLT und BLF aus der Speicherzellenanordnung 51, um dadurch die somit gelesenen Informationen an die Steuereinheit 11 zu liefern.
  • Hier entspricht der Transistor 61 einem konkreten Beispiel eines „dritten Transistors“ in der Offenbarung. Der Transistor 62 entspricht einem konkreten Beispiel eines „vierten Transistors“ in der Offenbarung.
  • 20 veranschaulicht ein Betriebsbeispiel der interessierenden Speicherzelle 60 im Halbleiterschaltkreis 2. 21A bis 21E veranschaulichen die Zustände der Speicherzelle 60. 21A veranschaulicht den Zustand im Normalbetrieb M1. 21B veranschaulicht den Zustand im Rücksetzbetrieb M2. 21C veranschaulicht den Zustand im Speicherbetrieb M3. 21D veranschaulicht den Zustand im Bereitschaftsbetrieb M4. 21E veranschaulicht den Zustand im Rückspeicherbetrieb M5.
  • Wie in 20 veranschaulicht, lässt die Steuereinheit 11 im Normalbetrieb M1 die Spannung des Leistungsversorgungssteuersignals SPG einen niedrigen Pegel annehmen. Dies bewirkt, dass der Leistungsversorgungstransistor 12 (1) eingeschaltet wird, was bewirkt, dass der Speicherzelle 60 die Leistungsversorgungsspannung VDD zugeführt wird. Ferner lässt der Treiber 53 die Spannung der Signale SCL1, SCL2 und SRST und SSTR jeweils einen niedrigen Pegel annehmen. Dies bewirkt, dass alle Transistoren 31 bis 36, 62 und 64 ausgeschaltet werden wie in 21A veranschaulicht. Ferner lässt der Treiber 52 die Spannung des Signals SCTRL den niedrigen Pegel VL (den Erdpegel) annehmen.
  • Wie in 20 veranschaulicht, lässt der Treiber 53 im Rücksetzbetrieb M2 die Spannung der Signale SCL2 und SRST jeweils einen hohen Pegel annehmen und lässt die Spannung der Signale SCL1 und SSTR einen niedrigen Pegel annehmen. Dies bewirkt, dass die jeweiligen Transistoren 32, 33, 35 und 36 eingeschaltet werden, und bewirkt, dass die jeweiligen Transistoren 31, 34, 62 und 64 ausgeschaltet werden wie in 21B veranschaulicht. Ferner lässt der Treiber 52 die Spannung des Signals SCTRL den hohen Pegel VH annehmen. Dies bewirkt, dass der Rücksetzstrom Iresetl in der Speichervorrichtung 37, dem Transistor 32 und dem Transistor 33 in dieser Reihenfolge fließt, und bewirkt, dass der Rücksetzstrom Ireset2 in der Speichervorrichtung 38, dem Transistor 35 und dem Transistor 36 in dieser Reihenfolge fließt. Dies ermöglicht es, dass die Widerstandszustände der Speichervorrichtungen 37 und 38 beide in den niederohmigen Zustand RL gehen.
  • Wie in 20 veranschaulicht, lässt der Treiber 53 im Speicherbetrieb M3 die Spannung der Signale SCL2 und SSTR jeweils einen hohen Pegel annehmen und lässt die Spannung der Signale SCL1 und SRST jeweils einen niedrigen Pegel annehmen. Dies bewirkt, dass die jeweiligen Transistoren 32, 35, 62 und 64 eingeschaltet werden, und bewirkt, dass die jeweiligen Transistoren 31, 33, 34 und 36 ausgeschaltet werden wie in 21C veranschaulicht. Ferner lässt der Treiber 52 die Spannung des Signals SCTRL den niedrigen Pegel VL (den Erdpegel) annehmen. Dies lässt in einer der Speichervorrichtungen 37 und 38 abhängig von den Informationen, die im SRAM-Schaltkreis 40 gespeichert sind, den Strom fließen. Bei diesem Beispiel liegt die Ausgangsspannung VN1 des Inverters IV1 auf dem hohen Pegel VH und die Ausgangsspannung VN2 des Inverters IV2 liegt auf dem niedrigen Pegel VL. Entsprechend fließt der Speicherstrom Istore in dem Transistor 61, dem Transistor 62, dem Transistor 32 und der Speichervorrichtung 37 in dieser Reihenfolge. Als Ergebnis geht der Widerstandszustand der Speichervorrichtung 37 in den hochohmigen Zustand RH.
  • Wie in 20 veranschaulicht, lässt die Steuereinheit 11 die Spannung des Leistungsversorgungssteuersignals SPG einen hohen Pegel annehmen. Dies bewirkt, dass der Leistungsversorgungstransistor 12 (1) ausgeschaltet wird, was eine Aussetzung der Leistungsversorgung zur Speicherzelle 30 bewirkt. Dies lässt die Spannung der Signale SCL1, SCL2, SRST und SSTR jeweils einen niedrigen Pegel annehmen. Dies bewirkt, dass die jeweiligen Transistoren 31 bis 36, 62 und 64 ausgeschaltet werden wie in 21D veranschaulicht. Ferner geht die Spannung des Signals SCTRL auf den niedrigen Pegel VL. Dabei wird der Widerstandszustand der beiden Speichervorrichtungen 37 und 38 aufrechterhalten.
  • Wie in 20 veranschaulicht, lässt die Steuereinheit 11 die Spannung des Leistungsversorgungssteuersignals SPG einen niedrigen Pegel annehmen. Dies bewirkt, dass der Leistungsversorgungstransistor 12 (1) eingeschaltet wird, was es ermöglicht, dass der Speicherzelle 30 die Leistungsversorgungsspannung VDD zugeführt wird. Ferner lässt der Treiber 53 die Spannung der Signale SCL1 und SCL2 jeweils einen hohen Pegel annehmen und lässt die Spannung der Signale SRST und SSTR einen niedrigen Pegel annehmen. Dies bewirkt, dass die jeweiligen Transistoren 31, 32, 34 und 35 eingeschaltet werden, und bewirkt, dass die jeweiligen Transistoren 33, 36, 62 und 64 ausgeschaltet werden wie in 21E veranschaulicht. Ferner lässt der Treiber 52 die Spannung des Signals SCTRL den niedrigen Pegel VL (den Erdpegel) annehmen. Dies bewirkt, dass der Spannungszustand im SRAM-Schaltkreis 40 abhängig von den Widerstandszuständen der Speichervorrichtungen 37 und 38 bestimmt wird. Bei diesem Beispiel ist der Widerstandszustand der Speichervorrichtung 37 der hochohmige Zustand RH. Der Widerstandszustand der Speichervorrichtung 38 ist der niederohmige Zustand RL. Entsprechend geht die Ausgangsspannung VN1 des Inverters IV1 auf den hohen Pegel VH und die Ausgangsspannung VN2 des Inverters IV2 geht auf den niedrigen Pegel VL.
  • Wie beschrieben, sind die Transistoren 61 bis 64 im Halbleiterschaltkreis 2 bereitgestellt und in einem Fall, in dem der Speicherbetrieb M3 durchgeführt wird, werden die Transistoren 62 und 64 eingeschaltet, um dadurch den Speicherstrom Istore in den Speichervorrichtungen 37 und 38 fließen zu lassen wie in 21C veranschaulicht. Dies ermöglicht es, die Möglichkeit des Auftretens einer Störung im Halbleiterschaltkreis 2 zu verringern. Mit anderen Worten, im Halbleiterschaltkreis 1 gemäß der ersten Ausführungsform liefert der SRAM-Schaltkreis 40 beispielsweise in einem Fall, in dem der Speicherbetrieb M3 durchgeführt wird wie in 6C veranschaulicht, den Speicherstrom Istore. Deshalb können die Informationen, die im SRAM-Schaltkreis 40 gespeichert sind, verloren gehen, wenn der Speicherstrom einen großen Stromwert hat, was zum Auftreten einer so genannten Störung führt. Ferner kann in einem Fall, in dem die Größe jedes Transistors im SRAM-Schaltkreis 40 groß ausgebildet ist, um dies zu vermeiden, die Fläche des Halbleiterschaltkreises 1 ebenfalls groß ausgebildet sein. Dagegen liefern im Halbleiterschaltkreis 2 gemäß der vorliegenden Ausführungsform in einem Fall, in dem der Speicherbetrieb M3 durchgeführt wird, die Transistoren 61 und 63 den Speicherstrom Istore, wie in 21C veranschaulicht. Dies ermöglicht es, die Möglichkeit des Auftretens einer Störung im Halbleiterschaltkreis 2 zu verringern. Ferner ist es möglich, die Größe jedes Transistors im SRAM-Schaltkreis 40 klein auszubilden, was es auch ermöglicht, die Fläche des Halbleiterschaltkreises 2 klein auszubilden.
  • In der vorliegenden Ausführungsform wie oben beschrieben sind die Transistoren 61 bis 64 bereitgestellt und in dem Fall, in dem der Speicherbetrieb M3 durchgeführt wird, werden die Transistoren 62 und 64 eingeschaltet, um dadurch den Speicherstrom Istore in der Speichervorrichtung fließen zu lassen. Dies ermöglicht es, die Möglichkeit des Auftretens einer Störung zu verringern und die Größe des Halbleiters klein auszubilden. Sonstige Wirkungen werden ähnlich den Wirkungen in der vorstehenden ersten Ausführungsform ebenfalls ausgeübt.
  • [Modifikationsbeispiel 2-1]
  • In der vorstehenden Ausführungsform sind die Transistoren 32 und 35 in der Speicherzelle 60 bereitgestellt (18). Jedoch ist dies nicht einschränkend. Stattdessen können die Transistoren 32 und 35 weggelassen werden, wie es in einer Speicherzelle 60A in 22 veranschaulicht ist. 23 veranschaulicht ein Betriebsbeispiel der Speicherzelle 60A. Dies ermöglicht es, die Konfiguration der Speicherzelle 60A zu vereinfachen, was zur Verringerung der Fläche der Speicherzelle 60A führt.
  • [Modifikationsbeispiel 2-2]
  • In der vorstehenden Ausführungsform ist sind die anderen Enden der Speichervorrichtungen 37 und 38 jeweils mit der entsprechenden der Steuerleitungen CTRL in der Speicherzelle 60 verbunden (18). Jedoch ist dies nicht einschränkend. Wie in der Speicherzelle 60B von 24 veranschaulicht, kann stattdessen in der Speicherzelle 60 die Position des Transistors 32 durch die Position der Speichervorrichtung 37 ersetzt werden und die Position des Transistors 35 kann durch die Position der Speichervorrichtung 38 ersetzt werden (18). Bei diesem Beispiel weist die Speichervorrichtung 37 ein Ende, das mit der Source der Transistoren 31 und 62 und dem Drain des Transistors 33 verbunden ist, und das andere Ende auf, das mit dem Drain des Transistors 32 verbunden ist. Der Transistor 32 weist das Gate, das mit der Steuerleitung CL2 verbunden ist, den Drain, der mit dem anderen Ende der Speichervorrichtung 37 verbunden ist, und die Source auf, die mit der Steuerleitung CTRL verbunden ist. Die Speichervorrichtung 38 weist ein Ende, das mit der Source der Transistoren 34 und 64 und dem Drain des Transistors 36 verbunden ist, und das andere Ende auf, das mit dem Drain des Transistors 35 verbunden ist. Der Transistor 35 weist das Gate, das mit der Steuerleitung CL2 verbunden ist, den Drain, der mit dem anderen Ende der Speichervorrichtung 38 verbunden ist, und die Source auf, die mit der Steuerleitung CTRL verbunden ist.
  • [Modifikationsbeispiel 2-3]
  • In der vorstehenden Ausführungsform erstrecken sich die Wortleitungen AWL und die Steuerleitungen CTRL in 18 und 19 in der seitlichen Richtung und die Bitleitungen BLT und BLB und die Steuerleitungen RST, CL1 und CL2 erstrecken sich in 18 und 19 in der vertikalen Richtung. Jedoch ist dies nicht einschränkend. Beispielsweise kann eine Speicherzelle 60C wie in 25 veranschaulicht bereitgestellt sein. Eine Speicherzellenanordnung 51C mit der Speicherzelle 60C gemäß dem vorliegenden Modifikationsbeispiel weist die Wortleitungen AWL, die Steuerleitungen CTRL, die Steuerleitungen RST, STR, CL1 und CL2 und die Bitleitungen BLT und BLB auf. Bei diesem Beispiel erstrecken sich die Steuerleitungen RST in 25 in der seitlichen Richtung. Die Steuerleitungen RST weisen jeweils ein Ende auf, das gemäß dem vorliegenden Modifikationsbeispiel mit dem Treiber 52C verbunden ist. Die Steuerleitungen STR erstrecken sich in 25 in der seitlichen Richtung. Die Steuerleitungen STR weisen jeweils ein Ende auf, das mit dem Treiber 52C verbunden ist. Die Steuerleitungen CL1 erstrecken sich in 25 in der vertikalen Richtung. Die Steuerleitungen CL1 weisen jeweils ein Ende auf, das mit dem Treiber 52C verbunden ist. Die Steuerleitungen CL2 erstrecken sich in 25 in der seitlichen Richtung. Die Steuerleitungen CL2 weisen jeweils ein Ende auf, das mit dem Treiber 52C verbunden ist.
  • [Modifikationsbeispiel 2-4]
  • In der vorstehenden Ausführungsform sind die Transistoren 61 und 63 unter Verwendung des N-leitenden MOS-Transistors konfiguriert. Jedoch ist dies nicht einschränkend. Stattdessen können beispielsweise die Transistoren 61D und 63D unter Verwendung der P-leitenden MOS-Transistoren bereitgestellt sein wie in einer Speicherzelle 60D von 26 veranschaulicht. Der Transistor 61D weist ein Gate, das mit den Drains der Transistoren 43, 44, 46 und 34 und den Gates der Transistoren 41 und 42 verbunden ist, eine Source, der die Leistungsversorgungsspannung VDD zugeführt wird, und einen Drain auf, der mit dem Drain des Transistors 62 verbunden ist. Der Transistor 63D weist ein Gate, das mit den Drains der Transistoren 41, 42, 45 und 31 und den Gates der Transistoren 43 und 44 verbunden ist, eine Source, der die Leistungsversorgungsspannung VDD zugeführt wird, und einen Drain auf, der mit dem Drain des Transistors 64 verbunden ist. Mit anderen Worten, die Transistoren 61D und 63D sind unter Verwendung der P-leitenden Transistoren konfiguriert, und unter Berücksichtigung, dass das Ausgangssignal des Inverters IV1 und das Ausgangssignal des Inverters IV2 zueinander invertiert sind, wird das Ausgangssignal des Inverters IV2 an das Gate des Transistors 61D angelegt und das Ausgangssignal des Inverters IV1 wird an das Gate des Transistors 63D angelegt.
  • [Modifikationsbeispiel 2-5]
  • In der vorstehenden Ausführungsform wird der Transistor 62, der von den Transistoren 61 und 62 mit dem Transistor 32 verbunden ist, veranlasst, als Schalter zu funktionieren. Der Transistor 64, der von den Transistoren 63 und 64 mit dem Transistor 35 verbunden ist, wird veranlasst, als Schalter zu funktionieren. Jedoch ist dies nicht einschränkend. Stattdessen kann beispielsweise eine Speicherzelle 60E wie in 27 veranschaulicht bereitgestellt sein. Eine Speicherzellenanordnung 51E mit der Speicherzelle 60E weist die Wortleitungen AWL, die Steuerleitungen CTRL, die Bitleitungen BLT, die Bitleitungen BLB, die Steuerleitungen RST, die Steuerleitungen STRE, die Steuerleitungen CL1 und die Steuerleitungen CL2 auf. Die Speicherzelle 60E weist die Transistoren 61E bis 64E auf. Die Transistoren 61E bis 64E sind die P-leitenden MOS-Transistoren. Der Transistor 61E weist ein Gate, das mit der Steuerleitung STRE verbunden ist, eine Source, der die Leistungsversorgungsspannung VDD zugeführt wird, und einen Drain auf, der mit einer Source des Transistors 62E verbunden ist. Der Transistor 61E weist ein Gate, das mit den Drains der Transistoren 43, 44, 46 und 34 und den Gates der Transistoren 41 und 42 verbunden ist, die Source, die mit dem Drain des Transistors 61E verbunden ist, und einen Drain auf, der mit der Source des Transistors 31 und den Drains der Transistoren 32 und 33 verbunden ist. Der Transistor 63E weist ein Gate, das mit der Steuerleitung STRE verbunden ist, eine Source, der die Leistungsversorgungsspannung VDD zugeführt wird, und einen Drain auf, der mit einer Source des Transistors 64E verbunden ist. Der Transistor 64E weist ein Gate, das mit den Drains der Transistoren 41, 42, 45 und 31 und den Gates der Transistoren 43 und 44 verbunden ist, die Source, die mit dem Drain des Transistors 63E verbunden ist, und einen Drain auf, der mit der Source des Transistors 34 und den Drains der Transistoren 35 und 36 verbunden ist.
  • [Modifikationsbeispiel 2-6]
  • In der vorstehenden Ausführungsform werden die Speichervorrichtungen 37 und 38 verwendet, die jeweils die Bottom-Pin-Struktur aufweisen. Jedoch ist dies nicht einschränkend. Stattdessen können beispielsweise, wie in einer Speicherzelle 60F von 28 veranschaulicht, die Speichervorrichtungen 37D und 38D verwendet werden, die die Top-Pin-Struktur aufweisen. Die Speicherzelle 60F basiert auf der Anwendung des vorliegenden Modifikationsbeispiels auf die Speicherzelle 60E (27) gemäß der vorstehenden Modifikationsbeispiele 2 bis 5. Eine Speicherzellenanordnung 51F mit der Speicherzelle 60F weist die Wortleitungen AWL, die Steuerleitungen CTRL, die Bitleitungen BLT, die Bitleitungen BLB, die Steuerleitungen RSTF, die Steuerleitungen STRF, die Steuerleitungen CL1F und die Steuerleitungen CL2F auf. Die Speicherzelle 60F weist den SRAM-Schaltkreis 40, die Transistoren 31D bis 36D und die Speichervorrichtungen 37D und 38D auf. Die Transistoren 31F bis 36F sind die P-leitenden MOS-Transistoren. Die Transistoren 31F bis 36F entsprechen jeweils den Transistoren 31 bis 36 der Speicherzelle 60E (27). Die Transistoren 33F und 36F weisen jeweils eine Source auf, der die Leistungsversorgungsspannung VDD zugeführt wird. Die Transistoren 61F bis 64F sind die N-leitenden MOS-Transistoren. Die Transistoren 61F bis 64F entsprechen jeweils den Transistoren 61E bis 64E der Speicherzelle 60E (27). Die Drains der Transistoren 61F und 63F sind geerdet.
  • [Modifikationsbeispiel 2-7]
  • In der vorstehenden Ausführungsform ist der Leistungsversorgungstransistor 12 unter Verwendung des P-leitenden MOS-Transistors konfiguriert. Jedoch ist dies nicht einschränkend. Stattdessen kann der Leistungsversorgungstransistor ähnlich dem Halbleiterschaltkreis 1E (16) gemäß dem Modifikationsbeispiel 1-5 unter Verwendung des N-leitenden MOS-Transistors konfiguriert sein. Beispielsweise kann in einem Fall, in dem die Speichervorrichtung mit der Bottom-Pin-Struktur verwendet wird, eine Speicherzelle verwendet werden, die eine Konfiguration aufweist, bei der beispielsweise die Speichervorrichtungen 37D und 38D in der in 28 veranschaulichten Speicherzelle 60F jeweils durch die Speichervorrichtungen 37 und 38 ersetzt sind, die jeweils die Bottom-Pin-Struktur aufweisen. Ferner kann beispielsweise in einem Fall, in dem die Speichervorrichtung mit der Top-Pin-Struktur verwendet wird, eine Speicherzelle verwendet werden, die eine Konfiguration aufweist, bei der beispielsweise die Speichervorrichtungen 37 und 38 in der in 27 veranschaulichten Speicherzelle 60E jeweils durch die Speichervorrichtungen 37D und 38D, die jeweils die Top-Pin-Struktur aufweisen.
  • [Modifikationsbeispiel 2-8]
  • In der Speicherzelle 60E gemäß dem vorstehenden Modifikationsbeispiele 2-5 sind die Transistoren 61E und 63E in der Speicherzelle 60E bereitgestellt. Jedoch ist dies nicht einschränkend. Im Folgenden wird eine detaillierte Beschreibung einer Speicherzelle 60G gemäß dem vorliegenden Modifikationsbeispiel gegeben.
  • 29 veranschaulicht ein Konfigurationsbeispiel der Speicherzelle 60G 30 veranschaulicht ein Konfigurationsbeispiel einer Speicherzellenanordnung 51G mit den Speicherzellen 60G. 31A bis 31D veranschaulichen jeweils ein Beispiel eines Layouts der Speicherzelle 60G. 31A veranschaulicht ein Layout jeder Schicht mit Aktivteil, Gate und Kontakt von der Seite der unteren Schicht. 31B veranschaulicht ein Layout jeder Schicht mit Kontakt, Speichervorrichtung, LokalM1 und ZwischenVl von der Seite der unteren Schicht. 31C veranschaulicht ein Layout jeder Schicht mit LokalM1, Zwischen V1, und ZwischenM1 von der Seite der unteren Schicht. 31D veranschaulicht ein Layout jeder Schicht mit ZwischenM1, ZwischenV2 und ZwischenM2 von der Seite der unteren Schicht.
  • Die Speicherzellenanordnung 51G weist die Vielzahl von Wortleitungen AWL, die Vielzahl von Steuerleitungen CTRL, die Vielzahl von Bitleitungen BLT, die Vielzahl von Bitleitungen BLB, eine Vielzahl von Steuerleitungen STL1, eine Vielzahl von Steuerleitungen STL2, die Vielzahl von Steuerleitungen RST, die Vielzahl von Steuerleitungen CL1 und die Vielzahl von Steuerleitungen CL2 und Transistoren 91 und 92 auf. Die Steuerleitungen STL1 erstrecken sich in 29 und 30 jeweils in der vertikalen Richtung. Die Steuerleitungen STL1 weisen jeweils ein Ende auf, das mit einem Drain des Transistors 91 verbunden ist. Die Steuerleitungen STL2 erstrecken sich in 29 und 30 jeweils in der vertikalen Richtung. Die Steuerleitungen STL2 weisen jeweils ein Ende auf, das mit einem Drain des Transistors 92 verbunden ist. Die Transistoren 91 bis 92 sind die P-leitenden MOS-Transistoren. Die Transistoren 91 und 92 entsprechen jeweils den Transistoren 61E und 63E in der Speicherzelle 60E gemäß dem vorstehenden Modifikationsbeispiel 2-5. Der Transistor 91 weist ein Gate, dem das Leistungsversorgungssignal SSTRG zugeführt wird, eine Source, dem die Leistungsversorgungsspannung VDD zugeführt wird, und den Drain auf, der mit der Steuerleitung STL1 verbunden ist. Der Transistor 92 weist ein Gate, dem das Signal SSTRG zugeführt wird, eine Source, dem die Leistungsversorgungsspannung VDD zugeführt wird, und den Drain auf, der mit der Steuerleitung STL2 verbunden ist.
  • Die Speicherzelle 60G weist den SRAM-Schaltkreis 40, die Transistoren 31, 33, 34, 36, 62E und 64E und die Speichervorrichtungen 37 und 38 auf. Es ist zu beachten, dass das Modifikationsbeispiel 2-1 auf die Speicherzelle 60E gemäß dem vorstehenden Modifikationsbeispiel 2-5 angewandt wird, um dadurch die Transistoren 32 und 35 wegzulassen. Der Transistor 62E weist die Source auf, die mit der Steuerleitung STL1 verbunden ist. Der Transistor 64E weist die Source auf, die mit der Steuerleitung STL2 verbunden ist.
  • Bei diesem Beispiel sind die beiden Transistoren 91 und 92 in der Speicherzellenanordnung 51G bereitgestellt. Jedoch ist dies nicht einschränkend. Im Folgenden wird eine detaillierte Beschreibung einer Speicherzelle 60H gemäß dem vorliegenden Modifikationsbeispiel gegeben.
  • 32 veranschaulicht ein Konfigurationsbeispiel der Speicherzelle 60H. 33 veranschaulicht ein Konfigurationsbeispiel einer Speicherzellenanordnung 51H mit den Speicherzellen 60H. Die Speicherzellenanordnung 51H weist die Vielzahl von Wortleitungen AWL, die Vielzahl von Steuerleitungen CTRL, die Vielzahl von Bitleitungen BLT, die Vielzahl von Bitleitungen BLB, eine Vielzahl von Steuerleitungen STL, die Vielzahl von Steuerleitungen RST, die Vielzahl von Steuerleitungen CL1, die Vielzahl von Steuerleitungen CL2 und einen Transistor 93 auf. Die Steuerleitungen STL erstrecken sich in 32 und 33 jeweils in der vertikalen Richtung. Die Steuerleitungen STL weisen jeweils ein Ende auf, das mit einem Drain des Transistors 93 verbunden ist. Der Transistor 93 ist der P-leitende MOS-Transistor. Der Transistor 93 entspricht den Transistoren 91 und 92 in der vorstehenden Speicherzelle 60G Der Transistor 93 weist ein Gate, dem ein Signal SSTRH zugeführt wird, eine Source, dem die Leistungsversorgungsspannung VDD zugeführt wird, und den Drain auf, der mit der Steuerleitung STL verbunden ist.
  • Die Speicherzelle 60H weist den SRAM-Schaltkreis 40, die Transistoren 31, 33, 34, 36, 62E und 64E und die Speichervorrichtungen 37 und 38 auf. Der Transistor 62E weist die Source auf, die mit der Steuerleitung STL verbunden ist. Der Transistor 64E weist die Source auf, die mit der Steuerleitung STL verbunden ist.
  • [Modifikationsbeispiel 2-9]
  • In der vorstehenden Ausführungsform sind die Speichervorrichtungen 37 und 38 unter Verwendung der Vorrichtung mit magnetischem Tunnelübergang des Spin-Transfer-Drehmoments konfiguriert. Jedoch ist dies nicht einschränkend. Es kann jegliche Vorrichtung verwendet werden, solange die Vorrichtung eine umkehrbare Änderung des Widerstandszustands vornimmt, die von der Richtung des darin fließenden Stroms abhängt. Beispiele können unter anderem eine ferroelektrische Speichervorrichtung und eine Speichervorrichtung sein, die durch Stapelung einer Ionenquellschicht und einer widerstandsvariablen Schicht konfiguriert ist und in einem ARAM (atomic random access memory - atomarer Speicher mit wahlfreiem Zugriff) verwendet wird.
  • [Andere Modifikationsbeispiele]
  • Darüber hinaus können zwei oder mehrere der Modifikationsbeispiele kombiniert werden.
  • <Angewandte Beispiele und Anwendungsbeispiele>
  • Als Nächstes werden eine Beschreibung angewandter Beispiele der Technologie, die in den Ausführungsformen und den Modifikationsbeispielen wie oben beschrieben sind, und Anwendungsbeispiele gegeben.
  • (Angewandte Beispiele)
  • In den vorstehenden Ausführungsformen wird die Technologie auf den SRAM-Schaltkreis 40 angewandt. Jedoch ist dies nicht einschränkend. Beispielsweise kann die Technologie auf die Kippschaltkreise 101 bis 104, die beispielsweise in 34A bis 34D veranschaulicht sind, angewandt werden. Der Kippschaltkreis 101 ist ein so genannter Master-Slave-Kippschaltkreis vom Typ D, der einen Master-Verriegelungsschaltkreis 101M und einen Slave-Verriegelungsschaltkreis 101S aufweist. Dasselbe gilt auch für die Kippschaltkreise 102 bis 104.
  • 35 veranschaulicht ein Konfigurationsbeispiel eines Kippschaltkreises 201 gemäß dem angewandten Beispiel. Der Kippschaltkreis 201 basiert auf der Anwendung der Technologie gemäß der ersten Ausführungsform des Kippschaltkreises 101, der in 34A veranschaulicht ist. Der Kippschaltkreis 201 weist den Master-Verriegelungsschaltkreis 101M und einen Slave-Verriegelungsschaltkreis 101S auf. Die Technologie gemäß der ersten Ausführungsform wird auf den Slave-Verriegelungsschaltkreis 201S angewandt. Der Slave-Verriegelungsschaltkreis 201S weist die Inverter IV3 und IV4, ein Sendegate TG, einen Schalter 99, die Transistoren 31 bis 36 und die Speichervorrichtungen 37 und 38 auf. Der Inverter IV3 weist einen Eingangsanschluss, der mit einem Ausgangsanschluss des Inverters IV4 und dem Drain des Transistors 34 verbunden ist, und einen Ausgangsanschluss auf, der mit einem Ende des Sendegates TG und einem Ende des Schalters 99 verbunden ist. Der Inverter IV4 weist einen Eingangsanschluss, der mit dem anderen Ende des Sendegates TG, dem anderen Ende des Schalters 99 und dem Drain des Transistors 31 verbunden ist, und den Ausgangsanschluss auf, der mit dem Eingangsanschluss des Inverters IV3 und dem Drain des Transistors 34 verbunden ist. In einem Fall, in dem der Normalbetrieb M1 durchgeführt wird, wird der Schalter 99 ausgeschaltet. In einem Fall, in dem der Speicherbetrieb M3 und der Rückspeicherbetrieb M5 durchgeführt werden, wird der Schalter 99 eingeschaltet.
  • Es ist zu beachten, dass bei diesem Beispiel die Technologie gemäß der ersten Ausführungsform auf den Slave-Verriegelungsschalter angewandt wird. Jedoch ist dies nicht einschränkend. Stattdessen kann die Technologie gemäß der zweiten Ausführungsform auf den Slave-Verriegelungsschaltkreis angewandt werden. Ferner kann die Technologie gemäß der ersten Ausführungsform des Master-Verriegelungsschaltkreises angewandt werden.
  • (Anwendungsbeispiele elektronischer Vorrichtungen)
  • 36 veranschaulicht ein äußeres Erscheinungsbild eines Smartphones, auf das die Halbleiterschaltkreise gemäß der vorstehenden Ausführungsform angewandt werden. Das Smartphone weist beispielsweise eine Hauptkörpereinheit 310, eine Anzeigeneinheit 320 und einen Akku 330 auf.
  • Die Halbleiterschaltkreise gemäß der vorstehenden Ausführungsform usw. sind neben dem oben genannten Smartphone auf elektronische Vorrichtungen in verschiedenen Gebieten wie etwa eine Digitalkamera, ein Notebook-Computer, ein tragbares Spielgerät und eine Videokamera anwendbar. Insbesondere wird die Technologie wirksam auf eine mobile elektronische Vorrichtung angewandt, die eine Batterie/einen Akku enthält.
  • Obwohl die Beschreibung für einige Ausführungsformen und Modifikationsbeispiele und ihre konkreten angewandten Beispiele und die Anwendungsbeispiele elektronischer Vorrichtungen wie oben genannt gegeben wurde, ist die Technologie nicht auf die vorstehende Ausführungsform beschränkt und kann in einer Vielzahl von Arten modifiziert werden.
  • Beispielsweise ermöglicht die Durchführung des Rücksetzbetriebs M2 in der vorstehenden Ausführungsform es den Widerstandszuständen der Speichervorrichtungen 37 und 38, in die niederohmigen Zustände RL zu gehen. Jedoch ist dies nicht einschränkend. Stattdessen kann die Durchführung des Rücksetzbetriebs M2 es den Widerstandszuständen der Speichervorrichtungen 37 und 38 ermöglichen, in den hochohmigen Zustand RH zu gehen.
  • Ferner wird beispielsweise bei den vorstehenden angewandten Beispielen die Technologie auf den Kippschaltkreis des Typs D angewandt. Jedoch ist dies nicht einschränkend. Die Technologie kann beispielsweise auf andere Kippschaltkreise angewandt werden oder die Technologie kann alternativ auf einen Verriegelungsschaltkreis angewandt werden.
  • Es ist zu beachten, dass die hierin beschriebenen Wirkungen nur beispielhaft und nicht einschränkend dargestellt sind und ferner andere Wirkungen einschließen können.
  • Ferner kann die Offenbarung beispielsweise die folgenden Konfigurationen aufweisen.
    1. (1) Halbleiterschaltkreis, aufweisend:
      • einen ersten Schaltkreis, der dazu fähig ist, auf der Basis einer Spannung an einem ersten Knoten eine invertierte Spannung der Spannung am ersten Knoten zu erzeugen und die invertierte Spannung an einen zweiten Knoten anzulegen;
      • einen zweiten Schaltkreis, der dazu fähig ist, auf der Basis einer Spannung am zweiten Knoten eine invertierte Spannung der Spannung am zweiten Knoten zu erzeugen und die invertierte Spannung an den ersten Knoten anzulegen;
      • einen ersten Transistor, der eingeschaltet wird, um den ersten Knoten mit einem dritten Knoten zu verbinden;
      • einen zweiten Transistor, der eingeschaltet wird, um dem dritten Knoten eine erste Gleichstromspannung zuzuführen; und
      • einen ersten Speicherbereich, der mit dem dritten Knoten verbunden ist und eine erste Speichervorrichtung aufweist, die dazu fähig ist, einen ersten Widerstandszustand oder einen zweiten Widerstandszustand anzunehmen.
    2. (2) Halbleiterschaltkreis nach (1), ferner aufweisend:
      • einen dritten Transistor, der einen Drain, eine Source und ein Gate, das mit ersten Knoten oder dem zweiten Knoten verbunden ist, aufweist und bei dem einem von dem Drain und der Source eine zweite Gleichstromspannung zugeführt wird; und
      • einen vierten Transistor, der eingeschaltet wird, um das andere von dem Drain und der Source des dritten Transistors mit dem dritten Knoten zu verbinden.
    3. (3) Halbleiterschaltkreis nach (1), ferner aufweisend:
      • einen dritten Transistor, der einen Drain, eine Source und ein Gate, das mit dem ersten Knoten oder dem zweiten Knoten verbunden ist, aufweist und bei dem eines von dem Drain und der Source mit dem dritten Knoten verbunden ist; und
      • einen vierten Transistor, der eingeschaltet wird, um dem anderen von dem Drain und der Source des dritten Transistors eine Gleichstromspannung zuzuführen.
    4. (4) Halbleiterschaltkreis nach (3), ferner aufweisend:
      • einen dritten Schaltkreis, der dazu fähig ist, auf der Basis einer Spannung an einem vierten Knoten eine invertierte Spannung der Spannung am vierten Knoten zu erzeugen und die invertierte Spannung an einen fünften Knoten anzulegen;
      • einen vierten Schaltkreis, der dazu fähig ist, auf der Basis einer Spannung am fünften Knoten eine invertierte Spannung der Spannung am fünften Knoten zu erzeugen und die invertierte Spannung an den vierten Knoten anzulegen;
      • einen fünften Transistor, der eingeschaltet wird, um den vierten Knoten mit einem sechsten Knoten zu verbinden;
      • einen sechsten Transistor, der eingeschaltet wird, um dem sechsten Knoten die erste Gleichstromspannung zuzuführen;
      • einen zweiten Speicherbereich, der mit dem sechsten Knoten verbunden ist und eine zweite Speichervorrichtung aufweist, die dazu fähig ist, den ersten Widerstandszustand oder den zweiten Widerstandszustand anzunehmen.
      • einen siebten Transistor, der einen Drain, eine Source und ein Gate, das mit dem vierten Knoten oder dem fünften Knoten verbunden ist, aufweist und bei dem eines von dem Drain und der Source mit dem sechsten Knoten verbunden ist;
      • bei dem der vierte Transistor eingeschaltet wird, um dem anderen von dem Drain und der Source des siebten Transistors die zweite Gleichstromspannung zuzuführen.
    5. (5) Halbleitervorrichtung nach einem von (2) bis (4), ferner aufweisend:
      • einen Treiber,
      • bei dem der erste Speicherbereich einen ersten Anschluss, der mit dem dritten Knoten verbunden ist, und einen zweiten Anschluss, dem eine Steuerspannung zugeführt wird, aufweist,
      • bei dem der Treiber in einem ersten Zeitraum die Steuerspannung auf einen ersten Spannungspegel setzt, der sich von einem Spannungspegel der ersten Gleichstromspannung unterscheidet, den zweiten Transistor einschaltet und den ersten Transistor und den vierten Transistor ausschaltet, um dadurch zu ermöglichen, dass ein Widerstandszustand der ersten Speichervorrichtung der erste Widerstandszustand ist, und
      • bei dem der Treiber in einem zweiten Zeitraum, der nach dem ersten Zeitraum liegt, die Steuerspannung auf einen zweiten Spannungspegel setzt, den vierten Transistor einschaltet und den ersten Transistor und den zweiten Transistor ausschaltet, um dadurch zu ermöglichen, dass der Widerstandszustand der ersten Speichervorrichtung ein Widerstandszustand ist, der von der Spannung am ersten Knoten abhängt.
    6. (6) Halbleiterschaltkreis nach (5), bei dem der Treiber in einem dritten Zeitraum, der nach dem zweiten Zeitraum liegt, die Steuerspannung auf den zweiten Spannungspegel setzt, den ersten Transistor einschaltet und den zweiten Transistor und den vierten Transistor ausschaltet, um dadurch die Spannung am ersten Knoten auf eine Spannung zu setzen, die vom Widerstandszustand der ersten Speichervorrichtung abhängt.
    7. (7) Halbleiterschaltkreis nach (1), ferner aufweisend:
      • einen Treiber,
      • bei dem der erste Speicherbereich einen ersten Anschluss, der mit dem dritten Knoten verbunden ist, und einen zweiten Anschluss, dem eine Steuerspannung zugeführt wird, verbunden ist,
      • bei dem der Treiber in einem ersten Zeitraum die Steuerspannung auf einen ersten Spannungspegel setzt, der sich von einem Spannungspegel der ersten Stromspannung unterscheidet, den zweiten Transistor einschaltet und den ersten Transistor ausschaltet, um dadurch zu ermöglichen, dass ein Widerstandszustand der ersten Speichervorrichtung der erste Widerstandszustand ist, und
      • bei dem der Treiber in einem zweiten Zeitraum, der nach dem ersten Zeitraum liegt, die Steuerspannung auf einen zweiten Spannungspegel setzt, den ersten Transistor einschaltet und den zweiten Transistor ausschaltet, um dadurch zu ermöglichen, dass der Widerstandszustand der ersten Speichervorrichtung ein Widerstandszustand ist, der von der Spannung am ersten Knoten abhängt.
    8. (8) Halbleitervorrichtung nach einem von (1) bis (7), bei der die erste Speichervorrichtung einen ersten Anschluss und einen zweiten Anschluss, dem eine Steuerspannung zugeführt wird, aufweist und der erste Speicherbereich einen achten Transistor aufweist, der eingeschaltet wird, um den dritten Knoten mit dem ersten Anschluss der ersten Speichervorrichtung zu verbinden.
    9. (9) Halbleitervorrichtung nach einem von (1) bis (7), bei der der erste Speicherbereich einen ersten Anschluss, der mit dem dritten Knoten verbunden ist, und einen zweiten Anschluss aufweist und der erste Speicherbereich einen achten Transistor aufweist, der eingeschaltet wird, um dem zweiten Anschluss der ersten Speichervorrichtung eine Steuerspannung zuzuführen.
    10. (10) Halbleiterschaltkreis nach einem von (1) bis (7), bei dem der erste Speicherbereich einen ersten Anschluss, der mit dem dritten Knoten verbunden ist, und einen zweiten Anschluss, dem eine Steuerspannung zugeführt wird, aufweist.
    11. (11) Halbleiterschaltkreis nach einem von (1) bis (10), ferner aufweisend:
      • einen neunten Transistor, der eingeschaltet wird, um den zweiten Knoten mit einem siebten Knoten zu verbinden;
      • einen zehnten Transistor, der eingeschaltet wird, um dem siebten Knoten die erste Gleichstromspannung zuzuführen; und
      • einen dritten Speicherbereich, der mit dem siebten Knoten verbunden ist und eine dritte Speichervorrichtung aufweist, die dazu fähig ist, den ersten Widerstandszustand oder den zweiten Widerstandszustand anzunehmen.
    12. (12) Halbleitervorrichtung nach einem von (1) bis (11), ferner aufweisend:
      • einen elften Transistor, der eingeschaltet wird, um dem ersten Schaltkreis und dem zweiten Schaltkreis eine Leistungsversorgungsspannung oder eine Erdspannung zuzuführen.
    13. (13) Halbleiterschaltkreis nach einem von (1) bis (12), bei dem der erste Widerstandszustand ein Zustand ist, der einen niedrigeren Widerstandswert aufweist als der zweite Widerstandszustand.
    14. (14) Halbleiterschaltkreis nach einem von (1) bis (12), bei dem der erste Widerstandszustand ein Zustand ist, der einen höheren Widerstandswert aufweist als der zweite Widerstandszustand.
    15. (15) Halbleiterschaltkreis nach einem von (1) bis (14), bei dem die erste Speichervorrichtung einen ersten Anschluss und einen zweiten Anschluss aufweist und unter Verwendung einer umkehrbaren Änderung eines Widerstandszustands, die von einer Richtung eines Stroms abhängt, der zwischen dem ersten Anschluss und dem zweiten Anschluss fließt, Informationen speichert.
    16. (16) Halbleiterschaltkreis nach (15), bei dem die erste Speichervorrichtung eine Spin-Transfer-Drehmomentspeichervorrichtung umfasst.
    17. (17) Halbleiterschaltkreis nach einem von (1) bis (16), aufweisend einen SRAM-Schaltkreis, bei dem der SRAM-Schaltkreis den ersten Schaltkreis und den zweiten Schaltkreis aufweist.
    18. (18) Halbleiterschaltkreis nach einem von (1) bis (3), aufweisend einen Verriegelungsschaltkreis, bei dem der Verriegelungsschaltkreis den ersten Schaltkreis und den zweiten Schaltkreis aufweist.
    19. (19) Halbleiterschaltkreis nach einem von (1) bis (3), aufweisend einen Kippschaltkreis, der einen Master-Verriegelungsschaltkreis und einen Slave-Verriegelungsschaltkreis aufweist, bei dem der Slave-Verriegelungsschaltkreis den ersten Schaltkreis und den zweiten Schaltkreis aufweist.
    20. (20) Ansteuerungsverfahren, durchgeführt an einem Halbleiterschaltkreis, der einen ersten Schaltkreis, einen zweiten Schaltkreis, einen ersten Transistor, einen zweiten Transistor und einen ersten Speicherbereich aufweist, wobei der erste Schaltkreis dazu fähig ist, auf der Basis einer Spannung an einem ersten Knoten eine invertierte Spannung der Spannung am ersten Knoten zu erzeugen und die invertierte Spannung an einen zweiten Knoten anzulegen, der zweite Schaltkreis dazu fähig ist, auf der Basis einer Spannung am zweiten Knoten eine invertierte Spannung der Spannung am zweiten Knoten zu erzeugen und die invertierte Spannung an den ersten Knoten anzulegen, der erste Transistor eingeschaltet wird, um den ersten Knoten mit einem dritten Knoten zu verbinden, der zweite Transistor eingeschaltet wird, um dem dritten Knoten eine erste Gleichstromspannung zuzuführen, und der erste Speicherbereich einen ersten Anschluss, der mit dem dritten Knoten verbunden ist, und einen zweiten Anschluss, dem eine Steuerspannung zugeführt wird, aufweist und eine erste Speichervorrichtung aufweist, die dazu fähig ist, einen ersten Widerstandszustand oder einen zweiten Widerstandszustand anzunehmen, wobei das Verfahren beinhaltet:
      • Durchführen einer ersten Ansteuerung in einem ersten Zeitraum, wobei die erste Ansteuerung die Steuerspannung auf einen ersten Spannungspegel setzt, der sich von einem Spannungspegel der ersten Gleichstromspannung unterscheidet, Einschalten des zweiten Transistors und Ausschalten des ersten Transistors, um dadurch zu ermöglichen, dass ein Widerstandszustand der ersten Speichervorrichtung der erste Widerstandszustand ist; und
      • Durchführen einer zweiten Ansteuerung in einem zweiten Zeitraum, der nach dem ersten Zeitraum liegt, wobei die zweite Ansteuerung die Steuerspannung auf einen zweiten Spannungspegel setzt, um dadurch zu ermöglichen, dass der Widerstandszustand der ersten Speichervorrichtung ein Widerstandszustand ist, der von der Spannung am ersten Knoten abhängt.
    21. (21) Ansteuerungsverfahren nach (20), bei dem der Halbleiterschaltkreis ferner Folgendes aufweist:
      • einen dritten Transistor, der einen Drain, eine Source und ein Gate, das mit dem ersten Knoten oder dem zweiten Knoten verbunden ist, und bei dem einem von dem Drain und der Source eine zweite Gleichstromspannung zugeführt wird;
      • einen vierten Transistor, der eingeschaltet wird, um das andere von dem Drain und der Source des dritten Transistors mit dem dritten Knoten zu verbinden,
      • bei dem die erste Ansteuerung durch weiteres Ausschalten des vierten Transistors im ersten Zeitraum durchgeführt wird und
      • bei dem die zweite Ansteuerung durch Einschalten des vierten Transistors und Ausschalten des ersten Transistors und des zweiten Transistors im zweiten Zeitraum durchgeführt wird.
    22. (22) Ansteuerungsverfahren nach (20), bei dem der Halbleiterschaltkreis ferner aufweist:
      • einen dritten Transistor, der einen Drain, eine Source und ein Gate, das mit dem ersten Knoten oder dem zweiten Knoten verbunden ist, und bei dem eines von dem Drain und der Source mit dem dritten Knoten verbunden ist;
      • einen vierten Transistor, der eingeschaltet wird, um dem anderen von dem Drain und der Source des dritten Transistors eine zweite Gleichstromspannung zuzuführen,
      • bei dem die erste Ansteuerung durch weiteres Ausschalten des vierten Transistors im ersten Zeitraum durchgeführt wird und
      • bei dem die zweite Ansteuerung durch Einschalten des vierten Transistors und Ausschalten des ersten Transistors und des zweiten Transistors im zweiten Zeitraum durchgeführt wird.
    23. (23) Ansteuerungsverfahren nach (21) oder (22), aufweisend:
      • Durchführen einer dritten Ansteuerung durch Setzen der Steuerspannung auf den ersten Spannungspegel, Einschalten des ersten Transistors und Ausschalten des zweiten Transistors und des vierten Transistors in einem dritten Zeitraum, der nach dem zweiten Zeitraum liegt.
    24. (24) Ansteuerungsverfahren nach (20), wobei die zweite Ansteuerung durch Einschalten des ersten Transistors und Ausschalten des zweiten Transistors im zweitem Zeitraum durchgeführt wird.
    25. (25) Ansteuerungsverfahren nach (24), aufweisend:
      • Durchführen einer dritten Ansteuerung durch Setzen der Steuerspannung auf den ersten Spannungspegel, Einschalten des ersten Transistors und Ausschalten des zweiten Transistors in einem dritten Zeitraum, der nach dem zweiten Zeitraum liegt.
    26. (26) Elektronische Vorrichtung mit einem Halbleiterschaltkreis und einer Batterie/einem Akku, die/der dem Halbleiterschaltkreis eine Leistungsversorgungsspannung zuführt, wobei der Halbleiterschaltkreis aufweist:
      • einen ersten Schaltkreis, der dazu fähig ist, auf der Basis einer Spannung an einem ersten Knoten eine invertierte Spannung der Spannung am ersten Knoten zu erzeugen und die invertierte Spannung an einen zweiten Knoten anzulegen;
      • einen zweiten Schaltkreis, der dazu fähig ist, auf der Basis einer Spannung am zweiten Knoten eine invertierte Spannung der Spannung am zweiten Knoten zu erzeugen und die invertierte Spannung an den ersten Knoten anzulegen;
      • einen ersten Transistor, der eingeschaltet wird, um den ersten Knoten mit einem dritten Knoten zu verbinden;
      • einen zweiten Transistor, der eingeschaltet wird, um dem dritten Knoten eine erste Gleichstromspannung zuzuführen; und
      • einen ersten Speicherbereich, der mit dem dritten Knoten verbunden ist und eine erste Speichervorrichtung aufweist, die dazu fähig ist, einen ersten Widerstandszustand oder einen zweiten Widerstandszustand anzunehmen.
  • Die Anmeldung beansprucht den Vorteil der prioritären japanischen Patentanmeldung JP2016-6423 , die am 15. Januar 2016 beim japanischen Patentamt eingereicht wurde und deren gesamter Inhalt durch Bezugnahme hierin eingeschlossen ist.
  • Es versteht sich für den Fachmann, dass verschiedene Modifikationen, Kombinationen, Teilkombinationen und Änderungen je nach den Auslegungsanforderungen und anderen Faktoren erfolgen können, soweit sie innerhalb des Schutzumfangs der angehängten Ansprüche oder deren Äquivalente liegen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • WO 2009/028298 A1 [0003]
    • JP 20166423 [0120]

Claims (26)

  1. Halbleiterschaltkreis, umfassend: einen ersten Schaltkreis, der dazu fähig ist, auf einer Basis einer Spannung an einem ersten Knoten eine invertierte Spannung der Spannung am ersten Knoten zu erzeugen und die invertierte Spannung an einen zweiten Knoten anzulegen; einen zweiten Schaltkreis, der dazu fähig ist, auf einer Basis einer Spannung am zweiten Knoten eine invertierte Spannung der Spannung am zweiten Knoten zu erzeugen und die invertierte Spannung an den ersten Knoten anzulegen; einen ersten Transistor, der eingeschaltet wird, um den ersten Knoten mit einem dritten Knoten zu verbinden; einen zweiten Transistor, der eingeschaltet wird, um dem dritten Knoten eine erste Gleichstromspannung zuzuführen; und einen ersten Speicherbereich, der mit dem dritten Knoten verbunden ist und eine erste Speichervorrichtung aufweist, die dazu fähig ist, einen ersten Widerstandszustand oder einen zweiten Widerstandszustand anzunehmen.
  2. Halbleiterschaltkreis nach Anspruch 1, ferner umfassend: einen dritten Transistor, der einen Drain, eine Source und ein Gate, das mit dem ersten Knoten oder dem zweiten Knoten verbunden ist, aufweist und bei dem einem von dem Drain und der Source eine zweite Gleichstromspannung zugeführt wird; und einen vierten Transistor, der eingeschaltet wird, um das andere von dem Drain und der Source des dritten Transistors mit dem dritten Knoten zu verbinden.
  3. Halbleiterschaltkreis nach Anspruch 1, ferner umfassend: einen dritten Transistor, der einen Drain, eine Source und ein Gate, das mit dem ersten Knoten oder dem zweiten Knoten verbunden ist, aufweist und bei dem eines von dem Drain und der Source mit dem dritten Knoten verbunden ist; und einen vierten Transistor, der eingeschaltet wird, um dem anderen von dem Drain und der Source des dritten Transistors eine Gleichstromspannung zuzuführen.
  4. Halbleiterschaltkreis nach Anspruch 3, ferner umfassend: einen dritten Schaltkreis, der dazu fähig ist, auf einer Basis einer Spannung an einem vierten Knoten eine invertierte Spannung der Spannung am vierten Knoten zu erzeugen und die invertierte Spannung an einen fünften Knoten anzulegen; einen vierten Schaltkreis, der dazu fähig ist, auf einer Basis einer Spannung am fünften Knoten eine invertierte Spannung der Spannung am fünften Knoten zu erzeugen und die invertierte Spannung an den vierten Knoten anzulegen; einen fünften Transistor, der eingeschaltet wird, um den vierten Knoten mit einem sechsten Knoten zu verbinden; einen sechsten Transistor, der eingeschaltet wird, um dem sechsten Knoten die erste Gleichstromspannung zuzuführen; einen zweiten Speicherbereich, der mit dem sechsten Knoten verbunden ist und eine zweite Speichervorrichtung aufweist, die dazu fähig ist, den ersten Widerstandszustand oder den zweiten Widerstandszustand anzunehmen; und einen siebten Transistor, der einen Drain, eine Source und ein Gate, das mit dem vierten Knoten oder dem fünften Knoten verbunden ist, aufweist und bei dem eines von dem Drain und der Source mit dem sechsten Knoten verbunden ist; wobei der vierte Transistor eingeschaltet wird, um dem anderen von dem Drain und der Source des siebten Transistors die zweite Gleichstromspannung zuzuführen.
  5. Halbleiterschaltkreis nach Anspruch 2, ferner umfassend: einen Treiber, wobei der erste Speicherbereich einen ersten Anschluss, der mit dem dritten Knoten verbunden ist, und einen zweiten Anschluss, dem eine Steuerspannung zugeführt wird, aufweist, wobei der Treiber in einem ersten Zeitraum die Steuerspannung auf einen ersten Spannungspegel setzt, der sich von einem Spannungspegel der ersten Gleichstromspannung unterscheidet, den zweiten Transistor einschaltet und den ersten Transistor und den vierten Transistor ausschaltet, um dadurch zu ermöglichen, dass ein Widerstandszustand der ersten Speichervorrichtung der erste Widerstandszustand ist, und wobei der Treiber in einem zweiten Zeitraum, der nach dem ersten Zeitraum liegt, die Steuerspannung auf einen zweiten Spannungspegel setzt, den vierten Transistor einschaltet und den ersten Transistor und den zweiten Transistor ausschaltet, um dadurch zu ermöglichen, dass der Widerstandszustand der ersten Speichervorrichtung ein Widerstandszustand ist, der von der Spannung am ersten Knoten abhängt.
  6. Halbleiterschaltkreis nach Anspruch 5, wobei der Treiber in einem dritten Zeitraum, der nach dem zweiten Zeitraum liegt, die Steuerspannung auf den zweiten Spannungspegel setzt, den ersten Transistor einschaltet und den zweiten Transistor und den vierten Transistor ausschaltet, um dadurch die Spannung am ersten Knoten auf eine Spannung zu setzen, die vom Widerstandszustand der ersten Speichervorrichtung abhängt.
  7. Halbleiterschaltkreis nach Anspruch 1, ferner umfassend: einen Treiber, wobei der erste Speicherbereich einen ersten Anschluss, der mit dem dritten Knoten verbunden ist, und einen zweiten Anschluss, dem eine Steuerspannung zugeführt wird, aufweist, wobei der Treiber in einem ersten Zeitraum die Steuerspannung auf einen ersten Spannungspegel setzt, der sich von einem Spannungspegel der ersten Stromspannung unterscheidet, den zweiten Transistor einschaltet und den ersten Transistor ausschaltet, um dadurch zu ermöglichen, dass ein Widerstandszustand der ersten Speichervorrichtung der erste Widerstandszustand ist, und wobei der Treiber in einem zweiten Zeitraum, der nach dem ersten Zeitraum liegt, die Steuerspannung auf einen zweiten Spannungspegel setzt, den ersten Transistor einschaltet und den zweiten Transistor ausschaltet, um dadurch zu ermöglichen, dass der Widerstandszustand der ersten Speichervorrichtung ein Widerstandszustand ist, der von der Spannung am ersten Knoten abhängt.
  8. Halbleiterschaltkreis nach Anspruch 1, wobei die erste Speichervorrichtung einen ersten Anschluss und einen zweiten Anschluss, dem eine Steuerspannung zugeführt wird, aufweist und der erste Speicherbereich einen achten Transistor aufweist, der eingeschaltet wird, um den dritten Knoten mit dem ersten Anschluss der ersten Speichervorrichtung zu verbinden.
  9. Halbleiterschaltkreis nach Anspruch 1, wobei der erste Speicherbereich einen ersten Anschluss, der mit dem dritten Knoten verbunden ist, und einen zweiten Anschluss aufweist und der erste Speicherbereich einen achten Transistor aufweist, der eingeschaltet wird, um dem zweiten Anschluss der ersten Speichervorrichtung eine Steuerspannung zuzuführen.
  10. Halbleiterschaltkreis nach Anspruch 1, wobei der erste Speicherbereich einen ersten Anschluss, der mit dem dritten Knoten verbunden ist, und einen zweiten Anschluss, dem eine Steuerspannung zugeführt wird, aufweist.
  11. Halbleiterschaltkreis nach Anspruch 1, ferner umfassend: einen neunten Transistor, der eingeschaltet wird, um den zweiten Knoten mit einem siebten Knoten zu verbinden; einen zehnten Transistor, der eingeschaltet wird, um dem siebten Knoten die erste Gleichstromspannung zuzuführen; und einen dritten Speicherbereich, der mit dem siebten Knoten verbunden ist und eine dritte Speichervorrichtung aufweist, die dazu fähig ist, den ersten Widerstandszustand oder den zweiten Widerstandszustand anzunehmen.
  12. Halbleiterschaltkreis nach Anspruch 1, ferner umfassend: einen elften Transistor, der eingeschaltet wird, um dem ersten Schaltkreis und dem zweiten Schaltkreis eine Leistungsversorgungsspannung zuzuführen.
  13. Halbleiterschaltkreis nach Anspruch 1, wobei der erste Widerstandszustand ein Zustand ist, der einen niedrigeren Widerstandswert aufweist als der zweite Widerstandszustand.
  14. Halbleiterschaltkreis nach Anspruch 1, wobei der erste Widerstandszustand ein Zustand ist, der einen höheren Widerstandswert aufweist als der zweite Widerstandszustand.
  15. Halbleiterschaltkreis nach Anspruch 1, bei dem die erste Speichervorrichtung einen ersten Anschluss und einen zweiten Anschluss aufweist und unter Verwendung einer umkehrbaren Änderung eines Widerstandszustands, die von einer Richtung eines Stroms abhängt, der zwischen dem ersten Anschluss und dem zweiten Anschluss fließt, Informationen speichert.
  16. Halbleiterschaltkreis nach Anspruch 15, wobei die erste Speichervorrichtung eine Spin-Transfer-Drehmomentspeichervorrichtung umfasst.
  17. Halbleiterschaltkreis nach Anspruch 1, umfassend einen SRAM-Schaltkreis, wobei der SRAM-Schaltkreis den ersten Schaltkreis und den zweiten Schaltkreis aufweist.
  18. Halbleiterschaltkreis nach Anspruch 1, umfassend einen Verriegelungsschaltkreis, wobei der Verriegelungsschaltkreis den ersten Schaltkreis und den zweiten Schaltkreis aufweist.
  19. Halbleiterschaltkreis nach Anspruch 1, umfassend einen Kippschaltkreis, der einen Master-Verriegelungsschaltkreis und einen Slave-Verriegelungsschaltkreis aufweist, wobei der Slave-Verriegelungsschaltkreis den ersten Schaltkreis und den zweiten Schaltkreis aufweist.
  20. Ansteuerungsverfahren, durchgeführt an einem Halbleiterschaltkreis, der einen ersten Schaltkreis, einen zweiten Schaltkreis, einen ersten Transistor, einen zweiten Transistor und einen ersten Speicherbereich aufweist, wobei der erste Schaltkreis dazu fähig ist, auf einer Basis einer Spannung an einem ersten Knoten eine invertierte Spannung der Spannung am ersten Knoten zu erzeugen und die invertierte Spannung an einen zweiten Knoten anzulegen, der zweite Schaltkreis dazu fähig ist, auf einer Basis einer Spannung am zweiten Knoten eine invertierte Spannung der Spannung am zweiten Knoten zu erzeugen und die invertierte Spannung an den ersten Knoten anzulegen, der erste Transistor eingeschaltet wird, um den ersten Knoten mit einem dritten Knoten zu verbinden, der zweite Transistor eingeschaltet wird, um dem dritten Knoten eine erste Gleichstromspannung zuzuführen, und der erste Speicherbereich einen ersten Anschluss, der mit dem dritten Knoten verbunden ist, und einen zweiten Anschluss, dem eine Steuerspannung zugeführt wird, aufweist und eine erste Speichervorrichtung aufweist, die dazu fähig ist, einen ersten Widerstandszustand oder einen zweiten Widerstandszustand anzunehmen, wobei das Verfahren umfasst: Durchführen einer ersten Ansteuerung in einem ersten Zeitraum, wobei die erste Ansteuerung die Steuerspannung auf einen ersten Spannungspegel setzt, der sich von einem Spannungspegel der ersten Gleichstromspannung unterscheidet, Einschalten des zweiten Transistors und Ausschalten des ersten Transistors, um dadurch zu ermöglichen, dass ein Widerstandszustand der ersten Speichervorrichtung der erste Widerstandszustand ist; und Durchführen einer zweiten Ansteuerung in einem zweiten Zeitraum, der nach dem ersten Zeitraum liegt, wobei die zweite Ansteuerung die Steuerspannung auf einen zweiten Spannungspegel setzt, um dadurch zu ermöglichen, dass der Widerstandszustand der ersten Speichervorrichtung ein Widerstandszustand ist, der von der Spannung am ersten Knoten abhängt.
  21. Ansteuerungsverfahren nach Anspruch 20, wobei der Halbleiterschaltkreis ferner aufweist: einen dritten Transistor, der einen Drain, eine Source und ein Gate, das mit dem ersten Knoten oder dem zweiten Knoten verbunden ist, aufweist und bei dem einem von dem Drain und der Source eine zweite Gleichstromspannung zugeführt wird; einen vierten Transistor, der eingeschaltet wird, um das andere von dem Drain und der Source des dritten Transistors mit dem dritten Knoten zu verbinden, wobei die erste Ansteuerung durch weiteres Ausschalten des vierten Transistors im ersten Zeitraum durchgeführt wird und wobei die zweite Ansteuerung durch Einschalten des vierten Transistors und Ausschalten des ersten Transistors und des zweiten Transistors im zweiten Zeitraum durchgeführt wird.
  22. Ansteuerungsverfahren nach Anspruch 20, wobei der Halbleiterschaltkreis ferner aufweist: einen dritten Transistor, der einen Drain, eine Source und ein Gate, das mit dem ersten Knoten oder dem zweiten Knoten verbunden ist, aufweist und bei dem eines von dem Drain und der Source mit dem dritten Knoten verbunden ist; einen vierten Transistor, der eingeschaltet wird, um dem anderen von dem Drain und der Source des dritten Transistors eine zweite Gleichstromspannung zuzuführen, wobei die erste Ansteuerung durch weiteres Ausschalten des vierten Transistors im ersten Zeitraum durchgeführt wird und wobei die zweite Ansteuerung durch Einschalten des vierten Transistors und Ausschalten des ersten Transistors und des zweiten Transistors im zweiten Zeitraum durchgeführt wird.
  23. Ansteuerungsverfahren nach Anspruch 21, umfassend Durchführen einer dritten Ansteuerung durch Setzen der Steuerspannung auf den ersten Spannungspegel, Einschalten des ersten Transistors und Ausschalten des zweiten Transistors und des vierten Transistors in einem dritten Zeitraum, der nach dem zweiten Zeitraum liegt.
  24. Ansteuerungsverfahren nach Anspruch 20, wobei die zweite Ansteuerung durch Einschalten des ersten Transistors und Ausschalten des zweiten Transistors im zweitem Zeitraum durchgeführt wird.
  25. Ansteuerungsverfahren nach Anspruch 24, umfassend Durchführen einer dritten Ansteuerung durch Setzen der Steuerspannung auf den ersten Spannungspegel, Einschalten des ersten Transistors und Ausschalten des zweiten Transistors in einem dritten Zeitraum, der nach dem zweiten Zeitraum liegt.
  26. Elektronische Vorrichtung mit einem Halbleiterschaltkreis und einer Batterie/einem Akku, die/der dem Halbleiterschaltkreis eine Leistungsversorgungsspannung zuführt, wobei der Halbleiterschaltkreis umfasst: einen ersten Schaltkreis, der dazu fähig ist, auf einer Basis einer Spannung an einem ersten Knoten eine invertierte Spannung der Spannung am ersten Knoten zu erzeugen und die invertierte Spannung an einen zweiten Knoten anzulegen; einen zweiten Schaltkreis, der dazu fähig ist, auf einer Basis einer Spannung am zweiten Knoten eine invertierte Spannung der Spannung am zweiten Knoten zu erzeugen und die invertierte Spannung an den ersten Knoten anzulegen; einen ersten Transistor, der eingeschaltet wird, um den ersten Knoten mit einem dritten Knoten zu verbinden; einen zweiten Transistor, der eingeschaltet wird, um dem dritten Knoten eine erste Gleichstromspannung zuzuführen; und einen ersten Speicherbereich, der mit dem dritten Knoten verbunden ist und eine erste Speichervorrichtung aufweist, die dazu fähig ist, einen ersten Widerstandszustand oder einen zweiten Widerstandszustand anzunehmen.
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