DE112017001059T5 - Halbleiterschaltkreis, verfahren zur ansteuerung des halbleiterschaltkreises und elektronische vorrichtung - Google Patents

Halbleiterschaltkreis, verfahren zur ansteuerung des halbleiterschaltkreises und elektronische vorrichtung Download PDF

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Abstract

Ein Halbleiterschaltkreis der Offenbarung weist einen ersten Schaltkreis, der dazu fähig ist, auf einer Basis einer Spannung in einem ersten Knoten eine invertierte Spannung der Spannung zu erzeugen und die invertierte Spannung an einen zweiten Knoten anzulegen, einen zweiten Schaltkreis, der dazu fähig ist, auf der Basis einer Spannung im zweiten Knoten eine invertierte Spannung der Spannung zu erzeugen und die invertierte Spannung an den ersten Knoten anzulegen, einen ersten Transistor, der den ersten Knoten mit einem dritten Knoten verbindet, einen zweiten Transistor, der dem dritten Knoten eine erste Gleichstromspannung zuführt, einen dritten Transistor, der einen Drain oder eine Source zur Verbindung mit dem dritten Knoten und ein Gate aufweist, das mit dem ersten Knoten oder dem zweiten Knoten verbunden ist, und ein erstes Speicherelement auf, das mit dem dritten Knoten verbunden ist und dazu fähig ist, einen ersten Widerstandszustand oder einen zweiten Widerstandszustand anzunehmen. Der erste Schaltkreis und der zweite Schaltkreis sind dazu konfiguriert, zu bewirken, dass die Spannung im ersten Knoten nach Anlegen von Leistung einfach zu einer vorbestimmten Anfangsspannung wird.

Description

  • Technisches Gebiet
  • Die Offenbarung betrifft einen Halbleiterschaltkreis, ein Verfahren zur Ansteuerung des Halbleiterschaltkreises und eine elektronische Vorrichtung, die den Halbleiterschaltkreis aufweist.
  • Stand der Technik
  • Es ist gewünscht, dass elektronische Vorrichtungen in ökologischer Hinsicht eine geringe Leistungsaufnahme haben. In Halbleiterschaltkreisen wird häufig eine als Leistungsaustastung (Power Gating) bezeichnete Technologie eingesetzt, bei der die Leistungsversorgung eines Teils eines Schaltkreises selektiv angehalten wird und dadurch die Leistungsaufnahme verringert wird. Es ist wünschenswert, dass der Schaltkreis, für den die Leistungsversorgung angehalten wurde, unmittelbar nach einer Wiederaufnahme der Leistungsversorgung in einen Betriebszustand vor dem Aussetzen der Leistungsversorgung zurückkehrt. Verfahren zur Erreichung eines solchen Wiederherstellungsbetriebs in einer solch kurzen Zeit beinhalten ein Verfahren mit einem nichtflüchtigen Speicher, der in einem Schaltkreis eingebaut ist. Beispielsweise offenbaren die Patentschriften 1 und 2 jeweils einen Schaltkreis, bei dem ein SRAM (static random access memory - statischer Speicher mit wahlfreiem Zugriff), der ein nichtflüchtiger Speicher ist, mit einer Spin-Transfer-Drehmomentspeichervorrichtung kombiniert ist.
  • Liste der Anführungen
  • Patentschriften
    • Patentschrift 1: Internationale Veröffentlichung Nr. WO 2009/028298
    • Patentschrift 2: Ungeprüfte japanische Patentanmeldungsschrift Nr. 2013-30249 Kurzfassung der Erfindung
  • Nebenbei wird gewünscht, dass in einem Speicherschaltkreis weniger wahrscheinlich eine Störung auftritt. Ferner wird allgemein gewünscht, dass ein Halbleiterschaltkreis eine kleine Schaltkreisfläche aufweist.
  • Es ist wünschenswert, einen Halbleiterschaltkreis, ein Ansteuerverfahren und eine elektronische Vorrichtung bereitzustellen, die es ermöglichen, weniger Störungen zu verursachen und eine Schaltkreisfläche zu verringern.
  • Ein Halbleiterschaltkreis in einer Ausführungsform der Offenbarung beinhaltet einen ersten Schaltkreis, einen zweiten Schaltkreis, einen ersten Transistor, einen zweiten Transistor, einen dritten Transistor und ein erstes Speicherelement. Der erste Schaltkreis ist dazu fähig, auf der Basis einer Spannung in einem ersten Knoten eine invertierte Spannung der Spannung zu erzeugen und die invertierte Spannung an einen zweiten Knoten anzulegen. Der zweite Schaltkreis ist dazu fähig, auf der Basis einer Spannung im zweiten Knoten eine invertierte Spannung der Spannung zu erzeugen und die invertierte Spannung an den ersten Knoten anzulegen. Der erste Transistor verbindet den ersten Knoten mit einem dritten Knoten, wenn er sich im eingeschalteten Zustand befindet. Der zweite Transistor führt dem dritten Knoten eine erste Gleichstromspannung zu, wenn er sich im eingeschalteten Zustand befindet. Der dritte Transistor weist einen Drain oder eine Source zur Verbindung mit dem dritten Knoten auf und weist ein Gate auf, das mit dem ersten Knoten oder dem zweiten Knoten verbunden ist. Das erste Speicherelement weist einen ersten Anschluss auf, der mit dem dritten Knoten verbunden ist, und ist dazu fähig, einen ersten Widerstandszustand oder einen zweiten Widerstandszustand anzunehmen. Der oben beschriebene erste Schaltkreis und der zweite Schaltkreis sind dazu konfiguriert, zu bewirken, dass die Spannung im ersten Knoten nach Anlegen von Leistung einfach zu einer vorbestimmten Anfangsspannung wird.
  • Ein Ansteuerverfahren in einer Ausführungsform der Offenbarung beinhaltet: Erstellen eines Halbleiterschaltkreises, wobei der Halbleiterschaltkreis einen ersten Schaltkreis, der dazu fähig ist, auf einer Basis einer Spannung in einem ersten Knoten eine invertierte Spannung der Spannung zu erzeugen und die invertierte Spannung an einen zweiten Knoten anzulegen, einen zweiten Schaltkreis, der dazu fähig ist, auf einer Basis einer Spannung im zweiten Knoten eine invertierte Spannung der Spannung zu erzeugen und die invertierte Spannung an den ersten Knoten anzulegen, einen ersten Transistor, der den ersten Knoten mit einem dritten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet, einen zweiten Transistor, der dem dritten Knoten eine erste Gleichstromspannung zuführt, wenn er sich eingeschaltetem Zustand befindet, einen dritten Transistor, der einen Drain oder eine Source zur Verbindung mit dem dritten Knoten aufweist und ein Gate aufweist, das mit dem ersten Knoten oder dem zweiten Knoten verbunden ist, und ein erstes Speicherelement, das einen mit dem dritten Knoten verbundenen ersten Anschluss und einen mit Steuerspannung versorgten zweiten Anschluss aufweist und dazu fähig ist, einen ersten Widerstandszustand oder einen zweiten Widerstandszustand anzunehmen, aufweist, wobei der erste Schaltkreis und der zweite Schaltkreis dazu konfiguriert sind, zu bewirken, dass die Spannung nach Anlegen von Leistung einfach zu einer vorbestimmten Anfangsspannung wird; Durchführen einer ersten Ansteuerung des Einstellens der Steuerspannung in einem ersten Zeitraum auf einen ersten Spannungspegel, der sich von einem Spannungspegel der ersten Gleichstromspannung unterscheidet, und Setzen des zweiten Transistors in den eingeschalteten Zustand und Setzen des ersten Transistors in den ausgeschalteten Zustand und dadurch Setzen eines Widerstandszustands des ersten Speicherelements in den ersten Widerstandszustand; und Durchführen einer zweiten Ansteuerung des Einstellens der Steuerspannung in einem zweiten Zeitraum, der nach dem ersten Zeitraum liegt, auf einen zweiten Spannungspegel und Setzen des ersten Transistors und des zweiten Transistors in einen ausgeschalteten Zustand, dadurch Setzen des Widerstandszustands des ersten Speicherelements in einen Widerstandszustand entsprechend der Spannung im ersten Knoten.
  • Eine elektronische Vorrichtung in einer Ausführungsform der Offenbarung weist den oben beschriebenen Halbleiterschaltkreis und eine Batterie/einen Akku auf, die/der dem Halbleiterschaltkreis eine Leistungsspannung zuführt. Die elektronische Vorrichtung in einer Ausführungsform der Offenbarung entspricht einem Smartphone, einer Digitalkamera, einem Personal Computer in Notebook-Größe, einer Hand-Spielkonsole, einer Videokamera usw.
  • Bei dem Halbleiterschaltkreis, dem Ansteuerverfahren und der elektronischen Vorrichtung in den Ausführungsformen der Offenbarung treten wegen des ersten Schaltkreises und des zweiten Schaltkreises zueinander invertierte Spannungen im ersten Knoten und im zweiten Knoten auf. Wenn sich der zweite Transistor im eingeschalteten Zustand befindet, wird dem ersten Speicherelement eine erste Gleichstromspannung zugeführt. Dann wird ein Widerstandszustand des ersten Speicherelements durch den dritten Transistor auf der Basis der Spannung im ersten Knoten oder der Spannung im zweiten Knoten eingestellt. Wenn die Leistungsversorgung unterbrochen wurde und dann Leistung angelegt wird, nimmt die Spannung im ersten Knoten durch den ersten Schaltkreis und den zweiten Schaltkreis tendenziell die vorbestimmte Anfangsspannung an. Dann wird der erste Transistor in den eingeschalteten Zustand gesetzt und dadurch wird das erste Speicherelement mit dem ersten Knoten verbunden. Entsprechend wird die Spannung im ersten Knoten entsprechend dem Widerstandszustand des ersten Speicherelements eingestellt.
  • Gemäß dem Halbleiterschaltkreis, dem Ansteuerverfahren und der elektronischen Vorrichtung in den Ausführungsformen der Offenbarung werden der dritte Transistor und das erste Speicherelement bereitgestellt, und der erste Schaltkreis und der zweite Schaltkreis sind dazu konfiguriert, zu bewirken, dass die Spannung im ersten Knoten nach Anlegen von Leistung einfach die vorbestimmte Anfangsspannung annimmt; deshalb ist es möglich, weniger Störungen zu verursachen und eine Schaltkreisfläche zu verringern. Es ist zu beachten, dass die hier beschriebenen Wirkungen nicht zwangsläufig begrenzt sind und eine beliebige in der Offenbarung beschriebene Wirkung sein können.
  • Figurenliste
    • [1] 1 ist ein Blockschaubild, das ein Konfigurationsbeispiel eines Halbleiterschaltkreises gemäß einer Ausführungsform der Offenbarung darstellt.
    • [2] 2 ist ein Schaltplan, der ein Konfigurationsbeispiel einer in 1 veranschaulichten Speicherzelle darstellt.
    • [3] 3 ist ein Schaltplan, der ein Konfigurationsbeispiel einer in 1 veranschaulichten Speicherzellenanordnung veranschaulicht.
    • [4] 4 ist ein erläuterndes Schaubild, das ein Konfigurationsbeispiel eines in 2 veranschaulichten Speicherelements darstellt.
    • [5] 5 ist ein erläuterndes Schaubild, das ein Beispiel für einen Betrieb der in 2 veranschaulichten Speicherzelle darstellt.
    • [6A] 6A ist ein Schaltplan, der ein Beispiel für einen Betrieb der in 2 veranschaulichten Speicherzelle darstellt.
    • [6B] 6B ist ein anderer Schaltplan, der ein Beispiel für einen Betrieb der in 2 veranschaulichten Speicherzelle darstellt.
    • [7A] 7A ist ein anderer Schaltplan, der ein Beispiel für einen Betrieb der in 2 veranschaulichten Speicherzelle darstellt.
    • [7B] 7B ist ein anderer Schaltplan, der ein Beispiel für einen Betrieb der in 2 veranschaulichten Speicherzelle darstellt.
    • [7C] 7C ist ein anderer Schaltplan, der ein Beispiel für einen Betrieb der in 2 veranschaulichten Speicherzelle darstellt.
    • [8A] 8A ist ein anderer Schaltplan, der ein Beispiel für einen Betrieb der in 2 veranschaulichten Speicherzelle darstellt.
    • [8B] 8B ist ein anderer Schaltplan, der ein Beispiel für einen Betrieb der in 2 veranschaulichten Speicherzelle darstellt.
    • [8C] 8C ist ein anderer Schaltplan, der ein Beispiel für einen Betrieb der in 2 veranschaulichten Speicherzelle darstellt.
    • [9] 9 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Speicherzelle gemäß einem Vergleichsbeispiel veranschaulicht.
    • [10] 10 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Speicherzelle gemäß einem Modifikationsbeispiel veranschaulicht.
    • [11] 11 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Speicherzelle gemäß einem anderen Modifikationsbeispiel veranschaulicht.
    • [12] 12 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Speicherzelle gemäß einem anderen Modifikationsbeispiel veranschaulicht.
    • [13] 13 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Speicherzelle gemäß einem anderen Modifikationsbeispiel veranschaulicht.
    • [14] 14 ist ein erläuterndes Schaubild, das ein Konfigurationsbeispiel eines in 13 veranschaulichten Speicherelements darstellt.
    • [15] 15 ist ein Blockschaubild, das ein Konfigurationsbeispiel einer Speicherzelle gemäß einem anderen Modifikationsbeispiel veranschaulicht.
    • [16] 16 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Speicherzelle gemäß einem anderen Modifikationsbeispiel veranschaulicht.
    • [17] 17 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Speicherzellenanordnung mit der in 16 veranschaulichten Speicherzelle veranschaulicht.
    • [18A] 18A ist ein Layoutplan, der ein Konfigurationsbeispiel der in 16 veranschaulichten Speicherzelle veranschaulicht.
    • [18B] 18B ist ein anderer Layoutplan, der ein Konfigurationsbeispiel der in 16 veranschaulichten Speicherzelle veranschaulicht.
    • [8C] 18C ist ein Layoutplan, der ein Konfigurationsbeispiel der in 16 veranschaulichten Speicherzelle veranschaulicht.
    • [18D] 18D ist ein anderer Layoutplan, der ein Konfigurationsbeispiel der in 16 veranschaulichten Speicherzelle veranschaulicht.
    • [19] 19 ist ein Blockschaubild, das ein Konfigurationsbeispiel einer Halbleiterschaltkreises gemäß einem anderen Modifikationsbeispiel veranschaulicht.
    • [20A] 20A ist ein Schaltplan, der ein Konfigurationsbeispiel eines Kippschaltkreises darstellt.
    • [20B] 20B ist ein Schaltplan, der ein anderes Konfigurationsbeispiel eines Kippschaltkreises darstellt.
    • [20C] 20C ist ein Schaltplan, der ein anderes Konfigurationsbeispiel eines Kippschaltkreises darstellt.
    • [21D] 20D ist ein Schaltplan, der ein anderes Konfigurationsbeispiel eines Kippschaltkreises darstellt.
    • [21] 21 ist ein Schaltplan, der ein Konfigurationsbeispiel eines Kippschaltkreises darstellt, auf den die Ausführungsform angewandt wird.
    • [22] 22 ist eine perspektivische Ansicht, die eine Konfiguration eines äußeren Erscheinungsbildes eines Smartphones darstellt, auf das die Ausführungsform angewandt wird.
  • Arten der Ausführung der Erfindung
  • Im Folgenden werden einige Ausführungsformen der Offenbarung unter Bezugnahme auf die Zeichnungen detailliert beschrieben. Es ist zu beachten, dass die Beschreibung in der folgenden Reihenfolge erfolgt:
  • Ausführungsform
  • Anwendungsbeispiel und praktisches Anwendungsbeispiel
  • <Ausführungsform>
  • [Konfigurationsbeispiel]
  • 1 stellt ein Konfigurationsbeispiel eines Halbleiterschaltkreises 1 gemäß einer Ausführungsform dar. Der Halbleiterschaltkreis 1 ist ein Schaltkreis, der darin Informationen speichert. Es ist zu beachten, dass ein Ansteuerverfahren des Halbleiterschaltkreises gemäß einer Ausführungsform der Offenbarung durch die vorliegende Ausführungsform verkörpert ist und deshalb dabei ebenfalls beschrieben wird. Der Halbleiterschaltkreis 1 weist eine Steuereinheit 11, einen Leistungstransistor 12 und einen Speicherschaltkreis 20 auf.
  • Die Steuereinheit 11 steuert den Betrieb des Speicherschaltkreises 20. Insbesondere schreibt die Steuereinheit 11 Informationen in den Speicherschaltkreis 20 auf der Basis von einem Schreibbefehl und Schreibdaten, die von außen eingegeben werden, und liest Informationen aus dem Speicherschaltkreis 20 auf der Basis eines Lesebefehls, der von außen eingegeben wird. Ferner hat die Steuereinheit 11 auch eine Funktion der Steuerung der Leistungsversorgung des Speicherschaltkreises 20, indem sie dem Leistungstransistor 12 ein Leistungssteuersignal SPG zuführt und dadurch den Leistungstransistor 12 ein- oder ausschaltet.
  • In diesem Beispiel ist der Leistungstransistor 12 ein P-leitender MOS-(Metall-Oxid-Halbleiter-)Transistor; einem Gate des Leistungstransistors 12 wird das Leistungssteuersignal SPG zugeführt und einer Source desselben wird eine Leistungsspannung VDD1 zugeführt und ein Drain desselben ist mit dem Speicherschaltkreis 20 verbunden.
  • Durch diese Konfiguration im Halbleiterschaltkreis 1 wird in einem Fall der Nutzung des Speicherschaltkreises 20 der Leistungstransistor 12 in den eingeschalteten Zustand gesetzt und dem Speicherschaltkreis 20 wird eine Leistungsspannung VDD1 als Leistungsspannung VDD zugeführt. Ferner wird im Halbleiterschaltkreis 1 in einem Fall der Nichtnutzung des Speicherschaltkreises 20 der Leistungstransistor 12 in den ausgeschalteten Zustand gesetzt. Diese so genannte Leistungsaustastung befähigt den Halbleiterschaltkreis 1 zur Verringerung der Leistungsaufnahme.
  • Der Speicherschaltkreis 20 speichert darin Daten. Der Speicherschaltkreis 20 weist eine Speicherzellenanordnung 21 und Ansteuereinheiten 22 und 23 auf.
  • Die Speicherzellenanordnung 21 weist Speicherzellen 30 auf, die in einer Matrix angeordnet sind.
  • 2 stellt ein Konfigurationsbeispiel der Speicherzelle 30 dar. 3 stellt ein Konfigurationsbeispiel der Speicherzellenanordnung 21 dar. Die Speicherzellenanordnung 21 weist mehrere Wortleitungen AWL, mehrere Steuerleitungen CTRL, mehrere Bitleitungen BLT, mehrere Bitleitungen BLB, mehrere Steuerleitungen RST, mehrere Steuerleitungen CL und mehrere Steuerleitungen STR auf. Die Wortleitungen AWL erstrecken sich in 2 und 3 in einer seitlichen Richtung und deren eines Ende ist jeweils mit der Ansteuereinheit 22 verbunden; durch die Ansteuereinheit 22 wird ein Signal SAWL an die Wortleitungen AWL angelegt. Die Steuerleitungen CTRL erstrecken sich in 2 und 3 in der seitlichen Richtung und deren eines Ende ist jeweils mit der Ansteuereinheit 22 verbunden; durch die Ansteuereinheit 22 wird ein Signal SCTRL an die Steuerleitungen CTRL angelegt. Die Bitleitungen BLT erstrecken sich in 2 und 3 in einer Längsrichtung und deren eines Ende ist jeweils mit der Ansteuereinheit 23 verbunden. Die Bitleitungen BLB erstrecken sich in 2 und 3 in der Längsrichtung und deren eines Ende ist jeweils mit der Ansteuereinheit 23 verbunden. Die Steuerleitungen RST erstrecken sich in 2 und 3 in der Längsrichtung und deren eines Ende ist jeweils mit der Ansteuereinheit 23 verbunden; durch die Ansteuereinheit 23 wird ein Signal SRST an die Steuerleitungen RST angelegt. Die Steuerleitungen CL erstrecken sich in 2 und 3 in der Längsrichtung und deren eines Ende ist jeweils mit der Ansteuereinheit 23 verbunden; durch die Ansteuereinheit 23 wird ein Signal SCL an die Steuerleitungen CL angelegt. Die Steuerleitungen STR erstrecken sich in 2 und 3 in der Längsrichtung und deren eines Ende ist jeweils mit der Ansteuereinheit 23 verbunden; durch die Ansteuereinheit 23 wird ein Signal SSTR an die Steuerleitungen STR angelegt.
  • Die Speicherzelle 30 weist einen SRAM-Schaltkreis 40 (Static Random Access Memory - statischer Speicher mit wahlfreiem Zugriff), Transistoren 31 bis 34 und ein Speicherelement 35 auf.
  • Der SRAM-Schaltkreis 40 speichert darin 1-Bit-Informationen durch positive Rückkopplung. Der SRAM 40 weist die Transistoren 41 bis 46 auf. Die Transistoren 41 und 43 sind P-leitende MOS-Transistoren und die Transistoren 42, 44, 45 und 46 sind N-leitende MOS-Transistoren.
  • Ein Gate des Transistors 41 ist mit einem Knoten N1 verbunden, einer Source desselben wird eine Leistungsspannung VDD zugeführt und ein Drain desselben ist mit einem Knoten N2 verbunden. Bei diesem Beispiel ist eine Gatelänge L des Transistors 41 gleich derjenigen des Transistors 43 und eine Gatebreite W des Transistors 41 ist kleiner als diejenige des Transistors 43. Ein Gate des Transistors 42 ist mit einem Knoten N1 verbunden, eine Source desselben ist geerdet und ein Drain desselben ist mit dem Knoten N2 verbunden. Bei diesem Beispiel ist eine Gatelänge L des Transistors 42 gleich derjenigen des Transistors 44 und eine Gatebreite W des Transistors 42 ist größer als diejenige des Transistors 44. Die Transistoren 41 und 42 konfigurieren einen Inverter IV1. Der Inverter IV1 invertiert eine Spannung VN1 im Knoten N1 und gibt ein Ergebnis der Inversion an den Knoten N2 aus.
  • Ein Gate des Transistors 43 ist mit dem Knoten N2 verbunden, einer Source desselben wird eine Leistungsspannung VDD zugeführt und ein Drain desselben ist mit dem Knoten N1 verbunden. Bei diesem Beispiel ist eine Gatelänge L des Transistors 43 gleich derjenigen des Transistors 41 und eine Gatebreite W des Transistors 43 ist größer als diejenige des Transistors 41. Ein Gate des Transistors 44 ist mit dem Knoten N2 verbunden, eine Source desselben ist geerdet und ein Drain desselben ist mit dem Knoten N1 verbunden. Bei diesem Beispiel ist eine Gatelänge L des Transistors 44 gleich derjenigen des Transistors 42 und eine Gatebreite W des Transistors 44 ist kleiner als diejenige des Transistors 42. Die Transistoren 43 und 44 konfigurieren einen Inverter IV2. Der Inverter IV2 invertiert eine Spannung VN2 im Knoten N2 und gibt ein Ergebnis der Inversion an den Knoten N1 aus.
  • Ein Gate des Transistors 45 ist mit einer Wortleitung AWL verbunden, eine Source desselben ist mit einer Bitleitung BLT verbunden und ein Drain desselben ist mit dem Knoten N1 verbunden. Ein Gate des Transistors 46 ist mit der Wortleitung AWL verbunden, eine Source desselben ist mit einer Bitleitung BLB verbunden und ein Drain desselben ist mit dem Knoten N2 verbunden.
  • Durch diese Konfiguration sind ein Eingangsanschluss des Inverters IV1 und ein Ausgangsanschluss des Inverters IV2 miteinander verbunden und sind ein Eingangsanschluss des Inverters IV2 und ein Ausgangsanschluss des Inverters IV1 miteinander verbunden. Entsprechend speichert der SRAM-Schaltkreis 40 darin 1-Bit-Informationen durch positive Rückkopplung. Dann werden im SRAM-Schaltkreis 40, wenn sich die Transistoren 45 und 46 im eingeschalteten Zustand befinden, Informationen über die Bitleitungen BLT und BLB geschrieben oder gelesen.
  • Ferner ist im SRAM-Schaltkreis 40 die Gatebreite W des Transistors 43 im Inverter IV2 größer als die Gatebreite W des Transistors 41 im Inverter IV1 und ist die Gatebreite W des Transistors 42 im Inverter IV1 größer als die Gatebreite W des Transistors 44 im Inverter IV2. Entsprechend gibt der Inverter IV2 nach Anlegen von Leistung einfach einen hohen Pegel aus und der Inverter IV1 gibt einfach einen niedrigen Pegel aus. Auf diese Weise ist der SRAM-Schaltkreis 40 dazu konfiguriert, die Spannung im Knoten N1 nach Anlegen von Leistung einfach auf einen hohen Pegel zu bringen.
  • Die Transistoren 31 und 32 sind N-leitende MOS-Transistoren und die Transistoren 33 und 34 sind P-leitende MOS-Transistoren. Ein Gate des Transistors 31 ist mit einer Steuerleitung CL verbunden, ein Drain desselben ist mit dem Knoten N1 verbunden und eine Source desselben ist mit dem jeweiligen Drain der Transistoren 32 und 33 und einem Ende des Speicherelements 35 verbunden. Ein Gate des Transistors 32 ist mit einer Steuerleitung RST verbunden, der Drain desselben ist mit der Source des Transistors 31, dem Drain des Transistors 33 und einem Ende des Speicherelements 35 verbunden und eine Source desselben ist geerdet. Ein Gate des Transistors 33 ist mit dem Knoten N2 verbunden, eine Source desselben ist mit einem Drain des Transistors 34 verbunden und der Drain ist mit der Source des Transistors 31, dem Drain des Transistors 32 und einem Ende des Speicherelements 35 verbunden. Ein Gate des Transistors 34 ist mit einer Steuerleitung STR verbunden, einer Source desselben wird eine Leistungsspannung VDD zugeführt und der Drain ist mit der Source des Transistors 33 verbunden.
  • Das Speicherelement 35 ist ein nichtflüchtiges Speicherelement und bei diesem Beispiel eine Vorrichtung mit magnetischem Tunnelübergang (Magnetic Tunnel Junction - MTJ) des Spin-Transfer-Drehmoments (Spin Transfer Torque - STT), die eine Richtung der Magnetisierung in einer freien Schicht F (weiter unten beschrieben) durch Spininjektion ändert und dadurch darin Informationen speichert. Ein Ende des Speicherelements 35 ist mit der Source des Transistors 31 und dem jeweiligen Drain der Transistoren 32 und 33 verbunden und das andere Ende ist mit einer Steuerleitung CTRL verbunden.
  • 4 stellt ein Konfigurationsbeispiel der Speichervorrichtung 35 dar. Das Speicherelement 35 weist eine verstiftete Schicht P, eine Tunnelbarriereschicht I und die freie Schicht F auf. Bei diesem Beispiel ist die verstiftete Schicht P mit den Transistoren 31 bis 33 verbunden, die auf der Seite der unteren Schicht eines Chips des Halbleiterschaltkreises 1 angeordnet sind. Es ist zu beachten, dass nur der Transistor 31 in dieser 4 abgebildet ist. Ferner ist die freie Schicht F mit der Steuerleitung CTRL verbunden, die auf der Seite der oberen Schicht des Chips des Halbleiterschaltkreises 1 angeordnet ist. Das heißt, das Speicherelement 35 hat eine so genannte Bottom-Pin-Struktur, bei der die freie Schicht F, die Tunnelbarriereschicht I und die verstiftete Schicht P in dieser Reihenfolge von der Seite der oberen Schicht gestapelt sind.
  • Die verstiftete Schicht P weist einen ferromagnetischen Körper auf, dessen Richtung der Magnetisierung PJ festgelegt ist, beispielsweise in einer senkrechten Richtung zu einer Dünnschichtfläche. Die freie Schicht F weist einen ferromagnetischen Körper auf, dessen Richtung der Magnetisierung FJ variiert, beispielsweise in der senkrechten Richtung zur Dünnschichtfläche entsprechend einem einfließenden spinpolarisierten Strom. Die Tunnelbarriereschicht I funktioniert so, dass sie eine magnetische Verbindung zwischen der verstifteten Schicht P und der freien Schicht F trennt und einen Tunnelstrom fließen lässt.
  • Durch diese Konfiguration im Speicherelement 35, beispielsweise in einem Fall, in dem ein Strom von der freien Schicht F zur verstifteten Schicht P fließt, werden polarisierte Elektronen, die das Moment (den Spin) in derselben Richtung wie die Magnetisierung PJ der verstifteten Schicht P aufweisen, von der verstifteten Schicht P in die freie Schicht F injiziert und die Richtung der Magnetisierung FJ der freien Schicht F nimmt dieselbe Richtung wie die Richtung der Magnetisierung PJ der verstifteten Schicht P an (einen parallelen Zustand). Wenn sich das Speicherelement 35 in einem solchen parallelen Zustand befindet, wird ein Widerstandswert zwischen beiden Enden niedrig (ein niederohmiger Zustand RL).
  • Ferner werden beispielsweise in einem Fall, in dem ein Strom von der verstifteten Schicht P zur freien Schicht F fließt, Elektronen von der freien Schicht F in die verstiftete Schicht P injiziert. Dabei durchqueren von den injizierten Elektronen polarisierte Elektronen, die das Moment in derselben Richtung wie der Richtung der Magnetisierung PJ der verstifteten Schicht P aufweisen, die verstiftete Schicht P und polarisierte Elektronen, die das Moment in einer Gegenrichtung zur Magnetisierung PJ der verstifteten Schicht P aufweisen, werden durch die verstiftete Schicht P reflektiert und in die freie Schicht F injiziert. Entsprechend nimmt die Richtung der Magnetisierung FJ der freien Schicht F die Gegenrichtung zur Richtung der Magnetisierung PJ der verstifteten Schicht P an (einen antiparallelen Zustand). Wenn sich das Speicherelement 35 in einem solchen antiparallelen Zustand befindet, wird ein Widerstandswert zwischen beiden Enden hoch (ein hochohmiger Zustand RH).
  • Auf diese Weise variiert im Speicherelement 35 die Richtung der Magnetisierung FJ der freien Schicht F entsprechend einer Richtung eines fließenden Stroms und dadurch ändert sich der Widerstandszustand zwischen dem hochohmigen Zustand RH und dem niederohmigen Zustand RL. Ein Einstellen des Widerstandszustands auf diese Weise ermöglicht es dem Speicherelement 35, Informationen darin zu speichern.
  • Auf diese Weise ist die Speicherzelle 30 zusätzlich zum SRAM-Schaltkreis 40 mit den Transistoren 31 bis 34 und dem Speicherelement 35 versehen. Beispielsweise in einem Fall, in dem durch Setzen des Transistors 12 in den ausgeschalteten Zustand ein Bereitschaftsbetrieb durchgeführt wird, ermöglicht die Durchführung eines Speicherbetriebs, unmittelbar bevor der Leistungstransistor 12 in den ausgeschalteten Zustand gesetzt wird, entsprechend eine Speicherung von Informationen, die im SRAM-Schaltkreis 40, der ein flüchtiger Speicher ist, gespeichert sind, im Speicherelement 35, das ein nichtflüchtiger Speicher ist, zu bewirken. Dann führt der Halbleiterschaltkreis 1 in einem Fall, in dem ein Normalbetrieb nach der Durchführung des Bereitschaftsbetriebs erfolgt, einen Wiederherstellungsbetrieb durch, gleich nachdem der Leistungstransistor 12 in den eingeschalteten Zustand gesetzt wird, was es ermöglicht, die Speicherung der im Speicherelement 35 gespeicherten Informationen im SRAM-Schaltkreis 40 zu bewirken. Entsprechend ist es im Halbleiterschaltkreis 1 möglich, den Zustand jedes Speichers 30 in einer kurzen Zeit nach Wiederaufnahme der Leistungsversorgung auf einen Zustand vor dem Anhalten der Leistungsversorgung wiederherzustellen.
  • Die Ansteuereinheit 22 legt auf der Basis eines Steuersignals, das von der Steuereinheit 11 zugeführt wird, ein Signal SAWL an eine Wortleitung AWL und ein Signal SCTRL an eine Steuerleitung CTRL an.
  • Die Ansteuereinheit 23 legt auf der Basis eines Steuersignals, das von der Steuereinheit 11 zugeführt wird, ein Signal SRST an eine Steuerleitung RST, ein Signal SCL an eine Steuerleitung CL und ein Signal SSTR an eine Steuerleitung STR an. Ferner schreibt die Ansteuereinheit 23 auf der Basis eines Steuersignals und der Daten, die von der Steuereinheit 11 zugeführt werden, Informationen über die Bitleitungen BLT und BLB in die Speicherzellenanordnung 21. Darüber hinaus liest die Ansteuereinheit 23 auf der Basis eines Steuersignals, das von der Steuereinheit 11 zugeführt wird, Informationen über die Bitleitungen BLT und BLB aus der Speicherzellenanordnung 21 und führt die gelesenen Informationen der Steuereinheit 11 zu.
  • Hier entspricht der Inverter IV1 einem konkreten Beispiel eines „ersten Schaltkreises“ in der Offenbarung und der Inverter IV2 entspricht einem konkreten Beispiel eines „zweiten Schaltkreises“ in der Offenbarung. Der Transistor 31 entspricht einem konkreten Beispiel eines „ersten Transistors“ in der Offenbarung, der Transistor 32 entspricht einem konkreten Beispiel eines „zweiten Transistors“ in der Offenbarung, der Transistor 33 entspricht einem konkreten Beispiel eines „dritten Transistors“ in der Offenbarung und der Transistor 34 entspricht einem konkreten Beispiel eines „vierten Transistors“ in der Offenbarung. Das Speicherelement 35 entspricht einem konkreten Beispiel eines „ersten Speicherelements“ in der Offenbarung. Der Transistor 41 entspricht einem konkreten Beispiel eines „achten Transistors“ in der Offenbarung, der Transistor 43 entspricht einem konkreten Beispiel eines „neunten Transistors“ in der Offenbarung, der Transistor 44 entspricht einem konkreten Beispiel eines „zehnten Transistors“ in der Offenbarung und der Transistor 42 entspricht einem konkreten Beispiel eines „elften Transistors“ in der Offenbarung.
  • [Betrieb und Funktionsweise]
  • Anschließend werden der Betrieb und die Funktionsweise des Halbleiterschaltkreises 1 in der vorliegenden Ausführungsform beschrieben.
  • (Übersicht über den Gesamtbetrieb)
  • Zuerst wird eine Übersicht des Gesamtbetriebs des Halbleiterschaltkreises 1 unter Bezugnahme auf 1 beschrieben. Die Steuereinheit 11 steuert den Betrieb des Speicherschaltkreises 20. Insbesondere schreibt die Steuereinheit 11 Informationen in den Speicherschaltkreis 20 auf der Basis von einem Schreibbefehl und Schreibdaten, die von außen eingegeben werden, oder liest Informationen aus dem Speicherschaltkreis 20 auf der Basis eines Lesebefehls, der von außen eingegeben wird. Ferner steuert die Steuereinheit 11 die Leistungsversorgung des Speicherschaltkreises 20, indem sie dem Leistungstransistor 12 ein Leistungssteuersignal SPG zuführt und dadurch den Leistungstransistor 12 ein- oder ausschaltet. Der Leistungstransistor 12 führt einen Ein- oder Ausschaltvorgang auf der Basis eines Steuersignals durch, das von der Steuereinheit 11 geliefert wird. Wenn sich der Leistungstransistor 12 im eingeschalteten Zustand befindet, wird dem Speicherschaltkreis 20 dann eine Leistungsspannung VDD1 als Leistungsspannung VDD zugeführt. Auf der Basis eines Steuersignals, das von der Steuereinheit 11 zugeführt wird, legt die Ansteuereinheit 22 des Speicherschaltkreises 20 ein Signal SAWL an eine Wortleitung AWL an und legt ein Signal SCTRL an eine Steuerleitung CTRL an. Auf der Basis eines Steuersignals, das von der Steuereinheit 11 zugeführt wird, legt die Ansteuereinheit 23 ein Signal SRST an eine Steuerleitung RST, ein Signal SCL an eine Steuerleitung CL und ein Signal SSTR an eine Steuerleitung STR an. Ferner schreibt die Ansteuereinheit 23 auf der Basis eines Steuersignals und der Daten, die von der Steuereinheit 11 zugeführt werden, Informationen über die Bitleitungen BLT und BLB in die Speicherzellenanordnung 21. Darüber hinaus liest die Ansteuereinheit 23 auf der Basis eines Steuersignals, das von der Steuereinheit 11 zugeführt wird, Informationen über die Bitleitungen BLT und BLB aus der Speicherzellenanordnung 21 und führt die gelesenen Informationen der Steuereinheit 11 zu.
  • (Detaillierter Betrieb)
  • In einem Normalbetrieb M1 bewirkt der Halbleiterschaltkreis 1 die Speicherung von Informationen im SRAM-Schaltkreis 40, der ein flüchtiger Speicher ist. Durch die Durchführung eines Rücksetzbetriebs M2 setzt der Halbleiterschaltkreis 1 ferner den Widerstandszustand des Speicherelements 35 auf einen vorbestimmten Zustand zurück (in diesem Beispiel den niederohmigen Zustand RL). Beispielsweise in einem Fall, in dem durch Setzen des Transistors 12 in den ausgeschalteten Zustand ein Bereitschaftsbetrieb M4 durchgeführt wird, führt der Halbleiterschaltkreis 1 dann einen Speicherbetrieb M3 durch, unmittelbar bevor der Leistungstransistor 12 in den ausgeschalteten Zustand gesetzt wird, und bewirkt dadurch die Speicherung von Informationen, die im SRAM-Schaltkreis 40, der ein flüchtiger Speicher ist, gespeichert sind, im Speicherelement 35, das ein nichtflüchtiger Speicher ist. Dann führt der Halbleiterschaltkreis 1 in einem Fall, in dem der Normalbetrieb M1 nach dem Bereitschaftsbetrieb M4 erfolgt, einen Wiederherstellungsbetrieb M5 durch, unmittelbar nachdem der Leistungstransistor 12 in den eingeschalteten Zustand gesetzt wird, und bewirkt dadurch die Speicherung der im Speicherelement 35 gespeicherten Informationen im SRAM-Schaltkreis 40. Dieser Betrieb wird nachstehend detailliert beschrieben.
  • 5 veranschaulicht ein Betriebsbeispiel einer interessierenden Speicherzelle 30 im Halbleiterschaltkreis 1. 6A, 6B, 7A bis 7C und 8A bis 8C stellen einen Zustand der Speicherzelle 30 dar. 6A veranschaulicht einen Zustand im Normalbetrieb M1 und 6B veranschaulicht einen Zustand im Rücksetzbetrieb M2. 7A bis 7C veranschaulichen einen Zustand in einem Fall, in dem die Spannung VN1 im Knoten N1 auf einem hohen Pegel VH liegt (VN1=VH); 7A veranschaulicht einen Zustand im Speicherbetrieb M3, 7B veranschaulicht einen Zustand im Bereitschaftsbetrieb M4 und 7C veranschaulicht einen Zustand im Wiederherstellungsbetrieb M5. 8A bis 8C veranschaulichen einen Zustand in einem Fall, in dem die Spannung VN1 im Knoten N1 auf einem niedrigen Pegel VL liegt (VN1=VL); 8A veranschaulicht einen Zustand im Speicherbetrieb M3, 8B veranschaulicht einen Zustand im Bereitschaftsbetrieb M4 und 8C veranschaulicht einen Zustand im Wiederherstellungsbetrieb M5. In 6A, 6B, 7A bis 7C und 8A bis 8C sind die Transistoren 31, 32 und 34 jeweils mit Verwendung eines Schalters entsprechend einem Betriebszustand des Transistors veranschaulicht.
  • (Normalbetrieb M1)
  • Im Normalbetrieb M1 wie in 5 veranschaulicht setzt die Steuereinheit 11 eine Spannung eines Leistungssteuersignals SPG auf den niedrigen Pegel. Entsprechend wird der Leistungstransistor 12 (1) in den eingeschalteten Zustand gesetzt und der Speicherzelle 30 wird eine Leistungsspannung VDD zugeführt. Ferner setzt die Ansteuereinheit 23 die jeweilige Spannung der Signale SCL und SRST auf den niedrigen Pegel und setzt die Spannung eines Signals SSTR auf einen hohen Pegel. Entsprechend werden die Transistoren 31, 32 und 34 wie in 6A veranschaulicht alle in den ausgeschalteten Zustand gesetzt. Das heißt, der SRAM-Schaltkreis 40 wird elektrisch vom Speicherelement 35 getrennt. Darüber hinaus setzt die Ansteuereinheit 22 eine Spannung eines Signals SCTRL auf den niedrigen Pegel VL (einen Erdpegel).
  • In diesem Normalbetrieb M1 werden Informationen in den SRAM-Schaltkreis 40 der Speicherzelle 30 geschrieben oder Informationen aus dem SRAM-Schaltkreis 40 gelesen. Insbesondere setzt die Ansteuereinheit 22 in einem Fall, in dem Informationen im SRAM-Schaltkreis 40 geschrieben werden, zuerst eine Spannung eines Signals SAWL auf einen hohen Pegel und dadurch werden die Transistoren 45 und 46 des SRAM-Schaltkreises 40 in den eingeschalteten Zustand gesetzt. Dann legt die Ansteuereinheit 23 jeweilige Signale mit zueinander invertierten Spannungspegeln entsprechend den Schreibinformationen an die Bitleitungen BLT und BLB an. Ferner lädt die Ansteuereinheit 23 in einem Fall, in dem die Informationen aus dem SRAM-Schaltkreis 40 gelesen werden, die jeweiligen Bitleitungen BLT und BLB beispielsweise mit einer hochpegeligen Spannung vor und danach setzt die Ansteuereinheit 22 eine Spannung eines Signals SAWL auf einen hohen Pegel und dadurch werden die Transistoren 45 und 46 in den eingeschalteten Zustand gesetzt. Entsprechend variiert die Spannung entweder der Bitleitung BLT oder der Bitleitung BLB entsprechend den im SRAM-Schaltkreis 40 gespeicherten Informationen. Die Ansteuereinheit 23 erkennt dann eine Spannungsdifferenz zwischen den Bitleitungen BLT und BLB und liest dadurch die im SRAM-Schaltkreis 40 gespeicherten Informationen.
  • (Rücksetzbetrieb M2)
  • Der Halbleiterschaltkreis 1 führt den Rücksetzbetrieb M2 vor dem Speicherbetrieb M3 durch und setzt dadurch den Widerstandszustand des Speicherelements 35 auf einen vorbestimmten Zustand zurück (in diesem Beispiel den niederohmigen Zustand RL). Insbesondere ist es möglich, dass der Halbleiterschaltkreis 1 den Rücksetzbetrieb M2 beispielsweise parallel zum Normalbetrieb M1 durchführt.
  • In diesem Rücksetzbetrieb M2 setzt die Ansteuereinheit 23 wie in 5 veranschaulicht die jeweilige Spannung der Signale SRST und SSTR auf einen hohen Pegel und setzt eine Spannung eines Signals SCL auf einen niedrigen Pegel. Entsprechend wird der Transistor 32 wie in 6B veranschaulicht in den eingeschalteten Zustand gesetzt und die Transistoren 31 und 34 werden beide in den ausgeschalteten Zustand gesetzt. Ferner setzt die Ansteuereinheit 22 eine Spannung eines Signals SCTRL auf den hohen Pegel VH Entsprechend fließt ein Rücksetzstrom Ireset in eine Steuerleitung CTRL, das Speicherelement 35 und den Transistor 32 in dieser Reihenfolge.
  • Dabei fließt beispielsweise der Rücksetzstrom Ireset im Speicherelement 35 von der freien Schicht F zur verstifteten Schicht P; deshalb nimmt eine Richtung der Magnetisierung FJ der freien Schicht F dieselbe Richtung wie eine Richtung der Magnetisierung PJ der verstifteten Schicht P an (einen parallelen Zustand), und infolgedessen geht der Widerstandszustand des Speicherelements 35 in den niederohmigen Zustand RL. Auf diese Weise wird durch den Rücksetzbetrieb M2 der Widerstandszustand des Speicherelements 35 zurückgesetzt und geht in den niederohmigen Zustand RL.
  • (Speicherbetrieb M3)
  • Anschließend wird ein Fall beschrieben, in dem durch Setzen des Leistungstransistors 12 in den ausgeschalteten Zustand der Bereitschaftsbetrieb M4 durchgeführt wird. In diesem Fall führt der Halbleiterschaltkreis 1 zuerst den Speicherbetrieb M3 durch und bewirkt dadurch die Speicherung der im SRAM-Schaltkreis 40 gespeicherten Informationen im Speicherelement 35.
  • Im Speicherbetrieb M3 setzt die Ansteuereinheit 23 wie in 5 veranschaulicht die jeweilige Spannung der Signale SCL, SRST und SSTR auf einen niedrigen Pegel. Entsprechend wird der Transistor 34 wie in 7A und 8A veranschaulicht in den eingeschalteten Zustand gesetzt und die Transistoren 31 und 32 werden beide in den ausgeschalteten Zustand gesetzt. Ferner setzt die Ansteuereinheit 22 eine Spannung eines Signals SCTRL auf den niedrigen Pegel VL (den Erdpegel). Entsprechend wird der Widerstandszustand des Speicherelements 35 entsprechend den im SRAM-Schaltkreis 40 gespeicherten Informationen eingestellt.
  • Insbesondere geht beispielsweise in einem Fall, in dem die Spannung VN1 im Knoten N1 auf dem hohen Pegel VH liegt (VN1=VH) wie in 7A veranschaulicht, die Spannung VN2 im Knoten N2 auf den niedrigen Pegel VL (VN2=VL). Entsprechend fließt ein Speicherstrom Istore in den Transistor 34, den Transistor 33 und das Speicherelement 35 in dieser Reihenfolge. Dabei fließt beispielsweise der Speicherstrom Istore im Speicherelement 35 von der verstifteten Schicht P zur freien Schicht F; deshalb nimmt eine Richtung der Magnetisierung FJ der freien Schicht F eine Gegenrichtung zu einer Richtung der Magnetisierung PJ der verstifteten Schicht P an (einen antiparallelen Zustand), und infolgedessen geht der Widerstandszustand des Speicherelements 35 in den hochohmigen Zustand RH.
  • Ferner geht beispielsweise in einem Fall, in dem die Spannung VN1 im Knoten N1 auf dem niedrigen Pegel VL liegt (VN1=VL) wie in 8A veranschaulicht, die Spannung VN2 im Knoten N2 auf den hohen Pegel VH (VN2=VH). In diesem Fall fließt kein Strom in das Speicherelement 35 und deshalb wird der Widerstandszustand des Speicherelements 35 im niederohmigen Zustand RL gehalten.
  • (Bereitschaftsbetrieb M4)
  • Nach dem Speicherbetrieb M3 führt der Halbleiterschaltkreis 1 dann durch Setzen des Leistungstransistors 12 in den ausgeschalteten Zustand den Speicherbetrieb M4 durch.
  • Im Bereitschaftsbetrieb M4 setzt die Steuereinheit 11 wie in 5 veranschaulicht eine Spannung eines Leistungssteuersignals SPG auf einen hohen Pegel. Entsprechend wird der Leistungstransistor 12 (1) in den ausgeschalteten Zustand gesetzt und die Leistungsversorgung zur Speicherzelle 30 wird angehalten. Entsprechend geht die jeweilige Spannung der Signale SCL, SRST und SSTR auf einen niedrigen Pegel. Infolgedessen werden die Transistoren 31, 32 und 34 wie in 7B und 8B veranschaulicht alle in den ausgeschalteten Zustand gesetzt. Ferner geht eine Spannung eines Signals SCTRL auf den niedrigen Pegel VL. Dabei wird der Widerstandszustand des Speicherelements 35 gehalten.
  • (Wiederherstellungsbetrieb M5)
  • Anschließend wird ein Fall beschrieben, in dem durch Setzen des Leistungstransistors 12 in den eingeschalteten Zustand der Normalbetrieb M1 durchgeführt wird. In diesem Fall setzt der Halbleiterschaltkreis 1 zuerst den Leistungstransistor 12 in den eingeschalteten Zustand und führt dann den Wiederherstellungsbetrieb M5 durch und bewirkt dadurch die Speicherung der im Speicherelement 35 gespeicherten Informationen im SRAM-Schaltkreis 40.
  • Zuerst setzt die Steuereinheit 11 eine Spannung eines Leistungssteuersignals SPG auf einen niedrigen Pegel. Entsprechend wird der Leistungstransistor 12 (1) in den eingeschalteten Zustand gesetzt und der Speicherzelle 30 wird eine Leistungsspannung VDD zugeführt. Dann geht im SRAM-Schaltkreis 40 die Spannung VN1 im Knoten N1 tendenziell auf den hohen Pegel VH und die Spannung VN2 im Knoten N2 geht tendenziell auf den niedrigen Pegel VL. Das heißt, im SRAM-Schaltkreis 40 ist die Gatebreite W des Transistors 43 im Inverter IV2 größer als die Gatebreite W des Transistors 41 im Inverter IV1 und ist die Gatebreite W des Transistors 42 im Inverter IV1 größer als die Gatebreite W des Transistors 44 im Inverter IV2. Entsprechend gibt der Inverter IV2 unmittelbar nach Anlegen von Leistung einfach einen hohen Pegel aus und der Inverter IV1 gibt einfach einen niedrigen Pegel aus. Deshalb geht die Spannung VN1 im Knoten N1 tendenziell auf den hohen Pegel VH und geht die Spannung VN2 im Knoten N2 tendenziell auf den niedrigen Pegel VL.
  • Im Wiederherstellungsbetrieb M5 setzt die Steuereinheit 11 wie in 5 veranschaulicht eine Spannung eines Leistungssteuersignals SPG auf einen niedrigen Pegel. Ferner setzt die Ansteuereinheit 23 die jeweilige Spannung der Signale SCL und SSTR auf einen hohen Pegel und setzt eine Spannung eines Signals SRST auf einen niedrigen Pegel. Entsprechend wird der Transistor 31 wie in 7C und 8C veranschaulicht in den eingeschalteten Zustand gesetzt und werden die Transistoren 32 und 34 beide in den ausgeschalteten Zustand gesetzt. Ferner setzt die Ansteuereinheit 22 eine Spannung eines Signals SCTRL auf den niedrigen Pegel VL (den Erdpegel). Entsprechend wird der Knoten N1 durch den Transistor 31 und das Speicherelement 35 geerdet. Dabei wird der Spannungszustand im SRAM-Schaltkreis 40 entsprechend dem Widerstandszustand des Speicherelements 35 bestimmt.
  • Insbesondere in einem Fall, in dem der Widerstandszustand des Speicherelements 35 der hochohmige Zustand RH ist wie in 7C veranschaulicht, wird der Knoten N1 durch Verwendung eines hohen Widerstandswerts heruntergezogen. Dabei ist ein Strom, der durch den Transistor 43 des Inverters IV2 zum Knoten N1 fließt, größer als ein Strom, der vom Knoten N1 durch den Transistor 31 und das Speicherelement 35 zur Steuerleitung CL fließt. Deshalb geht die Spannung VN1 im Knoten N1 auf den hohen Pegel VH. Das heißt, die Spannung VN1 wird nicht sehr beeinflusst, auch wenn der Knoten N1 durch einen hohen Widerstandswert heruntergezogen wird, und hält den hohen Pegel VH.
  • Ferner wird der Knoten N1 in einem Fall, in dem der Widerstandszustand des Speicherelements 35 der niederohmige Zustand RL ist wie in 8C veranschaulicht, durch Verwendung eines niedrigen Widerstandswerts heruntergezogen. Dabei ist ein Strom, der durch den Transistor 43 des Inverters IV2 zum Knoten N1 fließt, kleiner als ein Strom, der vom Knoten N1 durch den Transistor 31 und das Speicherelement 35 zur Steuerleitung CTL fließt. Deshalb geht die Spannung VN1 im Knoten N1 auf den niedrigen Pegel VL, weil der Knoten N1 durch einen niedrigen Widerstandswert heruntergezogen wird.
  • Auf diese Weise speichert der SRAM-Schaltkreis 40 in der Speicherzelle 30 darin Informationen entsprechend den im Speicherelement 35 gespeicherten Informationen. Danach führt der Halbleiterschaltkreis 1 den Normalbetrieb M1 durch wie unter Verwendung von 5 und 6A beschrieben.
  • Hier entspricht Ansteuern im Rücksetzbetrieb M2 einem konkreten Beispiel des Ansteuerns in einem „ersten Zeitraum“ in der Offenbarung, entspricht Ansteuern im Speicherbetrieb M3 einem konkreten Beispiel des Ansteuerns in einem „zweiten Zeitraum“ in der Offenbarung und entspricht Ansteuern im Wiederherstellungsbetrieb M5 einem konkreten Beispiel in einem „dritten Zeitraum“ in der Offenbarung.
  • Auf diese Weise führt im Halbleiterschaltkreis 1 beispielsweise in einem Fall, in dem durch Setzen des Leistungstransistors 12 in den ausgeschalteten Zustand der Bereitschaftsbetrieb M4 durchgeführt wird, der Halbleiterschaltkreis 1 den Speicherbetrieb M3 durch, unmittelbar bevor der Leistungstransistor 12 in den ausgeschalteten Zustand gesetzt wird, und bewirkt dadurch die Speicherung von Informationen, die im SRAM-Schaltkreis 40, der ein flüchtiger Speicher ist, gespeichert sind, im Speicherelement 35, das ein nichtflüchtiger Speicher ist. Dann führt der Halbleiterschaltkreis 1 in einem Fall, in dem der Normalbetrieb M1 nach dem Bereitschaftsbetrieb M4 erfolgt, den Wiederherstellungsbetrieb M5 durch, unmittelbar nachdem der Leistungstransistor 12 in den eingeschalteten Zustand gesetzt wird, und bewirkt dadurch die Speicherung von im Speicherelement 35 gespeicherten Informationen im SRAM-Schaltkreis 40. Entsprechend ist es im Halbleiterschaltkreis 1 möglich, den Zustand jeder Speicherzelle 30 in einer kurzen Zeit nach Wiederaufnahme der Leistungsversorgung auf einen Zustand vor dem Anhalten der Leistungsversorgung wiederherzustellen.
  • Dabei führt der Halbleiterschaltkreis 1 den Rücksetzbetrieb M2 vor dem Speicherbetrieb M3 durch und setzt dadurch den Widerstandszustand des Speicherelements 35 im Voraus in den niederohmigen Zustand RL zurück. Entsprechend muss der Halbleiterschaltkreis 1 im nachfolgenden Speicherbetrieb M3 nur den niederohmigen Zustand RL halten oder den niederohmigen Zustand RL in den hochohmigen Zustand RH ändern; deshalb ist es möglich, den Betrieb zu vereinfachen.
  • Ferner sind im Halbleiterschaltkreis 1 die Transistoren 33 und 34 bereitgestellt, und bei Durchführung des Speicherbetriebs M3 wird der Transistor 34 in den eingeschalteten Zustand gesetzt und dadurch fließt ein Speicherstrom Istore in das Speicherelement 35 wie in 7A veranschaulicht. Entsprechend ist es im Halbleiterschaltkreis 1 möglich, die Möglichkeit einer so genannten Störung zu verringern. Das heißt, beispielsweise in einem Fall, in dem eine Speicherzelle ohne Bereitstellung der Transistoren 33 und 34 konfiguriert ist und der Transistor 43 des Inverters IV2 im Speicherbetrieb M3 dem Speicherelement 35 über den Transistor 31 einen Speicherstrom Istore zuführt, können in einem SRAM-Schaltkreis gespeicherte Informationen verloren gehen und es kann eine Störung auftreten. Um dies zu vermeiden, wird ferner in einem Fall, in dem die Größe jedes Transistors im SRAM-Schaltkreis erhöht ist, die Fläche des Halbleiterschaltkreises 1 vergrößert. Andererseits liefern die Transistoren 33 und 34 im Halbleiterschaltkreis 1 gemäß der vorliegenden Ausführungsform, wenn der Speicherbetrieb M3 durchgeführt wird, einen Speicherstrom Istore wie in 7A veranschaulicht. Entsprechend ist es im Halbleiterschaltkreis 1 möglich, die Möglichkeit einer Störung zu verringern. Ferner ist es möglich, die Größe jedes Transistors im SRAM-Schaltkreis 40 zu verringern, und deshalb ist es möglich, die Fläche des Halbleiterschaltkreises 1 zu verringern.
  • Darüber hinaus ist im Halbleiterschaltkreis 1 jede Speicherzelle 30 mit einem Speicherelement 35 versehen und der SRAM-Schaltkreis 40 ist dazu konfiguriert, zu bewirken, dass die Spannung VN1 im Knoten N1 unmittelbar nach Anlegen von Leistung auf den hohen Pegel VH geht; deshalb ist es möglich, die Fläche des Halbleiterschaltkreises 1 zu verringern, verglichen mit einem Fall eines nachstehend beschriebenen Vergleichsbeispiels.
  • (Vergleichsbeispiel)
  • Anschließend wird ein Halbleiterschaltkreis 1R gemäß einem Vergleichsbeispiel beschrieben. Bei diesem Vergleichsbeispiel ist jede Speicherzelle mit zwei Speicherelementen versehen.
  • 9 stellt ein Konfigurationsbeispiel einer Speicherzelle 30R im Halbleiterschaltkreis 1R gemäß dem Vergleichsbeispiel dar. Die Speicherzelle 30R weist einen SRAM-Schaltkreis 40R, Transistoren 31 bis 34 und 51 bis 54 und Speicherelemente 35 und 55 auf.
  • Der SRAM-Schaltkreis 40R weist Transistoren 71 bis 74 auf. Die Transistoren 71 bis 74 entsprechen jeweils den Transistoren 41 bis 44 gemäß der vorliegenden Ausführungsform. Die Transistoren 71 und 72 konfigurieren den Inverter IV1 und die Transistoren 73 und 74 konfigurieren den Inverter IV2. Eine Gatelänge L des Transistors 71 ist gleich einer Gatelänge des Transistors 73 und eine Gatebreite W des Transistors 71 ist gleich einer Gatebreite W des Transistors 73. Ferner ist eine Gatelänge L des Transistors 72 gleich einer Gatelänge Transistors 74 und eine Gatebreite W des Transistors 72 ist gleich einer Gatebreite W des Transistors 74.
  • Die Transistoren 51 und 52 sind N-leitende MOS-Transistoren und die Transistoren 53 und 54 sind P-leitende MOS-Transistoren. Ein Gate des Transistors 51 ist mit einer Steuerleitung CL verbunden, ein Drain desselben ist mit dem Knoten N2 verbunden und eine Source desselben ist mit dem jeweiligen Drain der Transistoren 52 und 53 und einem Ende des Speicherelements 55 verbunden. Ein Gate des Transistors 52 ist mit einer Steuerleitung RST verbunden, der Drain ist mit der Source des Transistors 51, dem Drain des Transistors 53 und einem Ende des Speicherelements 55 verbunden und eine Source desselben ist geerdet Ein Gate des Transistors 53 ist mit dem Knoten N1 verbunden, eine Source desselben ist mit einem Drain des Transistors 54 verbunden und der Drain ist mit der Source des Transistors 51, dem Drain des Transistors 52 und einem Ende des Speicherelements 55 verbunden. Ein Gate des Transistors 54 ist mit einer Steuerleitung STR verbunden, einer Source desselben wird eine Leistungsspannung VDD zugeführt und der Drain ist mit der Source des Transistors 53 verbunden.
  • Das Speicherelement 55 ist eine Vorrichtung mit magnetischem Tunnelübergang des Spin-Transfer-Drehmoments, ähnlich dem Speicherelement 35. Ein Ende des Speicherelements 55 ist mit der Source des Transistors 51 und dem jeweiligen Drain der Transistoren 52 und 53 verbunden und das andere Ende ist mit einer Steuerleitung CTRL verbunden.
  • Wie im Fall des Halbleiterschaltkreises 1 gemäß der vorliegenden Ausführungsform (5) führt der Halbleiterschaltkreis 1R gemäß dem Vergleichsbeispiel den Rücksetzbetrieb M2 durch und setzt dadurch die Widerstandszustände der Speicherelemente 35 und 55 in den niederohmigen Zustand RL. Dann führt der Halbleiterschaltkreis 1R beispielsweise in einem Fall der Durchführung des Bereitschaftsbetriebs M4 den Speicherbetrieb M3 durch, unmittelbar bevor der Leistungstransistor 12 in den ausgeschalteten Zustand gesetzt wird, und bewirkt dadurch die Speicherung von im SRAM-Schaltkreis 40R gespeicherten Informationen in den Speicherelementen 35 und 55, die nichtflüchtige Speicher sind. Entsprechend wird der Widerstandszustand eines der beiden Speicherelemente 35 und 55 im niederohmigen Zustand RL gehalten und der Widerstandszustand des anderen Speicherelements geht in den hochohmigen Zustand RH. Dann führt der Halbleiterschaltkreis 1R in einem Fall der Durchführung des Normalbetriebs M1 den Widerherstellungsbetrieb M5 durch, unmittelbar nachdem der Leistungstransistor 12 in den eingeschalteten Zustand gesetzt wird, und bewirkt dadurch die Speicherung von in den Speicherelementen 35 und 55 gespeicherten Informationen im SRAM-Schaltkreis 40.
  • Im Halbleiterschaltkreis 1R gemäß dem Vergleichsbeispiel ist jede Speicherzelle 30R mit zwei Speicherelementen 35 und 55 und acht Transistoren 31 bis 34 und 51 bis 54 versehen. Deshalb ist im Halbleiterschaltkreis IR die Fläche der Speicherzelle 30R vergrößert, weil die Anzahl von Elementen groß ist. Infolgedessen ist die Fläche des Halbleiterschaltkreises IR ebenfalls vergrößert.
  • Dagegen ist im Halbleiterschaltkreis 1 gemäß der vorliegenden Ausführungsform jede Speicherzelle 30 mit einem Speicherelement 35 und vier Transistoren 31 bis 34 versehen und der SRAM-Schaltkreis 40 ist dazu konfiguriert, zu bewirken, dass die Spannung VN1 im Knoten N1 unmittelbar nach Anlegen von Leistung auf den hohen Pegel VH geht. Mit anderen Worten, gegenüber dem Halbleiterschaltkreis 1R gemäß dem Vergleichsbeispiel sind das Speicherelement 55 und die vier Transistoren 51 bis 54 eliminiert und der SRAM-Schaltkreis 40R ist durch den SRAM-Schaltkreis 40 ersetzt. Entsprechend ist es im Halbleiterschaltkreis 1 möglich, die Anzahl von Elementen zu verringern und deshalb die Fläche der Speicherzelle 30 zu verringern, infolgedessen es möglich ist, die Fläche des Halbleiterschaltkreises 1 zu verringern.
  • Im Halbleiterschaltkreis 1 ist insbesondere der SRAM-Schaltkreis 40 dazu konfiguriert, zu bewirken, dass die Spannung VN1 im Knoten N1 unmittelbar nach Anlegen von Leistung auf den hohen Pegel VH geht; deshalb ermöglicht es ein Speicherelement 35, den Wiederherstellungsbetrieb M5 zu realisieren.
  • Mit anderen Worten, im Halbleiterschaltkreis 1R gemäß dem Vergleichsbeispiel, beispielsweise in einem Fall, in dem der Widerstandszustand des Speicherelements 35 der hochohmige Zustand RH ist und der Widerstandszustand des Speicherelements 55 der niederohmige Zustand RL ist, wird der Knoten N2 durch den Wiederherstellungsbetrieb M5 durch einen niedrigen Widerstandswert heruntergezogen und deshalb geht die Spannung VN2 im Knoten N2 auf den niedrigen Pegel VL und infolgedessen geht die Spannung VN1 im Knoten N1 auf den hohen Pegel VH. Jedoch ist es in der Konfiguration, in der die Transistoren 51 bis 54 und das Speicherelement 55 gemäß dem Vergleichsbeispiel einfach aus der Speicherzelle 30R eliminiert sind, schwierig, die Spannung VN1 im Knoten N1 auf den hohen Pegel VH zu bringen, selbst wenn der Wiederherstellungsbetrieb M5 durchgeführt werden soll.
  • Dagegen ist der SRAM-Schaltkreis 40 im Halbleiterschaltkreis 1 dazu konfiguriert, zu bewirken, dass die Spannung VN1 im Knoten N1 nach Anlegen von Leistung einfach auf den hohen Pegel VH geht. Entsprechend geht die Spannung VN1 in einem Fall, in dem der Widerstandszustand des Speicherelements 35 der hochohmige Zustand RH ist, im Wiederherstellungsbetrieb M5 auf den hohen Pegel VH. Das heißt, die Spannung VN1 wird nicht sehr beeinflusst, auch wenn der Knoten N1 durch einen hohen Widerstandswert heruntergezogen wird. und hält den hohen Pegel VH In einem Fall, in dem der Widerstandszustand des Speicherelements 35 der niederohmige Zustand RL ist, weil der Knoten N1 im Wiederherstellungsbetrieb durch einen niedrigen Widerstandswert heruntergezogen wird, geht die Spannung VN1 auf den niedrigen Pegel VL. Entsprechend ermöglicht ein Speicherelement 35 im Halbleiterschaltkreis 1, den Wiederherstellungsbetrieb M5 zu realisieren.
  • [Wirkungen]
  • Wie oben beschrieben sind in der vorliegenden Ausführungsform die Transistoren 33 und 34 bereitgestellt, und bei Durchführung eines Speicherbetriebs M3 wird der Transistor 34 in den eingeschalteten Zustand gesetzt und dadurch fließt ein Speicherstrom in ein Speicherelement; deshalb ist es möglich, die Möglichkeit einer Störung zu verringern.
  • In der vorliegenden Ausführungsform ist jede Speicherzelle mit einem Speicherelement versehen und ein SRAM-Schaltkreis ist dazu konfiguriert, zu bewirken, dass die Spannung VN1 im Knoten N1 unmittelbar nach Anlegen von Leistung einfach auf den hohen Pegel VH geht; deshalb ist es möglich, die Fläche des Halbleiterschaltkreises zu verringern.
  • In der vorliegenden Ausführungsform ist ein SRAM-Schaltkreis dazu konfiguriert, zu bewirken, dass die Spannung VN1 im Knoten N1 unmittelbar nach Anlegen von Leistung einfach auf den hohen Pegel VH geht; deshalb ermöglicht es ein Speicherelement, einen Wiederherstellungsbetrieb zu realisieren.
  • [Modifikationsbeispiel 1]
  • In der oben beschriebenen Ausführungsform ist durch Einstellen der jeweiligen Gatebreiten W der Transistoren 41 bis 44 in den Invertern IV1 und IV2 die Spannung VN1 im Knoten N1 dazu konfiguriert, unmittelbar nach Anlegen von Leistung einfach auf den hohen Pegel VH zu gehen; jedoch ist die Konfiguration nicht darauf beschränkt. Alternativ, beispielsweise durch Einstellen der jeweiligen Gatelänge der Transistoren 41 bis 44 in den Invertern IV1 und IV2, kann die Spannung VN1 im Knoten N1 dazu konfiguriert sein, unmittelbar nach Anlegen von Leistung einfach auf den hohen Pegel VH zu gehen. Insbesondere kann beispielsweise die Gatelänge L des Transistors 43 im Inverter IV2 kürzer gestaltet sein als diejenige des Transistors 41 im Inverter IV1 und kann die Gatelänge L des Transistors 42 im Inverter IV1 kürzer gestaltet sein als diejenige des Transistors 44 im Inverter IV2.
  • [Modifikationsbeispiel 2]
  • In der oben beschriebenen Ausführungsform ist die Gatebreite W des Transistors 43 im Inverter IV2 größer als diejenige des Transistors 41 im Inverter IV1 und die Gatebreite W des Transistors 42 im Inverter IV1 größer als diejenige des Transistors 44 im Inverter IV2; jedoch ist die Konfiguration nicht darauf beschränkt. Alternativ können die Gatebreiten W der Transistoren 42 und 44 einander gleich sein und die Gatebreite W des Transistors 43 im Inverter IV2 kann größer gestaltet sein als diejenige des Transistors 41 im Inverter IV1. Ferner können beispielsweise die Gatebreiten W der Transistoren 41 und 43 einander gleich sein und kann die Gatebreite W des Transistors 42 im Inverter IV1 größer gestaltet sein als diejenige des Transistors 44 im Inverter IV2.
  • [Modifikationsbeispiel 3]
  • In der oben beschriebenen Ausführungsform dient ein P-leitender MOS-Transistor dazu, den Transistor 33 zu konfigurieren; jedoch ist sie nicht darauf beschränkt. Alternativ kann beispielsweise ein N-leitender MOS-Transistor dazu dienen, einen Transistor 33C zu konfigurieren, ähnlich wie eine in 10 veranschaulichte Speicherzelle 30C. Ein Gate des Transistors 33C ist mit dem Knoten N1 verbunden, ein Drain desselben ist mit dem Drain des Transistors 34 verbunden und eine Source desselben ist mit der Source des Transistors 31, dem Drain des Transistors 32 und einem Ende des Speicherelements 35 verbunden. Das heißt, bei diesem Modifikationsbeispiel dient ein N-leitender MOS-Transistor dazu, den Transistor 33C zu konfigurieren, und das Gate des Transistors 33C ist mit dem Knoten N1 verbunden unter Berücksichtigung der Spannung VN1 im Knoten N1 und der Spannung VN2 im Knoten N2, die zueinander invertiert sind.
  • [Modifikationsbeispiel 4]
  • In der oben beschriebenen Ausführungsform sind die Wortleitungen AWL und die Steuerleitungen CTRL dazu konfiguriert, sich in 2 und 3 in der seitlichen Richtung zu erstrecken, und die Bitleitungen BLT und BLB und die Steuerleitungen RST, CL und STR sind dazu konfiguriert, sich in 2 und 3 in der Längsrichtung zu erstrecken; jedoch ist die Konfiguration nicht darauf beschränkt. Beispielsweise können sie ähnlich wie eine in 11 veranschaulichte Speicherzelle 30D konfiguriert sein. Eine Speicherzellenanordnung 21A mit den Speicherzellen 30A gemäß diesem Modifikationsbeispiel weist die Wortleitungen AWL, die Steuerleitungen CTRL, die Steuerleitungen RST, CL und STR und die Bitleitungen BLT und BLB auf. Bei diesem Beispiel erstrecken sich die Steuerleitungen RST in 11 in einer seitlichen Richtung und jeweils ein Ende der Steuerleitungen RST ist gemäß diesem Modifikationsbeispiel mit einer Ansteuereinheit 22D verbunden. Die Steuerleitungen CL erstrecken sich in 11 in der seitlichen Richtung und jeweils ein Ende der Steuerleitungen CL ist mit der Ansteuereinheit 22D verbunden. Die Steuerleitungen STR erstrecken sich in 11 in der seitlichen Richtung und jeweils ein Ende der Steuerleitungen STR ist mit der Ansteuereinheit 22D verbunden.
  • [Modifikationsbeispiel 5]
  • In der oben beschriebenen Ausführungsform wird von den Transistoren 33 und 34 der mit einer Leistungsspannung VDD versorgte Transistor 34 durch ein Signal SSTR ein- oder ausgeschaltet; jedoch ist die Konfiguration nicht darauf beschränkt. Alternativ können sie beispielsweise ähnlich wie eine in 12 veranschaulichte Speicherzelle 30E konfiguriert sein. Diese Speicherzelle 30E weist die Transistoren 33E und 34E auf. Die Transistoren 33E und 34E sind P-leitende MOS-Transistoren. Ein Gate des Transistors 33E ist mit einer Steuerleitung STR verbunden, eine Source desselben ist mit einem Drain des Transistors 34E verbunden und ein Drain desselben ist mit der Source des Transistors 31, dem Drain des Transistors 32 und einem Ende des Speicherelements 35 verbunden. Ein Gate des Transistors 34E ist mit dem Knoten N2 verbunden, eine Source desselben wird mit einer Leistungsspannung VDD versorgt und der Drain ist mit der Source des Transistors 33E verbunden.
  • [Modifikationsbeispiel 6]
  • In der oben beschriebenen Ausführungsform wird das Speicherelement 35 verwendet, das eine genannte Bottom-Pin-Struktur aufweist, bei der die freie Schicht F, die Tunnelbarriereschicht I und die verstiftete Schicht P in dieser Reihenfolge von der Seite der oberen Schicht gestapelt sind; sie ist jedoch nicht darauf beschränkt. Dieses Modifikationsbeispiel wird nachstehend detailliert beschrieben.
  • 13 stellt ein Konfigurationsbeispiel einer Speicherzelle 30F gemäß diesem Modifikationsbeispiel dar. Eine Speicherzellenanordnung 21F mit diesen Speicherzellen 30F weist die Wortleitungen AWL, die Steuerleitungen CTRL, die Bitleitungen BLT, die Bitleitungen BLB, Steuerleitungen RSTF, Steuerleitungen CLF und Steuerleitungen STRF auf. Die Speicherzelle 30F weist den SRAM-Schaltkreis 40, Transistoren 31F bis 34F und ein Speicherelement 35F auf.
  • Die Transistoren 31F und 32F sind P-leitende MOS-Transistoren und die Transistoren 33F und 34F sind N-leitende MOS-Transistoren. Die Transistoren 31F und 32F entsprechen den Transistoren 31 bis 34 gemäß der oben beschriebenen Ausführungsform. Einer Source des Transistors 32F wird eine Leistungsspannung VDD zugeführt und eine Source des Transistors 34F ist geerdet.
  • 14 stellt ein Konfigurationsbeispiel der Speichervorrichtung 35F dar. Das Speicherelement 35F weist die verstiftete Schicht P, die Tunnelbarriereschicht I und die freie Schicht F auf. Bei diesem Beispiel ist die freie Schicht F mit den Transistoren 31F, 32F und 33F verbunden, die auf der Seite der unteren Schicht des Chips angeordnet ist, und die verstiftete Schicht P ist mit der Steuerleitung CTRL verbunden, die auf der Seite der oberen Schicht angeordnet ist. Das heißt, das Speicherelement 35F hat eine so genannte Top-Pin-Struktur, bei der die verstiftete Schicht P, die Tunnelbarriereschicht I und die freie Schicht F in dieser Reihenfolge von der Seite der oberen Schicht gestapelt sind.
  • Diese Konfiguration ermöglicht es auch, ähnliche Wirkungen zu erhalten wie diejenigen in den oben beschriebenen Ausführungsformen.
  • [Modifikationsbeispiel 7]
  • In der oben beschriebenen Ausführungsform dient ein P-leitender MOS-Transistor dazu, den Leistungstransistor 12 zu konfigurieren; jedoch ist die Konfiguration nicht darauf beschränkt. Alternativ kann ein Leistungstransistor beispielsweise einen N-leitenden MOS-Transistor aufweisen, wie in einem in 15 veranschaulichten Halbleiterschaltkreis 1G. Der Halbleiterschaltkreis 1G weist einen Leistungstransistor 12G und einen Speicherschaltkreis 20G auf. Der Leistungstransistor 12G ist bei diesem Beispiel ein N-leitender MOS- Transistor; einem Gate des Leistungstransistors 12G wird ein Leistungssteuersignal SPG zugeführt, ein Drain desselben ist mit dem Speicherschaltkreis 20G verbunden und einer Source desselben wird eine Erdspannung VSS1 zugeführt. Durch diese Konfiguration im Halbleiterschaltkreis 1G wird in einem Fall der Nutzung des Speicherschaltkreises 20G der Leistungstransistor 12G in den eingeschalteten Zustand gesetzt und dem Speicherschaltkreis 20G wird eine Leistungsspannung VSS1 als Erdspannung VSS zugeführt. Ferner wird im Halbleiterschaltkreis 1G in einem Fall der Nichtnutzung des Speicherschaltkreises 20G der Leistungstransistor 12G in den ausgeschalteten Zustand gesetzt. Der Speicherschaltkreis 20G hat eine Speicherzellenanordnung 21G und Ansteuereinheiten 22G und 23G. Die Speicherzellenanordnung 21G weist eine Vielzahl von Speicherzellen 30G auf. Es ist möglich, dass die Speicherzellen 30G eine Konfiguration nutzen, in der beispielsweise das Speicherelement 35 in der in 2 veranschaulichten Speicherzelle 30 durch das Speicherelement 35F mit einer Top-Pin-Struktur ersetzt ist.
  • [Modifikationsbeispiel 8]
  • In der oben beschriebenen Ausführungsform ist jede Speicherzelle 30 mit dem Transistor 34 versehen; jedoch ist die Konfiguration nicht darauf beschränkt. Ein Speicherschaltkreis 20H gemäß diesem Modifikationsbeispiel wird nachstehend detailliert beschrieben. Der Speicherschaltkreis 20H weist eine Speicherzellenanordnung 21H und Ansteuereinheiten 22 und 23H auf.
  • 16 veranschaulicht ein Konfigurationsbeispiel einer Speicherzelle 30H in der Speicherzellenanordnung 21H. 17 stellt ein Konfigurationsbeispiel der Speicherzellenanordnung 21H dar. 18A bis 18D veranschaulichen ein Beispiel eines Layouts der Speicherzelle 30H; 18A veranschaulicht ein Layout mit den Schichten Aktivteil, Gate und Kontakt, 18B veranschaulicht ein Layout mit den Schichten Kontakt, Speicherelement, LokalM1 und ZwischenV1, 18C veranschaulicht ein Layout mit den Schichten LokalM1, ZwischenVl und ZwischenM1 und 18D veranschaulicht ein Layout mit den Schichten ZwischenM1, ZwischenV2 und ZwischenM2.
  • Die Speicherzellenanordnung 21H weist die mehreren Wortleitungen AWL, die mehreren Steuerleitungen CTRL, die mehreren Bitleitungen BLT, die mehreren Bitleitungen BLB, die mehreren Steuerleitungen RST, die mehreren Steuerleitungen CL, mehrere Steuerleitungen STL und einen Transistor 91 auf. Die Steuerleitungen STL erstrecken sich in 16 und 17 in einer Längsrichtung und jeweils ein Ende der Steuerleitungen STL ist mit einem Drain des Transistors 91 verbunden. Der Transistor 91 ist ein P-leitender MOS-Transistor und entspricht dem Transistor 34 in der Speicherzelle 30 (2). Einem Gate des Transistors 91 wird ein Signal SSTRH von der Ansteuereinheit 23H zugeführt, einer Source desselben wird eine Leistungsspannung VDD zugeführt und der Drain ist mit einer Steuerleitung STL verbunden.
  • Die Speicherzelle 30H weist den SRAM-Schaltkreis 40, die Transistoren 31 bis 33 und das Speicherelement 35 auf. Eine Source des Transistors 33 ist mit der Steuerleitung STL verbunden.
  • [Modifikationsbeispiel 9]
  • In der oben beschriebenen Ausführungsform ist ein Leistungstransistor 12 bereitgestellt; jedoch ist die Konfiguration nicht darauf beschränkt. Alternativ kann beispielsweise eine Vielzahl von Leistungstransistoren bereitgestellt sein, wie in einem in 19 veranschaulichten Halbleiterschaltkreis 1J. Der Halbleiterschaltkreis 1J weist eine Steuereinheit 11J und eine Vielzahl von Leistungstransistoren 121, 122, auf. Die Steuereinheit 11J führt den Leistungstransistoren 121, 122, ... jeweils Leistungssteuersignale SPG1, SPG2, ... zu und schaltet die Leistungstransistoren 121, 122, ... ein oder aus und steuert dadurch die Leistungsversorgung des Speicherschaltkreises 20. Die Vielzahl der Leistungstransistoren 121, 122... usw. ist bereitgestellt, um einer Vielzahl von Bänken im Speicherschaltkreis 20 zu entsprechen. Entsprechend ist es im Halbleiterschaltkreis 1J möglich, die Leistungsversorgung mit einer Bankeinheit des Speicherschaltkreises 20 zu steuern.
  • [Modifikationsbeispiel 10]
  • In der oben beschriebenen Ausführungsform dient eine Vorrichtung mit magnetischem Tunnelübergang des Spin-Transfer-Drehmoments dazu, das Speicherelement 35 zu konfigurieren; jedoch ist das Speicherelement 35 nicht darauf beschränkt und es kann eine beliebige Art von Vorrichtung verwendet werden, solange sich ihr Widerstandszustand entsprechend einer Richtung eines fließenden Stroms ändert. Insbesondere kann beispielsweise eine Speichervorrichtung mit einem Stapel aus einer Ionenquellschicht und einer Widerstandsänderungsschicht, der in einer ferroelektrischen Speichervorrichtung oder einem atomaren Speicher mit wahlfreiem Zugriff (atomic random access memory - ARAM) verwendet wird, verwendet werden.
  • [Andere Modifikationsbeispiele]
  • Ferner können von diesen Modifikationsbeispielen zwei oder mehr kombiniert werden.
  • <Anwendungsbeispiel und praktisches Anwendungsbeispiel>
  • Anschließend wird ein Anwendungsbeispiel für die Technologie, die in den obigen Ausführungsformen und Modifikationsbeispielen beschrieben sind, und ein praktisches Anwendungsbeispiel einer elektronischen Vorrichtung beschrieben.
  • (Anwendungsbeispiel)
  • In der oben beschriebenen Ausführungsform wird die Technologie auf den SRAM-Schaltkreis 40 angewandt; jedoch ist sie nicht darauf beschränkt. Beispielsweise kann die Technologie auf die Kippschaltkreise 101 bis 104, die beispielsweise in 20A bis 20D veranschaulicht sind, angewandt werden. Der Kippschaltkreis 101 ist ein so genannter Master-Slave-Kippschaltkreis vom Typ D, der einen Master-Verriegelungsschaltkreis 101M und einen Slave-Verriegelungsschaltkreis 104M aufweist. Dasselbe gilt für die Kippschaltkreise 102 bis 104.
  • 21 veranschaulicht ein Konfigurationsbeispiel eines Kippschaltkreises 201 gemäß diesem Anwendungsbeispiel. Der Kippschaltkreis 201 basiert auf der Anwendung der Technologie gemäß der oben beschriebenen Ausführungsform auf den in 20A veranschaulichten Kippschaltkreis 101. Der Kippschaltkreis 201 weist den Master-Verriegelungsschaltkreis 101M und einen Slave-Verriegelungsschaltkreis 201S auf. Die Technologie gemäß der oben beschriebenen Ausführungsform wird auf diesen Slave-Verriegelungsschaltkreis 201S angewandt. Der Slave-Verriegelungsschaltkreis 201S weist die Inverter IV3 und IV4, ein Sendegate TG, einen Schalter 99, die Transistoren 31 bis 33 und das Speicherelement 35 auf. Ein Eingangsanschluss des Inverters IV3 ist mit dem Knoten N1 verbunden und ein Ausgangsanschluss ist mit dem Knoten N2 verbunden. Ein Eingangsanschluss des Inverters IV4 ist mit dem Knoten N2 verbunden und ein Ausgangsanschluss ist mit einem Ende des Sendegates TG und einem Ende des Schalters 99 verbunden. Ein Ende des Sendegates TG ist mit dem Ausgangsanschluss des Inverters IV4 und einem Ende des Schalters 99 verbunden und das andere Ende ist mit dem Knoten N1 verbunden. Ein Ende des Schalters 99 ist mit dem Ausgangsanschluss des Inverters IV4 und einem Ende des Sendegates TG verbunden und das andere Ende ist mit dem Knoten N1 verbunden. In einem Fall, in dem der Normalbetrieb M1 durchgeführt wird, wird der Schalter 99 in den ausgeschalteten Zustand gesetzt; und in Fällen, in denen der Speicherbetrieb M3 und der Wiederherstellungsbetrieb M5 durchgeführt werden, wird der Schalter 99 in den eingeschalteten Zustand gesetzt. Die Inverter IV3 und IV4 sind dazu konfiguriert, zu bewirken, dass die Spannung VN1 im Knoten N1 unmittelbar nach Anlegen von Leistung auf den hohen Pegel VH geht.
  • Es ist zu beachten, dass bei diesem Beispiel die Technologie gemäß der oben beschriebenen Ausführungsform auf einen Slave-Verriegelungsschaltkreis angewandt wird; jedoch ist dies nicht einschränkend. Alternativ kann die Technologie gemäß der oben beschriebenen Ausführungsform beispielsweise auf einen Master-Verriegelungsschaltkreis angewandt werden.
  • (Praktisches Anwendungsbeispiel elektronischer Vorrichtungen)
  • 22 veranschaulicht ein äußeres Erscheinungsbild eines Smartphones, auf das der Halbleiterschaltkreis in den oben beschriebenen Ausführungsformen usw. angewandt wird. Dieses Smartphone weist beispielsweise eine Körpereinheit 310, eine Anzeigeneinheit 320 und einen Akku 330 auf.
  • Der Halbleiterschaltkreis in den oben beschriebenen Ausführungsformen usw. kann neben einem solchen Smartphone auf elektronische Vorrichtungen in allen Gebieten wie etwa eine Digitalkamera, einen Notebook-Computer, ein tragbares Spielgerät und eine Videokamera angewandt werden. Die Technologie ist bei Anwendung auf eine tragbare elektronische Vorrichtung mit einem Akku besonders effektiv.
  • Einige Ausführungsformen und Modifikationsbeispiele und das konkrete Anwendungsbeispiel und das praktische Anwendungsbeispiel einer elektronischen Vorrichtung dafür sind oben beschrieben; jedoch ist die Technologie nicht auf diese Ausführungsform usw. beschränkt und es ist möglich, verschiedene Modifikationen vorzunehmen.
  • Beispielsweise wird der Widerstandszustand des Speicherelements 35 in den oben beschriebenen Ausführungsformen durch die Durchführung des Wiederherstellungsbetriebs M2 in den niederohmigen Zustand RL gesetzt; jedoch ist die Konfiguration nicht darauf beschränkt. Alternativ kann der Widerstandszustand des Speicherelements 35 durch die Durchführung des Rücksetzbetriebs M2 in den hochohmigen Zustand RH gesetzt werden.
  • Ferner wird die Technologie im oben beschriebenen Anwendungsbeispiel auf einen Kippschaltkreis des Typs D angewandt; jedoch ist sie nicht darauf beschränkt und kann beispielsweise auf einen anderen Kippschaltkreis angewandt werden oder kann auf einen Verriegelungsschaltkreis angewandt werden.
  • Es ist zu beachten, dass die in der vorliegenden Spezifikation beschriebenen Wirkungen nur Beispiele sind und nicht eingeschränkt sind und eine andere Wirkung aufweisen können.
  • Es ist zu beachten, dass die Technologie die folgenden Konfigurationen aufweisen kann.
    • (1) Halbleiterschaltkreis, aufweisend:
      • einen ersten Schaltkreis, der dazu fähig ist, auf der Basis einer Spannung in einem ersten Knoten eine invertierte Spannung der Spannung zu erzeugen und die invertierte Spannung an einen zweiten Knoten anzulegen;
      • einen zweiten Schaltkreis, der dazu fähig ist, auf der Basis einer Spannung im zweiten Knoten eine invertierte Spannung der Spannung zu erzeugen und die invertierte Spannung an den ersten Knoten anzulegen;
      • einen ersten Transistor, der den ersten Knoten mit einem dritten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet;
      • einen zweiten Transistor, der dem dritten Knoten eine Gleichstromspannung zuführt, wenn er sich im eingeschalteten Zustand befindet;
      • einen dritten Transistor, der einen Drain oder eine Source zur Verbindung mit dem dritten Knoten und ein Gate aufweist, das mit dem ersten Knoten oder dem zweiten Knoten verbunden ist; und
      • ein erstes Speicherelement, das einen ersten Anschluss aufweist, der mit dem dritten Knoten verbunden ist, und dazu fähig ist, einen ersten Widerstandszustand oder einen zweiten Widerstandszustand anzunehmen,
      • wobei der erste Schaltkreis und der zweite Schaltkreis dazu konfiguriert sind, zu bewirken, dass die Spannung im ersten Knoten nach Anlegen von Leistung einfach zu einer vorbestimmten Anfangsspannung wird.
    • (2) Halbleiterschaltkreis nach (1), ferner einen vierten Transistor aufweisend,
      • bei dem eines von dem Drain und der Source des dritten Transistors mit dem dritten Knoten verbunden ist, und
      • der vierte Transistor dem anderen von dem Drain und der Source des dritten Transistors eine zweite Gleichstromspannung zuführt, wenn er sich im eingeschalteten Zustand befindet.
    • (3) Halbleiterschaltkreis nach (2), ferner aufweisend:
      • einen dritten Schaltkreis, der dazu fähig ist, auf der Basis einer Spannung in einem vierten Knoten eine invertierte Spannung der Spannung zu erzeugen und die invertierte Spannung an einen fünften Knoten anzulegen;
      • einen vierten Schaltkreis, der dazu fähig ist, auf der Basis einer Spannung im fünften Knoten eine invertierte Spannung der Spannung zu erzeugen und die invertierte Spannung an den vierten Knoten anzulegen;
      • einen fünften Transistor, der den vierten Knoten mit einem sechsten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet;
      • einen sechsten Transistor, der dem sechsten Knoten die erste Gleichstromspannung zuführt, wenn er sich im eingeschalteten Zustand befindet;
      • einen siebten Transistor, der einen Drain oder eine Source zur Verbindung mit dem sechsten Knoten und ein Gate aufweist, das mit dem vierten Knoten oder dem fünften Knoten verbunden ist; und
      • ein zweites Speicherelement, das mit dem sechsten Knoten verbunden ist und dazu fähig ist, den ersten Widerstandszustand oder den zweiten Widerstandszustand anzunehmen,
      • bei dem eines von dem Drain und der Source des siebten Transistors mit dem sechsten Knoten verbunden ist, und
      • der vierte Transistor ferner dem anderen von dem Drain und der Source des siebten Transistors die zweite Gleichstromspannung zuführt, wenn er sich im eingeschalteten Zustand befindet.
    • (4) Halbleiterschaltkreis nach (1), ferner einen vierten Transistor aufweisend,
      • bei dem eines von dem Drain und der Source des dritten Transistors durch den vierten Transistor mit dem dritten Knoten verbunden ist und dem anderen eine zweite Gleichstromspannung zugeführt wird, und
      • der vierte Transistor eines von dem Drain und der Source des dritten Transistors mit dem dritten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet.
    • (5) Halbleiterschaltkreis nach einem von (2) bis (4), ferner eine Ansteuereinheit aufweisend,
      • bei der das erste Speicherelement ferner einen zweiten Anschluss aufweist, dem eine Steuerspannung zugeführt wird, wobei die Ansteuereinheit die Steuerspannung in einem ersten Zeitraum, der sich von einem Spannungspegel der ersten Gleichstromspannung unterscheidet, auf einen ersten Spannungspegel setzt und den zweiten Transistor in den eingeschalteten Zustand setzt und den ersten Transistor und den vierten Transistor in den ausgeschalteten Zustand setzt und dadurch einen Widerstandszustand des ersten Speicherelements in den ersten Widerstandszustand setzt, und
      • wobei die Ansteuereinheit die Steuerspannung in einem zweiten Zeitraum, der nach dem ersten Zeitraum liegt, auf einen zweiten Spannungspegel setzt und den vierten Transistor in den eingeschalteten Zustand setzt und den ersten Transistor und den zweiten Transistor in den ausgeschalteten Zustand setzt und dadurch den Widerstandszustand des ersten Speicherelements in einen Widerstandszustand entsprechend der Spannung im ersten Knoten setzt.
    • (6) Halbleiterschaltkreis nach (5), bei dem die Ansteuereinheit die Steuerspannung in einem dritten Zeitraum, der nach dem Anlegen von Leistung liegt, auf den zweiten Spannungspegel setzt und den ersten Transistor in den eingeschalteten Zustand setzt und den zweiten Transistor und den vierten Transistor in den ausgeschalteten Zustand setzt und dadurch die Spannung im ersten Knoten, die auf die Anfangsspannung gesetzt ist, auf eine Spannung entsprechend dem Widerstandszustand des ersten Speicherelements setzt.
    • (7) Halbleiterschaltkreis nach einem von (1) bis (6), bei dem
      • der erste Schaltkreis einen achten Transistor aufweist, der eine erste Leistungsversorgung, die der Anfangsspannung entspricht, mit dem zweiten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet, und
      • der zweite Schaltkreis einen neunten Transistor aufweist, der die erste Leistungsversorgung mit dem ersten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet, und eine Gatebreite hat, die größer ist als eine Gatebreite des achten Transistors.
    • (8) Halbleiterschaltkreis nach einem von (1) bis (7), bei dem
      • der zweite Schaltkreis einen zehnten Transistor aufweist, der eine zweite Leistungsversorgung, die einer von der Anfangsspannung verschiedenen Spannung entspricht, mit dem ersten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet, und
      • der erste Schaltkreis einen elften Transistor aufweist, der die zweite Leistungsversorgung mit dem zweiten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet, und eine Gatebreite hat, die größer ist als eine Gatebreite des zehnten Transistors.
    • (9) Halbleiterschaltkreis nach einem von (1) bis (8), bei dem
      • der erste Schaltkreis einen achten Transistor aufweist, der eine erste Leistungsversorgung, die der Anfangsspannung entspricht, mit dem zweiten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet, und
      • der zweite Schaltkreis einen neunten Transistor aufweist, der die erste Leistungsversorgung mit dem ersten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet, und eine Gatelänge hat, die kürzer ist als eine Gatelänge des achten Transistors.
    • (10) Halbleiterschaltkreis nach einem von (1) bis (9), bei der
      • der zweite Schaltkreis einen zehnten Transistor aufweist, der eine zweite Leistungsversorgung, die einer von der Anfangsspannung verschiedenen Spannung entspricht, mit dem ersten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet, und
      • der erste Schaltkreis einen elften Transistor aufweist, der die zweite Leistungsversorgung mit dem zweiten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet, und eine Gatelänge hat, die kürzer ist als eine Gatelänge des zehnten Transistors.
    • (11) Halbleiterschaltkreis nach einem von (1) bis (10), bei dem
      • der zweite Schaltkreis einen neunten Transistor aufweist, der eine erste Leistungsversorgung, die der Anfangsspannung entspricht, mit dem ersten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet, und,
      • wenn sich der neunte Transistor im eingeschalteten Zustand befindet, ein Stromwert eines Stroms, der von der ersten Leistungsversorgung zum ersten Knoten fließt, zwischen einem ersten Stromwert eines Stroms, der vom ersten Knoten durch den ersten Transistor zum ersten Speicherelement fließt, wenn sich der erste Transistor im eingeschalteten Zustand befindet und sich ein Widerstandszustand des ersten Speicherelements im ersten Widerstandszustand befindet, und einem zweiten Stromwert eines Stroms liegt, der vom ersten Knoten durch den ersten Transistor zum ersten Speicherelement fließt, wenn sich der erste Transistor im eingeschalteten Zustand befindet und sich ein Widerstandszustand des ersten Speicherelements im zweiten Widerstandszustand befindet.
    • (12) Halbleiterschaltkreis nach einem von (1) bis (11), der ferner einen Leistungstransistor aufweist, der dem ersten Schaltkreis und dem zweiten Schaltkreis eine Leistungsspannung oder eine Erdspannung zuführt, wenn er sich im eingeschalteten Zustand befindet.
    • (13) Halbleiterschaltkreis nach einem von (1) bis (12), bei dem der erste Widerstandszustand einen niedrigeren Widerstandswert aufweist als der zweite Widerstandszustand.
    • (14) Halbleiterschaltkreis nach einem von (1) bis (12), bei dem der erste Widerstandszustand einen höheren Widerstandswert aufweist als der zweite Widerstandszustand.
    • (15) Halbleiterschaltkreis nach einem von (1) bis (14), bei dem das erste Speicherelement ferner einen zweiten Anschluss aufweist und unter Verwendung umkehrbarer Änderungen eines Widerstandszustands entsprechend einer Richtung eines Stroms, der zwischen dem ersten Anschluss und dem zweiten Anschluss fließt, darin Informationen speichert.
    • (16) Halbleiterschaltkreis nach (15), bei dem das erste Speicherelement ein Spin-Transfer-Drehmomentspeicherelement ist.
    • (17) Halbleiterschaltkreis nach einem von (1) bis (16), einen SRAM-Schaltkreis aufweisend,
      • bei dem der SRAM-Schaltkreis den ersten Schaltkreis und den zweiten Schaltkreis aufweist.
    • (18) Halbleiterschaltkreis nach einem von (1) bis (16), ferner einen Verriegelungsschaltkreis aufweisend,
      • bei dem der Verriegelungsschaltkreis den ersten Schaltkreis und den zweiten Schaltkreis aufweist.
    • (19) Halbleiterschaltkreis nach einem von (1) bis (16), einen Kippschaltkreis aufweisend, der einen Master-Verriegelungsschaltkreis und einen Slave-Verriegelungsschaltkreis aufweist,
      • bei dem der Slave-Verriegelungsschaltkreis den ersten Schaltkreis und den zweiten Schaltkreis aufweist.
    • (20) Ansteuerverfahren, beinhaltend:
      • Erstellen eines Halbleiterschaltkreises, wobei der Halbleiterschaltkreis einen ersten Schaltkreis, der dazu fähig ist, auf einer Basis einer Spannung in einem ersten Knoten eine invertierte Spannung der Spannung zu erzeugen und die invertierte Spannung an einen zweiten Knoten anzulegen, einen zweiten Schaltkreis, der dazu fähig ist, auf einer Basis einer Spannung im zweiten Knoten eine invertierte Spannung der Spannung zu erzeugen und die invertierte Spannung an den ersten Knoten anzulegen, einen ersten Transistor, der den ersten Knoten mit einem dritten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet, einen zweiten Transistor, der dem dritten Knoten eine erste Gleichstromspannung zuführt, wenn er sich im eingeschalteten Zustand befindet, einen dritten Transistor, der einen Drain oder eine Source zur Verbindung mit dem dritten Knoten und ein Gate aufweist, das mit dem ersten Knoten oder dem zweiten Knoten verbunden ist, und ein erstes Speicherelement, das einen mit dem dritten Knoten verbundenen ersten Anschluss und einen mit Steuerspannung versorgten zweiten Anschluss aufweist und dazu fähig ist, einen ersten Widerstandszustand oder einen zweiten Widerstandszustand anzunehmen, aufweist, wobei der erste Schaltkreis und der zweite Schaltkreis dazu konfiguriert sind, zu bewirken, dass die Spannung nach Anlegen von Leistung im ersten Knoten einfach zu einer vorbestimmten Anfangsspannung wird;
      • Durchführen einer ersten Ansteuerung des Einstellens der Steuerspannung in einem ersten Zeitraum auf einen ersten Spannungspegel, der sich von einem Spannungspegel der ersten Gleichstromspannung unterscheidet, und Setzen des zweiten Transistors in den eingeschalteten Zustand und Setzen des ersten Transistors in den ausgeschalteten Zustand und dadurch Setzen eines Widerstandszustand des ersten Speicherelements in den ersten Widerstandszustand; und
      • Durchführen einer zweiten Ansteuerung des Einstellens der Steuerspannung in einem zweiten Zeitraum, der nach dem ersten Zeitraum liegt, auf einen zweiten Spannungspegel und Setzen des ersten Transistors und des zweiten Transistors in den ausgeschalteten Zustand und dadurch Setzen des Widerstandszustands des ersten Speicherelements in einen Widerstandszustand entsprechend der Spannung im ersten Knoten.
    • (21) Ansteuerverfahren nach (20), bei dem
      • eines von dem Drain und der Source des dritten Transistors mit dem dritten Knoten verbunden ist,
      • der Halbleiterschaltkreis ferner einen vierten Transistor aufweist, der dem anderen von dem Drain und der Source des dritten Transistors eine zweite Gleichstromspannung zuführt, wenn er sich im eingeschalteten Zustand befindet,
      • das Durchführen der ersten Ansteuerung ferner im ersten Zeitraum Setzen des vierten Transistors in den ausgeschalteten Zustand beinhaltet, wodurch die erste Ansteuerung durchgeführt wird, und
      • das Durchführen der zweiten Ansteuerung ferner im zweiten Zeitraum Setzen des vierten Transistors in den eingeschalteten Zustand beinhaltet, wodurch die zweite Ansteuerung durchgeführt wird.
    • (22) Ansteuerverfahren nach (20), bei dem
      • der Halbleiterschaltkreis ferner einen vierten Transistor aufweist, der eines von dem Drain und der Source des dritten Transistors mit dem dritten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet.
      • der Halbleiterschaltkreis dem anderen von dem Drain und der Source des dritten Transistors eine zweite Gleichstromspannung zuführt,
      • das Durchführen der ersten Ansteuerung ferner im ersten Zeitraum Setzen des vierten Transistors in den ausgeschalteten Zustand beinhaltet, wodurch die erste Ansteuerung durchgeführt wird, und
      • das Durchführen der zweiten Ansteuerung ferner im zweiten Zeitraum Setzen des vierten Transistors in den eingeschalteten Zustand beinhaltet, wodurch die zweite Ansteuerung durchgeführt wird.
    • (23) Ansteuerverfahren nach (21) oder (22), das ferner Durchführen einer dritten Ansteuerung in einem dritten Zeitraum beinhaltet, der nach dem zweiten Zeitraum liegt, durch Setzen der Steuerspannung auf den ersten Spannungspegel und Setzen des ersten Transistors in den eingeschalteten Zustand und Setzen des zweiten Transistors und des vierten Transistors in den ausgeschalteten Zustand.
    • (24) Elektronische Vorrichtung, versehen mit einem Halbleiterschaltkreis und einer Batterie/einem Akku, die/der dem Halbleiterschaltkreis eine Leistungsversorgungsspannung zuführt, wobei der Halbleiterschaltkreis aufweist:
      • einen ersten Schaltkreis, der dazu fähig ist, auf der Basis einer Spannung in einem ersten Knoten eine invertierte Spannung der Spannung zu erzeugen und die invertierte Spannung an einen zweiten Knoten anzulegen;
      • einen zweiten Schaltkreis, der dazu fähig ist, auf der Basis einer Spannung im zweiten Knoten eine invertierte Spannung der Spannung zu erzeugen und die invertierte Spannung an den ersten Knoten anzulegen;
      • einen ersten Transistor, der den ersten Knoten mit einem dritten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet;
      • einen zweiten Transistor, der dem dritten Knoten eine Gleichstromspannung zuführt, wenn er sich im eingeschalteten Zustand befindet;
      • einen dritten Transistor, der einen Drain oder eine Source zur Verbindung mit dem dritten Knoten und ein Gate aufweist, das mit dem ersten Knoten oder dem zweiten Knoten verbunden ist; und
      • ein erstes Speicherelement, das einen ersten Anschluss aufweist, der mit dem dritten Knoten verbunden ist, und dazu fähig ist, einen ersten Widerstandszustand oder einen zweiten Widerstandszustand anzunehmen,
    wobei der erste Schaltkreis und der zweite Schaltkreis dazu konfiguriert sind, zu bewirken, dass die Spannung im ersten Knoten nach Anlegen von Leistung einfach zu einer vorbestimmten Anfangsspannung wird.
  • Diese Anmeldung beansprucht das Prioritätsrecht basierend auf der japanischen Patentanmeldung JP2016-037657 , die am Montag, 29. Februar 2016 beim japanischen Patentamt eingereicht wurde und deren gesamter Inhalt durch Bezugnahme hierin eingeschlossen ist.
  • Es versteht sich für den Fachmann, dass verschiedene Modifikationen, Kombinationen, Teilkombinationen und Änderungen je nach den Auslegungsanforderungen und anderen Faktoren erfolgen können, soweit sie innerhalb des Schutzumfangs der angehängten Ansprüche oder deren Äquivalente liegen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • WO 2009/028298 [0002]
    • JP 201330249 [0002]
    • JP 2016037657 [0105]

Claims (24)

  1. Halbleiterschaltkreis, umfassend: einen ersten Schaltkreis, der dazu fähig ist, auf einer Basis einer Spannung in einem ersten Knoten eine invertierte Spannung der Spannung zu erzeugen und die invertierte Spannung an einen zweiten Knoten anzulegen; einen zweiten Schaltkreis, der dazu fähig ist, auf einer Basis einer Spannung im zweiten Knoten eine invertierte Spannung der Spannung zu erzeugen und die invertierte Spannung an den ersten Knoten anzulegen; einen ersten Transistor, der den ersten Knoten mit einem dritten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet; einen zweiten Transistor, der dem dritten Knoten eine Gleichstromspannung zuführt, wenn er sich im eingeschalteten Zustand befindet; einen dritten Transistor, der einen Drain oder eine Source zur Verbindung mit dem dritten Knoten und ein Gate aufweist, das mit dem ersten Knoten oder dem zweiten Knoten verbunden ist; und ein erstes Speicherelement, das einen ersten Anschluss aufweist, der mit dem dritten Knoten verbunden ist, und dazu fähig ist, einen ersten Widerstandszustand oder einen zweiten Widerstandszustand anzunehmen, wobei der erste Schaltkreis und der zweite Schaltkreis dazu konfiguriert sind, zu bewirken, dass die Spannung im ersten Knoten nach Anlegen von Leistung einfach zu einer vorbestimmten Anfangsspannung wird.
  2. Halbleiterschaltkreis nach Anspruch 1, ferner einen vierten Transistor umfassend, wobei eines von dem Drain und der Source des dritten Transistors mit dem dritten Knoten verbunden ist, und der vierte Transistor dem anderen von dem Drain und der Source des dritten Transistors eine zweite Gleichstromspannung zuführt, wenn er sich im eingeschalteten Zustand befindet.
  3. Halbleiterschaltkreis nach Anspruch 2, ferner umfassend: einen dritten Schaltkreis, der dazu fähig ist, auf einer Basis einer Spannung in einem vierten Knoten eine invertierte Spannung der Spannung zu erzeugen und die invertierte Spannung an einen fünften Knoten anzulegen; einen vierten Schaltkreis, der dazu fähig ist, auf einer Basis einer Spannung im fünften Knoten eine invertierte Spannung der Spannung zu erzeugen und die invertierte Spannung an den vierten Knoten anzulegen; einen fünften Transistor, der den ersten Knoten mit einem sechsten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet; einen sechsten Transistor, der dem sechsten Knoten die erste Gleichstromspannung zuführt, wenn er sich im eingeschalteten Zustand befindet; einen siebten Transistor, der einen Drain oder eine Source zur Verbindung mit dem sechsten Knoten und ein Gate aufweist, das mit dem vierten Knoten oder dem fünften Knoten verbunden ist; und ein zweites Speicherelement, das mit dem sechsten Knoten verbunden ist und dazu fähig ist, den ersten Widerstandszustand oder den zweiten Widerstandszustand anzunehmen, wobei eines von dem Drain und der Source des siebten Transistors mit dem sechsten Knoten verbunden ist, und der vierte Transistor ferner dem anderen von dem Drain und der Source des siebten Transistors die zweite Gleichstromspannung zuführt, wenn er sich im eingeschalteten Zustand befindet.
  4. Halbleiterschaltkreis nach Anspruch 1, ferner einen vierten Transistor umfassend, wobei eines von dem Drain und der Source des dritten Transistors durch den vierten Transistor mit dem dritten Knoten verbunden ist und dem anderen eine zweite Gleichstromspannung zugeführt wird, und der vierte Transistor eines von dem Drain und der Source des dritten Transistors mit dem dritten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet.
  5. Halbleiterschaltkreis nach Anspruch 2, ferner eine Ansteuereinheit umfassend, wobei das erste Speicherelement ferner einen zweiten Anschluss aufweist, dem eine Steuerspannung zugeführt wird, wobei die Ansteuereinheit die Steuerspannung in einem ersten Zeitraum auf einen ersten Spannungspegel setzt, der sich von einem Spannungspegel der ersten Gleichstromspannung unterscheidet, und den zweiten Transistor in den eingeschalteten Zustand setzt und den ersten Transistor und den vierten Transistor in den ausgeschalteten Zustand setzt und dadurch einen Widerstandszustand des ersten Speicherelements in den ersten Widerstandszustand setzt, und wobei die Ansteuereinheit die Steuerspannung in einem zweiten Zeitraum, der nach dem ersten Zeitraum liegt, auf einen zweiten Spannungspegel setzt und den vierten Transistor in den eingeschalteten Zustand setzt und den ersten Transistor und den zweiten Transistor in den ausgeschalteten Zustand setzt und dadurch den Widerstandszustand des ersten Speicherelements in einen Widerstandszustand entsprechend der Spannung im ersten Knoten setzt.
  6. Halbleiterschaltkreis nach Anspruch 5, wobei die Ansteuereinheit die Steuerspannung in einem dritten Zeitraum, der nach dem Anlegen von Leistung liegt, auf den zweiten Spannungspegel setzt und den ersten Transistor in den eingeschalteten Zustand setzt und den zweiten Transistor und den vierten Transistor in den ausgeschalteten Zustand setzt und dadurch die Spannung im ersten Knoten, die auf die Anfangsspannung gesetzt ist, auf eine Spannung entsprechend dem Widerstandszustand des ersten Speicherelements setzt.
  7. Halbleiterschaltkreis nach Anspruch 1, wobei der erste Schaltkreis einen achten Transistor aufweist, der eine erste Leistungsversorgung, die der Anfangsspannung entspricht, mit dem zweiten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet, und der zweite Schaltkreis einen neunten Transistor aufweist, der die erste Leistungsversorgung mit dem ersten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet, und eine Gatebreite hat, die größer ist als eine Gatebreite des achten Transistors.
  8. Halbleiterschaltkreis nach Anspruch 1, wobei der zweite Schaltkreis einen zehnten Transistor aufweist, der eine zweite Leistungsversorgung, die einer von der Anfangsspannung verschiedenen Spannung entspricht, mit dem ersten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet, und der erste Schaltkreis einen elften Transistor aufweist, der die zweite Leistungsversorgung mit dem zweiten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet, und eine Gatebreite hat, die größer ist als eine Gatebreite des zehnten Transistors.
  9. Halbleiterschaltkreis nach Anspruch 1, wobei der erste Schaltkreis einen achten Transistor aufweist, der eine erste Leistungsversorgung, die der Anfangsspannung entspricht, mit dem zweiten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet, und der zweite Schaltkreis einen neunten Transistor aufweist, der die erste Leistungsversorgung mit dem ersten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet, und eine Gatelänge hat, die kürzer ist als eine Gatelänge des achten Transistors.
  10. Halbleiterschaltkreis nach Anspruch 1, wobei der zweite Schaltkreis einen zehnten Transistor aufweist, der eine zweite Leistungsversorgung, die einer von der Anfangsspannung verschiedenen Spannung entspricht, mit dem ersten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet, und der erste Schaltkreis einen elften Transistor aufweist, der die zweite Leistungsversorgung mit dem zweiten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet, und eine Gatelänge hat, die größer ist als eine Gatelänge des zehnten Transistors.
  11. Halbleiterschaltkreis nach Anspruch 1, wobei der zweite Schaltkreis einen neunten Transistor aufweist, der eine erste Leistungsversorgung, die der Anfangsspannung entspricht, mit dem ersten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet, und wenn sich der neunte Transistor im eingeschalteten Zustand befindet, ein Stromwert eines Stroms, der von der ersten Leistungsversorgung zum ersten Knoten fließt, zwischen einem ersten Stromwert eines Stroms, der vom ersten Knoten durch den ersten Transistor zum ersten Speicherelement fließt, wenn sich der erste Transistor im eingeschalteten Zustand befindet und sich ein Widerstandszustand des ersten Speicherelements im ersten Widerstandszustand befindet, und einem zweiten Stromwert eines Stroms liegt, der vom ersten Knoten durch den ersten Transistor zum ersten Speicherelement fließt, wenn sich der erste Transistor im eingeschalteten Zustand befindet und sich ein Widerstandszustand des ersten Speicherelements im zweiten Widerstandszustand befindet.
  12. Halbleiterschaltkreis nach Anspruch 1, ferner einen Leistungstransistor umfassend, der dem ersten Schaltkreis und dem zweiten Schaltkreis eine Leistungsspannung oder eine Erdspannung zuführt, wenn er sich im eingeschalteten Zustand befindet.
  13. Halbleiterschaltkreis nach Anspruch 1, wobei der erste Widerstandszustand einen niedrigeren Widerstandswert aufweist als der zweite Widerstandszustand.
  14. Halbleiterschaltkreis nach Anspruch 1, wobei der erste Widerstandszustand einen höheren Widerstandswert aufweist als der zweite Widerstandszustand.
  15. Halbleiterschaltkreis nach Anspruch 1, wobei das erste Speicherelement ferner einen zweiten Anschluss aufweist und unter Verwendung umkehrbarer Änderungen eines Widerstandszustands entsprechend einer Richtung eines Stroms, der zwischen dem ersten Anschluss und dem zweiten Anschluss fließt, darin Informationen speichert.
  16. Halbleiterschaltkreis nach Anspruch 15, wobei das erste Speicherelement ein Spin-Transfer-Drehmomentspeicherelement ist.
  17. Halbleiterschaltkreis nach Anspruch 1, umfassend einen SRAM-Schaltkreis, wobei der SRAM-Schaltkreis den ersten Schaltkreis und den zweiten Schaltkreis aufweist.
  18. Halbleiterschaltkreis nach Anspruch 1, umfassend einen Verriegelungsschaltkreis, wobei der Verriegelungsschaltkreis den ersten Schaltkreis und den zweiten Schaltkreis aufweist.
  19. Halbleiterschaltkreis nach Anspruch 1, umfassend einen Kippschaltkreis, der einen Master-Verriegelungsschaltkreis und einen Slave-Verriegelungsschaltkreis aufweist, wobei der Slave-Verriegelungsschaltkreis den ersten Schaltkreis und den zweiten Schaltkreis aufweist.
  20. Ansteuerverfahren, umfassend: Erstellen eines Halbleiterschaltkreises, wobei der Halbleiterschaltkreis einen ersten Schaltkreis, der dazu fähig ist, auf einer Basis einer Spannung in einem ersten Knoten eine invertierte Spannung der Spannung zu erzeugen und die invertierte Spannung an einen zweiten Knoten anzulegen, einen zweiten Schaltkreis, der dazu fähig ist, auf einer Basis einer Spannung im zweiten Knoten eine invertierte Spannung der Spannung zu erzeugen und die invertierte Spannung an den ersten Knoten anzulegen, einen ersten Transistor, der den ersten Knoten mit einem dritten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet, einen zweiten Transistor, der dem dritten Knoten eine erste Gleichstromspannung zuführt, wenn er sich im eingeschalteten Zustand befindet, einen dritten Transistor, der einen Drain oder eine Source zur Verbindung mit dem dritten Knoten und ein Gate aufweist, das mit dem ersten Knoten oder dem zweiten Knoten verbunden ist, und ein erstes Speicherelement, das einen mit dem dritten Knoten verbundenen ersten Anschluss und einen mit Steuerspannung versorgten zweiten Anschluss aufweist und dazu fähig ist, einen ersten Widerstandszustand oder einen zweiten Widerstandszustand anzunehmen, aufweist, wobei der erste Schaltkreis und der zweite Schaltkreis dazu konfiguriert sind, zu bewirken, dass die Spannung im ersten Knoten nach Anlegen von Leistung einfach zu einer vorbestimmten Anfangsspannung wird; Durchführen einer ersten Ansteuerung des Einstellens der Steuerspannung in einem ersten Zeitraum auf einen ersten Spannungspegel, der sich von einem Spannungspegel der ersten Gleichstromspannung unterscheidet, und Setzen des zweiten Transistors in den eingeschalteten Zustand und Setzen des ersten Transistors in den ausgeschalteten Zustand und dadurch Setzen eines Widerstandszustand des ersten Speicherelements in den ersten Widerstandszustand; und Durchführen einer zweiten Ansteuerung des Einstellens der Steuerspannung in einem zweiten Zeitraum, der nach dem ersten Zeitraum liegt, auf einen zweiten Spannungspegel und Setzen des ersten Transistors und des zweiten Transistors in den ausgeschalteten Zustand und dadurch Setzen des Widerstandszustands des ersten Speicherelements in einen Widerstandszustand entsprechend der Spannung im ersten Knoten.
  21. Ansteuerverfahren nach Anspruch 20, wobei eines von dem Drain und der Source des dritten Transistors mit dem dritten Knoten verbunden ist, der Halbleiterschaltkreis ferner einen vierten Transistor aufweist, der dem anderen von dem Drain und der Source des dritten Transistors eine zweite Gleichstromspannung zuführt, wenn er sich im eingeschalteten Zustand befindet, das Durchführen der ersten Ansteuerung ferner im ersten Zeitraum Setzen des vierten Transistors in den ausgeschalteten Zustand beinhaltet, wodurch die erste Ansteuerung durchgeführt wird, und das Durchführen der zweiten Ansteuerung ferner im zweiten Zeitraum Setzen des vierten Transistors in den eingeschalteten Zustand beinhaltet, wodurch die zweite Ansteuerung durchgeführt wird.
  22. Ansteuerverfahren nach Anspruch 20, wobei der Halbleiterschaltkreis ferner einen vierten Transistor aufweist, der eines von dem Drain und der Source des dritten Transistors mit dem dritten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet, der Halbleiterschaltkreis dem anderen von dem Drain und der Source des dritten Transistors eine zweite Gleichstromspannung zuführt, das Durchführen der ersten Ansteuerung ferner im ersten Zeitraum Setzen des vierten Transistors in den ausgeschalteten Zustand beinhaltet, wodurch die erste Ansteuerung durchgeführt wird, und das Durchführen der zweiten Ansteuerung ferner im zweiten Zeitraum Setzen des vierten Transistors in den eingeschalteten Zustand beinhaltet, wodurch die zweite Ansteuerung durchgeführt wird.
  23. Ansteuerverfahren nach Anspruch 21, ferner umfassend Durchführen einer dritten Ansteuerung in einem dritten Zeitraum, der nach dem zweiten Zeitraum liegt, durch Setzen der Steuerspannung auf den ersten Spannungspegel und Setzen des ersten Transistors in den eingeschalteten Zustand und Setzen des zweiten Transistors und des vierten Transistors in den ausgeschalteten Zustand.
  24. Elektronische Vorrichtung, versehen mit einem Halbleiterschaltkreis und einer Batterie/einem Akku, die/der dem Halbleiterschaltkreis eine Leistungsversorgungsspannung zuführt, wobei der Halbleiterschaltkreis umfasst: einen ersten Schaltkreis, der dazu fähig ist, auf einer Basis einer Spannung in einem ersten Knoten eine invertierte Spannung der Spannung zu erzeugen und die invertierte Spannung an einen zweiten Knoten anzulegen; einen zweiten Schaltkreis, der dazu fähig ist, auf einer Basis einer Spannung im zweiten Knoten eine invertierte Spannung der Spannung zu erzeugen und die invertierte Spannung an den ersten Knoten anzulegen; einen ersten Transistor, der den ersten Knoten mit einem dritten Knoten verbindet, wenn er sich im eingeschalteten Zustand befindet; einen zweiten Transistor, der dem dritten Knoten eine Gleichstromspannung zuführt, wenn er sich im eingeschalteten Zustand befindet; einen dritten Transistor, der einen Drain oder eine Source zur Verbindung mit dem dritten Knoten und ein Gate aufweist, das mit dem ersten Knoten oder dem zweiten Knoten verbunden ist; und ein erstes Speicherelement, das einen ersten Anschluss aufweist, der mit dem dritten Knoten verbunden ist, und dazu fähig ist, einen ersten Widerstandszustand oder einen zweiten Widerstandszustand anzunehmen, wobei der erste Schaltkreis und der zweite Schaltkreis dazu konfiguriert sind, zu bewirken, dass die Spannung im ersten Knoten nach Anlegen von Leistung einfach zu einer vorbestimmten Anfangsspannung wird.
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