DE112013007149T5 - MTJ-Spin-Hall-MRAM-Bit-Zelle und -Anordnung - Google Patents

MTJ-Spin-Hall-MRAM-Bit-Zelle und -Anordnung Download PDF

Info

Publication number
DE112013007149T5
DE112013007149T5 DE112013007149.5T DE112013007149T DE112013007149T5 DE 112013007149 T5 DE112013007149 T5 DE 112013007149T5 DE 112013007149 T DE112013007149 T DE 112013007149T DE 112013007149 T5 DE112013007149 T5 DE 112013007149T5
Authority
DE
Germany
Prior art keywords
mtj
bit line
interconnect
transistor
write
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112013007149.5T
Other languages
English (en)
Inventor
Sasikanth Manipatruni
Dmitri E. Nikonov
Ian A. Young
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE112013007149T5 publication Critical patent/DE112013007149T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/18—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using Hall-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N52/00—Hall-effect devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

Beschrieben ist eine Vorrichtung 1T-1-Magnettunnelübergangs-(MTJ)Spin-Hall-Effekt-(SHE)Magnetdirektzugriffsspeicher-(MRAM)Bit-Zelle und -Anordnung und ein Verfahren zum Bilden einer solchen. Die Vorrichtung umfasst Folgendes: eine Select-Leitung; eine Zwischenverbindung mit Spin-Hall-Effekt-(SHE)Material, wobei die Zwischenverbindung mit einer Schreib-Bitleitung gekoppelt ist; ein Transistor, der mit der Select-Leitung und der Zwischenverbindung gekoppelt ist, wobei der Transistor über eine Wortleitung steuerbar ist; und eine MTJ-Vorrichtung mit einer freien Magnetschicht, die mit der Zwischenverbindung gekoppelt ist.

Description

  • Hintergrund
  • Ein in einen Chip eingebetteter Speicher mit Nichtflüchtigkeit kann eine Energie- und Rechnereffizienz verbessern. Allerdings leiden führende eingebettete Speicheroptionen wie STT-MRAM (Spin-Transfer-Drehmoment-Magnetdirektzugriffsspeicher) während des Programmierens (d. h. Schreibens) einer Bit-Zelle an Hochspannungs- und Hochstromdichte-Problemen.
  • 1 zeigt eine 1T-1MTJ-(Magnettunnelübergangs-)Bit-Zelle 100 mit zwei Anschlüssen für STT-MRAM. Die Schreib- und Lesestrompfade für Bit-Zelle 100 sind identisch, was zu vielen Abstrichen bei der Auslegung führt. Während des Lesevorgangs z. B. ist ein größerer Widerstand der MTJ-Vorrichtung erwünscht als während des Schreibvorgangs. Allerdings beeinträchtigen dieselben Strompfade zum Leiten von Lese- und Schreibströmen die Verwendung derselben Widerstände für Lese- und Schreibvorgänge. Um ein logisches Hoch auf eine Bit-Zelle 100 zu schreiben, wird die Bitleitung im Vergleich zur Source-(oder Select-)Leitung angehoben und um ein logisches Tief auf eine Bit-Zelle 100 zu schreiben, wird die Bitleitung im Vergleich zur Source-Leitung abgesenkt. Um von Bit-Zelle 100 zu lesen, wird die Source-Leitung auf logisch niedrig eingestellt und der MTJ-Widerstand wird unter Verwendung eines schwachen Stroms (z. B. 1/8 eines Schreibstroms) abgefühlt.
  • Die 1T-1MTJ-Bit-Zelle 100 kann Anforderungen für einen großen Schreibstrom (z. B. größer als 100 μA) und eine große Spannung (z. B. größer als 0,7 V) an einen auf Tunnelübergang basierenden MTJ stellen. Die 1T-1MTJ-Bit-Zelle 100 kann hohe Schreibfehlerraten oder Schalten mit geringer Geschwindigkeit (z. B. über 20 ns) in auf MTJ basierendem MRAM aufweisen. Die 1T-1MTJ-Bit-Zelle 100 kann aufgrund des Tunnelstroms in Magnettunnelübergängen Verlässlichkeitsprobleme aufweisen. Beispielsweise ist eine Isolationsschicht in der MTJ-Vorrichtung eine Barriere (z. B. 1 KΩ bis 10 KΩ), die ein Widerstand gegenüber dem Fließen eines großen Stroms ist und ein kleinerer Stromfluss verursacht höhere Schreibfehler.
  • Kurzbeschreibung der Zeichnungen
  • Die Ausführungsformen der Offenbarung werden aus der nachstehenden detaillierten Beschreibung und aus den beigefügten Zeichnungen der verschiedenen Ausführungsformen der Offenbarung klarer hervorgehen, die jedoch nicht als die Offenbarung auf diese speziellen Ausführungsformen beschränkend auszulegen ist, sondern nur der Erklärung und des Verständnisses dienen.
  • 1 zeigt eine 1T-1MTJ-Bit-Zelle mit zwei Anschlüssen für STT-MRAM.
  • 2A ist eine 1T-1MTJ-Spin-Hall-Effekt-(SHE)MRAM-Bit-Zelle gemäß einer Ausführungsform der Offenbarung.
  • 2B zeigt einen typischen Materialstapel für Riesen-SHE-(GSHE)Spin-Drehmoment-Schalten-basierten 1T-MTJ gemäß einer Ausführungsform der Offenbarung.
  • 2C ist eine Draufsicht der Vorrichtung aus 2B.
  • 2D zeigt die Richtung von Spin-Strömen und Ladeströmen wie von SHE in Metallen entschieden.
  • 3A–C sind die Auslegungen der 1T-1MTJ-SHE-MRAM-Bit-Zelle gemäß einer Ausführungsform der Offenbarung.
  • 3D ist eine Draufsicht einer Auslegung einer Querschnittsansicht von zwei 1T-1MTJ-SHE-MRAM-Bit-Zellen gemäß einer Ausführungsform der Offenbarung.
  • 4A–B zeigen Differential-Lese- und -Schreibvorgänge des 1T-1MTJ-SHE-MRAM gemäß einer Ausführungsform der Offenbarung.
  • 5A–D sind Auslegungen der 1T-1MTJ-SHE-MRAM-Bit-Zelle gemäß einer weiteren Ausführungsform der Offenbarung.
  • 6 ist eine Anordnung von 1T-1MTJ-SHE-MRAM-Bit-Zellen gemäß einer Ausführungsform der Offenbarung.
  • 7 ist ein Kurvendiagramm von Schreibenergie-Verzögerungsbedingungen für eine 1T-1MTJ-SHE-MRAM-Bit-Zelle verglichen mit traditionellen MTJs gemäß einer Ausführungsform.
  • 8 ist ein Kurvendiagramm verlässlicher Schreibzeiten für eine 1T-1MTJ-SHE-MRAM-Bit-Zelle und traditionelle MTJs gemäß einer Ausführungsform.
  • 9 ist eine Smart-Vorrichtung oder ein Rechnersystem oder ein SoC (System-auf-Chip) mit einer 1T-1MTJ-SHE-MRAM-Bit-Zelle gemäß einer Ausführungsform der Offenbarung.
  • Detaillierte Beschreibung
  • Die Ausführungsformen beschreiben eine MTJ-(Magnettunnelübergangs-)SHE-(Spin-Hall-Effekt-)MRAM-(Magnetdirektzugriffsspeicher-)Bit-Zelle. In einer Ausführungsform umfasst die Bit-Zelle eine Select-Leitung oder eine Source-Leitung; eine Zwischenverbindung mit SHE-Material, wobei die Zwischenverbindung mit einer Schreib-Bitleitung gekoppelt ist; einen Transistor, der mit der Select-Leitung und der Zwischenverbindung gekoppelt ist, wobei der Transistor über eine Wortleitung steuerbar ist; und eine MTJ-Vorrichtung mit einer freien Magnetschicht, die mit der Zwischenverbindung gekoppelt ist, wobei ein Ende der MTJ-Vorrichtung mit einer Lese-Bitleitung gekoppelt ist. In einer Ausführungsform ist die Bit-Zelle eine IT-(ein Transistor)1MTJ-SHE-Bit-Zelle. Die Ausführungsformen beschreiben ebenfalls Verfahren zur Auslegung der MTJ-SHE-MRAM-Bit-Zelle.
  • Die MTJ-SHE-MRAM-Bit-Zelle stellt über den Riesen-Spin-Hall-Effekt (GSHE), der eine hohe Spin-Injektionseffizienz erzeugt, einen hochkompakten RAM bereit. Einige der nichtbeschränkenden technischen Effekte der Ausführungsformen sind, dass niedrige Programmierspannungen (oder höherer Strom für identische Spannungen) durch den GSHE ermöglicht werden; geringere Schreibfehlerraten werden erzeugt, um einen schnelleren MRAM (z. B. weniger als 10 ns) zu ermöglichen; Schreib- und Lesepfade werden entkoppelt, um schnellere Leselatenzzeiten zu ermöglichen; ein Schreibvorgang mit geringem Widerstand wird ermöglicht, was eine Injektion höherer Ströme ermöglicht, um ein ultraschnelles Schaltverhalten des MTJ zu erhalten; der Lesestrom wird im Vergleich zu dem Schreibstrom und traditionellen MTJs (z. B. weniger als ein Lesestrom von 10 μA im Vergleich zu 100 μA für einen nominalen Schreibvorgang) signifikant reduziert; und eine verbesserte Verlässlichkeit des Tunneloxids und des MTJ wird erzielt etc.
  • In der folgenden Beschreibung werden mehrere Details besprochen, um eine gründlichere Erklärung von Ausführungsformen der vorliegenden Offenbarung bereitzustellen. Für einen Fachmann geht jedoch klar hervor, dass Ausführungsformen der vorliegenden Offenbarung ohne diese speziellen Details praktiziert werden kann. In anderen Fällen sind bekannte Strukturen und Vorrichtung in Form eines Blockschaltbilds dargestellt und nicht im Detail, um zu verhindern, dass die Ausführungsformen der vorliegenden Offenbarung unklar werden.
  • Es gilt anzumerken, dass Signale in den entsprechenden Zeichnungen der Ausführungsformen mit Linien dargestellt werden. Einige Linien können dicker sein, um wichtigere Signalpfade anzugeben, und/oder können Pfeile an einem oder mehreren Enden aufweisen, um die Richtung des primären Informationsflusses anzuzeigen. Solche Angaben sollen nicht beschränkend sein. Vielmehr sollen die Linien, die in Verbindung mit einer oder mehreren beispielhaften Ausführungsformen verwendet werden, ein einfacheres Verständnis einer Schaltung oder einer logischen Einheit ermöglichen. Jedes dargestellte Signal, wie von Anforderungen an die Auslegung oder Präferenzen vorgegeben, kann tatsächlich eines oder mehrere Signale umfassen, die sich in jede Richtung bewegen können und mit jeder geeigneten Art eines Signalschemas implementiert werden können.
  • In der gesamten Beschreibung und in den Patentansprüchen bedeutet der Begriff „verbunden” eine direkte elektrische Verbindung zwischen den Dingen, die verbunden sind, ohne jegliche Zwischenvorrichtung. Der Begriff „gekoppelt” kann entweder eine direkte elektrische Verbindung zwischen den Dingen, die verbunden sind, oder eine indirekte Verbindung durch eine oder mehrere passive oder aktive Zwischenvorrichtungen bedeuten. Der Begriff „Schaltung” bezieht sich auf eine oder mehrere passive und/oder aktive Komponenten, die angeordnet sind, um miteinander zu kooperieren, um eine erwünschte Funktion bereitzustellen. Der Begriff „Signal” bezieht sich auf zumindest ein Stromsignal, Spannungssignal oder Daten-/Taktsignal. Die Bedeutung von „ein”, „eine” und „der”, „die”, „das” umfasst auch Pluralbezüge. Die Bedeutung von „in” umfasst „in” und „auf T”.
  • Der Begriff „skalieren” bezieht sich im Allgemeinen auf Konvertieren einer Auslegung (schematisch und Auslegung) von einer Prozesstechnologie in eine andere Prozesstechnologie. Der Begriff „skalieren” bezieht sich im Allgemeinen ebenfalls auf das Verkleinern der Auslegung und Vorrichtungen innerhalb des gleichen Technologieknotens. Der Begriff „skalieren” kann sich auch auf das Einstellen (z. B. Verlangsamen) einer Signalfrequenz im Vergleich zu einem anderen Parameter, z. B. dem Stromversorgungspegel, beziehen. Die Begriffe „im Wesentlichen”, „fast”, „etwa”, „nahe” und „zirka”, beziehen sich im Allgemeinen auf einen Bereich innerhalb von ±20% eines Zielwerts.
  • Sofern nicht anders angegeben, gibt die Verwendung von Ordinaladjektiven „erste/r/s”, „zweite/r/s” und „dritte/r/s” etc. zur Beschreibung eines gemeinsamen Objekts nur an, dass auf verschiedene Ausführungen ähnlicher Objekte Bezug genommen wird und es soll nicht impliziert werden, dass diese so beschriebenen Objekte sich in einer gegebenen Reihenfolge, entweder temporal, räumlich oder in irgendeiner anderen Art einer Reihung befinden müssen.
  • Zum Zwecke der Ausführungsformen sind die Transistoren Metalloxidhalbleiter-(MOS)Transistoren, die Drain-, Source-, Gate- und Bulk-Anschlüsse umfassen. Die Transistoren umfassen ebenfalls Tri-Gate- und FinFet-Transistoren, Gate-All-Around-Cylindrical-Transistoren oder andere Vorrichtungen, die eine Transistorfunktionalität ausüben, wie Kohlenstoff-Nanoröhrchen oder Spintronic-Vorrichtungen. Source- und Drain-Anschlüsse können identische Anschlüsse sein und sind hierin austauschbar verwendet. Fachleute werden anerkennen, dass andere Transistoren, z. B. bipolare Übergangstransistoren – BJT PNP/NPN, BiCMOS, CMOS, eFET etc. verwendet werden können, ohne dabei vom Schutzumfang der Offenbarung abzuweichen. Der Begriff „MN” gibt einen Transistor vom n-Typ (z. B. NMOS, NPN BJT etc.) an und der Begriff „MP” gibt einen Transistor vom p-Typ (z. B. PMOS, PNP BJT etc.) an.
  • 2A ist eine 1T-1MTJ-SHE-MRAM-Bit-Zelle 200 gemäß einer Ausführungsform der Offenbarung. Es wird gezeigt, dass jene Elemente aus 2A mit denselben Bezugsziffern (oder -Namen) wie die Elemente jeder anderen Figur auf jede ähnliche Weise wie die, die beschrieben wurde, betrieben werden oder funktionieren können, sind jedoch nicht darauf beschränkt.
  • In einer Ausführungsform ist eine Bit-Zelle 200 verglichen mit der Bit-Zelle 100 mit zwei Anschlüssen eine Vorrichtung mit drei Anschlüssen. In dieser Ausführungsform sind Lese- und Schreibbitleitungs-(BL)Anschlüsse voneinander entkoppelt und bilden die ersten zwei Anschlüsse und die Sourceleitung (SL), die auch als Select-Leitung bezeichnet wird, bildet den dritten Anschluss. In einer Ausführungsform umfasst Bit-Zelle 200 eine MTJ-Vorrichtung mit einer freien Magnetschicht in direktem Kontakt mit GSHE-Metall, das ein Metall ist, das SHE-Eigenschaften aufweist. In einer Ausführungsform umfasst Bit-Zelle 200 Transistor M1, wobei einer seiner Drain-/Sourceanschlüsse mit dem GSHE-Metall 201 (auch als Zwischenverbindung bezeichnet, die aus SHE-Material gebildet wurde) gekoppelt ist und der andere seiner Source-/Drainanschlüsse mit SL gekoppelt ist. In einer Ausführungsform ist Transistor M1 ein Transistor vom n-Typ, z. B. NMOS. In einer Ausführungsform ist Transistor M1 ein Transistor vom p-Typ.
  • Eine breite Kombination aus Materialien kann zum Materialstapeln der MTJ-Vorrichtung verwendet werden. In dieser Ausführungsform umfasst der Materialstapel: COxFeyBz, MgO, CoxFeyBz, Ru, CoxFeyBz, IrMn, Ru, Ta und Ru, wobei „x”, „y” und „z” ganze Zahlen sind. In anderen Ausführungsformen können andere Materialien verwendet werden, um die MTJ-Vorrichtung zu bilden, die eine fixierte Magnetschicht und die freie Magnetschicht umfasst.
  • In einer Ausführungsform befindet sich das GSHE-Material 201 ausschließlich auf der MTJ-Vorrichtung, d. h. es wird nicht gemeinsam mit anderen MTJ-Vorrichtungen genutzt. In einer Ausführungsform ist das GSHE-Material 201 direkt mit Schreib-BL gekoppelt. In einer Ausführungsform ist Lese-BL mit einem weiteren Anschluss der MTJ-Vorrichtung gekoppelt. In einer Ausführungsform ist Wortleitung (WL) mit dem Gate-Anschluss von Transistor M1 gekoppelt. In einer Ausführungsform befindet sich Select-Transistor M1 im Sättigungsmodus, um die bestehende Beschränkung von hochskalierten MRAM-Anordnungen zu überwinden.
  • In einer Ausführungsform wird Spin-Strom in die freie Magnetschicht der MTJ-Vorrichtung, die in direktem Kontakt mit der Zwischenverbindung steht, die aus dem SHE-Material ausgebildet wurde, injiziert, um Daten auf Bit-Zelle 200 zu schreiben. In einer Ausführungsform fühlt ein Abfühlverstärker Lese-BL und -SL ab, um Daten aus Bit-Zelle 200 auszulesen.
  • Es gibt mehrere Vorteile von Bit-Zelle 200 gegenüber Bit-Zelle 100. Beispielsweise ist der Schreib- und Lesevorgang der Bit-Zelle 200 voneinander entkoppelt, um einen hochoptimierten Schreibvorgang zu ermöglichen, z. B. weniger als 10 ns mit sehr geringer BER (Bitfehlerrate). Andere Vorteile umfassen z. B. dass der Lesepfadwiderstand nunmehr für Leseverstärker-Anforderungen optimiert werden kann; Durchführbarkeit, um eine Spin-Injektionseffizienz von etwa 100% oder mehr aufgrund der Spin-Hall-Verbesserung zu erzielen; kleinere oder gleiche Dichte verglichen mit der Dichte von Bit-Zelle 100.
  • 2B zeigt einen typischen Materialstapel 220 für auf GSHE-Spin-Drehmoment-Schalten basierendem 1T-1MTJ, gemäß einer Ausführungsform der Offenbarung. In einer Ausführungsform besteht der MTJ-Stapel aus freier Magnetschicht (FM1), MgO-Tunneloxid, einer fixierten Magnetschicht (FM2) mit synthetischem Anti-Ferro-Magnet (SAF) – auf CoFe/Ru Basis – und Anti-Ferromagnet (AFM). Die SAF-Schicht ermöglicht das Auslöschen der Dipolfelder rund um die freie Magnetschicht. Eine breite Kombination aus Materialien kann für das Materialstapeln verwendet werden.
  • Die Schreibelektrode umfasst ein GSHE-Metall (gleich wie 201 aus 2A) aus β-Tantalum (β-Ta), β-Wolfram (β-W), Pt, Kupfer (Cu), dotiert mit Elementen wie Iridium, Bismut und irgendeinem der Elemente der 3d-, 4d-, 5d- und 4f-, 5f-Periodengruppen in dem Periodensystem. In einer Ausführungsform geht die Schreibelektrode in ein Metall mit normal hoher Leitfähigkeit (z. B. Cu) über, um den Schreibelektrodenwiderstand zu minimieren.
  • 2C ist eine Draufsicht 230 der Vorrichtung aus 2B. In 2C ist der Magnet für eine geeignete Spin-Injektion entlang der Breite der GSHE-Elektrode angeordnet. Die Magnetzelle wird durch Beaufschlagen eines Ladestroms über die GSHE-Elektrode beschrieben. Die Richtung des magnetischen Beschreibens wird von der Richtung des beaufschlagten Ladestroms bestimmt. Positive Ströme (entlang +y) erzeugen einen Spin-Injektionsstrom mit Transportrichtung (entlang +z) und Spins, die in die (+x) Richtung weisen.
  • 2D ist ein Querschnitt 240 des GSHE-Materials, der die Richtung von Spin-Strömen und Ladeströmen, wie von SHE in Metallen bestimmt, zeigt. Der injizierte Spin-Strom wiederum erzeugt ein Spin-Drehmoment, um den Magneten in die +x- oder –x-Richtung auszurichten. Der Quer-Spin-Strom ( I →s = I →↑ – I →↓ mit Spin-Richtung σ ^) für einen Ladestrom (I →c) in der Schreibelektrode ist
    Figure DE112013007149T5_0002
    worin PSHE = (I →↑ – I →↓)/(I →↑ – I →↓ ) die Spin-Hall-Injektionseffizienz ist, die das Größenverhältnis von Quer-Spin-Strom zu lateralem Ladestrom ist, „w” die Breite des Magneten ist, „t” die Dicke der GSHE-Metallelektrode ist, λsf die Spin-Flip-Länge in dem GSHE-Metall ist, θGSHE der Spin-Hall-Winkel für das GSHE-Metall zur FM1-Grenzfläche ist. Das injizierte Spin-Winkelmoment, das für das Spin-Drehmoment verantwortlich ist, wird folgendermaßen angegeben: S → = hI →s/2e (2)
  • 3A–C sind Auslegungen der 1T-1MTJ-SHE-MRAM-Bit-Zelle gemäß einer Ausführungsform der Offenbarung. Es wird darauf hingewiesen, dass jene Elemente aus 3A–C, die dieselben Bezugsziffern (oder -Namen) wie die Elemente irgendeiner anderen Figur aufweisen, auf irgendeine ähnliche Art wie die beschriebene betrieben oder funktionieren können, sind aber nicht darauf beschränkt.
  • 3A ist eine Ausführungsform von 1T-1MTJ-SHE-MRAM-Bit-Zelle 300, in der SL mit Metall null (M0) gebildet ist, Schreib-BL mit zweiter Metallschicht (M2) gebildet ist, Lese-BL mit vierter Metallschicht (M4) gebildet ist, und die MTJ-Vorrichtung in einer Region ausgebildet ist, die der dritten Metallschicht (M3) zugewiesen wurde. In dieser Ausführungsform ist M0 die Schicht, die dem Transistor M1 am nächsten ist (d. h. am nächsten zum Diffusionsbereich), M2 ist über M1, M3 ist über M2 und M4 ist über M3.
  • In dieser Ausführungsform umfasst Bit-Zelle 300 einen Select-Transistor M1 mit einem Gate, das von Wortleitung WL gesteuert wird. In einer Ausführungsform ist der Schreibanschluss von Bit-Zelle 300 über eine untere Elektrode, die strukturiert ist, um Kontakt mit der freien Magnetschicht des MTJ herzustellen, gekoppelt. In einer Ausführungsform wird der Schreibstrom durch Vorspannen von M2 und M0 bereitgestellt, die normal zu der Wortleitung von Bit-Zelle 300 strukturiert sind.
  • In einer Ausführungsform ist die Select-Leitung mit M2 gebildet, Schreib-BL ist mit M4 gebildet, Lese-BL ist mit sechster Metallschicht (M6) gebildet und die MTJ-Vorrichtung ist in der Region positioniert, die einer fünften Metallschicht (M5) zugewiesen ist, d. h. unter Verwendung der Region von Durchkontaktierung V5, M5 und Durchkontaktierung V6. In dieser Ausführungsform ist M5 über M4 und M6 ist über M5. In einer weiteren Ausführungsform ist die Select-Leitung mit M4 gebildet, Schreib-BL ist mit M6 gebildet, Lese-BL ist mit achter Metallschicht (M8) gebildet und die MTJ-Vorrichtung ist in der Region positioniert, die einer siebten Metallschicht (M7) zugewiesen ist, d. h. unter Verwendung der Region von Durchkontaktierung V7, M7 und Durchkontaktierung V8. In dieser Ausführungsform ist M7 über M6 und M8 ist über M7.
  • 3B ist eine Querschnittsansicht 320 einer 1T-1MTJ-SHE-MRAM-Bit-Zelle 300 gemäß einer Ausführungsform der Offenbarung. In einer Ausführungsform sind die Source- und Drain-Region von Transistor M1 mit Metallschichten TCN gekoppelt und sind wiederum mit M0C- bzw. M0B-Leitungen gekoppelt, wobei M0C und M0B Metallsegmente in der M0-Schicht sind. In einer Ausführungsform ist M0C eine kontinuierliche Leitung für eine Reihe von Bit-Zellen in einer Anordnung. In einer Ausführungsform ist Sourceleitung (SL) mit M0C gekoppelt. In einer Ausführungsform ist M0B durch Durchkontaktierung V1, erster Metallschicht (M1) und Durchkontaktierung V2 mit der M2-Schicht gekoppelt. In einer Ausführungsform ist Durchkontaktierung V2 mit M2B (Segment in M2-Schicht) gekoppelt und ist indirekt gekoppelt, um BL durch M2C zu schreiben. In einer Ausführungsform ist M2B durch Durchkontaktierung V2, einem weiteren Segment von M1 gekoppelt und ist durch eine weitere Durchkontaktierung V2 mit M1 zurück zu M2C gekoppelt, wie in der gepunkteten Region dargestellt ist. In einer Ausführungsform befindet sich die MTJ-Vorrichtung in Regionen von Durchkontaktierung V3, M3 und Durchkontaktierung V4. Ein Ende der MTJ-Vorrichtung ist durch Durchkontaktierung V3 mit M2B gekoppelt, während das andere Ende der MTJ-Vorrichtung durch Durchkontaktierung V4 gekoppelt ist, um BL auf M4 zu lesen. In dieser Ausführungsform ist M2B das Metall mit SHE-Material.
  • 3C ist eine Draufsicht 330 der Auslegung von Querschnittsansicht 320 von 1T-1MTJ-SHE-MRAM-Bit-Zelle 300 gemäß einer Ausführungsform der Offenbarung. Die MTJ-Schicht befindet sich am hinteren Ende des CMOS-Stapels, der die vertikale Position von V3-M3-V4 besetzt.
  • 3D ist eine Draufsicht 340 einer Auslegung von Querschnittsansicht 320 von zwei 1T-1MJT-SHE-MRAM-Bit-Zellen 300 gemäß einer Ausführungsform der Offenbarung. In dieser Ausführungsform zeigt die Interkonnektivität, dass M2C (auf M2) BL-Schreiben, M4-BL-Lesen und M0-SL zwischen Bit-Zellen gemeinsam genutzt werden. In dieser Ausführungsform werden die lokalen Zwischenverbindungen mit SHE-Material, die direkt mit der freien Magnetschicht der entsprechenden MTJ-Vorrichtungen der zwei Bit-Zellen gekoppelt sind, nicht zwischen Bit-Zellen gemeinsam genutzt werden, d. h. die SHE-Zwischenverbindung wird von benachbarten Zellen aus einer Reihe von Bit-Zellen nicht gemeinsam genutzt.
  • 4A–B zeigen den Differential-Lese- und -Schreibvorgang von 1T-1MTJ-SHE-MRAM gemäß einer Ausführungsform der Erfindung. Es wird darauf hingewiesen, dass jene Elemente aus 4A–B mit denselben Bezugsziffern (oder Namen) wie die Elemente aus jeder anderen Figur auf jede ähnliche Weise wie die, die beschrieben wurde, betrieben werden oder funktionieren können, sind jedoch nicht darauf beschränkt. In einer Ausführungsform ermöglicht es Bit-Zelle 300 Differential-(Doppel-Ende-)Lese- und Schreibvorgängen, 1 und 0 schreiben zu können sowie eine verbesserte Lesefunktionalität.
  • 4A zeigt Schreibvorgang 400 von 1T-1MTJ-SHE-MRAM 401 (der derselbe ist wie 300 aus 3A). Auslegung 402 entspricht Auslegung 330 aus 3C. Hier sind nur Teile der Auslegung dargestellt, die den Schreibvorgangspfad zeigen. In dieser Ausführungsform werden benachbarte Zellen nicht von dem Schreibstrom in der Reihe gestört, da das Spin-Hall-Material nur auf der zweiten M2-Leitung für jede Bit-Zelle vorhanden ist. In einer Ausführungsform wird der Schreibstrom durch Vorspannen von M2 und M0, die normal zu der Wortleitung von Bit-Zelle 300 strukturiert sind, bereitgestellt.
  • 4B zeigt Lesevorgang 420 von 1T-1MTJ-SHE-MRAM 421 (der derselbe ist wie 300 aus 3A). Auslegung 422 entspricht Auslegung 330 aus 3C. Hier sind nur Teile der Auslegung, die den Schreibvorgangspfad zeigen, dargestellt. Während des Lesevorgangs sind M4 und M0 mit einem Leseverstärker (nicht dargestellt) gekoppelt. In dieser Ausführungsform fließt Strom von M4 (Lese-BL) durch MTJ in den Transistor M1 an M0-SL. Der Doppelkreis auf MTJ gibt die Richtung des Lesestroms an, der in die Drain-/Sourceregion von Transistor M1 fließt und bei M0-SL austritt.
  • 5A–D sind Auslegungen der 1T-1MTJ-SHE-MRAM-Bit-Zelle gemäß einer weiteren Ausführungsform der Offenbarung. Es wird darauf hingewiesen, dass jene Elemente aus 5A–D mit denselben Bezugsziffern (oder Namen) wie die Elemente aus jeder anderen Figur auf jede ähnliche Weise wie die, die beschrieben wurde, betrieben werden oder funktionieren können, sind jedoch nicht darauf beschränkt.
  • 5A ist eine Ausführungsform von 1T-1MTJ-SHE-MRAM-Bit-Zelle 500, in der SL mit M0 gebildet ist, Schreib-BL mit M0 gebildet ist, Lese-BL mit M4 gebildet ist und die MTJ-Vorrichtung in der für M3 zugewiesenen Region gebildet ist. In dieser Ausführungsform umfasst Bit-Zelle 500 einen Select-Transistor M1 mit einem Gate, das von einer Wortleitung WL gesteuert wird. In einer Ausführungsform ist der Schreibanschluss der Bit-Zelle über eine untere Elektrode, die strukturiert ist, um Kontakt mit der freien magnetischen Schicht des MTJ herzustellen, gekoppelt. In dieser Ausführungsform befindet sich die MTJ-Vorrichtung in Schichten V2-M2-V3.
  • 5B ist eine Auslegung 520 von 1T-1MTJ-SHE-MRAM-Bit-Zelle 500. Die gestrichelten Linien AA und BB sind in 5C bzw. 5D dargestellt. In dieser Ausführungsform befindet sich die MTJ-Vorrichtung in Schichten V2-M2-V3. Der Bereich von Bit-Zelle 520 ist aufgrund einer Positionsveränderung des MTJ-Stapels im Vergleich zum Bereich von Bit-Zelle 330 um 30% vergrößert. Jedoch werden Differential-Schreib- und -Lesevorgänge aufrechterhalten. In einer Ausführungsform wird M0-BL-Schreiben zwischen zwei benachbarten Spalten gemeinsam genutzt.
  • 5C zeigt einen Querschnitt 530 von Schnitt AA, der parallel zu der Länge des Magneten ist, gemäß einer Ausführungsform. In dieser Ausführungsform ist SL auf M0-C-Schicht (d. h. auf M0) gebildet. In dieser Ausführungsform befindet sich das SHE-Material auf der M1-Region und ist direkt mit der freien Magnetschicht der MTJ-Vorrichtung gekoppelt. Lese-BL befindet sich auf M4 und ist durch Durchkontaktierung V4, Segment von M3 und Durchkontaktierung V3 mit der MTJ-Vorrichtung gekoppelt. Die Anschlusskontaktstelle „y” koppelt einen der Source-/Drainanschlüsse von Transistor M1 mit der auf SHE-Material basierenden M1-Schicht. 5D zeigt einen Querschnitt 540 von Schnitt BB, der normal zu der Länge des Magneten ist, gemäß einer Ausführungsform. In dieser Ausführungsform sind Schreib-BL, Lese-BL und Select-Leitung parallel und fließen in dieselbe Richtung, um ein Differentialschreiben von MTJ zu ermöglichen.
  • 6 ist eine Anordnung 600 von 1T-1MTJ-SHE-MRAM-Bit-Zellen gemäß einer Ausführungsform der Offenbarung. Es wird darauf hingewiesen, dass jene Elemente aus 6 mit denselben Bezugsziffern (oder Namen) wie die Elemente aus jeder anderen Figur auf jede ähnliche Weise wie die, die beschrieben wurde, betrieben werden oder funktionieren können, sind jedoch nicht darauf beschränkt. Um die Ausführungsformen nicht zu verkomplizieren, ist eine 3 × 4-Anordnung von MRAM mit drei horizontalen Reihen und vier vertikalen Spalten dargestellt. Jedoch sind die Ausführungsformen auf jede Anordnungsgröße anwendbar.
  • In dieser Ausführungsform umfasst Anordnung 600 eine Vielzahl von MTJ-Bit-Zellen, d. h. eine Vielzahl von Select-Leitungen (SLs) auf M0, d. h. M0-SL1-3, eine Vielzahl von Schreib-Bitleitungen-BL1-3-Schreiben; eine Vielzahl von Lese-Bitleitungen-BL1-3-Lesen, eine Vielzahl von Zwischenverbindungen mit SHE-Material, das mit der entsprechenden freien Magnetschicht einer Vielzahl von MTJ-Vorrichtungen gekoppelt ist, do dass die SHE-Zwischenverbindungen nicht von MTJ-Vorrichtungen gemeinsam genutzt werden; und eine Vielzahl von Transistorreihen, wobei Transistoren in jeder Reihe mit einer aus einer Select-Leitung der Vielzahl von Select-Leitungen gekoppelt sind und wobei jede Zwischenverbindung aus der Vielzahl von Zwischenverbindungen in einer Transistorreihe mit einer der Schreib-Bitleitungen gekoppelt ist. In einer Ausführungsform ist jede aus der Vielzahl von Lese-Bitleitungen mit einer Reihe aus MTJ-Vorrichtungen aus der Vielzahl von Reihen aus MTJ-Vorrichtungen gekoppelt. Die Bit-Zelle kann gemäß jeder der Ausführungsformen dieser Offenbarung implementiert werden.
  • 7 ist ein Kurvendiagramm 700 von Schreibenergie-Verzögerungsbedingungen für eine 1T-1MTJ-SHE-MRAM-Bit-Zelle im Vergleich mit traditionellen MTJs gemäß einer Ausführungsform. Die x-Achse ist Energie (fJ/Schreiben) und die y-Achse ist die Verzögerung in Nanosekunden. Das Kurvendiagramm 700 zeigt fünf Wellenformen. Das Kurvendiagramm 700 vergleicht die Energie-Trajektorie von GSHE- und MTJ-(GSHE-MTJ-)Vorrichtungen für ein Magnetschalten in der Ebene wenn die beaufschlagte Schreibspannung variiert wird. Die Energie-Trajektorie (für Schalten in der Ebene) kann folgendermaßen geschrieben werden:
    Figure DE112013007149T5_0003
    wobei Rschreiben der Schreibwiderstand der Vorrichtungen (RGSHE oder RMTJ-P, RMTJ-AP) ist, „P” die Spin-Strompolarisation (PGSHE oder PMTJ) ist, μ0 die Vakuumpermeabilität ist und „e” die Elektronenladung ist. Die Energie bei einer gegebenen Verzögerung ist direkt proportional zu dem Quadrat der Gilbert-Dämpfung.
    Figure DE112013007149T5_0004
    variiert, wenn die Spin-Polarisation für verschiedene GSHE-Metallelektroden variiert. Der kombinierte Effekt aus Spin-Hall-Polarisation, Dämpfung und Widerstand der Spin-Hall-Elektroden ist in Kurvendiagramm 700 dargestellt.
  • Alle Eventualitäten, die in Kurvendiagramm 700 berücksichtigt werden, betreffen einen 30 × 60-nm-Magneten mit einer thermischen Energiebarriere von 40 kT und einer GSHE-Elektrodendicke von 3,5 nm. Die Energie-Trajektorien der Vorrichtungen werden unter Annahme eines Spannungsdurchlaufs von 0–0,7 V in Übereinstimmung mit Spannungsbeschränkungen von skalierten CMOS erhalten. Die Energie-Trajektorie der GSHE-MTJ-Vorrichtungen zeigt im Wesentlichen zwei Arbeitsregionen. Region 1, in der das Energieverzögerungsprodukt in etwa konstant ist, wird wie folgt ausgedrückt:
    Figure DE112013007149T5_0005
    Region 2, in der die Energie proportional zu der Verzögerung ist, wird wie folgt ausgedrückt:
    Figure DE112013007149T5_0006
  • Die zwei Regionen werden durch Energieminima bei:
    Figure DE112013007149T5_0007
    getrennt, wobei eine minimale Schaltenergie für die Spin-Drehmoment-Vorrichtungen erhalten wird.
  • Die Energie-Trajektorie der STT-MTJ-Vorrichtungen (Kurvendiagramme 704 und 705) ist mit einer minimalen Verzögerung von 1 ns für Vorrichtungen in der Ebene bei 0,7 V maximal beaufschlagter Spannung beschränkt, die Schaltenergie für P-AP und AP-P liegt im Bereich von 1 pJ/Schreiben. Im Gegensatz dazu kann die Energie-Trajektorie von GSHE-MTJ-(Anisotropie in der Ebene)Vorrichtungen 701, 702 und 703 Schaltzeiten von nur 20 ps (β-W mit 0,7 V, 20 fJ/Bit) oder einer Schaltenergie von nur 2 fJ (β-W mit 0,1 V, 1,5 ns Schaltzeit) ermöglichen. Kurvendiagramm 700 zeigt, dass die 1T-1SHE-MTJ-Vorrichtung mit derselben Energie eine geringere Schreibvorgangsverzögerung aufweist.
  • 8 ist ein Kurvendiagramm 800 von verlässlichen Schreibzeiten für 1T-1MTJ-SHE-MRAM-Bit-Zelle und traditionellen MTJs gemäß einer Ausführungsform. Kurvendiagramm 800 zeigt Schreibzeiten der 1T-1SHE-MTJ-Vorrichtungen unter Verwendung von Bit-Zellen-Schaltungssimulationen, die mit Landau-Lifschitz-Gilbert-Nanomagnetdynamiken gekoppelt sind. Der Spin-Hall-MTJ zeigt verglichen mit lotrechten und MTJs in der Ebene eine signifikante Schreibzeitverbesserung.
  • 9 ist eine Smart-Device oder ein Computersystem oder ein SoC (System-auf-Chip) mit 1T-1MTJ-SHE-MRAM-Bit-Zelle gemäß einer Ausführungsform der Offenbarung. Es wird darauf hingewiesen, dass jene Elemente aus 9 mit denselben Bezugsziffern (oder Namen) wie die Elemente aus jeder anderen Figur auf jede ähnliche Weise wie die, die beschrieben wurde, betrieben werden oder funktionieren können, sind jedoch nicht darauf beschränkt.
  • 9 zeigt ein Blockschaltbild einer Ausführungsform einer Mobilvorrichtung, in der flache Oberflächenschnittstellenverbindungen verwendet werden können. In einer Ausführungsform stellt Rechnervorrichtung 1600 eine mobile Computervorrichtung dar, wie ein Computertablet, ein Mobiltelefon oder ein Smartphone, einen E-Reader mit Drahtlosschnittstelle oder eine andere drahtlose Mobilvorrichtung. Es gilt zu verstehen, dass bestimmte Komponenten allgemein dargestellt sind und nicht alle Komponenten einer solchen Vorrichtung sind in Rechnervorrichtung 1600 dargestellt.
  • In einer Ausführungsform umfasst Rechnervorrichtung 1600 einen ersten Prozessor 1610 mit MTJ-SHE-MRAM-Bit-Zelle gemäß der besprochenen Ausführungsformen. Andere Blöcke der Rechnervorrichtung 1600 können auch die MTJ-SHE-MRAM-Bit-Zelle der Ausführungsformen umfassen. Die verschiedenen Ausführungsformen der vorliegenden Offenbarung können auch eine interne Netzwerkschnittstelle 1670 wie eine Drahtlosschnittstelle umfassen, so dass eine Systemausführungsform in eine Drahtlosvorrichtung, wie z. B. ein Mobiltelefon oder einen persönlichen digitalen Assistenten eingebaut werden kann.
  • In einer Ausführungsform kann Prozessor 1610 (und Prozessor 1690) eine oder mehrere physikalische Vorrichtungen wie Mikroprozessoren, Anwendungsprozessoren, Mikrosteuereinheiten, programmierbare Logikvorrichtungen oder andere Verarbeitungsmittel umfassen. Die Verarbeitungsvorgänge, die von Prozessor 1610 durchgeführt werden, umfassen das Ausführen einer Betriebsplattform oder eines Betriebssystems, auf dem Anwendungen und/oder Vor ichtungsfunktionen ausgeführt werden. Die Verarbeitungsvorgänge umfassen Vorgänge bezüglich I/O (Eingang/Ausgang) mit einem menschlichen Benutzer oder mit anderen Vorrichtungen, Vorgänge bezüglich der Leistungsverwaltung und/oder Vorgänge bezüglich Verbinden der Rechnervorrichtung 1600 mit einer weiteren Vorrichtung. Die Verarbeitungsvorgänge können auch Vorgänge in Bezug auf Audio-I/O und/oder Anzeige-I/O umfassen.
  • In einer Ausführungsform umfasst Rechnervorrichtung 1600 Audio-Teilsystem 1620, das Hardware-(z. B. Audio-Hardware und Audio-Schaltungen) und Software-(z. B. Treiber, Codecs)Komponenten darstellt, die dem Bereitstellen von Audio-Funktionen an der Rechnervorrichtung zugeordnet werden. Audio-Funktionen können einen Lautsprecher- und/oder Kopfhörer-Ausgang sowie einen Mikrophon-Eingang umfassen. Vorrichtungen für solche Funktionen können in Rechnervorrichtung 1600 integriert sein oder können mit der Rechnervorrichtung 1600 verbunden werden. In einer Ausführungsform wechselwirkt der Benutzer mit der Rechnervorrichtung 1600 durch Bereitstellen von Audio-Befehlen, die von dem Prozessor 1610 empfangen und verarbeitet werden.
  • Anzeige-Teilsystem 1630 stellt Hardware-(z. B. Anzeigevorrichtungen) und Software-(z. B. Treiber)Komponenten bereit, die eine visuelle und/oder taktile Anzeige für einen Benutzer bereitstellen, damit der Benutzer mit der Rechnervorrichtung 1600 Wechselwirken kann. Anzeige-Teilsystem 1630 umfasst Anzeigenschnittstelle 1632, die den jeweiligen Bildschirm oder die Hardware-Vorrichtung umfasst, die verwendet wird, um eine Anzeige für einen Benutzer bereitzustellen. In einer Ausführungsform umfasst Anzeigenschnittstelle 1632 Logik, die von dem Prozessor 1610 getrennt ist, um zumindest einen Teil der Verarbeitungsarbeit in Bezug auf die Anzeige durchzuführen. In einer Ausführungsform umfasst das Anzeige-Teilsystem 1630 eine Touchscreen-(oder Touchpad-)Vorrichtung, die dem Benutzer Ausgabe- sowie Eingabemöglichkeiten bietet.
  • I/O-Steuereinheit 1640 stellt Hardware-Vorrichtungen und Software-Komponenten in Bezug auf eine Interaktion mit einem Benutzer dar. I/O-Steuereinheit 1640 kann so betrieben werden, dass sie Hardware, die Teil von Audio-Teilsystem 1620 und/oder Anzeige-Teilsystem 1630 ist, verwaltet. Zusätzlich dazu weist I/O-Steuereinheit 1640 einen Verbindungspunkt für zusätzliche Vorrichtungen auf, die mit Rechnervorrichtung 1600 verbunden werden können, durch die ein Benutzer mit dem System interagieren kann. Beispielsweise können Vorrichtungen an der Rechnervorrichtung 1600 angebracht werden, die Mikrofonvorrichtungen, Lautsprecher oder Stereosysteme, Videosysteme oder andere Anzeige-Vorrichtungen, Tastaturen oder Tastenblockvorrichtungen oder andere I/O-Vorrichtungen zur Verwendung mit speziellen Anwendungen wie Kartenlesegeräten oder andere Vorrichtungen umfassen.
  • Wie bereits oben erwähnt, kann I/O-Steuereinheit 1640 mit Audio-Teilsystem 1620 und/oder Anzeige-Teilsystem 1630 wechselwirken. Beispielsweise kann eine Eingabe durch ein Mikrofon oder eine andere Audio-Vorrichtung eine Eingabe oder Befehle für eine oder mehrere Anwendungen oder Funktionen der Rechnervorrichtung 1600 bereitstellen. Zusätzlich dazu kann die Audio-Ausgabe anstelle oder zusätzlich zu der Anzeige-Ausgabe bereitgestellt werden. In einem weiteren Beispiel agiert die Anzeige-Vorrichtung, falls Anzeige-Teilsystem 1630 einen Touchscreen umfasst, auch als Eingabevorrichtung, die zumindest teilweise von I/O-Steuereinheit 1640 verwaltet werden kann. Ebenfalls können weitere Knöpfe oder Schalter auf der Rechnervorrichtung 1600 vorhanden sein, um I/O-Funktionen bereitzustellen, die von der I/O-Steuereinheit 1640 verwaltet werden.
  • In einer Ausführungsform verwaltet I/O-Steuereinheit 1640 Vorrichtungen wie Beschleunigungsmesser, Kameras, Lichtsensoren oder andere Umgebungssensoren oder andere Hardware, die in die Rechnervorrichtung 1600 aufgenommen werden kann. Die Eingabe kann ein Teil einer direkten Benutzer-Interaktion sein sowie Bereitstellen einer Umgebungseingabe an das System, um seine Vorgänge zu beeinflussen (wie Geräuschfiltern, Einstellen von Anzeigen je nach Helligkeitsdetektion, Anwenden eines Kamerablitzes oder andere Merkmale).
  • In einer Ausführungsform umfasst Rechnervorrichtung 1600 Leistungsverwaltung 1650, die den Akkuleistungsverbrauch, das Aufladen des Akkus und Merkmale in Bezug auf den Stromsparbetrieb verwaltet. Speicherteilsystem 1660 umfasst Speichervorrichtungen zum Speichern von Informationen in Rechnervorrichtung 1600. Speicher können nichtflüchtige (Zustand ändert sich nicht, falls die Stromzufuhr der Speichervorrichtung unterbrochen wird) und/oder flüchtige (Zustand ist unbestimmt, falls die Stromzufuhr der Speichervorrichtung unterbrochen wird) Speichervorrichtungen umfassen. Speicherteilsystem 1660 kann Anwendungsdaten, Benutzerdaten, Musik, Fotos, Dokumente oder andere Daten sowie Systemdaten speichern (gleichgültig, ob über lange Zeit oder nur kurzfristig), die die Ausführung der Anwendungen und Funktionen der Rechnervorrichtung 1600 betreffen.
  • Elemente von Ausführungsformen sind ebenfalls als ein maschinenlesbares Medium (z. B. Speicher 1660) zum Speichern der computerausführbaren Befehle (z. B. Befehle zum Implementieren von anderen hierin besprochenen Prozessen) bereitgestellt. Das maschinenlesbare Medium (z. B. Speicher 1660) kann Flash-Speicher, optische Disks, CD-ROMs, DVD-ROMs, RAMs, EPROMs, EEPROMs, magnetische oder optische Karten, Phasenänderungsspeicher (PCM) oder andere Arten von maschinenlesbaren Medien umfassen, die zum Speichern von elektronischen oder computerausführbaren Befehlen geeignet sind, sind jedoch nicht darauf beschränkt. Beispielsweise können Ausführungsformen der Offenbarung als ein Computerprogramm heruntergeladen werden (z. B. BIOS), das von einem Fernrechner (z. B. einem Server) an einen anfragenden Computer (z. B. einem Klienten) mittels Datensignalen über eine Kommunikationsverbindung (z. B. eine Modem- oder Netzwerkverbindung) übertragen werden kann.
  • Konnektivität 1670 umfasst Hardware-Vorrichtungen (z. B. drahtlose und/oder verdrahtete Verbindungselemente und Kommunikations-Hardware) und Software-Komponenten (z. B. Treiber, Protokollstapel), um zu ermöglichen, dass die Rechnervorrichtung 1600 mit externen Vorrichtungen kommuniziert. Die Rechnervorrichtung 1600 kann aus getrennten Vorrichtungen wie anderen Rechnervorrichtungen, drahtlosen Zugriffspunkten oder Basisstationen sowie peripheren Geräten wie Kopfhörer, Drucker oder anderen Vorrichtungen bestehen.
  • Konnektivität 1670 kann viele verschiedene Arten von Konnektivität umfassen. Im Allgemeinen ist die Rechnervorrichtung 1600 mit einer Funk-Konnektivität 1672 und einer drahtlosen Konnektivität 1674 dargestellt. Funk-Konnektivität 1672 bezieht sich im Allgemeinen auf Funknetzwerk-Konnektivität, die von drahtlosen Trägern bereitgestellt wird, wie über GSM (Globalsystem für Mobilkommunikation) oder Variationen oder Derivaten, CDMA (Codeteilungs-Mehrfachzugriff) oder Variationen oder Derivaten, TDM (Zeitteilungs-Multiplexing) oder Variationen oder Derivaten oder anderen Funkdienststandards bereitgestellt. Drahtlose Konnektivität (oder Drahtlosschnittstelle) 1674 bezieht sich auf eine drahtlose Konnektivität, die nicht über Funk erfolgt, und kann persönliche Bereichsnetzwerke (wie Bluetooth, Nahfeld etc.), lokale Bereichsnetzwerke (wie WLAN) und/oder weite Bereichsnetzwerke (wie WiMax) oder andere drahtlose Kommunikationsmöglichkeiten umfassen.
  • Periphere Verbindungen 1680 umfassen Hardware-Schnittstellen und -Verbindungselemente sowie Software-Komponenten (z. B. Treiber, Protokollstapel), um periphere Verbindungen herzustellen. Es gilt zu verstehen, dass die Rechnervorrichtung 1600 eine periphere Vorrichtung („für” 1682) für andere Rechnervorrichtungen sein kann sowie periphere Vorrichtungen („davon” 1684) aufweisen kann, die damit verbunden sein. Die Rechnervorrichtung 1600 weist üblicherweise eine „Andock”-Verbindungselement auf, um eine Verbindung mit anderen Rechnervorrichtungen zum Zweck des Verwaltens (z. B. Herunterladen und/oder Hochladen, Ändern, Synchronisieren) von Inhalten auf der Rechnervorrichtung 1600 herzustellen. Zusätzlich dazu kann ein Andock-Verbindungselement ermöglichen, dass die Rechnervorrichtung 1600 mit bestimmten peripheren Vorrichtungen verbunden wird, die es der Rechnervorrichtung 1600 ermöglichen, die Inhaltsausgabe, z. B. an audiovisuelle oder andere Systeme, zu steuern.
  • Zusätzlich zu einem eigenen Andockverbindungselement oder anderer dazugehöriger Verbindungs-Hardware kann die Rechnervorrichtung 1600 periphere Verbindungen 1680 über konventionelle oder standardbasierte Verbindungselemente herstellen. Häufige Typen können einen universellen seriellen Bus-(USB)Stecker (der jede aus einer Anzahl von verschiedenen Hardware-Schnittstellen umfassen kann), Display Port, einschließlich Mini Display Port (MDP), High Definition Multimedia Interface (HDMI), Firewire oder andere Arten umfassen.
  • In der Beschreibung bedeutet ein Verweis auf „eine Ausführungsform”, „1 (eine) Ausführungsform”, „manche Ausführungsformen” oder „andere Ausführungsformen”, dass ein bestimmtes Merkmal, eine Struktur oder eine Eigenschaft, die in Verbindung mit den Ausführungsformen beschrieben wurde, in zumindest einigen Ausführungsformen, aber nicht notwendigerweise in allen Ausführungsformen aufgenommen ist. Das mehrmalige Vorkommen von „einer Ausführungsform”, „1 (eine) Ausführungsform” oder „manche Ausführungsformen” beziehen sich nicht notwendigerweise alle auf dieselben Ausführungsformen. Falls die Beschreibung eine Komponente, ein Merkmal, eine Struktur oder eine Eigenschaft angibt, die aufgenommen werden „kann”, „könnte” oder „möglicherweise aufgenommen werden könnte”, muss diese bestimmte Komponente, dieses bestimmte Merkmal, die Struktur oder Eigenschaft nicht unbedingt vorhanden sein. Falls sich die Beschreibung oder ein Patentanspruch auf „ein” Element bezieht, bedeutet das nicht, dass nur ein Element davon vorhanden ist. Falls sich die Beschreibung oder die Patentansprüche auf „ein zusätzliches” Element beziehen, schließt dies nicht aus, dass es mehr als das eine zusätzliche Element gibt.
  • Außerdem können die speziellen Merkmale, Strukturen, Funktionen oder Eigenschaften auf jede geeignete Art in einer oder mehreren Ausführungsformen kombiniert werden. Beispielsweise kann eine erste Ausführungsform mit einer zweiten Ausführungsform kombiniert werden, trotzdem schließen sich die speziellen Merkmale, Strukturen, Funktionen oder Eigenschaften, die den zwei Ausführungsformen zugewiesen sind, nicht gegenseitig aus.
  • Während die Offenbarung in Verbindung mit speziellen Ausführungsformen davon beschrieben wurde, können viele Alternativen, Modifikationen und Variationen solcher Ausführungsformen für Fachleute in Hinblick auf die voranstehende Beschreibung offenkundig sein. Beispielsweise können andere Speicherarchitekturen, z. B. dynamischer RAM (DRAM) die besprochenen Ausführungsformen verwenden. Die Ausführungsformen der Offenbarung sollen alle diese Alternativen, Modifikationen und Variationen umfassen, sodass diese innerhalb des breiten Schutzumfangs der beigefügten Patentansprüche fallen.
  • Zusätzlich dazu können bekannte Leistungs-/Masseverbindungen für integrierte Schaltungs-(IC)Chips und andere Komponenten innerhalb der vorgelegten Figuren für mehr Einfachheit der Darstellung und Präsentation dargestellt sein oder nicht, um die Offenbarung nicht zu verkomplizieren. Ferner können Anordnungen in Form eines Blockschaltbilds gezeigt werden, um ein Verkomplizieren der Offenbarung zu vermeiden und auch in Hinblick auf die Tatsache, dass spezielle Angaben in Bezug auf die Implementierung solcher Blockschaltbildanordnungen stark vom Rahmen abhängen, in dem die vorliegende Offenbarung implementiert werden soll (d. h. solche speziellen Angaben liegen im Ermessen eines Fachmanns). Wenn spezielle Details (z. B. Schaltungen) dargelegt sind, um beispielhafte Ausführungsform der Offenbarung zu beschreiben, sollte es Fachleuten klar sein, dass die Offenbarung ohne oder mit Variationen dieser speziellen Details praktiziert werden kann. Die Beschreibung ist somit als darstellend und nicht als beschränkend auszulegen.
  • Die folgenden Beispiele betreffen weitere Ausführungsformen. Spezielle Angaben in den Beispielen können auch anderenorts in einer oder mehreren Ausführungsformen verwendet werden. Alle optionalen Merkmale der hierin beschriebenen Vorrichtung können auch in Bezug auf ein Verfahren oder einen Vorgang implementiert werden.
  • Beispielsweise umfasst eine Vorrichtung in einer Ausführungsform Folgendes: eine Select-Leitung; eine Zwischenverbindung mit SHE-Material, wobei die Zwischenverbindung mit einer Schreib-Bitleitung gekoppelt ist; einen Transistor, der mit der Select-Leitung und der Zwischenverbindung gekoppelt ist, wobei der Transistor von einer Wortleitung steuerbar ist; und eine MTJ-Vorrichtung mit einer freien Magnetschicht, die mit der Zwischenverbindung gekoppelt ist. In einer Ausführungsform ist ein Ende der MTJ-Vorrichtung mit einer Lese-Bitleitung gekoppelt. In einer Ausführungsform ist die Select-Leitung auf einer Nullmetall-(M0)Schicht gebildet. In einer Ausführungsform ist die Lese-Bitleitung auf einer vierten Metall-(M4)Schicht gebildet und worin die Schreib-Bitleitung auf einer zweiten Metall-(M2)Schicht gebildet ist.
  • In einer Ausführungsform kann die MTJ-Vorrichtung betrieben werden, um ihren Widerstand während des Lese-Vorgangs zu erhöhen, und worin die MTJ-Vorrichtung betrieben werden kann, um ihren Widerstand während des Schreib-Vorgangs zu verringern. In einer Ausführungsform ist die Zwischenverbindung nur in einer einzigen MTJ-Vorrichtung vorhanden. In einer Ausführungsform ist der Transistor ein Einzeltransistor und die MTJ-Vorrichtung ist eine Einzel-MTJ-Vorrichtung. In einer Ausführungsform ist der Einzeltransistor aus mehreren Diffusionen oder gemeinsamen Diffusion gebildet, so dass sich eine Kanalregion des Transistors wie zwei oder mehrere parallele Transistoren verhält. In einer Ausführungsform befindet sich die MTJ-Vorrichtung physikalisch zwischen der Lese-Bitleitung und der Schreib-Bitleitung und worin die Lese-Bitleitung, die Schreib-Bitleitung und die Select-Bitleitung zueinander parallel sind und in dieselbe Richtung fließen.
  • In einem weiteren Beispiel umfasst ein Verfahren Folgendes: Ausbilden eines Transistors mit einer Source-Region, einer Drain-Region und einer Gate-Region; Ausbilden einer Select-Leitung in Metall null (M0); Koppeln der Select-Leitung mit der Sourceregion des Transistors; Ausbilden der Zwischenverbindung mit SHE-Material; Koppeln der Zwischenverbindung mit einer ersten Metall-(M1)Schicht und mit dem Drainanschluss des Transistors; und Koppeln einer Wortleitung mit der Gateregion des Transistors.
  • In einer Ausführungsform umfasst das Verfahren ferner Folgendes: Ausbilden einer Schreib-Bitleitung in einer zweiten Metall-(M2)Schicht; und Koppeln der Schreib-Bitleitung mit der Zwischenverbindung, worin die MTJ-Vorrichtung sich physikalisch zwischen der Lese-Bitleitung und der Schreib-Bitleitung befindet und worin die Lese-Bitleitung, die Schreib-Bitleitung und die Select-Bitleitung zueinander parallel sind und in dieselbe Richtung fließen. In einer Ausführungsform umfasst das Verfahren ferner Folgendes: Bilden einer MTJ-Vorrichtung in einer Region, die einer dritten Metall-(M3)Schicht zugewiesen ist; und Koppeln einer freien Magnetschicht der MTJ-Vorrichtung mit der Zwischenverbindung.
  • In einer Ausführungsform umfasst das Verfahren ferner Folgendes: Ausbilden einer Lese-Bitleitung in einer vierten Metall-(M4)Schicht; und Koppeln der Lese-Bitleitung mit der MTJ-Vorrichtung, worin sich die MTJ-Vorrichtung physikalisch zwischen der Lese-Bitleitung und der Schreib-Bitleitung befindet und worin die Lese-Bitleitung, die Schreib-Bitleitung und die Select-Bitleitung zueinander parallel sind und in dieselbe Richtung fließen. In einer Ausführungsform umfasst das Verfahren ferner Folgendes: Ausbilden einer MTJ-Vorrichtung in einer Region, die der zweiten Metall-(M2)Schicht zugewiesen ist, und Koppeln einer freien Magnetschicht der MTJ-Vorrichtung mit der Zwischenverbindung. In einer Ausführungsform umfasst das Verfahren ferner Folgendes: Ausbilden einer Lese-Bitleitung in einer vierten Metall-(M4)Schicht; und Koppeln der Lese-Bitleitung mit der MTJ-Vorrichtung über eine dritte Metall-(M3)Schicht. In einer Ausführungsform ist die Zwischenverbindung nur in einer einzigen MTJ-Vorrichtung vorhanden.
  • In einem weiteren Beispiel umfasst eine Vorrichtung in einer Ausführungsform Folgendes: eine Vielzahl von Select-Leitungen; eine Vielzahl von Schreib-Bitleitungen; eine Vielzahl von Zwischenverbindungen mit SHE-Material; und eine Vielzahl von Transistorreihen, worin Transistoren in jeder Reihe mit einer Select-Leitung aus der Vielzahl von Select-Leitungen gekoppelt sind, worin jede Zwischenverbindung aus der Vielzahl von Zwischenverbindungen in einer Transistorreihe mit einer der Schreib-Bitleitungen verbunden ist. In einer Ausführungsform umfasst die Vorrichtung ferner Folgendes: eine Vielzahl von Schreib-Bitleitungen; und eine Vielzahl von MTJ-Vorrichtungsreihen, von denen jede eine freie Magnetschicht umfasst, die mit einer der Zwischenverbindungen gekoppelt ist, worin alle Zwischenverbindungen indirekt miteinander gekoppelt sind. In einer Ausführungsform ist jede aus der Vielzahl von Lese-Bitleitungen mit einer Reihe aus MTJ-Vorrichtungen aus der Vielzahl von Reihen aus MTJ-Vorrichtungen gekoppelt. In einer Ausführungsform kann jede der MTJ-Vorrichtungen betrieben werden, um ihren Widerstand während des Lese-Vorgangs zu erhöhen und worin jede der MTJ-Vorrichtungen betrieben werden kann, um ihren Widerstand während des Schreib-Vorgangs zu verringern.
  • Eine Zusammenfassung ist bereitgestellt, die es dem Leser ermöglicht, die Art und das Prinzip der technischen Offenbarung zu erfassen. Die Zusammenfassung wird unter der Erkenntnis eingereicht, dass sie nicht verwendet wird, um den Schutzumfang oder die Bedeutung der Patentansprüche zu beschränken. Die folgenden Patentansprüche werden hiermit in die detaillierte Beschreibung aufgenommen, wobei jeder Anspruch als eigene, getrennte Ausführungsform steht.

Claims (20)

  1. Vorrichtung, die Folgendes umfasst: eine Select-Leitung; eine Zwischenverbindung mit Spin-Hall-Effekt-(SHE)Material, wobei die Zwischenverbindung mit einer Schreib-Bitleitung gekoppelt ist; einen Transistor, der mit der Select-Leitung und der Zwischenverbindung gekoppelt ist, wobei der Transistor über eine Wortleitung steuerbar ist; und eine Magnettunnelübergangs-(MTJ)Vorrichtung mit einer freien Magnetschicht, die mit der Zwischenverbindung gekoppelt ist.
  2. Vorrichtung nach Anspruch 1, worin ein Ende der MTJ-Vorrichtung mit einer Lese-Bitleitung gekoppelt ist.
  3. Vorrichtung nach Anspruch 1, worin die Select-Leitung auf einer Nullmetall-(MO)Schicht gebildet ist.
  4. Vorrichtung nach Anspruch 1, worin die Lese-Bitleitung auf einer vierten Metall-(M4)Schicht gebildet ist und worin die Schreib-Bitleitung auf einer zweiten Metall-(M2)Schicht gebildet ist.
  5. Vorrichtung nach Anspruch 1, worin die MTJ-Vorrichtung betrieben werden kann, um ihren Widerstand während des Lese-Vorgangs zu erhöhen und worin die MTJ-Vorrichtung betrieben werden kann, um ihren Widerstand während des Schreibvorgangs zu verringern.
  6. Vorrichtung nach Anspruch 1, worin die Zwischenverbindung nur in einer einzigen MTJ-Vorrichtung vorhanden ist.
  7. Vorrichtung nach Anspruch 1, worin der Transistor ein Einzeltransistor ist und die MTJ-Vorrichtung eine Einzel-MTJ-Vorrichtung ist.
  8. Vorrichtung nach Anspruch 7, worin der Einzeltransistor aus mehreren Diffusionen oder einer gemeinsamen Diffusion ausgebildet ist, so dass eine Kanalregion des Transistors sich wie zwei oder mehr parallele Transistoren verhält.
  9. Vorrichtung nach Anspruch 2, worin sich die MTJ-Vorrichtung physikalisch zwischen der Lese-Bitleitung und der Schreib-Bitleitung befindet und worin die Lese-Bitleitung, die Schreib-Bitleitung und die Select-Leitung parallel zueinander sind und in dieselbe Richtung fließen.
  10. Verfahren, das Folgendes umfasst: Ausbilden eines Transistors mit einer Sourceregion, einer Drainregion und einer Gateregion; Ausbilden einer Select-Leitung in Metall null (M0); Koppeln der Select-Leitung mit der Sourceregion des Transistors; Ausbilden einer Zwischenverbindung mit Spin-Hall-Effekt-(SHE)Material; Koppeln der Zwischenverbindung mit einer ersten Metall-(M1)Schicht und mit dem Drainanschluss des Transistors; und Koppeln einer Wortleitung mit der Gateregion des Transistors.
  11. Verfahren nach Anspruch 10, das ferner Folgendes umfasst: Ausbilden einer Schreib-Bitleitung in einer zweiten Metall-(M2)Schicht; und Koppeln der Schreib-Bitleitung mit der Zwischenverbindung, worin sich die MTJ-Vorrichtung physikalisch zwischen der Lese-Bitleitung und der Schreib-Bitleitung befindet und worin die Lese-Bitleitung, die Schreib-Bitleitung und die Select-Leitung parallel zueinander sind und in dieselbe Richtung fließen.
  12. Verfahren nach Anspruch 11, das ferner Folgendes umfasst: Ausbilden einer Magnettunnelübergangs-(MTJ)Vorrichtung in einer Region, die einer dritten Metall-(M3)Schicht zugewiesen ist; und Koppeln einer freien Magnetschicht der MTJ-Vorrichtung mit der Zwischenverbindung.
  13. Verfahren nach Anspruch 12, das ferner Folgendes umfasst: Ausbilden einer Lese-Bitleitung in einer vierten Metall-(M4)Schicht; und Koppeln der Lese-Bitleitung mit der MTJ-Vorrichtung, worin sich die MTJ-Vorrichtung physikalisch zwischen der Lese-Bitleitung und der Schreib-Bitleitung befindet und worin die Lese-Bitleitung, die Schreib-Bitleitung und die Select-Leitung parallel zueinander sind und in dieselbe Richtung fließen.
  14. Verfahren nach Anspruch 10, das ferner Folgendes umfasst: Ausbilden einer Magnettunnelübergangs-(MTJ)Vorrichtung in einer Region, die einer zweiten Metall-(M2)Schicht zugewiesen ist; und Koppeln einer freien Magnetschicht der MTJ-Vorrichtung mit der Zwischenverbindung.
  15. Verfahren nach Anspruch 14, das ferner Folgendes umfasst: Ausbilden einer Lese-Bitleitung in einer vierten Metall-(M4)Schicht; und Koppeln der Lese-Bitleitung mit der MTJ-Vorrichtung über eine dritte Metall-(M3)Schicht.
  16. Verfahren nach Anspruch 10, worin die Zwischenverbindung nur in einer einzigen MTJ-Vorrichtung vorhanden ist.
  17. Vorrichtung, die Folgendes umfasst: eine Vielzahl von Select-Leitungen; eine Vielzahl von Schreib-Bitleitungen; eine Vielzahl von Zwischenverbindungen mit Spin-Hall-Effekt-(SHE)Material; und eine Vielzahl von Transistorreihen, worin Transistoren in jeder Reihe mit einer Select-Leitung der Vielzahl von Select-Leitungen gekoppelt sind, worin jede Zwischenverbindung aus der Vielzahl von Zwischenverbindungen in einer Transistorreihe mit einer der Schreib-Bitleitungen gekoppelt ist.
  18. Vorrichtung nach Anspruch 17, die ferner Folgendes umfasst: eine Vielzahl von Lese-Bitleitungen; und eine Vielzahl von Reihen aus Magnettunnelübergangs-(MTJ)Vorrichtungen, wobei jede eine freie Magnetschicht aufweist, die mit einer der Zwischenverbindungen gekoppelt ist, worin jede Zwischenverbindung indirekt miteinander gekoppelt ist.
  19. Vorrichtung nach Anspruch 18, worin jede aus der Vielzahl von Schreib-Bitleitungen mit einer Reihe aus MTJ-Vorrichtungen aus der Vielzahl von Reihen aus MTJ-Vorrichtungen gekoppelt ist.
  20. Vorrichtung nach Anspruch 18, worin jede der MTJ-Vorrichtungen betrieben werden kann, um ihren Widerstand während eines Lese-Vorgangs zu erhöhen und worin jede der MTJ-Vorrichtungen betrieben werden kann, um ihren Widerstand während eines Schreib-Vorgangs zu verringern.
DE112013007149.5T 2013-06-21 2013-06-21 MTJ-Spin-Hall-MRAM-Bit-Zelle und -Anordnung Pending DE112013007149T5 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2013/047153 WO2014204492A1 (en) 2013-06-21 2013-06-21 Mtj spin hall mram bit-cell and array

Publications (1)

Publication Number Publication Date
DE112013007149T5 true DE112013007149T5 (de) 2016-02-25

Family

ID=52105058

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112013007149.5T Pending DE112013007149T5 (de) 2013-06-21 2013-06-21 MTJ-Spin-Hall-MRAM-Bit-Zelle und -Anordnung

Country Status (7)

Country Link
US (1) US9620188B2 (de)
KR (1) KR20160022809A (de)
CN (1) CN105229741B (de)
DE (1) DE112013007149T5 (de)
GB (1) GB2529773B (de)
TW (1) TWI565111B (de)
WO (1) WO2014204492A1 (de)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150213867A1 (en) * 2014-01-28 2015-07-30 Qualcomm Incorporated Multi-level cell designs for high density low power gshe-stt mram
US9864950B2 (en) * 2014-01-29 2018-01-09 Purdue Research Foundation Compact implementation of neuron and synapse with spin switches
JP6561395B2 (ja) 2014-06-18 2019-08-21 インテル・コーポレーション 装置
CN104778967B (zh) * 2015-04-20 2017-04-26 北京航空航天大学 一种自旋霍尔效应辅助的自旋转移矩非易失性触发器
KR102466032B1 (ko) 2015-06-24 2022-11-11 타호 리서치 리미티드 로직 및 메모리 디바이스들을 위한 금속 스핀 초격자
US10198402B1 (en) 2015-08-28 2019-02-05 University Of South Florida Magnetic coprocessor and method of use
WO2017039793A1 (en) * 2015-08-28 2017-03-09 University Of South Florida Magnetic coprocessor and method of use
WO2017052561A1 (en) * 2015-09-24 2017-03-30 Intel Corporation Memory with high overlay tolerance
US9490297B1 (en) * 2015-09-30 2016-11-08 HGST Netherlands B.V. Half select method and structure for gating rashba or spin hall MRAM
CN108292702B (zh) 2015-11-27 2022-01-28 Tdk株式会社 磁阻效应元件、磁存储器、磁化反转方法及自旋流磁化反转元件
DE112016006556T5 (de) 2016-03-07 2018-11-22 Intel Corporation Ansätze zum Einbetten von Spin-Hall-MTJ-Vorrichtungen in einen Logikprozessor und die daraus resultierenden Strukturen
US10490735B2 (en) * 2016-03-14 2019-11-26 Tdk Corporation Magnetic memory
JP6178451B1 (ja) 2016-03-16 2017-08-09 株式会社東芝 メモリセルおよび磁気メモリ
CN107481749A (zh) * 2016-06-13 2017-12-15 中电海康集团有限公司 一种自旋霍尔效应辅助写入的多态磁性随机存取存储器位元及自旋霍尔效应辅助写入方法
US9858975B1 (en) * 2016-08-24 2018-01-02 Samsung Electronics Co., Ltd. Zero transistor transverse current bi-directional bitcell
US10381060B2 (en) * 2016-08-25 2019-08-13 Qualcomm Incorporated High-speed, low power spin-orbit torque (SOT) assisted spin-transfer torque magnetic random access memory (STT-MRAM) bit cell array
US10957844B2 (en) 2016-12-23 2021-03-23 Intel Corporation Magneto-electric spin orbit (MESO) structures having functional oxide vias
US10916583B2 (en) 2016-12-27 2021-02-09 Intel Corporation Monolithic integrated circuits with multiple types of embedded non-volatile memory devices
WO2018136003A1 (en) * 2017-01-17 2018-07-26 Agency For Science, Technology And Research Memory cell, memory array, method of forming and operating memory cell
US9947383B1 (en) 2017-02-23 2018-04-17 International Business Machines Corporation Spin hall write select for magneto-resistive random access memory
JP6316474B1 (ja) 2017-03-21 2018-04-25 株式会社東芝 磁気メモリ
WO2019005129A1 (en) * 2017-06-30 2019-01-03 Intel Corporation BINARY MEMORY CELL MAGNETIC WITH SPIN HALL EFFECT
WO2019005147A1 (en) * 2017-06-30 2019-01-03 Intel Corporation PERPENDICULAR MAGNET ANISOTROPIC SPIN HALL EFFECT MEMORY USING THE SPIN ORBIT EFFECT AND THE EXCHANGE FIELD
US10229722B2 (en) * 2017-08-01 2019-03-12 International Business Machines Corporation Three terminal spin hall MRAM
JP7023637B2 (ja) * 2017-08-08 2022-02-22 株式会社日立ハイテク 磁気トンネル接合素子の製造方法
KR102403731B1 (ko) * 2017-11-01 2022-05-30 삼성전자주식회사 가변 저항 메모리 소자
US11575083B2 (en) 2018-04-02 2023-02-07 Intel Corporation Insertion layer between spin hall effect or spin orbit torque electrode and free magnet for improved magnetic memory
US10790002B2 (en) 2018-06-21 2020-09-29 Samsung Electronics Co., Ltd. Giant spin hall-based compact neuromorphic cell optimized for differential read inference
US11398596B2 (en) 2018-06-28 2022-07-26 Intel Corporation Magnetic tunnel junction (MTJ) integration on backside of silicon
US11165012B2 (en) 2018-10-29 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic device and magnetic random access memory
US10930843B2 (en) * 2018-12-17 2021-02-23 Spin Memory, Inc. Process for manufacturing scalable spin-orbit torque (SOT) magnetic memory
US10971677B2 (en) * 2018-12-27 2021-04-06 Academia Sinica Electrically controlled nanomagnet and spin orbit torque magnetic random access memory including the same
US11574666B2 (en) * 2019-01-11 2023-02-07 Intel Corporation Spin orbit torque memory devices and methods of fabrication
US11062752B2 (en) * 2019-01-11 2021-07-13 Intel Corporation Spin orbit torque memory devices and methods of fabrication
US11276730B2 (en) * 2019-01-11 2022-03-15 Intel Corporation Spin orbit torque memory devices and methods of fabrication
US11054438B2 (en) 2019-03-29 2021-07-06 Honeywell International Inc. Magnetic spin hall effect spintronic accelerometer
US10762942B1 (en) 2019-03-29 2020-09-01 Honeywell International Inc. Magneto-resistive random access memory cell with spin-dependent diffusion and state transfer
EP3731289B1 (de) * 2019-04-23 2024-06-12 IMEC vzw Magnetische tunnelkontaktvorrichtung
KR102657583B1 (ko) 2019-07-19 2024-04-15 삼성전자주식회사 가변 저항 메모리 소자
CN112863575B (zh) * 2019-11-12 2023-12-29 上海磁宇信息科技有限公司 具有磁性隧道结的非易失寄存器
TW202127438A (zh) 2020-01-07 2021-07-16 聯華電子股份有限公司 記憶體
US20210313395A1 (en) * 2020-04-03 2021-10-07 Nanya Technology Corporation Semiconductor device with embedded magnetic storage structure and method for fabricating the same
CN112164706B (zh) * 2020-09-21 2022-11-08 上海磁宇信息科技有限公司 磁性存储器及其制作方法
US11869561B2 (en) 2021-09-23 2024-01-09 International Business Machines Corporation Spin orbit-torque magnetic random-access memory (SOT-MRAM) with cross-point spin hall effect (SHE) write lines and remote sensing read magnetic tunnel-junction (MTJ)
US11948616B2 (en) 2021-11-12 2024-04-02 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof
CN116133438A (zh) * 2021-11-12 2023-05-16 长鑫存储技术有限公司 半导体结构及其制备方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004179483A (ja) * 2002-11-28 2004-06-24 Hitachi Ltd 不揮発性磁気メモリ
US7372722B2 (en) * 2003-09-29 2008-05-13 Samsung Electronics Co., Ltd. Methods of operating magnetic random access memory devices including heat-generating structures
US8363457B2 (en) * 2006-02-25 2013-01-29 Avalanche Technology, Inc. Magnetic memory sensing circuit
JP4682367B2 (ja) * 2007-09-28 2011-05-11 キヤノンアネルバ株式会社 磁気抵抗効果を用いた負性抵抗素子
US8159870B2 (en) * 2008-04-04 2012-04-17 Qualcomm Incorporated Array structural design of magnetoresistive random access memory (MRAM) bit cells
US9368716B2 (en) * 2009-02-02 2016-06-14 Qualcomm Incorporated Magnetic tunnel junction (MTJ) storage element and spin transfer torque magnetoresistive random access memory (STT-MRAM) cells having an MTJ
JP4745414B2 (ja) * 2009-03-30 2011-08-10 株式会社東芝 磁気抵抗素子及び磁気メモリ
US8450818B2 (en) 2009-06-18 2013-05-28 Dmitri E. Nikonov Methods of forming spin torque devices and structures formed thereby
US8063460B2 (en) 2009-12-18 2011-11-22 Intel Corporation Spin torque magnetic integrated circuits and devices therefor
DE102011013998A1 (de) * 2010-03-25 2011-12-15 Schaeffler Technologies Gmbh & Co. Kg Doppelkupplung
GB2469375A (en) 2010-04-01 2010-10-13 David John Bowman Tharp User interface presentation and wagering system
US8796794B2 (en) 2010-12-17 2014-08-05 Intel Corporation Write current reduction in spin transfer torque memory devices
US8604886B2 (en) 2010-12-20 2013-12-10 Intel Corporation Spin torque oscillator having multiple fixed ferromagnetic layers or multiple free ferromagnetic layers
US8933521B2 (en) 2011-03-30 2015-01-13 Intel Corporation Three-dimensional magnetic circuits including magnetic connectors
WO2013025994A2 (en) 2011-08-18 2013-02-21 Cornell University Spin hall effect magnetic apparatus, method and applications
KR101853874B1 (ko) 2011-09-21 2018-05-03 삼성전자주식회사 메모리 장치의 동작 방법 및 상기 방법을 수행하기 위한 장치들
EP2831881A4 (de) 2012-03-29 2016-04-20 Intel Corp Magnetzustandselement und schaltungen
US9281467B2 (en) * 2012-06-29 2016-03-08 Intel Corporation Spin hall effect memory
US8890120B2 (en) 2012-11-16 2014-11-18 Intel Corporation Tunneling field effect transistors (TFETs) for CMOS approaches to fabricating N-type and P-type TFETs
US9195787B2 (en) 2012-11-20 2015-11-24 Intel Corporation Methods and apparatus for modeling and simulating spintronic integrated circuits
US9711284B2 (en) 2012-12-11 2017-07-18 Intel Corporation Structure to make supercapacitor
US9355242B2 (en) 2012-12-17 2016-05-31 Intel Corporation Method and apparatus for managing and accessing personal data
US9209288B2 (en) 2012-12-21 2015-12-08 Intel Corporation Reduced scale resonant tunneling field effect transistor
US8889433B2 (en) * 2013-03-15 2014-11-18 International Business Machines Corporation Spin hall effect assisted spin transfer torque magnetic random access memory
KR102030877B1 (ko) 2013-03-28 2019-10-10 인텔 코포레이션 멀티게이트 공진 채널 트랜지스터
US9391262B1 (en) * 2013-12-23 2016-07-12 Intel Corporation Nanomagnetic devices switched with a spin hall effect
US9230627B2 (en) * 2014-01-28 2016-01-05 Qualcomm Incorporated High density low power GSHE-STT MRAM

Also Published As

Publication number Publication date
TW201517337A (zh) 2015-05-01
TWI565111B (zh) 2017-01-01
CN105229741A (zh) 2016-01-06
GB201520164D0 (en) 2015-12-30
GB2529773A (en) 2016-03-02
WO2014204492A1 (en) 2014-12-24
US9620188B2 (en) 2017-04-11
GB2529773B (en) 2020-10-28
CN105229741B (zh) 2018-03-30
KR20160022809A (ko) 2016-03-02
US20160042778A1 (en) 2016-02-11

Similar Documents

Publication Publication Date Title
DE112013007149T5 (de) MTJ-Spin-Hall-MRAM-Bit-Zelle und -Anordnung
DE102018105755B4 (de) Vorrichtung mit einer Mehrzahl von Schichten planarer nichtflüchtiger Speicherzellen, System mit einem nichtflüchtigen Speicherelement mit einer Mehrzahl von Schichten planarer Magnettunnelübergänge, und Vorrichtung mit Mitteln zum Speichern von Daten in einer dreidimensionalen Anordnung planarer magnetoresistiver Speicherzellen
DE112013003224B4 (de) Speicherzelle basierend auf dem Spin-Hall-Effekt
DE102013106684B4 (de) Leseverstärkerschaltung für resistive Speicher
DE102018105979A1 (de) MRAM-Speicherzelle mit gesteuerter Gate-Spannung und mit senkrechtem Spinbahnmoment
DE112018000840T5 (de) Spin-bahn-drehmoment-mram-speicherzelle mit verbesserter thermischer stabilität
DE112017005863T5 (de) Mram mit spin-akkumulations-drehmoment
US10333523B2 (en) Exclusive-OR logic device with spin orbit torque effect
DE112013007054T5 (de) Vorrichtung für Schreib- und Lese-Vorgänge mit geringem Energieverbrauch für einen resistiven Speicher
DE112013005561B4 (de) Senkrechte Spinübertragungsdrehmomentspeicher-(STTM)-Vorrichtung mit verbesserter Stabilität
DE102016006651A1 (de) Schaltvorrichtung mit spannungsgesteuerter magnetanisotropie, die einen externen ferromagnetischen vormagnetisierungsfilm verwendet
DE112016006556T5 (de) Ansätze zum Einbetten von Spin-Hall-MTJ-Vorrichtungen in einen Logikprozessor und die daraus resultierenden Strukturen
DE102019116096A1 (de) Senkrechte sot-mram-speicherzelle unter verwendung von spin-swapping- induziertem spinstrom
DE102018115209A1 (de) Crosspoint-Spin-Akkumulations-Drehmoment-MRAM
DE112013005558T5 (de) Durch ein elektrisches Feld verbesserte Spinübertragungsdrehmomentspeicher-(STTM)-Vorrichtung
DE102016012584A1 (de) Oben gepinnte SOT-MRAM-Architektur mit In-Stack-Wähler
DE102014014233A1 (de) Spannungsgesteuerter nanomagnetischer Zufallszahlengenerator
DE112013006657T5 (de) Hochstabiler spintronischer Speicher
DE102005046426A1 (de) MRAM und Verfahren zu dessen Herstellung
DE112017007888T5 (de) Ferroelektrischer double-gate-feldeffekt-transistor
DE112012001965B4 (de) Bidirektionales magnonisches Schreiben verwendender Spin-Drehmoment-MRAM
DE102014014267A1 (de) Spintronik-Logikelement
DE112015006896T5 (de) Spinlogik mit magnetischen Isolatoren geschaltet durch Spin-Bahn-Kopplung
DE102019121696A1 (de) Speicherzellen mit einem transistor und einem ferroelektrischen kondensator in diagonalen anordnungen
DE102019116876B4 (de) Asynchrone leseschaltung unter verwendung von verzögerungsabtastung in magnetoresistiven direktzugriffsspeichern (mram)

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication