DE112017007888T5 - Ferroelektrischer double-gate-feldeffekt-transistor - Google Patents

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Abhishek Sharma
Brian S. Doyle
Ravi Pillarisetty
Prashant Majhi
Elijah V. Karpov
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Abstract

Ein ferroelektrischer Feldeffekttransistor (FeFET) umfasst eine erste und eine zweite Gate-Elektrode, eine Source- und eine Drain-Region, eine Halbleiterregion als physische Verbindung zwischen der Source- und der Drain-Region, ein erstes Gate-Dielektrikum zwischen der Halbleiterregion und der ersten Gate-Elektrode und ein zweites Gate-Dielektrikum zwischen der Halbleiterregion und der zweiten Gate-Elektrode. Das erste Gate-Dielektrikum umfasst ein ferroelektrisches Dielektrikum. In einer Ausführungsform umfasst eine Speicherzelle diesen FeFET, wobei die erste Gate-Elektrode elektrisch mit einer Wortleitung verbunden ist und die Drain-Region elektrisch mit einer Bitleitung verbunden ist. In einer anderen Ausführungsform umfasst ein Speicherarray Wortleitungen, die sich in einer ersten Richtung erstrecken, Bitleitungen, die sich in einer zweiten Richtung erstrecken, und eine Mehrzahl solcher Speicherzellen in den Kreuzungsregionen der Wortleitungen und der Bitleitungen. In jeder Speicherzelle ist die Wortleitung eine entsprechende eine der Wortleitungen und die Bitleitung eine entsprechende der Bitleitungen.

Description

  • HINTERGRUND
  • Ein eingebetteter dynamischer Direktzugriffsspeicher (Embedded Dynamic Random Access Memory, eDRAM) und ein eingebetteter statischer Direktzugriffsspeicher (eSRAM) verbrauchen beträchtlich viel Platz, da sie Transistorabstandsbeschränkungen unterliegen. Ein ferroelektrischer Speicher kann als nichtflüchtiger DRAM- und eDRAM-Speicherersatz verwendet werden. Ein ferroelektrischer Feldeffekttransistor- (FFET-) Speicher kann aufgrund von Faktoren wie einer fehlerhaften Gatedielektrikums-Schnittstelle Verschlechterungseffekten wie etwa einer nicht zufriedenstellenden Erfassungsspanne unterliegen. Zum Beispiel bilden nicht alle Kanalmaterialien ideale Schnittstellen mit ferroelektrischen Materialien.
  • Figurenliste
    • 1 ist eine Querschnittsansicht eines Beispiels für einen ferroelektrischen Feldeffekttransistor (FeFET) gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2 ist eine Querschnittsansicht eines Beispiels für einen FeFET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 3 ist eine Querschnittansicht eines Beispiels für einen eingebetteten Speicher gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 4 ist ein Beispiel für einen Spannungskurvenvergleich für eine Ansteuerung eines FeFET in drei unterschiedlichen Zuständen gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 5 ist eine schematische Draufsicht auf eine Beispielskonfiguration für einen eingebetteten Speicher gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 6A ist eine Draufsicht auf ein Beispiels-Layout eines eingebetteten Speichers ohne Überlappung eines Speicherarray und einer peripheren Speicherschaltung.
    • 6B-6C sind Draufsichten auf ein Beispiels-Layout eines eingebetteten Speichers mit Überlappung des Speicherarray und der peripheren Speicherschaltung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 7 stellt ein Beispiel für ein Verfahren zum Herstellen eines auf FeFET basierenden eingebetteten Speichers gemäß einer Ausführungsform der vorliegenden Offenbarung dar.
    • 8 stellt ein Beispiel für ein Rechensystem, das mit hierin angegebenen integrierten Schaltungsstrukturen oder -techniken implementiert ist, gemäß einer Ausführungsform der vorliegenden Offenbarung dar.
  • Diese und andere Merkmale der vorliegenden Ausführungsformen werden durch Lesen der folgenden ausführlichen Beschreibung in Verbindung mit den hierin beschriebenen Figuren besser verstanden werden. In den Zeichnungen kann jede identische oder fast identische Komponente, die in verschiedenen Figuren dargestellt ist, von einem gleichen Bezugszeichen symbolisiert werden. Um der Klarheit willen ist möglicherweise nicht jede Komponente in jeder Zeichnung beschriftet. Außerdem sind die Figuren naheliegenderweise nicht unbedingt maßstabsgetreu gezeichnet oder dazu gedacht, die beschriebenen Ausführungsformen auf die konkret dargestellten Ausgestaltungen zu beschränken. Zum Beispiel mögen manche Figuren zwar allgemein gerade Linien, rechte Winkel und ebene Oberflächen angeben, aber angesichts der in der Realität gegebenen Beschränken von Herstellungsprozessen weist eine tatsächliche Implementierung der offenbarten Techniken möglicherweise nicht ganz gerade Linien oder rechte Winkel auf und manche Merkmale können eine Oberflächentopographie aufweisen oder sind aus anderen Gründen möglicherweise nicht eben. Kurz gesagt werden die Figuren lediglich vorgelegt, um Beispielsstrukturen zu zeigen.
  • DETAILLIERTE BESCHREIBUNG
  • Gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung umfasst ein ferroelektrischer FET (FeFET) zwei Gates (wie etwa getrennt voneinander steuerbare Gates), um die Erfassungsspanne des FeFET zu verbessern. In manchen Ausführungsformen verbessert eine Doppel-Gate-Ein-Transistor- (1T-) FeFET-Zelle eine Kurzkanalsteuerung (ein Unterschwellen-Schwingen; Subthreshold Swing) in Metalloxidhalbleiter-FET(MOSFET)-Vorrichtungen, wie etwa Speichervorrichtungen. In manchen Ausführungsformen führt dies zu einem besseren Strom-Ein/Aus-Verhältnis, was die Detektierbarkeit von separaten Zuständen erleichtert, wenn sie als Speichersystem verwendet werden.
  • Noch genauer betrachtet ist ein ferroelektrisches Material in Gittern organisiert, die eine Polarisierung zwischen parallelen und antiparallelen Zuständen auf einer Basis Gitter für Gitter umschalten. Wenn eine ausreichende Zahl solcher Gitter (z.B. alle oder die meisten von ihnen) im gleichen Zustand polarisiert sind (parallel oder antiparallel), wird von dem Material an sich gesagt, dass es in diesem Zustand (parallel oder antiparallel) ist. Diese Änderung der internen Polarisation wird bei positiven oder negativen Spannungen bewirkt, die als Koerzitivspannungen oder -felder bezeichnet werden. Dadurch werden unterschiedliche Beträge an Polarisation und Ladungspolarität innerhalb des Ferroelektrikums eingeführt. Diese Änderung der Ladung des Ferroelektrikums erzeugt ein eingebautes Feld. Wenn dieses ferroelektrische Feld als Gatedielektrikums-Material verwendet wird, kann man es sich wie einen Ladungskondensator vorstellen. Zum Beispiel kann eine positive Koerzitivspannung verwendet werden, um das ferroelektrische Material in den parallelen Zustand zu schalten oder zu programmieren (z.B. sind alle oder die meisten von den Gittern im parallelen Zustand), während eine negative Koerzitivspannung verwendet werden kann, um das ferroelektrische Material auf den antiparallelen Zustand umzuschalten oder zu programmieren (z.B. sind alle oder die meisten Gitter im antiparallelen Zustand). Zum Beispiel kann ein ansonsten nichtvorgespanntes ferroelektrisches Material ein solches Material sein, bei dem etwa eine Hälfte der Gitter im parallelen Zustand ist und die andere Hälfte im antiparallelen Zustand ist.
  • Wenn dieses ferroelektrische Material mit dem Halbleiterkanal in einem Transistor (z.B. als Gate-Dielektrikum) in Kontakt steht, dann ändert sich ferner die Schwellenspannung des Transistors abhängig von der Richtung der Polarisation (parallel oder antiparallel), dem Wert des Polarisationsfelds und vom Wert des Koerzitivfelds. Gemäß manchen Ausführungsformen umfassen geeignete ferroelektrische Materialien eines oder mehrere aus Bleizirconat-Titanat (PZT), Hafniumzirconiumoxid (HZO), Bariumtitanat (BaTiO3), Bleititanat (PbTiO3) und dotiertem Hafniumdioxid (HfO2). Das dotierte HfO2 kann eines oder mehrere aus siliziumdotiertem HfO2, yttriumdotiertem HfO2 und aluminiumdotiertem HfO2 umfassen.
  • Einzelgate-FeFET-Techniken können problemanfällig sein. Zum Beispiel kann bei Dünnfilm-Halbleiter-FeFET-Schaltungen vom n-Typ eine Notwendigkeit für ein stärkeres effektives Koerzitivfeld bestehen, um das ferroelektrische Material zu depolarisieren. Ferner kann eine Polarisation in der Nähe von Kontakten häufig nicht mehr rückgängig gemacht werden. Außerdem ist eine Leseoperation aufgrund einer niedrigen Transkonduktanz langsam. Ferner können Lese- und Schreiboperationen nicht gleichzeitig ablaufen. Bei solchen Techniken kann das Spannungsfenster aufgrund einer schlechten Gate-Steuerung und eines schlechten Unterschwellen-Steigung (Subthreshold Slope) leiden. Außerdem besteht häufig eine Notwendigkeit für einen anderen Transistor, um eine Depolarisation während einer Leseoperation zu verhindern.
  • Demgemäß wird in einer oder mehreren Ausführungsformen der vorliegenden Offenbarung ein ferroelektrisches Material in eine von den Gate-Oxidschichten eines Doppelgate-MOSFET eingelagert. Die zwei Gates können unabhängig angesteuert werden. In manchen Ausführungsformen liegt das ferroelektrische Material im oberen Gateoxid, während das untere Gate (mit einem linearen Dielektrikum, wie etwa einem High-K-Dielektrikum) für Leseoperationen verwendet wird. In solchen Ausführungsformen können Lese- und Schreiboperationen unabhängig voneinander durchgeführt werden. Ferner können durch nebeneinander ablaufende (z.B. gleichzeitige) Ansteuerungen beider Gates stärkere Gate-Felder erreicht werden, was verstärkte Schreibfelder und Löschfelder zum Ergebnis haben kann. Außerdem wird das Depolarisationsfeld abgeschwächt, da auf den Transistor nicht zugegriffen werden muss.
  • In einer oder mehreren Ausführungsformen der vorliegenden Offenbarung wird ein Doppelgate-FeFET bereitgestellt. In einer oder mehreren Ausführungsformen der vorliegenden Offenbarung wird eine Doppelgate-Backend-1T-FeFET-Speicherzelle bereitgestellt. Gemäß einer Ausführungsform umfasst ein ferroelektrischer Feldeffekttransistor (FeFET) eine erste und zweite Gate-Elektrode, eine Source- und Drain-Region, eine Halbleiterregion als physische Verbindung zwischen der Source- und Drain-Region, ein erstes Gate-Dielektrikum zwischen der Halbleiterregion und der ersten Gate-Elektrode und ein zweites Gate-Dielektrikum zwischen der Halbleiterregion und der zweiten Gate-Elektrode. Das erste Gate-Dielektrikum umfasst ein ferroelektrisches Dielektrikum. In einer anderen Ausführungsform umfasst eine Speicherzelle diesen FeFET, wobei die erste Gate-Elektrode elektrisch mit einer ersten Wortleitung verbunden ist und eine von der Source- und der Drain-Region elektrisch mit einer Bitleitung verbunden ist. In einer noch anderen Ausführungsform umfasst ein Speicherarray eine Mehrzahl von ersten Wortleitungen, die sich in einer ersten Richtung erstrecken, eine Mehrzahl von Bitleitungen, die sich in einer zweiten Richtung erstrecken, welche die erste Richtung kreuzt, und eine Mehrzahl solcher Speicherzellen in Kreuzungsregionen der ersten Wortleitungen und der Bitleitungen. In jeder Speicherzelle ist die erste Wortleitung eine entsprechende eine von den ersten Wortleitungen, und die Bitleitung ist eine entsprechende eine von den Bitleitungen.
  • In einer anderen Ausführungsform umfasst ein eingebetteter Speicher eine Mehrzahl von ersten Wortleitungen, die sich in einer ersten Richtung erstrecken, eine Mehrzahl von Bitleitungen, die sich in einer zweiten Richtung erstrecken, welche die erste Richtung kreuzt, und eine Mehrzahl eingebetteter Speicherzellen in Kreuzungsregionen der ersten Wortleitungen und der Bitleitungen. Jede von den eingebetteten Speicherzellen umfasst einen Backend-Dünnfilmtransistor (TFT). Der Backend-TFT ist ein ferroelektrischer Feldeffekttransistor (FeFET), der eine erste und zweite Gate-Elektrode, eine Source- und Drain-Region, eine Halbleiterregion als physische Verbindung zwischen der Source- und Drain-Region, ein erstes Gate-Dielektrikum zwischen der Halbleiterregion und der ersten Gate-Elektrode und ein zweites Gate-Dielektrikum zwischen der Halbleiterregion und der zweiten Gate-Elektrode umfasst. Das erste Gate-Dielektrikum umfasst ein ferroelektrisches Dielektrikum.
  • Allgemeiner Überblick
  • Gemäß manchen Ausführungsformen der vorliegenden Offenbarung umfasst eine eNVM-Speicherzelle ein ferroelektrisches Material, das als das Gate-Oxid eines Backend-Transistors, wie etwa eines Backend-Dünnfilmtransistors (TFT), eingelagert ist. Der ferroelektrische FET verwendet ein ferroelektrisches Material, um ein Bit (eine logische 1 oder 0) in dem eNVM zu speichern. Das Lesen der Speicherzelle kann destruktiv oder nicht-destruktiv sein. Zwei verschiedene Zustände (parallel oder antiparallel) des ferroelektrischen FET können beispielsweise auf einer Bitleitung erfasst werden. Zum Beispiel kann durch Auswählen der Speicherzelle (z.B. unter Verwendung einer eindeutigen Kombination aus Bitleitung und Wortleitung, gesteuert durch eine Steuerschaltung wie etwa einen Wortleitungstreiber), Verstärken der Vorspannung (z.B. unter Verwendung eines Erfassungsverstärkers), die durch den ferroelektrischen FET an die Bitleitung angelegt wird, und Vergleichen der verstärkten erfassten Vorspannung mit der einer nicht-vorgespannten Bitleitung der Zustand des ferroelektrischen FET (z.B. parallel oder antiparallel) bestimmt werden. Unter Verwendung eines Backend-TFT, z.B. eines TFT, der während eines Back-End-of-Line- (BEOL-) Prozesses gebildet wird, kann der Front-End-of-Line- (FEOL- ) Prozess angewendet werden, um die Logik der Speichersteuerung (z.B. der Wortleitungstreiber, Erfassungsverstärker und dergleichen), unterhalb des Speicherarray zu fertigen. Dies lässt mehr Platz für ferroelektrische FETs und ermöglicht diesen, ihre Funktion als Speichervorrichtungen auch mit kleineren Prozesstechnologien, wie etwa 14 Nanometer (mm), 10 nm, 7 nm, 5 nm und noch weniger, fortzusetzen.
  • Ferner eröffnet die Verwendung einer Doppel-Gate-FeFET-Speicherzelle flexible Möglichkeiten zum Betreiben der eingebetteten Speicher, die aus solchen Zellen erzeugt werden. Zum Beispiel können beide Gates unabhängig angesteuert werden (z.B. mit unterschiedlichen Wortleitungen), was Fähigkeiten zulässt wie Schreiben in die Speicherzelle unter Verwendung der einen Wortleitung und gleichzeitig Lesen aus der Speicherzelle unter Verwendung der anderen Wortleitung oder Schreiben in die Speicherzelle unter Verwendung beider Wortleitungen oder Lesen aus der Speicherzelle unter Verwendung irgendeiner von den Wortleitungen oder Lesen aus der Speicherzelle unter Verwendung beider Wortleitungen. Zum Beispiel kann zum Programmieren ausgewählter Zellen, welche die gleiche Wortleitung gemeinschaftlich verwenden, auf einen antiparallelen Zustand (z.B. unter Verwendung entsprechender Bitleitungen, um die betroffenen Zellen auszuwählen) durch die Wortleitung, deren Gate mit dem ferroelektrischen Dielektrikum gekoppelt ist, eine negative Spannung geliefert werden, während eine positive Spannung von der Wortleitung geliefert werden kann, deren Gate mit dem nicht-ferroelektrischen Dielektrikum gekoppelt ist. Dies erzeugt eine stärkere negative Vorspannung in den ausgewählten Zellen als dies nur durch die Ansteuerung der mit den ferroelektrischen Dielektrika gekoppelten Wortleitung möglich wäre.
  • Architektur und Methodik
  • 1 ist eine (X-Z-) Querschnittsansicht eines Beispiels für einen ferroelektrischen Feldeffekttransistor (FeFET) 100 gemäß einer Ausführungsform der vorliegenden Offenbarung. Hierin bezeichnet die z-Achse grundsätzlich eine vertikale Abmessung (z.B. senkrecht zu einem Substrat einer integrierten Schaltung, während die x- und y-Achse horizontale Abmessungen (z.B. parallel zu Wortleitungs- bzw. Bitleitungsrichtunge) darstellen. Die Komponenten des FeFET 100 können unter Verwendung von Halbleiterherstellungsverfahren, wie etwa Abscheidung und Photolithographie, hergestellt werden. Die Komponenten des FeFET 100 können Teil eines Back-End-Prozesses, wie etwa eines Back-End-of-Line- (BEOL-) Prozesses einer integrierten Halbleiterschaltung sein. Somit können die Komponenten des FeFET 100 als Teil von oder zeitgleich mit den metallischen Verbindungsschichten (wie etwa der oberen oder mittleren Verbindungsschicht) eines Halbleiterfertigungsprozesses hergestellt werden. In manchen anderen Ausführungsformen werden die Komponenten eines FeFET als ein Front-End-of-Line- (FEOL-) Prozess hergestellt.
  • In Ausführungsbeispielen kann die Fertigung der Komponenten des FeFET 100 Teil der Metall-4- (Verbindungs-) Schicht eines BEOL-Prozesses sein, wobei meist ein eigener Prozess (z.B. getrennt von anderen Merkmalen des Metalls 4) angewendet wird, um die Komponenten zu bilden. Bezugnehmend auf 1 wird ein erstes Gate (oder eine erste Gate-Elektrode) 110 gebildet. Das erste Gate 110 ist leitfähig und kann eine oder mehrere Schichten oder Merkmale für das Liefern eines ersten Gate-Signals zu dem FeFET 100 darstellen. Zum Beispiel kann das erste Gate 110 eine erste Wortleitung (wie etwa eine erste Wortleitung, die aus Kupfer (Cu) oder Aluminium (Al) gebildet ist), um ein erstes Gate-Signal von einem ersten Wortleitungstreiber zu liefern, zusammen mit Diffusionsbarrieren und einer ersten Metall-Gate-Elektrode zum Liefern des ersten Gate-Signals in die Nähe der Kanalregion des FeFET 100 aufweisen.
  • Zum Beispiel kann das erste Gate 110 Dünnfilmschichten, wie etwa eine oder mehrere erste Gate-Elektrodenschichten (z.B. Diffusionsbarriere- und erste Metall-Gate-Schichten) aufweisen. Die Diffusionsbarriere kann eine Metall- oder Kupferdiffusionsbarriere (z.B. ein leitfähiges Material, um die Diffusion von Metall oder Kupfer von einer Wortleitung in das erste Metall-Gate 110 zu verringern oder zu verhindern und dabei trotzdem eine elektrische Verbindung zwischen der ersten Wortleitung und dem ersten Metall-Gate 110 aufrechtzuerhalten) auf der ersten Wortleitung sein, wie etwa Tantalnitrid (TaN), Tantal (Ta), Titanzirconiumnitrid (z.B. TixZr1-xN, wo X = 0,53), Titannitrid (z.B. TiN), Titanwolfram (TiW), eine Kombination (z.B. eine Stapelstruktur aus TaN auf Ta) oder dergleichen.
  • Zum Beispiel kann die Diffusionsbarriere eine Einzel- oder Mehrschichtstruktur, die eine Verbindung aus Tantal (Ta) und Stickstoff (N), wie etwa TaN, umfasst, oder eine Schicht aus TaN auf einer Schicht aus Ta umfassen. In manchen Ausführungsformen wird eine Schicht aus ätzbeständigem Material (z.B. ein Ätzstopp), wie etwa aus Siliziumnitrid (z.B. Si3N4) oder Siliziumcarbid (z.B. SiC) über der ersten Wortleitung mit Vias für einen Metall- (oder Kupfer-) Diffusionsbarrierefilm gebildet, wie etwa TaN oder ein TaN/Ta-Stapel. Das erste Metall-Gate kann ein leitfähiges Material auf der Diffusionsbarriere sein, wie etwa ein Metall, ein leitfähiges Metalloxid oder -nitrid oder dergleichen. Zum Beispiel ist das erste Metall-Gate in einer Ausführungsform Titannitrid (TiN). In einer anderen Ausführungsform ist das erste Metall-Gate Wolfram (W).
  • Das erste Gate 110 ist mit einem ferroelektrischen Dielektrikum 120 bedeckt, das einer aktiven (Halbleiter-)Schicht 130 (oder einem Kanalbereich der aktiven Schicht) des FeFET 100 entspricht. Das ferroelektrische Dielektrikum 120 kann ein ferroelektrisches Material wie etwa eines oder mehrere aus Bleizirconat-Titanat (PZT), Hafniumzirconiumoxid (HZO), Bariumtitanat (BaTiO3), Bleititanat (PbTiO3) und dotiertem Hafniumdioxid (HfO2) sein. Das dotierte HfO2 kann eines oder mehrere aus siliziumdotiertem HfO2, yttriumdotiertem HfO2 und aluminiumdotiertem HfO2 umfassen.
  • Die aktive Halbleiterschicht 130 wird über dem ferroelektrischen Dielektrikum 120 gebildet. Die aktive Schicht 130 kann in einem Backend-Prozess gebildet werden, beispielsweise aus einem oder mehreren von Indium-Gallium-Zinkoxid (IGZO), Indium-Zinkoxid (IZO), amorphem Silizium (a-Si), polykristallinem Niedertemperatur-Silizium (LTPS) und amorphem Germanium (a-Ge). Zum Beispiel kann die aktive Schicht 130 IGZO oder dergleichen sein, das mit einer Bitleitung (wie etwa der Bitleitung 190, z.B. an einer Drain-Region 134 der aktiven Schicht 130) und einer Source-Spannung 180 (z.B. an einer Source-Region 132 der aktiven Schicht 130) in Kontakt steht, mit einer Halbleiterkanalregion 136 zwischen der Drain-Region 134 und der Source-Region 132. Ein solcher Kanal 136 der aktiven Schicht könnte in dem Dünnfilm nur Majoritätsträger aufweisen. Somit kann der Kanal 136 der aktiven Schicht zur Aktivierung eine hohe Vorspannung (geliefert von der ersten Wortleitung, dem Diffusionsbarrierefilm und dem ersten Metall-Gate) benötigen. Zusätzlich zum IGZO ist die aktive Schicht 130 in manchen Ausführungsformen eine aus einer Reihe verschiedener polykristalliner Haltleiter, die unter anderem Zinkoxynitrid (ZnON, wie etwa eine Verbindung aus Zinkoxid (ZnO) und Zinknitrid (Zn3N2) umfassen, oder aus ZnO, ZnOxNy und Zn3N2), Indium-Zinnoxid (ITO), Zinnoxid (z.B. SnO), Kupferoxid (z.B. Cu20), polykristallines Germanium (poly-Ge) Silizium-Germanium-Strukturen (z.B. SiGe, wie etwa Si1-xGex) (wie etwa ein Stapel aus Poly-Ge auf SiGe) und dergleichen umfassen.
  • In manchen Ausführungsformen wird die aktive Schicht 130 aus einem Kanalmaterial einer ersten Art, das ein n-Typ-Kanalmaterial oder ein p-Typ-Kanalmaterial sein kann, gebildet. Ein n-Typ-Kanalmaterial kann Indium-Zinnoxid (ITO), Indium-Gallium-Zinkoxid (IGZO), Indium-Zinkoxid (IZO), mit Aluminium dotiertes Zinkoxid (AZO), amorphes Silizium (a-Si), Zinkoxid (z.B. ZnO), amorphes Germanium (a-Ge), polykristallines Silizium (Polysilizium oder Poly-Si), Polygermanium (Poly-Ge) oder Poly-III-V-artiges Indiumarsenid (InAs) umfassen. Andererseits kann ein p-Typ-Kanalmaterial amorphes Silizium, Zinkoxid, amorphes Germanium, Polysilizium, Polygermanium, Poly-III-V-artiges InAs, Kupferoxid (z.B. CuO) oder Zinnoxid (z.B. SnO) umfassen. Die Kanalregion 146 kann eine Dicke in einem Bereich von etwa 10 nm bis etwa 100 nm aufweisen.
  • Wie erwähnt, kann die aktive Schicht 130 in drei unterschiedliche Regionen geteilt werden, das heißt die Source- und die Drain-Region 132 und 134 mit der dazwischenliegenden Kanalregion 136, welche die Source- und die Drain-Region 132 und 134 physisch verbindet. Die aktive Schicht 130 bildet mit dem ersten Gate 110 und dem ferroelektrischen Dielektrikum 120 ein Transistorbauelement. Wenn ein Gate-Signal zu dem ersten Gate 110 geliefert wird, wird die aktive Schicht 130 leitfähig, und Strom fließt zwischen der Source- und der Drain-Region 132 und 134 über die Kanalregion 136.
  • Ferner wird in manchen Ausführungsformen (wie etwa bei einer n-Kanallogik) das ferroelektrische Dielektrikum 120 auf einen parallelen Zustand ausgerichtet, wenn eine positive Koerzitivspannung (in Bezug auf den Kanal 136) an das erste Gate 110 angelegt wird. Somit verhält sich die Kanalregion 136 so, als würde ständig eine kleine positive Spannung von dem ferroelektrischen Dielektrikum angelegt. Dadurch kann das erste Gate 110 den Transistor mit einer geringeren Spannung ansteuern als wenn das ferroelektrische Dielektrikum 120 nicht vorgespannt (z.B. 50 % parallel, 50 % antiparallel) oder im antiparallelen Zustand sein würde. Das umgekehrte Phänomen tritt auf, wenn eine negative Koerzitivspannung (in Bezug auf den Kanal 136) an das erste Gate 110 angelegt wird. Dann wird das ferroelektrische Dielektrikum 120 auf den antiparallelen Zustand ausgerichtet, und an diesem Punkt wird mehr Spannung aus dem ersten Gate 110 benötigt, um den Transistor anzusteuern, als wenn das ferroelektrische Dielektrikum 120 nicht vorgespannt oder im parallelen Zustand ist. In einer p-Kanallogik tritt ein ähnliches Phänomen auf, wobei die Polaritäten umgekehrt sind, wie aus dieser Offenbarung hervorgehen wird. Um die Beschreibung einfach zu halten, wird hierin in erster Linie die n-Kanallogik erörtert.
  • Über der aktiven Schicht 130 wird eine zweite Gate-Struktur gebildet. In 1 ist ein Gate-Dielektrikum 160 auf der Kanalregion 136 gebildet. Das Gate-Dielektrikum 160 kann ein High-κ-Dielektrikumsmaterial sein, wie etwa Hafniumdioxid (HfO2). Das Gate-Dielektrikum 160 kann dünn sein, wie etwa 4 Nanometer (nm). In manchen Ausführungsformen liegt das Gate-Dielektrikum 160 in einem Bereich von 3 nm bis 7 nm. In manchen Ausführungsformen liegt das Gate-Dielektrikum 160 in einem Bereich von 2 nm bis 10 nm. In manchen Ausführungsformen kann das Gate-Dielektrikum 160 Siliziumdioxid (SiO2), Siliziumnitrid (z.B. Si3N4), Hafniumdioxid (HfO2) oder ein anderes High-κ-Material oder ein Stapel aus mehreren Schichten sein, der eine erste Schicht aus SiO2 und eine zweite Schicht aus einem High-K-Dielektrikum, wie etwa HfO2, auf dem SiO2 umfasst. Es kann eine beliebige Zahl von Gate-Dielektrika verwendet werden, wie aus der vorliegenden Offenbarung hervorgehen wird. Zum Beispiel ist das Gate-Dielektrikum 160 in einer Ausführungsform eine Schicht aus SiO2. In einer anderen Ausführungsform ist das Gate-Dielektrikum 160 ein Stapel (z.B. aus zwei oder mehr Schichten) aus HfO2 auf SiO2.
  • Über dem Gate-Dielektrikum 160 wird ein zweites Gate (wie etwa eine zweite Gate-Elektrode) 170 gebildet. Das zweite Gate 170 kann dünn sein, wie bei dem ersten Metall-Gate des ersten Gates 110, und kann aus ähnlichen Materialien oder Strukturen aufgebaut sein. Das zweite Gate 170 kann elektrisch mit einer zweiten Wortleitung verbunden werden, die ein zweites Gate-Signal (z.B. von einem zweiten Wortleitungstreiber) liefert. In manchen Ausführungsformen kann das zweite Gate 170 den Transistor unabhängig vom ersten Gate 110 ansteuern. Zum Beispiel kann das zweite Gate 170 elektrisch vom ersten Gate 110 getrennt sein, und die zweite Wortleitung kann elektrisch von der ersten Wortleitung getrennt sein, so dass das zweite Gate 170 Lese-Operationen des ferroelektrischen Dielektrikums ansteuern kann (z.B. durch Ansteuern von Erfassungsströmen), während das erste Gate 110 Schreiboperationen ansteuert. In manchen anderen Ausführungsformen wird das zweite Gate 170 verwendet, um das erste Gate 110 zu unterstützen (z.B. um eine Sperrvorspannung anzulegen, wenn das ferroelektrische Dielektrikum 120 programmiert wird oder das erste Gate-Signal ergänzt wird, um den Transistor besser aktivieren zu können, wie etwa wenn das ferroelektrische Dielektrikum 120 erfasst wird). In manchen Ausführungsformen wird das erste Gate 110 verwendet, um auf das ferroelektrische Dielektrikum 120 zu schreiben, und das zweite Gate 170 wird verwendet, um den gespeicherten Zustand des ferroelektrischen Dielektrikums 120 zu lesen.
  • Außerdem werden über der aktiven Schicht 130 eine Source-Elektrode 140 gebildet und elektrisch mit der Source-Region 132 verbunden, eine Drain-Elektrode 150 gebildet und elektrisch mit der Drain-Region 134 verbunden und eine Isolierung 165 zwischen der Source-Elektrode 140 und dem Gate-Dielektrikum 160 und einem zweiten Gate-Stapel 170 und zwischen der Drain-Elektrode 150 und dem Gate-Dielektrikum 160 und dem zweiten Gate-Stapel 170 gebildet, um die Source- und die Drain-Elektrode 140 und 150 elektrisch von dem Gate-Dielektrikum 160 und dem zweiten Gate-Stapel 170 zu isolieren. In manchen Ausführungsformen ist die Isolierung 165 ein ätzbeständiges Isoliermaterial, wie etwa Siliziumnitrid (z.B. Si3N4) oder Siliziumcarbid (z.B. SiC).
  • Die Source- und die Drain-Elektrode 140 und 150 können Metall sein, wie etwa ein Metall-Verbindungs-Schichtmaterial (z.B. Cu, Al oder Wolfram (W)). In manchen Ausführungsformen sind die Source- und die Drain-Elektrode 140 und 150 den Materialien, die verwendet werden, um das zweite Gate 170 zu bilden, gleich oder ähnlich. Der FeFET 100 wirkt als Speicher (durch Programmieren des ferroelektrischen Dielektrikums 120) und als Schalter, der die Source- und die Drain-Elektrode 140 und 150 elektrisch verbindet, als Reaktion auf ein Gate-Signal, wie etwa ein erstes Gate-Signal, das zu dem ersten Gate 110 geliefert wird, oder ein zweites Gate-Signal, das zu dem zweiten Gate 170 geliefert wird.
  • Eine Source-Spannungsversorgung 180 (z.B. ein weiteres Metallverbindungsmaterial), wie etwa eine Source-Versorgungsleitung oder -platte, ist über der zweiten Elektrode 140 gebildet und elektrisch mit dieser verbunden. Zum Beispiel kann die Source-Spannung 180 eine Massespannung oder eine andere feste Spannung sein oder kann eine programmierbare Spannung sein, die in Verbindung mit der Bitleitung 190 in den Lese- oder Schreiboperationen verwendet wird. Ferner ist die Bitleitung 190 (z.B. ein weiteres Metallverbindungsmaterial) über der Drain-Elektrode 150 gebildet und elektrisch mit dieser verbunden. Die Bitleitung 190 wird in Kombination mit der Source-Spannung 180 verwendet, um den Zustand des ferroelektrischen Dielektrikums 120 zu erfassen, wenn dieses als Speichervorrichtung verwendet wird. In anderen Ausführungsformen wirkt der FeFET 100 als Schalter und steuert einen elektrischen Strom zwischen der Bitleitung 190 und der Source-Spannung 180. In manchen Ausführungsformen sind die Rollen der Source- und der Drain-Elektrode 140 und 150 vertauscht, und die Source-Elektrode ist mit der Bitleitung 190 verbunden und die Drain-Elektrode ist mit der Source-Spannung (oder der Drain-Spannung) 180 verbunden.
  • 2 ist eine Querschnittsansicht (X-Z) eines Beispiels für einen FeFET 200 gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Hierbei weist der FeFET 200 einen ähnlichen Aufbau auf wie der FeFET 100 in 1, aber die Rollen der Gate-Dielektrika sind vertauscht. Demgemäß sind manche von den Komponenten in den zwei Ausführungsformen jeweils gleich oder ähnlich und gleich nummeriert. Um die Erörterung zu vereinfachen, werden ihre Beschreibungen möglicherweise nicht wiederholt. Ferner können die Materialien von ähnlich nummerierten oder bezeichneten Strukturen zwischen den beiden Ausführungsformen im Wesentlichen gleich sein.
  • Zum Beispiel kann bei dem FeFET 200 das erste Gate 210 dem ersten Gate 110 bei dem FeFET 100 ähnlich sein, gegebenenfalls mit Anpassungen für die Bildung des Gate-Dielektrikums 220 (wie etwa einem High-κ-Dielektrikum) auf dem ersten Gate 210 (z.B. Materialkompatibilitäten und dergleichen). Angesichts der vertauschten Stellen, an denen sich das ferroelektrische Dielektrikum und das High-κ-Dielektrikum in den beiden Ausführungsformen jeweils befinden, hat ferner das erste Gate 210 in dem FeFET 200 eine funktionelle Rolle, die der des zweiten Gates 170 im FeFET 100 viel näher kommt als der des ersten Gates 110 im FeFET 100. Somit kann die Rolle des ersten Wortleitungstreibers (für das Liefern des ersten Gate-Signals zu der ersten Wortleitung und zu dem ersten Gate 210) im FeFET 200 auch umgekehrt sein als beim FeFET 100.
  • Ähnlich wie der FeFET 100 weist der FeFET 200 eine aktive Schicht 230 auf dem Gate-Dielektrikum 220 auf. Die aktive Schicht 230 umfasst eine Source- und eine Drain-Region 232 und 234 und eine Halbleiterkanalregion 236 als physische Verbindung zwischen der Source- und der Drain-Regionen 232 und 234. Das ferroelektrische Dielektrikum 260 ist über dem Kanal 236 (als Teil der oberen Gate-Struktur) gebildet, während das zweite Gate 270 auf dem ferroelektrischen Dielektrikum 260 gebildet ist. Das zweite Gate 270 kann durch eine zweite Wortleitung angesteuert werden. Die zweite Wortleitung kann in einer höheren Metallverbindungsschicht liegen als die erste Wortleitung (die das erste Gate 210 ansteuert). Zum Beispiel können sich erste und zweite Wortleitungen in einer Wortleitungsrichtung in der vierten und/oder der sechsten Metallverbindungsschicht erstrecken, während sich die Bitleitung (und möglicherweise eine Source-Leitung) in einer Bitleitungsrichtung in der fünften Metallverbindungsschicht (zwischen der ersten und der zweiten Wortleitung und diese kreuzend) erstreckt. Die zweite Wortleitung kann elektrisch von der ersten Wortleitung getrennt sein.
  • 3 ist eine Querschnittansicht (Y-Z) eines Beispiels für einen eingebetteten Speicher 300 gemäß einer Ausführungsform der vorliegenden Offenbarung. 3 stellt die Y- und Z-Abmessung (Breite bzw. Höhe), die X-Abmessung (Länge), die in die und aus der Y-Z-Ebene verläuft, dar. Der eingebettete Speicher 300 umfasst einen FEOL 310, der die meisten von den verschiedenen logischen Schichten, Schaltungen und Vorrichtungen zum Ansteuern und Steuern der integrierten Schaltung, die mit dem eingebetteten Speicher 300 hergestellt wird (z.B. des Chips), umfasst. Wie in 3 dargestellt ist, umfasst der eingebettete Speicher 300 auch einen BEOL 320, der in diesem Fall sieben Metallverbindungsschichten (das heißt eine Schicht 325 aus Metall 1, eine Schicht 330 aus Metall 2, einem Schicht 335 aus Metall 3, eine Schicht 340 aus Metall 4, eine Schicht 345 aus Metall 5, eine Schicht 350 aus Metall 6 und eine Schicht 355 aus Metall 7) umfasst, um die verschiedenen Eingänge und Ausgänge des FEOL 310 miteinander zu verbinden.
  • Allgemein gesprochen umfasst von der Schicht 325 aus Metall 1 bis zur Schicht 355 aus Metall 7 jede einen Via-Abschnitt und einen Verbindungsabschnitt, der sich oberhalb des Via-Abschnitts befindet, wobei der Verbindungsabschnitt der Übertragung von Signalen entlang von Metallleitungen dient, die in der X- oder der Y-Richtung verlaufen, wobei der Via-Abschnitt der Übertragung von Signalen durch Metall-Vias dient, die sich in der Z-Richtung erstrecken (wie etwa zu der nächst niedrigeren Metallschicht darunter). Demgemäß verbinden Vias Metallstrukturen (z.B. Metallleitungen oder Vias) von einer Metallschicht mit Metallstrukturen der nächstniedrigeren Metallschicht. Ferner umfasst von der Schicht 325 aus Metall 1 bis zur Schicht 355 aus Metall 7 jede eine Struktur aus leitfähigem Metall, wie etwa Kupfer (Cu) oder Aluminium (Au), das in einem dielektrischen Medium oder einem Zwischenschichtdielektrikum (ILD) gebildet ist, wie etwa durch Photolithographie.
  • Außerdem ist der eingebettete Speicher 300 weiter aufgeteilt in ein Speicherarray 390 (z.B. ein eNVM-Speicherarray), das durch eine Schicht 350 aus Metall 6 hindurch in die Schicht 340 aus Metall 4 eingebaut ist und das die FeFETs (in einer Schicht 345 aus Metall 5) ebenso wie die ersten Wortleitungen (z.B. Zeilenselektoren, zum Ansteuern der ersten Gates, in der Schicht 340 aus Metall 4), die zweiten Wortleitungen (z.B. ebenfalls Zeilenselektoren, zum Ansteuern der zweiten Gates, in der Schicht 350 aus Metall 6) und die Bitleitungen (z.B. Spaltenselektoren, in der Schicht 345 aus Metall 5) und möglicherweise Source-Leitungen (ebenfalls in der Schicht 345 aus Metall 5), die die eNVM-Speicherzellen bilden, umfasst, und eine Peripherie-Speicherschaltung 380, die in den FEOL eingebaut ist, und eine Schicht 325 aus Metall 1 bis zu einer Schicht 335 aus Metall 3, um das Speicherarray 390 zu steuern (z.B. darauf zuzugreifen, darin zu speichern, es zu aktualisieren).
  • Im Vergleich zu anderen Techniken, die eine solche Speichersteuerschaltung in den gleichen Schichten wie das Speicherarray, aber in einem anderen Makro(oder X-Y)-Bereich der integrierten Schaltung als das Speicherarray (wie etwa an einer Peripherie des Speicherarrays) positionieren, positioniert der eingebettete Speicher 300 die periphere Speicherschaltung 380 unterhalb des Speicherarrays 390 (z.B. im gleichen X-Y-Bereich). Dies spart wertvolle X-Y-Fläche in der fertigen integrierten Schaltung. Noch genauer bettet der eingebettete Speicher 300 die FeFETs (z.B. Backend-TFTs) in die Schicht 345 aus Metall 5 (wie etwa im Via-Abschnitt der Schicht 345 aus Metall 5) ein. Zum Beispiel kann die Schicht 340 aus Metall 4 die ersten Wortleitungen enthalten, die sich in der X-Richtung erstrecken, um eine Zeile von Speicherzellen (Bits) auszuwählen, die Schicht 345 aus Metall 5 kann die Bitleitungen enthalten, die in der Y-Richtung verlaufen, um jede von den Speicherzellen (Bits) in der ausgewählten Zeile abzutasten, und die Schicht 350 aus Metall 6 kann die zweiten Wortleitungen enthalten, die in der X-Richtung verlaufen, um die ausgewählte Zeile weiter zu verarbeiten (z.B. um Speicherdaten in das ferroelektrische Dielektrikum von irgendeiner der Speicherzellen in der ausgewählten Zeile zu schreiben, das Schreiben derselben zu unterstützen, dieselben zu lesen oder das Lesen derselben zu überstützen). Die FeFETs können in der Schicht 345 aus Metall 5 oberhalb der Wortleitungen (die als Gate-Elektroden oder -Kontakte oder als Verbindungen zu diesen dienen) und unterhalb der Bitleitungen (die als Drain-Elektroden oder -Kontakte oder als Verbindungen mit diesen dienen oder die in manchen Ausführungsformen als die Source-Elektroden oder -Kontakte dienen) gefertigt werden. Zum Beispiel kann der FeFET das erste Transistor-Gate unterhalb der Dünnfilmschicht (die an der Unterseite der Schicht 345 aus Metall 5 ausgebildet werden kann, wie etwa in dem Via-Abschnitt) und Source- und Drain-Kontakte oberhalb der Dünnfilmschicht aufweisen.
  • Genauer gesagt kann in manchen Ausführungsformen das untere oder erste Metall-Gate des FeFET in jeder Speicherzelle mit einer darunterliegenden kontinuierlichen Leitung aus Metall 4 verbunden werden, wie etwa einer auf Kupfer (Cu) basierenden Metallleitung, was im Vergleich mit Gate-Leitungen, die in den unteren (z.B. FEOL-) Abschnitten der integrierten Schaltung ausgebildet werden, einen viel geringeren Widerstand bedeutet. Die kontinuierliche Leitung aus Metall 4 wird als die erste Wortleitung des Speicherarray verwendet und wird mit Diffusionsbarrieren oder Diffusionsbarriereschichten bedeckt, die dielektrische Schichten umfassen, wie etwa Siliziumnitrid (z.B. Si3N4), Siliziumcarbid (z.B. SiC) oder dergleichen, mit Vias, die mit Metalldiffusionsbarrierefilmen wie Tantalnitrid (TaN), Tantal (Ta), Titanzirconiumnitrid (z.B. TixZf1-xN, wo X = 0,53), Titannitrid (z.B. TiN), Titanwolfram (TiW) oder dergleichen gefüllt sind. Eine erste Metall-Gate-Schicht bedeckt die mit einem Diffusionsbarrierefilm gefüllten Vias, welche die Kupfer- (Cu-) Wortleitung elektrisch mit den Metall-Gates der Selektor-TFTs verbinden, wobei der Diffusionsbarrierefilm die Diffusion oder Migration von Kupfer (Cu) aus der ersten Wortleitung in den übrigen Teil der Selektor-TFTs verhindert oder zu verhindern hilft. Die aktive Dünnfilmschicht (z.B. Indium-Galliumzinkoxid oder IGZO) und dann Sourc- und Drain-Kontakte über der Dünnfilmschicht verwenden die Schicht 345 aus Metall 5. Der Raum zwischen den Source- und Drain-Kontakten bestimmt die Gate-Länge des Selektortransistors.
  • 4 ist ein Beispiel für einen Spannungskurvenvergleich für eine Ansteuerung eines FeFET in drei unterschiedlichen Zuständen gemäß einer Ausführungsform der vorliegenden Offenbarung. Drei unterschiedliche Kurven sind in 4 dargestellt, eine Kurve 400 ohne Vorspannung, eine zu 100 % parallele Kurve 420 und eine zu 100 % antiparallele Kurve 410. Die x-Achse in 4 zeichnet die Gate-zu-Source-Spannung Vgs des FeFET nach (die nach rechts ansteigt, wobei an dem Schnittpunkt mit der y-Achse 0 Volt gegeben ist), während die y-Achse den Logarithmus zur Basis 10 des entsprechenden Drain-zu-Source-Stroms IDS nachzeichnet, welcher der Gate-Spannung Vgs entspricht. Drei unterschiedliche Spannungen werden auf der Kurve 400 ohne Vorspannung gekennzeichnet (die an ähnlichen Stellen auf den anderen beiden Kurven existieren): die Gate-Aus-Spannung Voff (z.B. die Spannung, bei welcher der FeFET effektiv aus ist, wie etwa wenn ein minimaler Strom geliefert wird), die Gate-Ein-Spannung Von (z.B. die Spannung, bei welcher der FeFET vollständig ein ist, wie etwa, wenn ein maximaler Strom geliefert wird) und die Schwellenspannung Vth (z.B. die Spannung, bei der die Kanalregion zwischen der Source- und der Drain-Region ein leitfähiger Kanal wird).
  • In 4 stellt die Kurve 400 ohne Vorspannung den Normalbetrieb eines MOSFET (z.B. eines n-Kanal-MOSFET) dar. Jedoch hat die Ausrichtung des ferroelektrischen Dielektrikums im FeFET den Effekt, dass sie die Kurve 400 ohne Vorspannung abhängig von der Ausrichtung der ferroelektrischen Gitter entweder nach links oder nach rechts verschiebt. Wenn zum Beispiel die Gitter zu 100 % parallel sind, hat dies den Effekt, dass die Spannungskurve nach links verschoben wird (auf die zu 100 % parallele Kurve 420), ähnlich wie wenn an die Gate-Elektrode dauerhaft eine positive Gate-Spannung angelegt wird. Wenn die Gitter zu 100 % antiparallel sind, hat dies auf ähnliche Weise den Effekt, dass die Spannungskurve nach rechts verschoben wird (auf die zu 100 % parallele Kurve 410), ähnlich wie wenn an die Gate-Elektrode dauerhaft eine negative Gate-Spannung angelegt wird.
  • 5 ist eine schematische Draufsicht (X-Y) auf eine Beispielskonfiguration für einen eingebetteten Speicher gemäß einer Ausführungsform der vorliegenden Offenbarung. Die Speicherarray-Konfiguration von 5 umfasst Speicherzellen 550 in Kreuzungsregionen von ersten Wortleitungen 515, zweiten Wortleitungen 525 und Bitleitungen 190 (wobei z.B. jede Speicherzelle 550 von einem einmaligen Satz aus einer ersten und einer zweiten Wortleitung 515 und 525 und einer Bitleitung 190 angesteuert wird). Jede Speicherzelle 550 umfasst einen FeFET 100. Jede erste Wortleitung 515 wird von einem entsprechenden ersten Wortleitungstreiber 510 ausgewählt, und jede zweite Wortleitung 525 wird von einem entsprechenden zweiten Wortleitungstreiber 540 ausgewählt, während die entsprechenden Bitleitungen 190 verwendet werden, um den Zustand des ferroelektrischen Materials (z.B. parallel oder antiparallel) im FeFET 100 von jedem der entsprechenden Bits der ausgewählten ersten Wortleitung 510 und zweiten Wortleitung 540 zu erfassen. In manchen Ausführungsformen stellt eine Bezugsspalte von Speicherzellen zeitgleich mit der Erfassung des gewünschten Bits auf der Bitleitung 190 über eine Bezugs-Bitleitung 520 ein entsprechendes Bezugssignal (z.B. in der Mitte zwischen einem logisch niedrigen Wert (logic low) und einem logisch hohen Wert (logic high) bereit. Diese beiden Werte werden von einem Erfassungsverstärker 530 verglichen, der bestimmt, ob das gewünschte Bit ein logisch hoher Wert (z.B. 1) oder ein logisch niedriger Wert (z.B. 0) ist.
  • Die Speicherzellen 550 können in BEOL-Schichten (wie etwa in die höheren Metallverbindungsschichten des BEOL) eingebettet werden, während die peripheren Schaltungen, die für den Speicherbetrieb verantwortlich sind, einschließlich der Leseerfassungsverstärker 530 (und anderer Bitleitungstreiberschaltungen) und erster und zweiter Wortleitungstreiberschaltungen 510 und 540 unterhalb des Speicherarray (z.B. im FEOL und unteren Metallverbindungschichten des BEOL) platziert werden, um die Fläche des eingebetteten Speichers zu verringern.
  • 6A ist eine Draufsicht (Y-X) auf ein Beispiel für ein Layout eines eingebetteten Speichers ohne Überlappung des Speicherarray 390 und der peripheren Speicherschaltung (dargestellt als erster und zweiter Wortleitungstreiber 510 und 540 und als Spaltenschaltungen 610). 6B-6C sind Draufsichten (Y-X) auf ein Beispiels-Layout oder einen Grundriss eines eingebetteten Speichers mit Überlappung des Speicherarray 390 und der peripheren Speicherschaltungen 510, 540 und 610 gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Die Spaltenschaltungen 610 (oder Bitleitungstreiber) umfassen Vorrichtungen ein wie etwa Lese- (Bitleitungs-) Erfassungsverstärker 530 und Vorladeschaltungen. 6A zeigt die Schaltungen ausgebreitet (die z.B. einen FEOL-Makrobereich oder CMOS-Logik-Transistorbereich einnehmen) und ohne Überlappung. Im Gegensatz dazu zeigt 6B das Speicherarray 390, das die höheren Metallverbindungsschichten des BEOL 320 einnimmt (wie in 3 dargestellt), und 6C zeigt die peripheren Speicherschaltungen 510, 540 und 610, die den FEOL 310 und untere Metallverbindungschichten des BEOL 320 unterhalb des Speicherarray 390 einnehmen (wie in 3 dargestellt). Da mehr als 35 % des Makrobereichs des eingebetteten Speichers durch die peripheren (Speichersteuer-) Schaltungen eingenommen werden können, können erhebliche Einsparungen des X-Y-Makrobereichs durch Fertigen der Speicherarrays oberhalb der peripheren Speicherschaltungen erzielt werden, wie in einer oder mehreren Ausführungsformen der vorliegenden Offenbarung. Anders ausgedrückt wird gemäß manchen Ausführungsformen der vorliegenden Offenbarung ein eingebetteter Speicher mit Speicherzellen, die nur Raum in den oberen Metallschichten (z.B. in der Schicht aus Metall 4 und darüber) nutzen, bereitgestellt, wobei die peripheren Schaltungen unter die Speicherzellen verlegt werden (z.B. in die Schicht aus Metall 3 und noch tiefer, einschließlich des FEOL) und die Speicherfläche erheblich verringert wird.
  • 7 stellt ein Beispiel für ein Verfahren 700 zum Herstellen eines auf FeFET basierenden eingebetteten Speichers (z.B. eines eNVM) gemäß einer Ausführungsform der vorliegenden Offenbarung dar. Diese und andere hierin offenbarte Verfahren können unter Verwendung von Techniken zur Herstellung integrierter Schaltungen, wie etwa Photolithographie, ausgeführt werden, was angesichts der vorliegenden Offenbarung naheliegt. Die entsprechende nicht-flüchtige Speicherzelle und der eingebettete Speicher, der die Speicherzellen enthält, können Teil anderer (logischer) Bauelemente auf demselben Substrat, wie etwa von anwendungsspezifischen integrierten Schaltungen (ASICs), Mikroprozessoren, zentralen Verarbeitungseinheiten, Verarbeitungskernen und dergleichen sein. Solange hierin nichts anderes beschrieben wird, bezeichnen Verben wie etwa „gekoppelt“ oder „koppeln“ eine elektrische Kopplung (eine, die in der Lage ist, ein elektrisches Signal zu übertragen), die entweder direkt oder indirekt (wie etwa durch eine oder mehrere dazwischenliegende leitende Schichten) ist.
  • Bezugnehmend auf 7 (wobei als Beispiel insbesondere auf die Strukturen von 1-6 Bezug genommen wird) umfasst das Verfahren 700 das Bilden 710 einer Mehrzahl von ersten Wortleitungen (wie etwa ersten Wortleitungen 515), die in einer ersten Richtung (wie etwa in einer X-Richtung) verlaufen, das Bilden 720 einer Mehrzahl von Bitleitungen (wie etwa Bitleitungen 190), die in einer zweiten Richtung (wie etwa in einer Y-Richtung), welche die erste Richtung kreuzt, verlaufen, und das Bilden 730 einer Mehrzahl von eingebetteten Speicherzellen (wie etwa Speicherzellen 550) in Kreuzungsregionen (siehe 5) der ersten Wortleitungen und der Bitleitungen. Das Verfahren 700 umfasst ferner das Bilden 740 eines Backend-TFT einschließlich eines FeFET (wie etwa eines FeFET 100) für jede eingebettete Speicherzelle. Das Verfahren 700 umfasst ferner für jeden FeFET das Bilden 750 einer ersten Gate-Elektrode (wie etwa eines ersten Gates 110), das Bilden eines ersten Gate-Dielektrikums (wie etwa eines Ferroelektrikums 120) auf der ersten Gate-Elektrode und das Bilden einer aktiven Schicht (wie etwa einer aktiven Schicht 130) auf dem ersten Gate-Dielektrikum, wobei die aktive Schicht Source- und Drain-Regionen (wie etwa die Source- und Drain-Regionen 132 und 134) und eine Halbleiterregion (wie etwa die Kanalregion 136) zwischen der Source- und der Drain-Region umfasst.
  • Das Verfahren 700 umfasst für jeden FeFET ferner das Bilden 760 eines zweiten Gate-Dielektrikums (wie etwa einer High-κ-Elektrode 160) in der Halbleiterregion und das Bilden einer zweiten Gate-Elektrode (wie etwa eines 2ten Gates 170) auf dem zweiten Gate-Dielektrikum. Eines des ersten und des zweiten Gate-Dielektrikums umfasst ein ferroelektrisches Dielektrikum. Das Verfahren 700 umfasst ferner das elektrische Verbinden 770 der einen von der ersten und der zweiten Gate-Elektrode mit einer entsprechenden einen von den ersten Wortleitungen und das elektrische Verbinden 780 von einer von der Source- und der Drain-Region mit einer entsprechenden einen von den Bitleitungen.
  • Während die oben genannten Beispielsverfahren als Reihe von Operationen oder Schritten erscheinen, sei klargestellt, dass es keine notwendige Reihenfolge für Operationen oder Schritte gibt, solange dies nicht konkret angegeben ist. Zum Beispiel kann in verschiedenen Ausführungsformen des Verfahrens 700 das elektrische Verbinden 770, für jede Speicherzelle, der einen von der ersten und der zweiten Gate-Elektrode mit einer entsprechenden einen von den ersten Wortleitungen vor, während oder nach dem elektrischen Verbinden 780 der einen von der Source- und der Drain-Region mit einer entsprechenden einen von den Bitleitungen stattfinden.
  • Beispielssystem
  • 8 stellt ein Rechensystem 1000 dar, das mit den hierin offenbarten integrierten Schaltungsstrukturen oder Techniken gemäß einer Ausführungsform der vorliegenden Offenbarung implementiert ist. Wie ersichtlich ist, häust das Rechensystem 1000 eine Hauptplatine 1002. Die Hauptplatine 1002 kann eine Anzahl von Komponenten umfassen, die unter anderem einen Prozessor 1004 (einschließlich eines eingebetteten Speichers) und mindestens einen Kommunikationschip 1006 umfassen, die jeweils physisch und elektrisch mit der Hauptplatine 1002 gekoppelt oder anderweitig in diese integriert sein können. Es wird darauf hingewiesen, dass die Hauptplatine 1002 beispielsweise irgendeine gedruckte Schaltung sein kann, sei es eine Hauptplatine, eine auf einer Hauptplatine befestigte Tochterplatine oder die einzige Platine des Systems 1000, um nur einige Beispiele zu nennen.
  • Abhängig von seinen Anwendungen kann das Rechensystem 1000 eine oder mehrere andere Komponenten umfassen, die physisch und elektrisch mit der Hauptplatine 1002 gekoppelt sein können, aber nicht müssen. Diese anderen Komponenten können, ohne jedoch darauf beschränkt zu sein, einen flüchtigen Speicher (z.B. DRAM), einen nichtflüchtigen Speicher (z.B. einen Nur-Lese-Speicher (ROM), einen resistiven Direktzugriffsspeicher (RRAM) und dergleichen), einen Grafikprozessor, einen digitalen Signalprozessor, einen Krypto- (oder kryptographischen) Prozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Touchscreen-Anzeige, eine Touchscreen-Steuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, eine Vorrichtung, die zu einem Global-Positioning-System (GPS) gehört, einen Kompass, ein Akzelerometer, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (wie beispielsweise ein Festplattenlaufwerk, eine Compact Disk (CD), eine Digital Versatile Disk (DVD) und so weiter) umfassen. Jede der im Rechensystem 1000 enthaltenen Komponenten kann eine oder mehrere integrierte Schaltungsstrukturen oder -vorrichtungen (z.B. eine oder mehrere Speicherzellen) umfassen, die unter Verwendung der offenbarten Techniken gemäß einem Ausführungsbeispiel ausgebildet wurden. Bei einigen Ausführungsbeispielen können mehrere Funktionen in einen oder mehrere Chips integriert sein (beispielsweise wird darauf hingewiesen, dass der Kommunikationschip 1006 ein Teil des Prozessors 1004 sein kann oder anderweitig in diesen integriert sein kann).
  • Der Kommunikationschip 1006 ermöglicht eine drahtlose Kommunikation für die Übertragung von Daten zu und von dem Rechensystem 1000. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle und ähnliches zu beschreiben, die Daten durch die Verwendung modulierter, elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können.
  • Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte enthalten, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun. Der Kommunikationschip 1006 kann jegliche Anzahl von drahtlosen Standards oder Protokollen implementieren, unter anderem Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, und Ableitungen davon, sowie beliebige andere drahtlose Protokolle, die bezeichnet werden als 3G, 4G, 5G und darüber hinaus. Das Rechensystem 1000 kann eine Mehrzahl von Kommunikationschips 1006 umfassen. Zum Beispiel kann ein erster Kommunikationschip 1006 einer drahtlosen Kommunikation mit kürzerem Bereich gewidmet sein, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 1006 kann einer drahtlosen Kommunikation mit längerem Bereich gewidmet sein, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, und andere.
  • Der Prozessor 1004 des Rechensystems 1000 umfasst einen integrierten Schaltungs-Die, der innerhalb des Prozessors 1004 gehäust ist. In manchen Ausführungsformen umfasst der integrierte Schaltungs-Die des Prozessors eine eingebaute Schaltungsanordnung, die mit einer oder mehreren integrierten Schaltungsstrukturen oder -bauelementen (z.B. einer oder mehreren Speicherzellen) implementiert ist, die unter Verwendung der offenbarten Techniken, wie hierin auf verschiedene Weise beschrieben wird, gebildet werden. Der Ausdruck „Prozessor“ kann sich auf irgendein Bauelement oder irgendeinen Abschnitt eines Bauelements beziehen, das/der zum Beispiel elektronische Daten aus Registern und/oder Speichern verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikationschip 1006 kann auch einen integrierten Schaltungs-Die umfassen, der innerhalb des Kommunikationschips 1006 gehäust ist. Gemäß einigen dieser Ausführungsbeispiele umfasst der integrierte Schaltungs-Die des Kommunikationschips eine oder mehrere integrierte Schaltungsstrukturen oder -bauelemente
    (z.B. eine oder mehrere Speicherzellen), die unter Verwendung der offenbarten Techniken, wie hierin auf verschiedene Weise beschrieben wird, gebildet werden. Angesichts dieser Offenbarung wird darauf hingewiesen, dass eine Multi-Standard-Drahtlosfähigkeit direkt in den Prozessor 1004 integriert sein kann (z. B., wo die Funktionalität von irgendwelchen Chips 1006 in den Prozessor 1004 integriert ist, anstatt separate Kommunikationschips aufzuweisen). Ferner wird darauf hingewiesen, dass der Prozessor 1004 ein Chipsatz sein kann, der eine solche Drahtlosfähigkeit aufweist. Kurz gesagt, kann eine beliebige Anzahl von Prozessoren 1004 und/oder Kommunikationschips 1006 verwendet werden. Auf ähnliche Weise kann jeder Chip oder Chipsatz mehrere darin integrierte Funktionen umfassen.
  • In verschiedenen Implementierungen kann die Rechenvorrichtung 1000 ein Laptop, ein Netbook, ein Notebook, ein Smartphone, ein Tablet, ein persönlicher digitaler Assistent (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungs-Steuereinheit, eine digitale Kamera, ein tragbarer Musikspieler, ein digitaler Videorecorder oder eine beliebige andere elektronische Vorrichtung sein, die Daten verarbeitet oder eine oder mehrere integrierte Schaltungsstrukturen oder - bauelemente (z.B. eine oder mehrere Speicherzellen) einsetzt, die unter Verwendung der offenbarten Techniken, wie hierin auf verschiedene Weise beschrieben wird, gebildet werden.
  • Weitere Ausführungsbeispiele
  • Die folgenden Beispiele beziehen sich auf weitere Ausführungsbeispiele, aus denen zahlreiche Permutationen und Konfigurationen offensichtlich werden.
  • Beispiel 1 ist ein ferroelektrischer Feldeffekttransistor (FeFET), umfassend: eine erste und eine zweite Gate-Elektrode, eine Source- und eine Drain-Region, eine Halbleiterregion als physische Verbindung zwischen der Source- und der Drain-Region, ein erstes Gate-Dielektrikum zwischen der Halbleiterregion und der ersten Gate-Elektrode, wobei das erste Gate-Dielektrikum ein ferroelektrisches Dielektrikum umfasst; und ein zweites Gate-Dielektrikum zwischen der Halbleiterregion und der zweiten Gate-Elektrode.
  • Beispiel 2 umfasst den FeFET gemäß Beispiel 1, wobei die erste und zweite Gate-Elektrode elektrisch getrennt sind.
  • Beispiel 3 umfasst den FeFET gemäß einem der Beispiele 1-2, wobei die Halbleiterregion eines oder mehrere aus Indium-Gallium-Zinkoxid (IGZO), Indium-Zinkoxid (IZO), Indium-Zinnoxid (ITO), amorphem Silizium (a-Si), Zinkoxid, Polysilizium, Poly-Germanium, polykristallinem Niedertemperatur-Silizium (LTPS), amorphem Germanium (a-Ge), Indium-Arsenid, Kupferoxid und Zinnoxid umfasst.
  • Beispiel 4 umfasst den FeFET gemäß Beispiel 3, wobei die Halbleiterregion eines oder mehrere aus IGZO, IZO, a-Si, LTPS und a-Ge umfasst.
  • Beispiel 5 umfasst den FeFET gemäß einem der Beispiele 1-4, wobei das ferroelektrische Dielektrikum eines oder mehrere aus Bleizirkonat-Titanat (PZT), Hafnium-Zirkoniumoxid (HZO), Bariumtitanat (BaTiO3), Bleititanat (PbTiO3) und dotiertem Hafniumdioxid (HfO2) umfasst.
  • Beispiel 6 umfasst den FeFET gemäß Beispiel 5, wobei das dotierte HfO2 eines oder mehrere aus siliziumdotiertem HfO2, yttriumdotiertem HfO2 und aluminiumdotiertem HfO2 umfasst.
  • Beispiel 7 umfasst den FeFET gemäß einem der Beispiele 1-6, wobei das zweite Gate-Dielektrikum ein High-κ-Dielektrikum umfasst.
  • Beispiel 8 umfasst den FeFET gemäß Beispiel 7, wobei das High-κ-Dielektrikum Hafniumdioxid (HfO2) umfasst.
  • Beispiel 9 umfasst den FeFET gemäß Beispiel 8, wobei das zweite Gate-Dielektrikum eine Dicke zwischen 2 und 10 Nanometer (nm) umfasst.
  • Beispiel 10 ist eine Speicherzelle, umfassend den FeFET gemäß einem der Beispiele 1-9, wobei die erste Gate-Elektrode elektrisch mit einer ersten Wortleitung verbunden ist und eine von der Source- und Drain-Region elektrisch mit einer Bitleitung verbunden ist.
  • Beispiel 11 umfasst die Speicherzelle gemäß Beispiel 10, wobei die zweite Gate-Elektrode elektrisch mit einer zweiten Wortleitung verbunden ist, die von der ersten Wortleitung elektrisch getrennt ist.
  • Beispiel 12 ist ein Speicherarray, umfassend eine Mehrzahl von ersten Wortleitungen, die sich in einer ersten Richtung erstrecken, eine Mehrzahl von Bitleitungen, die sich in einer zweiten, die erste Richtung kreuzenden Richtung erstrecken, und eine Mehrzahl von Speicherzellen in Kreuzungsregionen der ersten Wortleitungen und der Bitleitungen, wobei die Speicherzellen eine erste Speicherzelle und eine zweite Speicherzelle umfassen, wobei jede von den ersten und zweiten Speicherzellen eine Struktur der Speicherzelle nach irgendeinem der Beispiele 10-11 umfasst, wobei die erste Wortleitung eine entsprechende eine der ersten Wortleitungen ist und die Bitleitung eine entsprechende eine der Bitleitungen ist.
  • Beispiel 13 umfasst das Speicherarray gemäß Beispiel 12, das ferner eine Mehrzahl von zweiten Wortleitungen, die sich in der ersten Richtung erstrecken und von den ersten Wortleitungen elektrisch getrennt sind, umfasst, wobei die zweite Gate-Elektrode in jeder von den ersten und zweiten Speicherzellen elektrisch mit einer entsprechenden einen der zweiten Wortleitungen verbunden ist.
  • Beispiel 14 ist ein Backend-Dünnfilmtransistor (TFT), der den FeFET gemäß einem der Beispiele 1-9 umfasst, wobei der Backend-TFT elektrisch mit einer Frontend-Schaltung verbunden ist.
  • Beispiel 15 ist eine eingebettete Speicherzelle, die den Backend-TFT gemäß Beispiel 14 umfasst, wobei die erste Gate-Elektrode elektrisch mit einer ersten Wortleitung verbunden ist und eine von der Source- und der Drain-Region elektrisch mit einer Bitleitung verbunden ist.
  • Beispiel 16 umfasst die eingebettete Speicherzelle gemäß Beispiel 15, wobei die zweite Gate-Elektrode elektrisch mit einer zweiten Wortleitung verbunden ist, die von der ersten Wortleitung elektrisch getrennt ist.
  • Beispiel 17 umfasst die eingebettete Speicherzelle gemäß einem der Beispiele 15-16, wobei die Frontend-Schaltung einen elektrisch mit der ersten Wortleitung verbundenen Wortleitungstreiber und einen elektrisch mit der Bitleitung verbundenen Erfassungsverstärker umfasst.
  • Beispiel 18 ist ein eingebetteter Speicher, umfassend eine Mehrzahl von ersten Wortleitungen, die sich in einer ersten Richtung erstrecken, eine Mehrzahl von Bitleitungen, die sich in einer zweiten Richtung erstrecken, welche die erste Richtung kreuzt, und eine Mehrzahl von eingebetteten Speicherzellen in Kreuzungsregionen der ersten Wortleitungen und der Bitleitungen, wobei die eingebetteten Speicherzellen eine erste eingebettete Speicherzelle und eine zweite eingebettete Speicherzelle umfassen, wobei jede von den ersten und zweiten eingebetteten Speicherzellen eine Struktur der eingebetteten Speicherzelle nach einem der Beispiele 15-17 umfasst, wobei die erste Wortleitung eine entsprechende eine der ersten Wortleitungen ist und die Bitleitung eine entsprechende eine der Bitleitungen ist.
  • Beispiel 19 umfasst den eingebetteten Speicher gemäß Beispiel 18, der ferner eine Mehrzahl von zweiten Wortleitungen umfasst, die sich in der ersten Richtung erstrecken und von den ersten Wortleitungen elektrisch getrennt sind, wobei die zweite Gate-Elektrode in jeder von den ersten und zweiten eingebetteten Speicherzellen elektrisch mit einer entsprechenden einen der zweiten Wortleitungen verbunden ist.
  • Beispiel 20 umfasst den eingebetteten Speicher nach einem der Beispiele 18-19, wobei die Frontend-Schaltung eine Mehrzahl von Wortleitungstreibern, die mit den ersten Wortleitungen elektrisch verbunden sind, und eine Mehrzahl von Erfassungsverstärkern, die mit den Bitleitungen elektrisch verbunden sind, umfasst.
  • Beispiel 21 ist ein eingebetteter Speicher, umfassend: eine Mehrzahl von ersten Wortleitungen, die sich in einer ersten Richtung erstrecken; eine Mehrzahl von Bitleitungen, die sich in einer zweiten, die erste Richtung kreuzenden Richtung erstrecken; und eine Mehrzahl von eingebetteten Speicherzellen in Kreuzungsregionen der ersten Wortleitungen und der Bitleitungen, wobei die eingebetteten Speicherzellen eine erste eingebettete Speicherzelle und eine zweite eingebettete Speicherzelle umfassen, wobei jede von den ersten und zweiten eingebetteten Speicherzellen einen Backend-Dünnfilmtransistor (TFT) umfasst, der elektrisch mit einer Frontend-Schaltung verbunden ist, wobei der Backend-TFT ein ferroelektrischer Feldeffekttransistor (FeFET) ist, umfassend eine erste Gate-Elektrode, die elektrisch mit einer entsprechenden einen von den ersten Wortleitungen verbunden ist, eine zweite Gate-Elektrode, Source- und Drain-Regionen, wobei eine von den Source- und Drain-Regionen elektrisch mit einer entsprechenden einen von den Bitleitungen verbunden ist, eine Halbleiterregion als physische Verbindung zwischen der Source- und der Drain-Region, ein erstes Gate-Dielektrikum zwischen der Halbleiterregion und der ersten Gate-Elektrode, wobei das erste Gate-Dielektrikum ein ferroelektrisches Dielektrikum umfasst, und eine zweite Gate-Elektrode zwischen der Halbleierregion und der zweiten Gate-Elektrode.
  • Beispiel 22 umfasst den eingebettetem Speicher gemäß Beispiel 21, wobei die erste und die zweite Gate-Elektrode elektrisch getrennt sind.
  • Beispiel 23 umfasst den eingebetteten Speicher gemäß einem der Beispiele 21-22, wobei die Halbleiterregion eines oder mehrere aus Indium-Gallium-Zinkoxid (IGZO), Indium-Zinkoxid (IZO), Indium-Zinnoxid (ITO), amorphem Silizium (a-Si), Zinkoxid, Polysilizium, Poly-Germanium, polykristallinem Niedertemperatur-Silizium (LTPS), amorphem Germanium (a-Ge), Indium-Arsenid, Kupferoxid und Zinnoxid umfasst.
  • Beispiel 24 umfasst den eingebetteten Speicher gemäß Beispiel 23, wobei die Halbleiterregion eines oder mehrere aus IGZO, IZO, a-Si, LTPS und a-Ge umfasst.
  • Beispiel 25 umfasst den eingebetteten Speicher gemäß einem der Beispiele 21-24, wobei das ferroelektrische Dielektrikum eines oder mehrere aus Bleizirkonat-Titanat (PZT), Hafnium-Zirkoniumoxid (HZO), Bariumtitanat (BaTiO3), Bleititanat (PbTiO3) und dotiertem Hafniumdioxid (HfO2) umfasst.
  • Beispiel 26 umfasst den eingebetteten Speicher gemäß Beispiel 25, wobei das dotierte HfO2 eines oder mehrere aus siliziumdotiertem HfO2, yttriumdotiertem HfO2 und aluminiumdotiertem HfO2 umfasst.
  • Beispiel 27 umfasst den eingebetteten Speicher gemäß einem der Beispiele 21-26, wobei das zweite Gate-Dielektrikum ein High-κ-Dielektrikum umfasst.
  • Beispiel 28 umfasst den eingebettetem Speicher gemäß Beispiel 27, wobei das High-κ-Dielektrikum Hafniumdioxid (HfO2) umfasst.
  • Beispiel 29 umfasst den eingebetteten Speicher gemäß Beispiel 28, wobei das zweite Gate-Dielektrikum eine Dicke zwischen 2 und 10 Nanometer (nm) umfasst.
  • Beispiel 30 umfasst den eingebetteten Speicher gemäß einem der Beispiele 21-29, ferner umfassend eine Mehrzahl von zweiten Wortleitungen, die sich in der ersten Richtung erstrecken und von den ersten Wortleitungen elektrisch getrennt sind, wobei die zweite Gate-Elektrode in jeder der ersten und zweiten eingebetteten Speicherzelle elektrisch mit einer entsprechenden einen der zweiten Wortleitungen verbunden ist.
  • Beispiel 31 umfasst den eingebetteten Speicher nach einem der Beispiele 21-30, wobei die Frontend-Schaltung eine Mehrzahl von Wortleitungstreibern, die mit den ersten Wortleitungen elektrisch verbunden sind, und eine Mehrzahl von Erfassungsverstärkern, die mit den Bitleitungen elektrisch verbunden sind, umfasst.
  • Beispiel 32 ist ein Verfahren zum Herstellen eines ferroelektrischen Feldeffekttransistors (FeFET), das Verfahren umfassend: Bilden einer ersten Gate-Elektrode; Bilden eines ersten Gate-Dielektrikums auf der ersten Gate-Elektrode; Bilden einer aktiven Schicht auf dem ersten Gate-Dielektrikum, wobei die aktive Schicht eine Source- und Drain-Region und eine Halbleiterregion zwischen der Source- und Drain-Region umfasst; Bilden eines zweiten Gate-Dielektrikums auf der Halbleiterregion; und Bilden einer zweiten Gate-Elektrode auf dem zweiten Gate-Dielektrikum, wobei eines des ersten und zweiten Gate-Dielektrikums ein ferroelektrisches Dielektrikum umfasst.
  • Beispiel 33 umfasst das Verfahren gemäß Beispiel 32, wobei die erste und die zweite Gate-Elektrode elektrisch getrennt sind.
  • Beispiel 34 umfasst das Verfahren gemäß einem der Beispiele 32-33, wobei die Halbleiterregion eines oder mehrere aus Indium-Gallium-Zinkoxid (IGZO), Indium-Zinkoxid (IZO), Indium-Zinnoxid (ITO), amorphem Silizium (a-Si), Zinkoxid, Polysilizium, Poly-Germanium, polykristallinem Niedertemperatur-Silizium (LTPS), amorphem Germanium (a-Ge), Indium-Arsenid, Kupferoxid und Zinnoxid umfasst.
  • Beispiel 35 umfasst das Verfahren gemäß Beispiel 34, wobei die Halbleiterregion eines oder mehrere aus IGZO, IZO, a-Si, LTPS und a-Ge umfasst.
  • Beispiel 36 umfasst das Verfahren gemäß einem der Beispiele 32-35, wobei das ferroelektrische Dielektrikum eines oder mehrere aus Bleizirkonat-Titanat (PZT), Hafnium-Zirkoniumoxid (HZO), Bariumtitanat (BaTiO3), Bleititanat (PbTiO3) und dotiertem Hafniumdioxid (HfO2) umfasst.
  • Beispiel 37 umfasst das Verfahren gemäß Beispiel 36, wobei das dotierte HfO2 eines oder mehrere aus siliziumdotiertem HfO2, yttriumdotiertem HfO2 und aluminiumdotiertem HfO2 umfasst.
  • Beispiel 38 umfasst das Verfahren gemäß einem der Beispiele 32-37, wobei ein anderes von dem ersten und dem zweiten Gate-Dielektrikum ein High-κ-Dielektrikum umfasst.
  • Beispiel 39 umfasst das Verfahren gemäß Beispiel 38, wobei das High-κ-Dielektrikum Hafniumdioxid (HfO2) umfasst.
  • Beispiel 40 umfasst das Verfahren gemäß Beispiel 39, wobei das andere vom ersten und zweiten Gate-Dielektrikum eine Dicke zwischen 2 und 10 Nanometer (nm) umfasst.
  • Beispiel 41 ist ein Verfahren zum Herstellen einer Speicherzelle, das Verfahren umfassend: Herstellen des FeFET durch das Verfahren von einem der Beispiele 32-40, wobei das eine von dem ersten und von dem zweiten Gate-Dielektrikum zwischen der Halbleiterregion und einer von der ersten und der zweiten Gate-Elektrode liegt; elektrisches Verbinden der ersten und der zweiten Gate-Elektrode mit einer ersten Wortleitung; und elektrisches Verbinden von einer von der Source- und der Drain-Region mit einer Bitleitung.
  • Beispiel 42 umfasst das Verfahren gemäß Beispiel 41 und umfasst ferner das elektrische Verbinden einer anderen von der ersten und der zweiten Gate-Elektrode mit einer zweiten Wortleitung, die elektrisch von der ersten Wortleitung getrennt ist.
  • Beispiel 43 ist ein Verfahren zum Herstellen eines Speicherarray, das Verfahren umfassend: Bilden einer Mehrzahl von ersten Wortleitungen, die sich in einer ersten Richtung erstrecken; Bilden einer Mehrzahl von Bitleitungen, die sich in einer zweiten, die erste Richtung kreuzenden Richtung erstrecken; und Bilden einer Mehrzahl von Speicherzellen in Kreuzungsregionen der ersten Wortleitungen und der Bitleitungen, wobei die Speicherzellen eine erste Speicherzelle und eine zweite Speicherzelle umfassen, wobei jede von den ersten und zweiten Speicherzellen durch ein Verfahren gemäß einem der Beispiele 41 -42 hergestellt wird, wobei die erste Wortleitung eine entsprechende eine der ersten Wortleitungen ist und die Bitleitung eine entsprechende eine der Bitleitungen ist.
  • Beispiel 44 umfasst das Verfahren gemäß Beispiel 43, ferner umfassend: Bilden einer Mehrzahl von zweiten Wortleitungen, die sich in der ersten Richtung erstrecken und von den ersten Wortleitungen elektrisch getrennt sind; und für jede von der ersten und der zweiten Speicherzelle das elektrische Verbinden einer anderen von der ersten und der zweiten Gate-Elektrode mit einer entsprechenden einen der zweiten Wortleitungen.
  • Beispiel 45 ist ein Verfahren zum Herstellen eines Backend-Dünnfilmtransistors (TFT), das Verfahren umfassend: Herstellen des FeFET anhand des Verfahrens gemäß einem der Beispiele 32-40, wobei sowohl das erste als auch das zweite Gate-Dielektrikum und die aktive Schicht anhand eines Dünnfilmprozesses in einem Backend-Abschnitt einer integrierten Schaltung gebildet werden; und elektrisches Verbinden des Backend-TFT mit einer Frontend-Schaltung.
  • Beispiel 46 ist ein Verfahren zum Bilden einer eingebetteten Speicherzelle, umfassend: Bilden des Backend-TFT durch das Verfahren gemäß Beispiel 45, wobei das eine von dem ersten und zweiten Gate-Dielektrikum zwischen der Halbleiterregion und einer von der ersten und der zweiten Gate-Elektrode liegt; elektrisches Verbinden der einen von der ersten und der zweiten Gate-Elektrode mit einer ersten Wortleitung; und ein elektrisches Verbinden einer der Source- und Drain-Region mit einer Bitleitung.
  • Beispiel 47 umfasst das Verfahren gemäß Beispiel 46, das ferner das elektrische Verbinden einer anderen von der ersten und der zweiten Gate-Elektrode mit einer zweiten Wortleitung, die elektrisch von der ersten Wortleitung getrennt ist, umfasst.
  • Beispiel 48 umfasst das Verfahren gemäß einem der Beispiele 46-47, ferner umfassend: Ausbilden eines Wortleitungstreibers als Teil der Frontend-Schaltung; Bilden eines Erfassungsverstärkers als Teil der Frontend-Schaltung; elektrisches Verbinden des Wortleitungstreibers mit der ersten Wortleitung; und elektrisches Verbinden des Erfassungsverstärkers mit der Bitleitung.
  • Beispiel 49 ist ein Verfahren zum Herstellen eines eingebetteten Speichers, das Verfahren umfassend: Bilden einer Mehrzahl von ersten Wortleitungen, die sich in einer ersten Richtung erstrecken; Bilden einer Mehrzahl von Bitleitungen, die sich in einer zweiten Richtung erstrecken, welche die erste Richtung kreuzt; und Bilden einer Mehrzahl von eingebetteten Speicherzellen in Kreuzungsregionen der ersten Wortleitungen und der Bitleitungen, wobei die eingebetteten Speicherzellen eine erste eingebettete Speicherzelle und eine zweite eingebettete Speicherzelle umfassen, wobei jede der ersten und zweiten eingebetteten Speicherzellen durch das Verfahren gemäß einem der Beispiele 46-48 hergestellt wird, wobei die erste Wortleitung eine entsprechende eine der ersten Wortleitungen ist und die Bitleitung eine entsprechende eine der Bitleitungen ist.
  • Beispiel 50 umfasst das Verfahren gemäß Beispiel 49, ferner umfassend: Bilden einer Mehrzahl von zweiten Wortleitungen, die sich in der ersten Richtung erstrecken und von den ersten Wortleitungen elektrisch getrennt sind; und für jede der ersten und zweiten eingebetteten Speicherzelle, das elektrische Verbinden einer anderen der ersten und zweiten Gate-Elektrode mit einer entsprechenden einen der zweiten Wortleitungen.
  • Beispiel 51 umfasst das Verfahren gemäß einem der Beispiele 49-50, ferner umfassend: Bilden einer Mehrzahl von Wortleitungstreibern als Teil der Frontend-Schaltung; Bilden einer Mehrzahl von Erfassungsverstärkern als Teil der Frontend-Schaltung; elektrisches Verbinden der Wortleitungstreiber mit den ersten Wortleitungen; und elektrisches Verbinden der Erfassungsverstärker mit den Bitleitungen.
  • Die vorstehende Beschreibung von Ausführungsbeispielen wurde zu Zwecken der Veranschaulichung und Beschreibung vorgelegt. Sie erhebt weder Anspruch auf Vollständigkeit noch soll sie die Erfindung auf die genauen offenbarten Formen beschränken. Angesichts dieser Offenbarung sind viele Modifikationen und Variationen möglich. Daher soll der Umfang des Schutzbereichs der Erfindung nicht durch diese detaillierte Beschreibung, sondern durch die beigefügten Ansprüche begrenzt werden. In der Zukunft eingereichte Anmeldungen, welche die Priorität dieser Anmeldung beanspruchen, könnten den offenbarten Gegenstand auf andere Weise beanspruchen und können generell jeden Satz aus einer oder mehreren Beschränkungen, wie sie auf verschiedene Weise hierin offenbart oder anderweitig gezeigt sind, umfassen.

Claims (25)

  1. Ein ferroelektrischer Feldeffekttransistor (FeFET), umfassend: eine erste und zweite Gate-Elektrode; eine Source- und eine Drain-Region; eine Halbleiterregion als physische Verbindung zwischen der Source- und der Drain-Region; ein erstes Gate-Dielektrikum zwischen der Halbleiterregion und der ersten Gate-Elektrode, wobei das erste Gate-Dielektrikum ein ferroelektrisches Dielektrikum umfasst; und ein zweites Gate-Dielektrikum zwischen der Halbleiterregion und der zweiten Gate-Elektrode.
  2. Der FeFET gemäß Anspruch 1, wobei die erste und zweite Gate-Elektrode elektrisch getrennt sind.
  3. Der FeFET gemäß Anspruch 1, wobei die Halbleiterregion eines oder mehrere aus Indium-Gallium-Zinkoxid (IGZO), Indium-Zinkoxid (IZO), Indium-Zinnoxid (ITO), amorphem Silizium (a-Si), Zinkoxid, Polysilizium, Poly-Germanium, polykristallinem Niedertemperatur-Silizium (LTPS), amorphem Germanium (a-Ge), Indium-Arsenid, Kupferoxid und Zinnoxid umfasst.
  4. Der FeFET gemäß Anspruch 3, wobei die Halbleiterregion eines oder mehrere aus IGZO, IZO, a-Si, LTPS und a-Ge umfasst.
  5. Der FeFET gemäß Anspruch 1, wobei das ferroelektrische Dielektrikum eines oder mehrere aus Bleizirkonat-Titanat (PZT), Hafnium-Zirkoniumoxid (HZO), Bariumtitanat (BaTiO3), Bleititanat (PbTiO3) und dotiertem Hafniumdioxid (HfO2) umfasst.
  6. Der FeFET gemäß Anspruch 5, wobei das dotierte HfO2 eines oder mehrere aus siliziumdotiertem HfO2, yttriumdotiertem HfO2 und aluminiumdotiertem HfO2 umfasst.
  7. Der FeFET gemäß Anspruch 1, wobei das zweite Gate-Dielektrikum ein High-K-Dielektrikum umfasst.
  8. Der FeFET gemäß Anspruch 7, wobei das High-κ-Dielektrikum Hafniumdioxid (HfO2) umfasst.
  9. Der FeFET gemäß Anspruch 8, wobei das zweite Gate-Dielektrikum eine Dicke zwischen 2 und 10 Nanometer (nm) umfasst.
  10. Eine Speicherzelle, umfassend den FeFET gemäß einem der Ansprüche 1-9, wobei die erste Gate-Elektrode elektrisch mit einer ersten Wortleitung verbunden ist und eine von der Source- und der Drain-Region elektrisch mit einer Bitleitung verbunden ist.
  11. Die Speicherzelle gemäß Anspruch 10, wobei die zweite Gate-Elektrode elektrisch mit einer zweiten Wortleitung verbunden ist, die von der ersten Wortleitung elektrisch getrennt ist.
  12. Ein Speicherarray, umfassend eine Mehrzahl von ersten Wortleitungen, die sich in einer ersten Richtung erstrecken, eine Mehrzahl von Bitleitungen, die sich in einer zweiten, die erste Richtung kreuzenden Richtung erstrecken, und eine Mehrzahl von Speicherzellen in Kreuzungsregionen der ersten Wortleitungen und der Bitleitungen, wobei die Speicherzellen eine erste Speicherzelle und eine zweite Speicherzelle umfassen, wobei jede von der ersten und der zweiten Speicherzelle eine Struktur der Speicherzelle gemäß Anspruch 10 umfasst, wobei die erste Wortleitung eine entsprechende eine der ersten Wortleitungen ist und die Bitleitung eine entsprechende eine der Bitleitungen ist.
  13. Das Speicherarray gemäß Anspruch 12, ferner umfassend eine Mehrzahl von zweiten Wortleitungen, die sich in der ersten Richtung erstrecken und von den ersten Wortleitungen elektrisch getrennt sind, wobei die zweite Gate-Elektrode in jeder von der ersten und der zweiten Speicherzelle elektrisch mit einer entsprechenden einen der zweiten Wortleitungen verbunden ist.
  14. Ein Backend-Dünnfilmtransistor (TFT), umfassend den FeFET gemäß einem der Ansprüche 1-9, wobei der Backend-TFT elektrisch mit einer Frontend-Schaltung verbunden ist.
  15. Eine eingebettete Speicherzelle, umfassend den Backend-TET gemäß Anspruch 14, wobei die erste Gate-Elektrode elektrisch mit einer ersten Wortleitung verbunden ist und eine der Source- und Drain-Region elektrisch mit einer Bitleitung verbunden ist.
  16. Die eingebettete Speicherzelle gemäß Anspruch 15, wobei die zweite Gate-Elektrode elektrisch mit einer zweiten Wortleitung verbunden ist, die von der ersten Wortleitung elektrisch getrennt ist.
  17. Die eingebettete Speicherzelle gemäß Anspruch 15, wobei die Frontend-Schaltung einen elektrisch mit der ersten Wortleitung verbundenen Wortleitungstreiber und einen elektrisch mit der Bitleitung verbundenen Erfassungsverstärker umfasst.
  18. Ein eingebetteter Speicher, umfassend eine Mehrzahl von ersten Wortleitungen, die sich in einer ersten Richtung erstrecken, eine Mehrzahl von Bitleitungen, die sich in einer zweiten, die erste Richtung kreuzenden Richtung erstrecken, und eine Mehrzahl von eingebetteten Speicherzellen in Kreuzungsregionen der ersten Wortleitungen und der Bitleitungen, wobei die eingebetteten Speicherzellen eine erste eingebettete Speicherzelle und eine zweite eingebettete Speicherzelle umfassen, wobei jede von der ersten und der zweiten eingebetteten Speicherzelle eine Struktur der eingebetteten Speicherzelle gemäß Anspruch 15 umfasst, wobei die erste Wortleitung eine entsprechende eine der ersten Wortleitungen ist und die Bitleitung eine entsprechende eine der Bitleitungen ist.
  19. Der eingebettete Speicher gemäß Anspruch 18, ferner umfassend eine Mehrzahl von zweiten Wortleitungen, die sich in der ersten Richtung erstrecken und von den ersten Wortleitungen elektrisch getrennt sind, wobei die zweite Gate-Elektrode in jeder von der ersten und der zweiten eingebetteten Speicherzelle elektrisch mit einer entsprechenden einen der zweiten Wortleitungen verbunden ist.
  20. Der Eingebettete Speicher gemäß Anspruch 18, wobei die Frontend-Schaltung eine Mehrzahl von Wortleitungstreibern, die elektrisch mit den ersten Wortleitungen verbunden sind, und eine Mehrzahl von Erfassungsverstärkern, die elektrisch mit den Bitleitungen verbunden sind, umfasst.
  21. Ein Verfahren zum Herstellen eines ferroelektrischen Feldeffekttransistors (FeFET), das Verfahren umfassend: Bilden einer ersten Gate-Elektrode; Bilden eines ersten Gate-Dielektrikums auf der ersten Gate-Elektrode; Bilden einer aktiven Schicht auf dem ersten Gate-Dielektrikum, wobei die aktive Schicht eine Source- und eine Drain-Region und eine Halbleiterregion zwischen der Source- und der Drain-Region umfasst; Bilden eines zweiten Gate-Dielektrikums auf der Halbleiterregion; und Bilden einer zweiten Gate-Elektrode auf dem zweiten Gate-Dielektrikum; wobei eines vom ersten und vom zweiten Gate-Dielektrikum ein ferroelektrisches Dielektrikum umfasst.
  22. Das Verfahren gemäß Anspruch 32, wobei das ferroelektrische Dielektrikum eines oder mehrere aus Bleizirkonat-Titanat (PZT), Hafnium-Zirkoniumoxid (HZO), Bariumtitanat (Ba-TiO3), Bleititanat (PbTiO3) und dotiertem Hafniumdioxid (HfO2) umfasst.
  23. Ein Verfahren zum Herstellen einer Speicherzelle, das Verfahren umfassend: Herstellen des FeFET durch das Verfahren gemäß einem der Ansprüche 21-22, wobei eines vom ersten und vom zweiten Gate-Dielektrikum zwischen der Halbleiterregion und einer der ersten und zweiten Gate-Elektrode liegt; elektrisches Verbinden der ersten und der zweiten Gate-Elektrode mit einer ersten Wortleitung; und elektrisches Verbinden einer von der Source- und der Drain-Region mit einer Bitleitung.
  24. Ein Verfahren zum Herstellen eines Speicherarrays, das Verfahren umfassend: Bilden einer Mehrzahl von ersten Wortleitungen, die sich in einer ersten Richtung erstrecken; Bilden einer Mehrzahl von Bitleitungen, die sich in einer zweiten Richtung erstrecken, die die erste Richtung kreuzt; und Bilden einer Mehrzahl von Speicherzellen in Kreuzungsregionen der ersten Wortleitungen und der Bitleitungen, wobei die Speicherzellen eine erste Speicherzelle und eine zweite Speicherzelle umfassen, wobei jede von der ersten und der zweiten Speicherzelle hergestellt wird durch das Verfahren von Anspruch 23, wobei die erste Wortleitung eine entsprechende eine der ersten Wortleitungen ist und die Bitleitung eine entsprechende eine der Bitleitungen ist.
  25. Ein Verfahren zum Herstellen eines Backend-Dünnfilm-Transistors (TFT), das Verfahren umfassend: Herstellen des FeFET durch das Verfahren gemäß einem der Ansprüche 21-22, wobei jedes vom ersten und vom zweiten Gate-Dielektrikum und die aktive Schicht durch einen Dünnfilmprozess in einem Backend-Abschnitt einer integrierten Schaltung gebildet werden; und elektrisches Verbinden des Backend-TFT mit einer Frontend-Schaltung.
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