DE102020116365A1 - Löschvorgang in 3d-nand - Google Patents

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Kwang-Ho Kim
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Abstract

Es wird eine Vorrichtung zum Löschen nichtflüchtiger Speicherelemente in einem nichtflüchtigen Speichersystem bereitgestellt. Die Vorrichtung hat eine konsistente Geschwindigkeit beim Gate-induzierten-Drain-Leckstrom-Löschvorgang (GIDL-Löschvorgang) über die Betriebstemperatur des Speichersystems hinweg. In einem Gesichtspunkt gibt die Spannungsquelle eine Löschspannung an die NAND-Ketten aus. Die NAND-Ketten können einen GIDL-Löschstrom als Reaktion auf die Löschspannung ziehen. Die Menge an GIDL-Löschstrom für eine gegebene Löschspannung ist stark temperaturabhängig. Der GIDL-Löschstrom kann abgetastet werden und die Löschspannung kann basierend auf dem GIDL-Löschstrom reguliert werden. Daher können der GIDL-Löschstrom sowie die Löschgeschwindigkeit über Betriebstemperaturen hinweg gleich belassen werden.

Description

  • HINTERGRUND
  • Die Verwendung von Halbleiterspeichern in verschiedenen elektronischen Vorrichtungen wie z. B. Mobiltelefonen, Digitalkameras, PDAs, medizinischer Elektronik, mobilen Rechenvorrichtungen, Servern, Solid-State-Laufwerken, nicht mobilen Rechenvorrichtungen und anderen Vorrichtungen ist weit verbreitet. Ein Halbleiterspeicher kann einen nichtflüchtigen Speicher oder einen flüchtigen Speicher aufweisen. Ein nichtflüchtiger Speicher ermöglicht, dass Informationen gespeichert und behalten werden, selbst wenn der nichtflüchtige Speicher nicht mit einer Stromquelle (z. B. einer Batterie) verbunden ist.
  • Eine Art von nichtflüchtigem Speicher hat Ketten von nichtflüchtigen Speicherzellen, die an jedem Ende der Kette einen Auswahltransistor haben. Üblicherweise werden solche Ketten als NAND-Ketten bezeichnet. Eine NAND-Kette kann an dem einen Ende einen drainseitigen Auswahltransistor haben, der die Kette mit einer Bitleitung verbindet. Eine NAND-Kette kann an dem einen Ende einen sourceseitigen Auswahltransistor haben, der die Kette mit einer Sourceleitung verbindet. Die nichtflüchtigen Speicherzellen können auch als nichtflüchtige Speicherzellentransistoren bezeichnet werden, wobei die Kanäle der nichtflüchtigen Speicherzellentransistoren zusammenfassend als ein NAND-Ketten-Kanal bezeichnet werden.
  • Figurenliste
  • Gleich nummerierte Elemente beziehen sich auf gemeinsame Komponenten in den verschiedenen Figuren.
    • 1 ist ein Funktionsblockdiagramm einer Speichervorrichtung.
    • 2 ist ein Blockdiagramm, das eine Ausführungsform eines Speichersystems darstellt.
    • 3 ist eine perspektivische Ansicht eines Speichersystems.
    • 4 stellt eine beispielhafte Querschnittsansicht eines Abschnitts einer der Blöcke von 3 dar.
    • 5 stellt einen beispielhaften Transistor dar.
    • 6A stellt eine Detailansicht des Bereichs 422 des Stapels von 4 dar.
    • 6B stellt eine Detailansicht des Bereichs 423 des Stapels von 4 dar.
    • 7 ist ein Diagramm, das Details einer Ausführungsform von Schaltungen zum Anlegen von Spannungen an eine Speicherstruktur zeigt.
    • 8 stellt die Bewegung von Löchern und Elektronen in einer NAND-Kette während eines zweiseitigen GIDL-Löschvorgangs dar.
    • 9 stellt eine Ausführungsform eines Prozesses zum Durchführen eines GIDL-Löschvorgangs dar.
    • 10A, 10B, 10C und 10D stellen Diagramme von verschiedenen Ausführungsformen von Löschspannungen in Abhängigkeit von der Temperatur dar.
    • 11 ist ein Diagramm einer Ausführungsform eines Systems, das eingerichtet ist, um eine temperaturabhängige Löschspannung an NAND-Ketten anzulegen.
    • 12 stellt ein Flussdiagramm einer Ausführungsform eines Prozesses zum Bereitstellen einer temperaturabhängigen Löschspannung dar.
    • 13 ist ein Diagramm einer Ausführungsform eines Systems, das eingerichtet ist, um eine temperaturabhängige Löschspannung an einen drainseitigen Auswahltransistor auf einer NAND-Kette anzulegen.
    • 14 stellt ein Flussdiagramm einer Ausführungsform eines Prozesses zum Bereitstellen einer temperaturabhängigen Löschspannung dar.
    • 15 stellt eine Ausführungsform eines Systems dar, das eine Löschspannung reguliert, die an NAND-Ketten bereitgestellt wird.
    • 16 stellt ein Flussdiagramm einer Ausführungsform eines Prozesses zum Löschen von NAND-Ketten dar, die nichtflüchtige Speicherzellen haben.
    • 17 stellt eine Ausführungsform einer Steuerschaltung zum Löschen nichtflüchtiger Speicherzellen dar.
    • 18 stellt ein Flussdiagramm einer Ausführungsform eines Prozesses zum Abgleichen eines Widerstands basierend auf einer Temperatur dar, um eine Ziellöschspannung zu erreichen.
  • DETAILLIERTE BESCHREIBUNG
  • Es werden Techniken zum Löschen nichtflüchtiger Speicherelemente in einem nichtflüchtigen Speichersystem bereitgestellt. In einer Ausführungsform werden Techniken zum Löschen einer NAND-Kette in einer 3D-Speichervorrichtung bereitgestellt. Hierin wird die Technologie zum effizienten Löschen nichtflüchtiger Speicherzellen durch Gate-induzierten Drain-Leckstrom (GIDL) offenbart. Hierin wird die Technologie für eine konsistente Geschwindigkeit beim GIDL-Löschvorgang über die Betriebstemperatur des Speichersystems hinweg offenbart.
  • Eine Technik zum Löschen von Speicherzellen in einigen Speichersystemen ist das Vorspannen eines p-Well-Substrats auf eine Hochspannung, um einen NAND-Kanal aufzuladen. Eine Löschfreigabespannung wird an die Steuer-Gates von Speicherzellen angelegt, während sich der NAND-Kanal auf einer Hochspannung befindet, um die nichtflüchtigen Speicherelemente (Speicherzellen) zu löschen. Ein anderer Ansatz zum Löschen von Speicherzellen besteht darin, Gate-induzierten Drain-Leckstrom (GIDL-Strom) zu erzeugen, um den NAND-Kettenkanal aufzuladen. An Steuer-Gates der Speicherzellen wird eine Löschfreigabespannung angelegt, während das Ketten-Kanal-Potential aufrechterhalten wird, um die Speicherzellen zu löschen. Dies wird hierin als ein GIDL-Löschvorgang bezeichnet. Sowohl ein p-Well-Löschvorgang als auch ein GIDL-Löschvorgang können verwendet werden, um die Schwellenspannung (Vt) von Speicherzellen zu senken.
  • Der GIDL-Strom wird in einer Ausführungsform durch Bewirken einer Drain-zu-Gate-Spannung an einem Auswahltransistor einer NAND-Kette erzeugt. Eine Transistor-Drain-zu-Gate-Spannung, die einen GIDL-Strom erzeugt, wird hierin als eine GIDL-Löschspannung bezeichnet. Der GIDL-Strom kann entstehen, wenn die Drain-Spannung des Auswahltransistors deutlich höher ist als die Steuer-Gate-Spannung des Auswahltransistors. Der GIDL-Strom ist ein Ergebnis der Trägererzeugung, d. h. der Elektronenloch-Paarerzeugung aufgrund von Band-zu-Band-Tunneln und/oder fallenunterstützter Erzeugung. In einer Ausführungsform kann der GIDL-Strom dazu führen, dass eine Art von Trägern, z. B. Löcher, sich in den NAND-Kanal bewegen, wodurch das Potential des Kanals angehoben wird. Die anderen Arten von Trägern, z. B. Elektronen, werden aus dem Kanal in Richtung einer Bitleitung oder in Richtung einer Sourceleitung durch ein elektrisches Feld extrahiert. Während des Löschvorgangs können sich die Löcher von dem Kanal zu einem Ladungsspeicherbereich von Speicherzellen tunneln und sich dort mit Elektronen rekombinieren, um die Vt der Speicherzellen zu senken.
  • Der GIDL-Strom kann an jedem Ende der NAND-Kette erzeugt werden. Eine erste GIDL-Löschspannung kann zwischen zwei Anschlüssen eines Auswahltransistors (z. B. des drainseitigen Auswahltransistors) erzeugt werden, der mit einer Bitleitung verbunden ist, um einen ersten GIDL-Strom zu erzeugen. Eine zweite GIDL-Löschspannung kann zwischen zwei Anschlüssen eines Auswahltransistors (z. B. des sourceseitigen Auswahltransistors) erzeugt werden, der mit einer Sourceleitung verbunden ist, um einen zweiten GIDL-Strom zu erzeugen. Das Löschen basierend auf dem GIDL-Strom an nur einem Ende der NAND-Kette wird als ein einseitiger GIDL-Löschvorgang bezeichnet. Das Löschen basierend auf dem GIDL-Strom an beiden Enden der NAND-Kette wird als ein zweiseitiger GIDL-Löschvorgang bezeichnet. Nachdem die GIDL-Löschspannung angelegt wird, kann die Vt der Speicherzellen getestet werden, um zu bestimmen, ob die Vt unter einem Löschverifizierungsspannungspegel liegt. Falls nicht, können eine oder mehrere zusätzliche GIDL-Löschspannungen angelegt und die Speicherzellen erneut getestet werden.
  • Die Menge an GIDL-Strom, die für eine gegebene GIDL-Löschspannung erzeugt wird, ist temperaturabhängig. Im Allgemeinen steigt der GIDL-Strom an, wenn die Temperatur ansteigt. In einigen Fällen könnte der GIDL-Strom um einen Faktor von etwa zehn von 30 Grad Celsius (30 °C) auf 90 °C ansteigen. Die Löschgeschwindigkeit kann von der Menge des GIDL-Stroms abhängen. Die Löschgeschwindigkeit kann durch die Menge quantifiziert werden, um die die Vt pro GIDL-Löschspannungsimpuls abnimmt, oder durch die Anzahl der GIDL-Löschspannungsimpulse, die zum vollständigen Löschen der Speicherzellen erforderlich sind.
  • Es ist möglich, dass ein GIDL-Löschvorgang viel temperaturabhängiger ist als der vorstehend erwähnte p-Well-Löschvorgang. In einigen Ausführungsformen ist die Größe der von dem Speichersystem angelegten GIDL-Löschspannung temperaturabhängig. Zum Beispiel kann das Speichersystem die Größe der GIDL-Löschspannung derart regulieren, dass sie mit steigender Temperatur abnimmt. Eine temperaturabhängige GIDL-Löschspannung kann einen konsistenten GIDL-Strom über die Betriebstemperatur des Speichersystems hinweg bereitstellen. Eine temperaturabhängige GIDL-Löschspannung kann eine konsistente Löschgeschwindigkeit über die Betriebstemperatur hinweg bereitstellen.
  • In einigen Ausführungsformen stellt das Speichersystem einen Ziel-GIDL-Strom an die NAND-Ketten bereit, die gelöscht werden. In einer Ausführungsform stellt das Speichersystem den Ziel-GIDL-Strom unabhängig von der Temperatur bereit. Das Bereitstellen eines Ziel-GIDL-Stroms sorgt für eine konsistente Löschgeschwindigkeit. Somit kann das Speichersystem eine konsistente Löschgeschwindigkeit über die Betriebstemperatur hinweg erreichen.
  • Während des GIDL-Löschvorgangs kann es einen parasitären Leckstrom geben. Beispielsweise kann es Leckstrom in Verbindung mit Verbindungen und Transistoren geben, die zum Bereitstellen der GIDL-Löschspannung an die NAND-Ketten verwendet werden. Solch ein parasitärer Leckstrom kann temperaturabhängig sein. Der parasitäre Leckstrom kann zunehmen, wenn die Temperatur ansteigt. In einigen Ausführungsformen wird der parasitäre Leckstrom abgeschwächt, um eine konsistente Löschgeschwindigkeit über die Betriebstemperatur des Speichersystems hinweg bereitzustellen.
  • 1 bis 7 beschreiben ein Beispiel für ein Speichersystem, das verwendet werden kann, um die hierin vorgeschlagene Technologie zu implementieren. 1 ist ein Funktionsblockdiagramm eines beispielhaften Speichersystems 100. Die in 1 dargestellten Komponenten sind elektrische Schaltungen. Das Speichersystem 100 schließt einen oder mehrere Speicherchips 108 ein. Der eine oder die mehreren Speicherchips 108 können vollständige Speicherchips oder Teilspeicherchips sein. In einer Ausführungsform schließt jeder Speicherchip 108 eine Speicherstruktur 126, eine Steuerschaltung 110 und Lese-/Schreib-/Löschschaltungen 128 ein. Die Speicherstruktur 126 ist durch Wortleitungen über einen Zeilendecodierer 124 und durch Bitleitungen über einen Spaltendecodierer 132 adressierbar. Die Lese-/Schreib-/Löschschaltungen 128 schließen mehrere Abtastblöcke 150 einschließlich SB1, SB2, ..., SBp (Abtastschaltung) ein und ermöglichen das parallele Lesen oder Programmieren einer Seite von Speicherzellen. Auch können viele Ketten von Speicherzellen parallel gelöscht werden.
  • In einigen Systemen ist eine Steuerung 122 im gleichen Paket (z. B. einer entfernbaren Speicherkarte) wie der eine oder die mehreren Speicherchips 108 eingeschlossen. Jedoch kann die Steuerung in anderen Systemen von dem Speicherchip 108 getrennt sein. In einigen Ausführungsformen befindet sich die Steuerung auf einem anderen Chip als dem Speicherchip 108. In einigen Ausführungsformen kommuniziert eine Steuerung 122 mit mehreren Speicherchips 108. In anderen Ausführungsformen hat jeder Speicherchip 108 seine eigene Steuerung. Befehle und Daten werden zwischen einem Host 140 und der Steuerung 122 über einen Datenbus 120 und zwischen der Steuerung 122 und dem einen oder den mehreren Speicherchips 108 über Leitungen 118 übertragen. In einem Ausführungsbeispiel schließt der Speicherchip 108 einen Satz von Eingangs- und/oder Ausgangsstiften (E/A)-Stiften ein, die mit den Leitungen 118 verbunden sind.
  • Die Steuerschaltung 110 arbeitet mit den Lese-/Schreib-/Löschschaltungen 128 zusammen, um Speichervorgänge (z. B. Schreiben, Lesen, Löschen und andere) auf der Speicherstruktur 126 auszuführen, und schließt eine Zustandsmaschine 112, einen On-Chip-Adressdecodierer 114, eine Leistungssteuerungsschaltung 116 und einen Temperatursensor 134 ein. In einer Ausführungsform schließt die Steuerschaltung 110 Puffer, wie Register, ROM-Sicherungen und andere Speichervorrichtungen zum Speichern von Vorgabewerten wie Basisspannungen und anderen Parametern ein. In einer Ausführungsform ist die Zustandsmaschine 112 durch die Software programmierbar. In anderen Ausführungsformen verwendet die Zustandsmaschine keine Software und ist vollständig in Hardware (z. B. elektrischen Schaltungen) implementiert. Der Temperatursensor 134 kann eine Temperatur von der Speichervorrichtung zu dem Zeitpunkt eines Löschvorgangs, sowie anderer Vorgänge, erfassen.
  • Der On-Chip-Adressdecodierer 114 stellt eine Adressschnittstelle zwischen Adressen, die von einem Host 140 oder einer Steuerung 122 verwendet werden, zu der Hardwareadresse, die von den Decodierern 124 und 132 verwendet wird, bereit. Die Leistungssteuerschaltung 116 steuert die Leistung und Spannungen, mit denen die Wortleitungen, Bitleitungen und Auswahlleitungen bei Speichervorgängen versorgt werden. Die Leistungssteuerschaltung 116 schließt in einer Ausführungsform eine Spannungsschaltung ein. Die Leistungssteuerschaltung 116 kann Ladungspumpen zum Erzeugen von Spannungen einschließen. Die Abtastblöcke schließen Bitleitungstreiber ein. Die Abtastblöcke können Abtastverstärker einschließen. Die Leistungssteuerschaltung 116 wird in einer Ausführungsform von der Zustandsmaschine 112 gesteuert.
  • Die Zustandsmaschine 112 und/oder die Steuerung 122 (oder äquivalent funktionierende Schaltungen) in Kombination mit allen oder einer Teilmenge der anderen Schaltungen, die in 1 dargestellt sind, können als Steuerschaltung betrachtet werden, die die hierin beschriebenen Funktionen ausführt. Die Steuerschaltung kann nur Hardware oder eine Kombination aus Hardware und Software (einschließlich Firmware) einschließen. Zum Beispiel ist eine Steuerung, die durch Firmware programmiert ist, um die hierin beschriebenen Funktionen auszuführen, ein Beispiel einer Steuerschaltung. Eine Steuerschaltung kann einen Prozessor, ein PGA (Programmable Gate Array, FPGA (Field Programmable Gate Array), ASIC (Application Specific Integrated Circuit), eine integrierte Schaltung oder eine andere Art von Schaltung einschließen.
  • Die Steuerung 122 (auf dem Chip oder außerhalb des Chips) (der in einer Ausführungsform eine elektrische Schaltung ist) kann einen oder mehrere Prozessoren 122c, ROM 122a, RAM 122b, eine Speicherschnittstelle (MI) 122d und eine Host-Schnittstelle (HI) 122e aufweisen, die alle miteinander verbunden sind. Die Speichervorrichtungen (ROM 122a, RAM 122b) speichern Code (Software), wie einen Satz von Befehlen (einschließlich Firmware), und ein oder mehrere Prozessoren 122c ist/sind betreibbar, um den Satz von Befehlen auszuführen, um die hierin beschriebene Funktionalität bereitzustellen. Alternativ oder zusätzlich können ein oder mehrere Prozessoren 122c auf Code von einer Speichervorrichtung in der Speicherstruktur zugreifen, wie einen reservierten Bereich von Speicherzellen, die mit einer oder mehreren Wortleitungen verbunden sind. RAM 122b kann dazu dienen, Daten für die Steuerung 122 zu speichern, einschließlich dem Cachen von Programmdaten (nachstehend erörtert). Die Speicherschnittstelle 122d in Verbindung mit ROM 122a, RAM 122b und Prozessor 122c, ist eine elektrische Schaltung, die eine elektrische Schnittstelle zwischen der Steuerung 122 und einem oder mehreren Speicherchips 108 bereitstellt. Zum Beispiel kann die Speicherschnittstelle 122d das Format oder die Steuerung von Signalen ändern, einen Puffer bereitstellen, gegen Spannungsstöße isolieren, E/A zwischenspeichern usw. Ein oder mehrere Prozessoren 122c können Befehle an die Steuerschaltung 110 (oder eine andere Komponente des Speicherchips 108) über die Speicherschnittstelle 122d ausgeben. Die Host-Schnittstelle 122e stellt eine elektrische Schnittstelle mit dem Datenbus 120 des Hosts 140 bereit, um Befehle, Adressen und/oder Daten vom Host 140 zu empfangen, um dem Host 140 Daten und/oder Status bereitzustellen.
  • In einer Ausführungsform weist die Speicherstruktur 126 ein dreidimensionales Speicherarray von nichtflüchtigen Speicherzellen auf, auf denen mehrere Speicherebenen über einem einzigen Substrat, wie einem Wafer, ausgebildet sind. Die Speicherstruktur kann jede Art von nichtflüchtigem Speicher aufweisen, der monolithisch in einer oder mehreren physischen Ebenen von Arrays von Speicherzellen ausgebildet ist, die einen aktiven Bereich aufweisen, der über einem Silizium- (oder anderen Typ von) Substrat angeordnet ist. In einem Beispiel weisen die nichtflüchtigen Speicherzellen aus vertikalen NAND-Ketten mit ladungseinfangendem Material auf.
  • In einer anderen Ausführungsform weist die Speicherstruktur 126 ein zweidimensionales Speicherarray von nichtflüchtigen Speicherzellen auf. In einem Beispiel sind die nichtflüchtigen Speicherzellen NAND-Flashspeicherzellen mit Floating-Gates. Andere Arten von Speicherzellen (z. B. NOR-Typ-Flashspeicher) können ebenfalls verwendet werden.
  • Die exakte Art der Speicherarray-Architektur oder der Speicherzelle, die in der Speicherstruktur 126 eingeschlossen ist, ist nicht auf die obigen Beispiele beschränkt. Viele unterschiedliche Arten von Speicherarray-Architekturen oder Speichertechnologien können verwendet werden, um die Speicherstruktur 126 zu bilden. Es ist keine spezielle nichtflüchtige Speichertechnologie für die Zwecke der neuen beanspruchten Ausführungsformen, die hier vorgeschlagen werden, erforderlich. Andere Beispiele geeigneter Technologien für Speicherzellen der Speicherstruktur 126 schließen ReRAM-Speicher, magnetoresistive Speicher (z. B. MRAM, Spin Transfer Torque MRAM, Spin Orbit Torque MRAM), Phasenwechselspeicher (z. B. PCM) und dergleichen ein. Beispiele von geeigneten Technologien für die Speicherzellen-Architekturen der Speicherstruktur 126 schließen zweidimensionale Arrays, dreidimensionale Arrays, KreuzpunktArrays, gestapelte zweidimensionale Arrays, vertikale Bitleitungs-Arrays und dergleichen ein.
  • Ein Beispiel eines ReRAM- oder PCMRAM-Kreuzpunktspeichers schließt reversible Widerstandsschaltelemente ein, die in Kreuzpunktarrays angeordnet sind, auf die durch X-Leitungen und Y-Leitungen (z. B. Wortleitungen und Bitleitungen) zugegriffen wird. In einer anderen Ausführungsform können die Speicherzellen leitfähige Brückenspeicherelemente einschließen. Ein leitfähiges Brückenspeicherelement kann auch als programmierbare Metallisierungszelle bezeichnet werden. Ein leitfähiges Brückenspeicherelement kann als Zustandsänderungselement basierend auf der physikalischen Verlagerung von Ionen innerhalb eines Festelektrolyten verwendet werden. In einigen Fällen kann ein leitfähiges Brückenspeicherelement zwei feste Metallelektroden einschließen, eine relativ inerte (z. B. Wolfram) und eine elektrochemisch aktive (z. B. Silber oder Kupfer), mit einer dünnen Folie des Festelektrolyten zwischen den beiden Elektroden. Mit steigender Temperatur steigt auch die Mobilität der Ionen, sodass die Programmierschwelle für die leitfähige Brückenspeicherzelle abnimmt. Somit kann das leitfähige Brückenspeicherelement einen weiten Bereich von Programmschwellenwerten als Funktion der Temperatur aufweisen.
  • Ein magnetoresistiver Speicher (MRAM) speichert Daten durch Magnetspeicherelemente. Die Elemente sind aus zwei durch eine dünne Isolierschicht getrennte ferromagnetischen Platten gebildet, von denen jede eine Magnetisierung halten kann. Eine der beiden Platten ist ein Permanentmagnet, der auf eine bestimmte Polarität eingestellt ist; die Magnetisierung der anderen Platte kann so geändert werden, dass sie der eines externen Felds entspricht, um Speicher zu speichern. Eine Speichervorrichtung wird aus einem Gitter solcher Speicherzellen aufgebaut. Bei einer Ausführungsform zum Programmieren liegt jede Speicherzelle zwischen einem Paar von Schreibleitungen, die in rechten Winkeln zueinander parallel zu der Zelle angeordnet sind, eine über und eine unter der Zelle. Wenn Strom durch sie fließt, wird ein Induktionsmagnetfeld erzeugt.
  • Phasenwechselspeicher (PCM) nutzen das einzigartige Verhalten von Chalkogenidglas aus. Eine Ausführungsform verwendet ein GeTe-Sb2Te3-Übergitter, um nichtthermische Phasenänderungen zu erreichen, indem einfach der Koordinationszustand der Germaniumatome mit einem Laserimpuls (oder Lichtimpuls von einer anderen Quelle) geändert wird. Daher sind die Dosen der Programmierung Laserimpulse. Die Speicherzellen können gesperrt werden, indem die Speicherzellen daran gehindert werden, das Licht zu empfangen. Es sei darauf hingewiesen, dass die Verwendung von „Impuls“ in diesem Dokument keinen Rechteckimpuls erfordert, sondern eine (kontinuierliche oder nicht kontinuierliche) Schwingung oder einen Stoß eines Schalls, Stroms, Spannungslichts oder einer anderen Welle einschließt.
  • Der Durchschnittsfachmann wird erkennen, dass die hierin beschriebene Technologie nicht auf eine einzige spezifische Speicherstruktur beschränkt ist, sondern viele relevante Speicherstrukturen gemäß dem Geist und Umfang der Technologie, wie hierin beschrieben und wie einem Fachmann der Technik bekannt, abdeckt.
  • 2 ist ein Blockdiagramm eines beispielhaften Speichersystems 100, das mehr Details einer Ausführungsform der Steuerung 122 darstellt. Die Steuerung in 2 ist eine Flashspeichersteuerung, aber es ist zu beachten, dass der nichtflüchtige Speicher 108 nicht auf Flash beschränkt ist. Somit ist die Steuerung 122 nicht auf das Beispiel einer Flashspeichersteuerung beschränkt. Wie hierin verwendet, ist eine Flashspeichersteuerung eine Vorrichtung, die auf dem Flashspeicher gespeicherte Daten verwaltet und mit einem Host kommuniziert, wie beispielsweise einem Computer oder einer elektronischen Vorrichtung. Eine Flashspeichersteuerung kann verschiedene Funktionen zusätzlich zu der hier beschriebenen spezifischen Funktionalität haben. Zum Beispiel kann die Flashspeichersteuerung den Flashspeicher formatieren, um sicherzustellen, dass der Speicher ordnungsgemäß arbeitet, um schlechte Flashspeicherzellen auszugrenzen und Ersatzspeicherzellen zuzuordnen, die künftig fehlerhafte Zellen ersetzen sollen. Einige Teile der Ersatzzellen können verwendet werden, um Firmware aufzunehmen, um die Flashspeichersteuerung zu betreiben und andere Merkmale zu implementieren. Im Betrieb, wenn ein Host Daten aus dem Flashspeicher lesen oder Daten in diesen schreiben muss, kommuniziert der Host mit der Flashspeichersteuerung. Wenn der Host eine logische Adresse bereitstellt, zu der Daten gelesen/geschrieben werden sollen, kann die Flashspeichersteuerung die vom Host empfangene logische Adresse in eine physische Adresse in der Flashspeichersteuerung umwandeln. (Alternativ kann der Host die physische Adresse bereitstellen). Die Flashspeichersteuerung kann auch verschiedene Speicherverwaltungsfunktionen ausführen, wie z. B., ohne darauf beschränkt zu sein, Abnutzungsausgleich (Verteilen von Schreibvorgängen zum Vermeiden eines Verschleißes spezifischer Speicherblöcke, auf die ansonsten wiederholt geschrieben werden würde) und Speicherbereinigung (nachdem ein Block voll ist, Bewegen ausschließlich der gültigen Datenseiten zu einem neuen Block, so dass der volle Block gelöscht und wiederverwendet werden kann).
  • Die Schnittstelle zwischen der Steuerung 122 und dem nichtflüchtigen Speicher-Rohchip 108 kann jede geeignete Flash-Schnittstelle wie beispielsweise Toggle-Modus 200, 400 oder 800 sein. In einer Ausführungsform kann das Speichersystem 100 ein kartenbasiertes System sein, wie eine sichere digitale (SD) oder eine sichere digitale Mikro-Karte (Mikro-SD). In einer alternativen Ausführungsform kann das Speichersystem 100 Teil eines eingebetteten Speichersystems sein. Zum Beispiel kann der Flashspeicher in dem Host eingebettet sein. In einem anderen Beispiel kann das Speichersystem 100 in Form eines Solid-State-Laufwerks (SSD) vorliegen.
  • In einigen Ausführungsformen schließt das nichtflüchtige Speichersystem 100 einen einzigen Kanal zwischen der Steuerung 122 und dem nichtflüchtigen Speicherchip 108 ein, wobei der hierin beschriebene Gegenstand nicht auf einen einzigen Speicherkanal beschränkt ist. Zum Beispiel können in einigen Speichersystemen 2, 4, 8 oder mehr Kanäle zwischen der Steuerung und dem Speicherchip je nach den Fähigkeiten der Steuerung vorhanden sein. In jeder der hierin beschriebenen Ausführungsformen kann mehr als ein einziger Kanal zwischen der Steuerung und dem Speicherchip vorhanden sein, selbst wenn in den Zeichnungen ein einziger Kanal gezeigt ist.
  • Wie in 2 dargestellt, schließt die Steuerung 122 ein Frontend-Modul 208 ein, das eine Schnittstelle mit einem Host aufweist, ein Backend-Modul 210, das eine Schnittstelle mit dem einen oder den mehreren nichtflüchtigen Speicherchips 108 hat, und verschiedene andere Module, die Funktionen ausführen, die nun im Detail beschrieben werden.
  • Die Komponenten der Steuerung 122, die in 2 dargestellt sind, können die Form einer gepackten funktionellen Hardwareeinheit (z. B. einer elektrischen Schaltung), konzipiert zur Verwendung mit anderen Komponenten, eines Abschnitts eines Programmcodes (z. B. Software oder Firmware) ausführbar durch einen (Mikro-)Prozessor oder eine Verarbeitungsschaltlogik, die üblicherweise eine bestimmte Funktion von in Beziehung stehenden Funktionen ausführt, oder einer abgeschlossenen Hardware- oder Softwarekomponente, die eine Schnittstelle zum Beispiel mit einem größeren System hat, annehmen. Zum Beispiel kann jedes Modul eine anwendungsspezifische integrierte Schaltung (ASIC), ein feldprogrammierbares Gate-Array (FPGA), eine Schaltung, eine digitale Logikschaltung, eine analoge Schaltung, eine Kombination diskreter Schaltungen, Gatter oder irgendeine andere Art von Hardware oder Kombination davon einschließen. Alternativ oder zusätzlich kann jedes Modul Software einschließen, die in einer prozessorlesbaren Vorrichtung (z. B. einem Speicher) gespeichert ist, um einen Prozessor für die Steuerung 122 zu programmieren, um die hier beschriebenen Funktionen auszuführen. Die in 2 dargestellte Architektur ist eine beispielhafte Implementierung, die die in 1 dargestellten Komponenten der Steuerung 122 (d. h. den RAM, den ROM, den Prozessor, die Schnittstelle) verwenden kann (aber nicht muss).
  • Unter erneuter Bezugnahme auf Module der Steuerung 122 verwaltet ein Puffermanager/eine Bussteuerung 214 Pufferspeicher im Direktzugriffsspeicher (RAM) 216 und steuert die interne Busarbitrierung der Steuerung 122. Ein Nur-Lese-Speicher (ROM) 218 speichert den Systemstartcode. Obwohl sie in 2 als von der Steuerung 122 getrennt angeordnet dargestellt sind, können in anderen Ausführungsformen einer oder beide vom RAM 216 oder ROM 218 innerhalb der Steuerung angeordnet sein. In noch anderen Ausführungsformen können sich Teile des RAM und des ROM sowohl innerhalb der Steuerung 122 als auch außerhalb der Steuerung befinden. Weiterhin können in einigen Implementierungen die Steuerung 122, der RAM 216 und der ROM 218 auf separaten Halbleiterchips angeordnet sein.
  • Das Frontend-Modul 208 schließt eine Host-Schnittstelle 220 und eine Physical-Layer-Schnittstelle (PHY) 222 ein, welche die elektrische Schnittstelle mit dem Host oder der Speichersteuerung der nächsten Ebene bereitstellen. Die Wahl des Typs der Host-Schnittstelle 220 kann von dem Typ des verwendeten Speichers abhängen. Beispiele für die Host-Schnittstellen 220 schließen SATA, SATA Express, SAS, Fibre Channel, USB, PCIe und NVMe ein, ohne jedoch darauf beschränkt zu sein. Die Host-Schnittstelle 220 unterstützt üblicherweise die Übertragung von Daten, Steuersignalen und Taktsignalen.
  • Das Backend-Modul 210 schließt eine Fehlerkorrekturcode-Maschine (ECC-Maschine) 224 ein, die die von dem Host empfangenen Datenbytes codiert, und die aus dem nichtflüchtigen Speicher gelesenen Datenbytes dekodiert und Fehler korrigiert. Ein Befehlssequenzer 226 erzeugt Befehlssequenzen wie Programmier- und Löschbefehlssequenzen zur Übermittlung an den nichtflüchtigen Speicherchip 108. Ein RAID-Modul (Redundant Array of Independent Dies-Modul) 228 verwaltet die Generierung einer RAID-Parität und die Wiederherstellung ausgefallener Daten. Die RAID-Parität kann als ein zusätzlicher Integritätsschutz für die Daten verwendet werden, die in das nichtflüchtige Speichersystem 100 geschrieben werden. In einigen Fällen kann das RAID-Modul 228 Teil des ECC-Engine 224 sein. Es ist zu beachten, dass die RAID-Parität als zusätzlicher Chip oder zusätzliche Chips hinzugefügt werden kann, aber sie kann auch innerhalb des bestehenden Chips hinzugefügt werden, z. B. als extra Ebene oder extra Block oder extra WLs innerhalb eines Blocks. Eine Speicherschnittstelle 230 stellt die Befehlssequenzen für den nichtflüchtigen Speicherchip 108 bereit und empfängt Statusinformationen von dem nichtflüchtigen Speicherchip 108. In einer Ausführungsform kann die Speicherschnittstelle 230 eine Double Data Rate-Schnittstelle (DDR-Schnittstelle), wie eine Schnittstelle für den Toggle-Modus 200, 400 oder 800 sein. Eine Flash-Steuerschicht 232 steuert den Gesamtbetrieb des Backend-Moduls 210.
  • Zusätzliche Komponenten des Systems 100, das in 2 dargestellt ist, schließen die Medienverwaltungsschicht 238, die den Abnutzungsausgleich von Speicherzellen des nichtflüchtigen Speicherchips 108 durchführt, ein. Das System 100 schließt auch andere diskrete Komponenten 240 ein, wie externe elektrische Schnittstellen, externes RAM, Widerstände, Kondensatoren oder andere Komponenten, die mit der Steuerung 122 verbunden sein können. In alternativen Ausführungsformen sind eine oder mehrere der Physical-Layer-Schnittstelle 222, des RAID-Moduls 228, der Medienverwaltungsebene 238 und der Pufferverwaltungs-/Bussteuerung 214 optionale Komponenten, die in der Steuerung 122 nicht erforderlich sind.
  • Eine Flash-Übersetzungsschicht (FTL) oder Medienverwaltungsschicht (MML) 238 kann als Teil der Flash-Verwaltung integriert sein, die Flash-Fehler behandeln und mit dem Host interagieren kann. Insbesondere kann MML ein Modul in der Flash-Verwaltung sein und für die Interna der NAND-Verwaltung verantwortlich sein. Insbesondere kann die MML 238 einen Algorithmus in der Firmware der Speichervorrichtung enthalten, der Schreibvorgänge vom Host in Schreibvorgänge in den Speicher 126 des Chips 108 übersetzt. MML 238 kann erforderlich sein, weil: 1) der Speicher eine eingeschränkte Belastbarkeit hat; 2) der Speicher 126 nur in Mehrfachen von Seiten geschrieben werden kann; und/oder 3) der Speicher 126 nicht beschrieben werden kann, falls er nicht als Block gelöscht wird. Die MML 238 versteht diese potentiellen Begrenzungen des Speichers 126, die für den Host möglicherweise nicht sichtbar sind. Dementsprechend versucht die MML 238, die Schreibvorgänge vom Host in Schreibvorgänge in den Speicher 126 zu übersetzen. Wie nachstehend beschrieben, können fehlerhafte Bits unter Verwendung der MML 238 identifiziert und aufgezeichnet werden. Diese Aufzeichnung von fehlerhaften Bits kann zur Bewertung des Zustands von Blöcken und/oder Wortleitungen (den Speicherzellen auf den Wortleitungen) verwendet werden.
  • Die Steuerung 122 kann mit einem oder mehreren Speicherchips 108 verbunden sein. In einer Ausführungsform implementieren die Steuerung 122 und mehrere Speicherchips (die zusammen das nichtflüchtige Speichersystem 100 ausmachen) ein Solid-State-Laufwerk (SSD), das eine Festplatte in einem Host, wie einer NAS-Vorrichtung, in einem Laptop, in einem Tablet, in einem Server usw., emulieren, ersetzen oder stattdessen verwendet werden kann. Darüber hinaus braucht die SSD nicht dazu ausgelegt sein, als Festplatte zu arbeiten.
  • Einige Ausführungsformen eines nichtflüchtigen Speichersystems schließen einen Speicherchip 108 ein, der mit einer Steuerung 122 verbunden ist. Jedoch können andere Ausführungsformen mehrere Speicherchips 108 einschließen, die in Verbindung mit einer oder mehreren Steuerungen 122 stehen. In einem Beispiel können die mehreren Speicherchips in einen Satz von Speicherpaketen gruppiert werden. Jedes Speicherpaket schließt einen oder mehrere Speicherchips ein, die in Verbindung mit der Steuerung 122 stehen. In einer Ausführungsform schließt ein Speicherpaket eine Leiterplatte (oder eine ähnliche Struktur) ein, auf der ein oder mehrere Speicherchips montiert sind. In einigen Ausführungsformen kann ein Speicherpaket Formmasse einschließen, um die Speicherchips des Speicherpakets zu umhüllen. In einigen Ausführungsformen ist die Steuerung 122 physisch von jedem der Speicherpakete getrennt.
  • 3 ist eine perspektivische Ansicht einer Speichervorrichtung 300, die einen Satz von Blöcken in einer beispielhaften 3D-Konfiguration der Speicherstruktur 126 von 1 aufweist. Auf dem Substrat befinden sich Beispielblöcke BLK0, BLK1, BLK2 und BLK3 von Speicherzellen (Speicherelementen) und Peripheriebereiche mit Schaltlogik zur Verwendung durch die Blöcke. Das Substrat hat eine große, sich in der x-y Ebene erstreckende Oberfläche. Die Blöcke können über der Hauptfläche ausgebildet sein. Der Peripheriebereich 304 verläuft entlang einer Kante jedes Blocks, während sich der Peripheriebereich 305 an einem Ende des Satzes von Blöcken befindet. Jeder Peripheriebereich kann Schaltlogik einschließen, einschließlich, aber nicht beschränkt auf Spannungstreiber, die mit Steuer-Gate-Schichten, Bitleitungen und Sourceleitungen der Blöcke verbunden werden können.
  • Das Substrat 301 kann auch Schaltlogik unter den Blöcken zusammen mit einer oder mehreren unteren Metallschichten tragen, die in Leiterbahnen strukturiert sind, um Signale der Schaltlogik zu übertragen. Die Blöcke sind in einer Zwischenregion 302 der Speichervorrichtung ausgebildet. In einem oberen Bereich 303 der Speichervorrichtung sind eine oder mehrere obere Metallschichten in Leiterbahnen strukturiert, um Signale der Schaltung zu tragen. Jeder Block weist einen gestapelten Bereich von Speicherzellen auf, wobei alternierende Ebenen des Stapels Wortleitungen darstellen. In einem möglichen Ansatz hat jeder Block gegenüberliegende abgestufte Seiten, von denen sich vertikale Kontakte nach oben zu einer oberen Metallschicht erstrecken, um Verbindungen zu Leiterbahnen herzustellen. Während vier Blöcke beispielhaft dargestellt sind, können zwei oder mehr Blöcke verwendet werden, die sich in x - und/oder y-Richtung erstrecken.
  • In einem möglichen Ansatz befinden sich die Blöcke in einer Ebene und die Länge der Ebene in x-Richtung stellt eine Richtung dar, in der sich Signalpfade zu Wortleitungen in der einen oder den mehreren oberen Metallschichten erstrecken (eine Wortleitungs- oder SGD-Leitungsrichtung), und die Breite der Ebene in der y-Richtung stellt eine Richtung dar, in der sich Signalpfade zu Bitleitungen in der einen oder den mehreren oberen Metallschichten (einer Bitleitungsrichtung) erstrecken. Die z-Richtung stellt eine Höhe der Speichervorrichtung dar. Die Blöcke könnten auch in mehreren Ebenen angeordnet sein.
  • 4 stellt eine beispielhafte Querschnittsansicht eines Abschnitts einer der Blöcke von 3 dar. Der Block weist einen Stapel 410 von alternierenden leitenden und dielektrischen Schichten auf. In diesem Beispiel weisen die leitfähigen Schichten die SGD-Schicht, SGS-Schichten, Dummy-Wortleitungsschichten (oder Wortleitungen) DWLd, DWLs sowie Datenwortleitungsschichten (oder Wortleitungen) WLL0-WLL14 auf. Die dielektrischen Schichten werden als DL0 bis DL19 bezeichnet. Weiterhin sind Bereiche des Stapels dargestellt, die die NAND-Ketten NS1 und NS2 aufweisen. Jede NAND-Kette umfasst ein Speicherloch 418 oder 419, das mit Materialien gefüllt ist, die Speicherzellen bilden, die den Wortleitungen benachbart sind. Ein Bereich 422 des Stapels ist in 6A ausführlicher gezeigt. Ein Bereich 423 des Stapels ist in 6B ausführlicher gezeigt. Es ist zu beachten, dass es mehr oder weniger SGD-Schichten, SGS-Schichten, Dummy-Wortleitungsschichten und Datenwortleitungsschichten geben kann.
  • Unterhalb des Stapels befindet sich eine Sourceleitung (SL) 411. In einem Ansatz weist ein Abschnitt der Sourceleitung SL eine Polysiliciumschicht 411a auf, die in Kontakt mit einem Sourceende jeder Kette von Speicherzellen in einem Block ist. Die Polysiliziumschicht 411a befindet sich in elektrischem Kontakt mit dem NAND-Kettenkanal (in 4 nicht gezeigt). Die Polysiliciumschicht 411a befindet sich in Kontakt mit einer Metallschicht 411b (z.B. Wolfram). Die Sourceleitung 411 kann von allen Blöcken in einer Ebene in einem Ansatz gemeinsam genutzt werden.
  • NS1 hat ein Sourceende 413 an einer Unterseite 416b des Stapels 416 und ein Drainende 415 an einer Oberseite 416a des Stapels. Mit Metall gefüllte Schlitze 417 können periodisch über den Stapel als Verbindungen bereitgestellt werden, die sich durch den Stapel erstrecken, um beispielsweise die Sourceleitung mit einer Leitung über dem Stapel zu verbinden. Die Schlitze können während der Herstellung der Wortleitungen verwendet und anschließend mit Metall gefüllt werden. Ein Abschnitt einer Bitleitung BL0 ist auch dargestellt. Eine leitende Durchkontaktierung 421 verbindet das Drainende 415 mit BL0.
  • In einem Ansatz weist der Block von Speicherzellen einen Stapel von alternierenden Steuer-Gate- und dielektrischen Schichten auf und die Speicherzellen sind in sich vertikal erstreckenden Speicherlöchern in dem Stapel angeordnet.
  • In einem Ansatz weist jeder Block eine terrassenförmige Kante auf, in der vertikale Verbindungen mit jeder Schicht, einschließlich der Schichten SGS, WL und SGD, verbunden sind und sich nach oben bis zu horizontalen Pfaden zu Spannungsquellen erstrecken.
  • 5 stellt einen beispielhaften Transistor 590 dar. Der Transistor weist ein Steuer-Gate CG, einen Drain D, eine Source S und einen Kanal CH auf. Das Steuer-Gate kann auch als Steueranschluss oder als Gateanschluss bezeichnet werden. Das Steuer-Gate wird durch einen Abschnitt einer der leitenden Schichten (z. B. SGD, DWL, WLL, SGS) in einer Ausführungsform gebildet. Der Drain und die Source können auch als Anschlüsse des Transistors bezeichnet werden. Es ist zu beachten, dass die Tatsache, welche physischen Anschlüsse des Transistors als Source und Drain fungieren, von den Spannungen abhängen kann, die an den Transistor angelegt werden. Der Transistor kann Teil eines Auswahlgates oder einer Speicherzelle sein. In dem Fall, dass der Transistor Teil eines Auswahlgates ist, kann der Drain während eines Teils einer Löschprozedur auf eine signifikant höhere Spannung als das Steuer-Gate vorgespannt werden, was zu einem GIDL-Strom führen kann. So kann beispielsweise der Drain auf eine erste Spannung vorgespannt sein, während das Steuer-Gate auf eine zweite Spannung vorgespannt ist. Der GIDL-Strom kann dabei helfen, die Drain-Spannung an den Kanal der NAND-Kette weiterzuleiten, sodass der Kanal der Speicherzellen eine Spannung aufweisen kann, die hoch genug ist, um die Speicherzellen zu löschen.
  • Im Falle eines Speicherzellentransistors kann die Steuer-Gatespannung während des Löschvorgangs auf einen niedrigen Wert, wie beispielsweise 0 V, eingestellt werden, sodass die Kanal-zu-Steuer-Gate-Spannung zu einem signifikanten elektrischen Feld führt. In einer Ausführungsform führt die Trägerrekombination von Löchern aus dem Kanal mit Elektronen im Ladungseinfangbereich von Speicherzellen zu einer Senkung von Vth der Speicherzelle. Bei einem Auswahlgate-Transistor kann die Steuer-Gate-Spannung auf einen höheren Wert, wie beispielsweise 10 V, eingestellt werden, sodass die Kanal-zu-Steuer-Gate-Spannung nicht hoch genug ist, um die Vth des Transistors zu senken.
  • In einer Ausführungsform weist ein Auswahlgate-Transistor einen Bereich auf, der das gleiche Material wie die Speicherfolie einer Speicherzelle aufweist. Dieses Material dient als Gate-Dielektrikum in dem Auswahlgate-Transistor. In diesem Fall kann die Schwellenspannung des Auswahlgate-Transistors in ähnlicher Weise geändert werden, wie die Schwellenspannung eines Speicherzellentransistors geändert werden kann. In einer Ausführungsform weist ein Auswahlgate-Transistor nicht das Speicherfolienmaterial auf, sondern weist ein einziges Dielektrikum (z. B. Siliziumdioxid) als Gate-Dielektrikum auf. In diesem Fall kann die Schwellenspannung des Auswahlgate-Transistors nicht wesentlich durch eine an das Gate angelegte Spannung verändert werden.
  • 6A stellt eine Detailansicht des Bereichs 422 des Stapels von 4 dar. Speicherzellen sind an den verschiedenen Ebenen des Stapels an dem Schnittpunkt einer Wortleitungsschicht und eines Speicherlochs ausgebildet. In diesem Beispiel wird der SGS-Transistor 670 unterhalb der Dummy-Speicherzelle 671 bereitgestellt. Der SGS-Transistor 670 kann in einer Ausführungsform eine oder mehrere Gateschichten aufweisen. Die SGS-Transistor-Gateschichten können in einer Ausführungsform elektrisch mit derselben Spannungsquelle verbunden sein. Die Datenspeicherzellen 672, 673 befinden sich oberhalb der Dummy-Speicherzelle 671. Eine Reihe von Schichten kann entlang der Seitenwand (SW) des Speicherlochs 630 und/oder innerhalb jeder Wortleitungsschicht abgeschieden werden, z. B. unter Verwendung von atomarer Schichtabscheidung. So kann beispielsweise jede Säule 699 oder Spalte, die von den Materialien innerhalb eines Speicherlochs gebildet wird, ein blockierendes Oxid/Block High-K-Material 660, eine Ladungseinfangschicht 663 oder eine Folie wie Siliziumnitrid (Si3N4) oder anderes Nitrid, eine Tunnelschicht 664, einen Kanal 665 und einen dielektrischen Kern 666 einschließen. Der Kanal 665 ist aus einem Halbleiter wie Silizium, Silizium-Germanium, usw. gebildet. In einer Ausführungsform ist der Kanal 665 aus einem polykristallinen Halbleiter gebildet. In einer Ausführungsform ist der Kanal 665 aus einem kristallinen Halbleiter gebildet. Eine Wortleitungsschicht kann ein leitendes Metall 662, z. B. Wolfram, einschließen. Ein Abschnitt einer Wortleitungsschicht, der benachbart zu der Schicht 660 ist, wird als ein Steuer-Gate bezeichnet. Beispielsweise werden Steuer-Gates 651, 652, 653 und 654 bereitgestellt. In diesem Beispiel werden alle Schichten mit Ausnahme des Metalls in dem Speicherloch bereitgestellt. In anderen Ansätzen können einige der Schichten in der Steuer-Gate-Schicht sein. Zusätzliche Säulen sind gleichermaßen in den verschiedenen Speicherlöchern ausgebildet. Eine Säule kann eine säulenförmige aktive Fläche einer NAND-Kette bilden.
  • Wenn eine Speicherzelle programmiert wird, werden Elektronen in einem Teil der Ladungseinfangschicht gespeichert, welche der Speicherzelle zugeordnet ist. Diese Elektronen werden in die Ladungseinfangschicht aus dem Kanal und durch die Tunnelschicht gezogen. Die Vth einer Speicherzelle wird proportional zu der Menge der gespeicherten Ladung erhöht. In einer Ausführungsform tunneln sich während des Löschvorgangs Löcher von dem Kanal zu der Ladungseinfangschicht, um sich mit Elektronen zu rekombinieren, wodurch die Vth der Speicherzellen verringert wird.
  • Jedes der Speicherlöcher kann mit einer Vielzahl von ringförmigen Schichten gefüllt sein, die eine Blockieroxidschicht, eine Ladungseinfangschicht, eine Tunnelschicht und eine Kanalschicht aufweisen. Ein Kernbereich jedes der Speicherlöcher ist mit einem dielektrischen Material gefüllt, und die Vielzahl von ringförmigen Schichten befindet sich zwischen dem Kernbereich und der Wortleitung in jedem der Speicherlöcher.
  • Die NAND-Kette kann als einen Floating-Body-Kanal aufweisend betrachtet werden, da die Länge des Kanals nicht auf einem Substrat ausgebildet ist. Weiterhin wird die NAND-Kette durch eine Vielzahl von Wortleitungsschichten bereitgestellt, die übereinander in einem Stapel angeordnet und durch dielektrische Schichten voneinander getrennt sind.
  • Die Sourceleitung 411 schließt eine Polysiliziumschicht 411a und eine Metallschicht 411b ein. Die Polysiliziumschicht 411a befindet sich in direktem Kontakt mit dem Kanal 665. Somit befindet sich der Kanal 665 in elektrischen Kontakt mit der Polysiliziumschicht 411a. Der Kanal 665 befindet sich nicht in direktem elektrischen Kontakt mit einem p-Well in diesem Beispiel. Daher ermöglicht die Konfiguration in 6A nicht, dass die Speicherzellen gelöscht werden, indem eine p-Well-Spannung auf eine Spannung angehoben wird, um den Kanal 665 aufzuladen. Es ist jedoch zu beachten, dass selbst dann, wenn der Kanal 665 in direktem elektrischen Kontakt mit einem p-Well ist, immer noch ein zweiseitiger GIDL-Löschvorgang durchgeführt werden kann. Somit sind die hierin offenbarten Ausführungsformen des GIDL-Löschvorgangs nicht auf die Konfiguration von 6A beschränkt.
  • Ein Abschnitt des Kanals 665, der durch den Bereich 635 angezeigt wird, ist mit einem n-leitenden Material in einer Ausführungsform dotiert. So kann beispielsweise der Abschnitt des Kanals 665, der durch den Bereich 635 angezeigt wird, mit Phosphor oder Arsen dotiert sein. Die Dotierung ist in einer Ausführungsform N+. Der Rest des Kanals 665 ist in einer Ausführungsform nicht absichtlich dotiert. Der undotierte Abschnitt des Kanals 665 kann sich jedoch wie p-verhalten. Somit gibt es einen N+/p- Übergang im Kanal 665 an der Schnittstelle zwischen Bereich 635 und dem undotierten Abschnitt des Kanals 665 in einer Ausführungsform.
  • 6B stellt eine Detailansicht des Bereichs 423 des Stapels von 4 dar. Speicherzellen sind an den verschiedenen Ebenen des Stapels an dem Schnittpunkt einer Wortleitungsschicht und eines Speicherlochs ausgebildet. In diesem Beispiel wird der SGD-Transistor 680 über der Dummy-Speicherzelle 681 und den Datenspeicherzellen 682 und 683 bereitgestellt. Der SGD-Transistor 680 kann in einer Ausführungsform eine oder mehrere Gateschichten aufweisen. Die SGD-Transistor-Gateschichten können in einer Ausführungsform elektrisch mit derselben Spannungsquelle verbunden sein. Säule 699 oder Spalte, die von den Materialien innerhalb eines Speicherlochs gebildet wird, kann ein blockierendes Oxid/Block High-K-Material 660, eine Ladungseinfangschicht 663 oder eine Folie wie Siliziumnitrid (Si3N4) oder anderes Nitrid, eine Tunnelschicht 664, einen Kanal 665 und einen dielektrischen Kern 666 einschließen. Steuer-Gates 691, 692, 693 und 694 werden bereitgestellt. In diesem Beispiel werden alle Schichten mit Ausnahme der Steuer-Gates in dem Speicherloch bereitgestellt. In anderen Ansätzen können einige der Schichten in der Steuer-Gate-Schicht sein. Zusätzliche Säulen sind gleichermaßen in den verschiedenen Speicherlöchern ausgebildet.
  • Ein Polysilizium-Stopfen 675 bildet einen elektrischen Kontakt zwischen dem Kanal 665 und der leitenden Durchkontaktierung 421. Der Polysilizium-Stopfen 675 ist dotiert mit einem n-leitenden Material in einer Ausführungsform. So kann beispielsweise der Polysilizium-Stopfen 675 mit Phosphor und/oder Arsen dotiert werden. Die Dotierung ist in einer Ausführungsform N+. Der Kanal 665 ist in einer Ausführungsform nicht absichtlich dotiert. Jedoch kann sich der Kanal 665 als p- verhalten. Somit befindet sich an der Schnittstelle zwischen dem Polysilizium-Stopfen 675 und dem Kanal 665 ein N+/p- Übergang in einer Ausführungsform.
  • Wie oben diskutiert wurde, kann es auch einen N+/p- Übergang in der Nähe des Transistors 670 geben. Diese beiden N+/p- Übergänge können unterschiedliche Dotierungskonzentrationen aufweisen. Zum Beispiel kann die N+ Konzentration im Bereich 635 anders sein als die N+ Konzentration in dem Polysilizium-Stopfen 675. Dies kann zu einer unterschiedlichen Größe des GIDL-Stromes an den Transistoren 670 und 680 führen, auch wenn diese Transistoren die gleichen Drain-to-Gate-Spannungen (oder GIDL-Löschspannungen) aufweisen. In einer Ausführungsform werden bewusst Drain-to-Gate-Spannungen (oder GIDL-Löschspannungen) unterschiedlicher Größe an den Anschlüssen der Transistoren 670 und 680 erzeugt, um physische Unterschiede (z. B. Dotierungskonzentrationen) an jedem Ende der NAND-Kette auszugleichen, um an jedem Ende der NAND-Kette (z. B. an den Transistoren 670 und 680) im Wesentlichen den gleichen GIDL-Strom gleicher Größe zu erreichen. Dies kann die Löschgeschwindigkeit verbessern, den Stromverbrauch verringern und/oder den Leistungsverbrauch verringern.
  • 7 ist ein Diagramm, das Details einer Ausführungsform von Schaltungen zum Anlegen von Spannungen an eine Speicherstruktur 126 zeigt. Zwei Blöcke 700, 720 von Speicherzellen sind dargestellt. Die Schaltungen von 7 legen Spannungen an Wortleitungen und Auswahlleitungen an. Die Zustandsmaschine 112 liefert Signale an die Schaltungen in einer Ausführungsform. So kann beispielsweise die Zustandsmaschine 112 Steuersignale an einen oder mehrere von STEUERUNG 780, Hochspannungsgenerator (HV GEN) 772, Seitenpuffertreiber (PB DRV) 774, Befehlsregister (CMD REG) 776 und Eingabe/Ausgabe-Puffer (E/A-Puffer) 778 abgeben. In einer Ausführungsform gibt die Zustandsmaschine 112 Steuersignale an die STEUERUNG 780 aus, die wiederum andere Elemente wie HV GEN 772 und PB DRV 774 steuert.
  • In einer Ausführungsform ist HV GEN 772 mit dem Wortleitungstreiber 750 verbunden, um die Größen und die Zeitsteuerung der Spannungen zu steuern. In einer Ausführungsform stellt HV GEN 772 eine temperaturabhängige Löschspannung an die Wortleitungstreiber 750 bereit. Die temperaturabhängige Löschspannung kann durch SGG DRV 752 an die Auswahlleitung SGD in einem der Blöcke 700, 720 angelegt werden. Die temperaturabhängige Löschspannung kann durch SGS DRV 762 an die Auswahlleitung SGS in einem der Blöcke 700, 720 angelegt werden.
  • In einer Ausführungsform ist HV GEN 772 mit PB DRV 774 verbunden, der mit dem Seitenpuffer 740 verbunden ist, um den Seitenpuffer 740 zu steuern. Der Seitenpuffer 740 kann Abtastblöcke einschließen, wie zum Beispiel SB1 von 1. In einer Ausführungsform stellt HV GEN 772 eine temperaturabhängige Löschspannung an die Seitenpuffer 740 bereit. Die temperaturabhängige Löschspannung kann an die Bitleitungen 742 angelegt werden. In einer Ausführungsform stellt HV GEN 772 eine temperaturabhängige Löschspannung an die Sourceleitung 411 bereit (siehe Sourceleitung in 4; die Verbindungen zur Sourceleitung 411 sind in 7 nicht dargestellt).
  • In einer Ausführungsform wird die Kombination der Spannungen, die an eine Bitleitung und an die SGD-Leitung angelegt werden, als eine GIDL-Löschspannung bezeichnet. Der HV GEN 772 kann also eine temperaturabhängige GIDL-Löschspannung an die Drainseiten der NAND-Ketten bereitstellen. Es ist nicht notwendig, dass sowohl die Spannung an die Bitleitung als auch an die SGD-Leitung temperaturabhängig ist. In einer Ausführungsform ist die Löschspannung, die an die Bitleitungen angelegt wird, temperaturabhängig, aber die an die SGD-Leitung angelegte Spannung ist temperaturunabhängig. In einer Ausführungsform ist die Löschspannung, die an die Bitleitungen angelegt wird, temperaturunabhängig, aber die an die SGD-Leitung angelegte Spannung ist temperaturabhängig.
  • In einer Ausführungsform wird die Kombination der Spannungen, die an die Sourceleitung und an die SGS-Leitung angelegt werden, als eine GIDL-Löschspannung bezeichnet. Der HV GEN 772 kann also eine temperaturabhängige GIDL-Löschspannung an die Sourceseiten der NAND-Ketten bereitstellen. Es ist nicht notwendig, dass sowohl die Spannung an die Sourceleitung als auch an die SGS-Leitung temperaturabhängig ist. In einer Ausführungsform ist die Löschspannung, die an die Sourceleitung angelegt wird, temperaturabhängig, aber die an die SGS-Leitung angelegte Spannung ist temperaturunabhängig. In einer Ausführungsform ist die Löschspannung, die an die Sourceleitung angelegt wird, temperaturunabhängig, aber die an die SGS-Leitung angelegte Spannung ist temperaturabhängig.
  • Es kann einen Leckstrom entlang des Pfades zwischen dem HV GEN 772 und den Bitleitungen 742, der SGD-Leitung, der SGS-Leitung und/oder der Sourceleitung geben. Ein GIDL-Löschvorgang kann von einem ausreichenden GIDL-Strom in den NAND-Ketten abhängen. Der Leckstrom kann die Fähigkeit, einen ausreichenden Strom in den NAND-Ketten zu haben, beeinflussen. In einigen Ausführungsformen wird der HV GEN 772 so gesteuert, dass die Löschspannung (zu den Bitleitungen 742, SGS, SGS und/oder Sourceleitung) angepasst wird, um den Leckstrom abzuschwächen oder zu kompensieren. Daher fließt ein ausreichender GIDL-Strom in den NAND-Ketten, so dass der GIDL-Löschvorgang effizient ist. Darüber hinaus kann der Leckstrom temperaturabhängig sein. In einigen Ausführungsformen wird der HV GEN 772 so gesteuert, dass der temperaturabhängige Leckstrom während eines GIDL-Löschvorgangs der NAND-Ketten abgeschwächt oder kompensiert wird.
  • Jeder Block, der Speicherelemente aufweist, ist in einer möglichen Ausführungsform einem Satz von Transfertransistoren zugeordnet. Zum Beispiel schließt der Block 700, der in diesem Beispiel ein ausgewählter Block ist, z. B. ein Block, in dem ein Programmier-, Lösch- oder Abtastvorgang stattfinden soll, ein drainseitiges Auswahlgate (SGD) ein, das mit einem Transfertransistor 704 verbunden ist, eine drainseitige Dummy-Wortleitung (WLDD), die mit einem Transfertransistor 706 verbunden ist, eine Wortleitung (WL47), die mit einem Transfertransistor 708 verbunden ist, Zwischenwortleitungen WL30-WL1 (nicht dargestellt), die mit entsprechenden Transfertransistoren verbunden sind (nicht dargestellt), eine Wortleitung (WL0), die mit einem Transfertransistor 710 verbunden ist, eine sourceseitige Dummy-Wortleitung (WLDS), die mit einem Transfertransistor 712 verbunden ist, und ein sourceseitiges Auswahlgate (SGS), das mit einem Transfertransistor 714 verbunden ist.
  • Das Steuer-Gate jedes Transfertransistors von Block 700 ist mit einem Blockdecodierer (BD) 702 über einen gemeinsamen Pfad 703 verbunden. Der BD 702 empfängt eine Spannung von einem Transfertransistortreiber (TT DRV) 764 und ein Steuersignal von einem Adressenregister (ADD REG) 770. Das Steuersignal schließt eine Adresse ein. Wenn die Adresse mit einer Adresse des BD 702 übereinstimmt, fungiert der BD 702 als leitfähiger Schalter, der die Spannung über den Pfad 703 an die Steuer-Gates der zugehörigen Transfertransistoren weiterleitet. Wenn die Adresse nicht mit der Adresse des BD 702 übereinstimmt, wirkt der BD 702 als nichtleitender Schalter, der die Spannung nicht an die Steuer-Gates der zugehörigen Transfertransistoren weiterleitet.
  • Jeder Transfertransistor kann beispielsweise ein n-Kanal-MOSFET sein, der einen Drain-Knoten auf der linken Seite und einen Source-Knoten auf der rechten Seite aufweist. Der Drain-Knoten für jeden Transfertransistor ist mit einem entsprechenden Spannungstreiber in einem Satz von Hochspannungstreibern 750 verbunden. Jeder Treiber kann eine chipinterne Ladungspumpe aufweisen.
  • So ist beispielsweise der Transfertransistor 704 mit einem Drain-Auswahlgate-Treiber (SGD DRV) 752 verbunden, der Transfertransistor 706 ist mit einem Dummy-Wortleitungstreiber (WLDD DRV) 754 verbunden, der Transfertransistor 708 ist mit dem Wortleitungstreiber (WL47 DRV) 756 verbunden, ..., der Transfertransistor 710 ist mit dem Wortleitungstreiber (WL0 DRV) 758 verbunden, der Transfertransistor 712 ist mit dem sourceseitigen Dummy-Wortleitungstreiber (WLDS DRV) 760 verbunden und der Transfertransistor 714 ist mit dem Source-Auswahlgate-Treiber (SGS DRV) verbunden. Jeder Spannungstreiber kann unabhängig gesteuert werden, um eine gewünschte Ausgangsspannung bereitzustellen.
  • Eine ähnliche Anordnung wird beispielsweise für den nicht ausgewählten Block 720 verwendet, der einen Transfertransistor 724 einschließt, der mit SGD und SGD DRV 752 verbunden ist, einen Transfertransistor 726, der mit WLDD und WLDD DRV 754 verbunden ist, einen Transfertransistor 728, der mit WL47 und WL47 DRV 756 verbunden ist, .... einen Transfertransistor 730, der mit WL0 und WL0 DRV 758 verbunden ist, einen Transfertransistor 732, der mit WLDS und WLDS DRV 760 verbunden ist, und einen Transfertransistor 734, der mit SGS und SGS DRV 762 verbunden ist.
  • Die SGD-Leitungen für eine Ebene können hierin als lokale SGD-Leitungen und eine globale SGD-Leitung bezeichnet werden. Beispielsweise kann die SGD-Leitung in dem Block 700 als eine lokale SGD-Leitung 757a bezeichnet werden. Die SGD-Leitung im Block 720 kann auch als eine lokale SGD-Leitung 757b bezeichnet werden. Die mit SGD DRV 755 verbundene Leitung 752 kann hierin als eine globale SGD-Leitung (z. B. SGGg) bezeichnet werden. Jede lokale SGD-Leitung 757 kann über einen Transfertransistor (z. B. 704, 724) mit der globalen SGD-Leitung 755 verbunden werden.
  • Die SGS-Leitungen für eine Ebene können hierin als lokale SGS-Leitungen und eine globale SGS-Leitung bezeichnet werden. Beispielsweise kann die SGS-Leitung in dem Block 700 als eine lokale SGS-Leitung 761a bezeichnet werden. Die SGD-Leitung in Block 720 kann auch als eine lokale SGD-Leitung 761b bezeichnet werden. Die mit SGS DRV 762 verbundene Leitung 759 kann hierin als eine globale SGS-Leitung (z. B. SGSg) bezeichnet werden. Jede lokale SGS-Leitung 761 kann über einen Transfertransistor (z. B. 714, 734) mit der globalen SGS-Leitung 759 verbunden werden.
  • Die Steuer-Gates der Transfertransistoren des nicht ausgewählten Blocks 720 sind über einen gemeinsamen Pfad 723 mit einem jeweiligen Blockdecodierer (BD) 725 verbunden. Der BD 725 ist ebenfalls mit dem TT DRV 764 verbunden, um eine Spannung zu empfangen, und mit dem Adressregister 770, um ein Steuersignal zu empfangen, das den BD 725 anweist, die Spannung über den Pfad 723 an die Steuer-Gates der zugehörigen Transfertransistoren weiterzugeben oder nicht. Das Adressregister (ADS REG) 770 kommuniziert auch mit den Spannungstreibern in dem Satz von Hochspannungstreibern 750.
  • Eine Anzahl von Bitleitungen (BLs) 742 erstrecken sich über den ausgewählten Block 700 und den nicht ausgewählten Block 720 (und über weitere nicht ausgewählte Blöcke in einigen Implementierungen, nicht dargestellt) und in einen Seitenpuffer 740, der auf den Spaltendecodierer 132 reagiert. Der Seitenpuffer 740 speichert Daten, die in eine ausgewählte Wortleitung des ausgewählten Blocks geschrieben oder daraus gelesen werden.
  • Während eines Vorgangs der Speichervorrichtung stellt das Adressregister 770 einen Datenladebefehl für einen Eingangs-Ausgangspuffer 778 und ein Befehlsregister 776 bereit. Der Eingangs-Ausgangspuffer 778 stellt den Befehl dem Seitenpuffer 740 bereit. Das Befehlsregister 776 stellt einen Befehl an eine Steuerschaltung 780 bereit, die einen Hochspannungsgenerator 772 anweist, die Spannungstreiber 750 auf geeigneten Niveaus zu steuern.
  • Üblicherweise stellt der Treiber der ausgewählten Wortleitung während der Programmierung eine Programmierpegelspannung, wie z. B. 12 bis 26 V, bereit und die nicht ausgewählten Wortleitungen erhalten eine Durchlassspannung VPASS, wie z.B. 4 bis 6 V. Während der Abtastung stellt der Treiber der ausgewählten Wortleitung eine Lese- oder Verifizierungspegelspannung (VCGR bzw. VVERIFY) bereit, während die nicht ausgewählten Wortleitungen eine Lese-Durchlassspannung, VREAD-PASS, empfangen. Die Steuerung 780 weist den Seitenpuffertreiber (PB DRV) 774 auch an, den Seitenpuffer 740 zu steuern. Das Adressregister 770 kommuniziert auch mit dem Spaltendecodierer 132.
  • 8 stellt die Bewegung von Löchern und Elektronen in einer NAND-Kette während eines zweiseitigen GIDL-Löschvorgangs dar. Eine beispielhafte NAND-Kette 800 schließt eine Kanalschicht 665 ein, die mit einer Bitleitung (BL) und mit einer Sourceleitung (SL) verbunden ist. Eine Tunnelschicht (TNL) 664, Ladungseinfangschicht (CTL) 663 und ein Block Oxid (BOX) 660 sind Schichten, die sich um das Speicherloch in der Kette erstrecken. Unterschiedliche Bereiche der Kanalschichten stellen Kanalbereiche dar, die jeweiligen Speicherelementen oder Auswahlgate-Transistoren zugeordnet sind. Diese Kanalbereiche befinden sich in der gestapelten Speichervorrichtung auf gleicher Höhe und Stapelebene wie die Steuer-Gates der Speicherelemente oder die Auswahlgate-Transistoren.
  • Die NAND-Kette 800 schließt einen SGD-Transistor 680 mit einem Steuer-Gate 806 und einem Kanalbereich 807 ein. An das Steuer-Gate 806 des SGD-Transistors 680 wird eine Löschspannung V_GIDL1 angelegt. Die NAND-Kette 800 schließt jeweils auch Speicherelemente 810, 815, 820 und 825, Steuer-Gates 811, 816, 821 und 826, CTL-Bereiche 813, 818, 823 und 828, und Kanalbereiche 812, 817, 822 und 827 ein.
  • Die NAND-Kette 800 schließt einen SGS-Transistor 670 mit einem Steuer-Gate 856 und einem Kanalbereich 857 ein. An das Steuer-Gate 856 des SGS-Transistors 670 wird eine Löschspannung V_GIDL2 angelegt. Die NAND-Kette 800 schließt jeweils auch Speicherelemente 860, 865, 870 und 875, Steuer-Gates 861, 866, 871 und 876, CTL-Bereiche 863, 868, 873 und 878, und Kanalbereiche 862, 867, 872 und 877 ein.
  • Eine Löschspannung VERA wird sowohl an die Bitleitung (BL) als auch an die Sourceleitung (SL) angelegt. Die Differenz zwischen VERA und V_GIDL1 kann als ΔGIDL1 bezeichnet werden. Die Differenz zwischen VERA und V_GIDL2 kann als ΔGIDL2 bezeichnet werden. Es ist zu beachten, dass ΔGIDL1 und ΔGIDL2 Beispiele für GIDL-Löschspannungen sind. Der Begriff „Löschspannung“ kann hierin auf VERA, V_GIDL1 und/oder V_GIDL2 angewendet werden. Eine Beispielgröße für VERA ist 24 V und eine Beispielgröße für V_GIDL1 und V_GIDL2 ist 12 V. Jedoch ist es nicht erforderlich, dass V_GIDL1 die gleiche Größe wie V_GIDL2 hat. In einigen Ausführungsformen sind ΔGIDL1 und ΔGIDL2 temperaturabhängig. Die Temperaturabhängigkeit für ΔGIDL1 kann dadurch erreicht werden, dass VERA und/oder V_GIDL1 temperaturabhängig sind. Die Temperaturabhängigkeit für ΔGIDL2 kann dadurch erreicht werden, dass VERA und/oder V_GIDL2 temperaturabhängig sind.
  • Repräsentative Löcher werden in den Kanalschichten als Kreise mit einem „+“ Zeichen und repräsentative Elektronen in den Kanalschichten als Kreise mit einem „-“ Zeichen dargestellt. Elektron-Loch-Paare werden durch einen GIDL-Prozess erzeugt. Zunächst werden während eines Löschvorgangs die Elektron-Loch-Paare an den SGD- und SGS-Transistoren erzeugt. Die Löcher bewegen sich von den angetriebenen Enden weg in den Kanal, wodurch der Kanal auf ein positives Potential aufgeladen wird. Die am SGD-Transistor680 erzeugten Elektronen bewegen sich aufgrund des dort vorhandenen positiven Potentials in Richtung Bitleitung (BL). Die am SGS-Transistor 670 erzeugten Elektronen bewegen sich aufgrund des dort vorhandenen positiven Potentials in Richtung Sourceleitung (SL). Anschließend werden während der Löschperiode jedes Speicherelements durch GIDL an virtuellen Knotenpunkten zusätzliche Löcher erzeugt, die im Kanal an den Rändern des Steuer-Gates des Speicherelements gebildet werden. Jedoch werden auch einige Löcher aus dem Kanal entfernt, wenn sie in die CTL-Bereiche tunneln.
  • Elektronen werden auch durch den GIDL-Prozess erzeugt. Zunächst werden die Elektronen während des Löschvorgangs an den SGD- und SGS-Transistoren erzeugt und bewegen sich zu den angetriebenen Enden. Anschließend werden während der Löschperiode jedes Speicherelements durch GIDL an virtuellen Knotenpunkten zusätzliche Elektronen erzeugt, die im Kanal an den Rändern des Steuer-Gates des Speicherelements gebildet werden.
  • An einem Ende (z. B. Drain-Seite) der NAND-Kette bewegen sich die Beispielelektronen 840 und 841 auf die Bitleitung zu. Das Elektron 840 wird am SGD-Transistor und das Elektron 841 an einem Übergang des Speicherelements 815 im Kanalbereich 817 erzeugt. Auch auf der Drainseite bewegen sich Beispiellöcher einschließlich eines Lochs 842 von der Bitleitung weg, wie durch Pfeile angezeigt. Das Loch 842 wird an einem Übergang des Speicherelements 815 in dem Kanalbereich 817 erzeugt und kann in den CTL-Bereich 818 tunneln, wie durch den Pfeil 843 angezeigt.
  • An dem anderen Ende (z. B. Sourceseite) der NAND-Kette bewegen sich die Beispielelektronen 845 und 849 auf die Sourceleitung zu. Das Elektron 845 wird am SGS-Transistor und das Elektron 849 an einem Übergang des Speicherelements 865 im Kanalbereich 867 erzeugt. Auch auf der Sourceseite bewegen sich Beispiellöcher einschließlich eines Lochs 847 von der Sourceleitung weg, wie durch den Pfeil angezeigt. Das Loch 847 wird an einem Übergang des Speicherelements 865 in dem Kanalbereich 867 erzeugt und kann in den CTL-Bereich 868 tunneln, wie durch den Pfeil 848 angezeigt.
  • 9 stellt eine Ausführungsform eines Prozesses 900 zum Durchführen eines GIDL-Löschvorgangs dar. Prozess 900 wird in Bezug auf eine NAND-Kette beschrieben, die nichtflüchtige Speicherzellen aufweist. Die NAND-Kette schließt einen Auswahltransistor an jedem Ende der NAND-Kette ein. So kann beispielsweise ein erster Auswahltransistor ein drainseitiger Auswahltransistor sein, bei dem einer seiner Anschlüsse (z. B. Drain) mit einer Bitleitung gekoppelt ist. Ein zweiter Auswahltransistor kann ein sourceseitiger Auswahltransistor sein, einer von dessen Anschlüssen mit einer Sourceleitung gekoppelt ist. Der Prozess 900 kann parallel auf vielen NAND-Ketten durchgeführt werden. Der Prozess 900 kann verwendet werden, um eine NAND-Kette zu löschen, wie in den 4, 6A und 6B dargestellt. Prozess 900 beschreibt einen zweiseitigen GIDL-Löschvorgang. Der Prozess 900 kann modifiziert werden, um die GIDL-Löschspannung an ausschließlich dem Drainende der NAND-Kette anzulegen, oder an ausschließlich dem Sourceende der NAND-Kette anzulegen. Somit kann der Prozess 900 modifiziert werden, um einen einseitigen GIDL-Löschvorgang durchzuführen.
  • Der Prozess 900 kann verwendet werden, um einen GIDL-Löschvorgang durchzuführen, bei dem die Größe von einer oder mehreren Löschspannungen temperaturabhängig ist. In einer Ausführungsform ist die Größe der Löschspannung (z. B. VERA), die an die Bitleitung angelegt wird, temperaturabhängig. In einer Ausführungsform ist die Größe der Löschspannung (z. B. VERA), die an die Sourceleitung angelegt wird, temperaturabhängig. In einer Ausführungsform ist die Größe der Löschspannung (z. B. V_GIDL1), die an die SGD-Leitung angelegt wird, temperaturabhängig. In einer Ausführungsform ist die Größe der Löschspannung (z. B. V_GIDL2), die an die SGS-Leitung angelegt wird, temperaturabhängig. Als Folge davon, dass eine oder mehrere der zuvor erwähnten Löschspannungen temperaturabhängig sind, wird die GIDL-Löschspannung (z. B. Drain-zu-Gate-Spannung des Auswahltransistors) temperaturabhängig sein.
  • Schritt 902 schließt das Zugreifen auf die gegenwärtige Temperatur ein. Der Temperatursensor 134 auf dem Speicherchip 108 kann verwendet werden, um auf die gegenwärtige Temperatur zuzugreifen. Die gegenwärtige Temperatur kann als eine gegenwärtige Betriebstemperatur bezeichnet werden.
  • Schritt 904 schließt das Einstellen einer Größe einer anfänglichen Löschspannung (VERA) ein. Dies ist die Löschspannung, die an die Bitleitung und an die Sourceleitung angelegt wird. Ein Beispiel für die Größe ist 24 V. Die Größe der anfänglichen VERA kann als ein Parameter auf dem Speicherchip 108 gespeichert werden. Somit kann Schritt 904 das Zugreifen auf diesen Parameter aus dem Speicher des Speicherchips 108 einschließen.
  • Schritt 906 stellt eine Größe einer anfänglichen VGIDL1 und eine Größe einer anfänglichen VGIDL2 ein. VGIDL1 wird auf die SGD-Leitung angelegt, und damit an das Steuer-Gate des drainseitigen Auswahltransistors. VGIDL2 wird auf die SGS-Leitung angelegt, und damit an das Steuer-Gate des sourceseitigen Auswahltransistors. Ein Beispiel für die Größe ist 12 V. VGIDL1 und VGIDL2 können die gleiche Größe oder unterschiedliche Größen haben. Ein Grund für die unterschiedlichen Größen von VGIDL1 und VGIDL2 ist, dass der drainseitige Auswahltransistor andere physische Eigenschaften haben kann als der sourceseitige Auswahltransistor, wie vorstehend erörtert wurde. Die Größe von VGIDL1 und VGIDL2 kann als Parameter auf dem Speicherchip 108 gespeichert werden. Somit kann Schritt 906 das Zugreifen auf diese Parameter aus dem Speicher des Speicherchips 108 einschließen.
  • Schritt 908 ist eine Bestimmung, ob VERA temperaturabhängig sein soll. Dieser Test kann auf dem Zugreifen auf einen Parameter in einem Speicher auf dem Speicherchip 108 basieren. In einer Ausführungsform weist die Speichersteuerung 122 den Speicherchip 108 an, dass VERA temperaturabhängig sein soll. Diese Anweisung könnte mit einem Befehl zum Durchführen des GIDL-Löschvorgangs oder zu einem anderen Zeitpunkt, beispielsweise wenn der Speicherchip 108 eingeschaltet wird, sein. Wenn VERA temperaturabhängig sein soll, geht die Steuerung zu Schritt 910 über.
  • Schritt 910 schließt das Bestimmen einer Temperaturkompensation für VERA ein. Eine beispielhafte Temperaturkompensation ist in Gleichung 1 gezeigt. VERA = VERA DEFAULT ( 1 + f 1 * ( 85 − temp ) )
    Figure DE102020116365A1_0001
  • In Gleichung 1 ist VERADEFAULT der Wert von Schritt 904. In Gleichung 1 ist f1 ein Parameter, auf den aus dem Speicher auf dem Speicherchip 108 zugegriffen werden kann. In Gleichung 1 ist temp die gegenwärtige Temperatur, die in Grad Celsius ausgedrückt werden kann. Dies ist die Temperatur, auf die in Schritt 902 zugegriffen wurde. In einigen Ausführungsformen wird der Wert für VERA für jede einer Anzahl von Temperaturen in einer Tabelle gespeichert. So kann auf den Wert für VERA aus einer Tabelle heraus zugegriffen werden.
  • Gleichung 1 beschreibt nur ein Beispiel der Temperaturkompensation. 10A stellt ein Diagramm dar, das verschiedene Beispiele von VERA in Abhängigkeit von der Temperatur darstellt. 10A stellt somit verschiedene Temperaturkompensationsarten dar. Graph 1002 stellt eine temperaturunabhängige VERA dar, die als Standard-VERA bezeichnet werden kann. Die Graphen 1004, 1006 und 1008 stellen drei verschiedene Ausführungsformen einer temperaturabhängigen VERA dar. Es ist zu beachten, dass sich die Graphen über einen typischen Bereich der Betriebstemperatur erstrecken. Für die Graphen 1004, 1006 und 1008 nimmt VERA mit steigender Temperatur ab. Der Graph 1012 stellt eine Standardspannung dar, die auf die Auswahlleitung (z. B. V_GIDL1, V_GIDL2) angelegt wird. In diesem Fall ist V_GIDL temperaturunabhängig. Es ist zu beachten, dass der Parameter f1 in Gleichung 1 von einem Temperaturkompensationsgraphen, wie einem der Graphen in 10A abgeleitet werden kann. Es ist zu beachten, dass Gleichung 1 modifiziert werden kann, um an jede der Temperaturkompensationen in 10A angepasst zu werden, sowie an viele andere Temperaturkompensationsvariationen. Auch ist zu beachten, dass, obwohl einige Temperaturkompensationsgraphen in den Zeichnungen Linien sind, die Temperaturkompensation nicht auf eine lineare Kompensation beschränkt ist. In einer Ausführungsform ist die Temperaturkompensation nicht linear.
  • Graph 1004 stellt eine Ausführungsform einer temperaturabhängigen VERA dar, bei der VERA bei einer höheren Temperatur gleich der Standard-VERA sein kann. Im Allgemeinen liegt Graph 1004 über Graph 1002, so dass VERA höher ist als die Standard-VERA. Die Temperaturkompensation des Diagramms 1004 kann verwendet werden, wenn die Leistung bei niedrigeren Temperaturen ein Problem ist. Wenn VERA bei niedrigeren Temperaturen über der Standard-VERA liegt, kann mehr GIDL-Strom erzeugt werden, wodurch die Löschleistung verbessert wird. Die Lücke zwischen Graph 1004 und 1012 ist die effektive GIDL-Löschspannung. Bei einer niedrigen Temperatur wird dies als ΔGIDL_a_It bezeichnet. Bei einer hohen Temperatur wird dies als ΔGIDL_a_ht bezeichnet.
  • Graph 1006 stellt eine Ausführungsform einer temperaturabhängigen VERA dar, bei der VERA bei einer niedrigeren Temperatur gleich der Standard-VERA sein kann. Im Allgemeinen liegt Graph 1006 unter dem Graph 1002, so dass VERA niedriger ist als die Standard-VERA, was Strom und/oder Leistung einsparen kann. Die Temperaturkompensation von Graph 1006 kann verwendet werden, wenn die Leistung bei niedrigeren Temperaturen akzeptabel ist, wodurch Strom und/oder Leistung bei höheren Temperaturen eingespart werden kann. Die Lücke zwischen Graph 1006 und 1012 ist die effektive GIDL-Löschspannung. Bei einer niedrigen Temperatur wird dies als ΔGIDL_b_It bezeichnet. Bei einer hohen Temperatur wird dies als ΔGIDL_b_ht bezeichnet.
  • Graph 1008 stellt eine Ausführungsform einer temperaturabhängigen VERA dar, bei der VERA in der Mitte eines Betriebstemperaturbereichs gleich der Standard-VERA sein kann. Graph 1008 liegt bei niedrigeren Temperaturen über Graph 1002, so dass VERA höher ist als die Standard-VERA. Graph 1008 liegt bei höheren Temperaturen über Graph 1002, so dass VERA niedriger ist als die Standard-VERA.
  • Zurückkehrend auf die Diskussion von 9: Nach Schritt 910 geht die Steuerung zu Schritt 912 über (die Steuerung geht auch zu Schritt 912 über, wenn Schritt 910 nicht ausgeführt wird). Schritt 912 ist eine Bestimmung, ob VGIDL1 und VGIDL2 temperaturabhängig sein sollen. Dieser Test kann auf dem Zugreifen auf einen Parameter in einem Speicher auf dem Speicherchip 108 basieren. In einer Ausführungsform weist die Speichersteuerung 122 den Speicherchip 108 an, dass VGIDL1 und VGIDL2 temperaturabhängig sein sollen. Diese Anweisung könnte mit einem Befehl zum Durchführen des Löschvorgangs oder zu einem anderen Zeitpunkt, beispielsweise wenn der Speicherchip 108 eingeschaltet wird, sein. Wenn VGIDL1 und VGIDL2 temperaturabhängig sein sollen, geht die Steuerung zu Schritt 914 über.
  • Schritt 914 schließt das Bestimmen einer Temperaturkompensation für VGIDL1 und VGIDL2 ein. In einigen Ausführungsformen kann die Bestimmung auf einer Gleichung ähnlich zu Gleichung 1 basieren. 14 stellt weitere Details für eine Ausführungsform zum Bestimmen einer Temperaturkompensation für VGIDL1 und VGIDL2 bereit. In einer Ausführungsform kann auf die Werte für VGIDL1 und VGIDL2 aus einer Tabelle zugegriffen werden. 10B stellt ein Diagramm dar, das verschiedene Beispiele von VGIDL in Abhängigkeit von der Temperatur darstellt. Der Einfachheit halber könnte VGIDL in 10B entweder VGIDL1 oder VGIDL2 darstellen. Wie vorstehend erwähnt können VGIDL1 und VGIDL2 die gleiche Größe haben oder nicht. 10B stellt somit verschiedene Temperaturkompensationsarten dar. Graph 1002 stellt die temperaturunabhängige oder Standard-VERA dar, was in 10A dargestellt wird. Graph 1012 stellt die temperaturunabhängige oder Standard-VGIDL dar. Die Graphen 1014 und 1016 stellen zwei verschiedene Ausführungsformen einer temperaturabhängigen VGIDL dar. Für beide Graphen 1014 und 1016 nimmt VGIDL mit steigender Temperatur zu. Da die Differenz zwischen VERA und VGIDL die Drain-zu-Gate-Spannung des Auswahltransistors bestimmt, ist eine Erhöhung der VGIDL ähnlich einer Abnahme der VERA.
  • Graph 1014 stellt eine Ausführungsform einer temperaturabhängigen VGIDL dar, bei der VGIDL bei einer niedrigen Temperatur gleich der Standard-VGIDL sein kann. Im Allgemeinen liegt Graph 1014 über Graph 1012, so dass VGIDL höher ist als die Standard-VGIDL. Die Lücke zwischen Graph 1002 und 1014 ist die effektive GIDL-Löschspannung. Bei einer niedrigen Temperatur wird dies als ΔGIDL_c_It bezeichnet. Bei einer hohen Temperatur wird dies als ΔGIDL_c_ht bezeichnet.
  • Graph 1016 stellt eine Ausführungsform einer temperaturabhängigen VGIDL dar, bei der VGIDL bei einer höheren Temperatur gleich der Standard-VGIDL sein kann. Im Allgemeinen liegt Graph 1016 unter Graph 1012, so dass VGIDL niedriger ist als die Standard-VGIDL. Die Lücke zwischen Graph 1002 und 1016 ist die effektive GIDL-Löschspannung. Bei einer niedrigen Temperatur wird dies als ΔGIDL_d_It bezeichnet. Bei einer hohen Temperatur wird dies als ΔGIDL_d_ht bezeichnet.
  • Die Beispiele in 10A und 10B stellen eine lineare Temperaturkompensation dar. Die Temperaturkompensation könnte jedoch nicht linear sein. In einigen Ausführungsformen wird die Temperaturkompensation auf VERA und VGIDL angewandt.
  • 10C stellt ein Diagramm der Temperaturkompensation dar, die sowohl auf VERA als auch auf VGIDL angewendet wird. Graph 1002 ist die temperaturunabhängige VERA, dargestellt zur Referenz. Graph 1012 die temperaturunabhängige V_GIDL, dargestellt zur Referenz. Graph 1004 ist eine temperaturabhängige VERA. Graph 1016 ist eine temperaturabhängige V_GIDL. Die Lücke zwischen Graph 1004 und 1016 ist die effektive GIDL-Löschspannung. Bei einer niedrigen Temperatur wird dies als ΔGIDL_e_It bezeichnet. Bei einer hohen Temperatur wird dies als ΔGIDL_e_ht bezeichnet.
  • 10D stellt ein Diagramm der Temperaturkompensation dar, die sowohl auf VERA als auch auf VGIDL angewendet wird. Graph 1002 ist die temperaturunabhängige VERA, dargestellt zur Referenz. Graph 1012 die temperaturunabhängige V_GIDL, dargestellt zur Referenz. Graph 1006 ist eine temperaturabhängige VERA. Graph 1014 ist eine temperaturabhängige V_GIDL. Die Lücke zwischen Graph 1006 und 1014 ist die effektive GIDL-Löschspannung. Bei einer niedrigen Temperatur wird dies als ΔGIDL_f_It bezeichnet. Bei einer hohen Temperatur wird dies als ΔGIDL_f_ht bezeichnet.
  • Zurückkehrend auf die Diskussion von 9: Nach Schritt 914 geht die Steuerung zu Schritt 916 über (die Steuerung geht auch zu Schritt 916 über, wenn Schritt 914 nicht ausgeführt wird). Schritt 916 schließt das Anwenden von Löschbedingungen ein. Schritt 916 kann das Anwenden von VERA auf eine Bitleitung und eine Sourceleitung einschließen. Schritt 916 kann das Anwenden von VGIDL1 auf die SGD-Leitung einschließen. Schritt 916 kann das Anwenden von VGIDL2 auf die SGS-Leitung einschließen. In einer Ausführungsform werden die SGD-Leitung und die SGS-Leitung schwebend gelassen. Löschfreigabespannungen können an die Wortleitungen angelegt werden. In einer Ausführungsform sind die Wortleitungen geerdet.
  • Schritt 918 schließt das Durchführen eines Löschverifizierungstests für die NAND-Kette ein. Üblicherweise schließt dies das Einstellen einer Löschverifizierungsspannung auf den Wortleitungen, die mit Steuer-Gates von Speicherzellen auf der NAND-Kette verbunden sind, während ein Strom in der NAND-Kette erfasst wird, ein. Wenn der Strom ausreichend hoch ist, wird angenommen, dass die NAND-Kette den Prüftest besteht. Wenn die NAND-Kette den Löschverifizierungstest beim Entscheidungsschritt 920 besteht, wird der Löschvorgang bei Schritt 922 beendet. Wenn die NAND-Kette den Löschverifizierungstest beim Entscheidungsschritt 920 nicht besteht, fährt der Prozess 900 mit Schritt 924 fort.
  • Schritt 924 schließt eine Bestimmung ein, ob die Standard-VGIDL1 und -VGIDL2 geändert werden sollen. Falls dies der Fall ist, werden die Standard-VGIDL1 und -VGIDL2 in Schritt 926 geändert. In einer Ausführungsform sind für die Zwecke dieser Berechnung die Standardwerte von VGIDL1 und VGIDL2 diejenigen, für die in Schritt 914 keine Temperaturkompensation durchgeführt wurde. Es ist zu beachten, dass der Prozess 900 die aktualisierten Standardwerte verwenden kann, um später einen temperaturkompensierten Wert für VGIDL1 und VGIDL2 zu berechnen.
  • Unabhängig davon, ob die Standard-VGIDL1 und -VGIDL2 in Schritt 926 geändert werden oder nicht, wird in einer Ausführungsform die Standard-VERA in Schritt 928 inkrementiert. In einer Ausführungsform ist für diese Berechnung verwendete Wert der Standard-VERA ein Wert, für den in Schritt 910 keine Temperaturkompensation durchgeführt wurde. In anderen Worten: Schritt 928 aktualisiert die Standard-VERA. Hier bezieht sich der Standardwert von VERA auf den Wert, für den die Temperaturkompensation nicht berechnet wird. Es ist zu beachten, dass der Prozess 900 den aktualisierten Standardwert verwenden kann, um später einen temperaturkompensierten Wert für VERA zu berechnen.
  • Anschließend wird die nächste Iteration der Löschprozedur durchgeführt, indem zu Schritt 908 zurückgekehrt wird. Es ist zu beachten, dass die Temperaturkompensation auf die Standard-VERA und/oder die Standard-VGIDL/VGIDL2 in den Schritten 914 bzw. 910 angewendet werden kann. Eine Lösch-Iteration (oder Schleife) schließt üblicherweise das Anwenden von Löschbedingungen, gefolgt von der Durchführung eines Verifizierungstests ein, obwohl in einigen Fällen der Verifizierungstest weggelassen wird.
  • 11 ist ein Diagramm einer Ausführungsform eines Systems, das eingerichtet ist, um eine temperaturabhängige Löschspannung an NAND-Ketten anzulegen. Die Komponenten in 11 können sich innerhalb des Speichersystems 100 befinden. In einer Ausführungsform befinden sich die Komponenten in 11 auf dem Speicherchip 108. In einer Ausführungsform befinden sich die NAND-Ketten in einem 3D-Speicherarray. Das System schließt eine Ladungspumpe 1100, einen Schalter 1102, einen Spannungsregler 1104 und einen Spannungsteiler 1106 ein. In einer Ausführungsform befinden sich die Ladungspumpe 1100, der Spannungsregler 1104 und der Spannungsteiler 1106 in dem HV GEN 772 (siehe 7).
  • Die Ladungspumpe 1100 ist eingerichtet, um eine Löschspannung (VERA) auszugeben. Die Ladungspumpe 1100 ist mit einem Schalter 1102 verbunden, um VERA an die Bitleitungen (BL) und an die Sourceleitung (SL) zu liefern. Das Diagramm ist vereinfacht und zeigt keine Elemente wie Abtastverstärker. Ein Abtastverstärker kann mit jeder Bitleitung verbunden sein, um VERA an die Bitleitung bereitzustellen. Es können andere Schalter zusätzlich zu dem Schalter 1102 vorhanden sein, um die Löschspannung (VERA) zu leiten. Die Ladungspumpe 1100 stellt einen Strom I_Chg_pump bereit. In einer Ausführungsform ist I_Chg_pump gleich I_GIDL plus I_Leak. I_GIDL ist der Gesamt-GIDL-Löschstrom, der allen NAND-Ketten bereitgestellt wird, die einem GIDL-Löschvorgang unterzogen werden. Anders gesagt ist I_GIDL ist der Gesamt-GIDL-Löschstrom, der von allen NAND-Ketten gezogen wird, die einem GIDL-Löschvorgang unterzogen werden. Der Strom I_Leak stellt einen Leckstrom entlang des Lieferpfades von VERA von der Ladungspumpe 1100 zu den NAND-Ketten dar, die einem GIDL-Löschvorgang unterzogen werden.
  • Der Spannungsregler 1104 ist eingerichtet, um die Spannung VERA zu regulieren, die von der Ladungspumpe 1100 ausgegeben wird. Der invertierende Eingang des Spannungsreglers 1104 ist mit dem Knoten A im Spannungsteilernetzwerk 1106 verbunden, um eine Spannung zu empfangen, die auf VERA basiert. Die Spannung am Knoten A kann als Rückkopplungsspannung bezeichnet werden. Die Spannung am Knoten A wird ein Anteil von VERA sein, wie nachstehend erläutert wird. Das Spannungsteilernetzwerk 1106 ist eingerichtet, um den Anteil als Reaktion auf ein Steuersignal zu ändern, wodurch die Spannung am Knoten A temperaturabhängig ist. An den nicht invertierenden Eingang des Reglers 1104 wird eine Referenzspannung VRef bereitgestellt. Die Ausgabe des Spannungsreglers 1104 kann auf einem Vergleich der Spannung eines Knotens A mit der Referenzspannung basieren. Der Regler 1104 gibt ein Steuersignal an die Ladungspumpe 1100 aus. Auf diese Weise kann VERA reguliert werden. Da die Spannung an Knoten A so gesteuert werden kann, dass sie temperaturabhängig ist, kann VERA auch so gesteuert werden, dass sie temperaturabhängig ist.
  • In einer Ausführungsform hat das Spannungsteilernetzwerk 1106 einen oberen variablen Widerstand 1108 und einen unteren variablen Widerstand 1110. Knoten A ist zwischen dem oberen variablen Widerstand 1108 und dem unteren variablen Widerstand 1110 gekennzeichnet. Der obere variable Widerstand 1108 ist mit dem Ausgang der Ladungspumpe 1100 verbunden, um VERA zu empfangen. Der untere variable Widerstand 1110 ist mit der Masse verbunden. Die Spannung am Knoten A wird somit durch das Verhältnis des Widerstands des unteren variablen Widerstands 1110 zu dem Gesamtwiderstand des oberen variablen Widerstands 1108 plus dem unteren variablen Widerstand 1110 bestimmt.
  • Das Spannungsteilernetzwerk 1106 kann andere Konfigurationen als die in 11 gezeigte haben. Der obere variable Widerstand 1108 kann allgemeiner als ein oberer Schenkel des Netzwerks 1106 bezeichnet werden, und der untere variable Widerstand 1110 kann allgemeiner als ein unterer Schenkel des Netzwerks 1106 bezeichnet werden. Es ist nicht erforderlich, dass sowohl der obere Schenkel als auch der untere Schenkel variable Widerstände aufweisen. Zum Beispiel könnte einer der Schenkel einen festen Widerstand haben. Auch können mehr als zwei Schenkel in dem Spannungsteilernetzwerk 1106 vorhanden sein. Zum Beispiel könnte das Spannungsteilernetzwerk 1106 einen anderen Widerstand (in einem anderen Schenkel) in Reihe mit dem oberen variablen Widerstand 1108 und dem unteren variablen Widerstand 1110 haben.
  • In einer Ausführungsform befinden sich die NAND-Ketten 1120 in einem 3D-Speicherarray. In einer Ausführungsform hat eine NAND-Kette 1120 eine Konfiguration wie in 4 dargestellt. Jedoch ist zu beachten, dass die NAND-Kette 1120 mehr oder weniger Wortleitungen haben könnte als in 4 dargestellt sind. In Bezug auf die NAND-Kette 1120, da VERA auf die Bitleitung angelegt wird, wird sie daher auf den Drain des SGD-Transistors 680 angelegt. V_GIDL1 wird an das Steuer-Gate des SGD-Transistors 680 angelegt. Die Kombination von VERA und V_GIDL1 verursacht einen GIDL-Strom am Drainende der NAND-Kette (I_GIDL_dr). Da VERA auf die Sourceleitung angelegt wird, wird sie daher an den Drain des SGS-Transistors 670 angelegt. V_GIDL2 wird an das Steuer-Gate des SGS-Transistors angelegt. Die Kombination von VERA und V_GIDL2 verursacht einen GIDL-Strom am Sourceende der NAND-Kette (I_GIDL_src). Viele andere NAND-Ketten können auch gleichzeitig einen GIDL-Löschvorgang durchlaufen. Zur besseren Veranschaulichung sind diese anderen NAND-Ketten in 11 nicht dargestellt. Es wird jedoch gezeigt, dass VERA auf andere Bitleitungen (BL) angelegt wird, um darzustellen, dass auch andere NAND-Ketten gelöscht werden. Daher haben andere NAND-Ketten auch einen I_GIDL_dr und einen I_GIDL_src. Der Gesamt-GIDL-Strom aller NAND-Ketten, die einem GIDL-Löschvorgang unterzogen werden, wird in 11 als I_GIDL bezeichnet. Der Strom I_GIDL wird von der Ladungspumpe 1100 bereitgestellt. Aufgrund des Leckstroms (I_Leak) kann der Strom von der Ladungspumpe 1100 etwas größer als I_GIDL sein.
  • 12 stellt ein Flussdiagramm einer Ausführungsform eines Prozesses 1200 zum Bereitstellen einer temperaturabhängigen Löschspannung dar. Bei der Erörterung von Prozess 1200 wird auf 11 Bezug genommen, aber der Prozess 1200 ist nicht auf 11 beschränkt.
  • Schritt 1202 schließt das Zugreifen auf die gegenwärtige Temperatur ein. Der Temperatursensor 134 auf dem Speicherchip 108 kann verwendet werden, um auf die gegenwärtige Temperatur zuzugreifen. Die gegenwärtige Temperatur kann als eine gegenwärtige Betriebstemperatur bezeichnet werden.
  • Schritt 1204 schließt das Bestimmen einer Ziel-VERA für die gegenwärtige Temperatur ein. Schritt 1204 kann Gleichung 1 verwenden, die vorstehend in der Erörterung von 9 erörtert wurde. Die Standard-VERA ist der Wert, der andernfalls verwendet würde, wenn keine Temperaturkompensation verwendet wird. Gleichung 1 beschreibt eine Technik zum Bestimmen einer Ziel-VERA basierend auf einer Standard-VERA. Die genaue Form der Gleichung und ihrer Parameter kann in Abhängigkeit von der ausgewählten Temperaturkompensation variieren. In einigen Ausführungsformen wird auf die Ziel-VERA aus einer Tabelle zugegriffen, deren Werte auf einer Gleichung wie der Gleichung 1 basieren können. Andere Techniken können verwendet werden, um die Ziel-VERA zu bestimmen. In einer Ausführungsform bestimmt die Zustandsmaschine 112 die Ziel-VERA.
  • Schritt 1206 schließt das Bestimmen von Spannungsteilerparametern ein, um die Ziel-VERA zu erreichen. Die Spannungsteilerparameter bestimmen, welcher Anteil von VERA am Knoten A erscheint. Beispielsweise können die Werte der Widerstände des oberen variablen Widerstands 1108 und des unteren variablen Widerstands 1110 bestimmt werden. In einer Ausführungsform bestimmt die Zustandsmaschine 112 die Spannungsteilerparameter.
  • Schritt 1208 schließt das Ausgeben eines Steuersignals an den Spannungsteiler 1106 ein, um die Spannungsteilerparameter einzustellen. Das Signal kann von der Zustandsmaschine 112 gesendet werden.
  • Schritt 1210 schließt den Spannungsteiler 1106 ein, der seine Parameter einstellt. Zum Beispiel werden die Widerstände des oberen variablen Widerstands 1108 und/oder des unteren variablen Widerstands 1110 eingestellt.
  • In einigen Ausführungsformen wird eine temperaturabhängige Löschspannung an Auswahlleitungen angelegt, die mit Auswahltransistoren auf NAND-Ketten verbunden sind. 13 ist ein Diagramm einer Ausführungsform eines Systems, das eingerichtet ist, um eine temperaturabhängige Löschspannung an einen drainseitigen Auswahltransistor auf einer NAND-Kette 1320 anzulegen. Ein ähnliches System kann verwendet werden, um eine temperaturabhängige Löschspannung an einen sourceseitigen Auswahltransistor auf einer NAND-Kette anzulegen. Die Komponenten in 13 können sich innerhalb des Speichersystems 100 befinden. In einer Ausführungsform befinden sich die Komponenten in 13 auf dem Speicherchip 108. In einer Ausführungsform befindet sich die NAND-Kette in einem 3D-Speicherarray. Das System schließt eine Ladungspumpe 1300, einen Schalter 1302, einen Spannungsregler 1304 und einen Spannungsteiler 1306 ein. In einer Ausführungsform befinden sich die Ladungspumpe 1300, der Spannungsregler 1304 und der Spannungsteiler 1306 in dem HV GEN 772 (siehe 7).
  • Die Ladungspumpe 1300 ist eingerichtet, um eine Löschspannung (V_GIDL1) auszugeben. Die Ladungspumpe 1300 ist mit einem Schalter 1302 verbunden, um V_GIDL1 an das Steuer-Gate des drainseitigen Auswahltransistors 680 auf der NAND-Kette 1320 zu liefern. Es ist zu beachten, dass V_GIDL1 auch an andere NAND-Ketten bereitgestellt werden kann. VERA wird an die Bitleitung (BL) angelegt. In einer Ausführungsform ist VERA temperaturabhängig. Zum Beispiel könnte das System in 11 verwendet werden, um eine temperaturabhängige VERA an die BL bereitzustellen. In einer Ausführungsform ist VERA temperaturunabhängig.
  • Die Ladungspumpe 1300 stellt einen Strom I_Chg_pump bereit. In einer Ausführungsform ist I_Chg_pump gleich I_SGD plus I_Leak. I_SGD ist der Gesamtstrom, der an die SGD-Leitung bereitgestellt wird. Der Strom I_Leak stellt einen Leckstrom entlang des Lieferpfades von V_GIDL1 von der Ladungspumpe 1300 zu den NAND-Ketten dar, die einem GIDL-Löschvorgang unterzogen werden.
  • Der Spannungsregler 1304 ist eingerichtet, um die Spannung V_GIDL1 zu regulieren, die von der Ladungspumpe 1300 ausgegeben wird. Der invertierende Eingang des Spannungsreglers 1304 ist mit dem Knoten B im Spannungsteilernetzwerk 1306 verbunden, um eine Spannung zu empfangen, die auf V_GIDL1 basiert. Die Spannung am Knoten B kann als Rückkopplungsspannung bezeichnet werden. Die Spannung am Knoten B wird ein Anteil von V_GIDL1 sein, wie nachstehend erläutert wird. Das Spannungsteilernetzwerk 1306 ist eingerichtet, um den Anteil als Reaktion auf ein Steuersignal zu ändern, wodurch die Spannung am Knoten B temperaturabhängig ist. An den nicht invertierenden Eingang des Reglers 1304 wird eine Referenzspannung VRef bereitgestellt. Die Ausgabe des Spannungsreglers 1304 kann auf einem Vergleich der Spannung eines Knotens B mit der Referenzspannung basieren. Die Ausgabe des Spannungsreglers 1304 kann als ein Steuersignal an die Ladungspumpe 1300 verwendet werden. Auf diese Weise kann V_GIDL1 reguliert werden. Da die Spannung an Knoten B so gesteuert werden kann, dass sie temperaturabhängig ist, kann V_GIDL1 auch so gesteuert werden, dass sie temperaturabhängig ist.
  • In einer Ausführungsform hat das Spannungsteilernetzwerk 1306 einen oberen variablen Widerstand 1308 und einen unteren variablen Widerstand 1310. Knoten B ist zwischen dem oberen variablen Widerstand 1308 und dem unteren variablen Widerstand 1310 gekennzeichnet. Der obere variable Widerstand 1308 ist mit dem Ausgang der Ladungspumpe 1300 verbunden, um V_GIDL1 zu empfangen. Der untere variable Widerstand 1310 ist mit der Masse verbunden. Die Spannung am Knoten B wird somit durch das Verhältnis des Widerstands des unteren variablen Widerstands 1310 zu dem Gesamtwiderstand des oberen variablen Widerstands 1308 plus dem unteren variablen Widerstand 1310 bestimmt.
  • Das Spannungsteilernetzwerk 1306 kann andere Konfigurationen als die in 13 gezeigte haben. Der obere variable Widerstand 1308 kann allgemeiner als ein oberer Schenkel des Netzwerks 1306 bezeichnet werden, und der untere variable Widerstand 1310 kann allgemeiner als ein unterer Schenkel des Netzwerks 1306 bezeichnet werden. Es ist nicht erforderlich, dass sowohl der obere Schenkel als auch der untere Schenkel variable Widerstände aufweisen. Auch können mehr als zwei Schenkel in dem Spannungsteilernetzwerk 1306 vorhanden sein. Zum Beispiel könnte das Spannungsteilernetzwerk 1306 einen anderen Widerstand in Reihe mit dem oberen variablen Widerstand 1308 und dem unteren variablen Widerstand 1310 haben.
  • In einer Ausführungsform befinden sich die NAND-Ketten 1320 in einem 3D-Speicherarray. In einer Ausführungsform hat eine NAND-Kette 1320 eine Konfiguration wie in 4 dargestellt. Jedoch ist zu beachten, dass die NAND-Kette 1320 mehr oder weniger Wortleitungen als in 4 dargestellt hat. In Bezug auf die NAND-Kette 1320, da VERA auf die Bitleitung angelegt wird, wird sie daher auf den Drain des SGD-Transistors 680 angelegt. V_GIDL1 wird an das Steuer-Gate des SGD-Transistors 680 angelegt. Die Kombination von VERA und V_GIDL1 verursacht einen GIDL-Strom am Drainende der NAND-Kette (I_GIDL_dr). Da VERA auf die Sourceleitung angelegt wird, wird sie daher an den Drain des SGS-Transistors 670 angelegt. V_GIDL2 wird an das Steuer-Gate des SGS-Transistors 670 angelegt. In einer Ausführungsform ist V_GIDL2 temperaturabhängig. Die Kombination von VERA und V_GIDL2 verursacht einen GIDL-Strom am Sourceende der NAND-Kette (I_GIDL_src). Viele andere NAND-Ketten können auch gleichzeitig einen GIDL-Löschvorgang durchlaufen. Zur besseren Veranschaulichung sind diese anderen NAND-Ketten in 13 nicht dargestellt. Daher haben andere NAND-Ketten auch einen I_GIDL_dr und einen I_GIDL_src. Im Gegensatz zur Ladungspumpe 1100 im System von 11 liefert die Ladungspumpe 1300 nicht den GIDL-Strom an die NAND-Ketten. In einer Ausführungsform wird die Ladungspumpe 1100 in dem System in 11 verwendet, um VERA für die Bitleitungen und die Sourceleitung für die NAND-Kette 1320 (sowie für andere NAND-Ketten, die gelöscht werden) bereitzustellen. Daher kann die Ladungspumpe 1100 verwendet werden, um den GIDL-Strom zu liefern.
  • 14 stellt ein Flussdiagramm einer Ausführungsform eines Prozesses 1400 zum Bereitstellen einer temperaturabhängigen Löschspannung dar. Die Löschspannung kann V_GIDL1 oder V_GIDL2 sein. Bei der Erörterung von Prozess 1400 wird auf 13 Bezug genommen, aber der Prozess 1400 ist nicht auf 13 beschränkt.
  • Schritt 1402 schließt das Zugreifen auf die gegenwärtige Temperatur ein. Der Temperatursensor 134 auf dem Speicherchip 108 kann verwendet werden, um auf die gegenwärtige Temperatur zuzugreifen. Die gegenwärtige Temperatur kann als eine gegenwärtige Betriebstemperatur bezeichnet werden.
  • Schritt 1404 schließt das Bestimmen einer Ziel-GIDL-Löschspannung ΔGIDL ein. Zur Erinnerung: ΔGIDL ist die Differenz zwischen VERA und V_GIDL. Gleichung 2 ist eine Technik zum Berechnen der Ziel-ΔGIDL. Δ GIDL = Δ GILD DEFAULT ( 1 + f 2 * ( 85 − temp ) )
    Figure DE102020116365A1_0002
  • In Gleichung 2, ist ΔGIDLDEFAULT der Wert für ΔGIDL, wenn die Temperaturkompensation nicht verwendet werden würde. Das heißt, die Temperaturkompensation wird weder für VERA noch für V_GIDL verwendet. Ein Beispiel für ΔGIDLDEFAULT ist 12 V. In Gleichung 2 ist f2 ein Parameter, auf den aus dem Speicher auf dem Speicherchip 108 zugegriffen werden kann. In Gleichung 2 ist temp die gegenwärtige Temperatur, die in Grad Celsius ausgedrückt werden kann. Dies ist die Temperatur, auf die in Schritt 1402 zugegriffen wurde. In einigen Ausführungsformen wird auf den Ziel-ΔGIDL aus einer Tabelle zugegriffen, deren Werte auf einer Gleichung wie der Gleichung 2 basieren können. Andere Techniken können verwendet werden, um den Ziel-ΔGIDL zu bestimmen. In einer Ausführungsform bestimmt die Zustandsmaschine 112 den Ziel-ΔGIDL.
  • Schritt 1406 schließt das Bestimmen eines Ziel-V_GIDL ein, um den Ziel-ΔGIDL zu erreichen. In anderen Worten: Schritt 1406 schließt eine Bestimmung der Auswahlleitungsspannung ein, um die GIDL-Löschspannung zu erhalten. Diese Bestimmung kann auf VERA basieren. In einer Ausführungsform wird Gleichung 3 verwendet, um die Ziel-V_GIDL zu bestimmen. V_GIDL TAR = VERA TAR − Δ GIDL TAR
    Figure DE102020116365A1_0003
  • In Gleichung 3 ist V_GIDLTAR die Ziel-V_GIDL, VERATAR ist die Ziel-VERA und ΔGIDLTAR ist der Ziel-ΔGIDL. Die Ziel-VERA könnte temperaturabhängig oder temperaturunabhängig sein. In einer Ausführungsform wird Gleichung 1 verwendet, um die temperaturabhängige VERA zu bestimmen. In einigen Ausführungsformen wird auf die Ziel-V_GIDL aus einer Tabelle zugegriffen, deren Werte auf einer Gleichung wie der Gleichung 3 basieren können. Andere Techniken können verwendet werden, um die Ziel-V_GIDL zu bestimmen. In einer Ausführungsform bestimmt die Zustandsmaschine 112 die Ziel-V_GIDL.
  • Schritt 1408 schließt das Bestimmen von Spannungsteilerparametern ein, um die Ziel-V_GIDL zu erreichen. Zum Beispiel werden die Werte der Widerstände des oberen variablen Widerstands 1308 und/oder des unteren variablen Widerstands 1310 bestimmt. In einer Ausführungsform bestimmt die Zustandsmaschine 112 die Spannungsteilerparameter.
  • Schritt 1410 schließt das Ausgeben eines Steuersignals an den Spannungsteiler 1306 ein, um die Spannungsteilerparameter einzustellen. In einer Ausführungsform gibt die Zustandsmaschine 112 das Steuersignal an die Spannungsteilerparameter 1306 aus.
  • Schritt 1412 schließt den Spannungsteiler 1306 ein, der die Widerstände seiner Parameter einstellt. Zum Beispiel werden die Widerstände des oberen variablen Widerstands 1308 und/oder des unteren variablen Widerstands 1310 eingestellt.
  • Wie vorstehend erwähnt kann die Menge des erzeugten GIDL-Stroms von der Temperatur abhängen. Beispielsweise kann bei höheren Temperaturen ein vorhandener ΔGIDL mehr GIDL-Strom erzeugen. In einigen Ausführungsformen wird eine Löschspannung reguliert, um NAND-Ketten einen Ziel-GIDL-Strom bereitzustellen. Diese Regulierung kann das Abtasten eines Stroms einschließen, der an die NAND-Ketten von einer Hochspannungsquelle, wie einer Ladungspumpe, bereitgestellt wird. Der abgetastete Strom kann den GIDL-Strom einschließen, der allen NAND-Ketten bereitgestellt wird. Der abgetastete Strom kann auch einen Leckstrom einschließen. Daher könnte der abgetastete Strom etwas größer als die Summe des Gesamt-GIDL-Stroms in allen NAND-Ketten, die gelöscht werden. Die Löschspannung kann dann basierend auf dem Strom reguliert werden.
  • 15 stellt ein Blockdiagramm einer Ausführungsform eines Systems dar, das eine Löschspannung reguliert, die an NAND-Ketten bereitgestellt wird. Die Komponenten in 15 können sich innerhalb des Speichersystems 100 befinden. In einer Ausführungsform befinden sich die Komponenten in 15 auf dem Speicherchip 108. In einer Ausführungsform kann das System einen GIDL-Löschstrom an die NAND-Ketten bereitstellen, der im Wesentlichen temperaturunabhängig ist. Daher kann der GIDL-Löschvorgang über Betriebstemperaturen hinweg konsistent sein. Das Regulieren kann auf einem Strom basieren, der an die NAND-Ketten bereitgestellt wird. In einer Ausführungsform stellt das System VERA an die NAND-Ketten bereit. VERA könnte an Bitleitungen und/oder eine Sourceleitung bereitgestellt werden (siehe zum Beispiel 8, 11 und 14). In einer Ausführungsform stellt das System V_GIDL (z. B. V_GIDL1, V_GIDL2) an die NAND-Ketten bereit. V_GIDL1 und/oder V_GIDL2 könnten an Auswahlleitungen bereitgestellt werden (siehe zum Beispiel 8, 11 und 14).
  • Die Hochspannungsquelle 1502 gibt eine Löschspannung (Verase) aus. Verase wird an die NAND-Ketten bereitgestellt. In einer Ausführungsform ist Verase VERA, die an Bitleitungen bereitgestellt wird, die mit den NAND-Ketten verbunden sind. In einer Ausführungsform ist Verase VERA, die an eine Sourceleitung bereitgestellt wird, die mit den NAND-Ketten verbunden sind. In einer Ausführungsform ist Verase V_GIDL1, die an Steuer-Gates von SGD-Transistoren auf den NAND-Ketten 1508 bereitgestellt wird. In einer Ausführungsform ist Verase V_GIDL2, die an Steuer-Gates von SGS-Transistoren auf den NAND-Ketten 1508 bereitgestellt wird.
  • Die Hochspannungsquelle 1502 liefert auch einen Strom I_HV. Der Löschstrom lerase ist ein Strom, der an die NAND-Ketten 1508 bereitgestellt wird. Alternativ kann angegeben werden, dass lerase der Strom ist, der von den NAND-Ketten 1508 gezogen wird. lerase kann etwa die gleiche Größe wie I_HV haben. Der Strom lerase wird von der Hochspannungsquelle 1502 bereitgestellt. Der Gesamtstrom I_HV von der Hochspannungsquelle 1502 kann aufgrund eines möglichen Leckstroms etwas höher als lerase. Der Leckstrom ist in 15 nicht dargestellt. Die Hochspannungsquelle 1502 weist eine oder mehrere Ladungspumpen auf.
  • Ein Stromabtaster 1504 ist so eingerichtet, dass er den Strom I_HV abtastet, der von der Hochspannungsquelle 1502 ausgegeben wird. Dieser Strom kann etwa gleich dem lerase-Strom sein, aber es kann auch eine Leckstromkomponente zu dem Strom geben, die von der Hochspannungsquelle 1502 ausgegeben wird. Der Stromabtaster 1504 liefert einen Abtaststrom Isample an die Steuerschaltung 1506. Die Größe von Isample basiert somit auf lerase. Der Stromabtaster kann einen Stromspiegel einschließen. Somit kann Isample ein Teil von lerase sein. Die Steuerschaltung 1506 gibt auch eine Abtastung (Vsample) der Ausgangsspannung der Hochspannungsquelle 1502 ein. Vsample kann gleich Verase sein oder kann auf Verase basieren.
  • Die Steuerschaltung 1506 ist eingerichtet, um die Ausgangsspannung der Hochspannungsquelle 1502 basierend auf Vsample und Isample zu regulieren. Eine Folge dieser Regulierung ist, dass lerase im Wesentlichen temperaturunabhängig sein kann. Es ist zu beachten, dass die GIDL-Stromerzeugung in NAND-Ketten stark temperaturabhängig sein kann, wobei die GIDL-Stromerzeugung bei höherer Temperatur stärker ist. In dem Fall, dass die GIDL-Stromerzeugung in den NAND-Ketten aufgrund der höheren Temperaturen steigt, kann das System automatisch Verase (z. B. VERA absenken und/oder V_GIDL erhöhen) so ändern, dass ΔGIDL verringert wird. Daher wird es bei einem niedrigeren ΔGIDL weniger GIDL-Stromerzeugung in NAND-Ketten geben. Andererseits kann das System in dem Fall, dass die GIDL-Stromerzeugung in den NAND-Ketten aufgrund der niedrigeren Temperaturen sinkt, automatisch Verase (z. B. VERA erhöhen und/oder V_GIDL senken) so ändern, dass ΔGIDL erhöht wird. Daher wird es bei einem höheren ΔGIDL mehr GIDL-Stromerzeugung in den NAND-Ketten 1508 geben.
  • Wie in Verbindung mit 15 erörtert, reguliert das Speichersystem in einigen Ausführungsformen eine Löschspannung basierend auf einem Löschstrom, der an die NAND-Ketten bereitgestellt wird. In einer Ausführungsform wird der Löschstrom verwendet, um eine Referenzspannung zu modulieren. Die Referenzspannung wird verwendet, um die Löschspannung zu regulieren. Somit kann der Löschstrom verwendet werden, um die Löschspannung zu regulieren. 16 zeigt ein Flussdiagramm einer Ausführungsform eines Prozesses 1600 zum Löschen von NAND-Ketten, bei dem die Löschspannung basierend auf einem Löschstrom reguliert wird.
  • Schritt 1602 schließt das Abtasten einer Löschspannung ein, die von einer Ladungspumpe an die NAND-Ketten bereitgestellt wird. In einer Ausführungsform schließt die Löschspannung VERA ein. VERA kann an Drain-Anschlüsse von Auswahltransistoren der NAND-Ketten angelegt werden. VERA kann an Drain-Anschlüsse von drainseitigen Auswahltransistoren und/oder sourceseitigen Auswahltransistoren angelegt werden. VERA kann auf Bitleitungen, die mit den NAND-Ketten verbunden sind, und/oder auf eine oder mehrere Sourceleitungen, die mit den NAND-Ketten verbunden sind, angelegt werden. In einer Ausführungsform schließt die Löschspannung V_GIDL1 ein, die an Steuer-Gates von drainseitigen Auswahltransistoren der NAND-Ketten bereitgestellt wird. In einer Ausführungsform schließt die Löschspannung V_GIDL2 ein, die an Steuer-Gates von sourceseitigen Auswahltransistoren der NAND-Ketten bereitgestellt wird.
  • Schritt 1604 schließt das Abtasten eines GIDL-Löschstroms ein, der von den NAND-Ketten gezogen wird, als Reaktion darauf, dass die NAND-Ketten die Löschspannung empfangen. Der GIDL-Löschstrom schließt den gesamten GIDL-Strom aller NAND-Ketten ein, die gegenwärtig gelöscht werden. Das Abtasten des GIDL-Löschstroms könnte auch zu einem Abtasten einer kleinen Menge an Leckstrom führen. Daher kann die Formulierung „Abtasten eines Gate-induzierten Drain-Leckstrom-Löschstroms (GIDL-Löschstroms), der von den NAND-Ketten als Reaktion auf die an die NAND-Ketten bereitgestellte Löschspannung gezogen wird“ das Abtasten eines Stroms einschließen, der den GIDL-Löschstrom und einen Leckstrom einschließt. Schritt 1604 kann durch Abtasten eines Stroms, der von einer Ladungspumpe bereitgestellt wird, erreicht werden. Der Strom, der von der Ladungspumpe bereitgestellt wird, schließt den GIDL-Löschstrom ein und kann auch einen Leckstrom einschließen. Schritt 1604 kann das Abtasten eines Gesamt-GIDL-Löschstroms einschließen, der an alle Bitleitungen bereitgestellt wird, die mit den NAND-Ketten verbunden sind, die einem GIDL-Löschvorgang unterzogen werden. Schritt 1604 kann das Abtasten eines Gesamt-GIDL-Löschstroms einschließen, der an eine oder alle Sourceleitungen bereitgestellt wird, die mit den NAND-Ketten verbunden sind, die einem GIDL-Löschvorgang unterzogen werden.
  • Schritt 1606 schließt das Modulieren einer Referenzspannung basierend auf dem GIDL-Löschstrom ein. In einer Ausführungsform wird die Größe der Referenzspannung basierend auf der Größe des GIDL-Löschstroms moduliert. In einer Ausführungsform wird die Größe der Referenzspannung als Reaktion auf die Größe des GIDL-Löschstroms, der niedriger ist als ein Schwellenwert, erhöht.
  • Schritt 1608 schließt das Vergleichen einer Spannung basierend auf der Löschspannung mit der modulierten Referenzspannung ein. Die Spannung, die auf der Löschspannung basiert, kann eine Spannung an einem Knoten eines Spannungsteilers sein. In einer Ausführungsform wird die Löschspannung an einen Spannungsteiler bereitgestellt, so dass die Spannung, die auf der Löschspannung basiert, ein Anteil der Löschspannung ist. In einer Ausführungsform vergleicht ein Komparator die modulierte Referenzspannung mit der Spannung, die auf der Löschspannung basiert.
  • Schritt 1610 schließt das Steuern einer Größe der Löschspannung, die von der Ladungspumpe bereitgestellt wird, basierend auf dem Vergleich von Schritt 1608 ein. In einer Ausführungsform schließt Schritt 1610 das Regulieren der Größe der Löschspannung ein, um einen Ziel-GIDL-Löschstrom zu erreichen. Der Komparatorausgang kann verwendet werden, um ein Steuersignal an die Ladungspumpe zu senden. Somit kann die modulierte Referenzspannung verwendet werden, um die Löschspannung zu regulieren. Da die Referenzspannung basierend auf der Größe des GIDL-Löschstroms moduliert wird, bedeutet dies, dass die Größe des GIDL-Löschstroms zum Regulieren der Löschspannung verwendet werden kann. Somit kann eine Temperaturempfindlichkeit in dem GIDL-Löschstrom abgeschwächt werden. In anderen Worten: die Temperaturabhängigkeit in dem GIDL-Löschstrom kann im Wesentlichen reduziert oder eliminiert werden.
  • 17 stellt eine Ausführungsform eines Systems zum Löschen nichtflüchtiger Speicherzellen dar. Die Komponenten in 17 können sich innerhalb des Speichersystems 100 befinden. In einer Ausführungsform befinden sich die Komponenten in 17 auf dem Speicherchip 108. 17 stellt weitere Details einer Ausführungsform bereit, bei der eine Löschspannung (VERA) basierend auf einem Strom reguliert wird, der von einer Ladungspumpe 1700 ausgegeben wird. Die Ladungspumpe 1700 stellt einen Strom I_Chg_pump an einen ersten Stromspiegel 1718 bereit. Der erste Stromspiegel 1718 stellt einen Strom (I) in Richtung der NAND-Ketten bereit. Der Strom (I) kann einen GIDL-Löschstrom (I_GIDL), sowie einen Leckstrom (I_Leak) bereitstellen. In einer Ausführungsform ist I gleich I_Chg_pump. Für die Zwecke der Diskussion, wird davon ausgegangen, dass I gleich I_Chg_pump ist. Somit kann der Strom I_Chg_pump I_GIDL bereitstellen, sowie einen I_Leak.
  • Das System ist so eingerichtet, dass es nichtflüchtige Speicherzellen auf der NAND-Kette 1740 löscht. In einer Ausführungsform befinden sich die NAND-Ketten 1740 in einem 3D-Speicherarray. Das System löscht auch nichtflüchtige Speicherzellen auf anderen NAND-Ketten zur gleichen Zeit unter Verwendung der gleichen Löschspannungen, jedoch sind die anderen NAND-Ketten in 17 zur besseren Veranschaulichung des Diagramms nicht dargestellt.
  • Das System schließt eine Ladungspumpe 1700, einen Schalter 1702, einen Spannungsregler 1704 und einen Spannungsteiler 1706 ein. In einer Ausführungsform befinden sich die Ladungspumpe 1700, der Spannungsregler 1704 und der Spannungsteiler 1706 in dem HV GEN 772 (siehe 7).
  • Die Ladungspumpe 1700 ist eingerichtet, um eine Löschspannung (VERA) auszugeben. Die Ladungspumpe 1700 ist mit einem Schalter 1702 verbunden, um VERA an die Bitleitung (BL) zu liefern, die mit der NAND-Kette 1740 verbunden ist. VERA wird auch an Bitleitungen, die mit anderen NAND-Ketten verbunden sind, bereitgestellt, jedoch sind die anderen Bitleitungen nicht in 17 dargestellt. VERA wird auch an die Sourceleitung (SL) bereitgestellt, die mit der NAND-Kette 1740 verbunden ist. Die Sourceleitung kann auch mit anderen zu löschenden NAND-Ketten verbunden sein. Es können andere Schalter zusätzlich zu dem Schalter 1702 vorhanden sein, um die Löschspannung (VERA) zu leiten. Der Strom I_Leak stellt einen Leckstrom entlang des Lieferpfades von VERA von der Ladungspumpe 1700 zu den NAND-Ketten dar.
  • Der Spannungsregler 1704 ist eingerichtet, um die Spannung VERA zu regulieren, die von der Ladungspumpe 1700 ausgegeben wird. Der invertierende Eingang des Spannungsreglers 1704 ist mit dem Knoten C im Spannungsteilernetzwerk 1706 verbunden, um eine Spannung zu empfangen, die auf VERA basiert. Die Spannung am Knoten C kann als Rückkopplungsspannung bezeichnet werden. Die Spannung am Knoten C wird ein Anteil von VERA sein, wie nachstehend erläutert wird. In einer Ausführungsform ist das Spannungsteilernetzwerk 1706 eingerichtet, um den Anteil als Reaktion auf ein Steuersignal zu ändern. An den invertierenden Eingang des Reglers 1704 wird die Spannung von Knoten C bereitgestellt.
  • An den nicht invertierenden Eingang des Reglers 1704 wird eine Referenzspannung von dem MUX 1712 bereitgestellt. Der MUX 1712 kann zwischen zwei Referenzspannungen auswählen, so dass der Regler 1704 mit einer der beiden Referenzspannungen versorgt wird. Eine der Referenzspannungen wird als VREF(BGR) bezeichnet. In einer Ausführungsform ist die Referenzspannung VREF(BGR) eine Bandlücken-Referenzspannung. In einer Ausführungsform variiert die Referenzspannung VREF(BGR) nicht mit der Temperatur (z. B. ist temperaturunabhängig). In einer Ausführungsform wird die Referenzspannung VREF(BGR) an den Regler 1704 während eines Kalibrierungsmodus bereitgestellt.
  • Die andere Referenzspannung wird als VREF_IN bezeichnet. In einer Ausführungsform wird die Referenzspannung VREF_IN durch die Modulationsvorrichtung 1714 moduliert. Das Steuer-Gate der Modulationsvorrichtung 1714 empfängt einen Strom, der auf dem Strom basiert, der von der Ladungspumpe 1700 ausgegeben wird, was ermöglicht, dass die Referenzspannung VREF_IN durch den von der Ladungspumpe 1700 ausgegebenen Strom moduliert wird. In einer Ausführungsform ermöglicht das Modulieren der Referenzspannung VREF_IN basierend auf dem von der Ladungspumpe 1700 ausgegebenen Strom dem System, einen Ziel-Löschstrom in den NAND-Ketten zu erreichen. In einer Ausführungsform wird die Referenzspannung VREF_IN an den Regler 1704 während eines normalen Betriebsmodus bereitgestellt, bei dem die NAND-Kette 1740 und andere NAND-Ketten gelöscht werden.
  • Die Ausgabe des Spannungsreglers 1704 kann auf einem Vergleich der Spannung eines Knotens B mit der Referenzspannung basieren, die von dem MUX 1712 bereitgestellt wird. Die Ausgabe des Spannungsreglers 1704 wird als ein Steuersignal an die Ladungspumpe 1700 bereitgestellt. Auf diese Weise kann VERA reguliert werden.
  • In Bezug auf die NAND-Kette 1740, da VERA auf die Bitleitung angelegt wird, wird sie daher auf den Drain des SGD-Transistors 680 angelegt. V_GIDL1 wird an das Steuer-Gate des SGD-Transistors 680 angelegt. Die Kombination von VERA und V_GIDL1 verursacht einen GIDL-Strom am Drainende der NAND-Kette (I_GIDL_dr). Da VERA auf die Sourceleitung angelegt wird, wird sie daher an den Drain des SGS-Transistors 670 angelegt. V_GIDL2 wird an das Steuer-Gate des SGS-Transistors angelegt. Die Kombination von VERA und V_GIDL2 verursacht einen GIDL-Strom am Sourceende der NAND-Kette (I_GIDL_src). Viele andere NAND-Ketten können auch gleichzeitig einen GIDL-Löschvorgang durchlaufen. Daher haben andere NAND-Ketten auch einen I_GIDL_dr und einen I_GIDL_src. Der Gesamt-GIDL-Strom aller NAND-Ketten, die einem GIDL-Löschvorgang unterzogen werden, wird in 17 als I_GIDL bezeichnet. Somit stellt I_GIDL den Gesamt-GIDL-Strom in allen NAND-Ketten, die gelöscht werden, dar. Der Strom I_GIDL wird von der Ladungspumpe 1700 bereitgestellt. Es kann auch ein Leckstrom I_Leak vorhanden sein. Der Strom I_Leak stellt den Leckstrom dar, während die NAND-Ketten gelöscht werden. In einer Ausführungsform ist der Strom (I_Chg_pump) von der Ladungspumpe 1700 gleich I_GIDL plus I_Leak.
  • 17 zeigt auch einen als I_gidl_tar bezeichneten Ziel-GIDL-Strom, der ein Ziel-Gesamt-GIDL-Strom für alle NAND-Ketten ist, die einem Löschvorgang mit VERA von der Ladungspumpe 1700 unterzogen werden. Der Ziel-GIDL-Strom I_gidl_tar wird während des Kalibrierungsmodus verwendet. Der Ziel-GIDL-Strom ist mit der Ladungspumpe 1700 durch den Schalter 1702 und den Schalter 1716 verbunden. Der Schalter 1716 ist während des Kalibrierungsmodus geschlossen, um den Ziel- GIDL-Strom I_gidl_tar mit der Ladungspumpe 1700 zu verbinden. Der Ziel-GIDL-Strom I_gidl_tar wird während des normalen Modus nicht verwendet, wenn die NAND-Ketten gelöscht werden. Somit kann der Schalter 1716 geöffnet werden und/oder der Ziel-GIDL-Strom I_gidl_tar kann während des normalen Modus inaktiv sein.
  • Als nächstes werden Einzelheiten darüber diskutiert, wie die Referenzspannung VREF_IN basierend auf dem von der Ladungspumpe 1700 ausgegebenen Strom (I) moduliert wird. Ein erster Stromspiegel 1718, der mit der Ladungspumpe 1700 verbunden ist, tastet den Strom (I) von der Ladungspumpe 1700 ab. Der erste Stromspiegel 1718 stellt Strom (I) in Richtung der NAND-Ketten als ein GIDL-Löschstrom bereit. Der erste Stromspiegel 1718 stellt einen Strom, der als z*l bezeichnet wird, an einen zweiten Stromspiegel 1720 bereit. Das heißt, der Strom hat eine Größe von z*l. Daher könnte „z“ kleiner als „1“, gleich „1“ oder größer als „1“ sein. Der zweite Stromspiegel 1720 ist mit dem Steuer-Gate der Modulationsvorrichtung 1714 verbunden, so dass der zweite Stromspiegel 1720 einen Strom an das Steuer-Gate der Modulationsvorrichtung 1714 liefert. Dieser Strom wird mit y*z*l bezeichnet. Daher könnte „y“ kleiner als „1“, gleich „1“ oder größer als „1“ sein.
  • Ein dritter Stromspiegel 1722 ist mit einem Referenzstrom I_REF verbunden. Der dritte Stromspiegel 1722 ist auch mit einem variablen Widerstand R_REF 1724 verbunden. Der Strom, der durch den variablen Widerstand R_REF fließt, ist I_REF - x*y*z*1.
  • Die Referenzspannung VREF_IN, gegeben durch Gleichung 4. V_REF_IN = R_REF * ( I_REF − ( x*y*z*l ) )
    Figure DE102020116365A1_0004
  • Somit kann die Referenzspannung VREF_IN basierend auf dem Strom (I) von der Ladungspumpe 1700 moduliert werden.
  • Wie vorstehend erwähnt, kann das System einen Kalibrierungsmodus haben. Der Kalibrierungsmodus kann verwendet werden, um Parameter für den Spannungsteiler 1706 festzulegen. Zum Beispiel können die Widerstände des Widerstands 1708 und des Widerstands 1710 festgelegt werden. Die Werte der Widerstände des Widerstands 1708 und des Widerstands 1710 werden festgelegt, um eine Ziel-VERA zu erreichen. Der Kalibrierungsmodus kann auch verwendet werden, um den Widerstand des variablen Widerstands 1724 festzulegen.
  • Das Folgende beschreibt, wie das System während des Kalibrierungsmodus betrieben werden kann. In einem ersten Abschnitt des Kalibrierungsmodus, wird der MUX 1712 verwendet, um die Referenzspannung VREF(BGB) auszuwählen. Der Schalter 1716 ist geschlossen und der GIDL-Zielstrom I_gidl_tar ist aktiv. Wie vorstehend erwähnt ist der GIDL-Zielstrom I_gidl_tar der Ziel-GIDL-Strom für alle NAND-Ketten, die gelöscht werden. Jedoch ist zu beachten, dass die NAND-Ketten während des Kalibrierungsmodus nicht gelöscht werden. Somit kann der GIDL-Zielstrom I_gidl_tar dazu dienen, den Strom nachzubilden, der von den NAND-Ketten während des GIDL-Löschvorgangs gezogen wird.
  • Während des Kalibriermodus wird die Ladungspumpe 1700 so betrieben, dass die Ladungspumpe VERA sowie den Strom (I_Chg_pump) ausgibt. Der Regler 1704 vergleicht die Spannung am Knoten C mit der Referenzspannung VREF(BGB) und gibt ein Steuersignal an die Ladungspumpe 1700 aus. Daher kann VERA, die von der Ladungspumpe 1700 ausgegeben wird, basierend auf der Spannung am Knoten C festgelegt werden. Wie vorstehend erwähnt, kann der Kalibrierungsmodus verwendet werden, um VERA auf eine Zielgröße festzulegen. Dafür müssen die Werte der Widerstände 1708 und 1710 angepasst werden, um die Spannung am Knoten C zu steuern. In einer Ausführungsform wird das Verhältnis des Widerstands des Widerstands 1708 zu dem Widerstand des Widerstands 1710 festgelegt, um die Ziel-VERA zu erreichen.
  • Der Widerstand 1724 kann auch während des Kalibrierungsmodus abgeglichen werden. Wenn der Widerstand 1724 abgeglichen wird, wählt der MUX 1712 die Referenzspannung VREF_IN aus. Der Schalter 1716 ist geschlossen und der GIDL-Zielstrom I_gidl_tar ist aktiv. Der Regler 1704 vergleicht die Spannung am Knoten C mit der Referenzspannung VREF_IN und gibt ein Steuersignal an die Ladungspumpe 1700 aus. Daher kann VERA, die von der Ladungspumpe 1700 ausgegeben wird, basierend auf der Spannung am Knoten C festgelegt werden. Nun wird der Wert des Widerstands 1724 angepasst, um die Referenzspannung VREF_IN zu steuern, um die Ziel-VERA zu erreichen.
  • In einigen Ausführungsformen wird der Widerstand 1724 während der Kalibrierung einmal abgeglichen, ohne dass der Widerstand 1724 wieder abgeglichen werden muss. In anderen Ausführungsformen kann der Widerstand 1724 während der Lebensdauer des Speichersystems abgeglichen werden. In einer Ausführungsform wird der Widerstand 1724 als Reaktion auf das Ändern der Betriebstemperatur um mehr als einen Schwellenwert abgeglichen. Ein Faktor dafür, ob der Widerstand 1724 als Reaktion auf Änderungen der Betriebstemperatur abgeglichen wird, ist die Bedeutung des Leckstroms I_Leak. Wenn der Leckstrom I_Leak relativ klein ist, dann gibt es möglicherweise keine Notwendigkeit, den Widerstand 1724 als Reaktion auf Temperaturänderungen abzugleichen. Wenn der Leckstrom I_Leak jedoch signifikant ist, kann der Widerstand 1724 als Reaktion auf Temperaturänderungen abgeglichen werden. Daher kann der temperaturabhängige Einfluss des Leckstroms I_Leak abgeschwächt werden.
  • Es ist zu beachten, dass das Ändern des Widerstands 1724 die Größe der Referenzspannung VREF_IN ändert (siehe Gleichung 4 oben). Daher modifiziert das Speichersystem in einer Ausführungsform den Widerstand des Widerstands 1724 basierend auf der Temperatur, was wiederum die Größe von VREF_IN basierend auf der Temperatur anpasst. Das Bereitstellen eines temperaturabhängigen VREF_IN kann den temperaturabhängigen Leckstrom (I_Leak) abschwächen.
  • 18 stellt ein Flussdiagramm einer Ausführungsform eines Prozesses 1800 zum Abgleichen eines Widerstands 1724 basierend auf der Temperatur dar. Prozess 1800 ermöglicht es somit, den Widerstand des Widerstandes 1724 temperaturabhängig zu machen. Somit stellt der Prozess 1800 eine temperaturabhängige VREF_IN bereit. Es ist zu beachten, dass VREF_IN durch den Strom von der Ladungspumpe moduliert werden kann. Daher ermöglicht Prozess 1800 der Referenzspannung VREF_IN um eine Menge moduliert zu werden, die von der Temperatur abhängt. Außerdem kann Prozess 1800 den temperaturabhängigen Leckstrom (I_Leak) abschwächen. Schritt 1802 besteht darin, auf eine Temperatur für die letzte Zeit zuzugreifen, zu der der Widerstand 1724 abgeglichen wurde. Falls das Speichersystem gerade erst eingeschaltet wurde, wird dieser Wert Null sein.
  • Schritt 1804 schließt das Zugreifen auf eine gegenwärtige Betriebstemperatur des Speichersystems ein.
  • Schritt 1806 schließt das Vergleichen der gegenwärtigen Betriebstemperatur mit der Temperatur ein, zu der der Widerstand 1724 zuletzt abgeglichen wurde. Wenn die Temperaturänderung größer als ein Schwellenwert (z. B. 10 °C) ist, dann geht die Steuerung zu Schritt 1808 zum Abgleichen des Widerstands 1724 über. Es ist zu beachten, dass wenn das Speichersystem gerade erst eingeschaltet wird, die Steuerung zu Schritt 1808 übergeht. Falls die Temperaturänderung nicht größer als der Schwellenwert ist, wird der Prozess 1800 abgeschlossen.
  • Schritt 1808 schließt das Auswählen von VREF_IN als die Referenzspannung ein, die in den Regler 1704 einzugeben ist. Der MUX 1712 kann verwendet werden, um VREF_IN als die Referenzspannung auszuwählen. In einer Ausführungsform ist der Schalter 1716 geschlossen und der Ziel-GIDL-Strom I_gidl_tar ist aktiv.
  • Schritt 1810 schließt das Abgleichen des Widerstands 1724 ein, um die Ziel-VERA zu erreichen. Die Ladungspumpe 1700 gibt VERA aus und der Regler 1704 steuert die Ladungspumpe 1700, wie in der Diskussion von 17 beschrieben wurde.
  • Schritt 1812 schließt das Speichern der gegenwärtigen Temperatur als den Wert für den aktuellsten Zeitpunkt ein, zu dem der Widerstand 1724 abgeglichen wurde. Somit kann der Prozess 1800 verwendet werden, um den Einfluss von I_leak über einen weiten Temperaturbereich abzuschwächen.
  • Eine erste der hierin offenbarten Ausführungsformen schließt eine Vorrichtung mit NAND-Ketten, die nichtflüchtige Speicherzellen, eine Spannungsquelle, die eingerichtet ist, um eine Löschspannung auszugeben, und eine Steuerschaltung in Verbindung mit den NAND-Ketten und der Spannungsquelle, ein. Die Steuerschaltung ist eingerichtet, um die Löschspannung an die NAND-Ketten bereitzustellen. Die Steuerschaltung ist eingerichtet, um einen Strom abzutasten, der von der Spannungsquelle als Reaktion auf die an die NAND-Ketten bereitgestellte Löschspannung bereitgestellt wird. Die Steuerschaltung ist eingerichtet, um die Spannungsquelle basierend auf dem von der Spannungsquelle bereitgestellten Strom zu regulieren.
  • In einer zweiten Ausführungsform und in Fortführung der ersten Ausführungsform weist die Steuerschaltung einen Spannungsregler auf, der mit der Spannungsquelle gekoppelt ist. Der Spannungsregler ist eingerichtet, um die Spannungsquelle basierend auf einer Referenzspannung zu steuern. Die Steuerschaltung ist weiterhin eingerichtet, um die Referenzspannung basierend auf dem Strom von der Spannungsquelle zu modulieren, um die Spannungsquelle zu regulieren.
  • In einer dritten Ausführungsform und in Fortführung der zweiten Ausführungsform ist die Steuerschaltung weiterhin eingerichtet, um die Referenzspannung um eine Menge zu modulieren, die von der Temperatur abhängt.
  • In einer vierten Ausführungsform und in Fortführung jeder beliebigen der ersten bis dritten Ausführungsform ist die Steuerschaltung weiterhin eingerichtet, um eine Größe der Löschspannung zu regulieren, um einen Ziel-GIDL-Löschstrom in den NAND-Ketten zu erreichen.
  • In einer fünften Ausführungsform und in Fortführung jeder beliebigen der ersten bis vierten Ausführungsform weist die Vorrichtung weiterhin eine Vielzahl von Bitleitungen auf. Jede Bitleitung ist mit einer der NAND-Ketten verbunden. Die Steuerschaltung ist eingerichtet, um die Löschspannung an die Bitleitungen bereitzustellen.
  • In einer sechsten Ausführungsform und in Fortführung jeder beliebigen der ersten bis fünften Ausführungsform weist die Vorrichtung weiterhin eine oder mehrere Sourceleitungen auf, die mit den NAND-Ketten verbunden sind. Die Steuerschaltung ist eingerichtet, um die Löschspannung an die eine oder mehreren Sourceleitungen bereitzustellen.
  • In einer siebten Ausführungsform und in Fortführung jeder beliebigen der ersten bis sechsten Ausführungsform weist die Vorrichtung weiterhin eine Auswahlleitung auf, die mit einem Auswahltransistor auf jeder NAND-Kette verbunden ist. Die Steuerschaltung ist eingerichtet, um die Löschspannung an die Auswahlleitung bereitzustellen.
  • In einer achten Ausführungsform und in Fortführung jeder beliebigen der ersten bis siebten Ausführungsform ist die Steuerschaltung eingerichtet, um die Löschspannung zu verwenden, um einen Gate-induzierten Drain-Leckstrom-Löschvorgang (GIDL-Löschvorgang) der NAND-Ketten durchzuführen.
  • In einer neunten Ausführungsform und in Fortführung jeder beliebigen der ersten bis achten Ausführungsform befinden sich die NAND-Ketten in einem dreidimensionalen Speicherarray.
  • Eine Ausführungsform schließt ein Verfahren zum Löschen eines nichtflüchtigen Speichers ein. Das Verfahren weist das Abtasten einer Löschspannung auf, die von einer Ladungspumpe an die NAND-Ketten bereitgestellt wird, die nichtflüchtige Speicherzellen aufweisen. Das Verfahren weist das Abtasten eines Gate-induzierten Drain-Leckstrom-Löschstroms (GIDL-Löschstroms) auf, der von den NAND-Ketten als Reaktion auf die an die NAND-Ketten bereitgestellte Löschspannung gezogen wird. Das Verfahren weist das Modulieren einer Referenzspannung basierend auf dem GIDL-Löschstrom auf. Das Verfahren weist das Vergleichen einer Spannung basierend auf der Löschspannung mit der modulierten Referenzspannung auf. Das Verfahren weist das Steuern einer Größe der Löschspannung auf, die von der Ladungspumpe bereitgestellt wird, basierend auf dem Vergleich.
  • Eine Ausführungsform schließt ein nichtflüchtiges Speichersystem ein, das NAND-Ketten aufweist, die nichtflüchtige Speicherzellen, eine Spannungserzeugungsschaltung und eine Steuerschaltung aufweisen. Die Spannungserzeugungsschaltung weist eine Ladungspumpe auf, die eingerichtet ist, um eine Löschspannung auszugeben, einen Spannungsteiler, der mit der Ladungspumpe gekoppelt ist, und einen Regler, der mit dem Knoten des Spannungsteilers und mit der Ladungspumpe gekoppelt ist. Der Spannungsteiler ist eingerichtet, um die Löschspannung von der Ladungspumpe zu empfangen. Der Spannungsteiler hat einen Knoten, der eine Rückkopplungsspannung bereitstellt, die ein Anteil der Löschspannung ist. Der Spannungsteiler ist eingerichtet, um den Teil zu ändern. Der Regler ist eingerichtet, um eine Referenzspannung und die Rückkopplungsspannung einzugeben. Der Regler ist eingerichtet, um ein Steuersignal an die Ladungspumpe basierend auf einem Vergleich der Referenzspannung mit der Rückkopplungsspannung auszugeben, um eine Größe der Löschspannung zu regulieren. Die Steuerschaltung ist eingerichtet, um den Anteil der Löschspannung an dem Knoten basierend auf der Temperatur zu steuern. Die Steuerschaltung ist weiterhin eingerichtet, um die Löschspannung von der Ladungspumpe an die NAND-Ketten anzulegen.
  • Für die Zwecke dieses Dokuments kann eine Bezugnahme in der Beschreibung auf „eine Ausführungsform“, „einige Ausführungsformen“ oder „eine andere Ausführungsform“ verwendet werden, um verschiedene Ausführungsformen oder dieselbe Ausführungsform zu beschreiben.
  • Für die Zweckedieses Dokuments kann eine Verbindung eine direkte Verbindung oder eine indirekte Verbindung sein (z. B. über einen oder mehrere andere Teile). In einigen Fällen, wenn ein Element als mit einem anderen Element verbunden oder gekoppelt bezeichnet wird, kann das Element direkt mit dem anderen Element verbunden sein oder indirekt über zwischenliegende Elemente mit dem anderen Element verbunden sein. Wenn ein Element als direkt mit einem anderen Element verbunden bezeichnet wird, gibt es keine Zwischenelemente zwischen dem Element und dem anderen Element. Zwei Vorrichtungen sind „in Kommunikation“, wenn sie direkt oder indirekt miteinander verbunden sind, sodass sie elektronische Signale untereinander übertragen können.
  • Für die Zwecke dieses Dokumentes kann der Begriff „basierend auf“ als „mindestens teilweise basierend auf“ gelesen werden.
  • Für die Zwecke dieses Dokuments impliziert ohne zusätzlichen Kontext die Verwendung numerischer Ausdrücke, wie etwa ein „erstes“ Objekt, ein „zweites“ Objekt und ein „drittes“ Objekt möglicherweise keine Sortierung von Objekten, sondern kann stattdessen zu Identifikationszwecken verwendet werden, um verschiedene Objekte zu identifizieren.
  • Für die Zwecke dieses Dokuments kann sich der Ausdruck „Satz“ von Objekten auf einen „Satz“ von einem oder mehreren der Objekte beziehen.
  • Die vorhergehende detaillierte Beschreibung wurde zu Zwecken der Veranschaulichung und Beschreibung vorgelegt. Sie soll nicht erschöpfend sein oder die genaue offenbarte Form beschränken. Viele Modifikationen und Variationen sind unter Berücksichtigung der vorstehend genannten Lehre möglich. Die beschriebenen Ausführungsformen wurden gewählt, um die Prinzipien der vorgeschlagenen Technologie und ihre praktische Anwendung am besten zu erläutern und damit anderen Fachleuten die Möglichkeit zu geben, sie in verschiedenen Ausführungsformen und mit verschiedenen Modifikationen, die für die jeweilige vorgesehene Verwendung geeignet sind, am besten zu nutzen. Es ist beabsichtigt, dass der Umfang durch die hier beigefügten Ansprüche definiert wird.

Claims (20)

  1. Vorrichtung, aufweisend: NAND-Ketten, die nichtflüchtige Speicherzellen aufweisen; eine Spannungsquelle, die eingerichtet ist, um eine Löschspannung auszugeben; und eine Steuerschaltung in Verbindung mit den NAND-Ketten und der Spannungsquelle, wobei die Steuerschaltung eingerichtet ist, um: die Löschspannung an die NAND-Ketten bereitzustellen; einen Strom abzutasten, der von der Spannungsquelle als Reaktion auf die an die NAND-Ketten bereitgestellte Löschspannung bereitgestellt wird; und die Spannungsquelle basierend auf dem von der Spannungsquelle bereitgestellten Strom zu regulieren.
  2. Vorrichtung gemäß Anspruch 1, wobei die Steuerschaltung aufweist: einen Spannungsregler, der mit der Spannungsquelle gekoppelt ist, wobei der Spannungsregler eingerichtet ist, um die Spannungsquelle basierend auf einer Referenzspannung zu steuern, wobei die Steuerschaltung weiterhin eingerichtet ist, um die Referenzspannung basierend auf dem Strom von der Spannungsquelle zu modulieren, um die Spannungsquelle zu regulieren.
  3. Vorrichtung gemäß Anspruch 2, wobei die Steuerschaltung weiterhin eingerichtet ist, um die Referenzspannung um eine Menge zu modulieren, die von der Temperatur abhängt.
  4. Vorrichtung gemäß Anspruch 1, wobei die Steuerschaltung weiterhin eingerichtet ist, um: eine Größe von der Löschspannung zu regulieren, um einen Ziel-GIDL-Löschstrom in den NAND-Ketten zu erreichen.
  5. Vorrichtung gemäß Anspruch 1, weiterhin aufweisend: eine Vielzahl von Bitleitungen, wobei jede der Bitleitungen mit einer der NAND-Ketten verbunden ist, wobei die Steuerschaltung eingerichtet ist, um die Löschspannung an die Bitleitungen bereitzustellen.
  6. Vorrichtung gemäß Anspruch 1, weiterhin aufweisend: eine oder mehrere Sourceleitungen, die mit den NAND-Ketten verbunden sind, wobei die Steuerschaltung eingerichtet ist, um die Löschspannung an die eine oder mehreren Sourceleitungen bereitzustellen.
  7. Vorrichtung gemäß Anspruch 1, weiterhin aufweisend: eine Auswahlleitung, die mit einem Auswahltransistor auf jeder NAND-Kette verbunden ist, wobei die Steuerschaltung eingerichtet ist, um die Löschspannung an die Auswahlleitung bereitzustellen.
  8. Vorrichtung gemäß Anspruch 1, wobei die Steuerschaltung eingerichtet ist, um die Löschspannung zu verwenden, um einen Gate-induzierten Drain-Leckstrom-Löschvorgang (GIDL-Löschvorgang) der NAND-Ketten durchzuführen.
  9. Vorrichtung gemäß Anspruch 1, wobei die NAND-Ketten in einem dreidimensionalen Speicherarray angeordnet sind.
  10. Verfahren zum Löschen eines nichtflüchtigen Speichers, das Verfahren aufweisend: Abtasten einer Löschspannung, die von einer Ladungspumpe an die NAND-Ketten bereitgestellt wird, die nichtflüchtige Speicherzellen aufweisen; Abtasten eines Gate-induzierten Drain-Leckstrom-Löschstroms (GIDL-Löschstroms), der von den NAND-Ketten als Reaktion auf die an die NAND-Ketten bereitgestellte Löschspannung gezogen wird; Modulieren einer Referenzspannung basierend auf dem GIDL-Löschstrom; Vergleichen einer Spannung basierend auf der Löschspannung mit der modulierten Referenzspannung; und Steuern einer Größe der Löschspannung, die von der Ladungspumpe bereitgestellt wird, basierend auf dem Vergleich.
  11. Verfahren gemäß Anspruch 10, wobei das Steuern der Größe der Löschspannung, die von der Ladungspumpe bereitgestellt wird, basierend auf dem Vergleich aufweist: Regulieren der Größe der Löschspannung, um einen Ziel-GIDL-Löschstrom an die NAND-Ketten bereitzustellen.
  12. Verfahren gemäß Anspruch 10, wobei das Steuern der Größe der Löschspannung, die von der Ladungspumpe bereitgestellt wird, basierend auf dem Vergleich aufweist: Erhöhen der Größe der Löschspannung als Reaktion auf einen niedrigeren GIDL-Löschstrom.
  13. Verfahren gemäß Anspruch 10, wobei das Abtasten des GIDL-Löschstroms, der von den NAND-Ketten als Reaktion auf die an die NAND-Ketten bereitgestellte Löschspannung gezogen wird, aufweist: Abtasten eines Gesamtstroms, der an alle Bitleitungen bereitgestellt wird, die mit den NAND-Ketten verbunden sind.
  14. Verfahren gemäß Anspruch 13, wobei das Abtasten des GIDL-Löschstroms, der von den NAND-Ketten als Reaktion auf die an die NAND-Ketten bereitgestellte Löschspannung gezogen wird, weiterhin aufweist: Abtasten eines Gesamtstroms, der an eine oder mehrere Sourceleitungen bereitgestellt wird, die mit den NAND-Ketten verbunden sind.
  15. Nichtflüchtiges Speichersystem, aufweisend: NAND-Ketten, die nichtflüchtige Speicherzellen aufweisen; eine Spannungserzeugungsschaltung, aufweisend: eine Ladungspumpe, die eingerichtet ist, um eine Löschspannung auszugeben; einen Spannungsteiler, der mit der Ladungspumpe gekoppelt ist, wobei der Spannungsteiler eingerichtet ist, um die Löschspannung von der Ladungspumpe zu empfangen, wobei der Spannungsteiler einen Knoten hat, der eine Rückkopplungsspannung bereitstellt, die ein Anteil der Löschspannung ist, wobei der Spannungsteiler eingerichtet ist, um den Anteil zu ändern; und einen Regler, der mit dem Knoten des Spannungsteilers und mit der Ladungspumpe gekoppelt ist, wobei der Regler eingerichtet ist, um eine Referenzspannung und die Rückkopplungsspannung einzugeben, wobei der Regler eingerichtet ist, um ein Steuersignal an die Ladungspumpe basierend auf einem Vergleich der Referenzspannung mit der Rückkopplungsspannung auszugeben, um eine Größe der Löschspannung zu regulieren; und eine Steuerschaltung, die eingerichtet ist, um den Anteil der Löschspannung an dem Knoten basierend auf der Temperatur zu steuern, wobei die Steuerschaltung weiterhin eingerichtet ist, um die Löschspannung von der Ladungspumpe an die NAND-Ketten anzulegen.
  16. Nichtflüchtiges Speichersystem gemäß Anspruch 15, weiterhin aufweisend: eine Vielzahl von Bitleitungen, wobei jede der Bitleitungen mit einer der NAND-Ketten verbunden ist, wobei die Steuerschaltung eingerichtet ist, um die Löschspannung von der Ladungspumpe an die Bitleitungen bereitzustellen, um die Löschspannung von der Ladungspumpe an die NAND-Ketten anzulegen; und eine Sourceleitung, die mit den NAND-Ketten verbunden ist, wobei die Steuerschaltung eingerichtet ist, um die Löschspannung von der Ladungspumpe an die Sourceleitung bereitzustellen, um die Löschspannung von der Ladungspumpe an die NAND-Ketten anzulegen.
  17. Nichtflüchtiges Speichersystem gemäß Anspruch 16, wobei die Steuerschaltung weiterhin eingerichtet ist, um: eine Größe der Löschspannung bei einer hohen Temperatur relativ zu einer Größe einer Standard-Löschspannung, die temperaturunabhängig ist, abzusenken.
  18. Nichtflüchtiges Speichersystem gemäß Anspruch 16, wobei die Steuerschaltung weiterhin eingerichtet ist, um: eine Größe der Löschspannung bei niedriger Temperatur relativ zu einer Größe einer Standard-Löschspannung, die temperaturunabhängig ist, zu erhöhen.
  19. Nichtflüchtiges Speichersystem gemäß Anspruch 15, weiterhin aufweisend: eine Auswahlleitung, die mit einem Auswahltransistor auf jede der NAND-Ketten verbunden ist, wobei die Steuerschaltung eingerichtet ist, um die Löschspannung von der Ladungspumpe an die Auswahlleitung bereitzustellen, um die Löschspannung von der Ladungspumpe an die NAND-Ketten anzulegen.
  20. Nichtflüchtiges Speichersystem gemäß Anspruch 15, wobei die Steuerschaltung weiterhin eingerichtet ist, um die Löschspannung von der Ladungspumpe an die NAND-Ketten anzulegen, um einen Gate-induzierten Drain-Leckstrom-Löschvorgang (GIDL-Löschvorgang) der nichtflüchtigen Speicherzellen auf den NAND-Ketten durchzuführen.
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