DE112019007397T5 - Für Niederspannungs- und/oder nichtflüchtiges Betriebsverhalten angepasste Flash-Speicherzelle - Google Patents

Für Niederspannungs- und/oder nichtflüchtiges Betriebsverhalten angepasste Flash-Speicherzelle Download PDF

Info

Publication number
DE112019007397T5
DE112019007397T5 DE112019007397.4T DE112019007397T DE112019007397T5 DE 112019007397 T5 DE112019007397 T5 DE 112019007397T5 DE 112019007397 T DE112019007397 T DE 112019007397T DE 112019007397 T5 DE112019007397 T5 DE 112019007397T5
Authority
DE
Germany
Prior art keywords
memory cell
voltages
voltage
flash
control gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112019007397.4T
Other languages
English (en)
Inventor
Sonu Daryanani
Bomy Chen
Matthew Martin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Microchip Technology Inc
Original Assignee
Microchip Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Microchip Technology Inc filed Critical Microchip Technology Inc
Publication of DE112019007397T5 publication Critical patent/DE112019007397T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Abstract

Es wird eine Speicherzelle mit einer Struktur einer modifizierten Flash-Speicherzelle bereitgestellt, die jedoch ausgebildet ist, um in einem Niederspannungsbereich zu arbeiten (z. B. unter Verwendung von Spannungen mit einer Amplitude von ?6 V für Programmier- und/oder Löschoperationen). Die offenbarten Speicherzellen können mit dielektrischen Schichten mit verringerter(n) Dicke(n) im Vergleich zu herkömmlichen Flash-Speicherzellen ausgebildet werden, was einen solchen Niederspannungsbetrieb ermöglicht. Die offenbarten Speicherzellen können mit fortgeschrittenen Datenberechnungsanwendungen hoher Dichte und niedriger Energie kompatibel sein. Die offenbarten Speicherzellen können den Bedarf an RAM (z. B. SRAM oder DRAM) in einer herkömmlichen Vorrichtung, z. B. Mikrocontroller oder Computer, ersetzen oder verringern und werden daher als „RAM-Flash“-Speicherzellen bezeichnet. Die Datenretention von RAM-Flash-Speicherzellen kann erhöht werden (z. B. auf Tage, Monate oder Jahre) durch (a) Anlegen einer statischen Haltespannung an ausgewählten Knoten der Zelle und/oder (b) periodisches Auffrischen der im RAM-Flash gespeicherten Daten .

Description

  • VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität vor der am 6. Juni 2019 eingereichten vorläufigen US-Patentanmeldung Nr. 62/858 088 im gemeinsamen Besitz, deren gesamter Inhalt hiermit für alle Zwecke durch Bezugnahme aufgenommen wird.
  • TECHNISCHES GEBIET
  • Die vorliegende Offenbarung bezieht sich auf integrierte Speicherschaltungen und insbesondere auf einen modifizierten Flash-Speicher, der für ein Niederspannungs- und/oder nichtflüchtiges Betriebsverhalten angepasst ist.
  • HINTERGRUND
  • Mikrocontroller und andere Computersysteme können einen oder mehrere Speichertypen aufweisen, um verschiedene Ziele zu erreichen, wie etwa eine Zieldatenverarbeitungsgeschwindigkeit, Datenspeicherung oder Kosten, abhängig von dem beabsichtigten Benutzer oder der Anwendung des jeweiligen Computersystems.
  • Unterschiedliche Speichertypen unterscheiden sich in einer Reihe unterschiedlicher Eigenschaften, wie Geschwindigkeit (z. B. gemessen an der Zeit, die eine Zentraleinheit (CPU) für den Zugriff auf gespeicherte Daten benötigt), Datenspeichergröße, Datenaufbewahrung (z. B. flüchtig oder nicht-flüchtig), Ausdauer (z.B. eine Anzahl von Programmier-/Löschzyklen, nach denen der Speicher beeinträchtigt oder unzuverlässig werden kann), Stromverbrauch, physikalische Größe und Kosten, zum Beispiel.
  • Als flüchtiger Speicher bezeichnet man einen Speicher, der Daten nur so lange speichert, wie er an eine Stromversorgung angeschlossen bleibt. Beispiele für flüchtige Speicher weisen verschiedene Typen von Direktzugriffsspeichern (RAM) auf, wie beispielsweise statisches RAM (SRAM) und dynamisches RAM (DRAM). Nichtflüchtiger Speicher bezieht sich auf Speicher, der Daten speichern kann, auch wenn er von der Stromversorgung getrennt ist. Beispieltypen von nichtflüchtigem Speicher beinhalten Festplatten, Flash-Speicher und EEPROM. 1 zeigt eine beispielhafte Taxonomie verschiedener Typen herkömmlicher flüchtiger und nichtflüchtiger Speicher.
  • Bestimmte fortgeschrittene Prozesstechnologiesysteme weisen strenge Design- und Leistungsanforderungen bezüglich des in solchen Systemen enthaltenen Speichers auf. Beispielsweise erfordern fortgeschrittene verfahrenstechnische Systeme typischerweise einen sehr engen Metallabstand und können niedrige Spannungen nur bei minimalen Designregeln tolerieren. Wie hierin verwendet, bezieht sich „Metallabstand“ auf den Abstand zwischen zwei benachbarten Metallleitungen, einschließlich der Breite der beiden Metallleitungen. Darüber hinaus verwenden einige Systeme eine Aluminiummetallisierung, die typischerweise eine sehr niedrige Energie, ein hochparalleles Design und schnelle Datenübertragungen erfordert.
  • Moderne fortgeschrittene Systeme beinhalten oft Flash-, SRAM- und/oder DRAM-Speichervorrichtungen. Herkömmliche Flash-Speicherzellen sind typischerweise klein (z. B. 1 Transistor (1T) oder 1,5 Transistoren (1,5)) und stellen eine hohe Datenretention (z. B. >10 Jahre) bereit, erfordern jedoch hohe Spannungen (typischerweise >10V) und weisen eine langsame Datenzugriffszeit auf. Beispielsweise sind NOR-Flash-Speicher (z. B. die SuperFlash™ ESF1-, ESF3- und ESF4-Zellen von Microchip), die häufig für Anwendungen mit hoher Retention verwendet werden, klein (z. B. 1,5 T), benötigen jedoch typischerweise > 7 V für Programmier-/Löschvorgänge und weisen eine langsame Zugriffszeit im Vergleich zu DRAM- oder SRAM-Speicher auf. In fortgeschrittenen Systemen erhöhen Hochspannungsspeichervorrichtungen typischerweise die erforderliche Chipgröße und können mit Logikregeln für einen minimalen Metallabstand inkompatibel sein.
  • Im Gegensatz dazu sind flüchtige Speicherzellen wie beispielsweise DRAM und SRAM typischerweise groß und energiehungrig. SRAM ist beispielsweise typischerweise schnell und für den Betrieb bei niedriger Spannung ausgelegt, ist jedoch physikalisch groß (typischerweise 6 Transistoren (6T)) und weist einen hohen Stromverbrauch auf. Tabelle 1 zeigt verschiedene Leistungs- und physikalische Größeneigenschaften für beispielhafte Typen von Speichervorrichtungen, einschließlich SRAM, DRAM und Flash. Wie gezeigt, sind flüchtige Speicher wie SRAM und DRAM viel schneller, verbrauchen weniger Energie pro Bit und haben eine längere Lebensdauer als typische nichtflüchtige Flash-Speicher. Tabelle 1. Vergleich ausgewählter Speichertypen
    Memristor PCM STT-RAM DRAM Flash HD
    Chipfläche pro Bit (F2) 4 8-16 14-64 6-8 4-8 n/a
    Energie pro Bit (pJ2) 0,1-3 2-100 0,1-1 2-4 101-104 106-107
    Lesezeit (ns) <10 20-70 10-30 10-50 25.000 5-8x106
    Schreibzeit (ns) 20-30 50-500 13-95 10-50 200.000 5-8x106
    Speicherdauer > 10 Jahre < 10 Jahre Wochen <Sekunde ∼10 Jahre ∼10 Jahre
    Haltbarkeit (Zyklen) ∼1012 107-108 1015 ∼1017 103-106 1015?
    3D-Fähigkeit Ja Nein Nein Nein Ja n/a
  • Für einige Systeme besteht ein Bedarf an Speichervorrichtungen (Speicherzellen), die in einem Niederspannungsbereich arbeiten und mit fortgeschrittenen Datenberechnungsanwendungen hoher Dichte und niedriger Energie kompatibel sind.
  • ZUSAMMENFASSUNG
  • Ausführungsformen der vorliegenden Erfindung stellen Speicherzellen mit einer Struktur bereit, die im Allgemeinen auf einem Flash-Speicherzellendesign basiert, jedoch (im Gegensatz zu herkömmlichen Flash-Speichern) ausgebildet ist, um in einem Niederspannungsbereich zu arbeiten, der mit fortgeschrittenen Datenberechnungsanwendungen hoher Dichte und niedriger Energie kompatibel ist. In einigen Ausführungsformen oder Anwendungen können diese erfindungsgemäßen Speicherzellen zumindest einen Teil des RAM (z. B. SRAM oder DRAM) ersetzen, der in einer herkömmlichen Vorrichtung (z. B. einem Mikrocontroller oder einer anderen Computervorrichtung) beinhaltet ist. Somit werden die Speicherzellen gemäß Ausführungsformen der vorliegenden Erfindung hier als „RAM-Flash-Speicherzellen“ oder „RAM-Flash-Zellen“ bezeichnet.
  • Wie hierin verwendet, bezieht sich „Niederspannungs-“ Betrieb auf Speicherzellenoperationen (z. B. Programmier- oder Löschoperationen), bei denen die an die Zelle angelegten Spannungen einen Absolutwert oder eine Amplitude von ≤6V aufweisen. Beispielsweise sind in einigen Ausführungsformen RAM-Flash-Zellen für Programmier- und Löschvorgänge unter Verwendung einer Sourceleitungsspannung (Vsl), einer Wortleitungsspannung (Vwl) und einer Steuergatespannung (Vcg) ausgebildet, die jeweils eine Spannungsamplitude von ≤6V aufweisen. Wie unten erörtert, sind in einigen Ausführungsformen RAM-Flash-Zellen für Programmier- und Löschvorgänge unter Verwendung einer Sourceleitungsspannung (Vsl), einer Wortleitungsspannung (Vwl) und einer Steuergatespannung (Vcg) ausgebildet, die jeweils eine Spannungsamplitude im Bereich von 3-6 V aufweist oder jeweils eine Spannungsamplitude im Bereich von 1,5-6 V aufweist oder jeweils eine Spannungsamplitude im Bereich von 2-5 V aufweist oder jeweils eine Spannungsamplitude im Bereich von 2-4 V aufweist, oder jeweils eine Amplitude von 3V oder etwa 3V aufweist. Alle hier aufgeführten Spannungen beziehen sich auf Masse oder ein anderes gemeinsames Bezugspotential.
  • Wie im Abschnitt Hintergrund oben erwähnt, sind SRAM-Zellen typischerweise schnell, aber physikalisch groß (normalerweise 6 Transistoren (6T)) mit hohem Stromverbrauch. DRAM-Zellen hingegen verwenden typischerweise eine IT-IC-Architektur (ein Transistor, ein Kondensator) und sind typischerweise nicht kompatibel mit einem standardmäßigen Logik-/Mikrocontroller-Prozessablauf. Außerdem muss bei DRAM-Zellen ein kontinuierlicher Datenauffrischzyklus durchgeführt werden, z. B. alle 64 ms, um in den Zellen gespeicherte Daten aufrechtzuerhalten. Im Gegensatz dazu sind Flash-Speicherzellen, wie oben erörtert, typischerweise klein, z. B. 1T oder 1,5T. Einige Ausführungsformen der vorliegenden Erfindung stellen RAM-Flash-Zellen bereit, die als modifizierte Flash-Speicherzellen ausgebildet sind, die ausgebildet sind, um in einem Raum zu arbeiten, der typischerweise einem SRAM oder DRAM zugewiesen ist. Zum Beispiel können RAM-Flash-Zellen für Programmier-/Löschoperationen mit niedriger Spannung (≤6V) ausgebildet sein, um effektiv mit hochdichten fortgeschrittenen Logikflüssen bei minimalen oder kleinen Metallabstandsregeln zu arbeiten.
  • In einigen Ausführungsformen können RAM-Flash-Zellen einen flexiblen, kontrollierbaren Speicherdauer-Halte-Ansatz bereitstellen, um die Datenretention (im Vergleich zu herkömmlichen Flash-Speicherzellen) zu verlängern, beispielsweise auf einen Zeitrahmen von Woche(n) oder Monat(en). In einigen Ausführungsformen können in RAM-Flash-Zellen gespeicherte Daten in regelmäßigen Abständen (z. B. alle einen oder mehrere Tage) von einem externen NAND-Flash, HDD oder einer anderen Datenquelle wiederhergestellt werden.
  • In einigen Ausführungsformen können RAM-Flash-Zellen in denselben Chip wie ein Mikrocontroller und/oder eine CPU integriert sein, was (a) einen Vorteil bei der Buslatenz (Datenübertragungsverzögerung) gegenüber einem externen DRAM und/oder (b) einen Vorteil einer viel geringeren Datenauffrischungsfrequenz (z.B. eine Auffrischungsrate alle N Tage oder Monate) im Vergleich zu herkömmlichen DRAM-Zellen (z.B. eine Auffrischungsrate alle 64 ms) bieten kann.
  • In einigen Ausführungsformen ist die Struktur einer RAM-Flash-Zelle eine modifizierte Version einer herkömmlichen Flash-Speicherzelle, bei der zumindest eine dielektrische Schicht (z. B. eine Oxidschicht) im Vergleich zu der herkömmlichen Flash-Speicherzelle eine verringerte Dicke aufweist. Die reduzierte Dicke der dielektrischen Schicht kann Programmier- und/oder Löschoperationen mit niedriger Spannung ermöglichen, was die Verwendung eines fortgeschrittenen dielektrischen Metallabstands mit niedrigem oder reduziertem Leckverlust oder Zuverlässigkeitsbedenken ermöglicht;
  • In einigen Ausführungsformen können RAM-Flash-Zellen die Grundstruktur einer beliebigen bekannten Flash-Speicherzelle aufweisen, z. B. einer IT-Flash-Speicherzelle oder einer Split-Gate-Flash-Speicherzelle (z. B. einer 1,5T SuperFlash™-Speicherzelle von Microchip Inc.), aber mit einer modifizierten Struktur mit zumindest einer dielektrischen Schicht mit einer verringerten Dicke. Beispielsweise kann in einer 1T RAM-Flash-Zelle gemäß einigen Ausführungsformen eine oder beide von (a) der dielektrischen Schicht, die das Floating-Gate von dem darunter liegenden Kanal trennt, und (b) der dielektrischen Schicht zwischen dem Floating-Gate und dem darüber liegenden Steuergate eine reduzierte Dicke im Vergleich zu herkömmlichen 1T-Flash-Speicherzellen aufweisen. Als weiteres Beispiel kann in einer 1.5T-Split-Gate-RAM-Flash-Zelle gemäß einigen Ausführungsformen (z.B. einer als eine modifizierte SuperFlash™ Speicherzelle ausgebildete 1,5T-RAM-Flash-Zelle) kann jedes aus (a) dem Floating-Gate-Dielektrikum (z.B. Oxid), das das Floating-Gates von dem darunterliegenden Kanal trennt, und/oder (b) der FG-Steuergate-Inter-Poly-Dielektrikumsschicht (z. B. Inter-Poly-Oxid) zwischen dem Floating-Gate (Seitenwand) und dem benachbarten Steuergate, und/oder (c) die FG-Wortleitungs-Inter-Poly-Dielektrikums-(z. B. Inter-Poly-Oxid)-Schicht zwischen dem Floating-Gate (Seitenwand) und der angrenzenden Wortleitung im Vergleich zu entsprechenden Schichten von herkömmlichem Split-Gate-Flash-Speicherzellen eine verringerte Dicke aufweisen.
  • Figurenliste
  • Beispielhafte Aspekte der vorliegenden Offenbarung werden im Folgenden in Verbindung mit den Figuren beschrieben, in denen:
    • 1 eine beispielhafte Taxonomie verschiedener Typen herkömmlicher flüchtiger und nichtflüchtiger Speicher zeigt;
    • 2 eine beispielhafte elektronische Vorrichtung mit RAM-Flash-Zellen gemäß bestimmten Ausführungsformen der vorliegenden Erfindung veranschaulicht;
    • 3 eine beispielhafte 1T-RAM-Flash-Zelle gemäß bestimmten beispielhaften Ausführungsformen veranschaulicht;
    • 4 eine beispielhafte bekannte Split-Gate-Flash-Speicherzelle veranschaulicht, nämlich eine SuperFlash™ (ESF1+)-Speicherzelle;
    • 5 eine beispielhafte Split-Gate-Flash-Speicherzelle gemäß einer beispielhaften Ausführungsform der Erfindung veranschaulicht, die als eine RAM-Flash-Zelle ausgebildet ist;
    • 6 ein Graph ist, der eine beispielhafte Technik gemäß einer beispielhaften Ausführungsform der Erfindung zum Bestimmen einer Haltespannung veranschaulicht, die an die in 5 gezeigte beispielhafte Split-Gate-RAM-Flash-Zelle anzulegen ist;
    • 7 ein Beispiel eines herkömmlichen Controllers (z. B. Mikrocontroller) veranschaulicht; und
    • 8 einen beispielhaften Controller mit RAM-Flash-Zellen gemäß einer beispielhaften Ausführungsform der Erfindung veranschaulicht.
  • Es versteht sich, dass das Bezugszeichen für jedes dargestellte Element, das in mehreren unterschiedlichen Figuren erscheint, über die mehreren Figuren hinweg dieselbe Bedeutung aufweist, und die Erwähnung oder Erörterung jedes illustrierten Elements hierin im Kontext einer bestimmten Figur auch für jede andere Figur gilt, falls vorhanden, in der das gleiche illustrierte Element gezeigt ist.
  • DETAILLIERTE BESCHREIBUNG
  • Ausführungsformen der vorliegenden Erfindung stellen RAM-Flash-Zellen bereit, die eine Struktur aufweisen, die auf einer modifizierten Version einer herkömmlichen Flash-Speicherzelle basiert, jedoch (im Gegensatz zu herkömmlichen Flash-Speichern) ausgebildet ist, um in einem Niederspannungsbereich (≤6V) zu arbeiten. In einigen Ausführungsformen werden RAM-Flash-Zellen im Vergleich zu herkömmlichen Flash-Zellen mit einem dünneren dielektrischen Bereich (z. B. Oxidschichten) ausgebildet. Zum Beispiel können RAM-Flash-Zellen mit dünneren dielektrischen Floating-Gate-Bereichen (z. B. Floating-Gate-Oxidschichten) und/oder dünneren dielektrischen Inter-Poly-Bereichen (z. B. Inter-Poly-Oxidschichten) im Vergleich zu herkömmlichen Flash-Speicherzellen ausgebildet werden, was die erforderlichen Spannungen für Programmier- und Löschvorgänge im Vergleich zu herkömmlichen Flash-Zellen reduzieren kann. Als Ergebnis der Konfiguration für den Niederspannungsbetrieb können RAM-Flash-Zellen gemäß der vorliegenden Erfindung mit fortgeschrittenen Datenberechnungsanwendungen hoher Dichte und niedriger Energie kompatibel sein und mit fortgeschrittenen Logikflüssen bei minimalen oder kleinen Metallabstandsregeln kompatibel sein.
  • In einigen Ausführungsformen können RAM-Flash-Zellen für verbesserte Datenspeicherungseigenschaften ausgebildet sein. Beispielsweise kann in einigen Ausführungsformen die Datenspeicherung von RAM-Flash-Zellen erhöht werden (z. B. auf einen Zeitrahmen von Tagen, Monaten oder Jahren) durch (a) Anlegen einer statischen Haltespannung an ausgewählten Knoten der Zelle und/oder (b) Auffrischen/Wiederherstellen von Daten, die in RAM-Flash-Zellen auf einer periodischen Basis gespeichert werden, z.B. von einem externen Speicher (z.B. einem externen Flash-Speicher oder einem externen DRAM).
  • Einige Ausführungsformen stellen eine elektronische Vorrichtung (z. B. Computer oder Mikrocontroller) bereit, die RAM-Flash-Zellen beinhaltet. RAM-Flash-Zellen können zumindest einen Teil des Speichers ersetzen oder reduzieren, der typischerweise in einer herkömmlichen elektronischen Vorrichtung beinhaltet ist (z. B. herkömmlicher Flash-Speicher, SRAM und/oder DRAM), um dadurch die Größe und/oder Kosten der elektronischen Vorrichtung zu reduzieren. und/oder die Leistung (z. B. erhöhte Betriebsgeschwindigkeit und/oder Batterielebensdauer) der elektronischen Vorrichtung zu erhöhen.
  • 2 veranschaulicht eine beispielhafte elektronische Vorrichtung 10 mit RAM-Flash-Zellen gemäß bestimmten Ausführungsformen der vorliegenden Erfindung. Die elektronische Vorrichtung 10 kann einen Prozessor (z. B. einen Mikroprozessor) 12, zumindest ein RAM-Flash-Array 14, eine Stromversorgung 16, eine RAM-Flash-Steuerelektronik 20 und/oder jede andere Hardware, Software, Firmware oder andere Schaltung zum Bereitstellen von jeglicher Funktionalität der elektronischen Vorrichtung 10 aufweisen. Die elektronische Vorrichtung 10 kann ein Computersystem (z. B. ein Server, Desktop-Computer, Laptop, Tablet, Smartphone oder jede andere Art von Computersystem), ein Mikrocontroller oder jede andere Art von elektronischer Vorrichtung sein, das die Datenspeicherung nutzt. Die Stromversorgung 16 kann zumindest eine Batterie, Netzstrom oder jede andere Stromquelle aufweisen, die in oder außerhalb der elektronischen Vorrichtung 10 bereitgestellt wird.
  • Jedes RAM-Flash-Array 14 kann eine beliebige Anzahl und Art(en) von hierin offenbarten RAM-Flash-Zellen beinhalten oder anderweitig in Übereinstimmung mit den offenbarten Prinzipien sein, einschließlich, aber nicht beschränkt auf die beispielhaften 1TRAM-Flash-Zellen 50, die unten unter Bezugnahme auf 3 und/oder die Beispiel-1,5T-Split-Gate-RAM-Flash-Zellen 200, die unten unter Bezugnahme auf 5 erörtert werden.
  • Die RAM-Flash-Steuerelektronik 20 kann eine beliebige Hardware, Software, Firmware oder andere Schaltung zum Steuern des Betriebs des/der RAM-Flash-Array(s) 14 aufweisen, einschließlich der Steuerung von Spannungen, die an die relevanten Kontakte von RAM-Flash-Zellen innerhalb des/der RAM-Flash-Array(s) 14 angelegt werden, um Programmier-, Lösch- und Leseoperationen an solchen RAM-Flash-Zellen durchzuführen. In einigen Ausführungsformen kann die RAM-Flash-Steuerelektronik 20 eine RAM-Flash-Steuerlogik 22 aufweisen, z. B. als Software oder Firmware ausgeführt, die programmiert ist, um eine der hierin offenbarten Funktionen auszuführen, einschließlich beispielsweise: (a) Steuern von Programmier-, Lösch- und Lese-Operationen, (b) Bestimmen und/oder dynamisches Anpassen einer Haltespannung (Vh) zum Anlegen an RAM-Flash-Zellen, um die Datenretention zu erhöhen (z. B. wie unten erörtert), (c) Durchführen und Steuern von Datenwiederherstellungs- oder Auffrischoperationen, um die Datenspeicherung von RAM-Flash-Zellen weiter zu verbessern, wie unten erörtert, und/oder (d) irgendwelche anderen Funktionen von oder in Bezug auf RAM-Flash-Array(s) 14. Die RAM-Flash-Steuerelektronik 20 kann mit dem Prozessor 12 zusammenarbeiten oder kann in einigen Ausführungsformen Prozessor 12 beinhalten.
  • 3 veranschaulicht eine beispielhafte 1T-RAM-Flash-Zelle 50 gemäß bestimmten beispielhaften Ausführungsformen. Die 1T-RAM-Flash-Zelle 50 kann ein Floating-Gate 52 und ein über einem Substrat 60 ausgebildetes Steuergate 54 aufweisen, das eine Source-Region 62 und eine Drain-Region 64 aufweisen kann, die durch eine Kanalregion 66 getrennt sind. Die 1T-RAM-Flash-Zelle 50 kann auch einen Sourcekontakt 70 beinhalten, der in Kontakt mit dem Source-Bereich 62 steht, und einen Drain-Kontakt 72, der in Kontakt mit dem Drain-Bereich 64 steht.
  • Das Floating-Gate 52 kann von dem Substrat 60, insbesondere dem Kanalbereich 66, durch einen Floating-Gate-Dielektrikumsbereich 80 getrennt sein, manchmal als Tunnelschicht oder -region bezeichnet. Weiterhin kann das Steuergate 54 von dem Floating-Gate 52 durch einen Inter-Poly-Dielektrikumsbereich 82 getrennt sein, der manchmal als Inter-Poly-Dielektrikums-(IPD)-Schicht oder -Bereich bezeichnet wird. Sowohl der dielektrische Bereich 80 mit Floating-Gate als auch der dielektrische Bereich 82 zwischen Polypeptiden können aus einer einzelnen Schicht oder einem mehrschichtigen Bereich (z. B. in einer gestapelten Schichtanordnung) bestehen. Jeder des dielektrischen Bereichs 80 mit Floating-Gate und des dielektrischen Inter-Poly-Bereichs 82 oder jede Schicht innerhalb eines dielektrischen Mehrschichtbereichs 80 mit Floating-Gate oder eines mehrschichtigen dielektrischen Inter-Poly-Bereichs 82 kann ein beliebiges geeignetes Material bzw. geeignete Materialien aufweisen, zum Beispiel ein oder mehrere Oxide, z.B. thermisch gewachsenes oder abgeschiedenes Siliziumdioxid, und/oder ein oder mehrere Nitride, z.B. Siliziumoxynitrid oder Siliziumnitrid.
  • In einigen Ausführungsformen können eines oder beide aus dielektrischem Bereich 80 mit Floating-Gate und/oder dielektrischem Interpolybereich 82 im Vergleich zu entsprechenden Schichten herkömmlicher 1T-Flash-Speicherzellen eine verringerte Dicke aufweisen. Zum Beispiel kann der dielektrische Bereich 80 mit Floating-Gate eine vertikale Dicke TFGD von weniger als 60 Ä aufweisen, die mit der Substratschicht 60 als eine horizontale Basis definiert ist, z. B. im Bereich von 25-50 Å. Als weiteres Beispiel kann der dielektrische Inter-Poly-Bereich 82 eine vertikale Dicke TIGD von weniger als 60 Ä aufweisen, die mit der Substratschicht 60 als horizontaler Basis definiert ist, z. B. im Bereich von 25-50 Å. In einigen Ausführungsformen kann der dielektrische Bereich 80 mit Floating-Gate eine vertikale Dicke TFGD von weniger als 60 aufweisen, z.B. im Bereich von 25-50 Ä, und der dielektrische Inter-Poly-Bereich 82 kann eine vertikale Dicke TIGD von weniger als 60 Ä aufweisen, z.B. im Bereich von 25-50 Ä.
  • Wie oben angemerkt, kann jeder dielektrische Bereich 80 und 82 (z. B. Oxidschichten) in Abhängigkeit von der speziellen Ausführungsform thermisch aufgewachsen oder auf der Struktur abgeschieden werden. In einigen Ausführungsformen kann die Dicke jedes dielektrischen Bereichs 80 und 82 durch Auswählen oder Anpassen von Parametern in Bezug auf das Wachstum oder die Abscheidung des jeweiligen Bereichs 80, 82 gesteuert werden, zum Beispiel Zeit-, Temperatur- und/oder Gasflussparameter für jeden jeweiligen dielektrischen (z.B. Oxid)-Wachstums- oder Abscheidungsprozess.
  • In beispielhaften Ausführungsformen kann die 1T-RAM-Flash-Zelle 50 programmiert und gelöscht werden, indem definierte Spannungen an eine oder mehrere der folgenden angelegt werden: für einen Programmiervorgang (durch Injektion heißer Elektronen) kann die RAM-Flash-Steuerelektronik 20 z. B. 3-6 V an das Steuergate 54 anlegen, mit dem Drain-Kontakt 72 auf 3-6 V und dem Source-Kontakt 70 auf 0 V für eine definierte Zeit, um dadurch einen Zellenstrom Ir0 zu erzeugen, der einem programmierten Zustand („Aus“-Zustand) der Zelle 50 entspricht. Für einen Löschvorgang (durch Fowler-Nordheim-Tunneln) kann die RAM-Flash-Steuerelektronik 20 eine negative Spannung, z.B. -3 bis -6 V, an das Steuergate 54 anlegen, mit dem Source-Kontakt 70 auf 3-6 V und dem Drain-Kontakt 72 schwebend, um dadurch einen Zellenstrom Irl zu erzeugen, der einem gelöschten Zustand („Ein“-Zustand) der RAM-Flash-Zelle 50 entspricht. Außerdem kann die RAM-Flash-Steuerelektronik 20 den programmierten/gelöschten Status des RAM-Flash-Zelle 50 lesen durch Anlegen einer definierten Lesespannung, z. B. 1,8 V, an das Steuergate 54, einer definierten Bitleitungsspannung, z. B. 1,8 V, an den Drain-Kontakt 72 und Halten des Source-Kontakts 70 auf 0V.
  • Dementsprechend zeigt Tabelle 2 beispielhafte Spannungen, die an die verschiedenen Kontakte der in 3 gezeigten 1T-RAM-Flash-Zelle 50 angelegt werden können, z. B. durch die in 2 gezeigte RAM-Flash-Steuerelektronik 20, um Programmier-, Lösch- und Lesefunktionen gemäß beispielhaften Ausführungsformen der vorliegenden Erfindung durchzuführen. Tabelle 2. Beispielhafte Vorspannungsbedingungen für den Betrieb der 1T-RAM-Flash-Zelle 50 (Fig. 3).
    Vcg (54) Vsl (70) Vd (72)
    Programmieren 3-6V 0V 3-6V
    Löschen -3 bis -6V 3-6V floating
    Lesen 1-2V 0V 1-2V
  • Die beispielhaften Spannungen von 3-6 V für Programmier- und Löschoperationen der 1-TRAM-Flash-Zelle 50 sind im Vergleich zu den erforderlichen Spannungen im Bereich von 10 - 15 V für eine herkömmliche 1-T-Flash-Speicherzelle günstig. Somit kann die 1T-RAM-Flash-Zelle 50 gemäß der vorliegenden Erfindung die erforderlichen Betriebsspannungen im Vergleich zu herkömmlichen Flash-Speicherzellen wesentlich reduzieren.
  • 4 veranschaulicht eine seitliche Querschnittsansicht einer bekannten 1,5T-Split-Gate-Flash-Speicherzelle 100. Die beispielhafte Split-Gate-Flash-Speicherzelle 100 kann eine SuperFlash™-Speicherzelle (z. B. eine SuperFlash™-ESF1+-Zelle) sein, die von Microchip Technology Inc., Chandler, Arizona erhältlich ist.
  • Die Flash-Speicherzelle 100 beinhaltet ein Paar Floating-Gates 102A und 102B, die über einem Substrat 104 ausgebildet sind, Wortleitungsanschlüsse 106A und 106B, die sich über die Floating-Gates 102A bzw. 102B erstrecken, und ein Steuergate 110, das sich über beide Floating-Gates 102A und 102B erstreckt. Über jedem Floating-Gate 102A, 102B wird jeweils ein Oxidbereich 108A, 108B ausgebildet. Wortleitungsanschlüsse 106A und 106B können beispielsweise mit einer ungeraden Zeilenwortleitung und einer geraden Zeilenwortleitung 106B verbunden sein. Ein dotierter Source-Bereich oder -Übergang 124 kann im Substrat 104 unter dem Steuergate 110 ausgebildet werden und sich teilweise unter jedem Floating-Gate 102A und 102B erstrecken, und ein Paar dotierter Bitleitungsbereiche oder -Übergänge 124A und 124B kann im Substrat 104 jeweils benachbart zu Wortleitungsanschlüssen 106A und 106B ausgebildet werden.
  • Die Split-Gate-Flash-Speicherzelle 100 kann auch elektrisch leitende Kontaktbereiche in Kontakt mit den Wortleitungsanschlüssen 106A und 106B, dem Steuergate 110, dem Sourcebereich 124 und den Bitleitungsbereichen 124A und 124B aufweisen, um Spannungen an die verschiedenen Zellkomponenten anzulegen, um verschiedene Speicherzellenfunktionen, z.B. Programmier-, Lösch- und Lesefunktionen bereitzustellen. Wie gezeigt, können diese Kontakte Wortleitungskontakte 130A und 130B aufweisen, die mit Wortleitungsspannungen Vwl Odd bzw. Vwl even gekoppelt sind, einen Steuergatekontakt 132, der mit der Steuergatespannung Vcg gekoppelt ist, einen Sourcekontakt 134 und jeweilige Bitleitungskontakte 136A und 136B. Der Source-Kontakt 134 kann sich relativ zum veranschaulichten Querschnitt innerhalb oder außerhalb der Seite befinden, z. B. an einer Stelle einer Unterbrechung im Steuergate 110.
  • Jedes Floating-Gate 102A, 102B ist von der darunterliegenden Kanalregion 124 durch eine Floating-Gate-Oxidschicht 140 beabstandet. Zusätzlich ist jedes Floating-Gate 102A, 102B von einem jeweiligen Wortleitungsanschluss 106A, 106B durch einen Interpolyoxidbereich 142B beabstandet.
  • Die Floating-Gate-Oxidschicht 140 und die Interpoly-Oxidbereiche 142A und 142B werden mit Dicken ausgebildet, die den herkömmlichen Betrieb der Split-Gate-Flash-Speicherzelle 100 (z. B. SuperFlash™-Speicherzelle) als nichtflüchtige Hochspannungsspeicherzelle ermöglichen. Beispielsweise kann jede Floating-Gate-Oxidschicht 140 eine Dicke von etwa 100 Ä aufweisen, während jeder Interpolyoxidbereich 142A und 142B jeweils eine Dicke von etwa 130 Ä aufweisen kann.
  • Die Split-Gate-Flash-Speicherzelle 100 kann programmiert und gelöscht werden durch Anlegen definierter Spannungen an eine oder mehrere der folgenden: einen ausgewählten Wortleitungskontakt 130A oder 130B (jeweils gekoppelt an die Wortleitungsspannungen VWL Odd und VWL Even, den Steuergatekontakt 132 (gekoppelt an die Steuergatespannung VCG), den Sourcekontakt 134 (gekoppelt an die Sourceleitungsspannung VSL) und/oder einen ausgewählten Bitleitungskontakt 136A oder 136B (gekoppelt an die Bitleitungsspannungen VBL) für eine definierte Zeit, um entweder (a) einem Zellenstrom Ir0 bereitzustellen, der einem programmierten Zustand („Aus“-Zustand) der Zelle entspricht, oder (b) einen Zellenstrom Ir1, der einem gelöschten Zustand („Ein“-Zustand) der Zelle entspricht. Der gelöschte Zustand der Zelle kann gelesen werden, indem definierte Spannungen an einen ausgewählten Wortleitungskontakt 130A oder 130B (VWL) und den benachbarten Bitleitungskontakt 136A oder 136B (VBL) angelegt werden.
  • Tabelle 3 zeigt beispielhafte Spannungen, die an die verschiedenen Kontakte der in 4 gezeigten Split-Gate-Flash-Speicherzelle 100 angelegt werden können, um Programmier-, Lösch- und Lesefunktionen gemäß einem herkömmlichen Zellenbetrieb auszuführen. Wie gezeigt, wird eine Lesefunktion über die Wortleitung 106A oder 106B und die zugehörige Bitleitung 124A oder 124B durchgeführt, indem definiertes VWL und VBL an einen ausgewählten Wortleitungskontakt 130A oder 130B und den zugehörigen Bitleitungskontakt 136A oder 136B angelegt wird, wobei keine Spannung an den Source-Kontakt 134 (VSL = 0) oder den Steuer-Gate-Kontakt 132 (VCG = 0) angelegt wird. Tabelle 3. Beispielhafte Vorspannungsbedingungen für den Betrieb einer herkömmlichen Split-Gate-Flash-Speicherzelle.
    Vwl Vsl Vbl Vcg
    Programmierung 1,5V 9-15V ~0,6V 9-15V
    Löschen 9-15V 0V 0V -9V bis -15V
    Lesen 1,8V 0V 1,8V 0V
  • 5 veranschaulicht eine beispielhafte 1,5T-Split-Gate-RAM-Flash-Zelle 200 (z. B. eine modifizierte SuperFlash™-Speicherzelle) gemäß beispielhaften Ausführungsformen der vorliegenden Erfindung. Split-Gate-RAM-Flash-Speicherzelle 200 beinhaltet ein Paar von Floating-Gates 202A und 202B, die über einem Substrat 204 ausgebildet sind, Wortleitungsanschlüsse 206A und 206B, die sich über die Floating-Gates 202A bzw. 202B erstrecken, und ein Steuergate 210, das sich über beide Floating-Gates 202A und 202B erstreckt. Über jedem Floating-Gate 202A, 202B ist jeweils ein Oxidbereich 208A, 208B ausgebildet. Wortleitungsanschlüsse 206A und 206B können beispielsweise mit einer ungeraden Zeilenwortleitung und einer geraden Zeilenwortleitung verbunden sein. Eine dotierte Source-Region oder ein Übergang 224 kann im Substrat 204 unter dem Steuergate 210 ausgebildet sein und sich teilweise unter jedem Floating-Gate 202A und 202B erstrecken, und ein Paar von dotierten Bitleitungsgebieten oder Übergängen 224A und 224B kann jeweils benachbart zu den Wortleitungsanschlüssen 206A und 206B im Substrat 204 ausgebildet werden.
  • Die Split-Gate-RAM-Flash-Zelle 200 kann auch elektrisch leitende Kontaktbereiche in Kontakt mit den Wortleitungsanschlüssen 206A und 206B, dem Steuergate 210, dem Sourcebereich 224 und den Bitleitungsbereichen 224A und 224B zum Anlegen von Spannungen an die verschiedenen Zellkomponenten aufweisen, um verschiedene Speicherzellenfunktionen, z.B. Programmier-, Lösch- und Lesefunktionen. Wie gezeigt können diese Kontakte Wortleitungskontakte 230A und 230B aufweisen, die mit Wortleitungsspannungen Vwl Odd bzw. Vwl even gekoppelt sind, einen Steuergatekontakt 232, der mit der Steuergatespannung Vcg gekoppelt ist, einen Sourcekontakt 234 und jeweilige Bitleitungskontakte 236A und 236B. Der Source-Kontakt 234 kann relativ zu dem veranschaulichten Querschnitt in die Seite hinein oder aus dieser heraus angeordnet sein, z. B. an einer Stelle einer Unterbrechung im Steuergate 210.
  • Jedes Floating-Gate 202A, 202B ist von dem darunterliegenden Kanalbereich 224 durch einen Floating-Gate-Dielektrikumsbereich (z. B. eine Floating-Gate-Oxidschicht) 240 beabstandet. Zusätzlich ist jedes Floating-Gate 202A. 202B vom geteilten Steuergate 210 durch einen dielektrischen Inter-Poly-Bereich 242A beabstandet und von einem jeweiligen Wortleitungsanschluss 206A, 206B durch einen dielektrischen Inter-Poly-Bereich 242B beabstandet.
  • In einigen Ausführungsformen werden der dielektrische Floating-Gate-Bereich 240 und die dielektrischen Bereiche 242A und/oder 242B zwischen Polypeptiden mit jeweiligen Dicken ausgebildet, die den Betrieb der Split-Gate-RAM-Flash-Zelle 200 (z. B. einschließlich Programmier-, Lösch- und Lesefunktionen) in einem Niederspannungsbereich (≤6V) ermöglichen, der mit fortgeschrittenen Datenverarbeitungsanwendungen mit hoher Dichte und niedriger Energie kompatibel ist. In einigen Ausführungsformen weisen ein, einige oder alle dielektrischen Floating-Gate-Bereiche 240 und die dielektrischen Inter-Poly-Bereiche 242A und/oder 242B eine verringerte Dicke im Vergleich zu jeweiligen dielektrischen Schichten/Bereichen herkömmlicher Split-Gate-Flash-Speicherzellen (z.B. Schichten/Bereiche 140, 142A und 142B der herkömmlichen Split-Gate-Flash-Speicherzelle 100, die in 4 gezeigt ist) auf. Zum Beispiel kann der jeweilige dielektrische Bereich 240 des Floating-Gates zwischen jedem Floating-Gate 202A, 202B und dem darunterliegenden Kanalbereich 124 eine Dicke von weniger als 80 Ä oder weniger als 60 Ä aufweisen, z. B. im Bereich von 40-60 Å. Als weiteres Beispiel kann der jeweilige Inter-Poly-Dielektrikumsbereich 242A zwischen jedem Floating-Gate 202A, 202B und dem jeweiligen Wortleitungsanschluss 206A, 206B und zwischen dem gemeinsam genutzten Steuergate 210 eine Dicke von weniger als 100 Ä oder weniger als 50 Ä aufweisen, z.B. im Bereich von 25-50 Ä. Als ein weiteres Beispiel kann der jeweilige Inter-Poly-Dielektrikumsbereich 242B zwischen jedem Floating-Gate 202A, 202B und seinem benachbarten Wortleitungsanschluss 206A, 206B eine Dicke von weniger als 100 Ä oder weniger als 50 Ä aufweisen, z. B. im Bereich von 25-50 Å. In einigen Ausführungsformen weist (a) jeder dielektrische Floating-Gate-Bereich 240 eine Dicke von weniger als 80 Ä oder weniger als 60 Ä auf, z. B. im Bereich von 40-60 Ä, und (b) weist jeder dielektrische Inter-Poly-Bereich 242A und 242B eine Dicke von weniger als 100 Ä oder weniger als 50 Ä, z. B. im Bereich von 25-50 Ä auf.
  • Jeder dielektrische Bereich (z. B. Oxidschicht oder -bereich), einschließlich des dielektrischen Floating-Gate-Bereichs 240, des dielektrischen Inter-Poly-Bereichs 242A und/oder des dielektrischen Inter-Poly-Bereichs 242B, kann je nach bestimmter Ausführungsform auf der Struktur thermisch aufgewachsen oder abgeschieden werden. In einigen Ausführungsformen kann die Dicke jedes dielektrischen Bereichs 240, 242A und 242B durch Auswählen oder Anpassen von Parametern in Bezug auf das Wachstum oder die Abscheidung des jeweiligen Bereichs 240, 242A, 242B gesteuert werden, zum Beispiel Zeit, Temperatur und/oder Gasströmungsparameter für jeden jeweiligen dielektrischen (z. B. Oxid)-Wachstums- oder Abscheidungsprozess.
  • Die Split-Gate-Flash-Speicherzelle 200 kann beispielsweise durch die in 2 gezeigte RAM-Flash-Steuerelektronik 20 programmiert und gelöscht werden, indem definierte Spannungen für eine definierte Zeit an einen oder mehrere der folgenden angelegt werden: einen ausgewählten Wortleitungskontakt 230A oder 230B (jeweils gekoppelt mit den Wortleitungsspannungen VWL Odd und VWL Even), dem Steuergatekontakt 232 (gekoppelt mit der Steuergatespannung VCG), dem Sourcekontakt 234 (gekoppelt mit der Sourceleitungsspannung VSL) und/oder einem ausgewählten Bitleitungskontakt 236A oder 236B (gekoppelt an die Bitleitungsspannungen VBL), um dadurch entweder (a) einen Zellenstrom Ir0 entsprechend einem programmierten Zustand („Aus“-Zustand) der Zelle oder (b) einen Zellenstrom Ir1 entsprechend einem gelöschten Zustand („Ein“-Zustand) der Zelle bereitzustellen. Außerdem kann der programmierte/gelöschte Status der Zelle gelesen werden, indem definierte Spannungen an einen ausgewählten Wortleitungskontakt 230A oder 230B (VWL) und einen benachbarten Bitleitungskontakt 236A oder 236B (VBL) angelegt werden.
  • Aufgrund der verringerten Dicke der dielektrischen Bereiche 240, 242A und/oder 242B (im Vergleich zu herkömmlichen Flash-Speicherzellen) können Programmier- und Löschfunktionen an der RAM-Flash-Zelle 200 unter Verwendung niedrigerer Spannungen als bei herkömmlichen Flash-Speicherzellen durchgeführt werden, wie z.B. Split-Gate-Flash-Speicherzelle 100. Beispielsweise wird in einigen Implementierungen der RAM-Flash-Zelle 200: (a) das Programmieren durch sourceseitige Injektion heißer Elektronen durchgeführt; somit erzeugt eine verringerte Dicke des dielektrischen Bereichs des Floating-Gates (z. B. der Oxidschicht des Floating-Gates) 240 ein höheres Feld; und (b) das Löschen wird durch Fowler-Nordheim-Tunneln zwischen einer oberen Spitze des Floating-Gates 202A, 202B und der benachbarten Wortleitung 206A, 206B durchgeführt; somit erzeugt eine verringerte Dicke des jeweiligen Interpolyoxidbereichs 242B ein höheres Feld. Weiterhin können Programmier- oder Löschoperationen mit niedriger Spannung (≤6V) die Verwendung eines fortschrittlichen dielektrischen Metallabstands mit niedrigem k ohne Leckverluste und Zuverlässigkeitsbedenken ermöglichen.
  • Für eine jeweilige RAM-Flash-Zelle stehen die Dicke der dielektrischen Bereiche 240, 242A und 242B, die während des Löschens angelegten Spannungen und die Programmierspannungen und die Datenretention der Zelle alle miteinander in Wechselbeziehung. Zum Beispiel kann das Verringern der Dicke der dielektrischen Bereiche 240, 242A und 242B Programmier- und Löschfunktionen mit niedrigerer Spannung ermöglichen, kann jedoch die Datenretention der Zelle reduzieren und umgekehrt. Als weiteres Beispiel reduziert für eine Zelle mit bestimmten Dicken des dielektrischen Bereichs das Reduzieren der Betriebsspannungen für Programmier- und Löschfunktionen im Allgemeinen die Datenretention der Zelle und umgekehrt. Somit können für jede bestimmte RAM-Flash-Zelle oder jedes Array von RAM-Flash-Zellen die verschiedenen oben diskutierten Faktoren (z.B. Dicke dielektrischer Bereiche, Programmier- und Löschspannungen und Datenretention) ausgewählt und optimiert werden, um die erwünschte Funktionalität der Zelle(n) bereitzustellen, abhängig von der jeweiligen Anwendung, der Vorrichtung oder dem Produkt, in dem die Zelle(n) bereitgestellt werden.
  • Die Tabellen 4A-4D unten zeigen beispielhafte Spannungen, die an die verschiedenen Kontakte der in 5 gezeigten beispielhaften RAM-Flash-Zelle 200 angelegt werden können, z. B. durch die in 2 gezeigte RAM-Flash-Steuerelektronik 20 zum Durchführen von Programmier-, Lösch- und Lesefunktionen, gemäß vier beispielhaften Ausführungsformen. Die beispielhaften Ausführungsformen der Tabellen 4A - 4D können Zellen entsprechen, die ausgewählte Dicken der dielektrischen Bereiche 240, 242A und 242B für gewünschte Datenspeicherretentionseigenschaften der jeweiligen Zellen aufweisen. Wie gezeigt, wird eine Lesefunktion über die Wortleitung 206A oder 206B und die zugehörige Bitleitung 224A oder 224B durchgeführt, indem eine definierte VWL und VBL an einen ausgewählten Wortleitungskontakt 230A oder 230B und den zugehörigen Bitleitungskontakt 236A oder 236B angelegt wird, wobei keine Spannung an den Source-Kontakt 234 (VSL = 0) oder den Steuer-Gate-Kontakt 232 (VCG = 0) angelegt wird. Tabelle 4A. Beispielhafte Vorspannungsbedingungen für den Betrieb der Split-Gate-RAM-Flash-Zelle 200 (Fig. 5), beispielhafte Ausführungsform A.
    Vwl Vsl Vbl Vcg
    Programmierung 1,5V 1,5-6,0V ~0,6V 1,5-6,0V
    Löschen 1,5-6,0V 0V 0V -1,5V bis -6,0V
    Lesen 1,8V 0V 1,8V 0V
    Tabelle 4B. Beispielhafte Vorspannungsbedingungen für den Betrieb der Split-Gate-RAM-Flash-Zelle 200 (Fig. 5), beispielhafte Ausführungsform B.
    Vwl Vsl Vbl Vcg
    Programmierung 1,5V 2,0-5,0V ~0,6V 2,0-5,0V
    Löschen 2,0-5,0V 0V 0V -2,0V bis -5,0V
    Lesen 1,8V 0V 1,8V 0V
    Tabelle 4C. Beispielhafte Vorspannungsbedingungen für den Betrieb der Split-Gate-RAM-Flash-Zelle 200 (Fig. 5), beispielhafte Ausführungsform C.
    Vwl Vsl Vbl Vcg
    Programmierung 1,5V 2,0-4,0V ~0,6V 2,0-4,0V
    Löschen 2,0-4,0V 0V 0V -2,0V bis -4,0V
    Lesen 1,8V 0V 1,8V 0V
    Tabelle 4D. Beispielhafte Vorspannungsbedingungen für den Betrieb der Split-Gate-RAM-Flash-Zelle 200 (Fig. 5), beispielhafte Ausführungsform D.
    Vwl Vsl Vbl Vcg
    Programmierung 1,5V 3,0V ~0,6V 3,0V
    Löschen 3,0V 0V 0V -3,0V
    Lesen 1,8V 0V 1,8V 0V
  • In einigen Ausführungsformen kann die RAM-Flash-Steuerelektronik 20 die Spannungen oder den Spannungsbereich auswählen, die für effektive Programmier- und Löschoperationen in der Zelle 200 angewendet werden sollen, zumindest basierend auf der Dicke des dielektrischen Floating-Gate-Bereichs 240 mit und der dielektrischen Bereiche 242A und/oder der dielektrischen Interpolybereiche 242A und/oder oder 242B, z.B. wobei die angelegten Spannungen für verringerte dielektrische Dicken verringert werden können. Wie durch einen Vergleich der Tabellen 4A-4D (Beispielbetrieb der Split-Gate-RAM-Flash-Zelle 200) mit Tabelle 3 (Beispielbetrieb der herkömmlichen Split-Gate-Flash-Speicherzelle 100) gezeigt ist, ermöglicht die in 5 gezeigte beispielhafte Split-Gate-RAM-Flash-Zelle 200 deutlich niedrigere Programmier- und Löschspannungen als die herkömmliche Split-Gate-Flash-Speicherzelle 100.
  • Zusätzlich zu der erfinderischen Struktur von RAM-Flash-Zellen, die einen Niederspannungsbetrieb ermöglicht, stellt ein anderer Aspekt der Erfindung Verfahren zum Betreiben von RAM-Flash-Zellen (z.B. beispielhafte 1T-RAM-Flash-Zelle 50 oder oben beschriebene beispielhafte Split-Gate-RAM-Flash-Zelle 200) zur Verbesserung der Datenretentionseigenschaften auf anpassbare und/oder dynamisch steuerbare oder abstimmbare Weise basierend auf kritischen Pfaden für Datenretentionsverlust bereit. Wie unten erörtert, kann in einigen Ausführungsformen der Datenretention von RAM-Flash-Zellen erhöht werden (z. B. auf einen Zeitraum von Tagen, Monaten oder Jahren) durch (a) Anlegen einer statischen Haltespannung an ausgewählten Knoten der Zelle und/oder (b) periodisches Auffrischen/Wiederherstellen von Daten, die in RAM-Flash-Zellen gespeichert sind, z.B. von einem externen Speicher (z.B. einem externen Flash-Speicher oder einem externen DRAM).
  • Tabelle 5 zeigt ein beispielhaftes Verfahren zum Erhöhen der Speicherretention der beispielhaften Split-Gate-RAM-Flash-Zelle 200, die in 5 gezeigt ist, gemäß einer beispielhaften Ausführungsform. Wie in Tabelle 5 gezeigt, kann eine geeignete Steuerelektronik, z. B. die in 2 gezeigte RAM-Flash-Steuerelektronik 20 eine von Null verschiedene statische Haltespannung Vh an die Wortleitungsanschlüsse 206A, 206B und das Steuergate (CG) 210 anlegen, um das Feld über die dielektrischen Bereiche zu senken, die das Floating Gate (FG) 202A, 202B umgeben, und dadurch die Retention zu verbessern. In einigen Ausführungsformen wird unter einer solchen Haltebedingung ein niedriger statischer Strom gezogen, der ein niedriges Feld über das Floating-Gate-Oxid zu dem angrenzenden Poly-Gebiet (z. B. Poly2-Gebiet) erzeugen kann. Tabelle 5 zeigt beispielhafte Vorspannungsbedingungen zum Anlegen einer statischen Haltespannung Vh an die RAM-Flash-Zelle 200. Tabelle 5. Beispielhafte Vorspannungsbedingungen für verbesserte Retention für Split-Gate-RAM-Flash (Abb.).
    Vwl Vsl Vbl Vcg
    Statisches Halten Vh 0V 0V Vh
  • In einigen Ausführungsformen kann die RAM-Flash-Steuerelektronik 20 ausgebildet sein, um die Haltespannung Vh auszuwählen und/oder dynamisch anzupassen (oder „abzustimmen“), zum Beispiel basierend auf bestimmten Zellenbetriebs- und/oder Leistungsmerkmalen, die im Laufe der Zeit bestimmt oder überwacht werden. 6 ist ein Graph, der ein beispielhaftes Verfahren zum Auswählen einer Haltespannung Vh basierend auf der Leistung einer beispielhaften RAM-Flash-Zelle gemäß beispielhaften Ausführungsformen veranschaulicht. In dem in 6 gezeigten Beispiel beträgt die Spannungsschwelle der Zelle während eines gelöschten Zustands +x V, während die Spannungsschwelle der Zelle im programmierten Zustand -y V beträgt, wobei diese Spannungen von jeder geeigneten Elektronik gemessen (z.B. bereitgestellt auf demselben Mikrocontroller oder Computer wie die RAM-Flash-Zelle) und beispielsweise über eine Anzahl von Zyklen gemittelt werden können. In einigen Ausführungsformen kann eine an die RAM-Flash-Zelle anzulegende Haltespannung Vh als eine mathematische Funktion des Löschzustands-Spannungsschwellenwerts (+x V) und des Programmierzustands-Spannungsschwellenwerts (-y V) bestimmt werden. Zum Beispiel kann die Haltespannung Vh als Mittelpunkt zwischen dem Spannungsschwellenwert im Löschzustand (+x V) und dem Spannungsschwellenwert im Programmierzustand (-y V) ausgewählt werden, der als |x+y|/2 ausgedrückt werden kann, wie in 6 gezeigt, und die als die „Mittelpunktspannung des gelöschten Zustands/programmierten Zustands“ bezeichnet werden kann.
  • In einigen Ausführungsformen kann der Retentionsladungsverlust einer RAM-Flash-Zelle oder einer Gruppe von RAM-Flash-Zellen in einem bestimmten Zustand (gelöschter Zustand und/oder programmierter Zustand) zum Zeitpunkt der Herstellung charakterisiert werden, entweder während eines Produkttests oder eines Produktcharakterisierungsprozesses, und der schwächere Zustand (Programmieren oder Löschen) kann durch Anlegen einer geeigneten Haltespannung Vh kompensiert werden. Wenn zum Beispiel für eine bestimmte RAM-Flash-Zelle festgestellt wird, dass der Ladungsverlust der Erhaltungsladung im Löschzustand dominant ist (im Vergleich zu dem Ladungsverlust der Erhaltungsladung im Programmierzustand), kann die RAM-Flash-Steuerelektronik 20 eine positive Vh anlegen (z. B. unter Verwendung eines Wertes bestimmt wie oben beschrieben) an allen Knoten, die das Floating Gate umgeben. Umgekehrt kann die RAM-Flash-Steuerelektronik 20 ein negatives Vh anlegen, um die Retention im programmierten Zustand zu verbessern, z. B. für eine RAM-Flash-Zelle, in der der Retentions-Ladungsverlust im programmierten Zustand dominant ist.
  • Außerdem kann die RAM-Flash-Steuerelektronik 20 für RAM-Flash-Zellen, bei denen der Ladungsverlust bei der Beibehaltung des Löschzustands dominant ist, auch eine positive Spannung an die Source-Leitung anlegen (z. B. zusätzlich zu der an die Wortleitung (WL) und Control Gate (CG)), um die Datenhaltung in den Zellen weiter zu verbessern. Die an die Source-Leitung angelegte positive Spannung kann in Abhängigkeit von der jeweiligen Implementierung gleich, kleiner oder größer als die Haltespannung Vh sein.
  • In einigen Ausführungsformen können sich die Spannung im gelöschten Zustand und/oder die Spannung im programmierten Zustand einer RAM-Flash-Zelle im Laufe der Zeit ändern (z. B. nach N Programmier-/Löschzyklen), und somit kann die RAM-Flash-Steuerelektronik 20 die Haltespannung Vh neu berechnen und dynamisch entsprechend anpassen, z.B. durch Neuberechnung und dynamisches Einstellen der Mittelpunktspannung des gelöschten Zustands/programmierten Zustands bei einer definierten wiederkehrenden Frequenz.
  • In einigen Ausführungsformen können RAM-Flash-Zellen im Vergleich zu den auf dielektrischem Speicher basierenden RAM-Flash-Zellen eine wesentlich geringere Variabilität als bestimmte konventionelle Speicherzellen aufweisen, z.B. filamentbasiertes, resistives RAM, auf Grund größerer Variabilität, die einem Filament-Ausbildungsprozess inhärent ist. Somit kann in einigen Ausführungsformen eine strenge Steuerung von Herstellungs- und Betriebsvariablen der RAM-Flash-Steuerelektronik 20 ermöglichen, eine gemeinsame Haltespannung Vh für ein Array von RAM-Flash-Zellen anzulegen, anstatt eine unterschiedliche Haltespannung Vh an verschiedene Zellen innerhalb eines Arrays anzulegen. Außerdem kann der Haltemodus im Vergleich zu resistiven Speichern eine geringere Stromaufnahme ermöglichen, wodurch eine niedrige Gesamtstromaufnahme in einer engen Anwendung ermöglicht wird.
  • In einigen Ausführungsformen kann die RAM-Flash-Steuerelektronik 20 ausgebildet sein, um die Datenspeicherretention in RAM-Flash-Zellen durch Implementieren eines kontrollierten Datenwiederherstellungs-/Auffrischungsprotokolls weiter zu erhöhen. Die erwartete Retention für eine RAM-Flash-Zelle, wie hierin offenbart, kann Tage bis Monate betragen, abhängig von der jeweiligen RAM-Flash-Zellenstruktur, den angelegten Spannungen und dem Verfahren, das zum Ausbilden der relevanten dielektrischen Schichten verwendet wird (z.B. den spezifischen angewendeten Verfahren zum Ausbilden der Gate-Dielektrikum(e) und/oder Inter-Poly-Dielektrikum(e)). In einigen Ausführungsformen kann die RAM-Flash-Steuerelektronik 20 programmiert sein, um Daten, die in RAM-Flash-Zellen gespeichert sind, auf periodischer Basis (z. B. alle N Stunden oder Tage) von einem externen Datenspeicher (z. B. von DRAM, NAND oder HDD extern zu dem RAM-Flash-Array) wiederherzustellen,), um die Datenretention der RAM-Flash-Zellen weiter zu erhöhen, z.B. auf eine Retentionsdauer von Jahren. Die RAM-Flash-Steuerelektronik 20 kann so programmiert sein, dass sie eine Datenauffrischung an einer RAM-Flash-Zelle oder einer Gruppe von RAM-Flash-Zellen durchführt, indem beispielsweise zuerst der Inhalt der RAM-Flash-Zelle(n) in einen anderen Speicher (z. B. SRAM, DRAM oder einen anderen Flash-Speicher) gelesen wird, und dann erneutes Löschen oder Neuprogrammieren jeder RAM-Flash-Zelle durchgeführt wird.
  • In einigen Ausführungsformen kann RAM-Flash, der für eine erweiterte Datenspeicherung ausgebildet ist (z. B. durch Anlegen einer Haltespannung Vh und/oder durch Implementieren eines Datenauffrischungsprotokolls, z. B. wie oben erörtert), in Anwendungen verwendet werden, die eine erweiterte Datenspeicherung und eine niedrige Datenauffrischung erfordern, z. B. im Vergleich zu einem herkömmlichen DRAM (der typischerweise eine Auffrischfrequenz von 64 ms erfordert) oder anderen herkömmlichen Speicherzellen. Die reduzierte Aktualisierungsrate kann die Batterielebensdauer für die jeweilige elektronische Vorrichtung 10 (z. B. Computer oder Mikrocontroller) verlängern.
  • Weiterhin kann, wie oben erörtert, in einigen Ausführungsformen die RAM-Flash-Datenspeicherung erweitert werden, indem eine Haltespannung Vh an ausgewählten Knoten bereitgestellt wird, z.B. an den Wortleitungs- (WL) und Steuergate- (CG) Elektroden in eine Split-Gate-RAM-Flash-Zelle. In einigen Ausführungsformen kann ein Wert der Haltespannung Vh als Funktion der Retentionsverlusteigenschaften jeder jeweiligen RAM-Flash-Zelle oder jedes RAM-Flash-Arrays bestimmt und/oder dynamisch abgestimmt werden, beispielsweise ob die RAM-Flash-Zelle(n) einen größeren Retentionsladungsverlust im Löschzustand oder im programmierten Zustand aufweisen.
  • Die hierin offenbarten Konzepte können auf beliebige geeignete Typen von Flash-Speicherzellen angewendet werden, indem RAM-Flash-Zellen mit einer modifizierten Struktur verschiedener Typen herkömmlicher Flash-Speicherzellen ausgebildet werden (z. B. durch Verringerung der Dicke von dielektrischen Floating-Gate-Bereichen und/oder dielektrischen Inter-Poly-Bereichen solcher Flash-Speicherzellen), einschließlich Ein-Transistor-(1T)-Flash-Speicherzellen und Mehr-Transistor-Flash-Speicherzellen (z. B. 1,5T-Split-Gate-Flash-Zellen), einschließlich beispielsweise eines Bereichs von NOR-Flash-Speicherzellen wie SuperFlash™ ESF1-, ESF2-, ESF3- oder ESF4-Zellen, die eine breite Palette von Prozessgeometrien abdecken.
  • Wie oben erwähnt, können RAM-Flash-Zellen, wie hierin offenbart, für Programmier-/Löschoperationen mit niedriger Spannung (≤6V) ausgebildet sein. Somit können RAM-Flash-Zellen mit fortgeschrittenen Logikflüssen hoher Dichte bei Regeln mit minimalem oder kleinem Metallabstand kompatibel sein. 7 und 8 veranschaulichen einen Vergleich zwischen einem Beispiel eines herkömmlichen Mikrocontrollers (z. B. eines Controllers für eine Internet-of-Things-(IOT)-Anwendung) unter Verwendung herkömmlicher Speichervorrichtungen (7) und einem entsprechenden Controller, der einen RAM-Flash-Speicher gemäß der vorliegenden Erfindung beinhaltet (8), der SRAM, DRAM und/oder herkömmlicher Flash-Speicher, die in der herkömmlichen Steuerung benötigt werden, reduzieren oder ersetzen kann.
  • Der beispielhafte herkömmliche Controller 300, der in 7 gezeigt ist, weist einen Chip 302 mit einer CPU 304, einem SRAM 306, einem herkömmlichen Flash-Speicher 308, Logik-/Analogvorrichtungen 310 und/oder anderer verschiedener Elektronik auf. Der Chip 302 wird von einer Batterie 312 mit Strom versorgt und ist mit SRAM 316, DRAM 318, externen Sensoren und Kommunikationsprotokollen (z. B. WiFi, Ethernet usw.) verbunden. Der Flash-Speicher 308 ist ein Speicher mit hoher Retention (typischerweise > 10 Jahre) und erfordert eine hohe Spannung (z. B. > 10 V) für Programmier-/Löschvorgänge und führt solche Programmier-/Löschvorgänge mit niedriger Geschwindigkeit aus. Wie in 7 gezeigt, können für fortgeschrittene Knotenanwendungen die CPU 304, der SRAM 306 und die logischen/analogen Vorrichtungen 310 auf dem Chip 302 Niederspannungsvorrichtungen sein und somit mit einer Struktur mit kleinem Metallabstand kompatibel sein, während der Flash-Speicher 308 eine viel größere Metallabstand aufgrund der hohen Betriebsanforderungen (>10 V) erfordert.
  • Im Gegensatz dazu beinhaltet der in 8 gezeigte beispielhafte Controller 400 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung einen Chip 402 mit einer CPU 404, SRAM 406, RAM-Flash-Speicher 420, herkömmlichem Flash-Speicher (optional) 408, Logik/Analog-Geräte 410 und/oder andere verschiedene Elektronik. Der Chip 402 kann von einer Batterie 412 gespeist werden und kann wie beim herkömmlichen Chip 302 mit externen Sensoren und Kommunikationsprotokollen (z. B. WiFi, Ethernet usw.) verbunden sein und kann (optional) mit einem externen SRAM 416 und/oder DRAM 418 verbunden sein. Wie gezeigt, kann die Einbindung des RAM-Flash 420 auf dem Chip 402 die Notwendigkeit eines oder mehrerer anderer Speichertypen im Controller 400 im Vergleich zu einem herkömmlichen Controller, z. B. dem oben diskutierten Controller 300, reduzieren oder beseitigen. Zum Beispiel kann der RAM-Flash 420 (a) ermöglichen, dass der On-Chip-SRAM 406 reduziert wird, (b) kann der konventionelle On-Chip-Flash-Speicher 408 reduziert oder eliminiert werden und/oder (c) ermöglichen, dass der externe SRAM 416 und/oder DRAM 418 reduziert oder eliminiert werden. Der RAM-Flash 420 kann Chip-Grundflächen-Platz nutzen, der typischerweise von SRAM oder DRAM in einem herkömmlichen Controller verwendet wird, kann weniger Strom und Platz verbrauchen (weil der Flash-Speicher beispielsweise kleiner ist als SRAM) und mit erhöhter Geschwindigkeit arbeiten, da die Betriebsgeschwindigkeit definiert ist z. B. durch die RAM-Flash-Zugriffszeit, anstatt Daten von einem externen DRAM zu erhalten, wie in der herkömmlichen Steuerung 300. Da der RAM-Flash 420 für einen Niederspannungsbetrieb ausgebildet ist, kann er auch mit kleinem Metallabstand hergestellt werden, z. B. Abstand wie von CPU 404, SRAM 406 und Logik-/Analogbauelemente 408 verwendet, wodurch der erforderliche Platzbedarf auf dem Chip 402 reduziert wird.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/858088 [0001]

Claims (23)

  1. System, das aufweist: eine Speicherzelle, die für Niederspannungsbetrieb ausgebildet ist, wobei die Speicherzelle aufweist: ein Floating-Gate, das über einem Kanalbereich ausgebildet ist; eine erste dielektrische Schicht, die zwischen dem Floating-Gate und dem Kanalbereich ausgebildet ist; ein Steuergate, das über oder neben dem Floating-Gate ausgebildet ist; und einen zweiten dielektrischen Bereich, der zwischen dem Floating-Gate und dem Steuergate ausgebildet ist; wobei eine Dicke von zumindest einem aus der ersten dielektrischen Schicht und dem zweiten dielektrischen Bereich ausgewählt ist, um Niederspannungs-Programmiervorgänge und -Löschvorgänge an der Speicherzelle zu ermöglichen.
  2. System nach Anspruch 1, wobei die Speicherzelle eine Einzeltransistor-(1T)-Flash-Speicherzellenstruktur aufweist.
  3. System nach Anspruch 1, wobei die Speicherzelle eine Split-Gate-Flash-Speicherzellenstruktur aufweist.
  4. System nach Anspruch 1, wobei die Speicherzelle eine modifizierte Version einer SUPERFLASH-Speicherzelle aufweist.
  5. System nach einem der Ansprüche 1 bis 4, wobei die Dicke der ersten dielektrischen Schicht, die zwischen dem Floating-Gate und dem Kanalbereich ausgebildet ist, weniger als 80 Ä beträgt.
  6. System nach einem der Ansprüche 1 bis 4, wobei die Dicke der zweiten dielektrischen Schicht, die zwischen dem Floating-Gate und dem Steuergate ausgebildet ist, weniger als 100 Ä beträgt.
  7. System nach einem der Ansprüche 1 bis 6, das weiterhin eine Steuerelektronik aufweist, die ausgebildet ist, um Programmieroperationen und Löschoperationen an der Speicherzelle durchzuführen, indem eine Spannung (≤6V) an jeweilige Knoten der Flash-Speicherzelle angelegt wird.
  8. System nach einem der Ansprüche 1 bis 7, das weiterhin eine Steuerelektronik aufweist, die ausgebildet ist, um eine Haltespannung an zumindest einen Knoten der Speicherzelle anzulegen, um die Datenretention der Speicherzelle zu erhöhen.
  9. System nach Anspruch 8, das weiterhin eine Steuerelektronik aufweist, die ausgebildet ist, um die Haltespannung als Funktion von zumindest einem gemessenen Leistungsmerkmal der Speicherzelle auszuwählen und/oder dynamisch anzupassen.
  10. System nach einem der Ansprüche 1 bis 9, das weiterhin eine Steuerelektronik aufweist, die ausgebildet ist, um einen Speicherzustand der Speicherzelle periodisch aufzufrischen.
  11. System nach Anspruch 10, wobei die Steuerelektronik ausgebildet ist, um den Speicherzustand der Speicherzelle periodisch mit einer Frequenz von zumindest einem Tag aufzufrischen.
  12. System nach einem der Ansprüche 1 bis 11, wobei die Speicherzelle ausgebildet ist, um SRAM oder DRAM in dem System zu ersetzen.
  13. System nach einem der Ansprüche 1 bis 12, wobei die Dicke des zumindest einen aus der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht ausgewählt ist, um Programmieroperationen und Löschoperationen unter Verwendung von Spannungen mit einer Amplitude von ≤6V zu ermöglichen.
  14. System nach einem der Ansprüche 1 bis 13, wobei: die Speicherzelle weiterhin eine Wortleitung und eine Sourceleitung beinhaltet; und das System weiterhin eine Steuerelektronik aufweist, die mit der Speicherzelle gekoppelt ist und ausgebildet ist, um Programmieroperationen oder Löschoperationen an der Speicherzelle durchzuführen, indem Wortleitungsspannungen an der Wortleitung, Sourceleitungsspannungen an der Sourceleitung und Steuergatespannungen am Steuergate angelegt werden, wobei die angelegten Wortleitungsspannungen, Sourceleitungsspannungen und Steuergatespannungen Amplituden von ≤6V aufweisen.
  15. System nach Anspruch 14, wobei die Steuerelektronik so ausgebildet ist, dass sie Programmieroperationen oder Löschoperationen an der Speicherzelle durch Anlegen von Wortleitungsspannungen, Sourceleitungsspannungen und Steuergatespannungen mit Amplituden im Bereich von 1,5V bis 6V durchführt.
  16. System nach Anspruch 14, wobei die Steuerelektronik ausgebildet ist, um Programmieroperationen oder Löschoperationen an der Speicherzelle durch Anlegen von Wortleitungsspannungen, Sourceleitungsspannungen und Steuergatespannungen mit Amplituden im Bereich von 2V bis 5V durchzuführen.
  17. System nach einem der Ansprüche 1 bis 16, wobei: die Speicherzelle weiterhin eine Source-Region und eine Drain-Region aufweist; und das System weiterhin eine Steuerelektronik aufweist, die mit der Speicherzelle gekoppelt ist und ausgebildet ist, um durch Anlegen von Sourcespannungen an der Sourceregion, Drainspannungen an der Drainregion und Steuergatespannungen am Steuergate zumindest eines aus Programmieroperationen oder Löschoperationen an der Speicherzelle durchzuführen, wobei die angelegten Sourcespannungen, Drainspannungen und Steuergatespannungen Amplituden von ≤6V aufweisen.
  18. System nach Anspruch 17, wobei die Steuerelektronik ausgebildet ist, um durch Anlegen von Sourcespannungen, Drainspannungen und Steuergatespannungen mit Amplituden im Bereich von 3V bis 6V zumindest eines aus Programmieroperationen oder Löschoperationen an der Speicherzelle durchzuführen.
  19. Verfahren zum Betreiben einer Speicherzelle, die für einen Niederspannungsbetrieb ausgebildet ist und ein über einem Kanalgebiet ausgebildetes Floating-Gate aufweist, eine zwischen dem Floating-Gate und dem Kanalgebiet ausgebildete erste dielektrische Schicht aufweist, die eine Dicke von weniger als 80 Ä aufweist, ein über oder neben dem Floating Gate ausgebildetes Steuergate aufweist, und eine zweite dielektrische Schicht aufweist, die zwischen dem Floating Gate und dem Steuergate ausgebildet ist und eine Dicke von weniger als 100 Ä aufweist, wobei das Verfahren aufweist: Durchführen einer Programmieroperation oder einer Löschoperation an der Speicherzelle durch Anlegen eines Satzes von Spannungen an die Flash-Speicherzelle, einschließend: eine Sourceleitungsspannung mit einer Amplitude von ≤6V; und eine Steuergatespannung mit einer Amplitude von ≤6V.
  20. Verfahren nach Anspruch 20, welches das Durchführen einer Löschoperation an der Speicherzelle durch Anlegen eines Satzes von Spannungen an die Flash-Speicherzelle aufweist, einschließend: eine Sourceleitungsspannung im Bereich von 3 bis 6 V; eine Steuergatespannung im Bereich von -3 V bis -6 V; und wobei der Drain schwebend belassen wird.
  21. Verfahren nach Anspruch 20, welches das Durchführen einer Programmieroperation an der Speicherzelle durch Anlegen eines Satzes von Spannungen an die Speicherzelle aufweist, einschließend: eine Steuergatespannung im Bereich von 3 bis 6 V; und eine Drainspannung im Bereich von 3 bis 6 V.
  22. Verfahren nach Anspruch 20, welches das Durchführen einer Löschoperation an der Speicherzelle durch Anlegen eines Satzes von Spannungen an die Speicherzelle aufweist, einschließend: eine Wortleitungsspannung im Bereich von 1,5 bis 6,0 V; und eine Steuergatespannung im Bereich von -1,5V bis -1,5V.
  23. Verfahren nach Anspruch 20, welches das Durchführen einer Programmieroperation an der Speicherzelle durch Anlegen eines Satzes von Spannungen an die Speicherzelle aufweist, einschließend: eine Sourceleitungsspannung im Bereich von 1,5 bis 6,0 V; und eine Steuergatespannung im Bereich von 1,5 bis 6,0 V.
DE112019007397.4T 2019-06-06 2019-09-25 Für Niederspannungs- und/oder nichtflüchtiges Betriebsverhalten angepasste Flash-Speicherzelle Pending DE112019007397T5 (de)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201962858088P 2019-06-06 2019-06-06
US62/858,088 2019-06-06
US16/540,170 US10861550B1 (en) 2019-06-06 2019-08-14 Flash memory cell adapted for low voltage and/or non-volatile performance
US16/540,170 2019-08-14
PCT/US2019/052835 WO2020247009A1 (en) 2019-06-06 2019-09-25 Flash memory cell adapted for low voltage and/or non-volatile performance

Publications (1)

Publication Number Publication Date
DE112019007397T5 true DE112019007397T5 (de) 2022-02-24

Family

ID=73651516

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112019007397.4T Pending DE112019007397T5 (de) 2019-06-06 2019-09-25 Für Niederspannungs- und/oder nichtflüchtiges Betriebsverhalten angepasste Flash-Speicherzelle

Country Status (4)

Country Link
US (1) US10861550B1 (de)
CN (1) CN113966533A (de)
DE (1) DE112019007397T5 (de)
WO (1) WO2020247009A1 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107305892B (zh) * 2016-04-20 2020-10-02 硅存储技术公司 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法
KR102196523B1 (ko) 2019-07-16 2020-12-29 성균관대학교산학협력단 플로팅 게이트 멤리스터 소자 및 이를 구비하는 뉴런 소자
US11935603B2 (en) * 2021-11-04 2024-03-19 Infineon Technologies LLC Erase power loss indicator (EPLI) implementation in flash memory device
CN114743585B (zh) * 2022-06-10 2022-08-30 芯天下技术股份有限公司 用于测试闪速存储器的编程方法、装置及闪速存储器

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880991A (en) * 1997-04-14 1999-03-09 International Business Machines Corporation Structure for low cost mixed memory integration, new NVRAM structure, and process for forming the mixed memory and NVRAM structure
US6424011B1 (en) * 1997-04-14 2002-07-23 International Business Machines Corporation Mixed memory integration with NVRAM, dram and sram cell structures on same substrate
US6043530A (en) * 1998-04-15 2000-03-28 Chang; Ming-Bing Flash EEPROM device employing polysilicon sidewall spacer as an erase gate
US6272050B1 (en) * 1999-05-28 2001-08-07 Vlsi Technology, Inc. Method and apparatus for providing an embedded flash-EEPROM technology
EP1096572B8 (de) * 1999-10-25 2009-09-02 Imec Elektrisch programmierbares und löschbares Gerät und ein Verfahren zu seinem Betrieb
US6222761B1 (en) * 2000-07-17 2001-04-24 Microchip Technology Incorporated Method for minimizing program disturb in a memory cell
US6542412B2 (en) 2000-09-06 2003-04-01 Halo Lsi, Inc. Process for making and programming and operating a dual-bit multi-level ballistic flash memory
TW546840B (en) * 2001-07-27 2003-08-11 Hitachi Ltd Non-volatile semiconductor memory device
US7012297B2 (en) * 2001-08-30 2006-03-14 Micron Technology, Inc. Scalable flash/NV structures and devices with extended endurance
US6754108B2 (en) * 2001-08-30 2004-06-22 Micron Technology, Inc. DRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators
US7476925B2 (en) * 2001-08-30 2009-01-13 Micron Technology, Inc. Atomic layer deposition of metal oxide and/or low asymmetrical tunnel barrier interploy insulators
JP4647175B2 (ja) * 2002-04-18 2011-03-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US7221586B2 (en) * 2002-07-08 2007-05-22 Micron Technology, Inc. Memory utilizing oxide nanolaminates
US6660588B1 (en) * 2002-09-16 2003-12-09 Advanced Micro Devices, Inc. High density floating gate flash memory and fabrication processes therefor
US7042044B2 (en) 2004-02-18 2006-05-09 Koucheng Wu Nor-type channel-program channel-erase contactless flash memory on SOI
US7345915B2 (en) * 2005-10-31 2008-03-18 Hewlett-Packard Development Company, L.P. Modified-layer EPROM cell
KR100823164B1 (ko) * 2006-11-15 2008-04-18 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
US7796442B2 (en) * 2007-04-02 2010-09-14 Denso Corporation Nonvolatile semiconductor memory device and method of erasing and programming the same
US7903465B2 (en) * 2007-04-24 2011-03-08 Intersil Americas Inc. Memory array of floating gate-based non-volatile memory cells
US9449831B2 (en) * 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8243529B2 (en) 2009-11-04 2012-08-14 Micron Technology, Inc. Memory device page buffer configuration and methods
KR101944535B1 (ko) * 2012-03-28 2019-01-31 삼성전자주식회사 반도체 기억 소자
US8890230B2 (en) * 2012-07-15 2014-11-18 United Microelectronics Corp. Semiconductor device
US10014380B2 (en) * 2012-12-14 2018-07-03 Cypress Semiconductor Corporation Memory first process flow and device
US9455037B2 (en) * 2013-03-15 2016-09-27 Microchip Technology Incorporated EEPROM memory cell with low voltage read path and high voltage erase/write path
US9306055B2 (en) * 2014-01-16 2016-04-05 Microchip Technology Incorporated High voltage double-diffused MOS (DMOS) device and method of manufacture
US9305650B2 (en) * 2014-02-14 2016-04-05 International Business Machines Corporation Junction field-effect floating gate memory switch with thin tunnel insulator
US9425055B2 (en) * 2014-05-28 2016-08-23 Freescale Semiconductor, Inc. Split gate memory cell with a layer of nanocrystals with improved erase performance
KR102240022B1 (ko) * 2014-11-26 2021-04-15 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US9761596B2 (en) * 2015-02-02 2017-09-12 Iotmemory Technology Inc. Non-volatile memory and manufacturing method thereof
US9406687B1 (en) * 2015-03-23 2016-08-02 Globalfoundries Singapore Pte. Ltd. Integration of memory devices with different voltages
US10276587B2 (en) * 2016-05-27 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. NVM memory HKMG integration technology
JP2017220510A (ja) * 2016-06-06 2017-12-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10128259B1 (en) * 2017-07-17 2018-11-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing embedded memory using high-K-metal-gate (HKMG) technology
US10546947B2 (en) * 2017-09-27 2020-01-28 Microchip Technology Incorporated Memory cell with oxide cap and spacer layer for protecting a floating gate from a source implant
US10580781B2 (en) * 2017-10-12 2020-03-03 Globalfoundries Singapore Pte. Ltd. Increased gate coupling effect in multigate transistor
US10347773B2 (en) * 2017-11-08 2019-07-09 Globalfoundries Singapore Pte. Ltd. Split gate non-volatile memory (NVM) with improved programming efficiency
US10347728B1 (en) * 2018-01-02 2019-07-09 Microchip Technology Incorporated Memory cell with asymmetric word line and erase gate for decoupled program erase performance

Also Published As

Publication number Publication date
US20200388334A1 (en) 2020-12-10
CN113966533A (zh) 2022-01-21
US10861550B1 (en) 2020-12-08
WO2020247009A1 (en) 2020-12-10

Similar Documents

Publication Publication Date Title
DE112019007397T5 (de) Für Niederspannungs- und/oder nichtflüchtiges Betriebsverhalten angepasste Flash-Speicherzelle
DE3929816C2 (de) Elektrisch löschbare und programmierbare Halbleiterspeichereinrichtung und Verfahren zum Löschen und Programmieren dieser Halbleiterspeichereinrichtung
DE4233790C2 (de) EEPROM, Verfahren zu dessen Herstellung und Verfahren zu dessen Betreiben
DE69631938T2 (de) Halbleiter-Speicherbauteil und Verfahren zu seiner Herstellung
DE102005057170B4 (de) Speichervorrichtung und Verfahren zum Betreiben einer Speichervorrichtung
DE112017004208T5 (de) 3d-nand mit teilblocklöschen
DE4014117A1 (de) Elektrisch loeschbarer programmierbarer festwertspeicher mit nand-zellenbloecken
DE112016004357T5 (de) Asymmetrischer feldeffekt-passtransistor für nichtflüchtigen speicher
DE112014005480T5 (de) Systeme, Verfahren und Vorrichtung für Speicherzellen mit gemeinsamen Source-Leitungen
DE112013003828T5 (de) Bitleitungs-Spannungsregelung in einem nicht-flüchtigen Speicher
DE112017006240T5 (de) Unterdrückung von programmierstörungen mit bitleitungs- und selektions-gate-spannungsregelung
DE102007052217A1 (de) Integrierter Schaltkreis mit NAND-Speicherzellen-Strängen
EP1166357B1 (de) Speicherzellenanordnung
DE19818989C2 (de) Nichtflüchtige Halbleiterspeichervorrichtung
DE102022102591A1 (de) Systeme und verfahren zum einstellen der schwellenspannungsverteilung aufgrund von halbkreis-sgd
DE19832994C2 (de) Ferroelektrische Speicheranordnung
DE102020116365A1 (de) Löschvorgang in 3d-nand
DE102004063581A1 (de) Halbleiterelement
DE102021115501A1 (de) Leseaktualisierung zur verbesserung der leistung bei datenerhaltung für nichtflüchtigen speicher
DE112021005671T5 (de) Ferroelektrische mehrniveau-feldeffekttransistoreinheiten
DE112019007657T5 (de) Temperaturbasierte speicherverwaltung
DE10158019C2 (de) Floatinggate-Feldeffekttransistor
DE102008032551B4 (de) Speicherbauelement-Chip und Verfahren zur Herstellung integrierter Speicherbauelemente
DE4005645C2 (de) MIS-Halbleiteranordnung
DE102007019320A1 (de) Integrierte Schaltkreise und Verfahren zum Herstellen derselben

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027115210

Ipc: H10B0041300000