DE4014117A1 - Elektrisch loeschbarer programmierbarer festwertspeicher mit nand-zellenbloecken - Google Patents

Description

Die Erfindung bezieht sich auf Halbleiterspeicher und betrifft insbesondere einen nichtflüchtigen Halbleiterspeicher mit NAND-(Typ-)Speicherzellenblöcken, die programmierbar und elektrisch löschbar sind.

Mit den zunehmenden Anforderungen an hohe Leistungsfähigkeit und Zuverlässigkeit von digitalen Rechnersystemen werden Techniken für die Entwicklung oder Herstellung von hochintegrierten Speicherzellen unabdingbar. Es besteht dabei ein großer Bedarf nach einem Festkörper-Speicher erhöhter Datenspeicherkapazität, der bestehende externe Datenspeichervorrichtungen für digitale Rechnersysteme, wie magnetische Floppydisketten- Laufwerke, Festplatteneinheiten o. dgl., zu ersetzen vermag.

Ein derzeit verfügbarer, elektrisch löschbarer programmierbarer Festwertspeicher (im folgenden als "EEPROM" bezeichnet) bietet technische Vorteile, wie überlegene Betriebs-Zuverlässigkeit und höhere Datenprogrammiergeschwindigkeit als bei magnetischen Datenspeichervorrichtungen. Der Gesamtspeicherinhalt des EEPROMs ist aber immer noch nicht groß genug, um die magnetischen Datenspeichervorrichtungen ersetzen zu können. Da beim EEPROM jede der Speicherzellen allgemein durch zwei Transistoren gebildet ist, kann dabei keine derartige Vergrößerung der Integrationsdichte erwartet werden, daß sie groß genug wäre, um den EEPROM die erforderliche Speichergröße zu verleihen, welche den EEPROM als Ersatz für die bekannten magnetischen Datenspeichervorrichtungen geeignet machen würde.

Neuerdings ist ein EEPROM des "NAND"-(Zellen-)Typs als eine Art von nichtflüchtigen Halbleiterspeichern mit verbesserter bzw. erhöhter Datenspeicherkapazität entwickelt worden. Bei einem solchen Speicher sind Speicherzellen in einer vorbestimmten Zahl von Speicherzellen- Blockteilen gruppiert, von denen jeder eine Anzahl von Anordnungen bzw. Arrays von Speicherzellen enthält, die als "NAND"-Zellenarrays oder "NAND"-Zelleneinheiten bezeichnet werden. Jede einzelne der diese "NAND"-Zelleneinheiten bildenden Speicherzellen besteht typischerweise aus nur einem Transistor des "floating gate"-Typs bzw. Typs mit freischwebendem Gate, so daß zwischen jedem Array von Speicherzellen und der betreffenden, zugeordneten Bitleitung nur ein Kontaktabschnitt nötig ist. Die Belegungsfläche des gesamten Speicherzellenteils auf dem Substrat kann daher so verkleinert sein, daß sie wesentlich kleiner ist als bei einem herkömmlichen EEPROM; infolgedessen kann die Integrationsdichte des EEPROMs verbessert sein, mit dem Ergebnis, daß die gesamte Speichermenge oder -größe (memory amount) vergrößert ist.

Beim NAND-Typ-EEPROM laufen jedoch immer noch Entwicklungsarbeiten mit dem Ziel der Optimierung der Schaltungsausgestaltung einer peripheren Treiber- oder Ansteuerschaltung für die NAND-Zellen, die Zeilen/Spalten- Decodiererschaltungen und Spannungserzeugungsschaltungen zum Erzeugen von angehobenen (boosted) Spannungen zum Steuern der Dateneinschreib-, -lösch- und -aus­ leseoperationen in den NAND-Speicherzellenblöcken umfaßt. Bei den derzeit verfügbaren NAND-Typ-EEPROMs muß oder müßte jeder der Speicherzellenblöcke mit einer peripheren Treiberschaltung mit einem zugeordneten Zeilen­ decodierer versehen sein. Dies hat zur Folge, daß die peripheren Schaltungen oder Schaltkreise einen großen Teil der Oberfläche auf dem eine begrenzte Größe besitzenden Substrat einnehmen. Eine Vergrößerung der Belegungsfläche der peripheren Treiberschaltungen auf dem Substrat stellt ein ernsthaftes Hindernis für die wirksame Nutzung der Chip-Oberfläche für die Speicherzellenblöcke dar. Es kann daher nicht erwartet werden, daß bei NAND-Typ-EEPROMs die Gesamtgröße der Speicherkapazität in dem erforderlichen Maß vergrößert werden kann.

Aufgabe der Erfindung ist damit die Schaffung einer verbesserten nichtflüchtigen Halbleiterspeichervorrichtung mit verbesserter Datenspeicherleistung oder -fähigkeit, bei welcher die Belegungsfläche für einen peripheren Schaltungsteil auf einem Substrat (der Speichervorrichtung) minimiert und damit die Nutzfläche des Speicherzellenteils auf dem Substrat maximiert ist, um eine erhöhte Datenspeicherkapazität zu gewährleisten.

Gegenstand der Erfindung ist ein spezieller, löschbarer programmierbarer Festwertspeicher mit über einem Chip-Substrat geformten parallelen Datenübertragungsleitungen und einer gegebenen Anzahl von mit letzteren verbundenen Speicherzellenabschnitten oder -teilen. Letztere umfassen einen ersten Speicherzellenteil und einen zweiten, diesem benachbarten Speicherzellenteil. Jeder Speicherzellenteil enthält einen Anzahl von NAND-(Typ-)Zelleneinheiten, die jeweils eine Reihenschaltung aus einer gegebenen Zahl von Datenspeichertransistoren und einem Schalttransistor aufweisen. Die Datenspeichertransistoren weisen jeweils Ladungsspeicherschichten und Steuer-Gates auf. Eine Decodierereinheit ist gemeinsam an die ersten und zweiten Speicherzellenteile angeschlossen, um eine einen "hohen" Pegel darstellende erste Spannung zu erzeugen. Mit jedem der ersten und zweiten Speicherzellenteile ist ein Spannungsregler verbunden, um in Abhängigkeit von der ersten Spannung eine zweite Spannung eines ausreichend erhöhten Spannungspotentials zu erzeugen und damit den Schalttransistor und die Datenspeichertransistoren durchzuschalten (to render).

Im folgenden ist eine bevorzugte Ausführungsform der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 ein Schaltbild eines Hauptteils einer Schaltungsanordnung bei einem elektrisch löschbaren programmierbaren Festwertspeicher bzw. EEPROM gemäß der Erfindung,

Fig. 2 eine schematische Aufsicht auf eine beim EEPROM nach Fig. 1 vorgesehene "NAND-Zelleneinheit" mit einer gegebenen Anzahl von miteinander in Reihe geschalteten Speicherzellentransistoren, welche zusammen mit zwei Wähltransistoren die NAND-Zelleneinheit bilden,

Fig. 3 einen in vergrößertem Maßstab gehaltenen Schnitt längs der Linie III-III in Fig. 2,

Fig. 4 einen Schnitt längs der Linie IV-IV in Fig. 2,

Fig. 5 ein Schaltbild des detaillierten internen Schaltungsaufbaus eines peripheren Schaltungsteils, der für einen der zugeordneten "Zellenblock-Teile" vorgesehen ist,

Fig. 6 eine graphische Darstellung von Wellenformen der Spannungssignale, die an den Haupt- Gatesteuerleitungen EEPROMs erzeugt werden, zur Verdeutlichung der Tatsache, daß sich einige der Spannungssignale zeitabhängig auf ein erhöhtes Spannungspotential ändern, und

Fig. 7 eine graphische Darstellung der Gesamtwellenformen von elektrischen Hauptsignalen, die an Hauptteilen des EEPROMs nach Fig. 1 in einem Datenlösch- und einem Dateneinschreibmodus desselben erzeugt werden.

Der im folgenden einfach als EEPROM bezeichnete elektrisch löschbare programmierbare Festwertspeicher nach Fig. 1 weist eine Anzahl von Speicherzellen-Blockteilen 10 auf, die auf einem noch zu beschreibenden Chip-Substrat ausgebildet und einer gegebenen (vorgewählten) Zahl von parallelen Bitleitungen BL 1, BL 2, . . . BLm (wobei eine beliebige unbestimmte der Bitleitungen nachstehend mit "BLi" bezeichnet ist), welche unter Isolierung über dem Substrat geformt sind, zugeordnet sind. In Fig. 1 sind aus Gründen der Übersichtlichkeit lediglich zwei benachbarte Zellenblockteile 10 a und 10 b dargestellt.

Die folgende genaue Beschreibung der Zellenblockanordnung bezieht sich lediglich auf einen bestimmten Speicher­ zellenblockteil 10 a; die restlichen Zellenblöcke 10 b, . . . besitzen im wesentlichen den gleichen Aufbau, so daß zur Vermeidung überflüssiger Erläuterungen in der vorliegenden Beschreibung auf ihre nähere Erläuterung verzichtet werden kann.

Der als "Speicherzellenblock" oder (einfach) "Zellenblock" zu bezeichnende Speicherzellen-Blockteil 10 a enthält in einer planparallelen Matrix von Zeilen und Spalten angeordnete Speicherzellen M. Jede Speicherzellen des EEPROMs besteht aus einem einzigen Transistor. Diese Speicherzellentransistoren M sind in einer vorbestimmten Zahl von Unterarrays U 1, U 2, . . . U 1024 gruppiert, die jeweils Bitleitungen BL 1, BL 2, . . . BL 1024 zugeordnet sind. Die in jedem Unterarray Ui enthaltenen Speicherzellen M sind in Reihe geschaltet und bilden damit eine "NAND-Zellen"-Struktur. Die Unterarrays U sind im folgenden als "NAND-Zelleneinheiten" oder einfach "NAND-Zellen" U 1, U 2, . . . U 1024 bezeichnet.

Jede NAND-Zelleneinheit Ui enthält zwei Wähltransistoren Qs 1 und Qs 2, die an den beiden (gegenüberliegenden) Enden der Reihenschaltung aus Speicherzellentransistoren M angeordnet sind. Jeder der Wähltransistoren Qs kann ein Metalloxidhalbleiter-Feldeffekttransistor (MOSFET) sein; jede Speicherzelle Mi kann ein "floating gate"-Tunnel-Metalloxidhalbleiter-Feldeffekttransistor (FATMOS) mit einem floating bzw. freischwebenden Gate und einem Steuer-Gate sein. Bei der dargestellten Ausführungsform enthält ein Zellenblockteil 10 a 1024 NAND-Zelleneinheiten U 1, U 2, . . . U 1024, von denen jede gemäß Fig. 1 acht Speicherzellentransistoren M 1, M 2, . . . M 8 aufweist, obgleich diese Zahlen entsprechend den technischen Anforderungen bei tatsächlich realisierten Vorrichtungen unterschiedlich sein können.

Eine Reihenanordnung von Transistoren jeder NAND-Zelleneinheit Ui ist an ihrer einen Seite (d. h. der Drainelektrode des Speicherzellentransistors M 1) über einen ersten Wähltransistor Qs 1 mit einer betreffenden Bitleitung BLi verbunden und an ihrer anderen Seite (d. h. der Sourceelektrode des Speicherzellentransistors M 8) über einen zweiten Wähltransistor Qs 2 auf Substratspannung Vs geerdet bzw. an Masse gelegt. Die NAND-Zelleneinheit Ui ist mit der betreffenden Bitleitung BLi elektrisch verbindbar, wenn der erste Wähltransistor Qs 1 durchschaltet; wenn der erste Wähltransistor Qs 1 sperrt, ist die NAND-Zelleneinheit Qi von der betreffenden Bitleitung trennbar. Wenn der zweite Wähltransistor Qs 2 durchschaltet, kann die NAND-Zelleneinheit Qi an der Sourceelektrode des achten Zellentransistors M 8 geerdet bzw. an Masse gelegt werden.

Über dem Substrat sind unter Isolierung parallele Wortleitungen WL 1, WL 2, . . . WL 8 so ausgebildet, daß sie die Bitleitungen BL kreuzen bzw. schneiden. Diese Wortleitungen können als "Steuergateleitungen CG" im Zellenblockteil 10 a bezeichnet werden. Wähltransistoren Qs und Speicherzellentransistoren M sind gemäß Fig. 1 jeweils an Kreuzungspunkte (bzw. Schnittstellen) der Bitleitungen BL und der Wortleitungen WL unter Bildung einer Zellenmatrix angeschlossen. Es ist darauf hinzuweisen, daß mit den Wähltransistoren Qs 1 und Qs 2 jeder Zelleneinheit Ui jeweils verbundene Leitungen SG 1 bzw. SG 2 in der folgende Beschreibung zeitweilig auch als "Wähl-Gatesteuerleitungen" bezeichnet sind.

Gemäß Fig. 2 weist die eine NAND-Zelleneinheit, z. B. die Einheit U 1, ein Kontaktloch 12 auf einem schwach dotierten P-Typ-Silizium-Chipsubstrat 14 auf. Insbesondere ist das Kontaktloch 12 in einer Verdrahtungs- oder Leiterschicht 16 ausgebildet, die unter (zwischengefügter) Isolierung über eine Reihenanordnung aus Transistoren Qs und M verläuft. Die Verdrahtungs- oder Leiterschicht 16 überlappt die Gateelektroden der in der Zelleneinheit U 1 enthaltenen Transistoren Qs und M, so daß sie als eine der NAND-Zelleneinheit U 1 zugeordnete Bitleitung BL dient. Die Verdrahtungsschicht 16 kann eine Aluminiumschicht einer typischen Breite von 1 Mikrometer sein.

Wie aus den Schnittansichten von Fig. 3 und 4 hervorgeht, ist das Transistorarray der NAND-Zelleneinheit U 1 auf einer Fläche eines Substrats 14 ausgebildet, die durch eine als Elementtrennschicht dienende Isolierschicht 18 umschlossen ist. Wie am besten aus Fig. 3 hervorgeht, umfaßt der eine Speicherzelle bildende (die restlichen Speicherzellen besitzen den gleichen Aufbau) MOSFET M 1 eine erste polykristalline Siliziumschicht 20, die unter Zwischenfügung einer eine Dicke von typischerweise 11 nm besitzenden thermisch oxidierten Isolierschicht 22 über dem Substrat 14 angeordnet ist, und eine zweite polykristalline Siliziumschicht 24, die unter Zwischenfügung einer typischerweise 35 nm dicken thermisch oxidierten Isolierschicht 26 (isoliert) über der Schicht 18 angeordnet ist. Die Schicht 20 dient als isoliertes freischwebendes Gate des MOSFETs Mi, während die Schicht 24 ein Steuergate des MOSFETs Mi bildet. Die Steuergateschicht 24 ist mit der betreffenden Wortleitung (WL 1 im Fall der Speicherzelle M 1) verbunden.

Gemäß Fig. 3 erstreckte sich das isolierte freischwebende (inulated floating) Gate 20 (seitlich) in den Elementtrennbereich, so daß in jeder Zelle Mi die Koppelkapazität Cfs zwischen dem freischwebenden Gate 20 und dem Substrat 14 kleiner eingestellt ist als die Koppelkapazität Cfc zwischen dem freischwebenden Gate 20 und dem Steuergate 24 und damit eine Daten-"Programmierung" (Einschreiben/Löschen) lediglich durch Bewegung bzw. Verschiebung von Ladungsträgern, z. B. Elektronen im vorliegenden Fall, durch den "Durchtunnelungs"-Effekt zwischen freischwebendem Gate 20 und Substrat 14 ermöglicht wird. In Fig. 2 ist lediglich aus Gründen der besseren Veranschaulichung das freischwebende Gate 20 jedes Speicherzellentransistors Mi so eingezeichnet, als ob es breiter wäre als das darüberliegende Steuergate 24, während bei einer tatsächlichen Vorrichtung oder Anordnung diese Gateschichten 20 und 24 unter Selbstjustierung miteinander in praktisch gleicher Breite ausgebildet sind. Die Gateschichten 20 und 24 können typischerweise mit einer Breite von 1 Mikrometer ausgebildet sein.

Gemäß Fig. 4 weist der erste Wähltransistor Qs 1 eine mit Isolierung über dem Substrat 14 angeordnete polykristalline Siliziumschicht 28 auf, die als Steuergate des Wähltransistors Qs 1 dient. Ähnlich weist der zweite Wähltransistor Qs 2 eine unter Isolierung über dem Substrat 14 angeordnete polykristalline Siliziumschicht 30 auf, die als Steuergate des Wähltransistors Qs 2 dient.

Gemäß Fig. 4 sind stark dotierte Diffusionsschichten 32, 34, 36, 38, . . . , 40, 42, 44 und 46 des N-Typs (N⁺- Typs) unter geringfügiger Überlappung der Gateelektroden der Transistoren Qs und M ausgebildet. Diese N⁺-Diffusionsschichten dienen als Source- und Drainelektroden der betreffenden Transistoren. Beispielsweise bilden die Schichten 32 und 34 die Drain- und Sourceelektrode des Wähltransistors Qs 1; auf ähnliche Weise bilden die Schichten 34 und 36 Drain- und Sourceelektrode des Zellentransistors M 1.

Die beschriebene Schichtstruktur ist vollständig durch eine CVC-Isolierschicht 48 abgedeckt. Gemäß Fig. 4 ist in der Schicht 48 eine durchgehende Öffnung ausgebildet, die als Kontaktloch 12 für eine Reihentransistor- bzw. Transistorreihenanordnung dient. Das Kontaktloch 12 befindet sich auf ener Sourcediffusionsschicht 32 des Wähltransistors Qs 1. Eine auf der Isolierschicht 48 ausgebildete Aluminium-Verdrahtungsschicht 16 steht über das Kontaktloch 12 in Kontakt mit der Draindiffusionsschicht 32 des Wähltransistors Qs 1. Die Verdrahtungs- oder Leiterschicht 16 dient als der NAND-Zelleneinheit U 1 zugeordnete Bitleitung, die selektiv mit einer Dateneingabe/ausgabeleitung verbindbar ist.

Gemäß Fig. 1 ist jede der Bitleitungen BLi mit einem Lese- oder Meßverstärkerkreis 50 verbunden, der seinerseits an einen Spaltendecodiererkreis 52 angeschlossen ist. Der Meßverstärkerkreis 50 verstärkt eine Datenspannung, die an einer Bitleitung BL 1 auftrifft, welche durch den Spaltendecodierer 52 gewählt ist, um damit den logischen Pegel, d. h. "0" oder "1", der jeweiligen Daten in einem Datenauslesemodus des EEPROMs zu detektieren.

Gemäß Fig. 1 sind die Wortleitungen WL 1 bis WL 8 über jeweilige Schalttransistoren T 1 bis T 8 mit Steueranschlüssen CG 1 bis CG 8 verbunden. Die Gatesteuerleitung SG 1 ist über einen Schalttransistor T 9 mit einem Steueranschuß SG 1 verbunden. Die Leitung SG 2 ist unmittelbar an einen Steueranschluß SS 1 angeschlossen. Die Transistoren T 1 bis T 9 sind an ihren Gateelektroden mit der Steuerleitung CL verbunden, welcher ein Steuersignal zugespeist wird. Ein Decodiererkreisteil 54 ist mit den Wortleitungen WL und Steuerleitungen SG an Klemmen bzw. Anschlüssen SD 1, CG 1, CG 2, . . . , CG 8 und SS 1 verbunden. Die Schalttransistoren T können FETs vom Verarmungstyp (depression typ) (D-Typ) sein.

Es ist darauf hinzuweisen, daß die Wortleitungen WL von den Speicherzellenblockteilen 10 a, 10 b usw. gemeinsam benutzt werden bzw. belegt sind. Wie insbesondere aus Fig. 1 hervorgeht, sind die beteffenden Wortleitungen WL jedes Satzes gemeinsam an den gleichen Signalausgang eines Zeilendecodiererkreises 54 angeschlossen. Beispielsweise ist die Wortleitung WL 1 des Speicherzellenblocks 10 a zusammen mit dem betreffenden Steuergateanschluß CG 1′ des benachbarten Speicherzellenblocks 10 b verbunden bzw. angeschlossen (und weiterhin mit anderen betreffenden der Speicherzellenblöcke 10 c, 10 d, . . . verbunden, obgleich diese in Fig. 1 nicht sichtbar sind); die Wortleitungen dieses Satzes sind an den gleichen Ausgang des Zeilendecodierers 54 angeschlossen. Letzterer kann den gleichen Bitleitungen BL 1 bis BL 1024 zugeordnete Speicherzellenblöcke 10 c, 10 d, . . . speisen; aus diesem Grund wird der Decodiererkreis 54 im folgenden auch als "Sammel-Zeilendecodierer" bezeichnet, um das "gemeinsame Nutzungsmerkmal" des Zeilendecodierers 54 zwischen den verschiedenen Speicherzellenblockteilen 10 hervorzuheben.

Für die Speicherzellenblöcke 10 a, 10 b, . . . sind jeweilige Spannungsanhebekreiseinheiten 60 vorgesehen. Insbesondere ist der erste Zellenblock 10 a mit einer ersten Spannungsanhebekreiseinheit 60 a, der zweite Zellenblock 10 b mit einer zweiten Spannungsanhebekreiseinheit 60 b verbunden. Jede dieser Einheiten 60 a und 60 b besteht im wesentlichen aus zwei Spannungsanhebekreisen, nämlich einem ersten Spannungsanhebekreis 62 a (62 b) für die erste Wählgatesteuerleitung SG 1, mit welcher die ersten Wähltransistoren, einschließlich der Wähltransistoren Qs 1, verbunden sind, und einem zweiten Spannungsanhebekreis 64 a (64 b) für Wortleitungen WL, z. B. Steuergateanschlüsse CG, an welche die Speicherzellentransistoren M angeschlossen sind. Der erste Anhebekreis (booster) 62 erzeugt eine Ausgangsspannung, die als hochpegelige Spannung der Wählgatesteuerleitung SG 1 zugespeist wird. Der zweite Spannungsanhebekreis 64 liefert eine Ausgangsspannung eines erhöhten Spannungspotentials, die einer betreffenden Wortleitung WLi zugespeist werden soll und auf noch näher zu beschreibende Weise in Abhängigkeit von einer Ausgangsspannung des ersten Anhebekreises 62 geregelt wird.

Gemäß Fig. 5 besteht der erste Spannungsanhebekreis 62 a im wesentlichen aus einem Ladungspumpenkreis (chargepump circuit), der aus einem Kondensator C 1 und zwei FETs Q 1 und Q 2 gebildet ist. Der FET Q 1 weist eine an eine Spannung Vpp angeschlossene Sourceelektrode, eine mit dem Kondensator C verbundene Drainelektrode und eine mit einer Wählgatesteuerleitung SG 1 verbundene Gateelektrode auf. Der FET Q 2 weist eine mit der Gateelektrode des FETs Q 1 verbundene Sourceelektrode auf, während seine Gate- und Drainelektroden an der Drainelektrode des FETs Q 1 zusammengeschaltet sind. Der zweite Spannungsanhebekreis 64 a enthält ebenfalls acht Sätze von Ladungspumpenkreisen, die jeweils dieselbe Ausgestaltung besitzen wie beim ersten Anhebekreis 62 a; einander entsprechende Bauteile sind dabei mit gleichen Bezugsziffern bezeichnet und nicht mehr im einzelnen erläutert. Diese Ladungspumpenkreise sind an die jeweiligen Wortleitungen WL 1 bis WL 8 angeschlossen.

Es ist wesentlich, daß der gemeinsame Knotenpunkt bzw. die Verzweigung J zwischen der Gateelektrode des FETs Q 1 und der Sourceelektrode des FETs Q 2 im ersten Spannungs­ anhebekreis 62 a, z. B. die Wählgatesteuerleitung SG 1, an welche der erste Wähltransistor Qs 1 mit seiner Gateelektrode angeschlossen ist, über eine FET Q 3 und ein NAND-Glied G 1 mit Kondensatoren C der im zweiten Spannungsanhebekreis 64 a enthaltenen Ladungspumpenkreise verbunden ist. Der Knotenpunkt bzw. die Verzweigung J ist über den FET Q 3 mit einem ersten Eingang des NAND-Glieds G 1 verbunden, dessen Ausgang mit dem Kondensator C jedes Ladungspumpenkreises im zweiten Spannungsanhebekreis 64 a verbunden ist. Der FET Q 3 wird an seiner Gateelektrode mit der Speisegleichspannung Vcc dieses EEPROMs gespeist. Mit dieser Schaltungsanordnung kann der den Wortleitungen WL 1 bis WL 8 zugeordnete zweite Spannungsanhebekreis 64 a in Abhängigkeit vom ersten Spannungsanhebekreis 62 a arbeiten, welcher der Wählgatesteuerleitung SG 1 zugeordnet ist.

Gemäß Fig. 5 ist beispielsweise insbesondere ein Takttorkreis 66 aus einem invertierenden Tor- bzw. Gatter (d. h. Inverter) G 2 und einem NAND-Glied G 3 mit dem Kondensator C im ersten Spannungsanhebekreis 62 a verbunden. Der Takttorkreis 66 wird am ersten Eingang des in ihm enthaltenen NAND-Glieds G 3 mit einem Einschreibsteuersignal Φ W und am zweiten Eingang des NAND-Glieds G 3 mit einem wiederholten (repeated) Taktsignal, Φ R gespeist, das durch einen an sich bekannten, nicht dargestellten Ringoszillator geliefert wird. Wenn das Einschreibsteuersignal Φ W den (hohen) Pegel H aufweist, erlaubt der Takttorkreis 66 die Übertragung des Taktsignals Φ R zum ersten Spannungsanhebekreis 62 a.

Der zweite Spannungsanhebekreis 64 a ist andererseits in seiner vorgeschalteten Stufe mit einem Takttorkreis 68 versehen, der beispielsweise aus einem Inverter G 4, einem NOR-Glied G 5 und einem NOR-Glied G 6 besteht. Das NOR-Glied G 5 nimmt an seinem ersten Eingang das wiederholte Taktsignal Φ R und an seinem zweiten Eingang ein Ausgangssignal vom NOR-Glied G 6 ab, das an seinem ersten Eingang mit einem Einschreibsteuersignal Φ R und an seinem zweiten Eingang mit einem Löschsteuersignal Φ E gespeist wird. Wenn das Einschreibsteuersignal Φ W und/oder das Löschsteuersignal Φ E den Pegel "H" aufweist, läßt der Takttorkreis 68 die Übertragung des Taktsignals Φ R zum zweiten Spannungsanhebekreis 64 a zu. Der Ausgang des Invertes G 4 ist mit dem zweiten Eingang des NAND-Glieds G 1 verbunden.

Bei dieser Anordnung liefert das NAND-Glied G 1 das Taktsignal Φ R zu den Ladungspumpenkreisen des zweiten Spannungsanhebekreises 64 a nur dann, wenn der erste Anhebekreis 62 a das Ausgangsspannungssignal des Pegels "H" erzeugt oder liefert, das zur Gatesteuerleitung SG 1 übertragen wird, um den Wähltransistor Qs 1 durchzuschalten. Mit anderen Worten: das Ausgangssignal des dem zweiten Anhebekreis 64 a zugeordneten Torkreises 68 wird als Steuersignal dem NAND-Glied G 1 über den FET Q 3 nur dann eingespeist, wenn das Ausgangssignal des ersten Spannungsanhebekreises 72 a sich auf den "hohen" Pegel "H" ändert; anschließend wird es zu den parallelgeschalteten Ladungspumpenkreisen des den Wortleitungen WL 1 bis WL 8 zugeordneten zweiten Spannungsanhebekreises 62 a übertragen.

Die Betriebsweisen oder -arten des EEPROMs sind im folgenden unter Bezugnahme auf die Zeitsteuerdiagramme von Fig. 6 und 7 erläutert. In diesen Figuren sind eine Spannung an Bitleitungen BL mit "Vbit", an Anschlüssen SD 1 und SS 1 auftretende Spannungen mit "Vsg 1" bzw. "Vsg 2", an die Wortleitungen WL über Anschlüsse CG 1, CG 2, CG 3, . . . , CG 8 anzulegende Spannungen mit "Vcg 1", "Vcg 2", "Vcg 3", . . . , "Vcg 8" bezeichnet.

Bei diesem EEPROM erfolgt die Datenlöschung für alle Speicherzellen im Speicherzellenblockteil 10 a auf die im folgenden zu beschreibende Weise. Wenn der EEPROM in einen Datenlöschmodus gesetzt ist, liefert der gemeinsame bzw. Sammel-Zeilendecodiererkreis 54 zunächst zum Zeitpunkt t 1 gemäß Fig. 6 hochpegelige (Pegel H) Spannungen von z. B. 5 V. Diese hochpegeligen Spannungen werden an die Wählgatesteuerleitung SG 1 und alle Wortleitungen WL 1 bis WL 8 des Speicherzellenblockteils 10 a angelegt. Zu diesem Zeitpunkt wird die entsprechende Wählgatesteuerleitung SG 1′ des benachbarten Speicherzellenblocks 10 b gemäß Fig. 6 mit einer niedrigpegeligen (Pegel "L") Spannung von z. B. 0 V beaufschlagt.

In dem augenblicklich gewählten oder angesteuerten Speicherzellenblockteil 10 a bewirkt das Anlegen der hochpegeligen Spannung (Spannung des Pegels "H") an die Wählgatesteuerleitung SG 1, daß der FET Q 1 des ersten Spannungsanhebekreises 62 a durchschaltet. Als Ergebnis wird das Ausgangstaktsignal Φ R des (in Fig. 5 nicht dargestellten) Ringoszillators, das dem Torkreis 66 zugespeist wird und eine Rechteckwellenform mit einer typischen Amplitude von z. B. 5 V besitzt, durch den Torkreis 66 zum ersten, dem Speicherzellenblockteil 10 a zugeordneten Spannungsanhebekreis 62 a übertragen. Sodann findet im ersten Spannungsanhebekreis 62 a die Ladungspumpen­ operation (charge pumping operation) statt, um damit zu einem Zeitpunkt t 2 eine verstärkte oder angehobene Spannung Vpp eines bestimmten Spannungspotentials zu erzeugen, das auf das gleiche Potential wie bei der Spannung Vpp, z. B. 17 V, erhöht ist (vgl. Fig. 6). Die angehobene Spannung Vpp (=17 V) wird an die Wählgatesteuerleitung SG 1 angelegt. Dadurch wird der erste Wähltransistor Qs 1 durchgeschaltet, so daß die darin enthaltenen NAND-Zelleneinheiten U 1 bis U 1024 mit den betreffenden Bitleitungen BL 1 bis BL 8 verbunden werden.

Wenn die angehobene Spannung Vpp an der Leitung SG 1 anliegt, wird die Verzweigung J ebenfalls mit der Spannung Vpp beaufschlagt, die entsprechend über den im zweiten Spannungsanhebekreis 63 bzw. 64 a vorgesehenen FET Q 3 dem NAND-Glied G 1 zugespeist wird. Das NAND- Glied G 1 nimmt an seinem ersten Eingang eine Spannung ab, deren Potential durch "Vcc-Vth" repräsentiert ist, wobei "Vth" eine Schwellenwertspannung des Fets Q 3 bezeichnet; die Eingangsspannung des NAND-Glieds G 1 beträgt typischerweise 4 V. Das NAND-Glied G 1 bewirkt die Übertragung des ihm über den Torkreis 68 zugespeisten Ausgangssignals Φ R des nicht dargestellten Ringoszillators zum zweiten Spannungsanhebekreis 64 a. In Abhängigkeit von der Zuspeisung der angehobenen Spannung Vpp zur Wählgatesteuerleitung SG 1 werden dementsprechend die Ladungspumpenkreise des zweiten Anhebekreises 64 a mit dem Taktsignal Φ R gespeist, wodurch die Ladungspumpenoperation eingeleitet wird, so daß die Spannungspotentiale an den Wortleitungen WL 1 bis WL 8 gleichzeitig auf die Spannung Vpp von z. B. 17 V erhöht werden. Da die Spannung Vsg 1 an der Wählgatesteuerleitung SG 1 sowie die Spannungen Vcg 1 bis Vcg 8 an den Wortleitungen WL 1 bis WL 8, d. h. den Gatesteuerleitungen für die Speicherzellentransistoren M, ein Spannungspotential von 17 V aufweisen (vgl. Fig. 7), werden als Ergebnis alle Speicherzellentransistoren M, welche Speicherzelleneinheiten U im Zellenblockteil 10 a bilden, einer gleichzeitigen Datenlöschung unterworfen.

Während im Speicherzellenblock 10 a die Datenlöschung stattfindet, wird die Wählgatesteuerleitung SG 1′ des benachbarten Speicherzellenblocks 10 b auf der (niedrigen) Spannung des Pegels "L" gehalten. Der dem Zellenblock 10 b gemäß Fig. 1 zugeordnete erste Spannungsanhebekreis 62 b wird an der Ausführung seiner Ladungspumpenoperation gehindert, weil ein FET, welcher dem FET Q 1 des dem Speicherzellenblock 10 a zugeordneten ersten Spannungsanhebekreises 62 a entspricht, eine auf dem (niedrigen) Pegel "L" gehaltene Gatespannung aufweist und sich daher im Sperrzustand befindet. Hierdurch wird eine Aktivierung des zweiten Spannungsanhebekreises 64 b verhindert; die Spannungen an den Steuergateanschlüssen CG 1′ bis CG 8′, die an die Wortleitungen des Speicherzellenblocks 10 b angeschlossen sind, werden an einem Anstieg von 5 V auf 17 V gehindert, so daß in den Speicherzelleneinheiten des benachbarten Speicherzellenblockteils 10 b keine Datenlöschung auftritt oder erfolgt.

Wenn sodann der EEPROM in einen Dateneinschreibmodus gesetzt wird oder ist, können Daten sequentiell in eine gewünschte oder gewählte Speicherzelleneinheit Ui eingeschrieben werden, die unter den Speicherzelleneinheiten des Speicherzellenblockteils 10 a in umgekehrter Reihenfolge zur Anordnung der Speicherzellentransistoren M 1 bis M 8 gewählt ist; dies betrifft den Speicherzellentransistor M 8, der am weitesten von einer Verzweigung zwischen der gewählten Zelleneinheit Ui und der betreffenden, zugeordneten Bitleitung BLi angeordnet ist, wobei der der genannten Verzweigung am nächsten gelegene Speicherzellentransistor M 1 zuletzt der Dateneinschreibung unterworfen wird. Im Dateneinschreibmodus ändert sich das Potential der Spannung Vpp z. B. von 17 V auf 22 V.

Wenn gemäß Fig. 7 eine Zelleneinheit U 1 im Zellenblock 10 a gewählt ist oder wird, werden die darin enthaltenen Speicherzellentransistoren M sequentiell einer Dateneinschreibung in der umgekehrten Reihenfolge ihrer Anordnungsfolge unterworfen. Um Daten zuerst in den Speicherzellentransistor M 8 in der Zelleneinheit U 1 einzuschreiben, liefert der gemeinsame Zellendecodierer 54 eine hochpegelige Spannung (=5 V), welche der Wählgatesteuerleitung SG 1 und den Wortleitungen WL 1 bis WL 7 über (in Fig. 1 nicht sichtbare) FETs T 9, T 1, . . . T 7 zugespeist wird, die in Abhängigkeit von dem über die Leitung CL zugespeisten Steuersignal durchgeschaltet werden. Der Decodierer 54 liefert auch eine niedrigpegelige Spannung, die dem zweiten Wähltransistor Qs 2 über die unmittelbar mit dem Decodierer 54 verbundene Wählgatesteuerleitung SG 2 zugespeist wird. Zu diesem Zeitpunkt liefert der Decodierer 54 niedrigpegelige Spannungen (d. h. Spannungen des Pegels "L") zu den ersten und zweiten Wählgatesteuerleitungen SG 1′ bzw. SG 2′, die dem benachbarten Zellenblock 10 b zugeordnet sind.

Lediglich der erste Anhebekreis 62 a, der mit dem die gewählte Zelleneinheit Ui enthaltenden Speicherzellenblock 10 a verbunden ist, wird aktiviert zur Durchführung einer Ladungspumpenoperation, welche im wesentlichen die gleiche ist, wie sie oben in Verbindung mit dem Datenauslesemodus beschrieben worden ist. Durch das Ladungspumpen wird eine angehobene Spannung Vpp (=22 V) zur ersten Wählgatesteuerleitung SG 1 geliefert, wodurch die ersten Wähltransistoren, einschließlich des Transistors Qs 1 für die gewählte Zelleneinheit U 1, zum Durchschalten gebracht werden, so daß die Zelleneinheit U 1 mit der betreffenden, ihr zugeordneten Bitleitung BL 1 verbunden wird.

In Abhängigkeit von der Ausgangsspannung Vpp (=22 V) des ersten Anhebekreises 62 a setzt die Ladungspumpen­ operation im zweiten Anhebekreis 64 a ein, mit dem Ergebnis, daß die angehobene Spannung Vpp (=22 V) auch den Wortleitungen WL 1 bis WL 7 zugespeist wird, die mit nicht gewählten Speichertransistoren M 1 bis M 7 zwischen dem ersten Wähltransistor Qs 1 und dem gewählten (oder angesteuerten) Speicherzellentransistor M 8 verbunden sind. Diese Speicherzellentransistoren M 1 bis M 7 werden infolgedessen durchgeschaltet. Wenn unter diesen Bedingungen eine Datenspannung entweder des logischen Pegels "1" oder des Pegels "0" in an sich bekannter Weise an die Bitleitung BL 1 angelegt wird, wird die Datenspannung über den Wähltransistor Qs 1 und die Speicherzellentransistoren M 1 bis M 7 zum gewählten Speicherzellentransistor M 8 übertragen und sodann in letzteren eingeschrieben.

Es ist darauf hinzuweisen, daß unter diesen Bedingungen die entsprechende Zelleneinheit U 1′, die mit der gleichen Bitleitung BL 1 im benachbarten Zellenblock 10 b verbunden ist, gegen eine Dateneinschreibung gesperrt ist, weil eine Aktivierung des ersten Spannungsanhebekreises 62 b für den benachbarten Zellenblock 10 b sowie der restlichen Spannungsanhebekreises, die den anderen, in Fig. 1 nicht dargestellten Zellenblöcken zugeordnet sind, verhindert wird, so daß der den Wortleitungen des Blockteils 10 b zugeordnete zweite Spannungsanhebekreis 64 b unbetätigt bzw. unwirksam bleibt. Dies bedeutet, daß eine ungewollte Dateneinschreibung in die nicht gewählten Zellenblöcke 10 b, . . . vermieden werden kann, obgleich deren Wortleitungen mit den Wortleitungen WL 1 bis WL 7 des gewählten Speicherzellenblocks 10 a zusammengeschaltet sind.

Anschließend wird der Speicherzellentransistor M 7 neben dem Transistor M 8, bei dem die Dateneinschreibung abgeschlossen ist, gewählt und sodann der Dateneinschreibung entsprechend der vorbestimmten Dateneinschreibreihenfolge unterworfen. In dieser Stufe des Dateneinschreibmodus ändert der gemeinsame Zeilendecodierer 54 das den Wortleitungen WL 7 zuzuspeisende Spannungspotential vom hohen Pegel "H" auf den niedrigen Pegel "L"; die anderen Wortleitungen WL 1 bis WL 6 werden dabei auf der gleichen Spannung, z. B. der hochpegeligen Spannung, gehalten, und die Wortleitung WL 1 bleibt auf derselben Spannung, z. B. der niedrigpegeligen Spannung, wie dies deutlich aus Fig. 7 hervorgeht. Als Ergebnis werden in den Speicherzellentransistor M 7 einzuschreibende, einer logischen "1" oder "0" entsprechende Daten zum vorgesehenen Transistor M 7 über Zellentransistoren M 1 bis M 6 übertragen, die sich zwischen dem Wähltransistor Qs 1 und dem augenblicklich in der Zelleneinheit U 1 gewählten bzw. angesteuerten Zellentransistor M 7 befinden. Die Daten können somit in den gewählten Zellentransistor M 7 eingeschrieben werden.

Auf ähnliche Weise, wie oben beschrieben, können die restlichen Speicherzellentransistoren M 6, M 5, . . . M 1 sequentiell der Dateneinschreibung in dieser Reihenfolge unterworfen werden. Beispielsweise kann die Dateneinschreibung am Zellentransistor M 6 dadurch erfolgen, daß die Wortleitungen WL 1 bis WL 6 mit der hochpegeligen Spannung und die Wortleitungen WL 7 und W 8 mit der niedrigpegeligen Spannung beaufschlagt werden. Beim Einschreiben von Daten in einen nächsten Zellentransistor M 5 werden auf ähnliche Weise die Wortleitungen WL 1 bis WL 4 mit der hochpegeligen Spannung und die Wortleitungen WL 5 bis WL 8 mit der niedrigpegeligen Spannung beaufschlagt. Die Dateneinschreiboperation in der Zelleneinheit U 1 ist beendet oder abgeschlossen, wenn der Zellentransistor M 1 mit der in ihn einzuschreibenden Datenspannung durch Anlegung der niedrigpegeligen Spannung an alle Wortleitungen WL 1 bis WL 8 beaufschlagt wird. Zu diesem Zeitpunkt wird die an der Bitleitung BL 1 anliegende Datenspannung über den Wähltransistor Qs 1 zum Zellentransistor M 1 übertragen.

Nachdem im Dateneinschreibmodus die angehobene Spannung Vpp durch den zweiten Spannungshebekreis 64 a erzeugt oder geliefert wird, und wenn diese Spannung an die mit dem gewählten Speicherzellentransistor bzw. den gewählten Speicherzellentransistoren M verbundene(n) Wortleitung(en) angelegt wird, kann durch D-Typ-Schalttransistoren T, die zwischen dem Speicherzellenblock 10 a und dem gemeinsamen Zeilendecodierer 54 angeordnet sind, verhindert werden, daß die erhöhte Spannung ungewollt an den gemeinsamen Zeilendecodierer 54 angelegt wird und dadurch diesen beschädigt. Außerdem kann durch diese D-Typ-Transistoren T verhindert werden, daß die erhöhte Spannung in unerwünschter Weise an die entsprechenden, gemeinsam an den Zeilendecodierer 54 angeschlossenen Wortleitungen angelegt wird, wodurch die Betriebszuverlässigkeit des EEPROMs beeinträchtigt werden könnte.

Bei dem EEPROM mit dem beschriebenen Aufbau ist der Zeilendecodiererkreis 54 gemeinsam mit einer Anzahl von Speicherzellenblöcken 10 a, 10 b, . . . verbunden, die dem gleichen Satz von Bitleitungen BL 1, BL 2, . . . BL 1024 zugeordnet sind. Infolgedessen kann der Schaltungsaufbau der peripheren Schaltung für die Speicherzellenblockteile 10 a, 10 b usw. erheblich vereinfacht werden. Durch diese Vereinfachung der tatsächlichen Schaltungsanordnung des peripheren Schaltungsteils kann das Verhältnis der Belegungsfläche des Speicherteils oder -abschnitts sowie des Ansteuerschaltungsteils dafür auf dem eine begrenzte Oberfläche aufweisenden Chip-Substrat verbessert werden. Als Ergebnis kann bei konstanter Chip-Größe eine Vergrößerung der Speicherkapazität erwartet werden; umgekehrt kann bei konstanter Speicherkapazität die erforderliche Chip-Fläche verkleinert sein. In jedem Fall kann die Integrationsdichte des EEPROMs wirkungsvoll erhöht werden.

Weiterhin umfaßt bei der beschriebenen Ausführungsform der periphere Schaltungsteil, der für jeden Speicherzellenblockteil 10 a, 10 b zur Erzeugung oder Lieferung der angehobenen Spannung Vpp vorgesehen ist, den ersten Spannungserzeugungsteil 62 für die Wählgatesteuerleitung SG 1 und den zweiten Spannungserzeugungsteil 64 für die Wortleitungen WL; der letztere Spannungserzeugungsteil detektiert oder erfaßt, daß die angehobene Spannung vom ersten Spannungserzeugungsteil 62 ausgegeben wird, und er wird in Abhängigkeit vom Detektionsergebnis automatisch aktiviert. Mit dieser Anordnung kann eine ungewollte Datenprogrammierung in einem Dateneinschreibmodus des EEPROMs vermieden werden. Mit anderen Worten: während der Durchführung einer sequentiellen Dateneinschreiboperation in einer bestimmten Speicherzelleneinheit Ui, die z. B. in einem spezifischen Speicherzellenblockteil 10 a enthalten ist, welcher unter den einem Satz von Bitleitungen BL zugeordneten Speicher­ zellenblockteilen 10 gewählt ist, kann eine fehlerhafte Dateneinschreibung bezüglich der betreffenden Wortleitungen, die ebenfalls an den gemeinsamen Zeilen­ decodierer 54 angeschlossen sind, in den restlichen, nicht gewählten Speicherzellenblockteilen 10 b, . . . , welche dem gleichen Satz von Bitleitungen BL 1 bis BL 1024 zugeordnet sind, sicher verhindert werden. Der Grund dafür ist folgender: Auch wenn die angehobene Spannung Vpp durch den ersten Spannungserzeugungsteil 62 a auf der Wählgatesteuerleitung SG 1 mit dem Ziel der Dateneinschreibung in den gewählten Zellenblockteil 10 a erzeugt oder geliefert wird, kann es nicht vorkommen, daß die Wählgatesteuerleitung SG 1′ durch den gemeinsamen Zeilendecodierer 54 mit der angehobenen Spannung Vpp in jedem der nicht gewählten Speicherzellenblockteile 10 b, . . . beschickt wird; demzufolge bleibt der erste Spannungserzeugungsteil 62 b unwirksam bzw. inaktiv, mit dem Ergebnis, daß der zweite Spannungserzeugungsteil 64 b an einer Aktivierung gehindert wird.

Die beschriebene Anordnung des peripheren Spannungsanhebeschaltungsteils kann auch zur Fähigkeit beitragen, die Notwendigkeit für die Anordnung einer Schaltung auszuschließen, welche die zweiten Spannungserzeugungsteile 64 a, 64 b, . . . für die Wortleitungen WL unabhängig bzw. getrennt steuert; dies gewährleistet eine Vereinfachung des peripheren Schaltungsteils des EEPROMs. Die Kombination der vorstehend beschriebenen technischen Merkmale ermöglicht die Schaffung eines hochintergierten EEPROMs mit verbesserter Betriebszuverlässigkeit und insbesondere verbesserter Datenprogrammierleistung.

Claims (11)

1. Nichtflüchtige Halbleiterspeichervorrichtung mit einem Substrat (14), über dem Substrat geformten parallelen Datenübertragungsleitungen (BL) und einer Anzahl von an letztere angeschlossenen Speicherzellenteilen (10) aus einem ersten und einem zweiten Speicherzellenteil (10 a bzw. 10 b), die jeweils NAND-Typ-Zelleneinheiten (U) umfassen, von denen jede eine Reihenschaltung aus einer gegebenen (vorgewählten) Zahl von Datenspeichertransistoren (M 1-M 8) und einem Schalttransistor (Qs 1) aufweist, wobei jeder Datenspeichertransistor eine Ladungsspeicherschicht (20) und ein Steuergate aufweist, dadurch gekennzeichnet, daß eine Decodierereinheit (54) gemeinsam mit den ersten und zweiten Speicherzellenteilen (10 a; 10 b) verbunden ist zwecks Erzeugung einer ersten Spannung, die einen "hohen" Potentialpegel repräsentiert, und daß an jeden der ersten und zweiten Speicherzellenteile (10 a; 10 b) eine Spannungssteuer- bzw. -regeleinrichtung (60 a; 60 b) angeschlossen ist, um in Abhängigkeit von der ersten Spannung eine zweite Spannung (Vpp) eines erhöhten Spannungspotentials zu erzeugen, das hoch genug ist, um den Schalttransistor (Qs 1) und die Datenspeichertransistoren (M) durchzuschalten (to render).

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Spannungsregeleinrichtung umfaßt:
eine mit dem Schalttransistor (Qs 1) verbundene erste Spannungserzeugungseinheit (62) zum Detektieren oder Erfassen, daß die erste Spannung dem Schalttransistor (Qs 1) zugespeist ist, und zum Erzeugen einer Ausgangsspannung, die als zweite Spannung (Vpp) dem Schalttransistor (Qs 1) zugespeist wird bzw. zuspeisbar ist, und
eine mit den Datenspeichertransistoren (M) an deren Steuergates und mit der ersten Spannungserzeugungseinheit (62) verbundene zweite Spannungserzeugungseinheit (64) zum Erzeugen der zweiten Spannung (Vpp) in Abhängigkeit von der Ausgangsspannung der ersten Spannungserzeugungseinheit (62).

3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die zweite Spannungserzeugungseinheit (64) umfaßt:
jeweils mit den Datenspeichertransistoren (M) an deren Steuergates verbundene Spannungserzeugungskreise zum Erzeugen der jeweiligen zweiten Spannungen und
eine mit der ersten Spannungserzeugungseinheit (62) sowie den Spannungserzeugungskreisen verbundene Detektoreinheit (G 3) zum Detektieren der Ausgangsspannung der ersten Spannungserzeugungseinheit (62) und zum Aktivieren der Spannungserzeugungskreise.

4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Detektoreinheit umfaßt:
einen Gatter- oder Torkreis (gate circuit) (G 1) mit einem ersten Eingang, dem die Ausgangsspannung durch die erste Spannungserzeugungseinheit (62) zugespeist wird, und einem zweiten Eingang, dem von außen her ein Betriebsmodus- oder artsteuersignal ( Φ R, Φ W, Φ E) zugespeist wird.

5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Detektoreinheit ferner umfaßt:
einen Transistor (Q 3), der zwischen den Ausgang der ersten Spannungserzeugungseinheit (62) und den ersten Eingang der Torschaltung (G 1) geschaltet ist und der ein(e) Gate(elektrode) zum Abnehmen einer Stromversorgungsspannung (Vcc) der Vorrichtung aufweist.

6. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Torschaltung ein NAND-Glied (G 1) umfaßt.

7. Vorrichtung nach Anspruch 4, gekennzeichnet durch eine Gatter- oder Toreinheit (gate means), um die erste Spannung von der Decodierereinheit (54) zum Schalttransistor (Qs 1), zu den Datenspeichertransistoren (M) und zur ersten Spannungserzeugungseinheit (62) liefern zu können und eine Anlegung der zweiten Spannung an die Decodierereinheit (54) zu verhindern.

8. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Toreinheit umfaßt:
spannungsgesteuerte Transistoren (T), die zwischen die Decodierereinheit (54) sowie den Schalttransistor (Qs 1) und die Datenspeichertranistoren (M) in jedem der Speicherzellenteile (10) geschaltet sind.

9. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß dann, wenn eine bestimmte Speicherzelleneinheit (U 1) im ersten Speicherzellenteil (10 a) gewählt ist, um Daten in einen gewünschten Datenspeichertransistor (M 2) einzuschreiben, die Decodierereinheit (54) die erste Spannung dem Schalttransistor (Qs 1) und einem oder mehreren Datenspeichertransistor(en) (M 1), zwischen dem Schalttransistor (Qs 1) und dem gewünschten Transistor (M 2) gelegen, zuspeist und die restlichen Tranistoren (M 3, . . . , M 8) in der gewählten Zelleneinheit (U 1) mit einer dritten, einen "niedrigen" Pegel repräsentierenden Spannung speist, wobei auf einer entsprechenden, der gewählten Zelleneinheit (U 1) zugeordneten Datenübertragungsleitung (BL 1) erscheinende Daten dem gewünschten Transistor (M 2) über die Transistoren (Qs 1, M 1), die in Abhängigkeit von der durch die Spannungsregeleinrichtung (60 a) gelieferten zweiten Spannung (Vpp) durchschalten, zugeführt werden.

10. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die in der bestimmten Speicherzelleneinheit (U 1) vorhandenen Datenspeichertransistoren (M 1- M 8) sequentiell der Dateneinschreiboperation in einer zu ihrer Ausrichtungs(reihen)folge umgekehrten Reihenfolge unterworfen werden, derart, daß ein von Schalttransistor (Qs 1) am weitesten entfernter Datenspeichertransistor (M 8) der Dateneinschreibung zuerst unterworfen wird, während die Dateneinschreibung an einem dem Schalttransistor (Qs 1) benachbarten (am nächsten gelegenen) Datenspeichertransistor (M 1) zuletzt erfolgt.

11. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Decodierereinheit (54) in einem Datenlöschmodus die zweite Spannung zum Schalttransistor (Qs 1) und zu allen Datenspeichertransistoren (M 1-M 8), die in jedem der ersten und zweiten Speicherzellenteile (10 a, 10 b) enthalten sind, liefert, wodurch alle Datenspeichertransistoren (M) durch die Spannungsregeleinrichtung (60) mit der zweiten Spannung (Vpp) beschickt werden, so daß die in ihnen gespeicherten Daten praktisch gleichzeitig löschbar sind.