JPH0828476B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0828476B2 JPH0828476B2 JP3285088A JP28508891A JPH0828476B2 JP H0828476 B2 JPH0828476 B2 JP H0828476B2 JP 3285088 A JP3285088 A JP 3285088A JP 28508891 A JP28508891 A JP 28508891A JP H0828476 B2 JPH0828476 B2 JP H0828476B2
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に２５６
メガビット以上のダイナミックＲＡＭ（ＤＲＡＭ）のよ
うな大規模な半導体記憶装置及びその製造方法に関す
る。
メガビット以上のダイナミックＲＡＭ（ＤＲＡＭ）のよ
うな大規模な半導体記憶装置及びその製造方法に関す
る。
【０００２】
【従来の技術】入力された情報をダイナミックに記録
し、一定時間毎にリフレッシュを行うＤＲＡＭとして、
情報を記憶する蓄積容量に、書込み読出し用の転送トラ
ンジスタを接続した蓄積容量型ＤＲＡＭが広く用いられ
ている。このＤＲＡＭには益々高集積化、大容量化が求
められており、２５６メガビットや１ギガビットもの記
憶容量のＤＲＡＭの実現に向けて開発が精力的に進めら
れている。
し、一定時間毎にリフレッシュを行うＤＲＡＭとして、
情報を記憶する蓄積容量に、書込み読出し用の転送トラ
ンジスタを接続した蓄積容量型ＤＲＡＭが広く用いられ
ている。このＤＲＡＭには益々高集積化、大容量化が求
められており、２５６メガビットや１ギガビットもの記
憶容量のＤＲＡＭの実現に向けて開発が精力的に進めら
れている。
【０００３】高集積化、大容量化が進んできたＤＲＡＭ
技術の問題点として次のような点が指摘されている（垂
井康夫、「ＤＲＡＭキャパシタプロセス技術」、第２０
回ＶＬＳＩフォーラム、１９９０年７月９日）。すなわ
ち、蓄積容量型ＤＲＡＭにおいて、蓄積容量の場合、転
送トランジスタのようにスケーリングによるメリットを
受けず、その容量値が寸法縮小に逆比例して減少すると
いう関係にあることである。この点を改良するため、蓄
積容量を有効にスケーリングする方法としてゲインセル
の方法が提唱されているが、メモリセル面積の増加、材
料の不安定さ、等のため、現在のところ採用するように
はいたっていない。したがって、従来の蓄積容量型ＤＲ
ＡＭにおいてはスケーリングに応じて蓄積容量を縮小す
ることができないことが問題である。
技術の問題点として次のような点が指摘されている（垂
井康夫、「ＤＲＡＭキャパシタプロセス技術」、第２０
回ＶＬＳＩフォーラム、１９９０年７月９日）。すなわ
ち、蓄積容量型ＤＲＡＭにおいて、蓄積容量の場合、転
送トランジスタのようにスケーリングによるメリットを
受けず、その容量値が寸法縮小に逆比例して減少すると
いう関係にあることである。この点を改良するため、蓄
積容量を有効にスケーリングする方法としてゲインセル
の方法が提唱されているが、メモリセル面積の増加、材
料の不安定さ、等のため、現在のところ採用するように
はいたっていない。したがって、従来の蓄積容量型ＤＲ
ＡＭにおいてはスケーリングに応じて蓄積容量を縮小す
ることができないことが問題である。
【０００４】ここで、蓄積容量型ＤＲＡＭにおける情報
読出の方法を簡単に説明する。ワード線オフ時のビット
線の電圧をＶＢ、メモリセルの電圧をＶＳとし、ワード
線オン時のビット線の電圧及びメモリセルの電圧を共に
Ｖとし、ビット線の容量をＣＢ、メモリセルの容量をＣ
Ｓとすると、ワード線がオンオフする前後の全電荷量が
一定であるので次式が成立する。
読出の方法を簡単に説明する。ワード線オフ時のビット
線の電圧をＶＢ、メモリセルの電圧をＶＳとし、ワード
線オン時のビット線の電圧及びメモリセルの電圧を共に
Ｖとし、ビット線の容量をＣＢ、メモリセルの容量をＣ
Ｓとすると、ワード線がオンオフする前後の全電荷量が
一定であるので次式が成立する。
【０００５】 ＣＢ×ＶＢ＋ＣＳ×ＶＳ＝（ＣＢ＋ＣＳ）×Ｖ＝全電荷量 したがって、ビット線の電位はメモリセルの電荷によっ
て次式でしめすΔＶだけ変化する。 ΔＶ＝Ｖ−ＶＢ＝（ＶＳ−ＶＢ）／（１＋ＣＢ／ＣＳ） この電位の変化ΔＶをフリップフロップにより構成され
るセンスアンプにより検出し増幅することにより情報の
読出を行う。
て次式でしめすΔＶだけ変化する。 ΔＶ＝Ｖ−ＶＢ＝（ＶＳ−ＶＢ）／（１＋ＣＢ／ＣＳ） この電位の変化ΔＶをフリップフロップにより構成され
るセンスアンプにより検出し増幅することにより情報の
読出を行う。
【０００６】センスアンプによる情報読出を安定して行
うためには、この電位変化ΔＶが大きいほどよく、メモ
リセルの容量ＣＳが大きく、ビット線の容量とメモリセ
ルの容量の比ＣＢ／ＣＳが小さいことが必要となる。こ
のようにＤＲＡＭを微細化した場合には、センスアンプ
の情報読出を考慮すると、スケーリングに応じて蓄積容
量を小さくすることができず、高集積化のネックになっ
ていた。
うためには、この電位変化ΔＶが大きいほどよく、メモ
リセルの容量ＣＳが大きく、ビット線の容量とメモリセ
ルの容量の比ＣＢ／ＣＳが小さいことが必要となる。こ
のようにＤＲＡＭを微細化した場合には、センスアンプ
の情報読出を考慮すると、スケーリングに応じて蓄積容
量を小さくすることができず、高集積化のネックになっ
ていた。
【０００７】一方、蓄積容量の大きさを定める他の要因
として、α線ソフトエラー（ＳＥＲ）の問題が知られて
いる。α線ソフトエラーに関する論文(T. Mano et al,1
983ISSCC Digest of Technical Papers pp234-235; J.
Yamada et al, 1984 ISSCCDigest of Technical Papers
pp104-105) によれば、α線ソフトエラーを防止するた
めにはメモリセルの蓄積容量を十分大きく確保する必要
があること、エラー検出修正回路（ＥＣＣ回路）を同一
チップ内に搭載すればα線ソフトエラーの問題を回避で
きることが報告されている。
として、α線ソフトエラー（ＳＥＲ）の問題が知られて
いる。α線ソフトエラーに関する論文(T. Mano et al,1
983ISSCC Digest of Technical Papers pp234-235; J.
Yamada et al, 1984 ISSCCDigest of Technical Papers
pp104-105) によれば、α線ソフトエラーを防止するた
めにはメモリセルの蓄積容量を十分大きく確保する必要
があること、エラー検出修正回路（ＥＣＣ回路）を同一
チップ内に搭載すればα線ソフトエラーの問題を回避で
きることが報告されている。
【０００８】
【発明が解決しようとする課題】このように、蓄積容量
型ＤＲＡＭを微細化して、高集積化、大容量化を進める
にあたって、α線ソフトエラーの問題やセンスアンプに
よる情報読出の問題から、蓄積容量を単にスケーリング
に応じて小さくするだけでは、ＤＲＡＭの高集積化、大
容量化が実現できず、次世代の２５６メガビットＤＲＡ
Ｍや１ギガビットＤＲＡＭという大容量の半導体記憶装
置を開発する上での大きな障害になっていた。
型ＤＲＡＭを微細化して、高集積化、大容量化を進める
にあたって、α線ソフトエラーの問題やセンスアンプに
よる情報読出の問題から、蓄積容量を単にスケーリング
に応じて小さくするだけでは、ＤＲＡＭの高集積化、大
容量化が実現できず、次世代の２５６メガビットＤＲＡ
Ｍや１ギガビットＤＲＡＭという大容量の半導体記憶装
置を開発する上での大きな障害になっていた。
【０００９】本発明の目的は、α線ソフトエラーの問題
やセンスアンプによる情報読出の問題を解決して記憶容
量の飛躍的な大容量化を実現できる半導体装置及びその
製造方法を提供することにある。
やセンスアンプによる情報読出の問題を解決して記憶容
量の飛躍的な大容量化を実現できる半導体装置及びその
製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本願発明者は、通常の製
造工程により製造できることを考慮しつつ、十分な蓄積
容量を確保することができる蓄積容量型ＤＲＡＭを提案
している(T. Ema, "Stacked Capacitor DRAM Cell Tech
nology", Technical Proceedings SEMICON/JAPAN 1990,
pp184-193) 。蓄積容量の電極をフィン構造にして、蓄
積電極の高さを増加させることなく電極の表面積を増加
させ、更に、ビット線の上部に蓄積容量の電極を構成す
るシールデッドビット線構造を採用することにより、製
造が容易で十分な蓄積容量を有するＤＲＡＭを提案して
いる。フィンを薄膜化することにより蓄積電極の高さを
劇的に減少できることが示されている。
造工程により製造できることを考慮しつつ、十分な蓄積
容量を確保することができる蓄積容量型ＤＲＡＭを提案
している(T. Ema, "Stacked Capacitor DRAM Cell Tech
nology", Technical Proceedings SEMICON/JAPAN 1990,
pp184-193) 。蓄積容量の電極をフィン構造にして、蓄
積電極の高さを増加させることなく電極の表面積を増加
させ、更に、ビット線の上部に蓄積容量の電極を構成す
るシールデッドビット線構造を採用することにより、製
造が容易で十分な蓄積容量を有するＤＲＡＭを提案して
いる。フィンを薄膜化することにより蓄積電極の高さを
劇的に減少できることが示されている。
【００１１】しかしながら、この手法を押し進めていっ
ても、フィンの薄膜化には限界があり、この限界を定量
的に把握した上で、ＤＲＡＭの設計を行うことが重要で
ある。本願発明者はフィンの薄膜化の手法を押し進めて
ＤＲＡＭの大容量化を実現するにあたっての問題点につ
いて検討を行った。フィンの１枚当たりの厚さは、「蓄
積電極の多結晶シリコンの厚さ」と「誘電体膜の厚さの
２倍」と「対向電極の多結晶シリコンの厚さ」の合計値
となる。
ても、フィンの薄膜化には限界があり、この限界を定量
的に把握した上で、ＤＲＡＭの設計を行うことが重要で
ある。本願発明者はフィンの薄膜化の手法を押し進めて
ＤＲＡＭの大容量化を実現するにあたっての問題点につ
いて検討を行った。フィンの１枚当たりの厚さは、「蓄
積電極の多結晶シリコンの厚さ」と「誘電体膜の厚さの
２倍」と「対向電極の多結晶シリコンの厚さ」の合計値
となる。
【００１２】まず、誘電体膜の厚さは、リーク電流を抑
えるという要請によって下限値が定まる。図１に誘電体
膜厚を変化させた場合の一定のリーク電流を与えるセル
プレート電圧の測定結果を示す。Ｖｃｃが３．３Ｖの動
作を前提とし、セルプレート電圧を１／２Ｖｃｃとする
と、誘電体膜厚の下限値は５〜６ｎｍとなる。また、多
結晶シリコンの厚さは、多結晶シリコンが導電体として
均一に形成されるという要請によって下限が定まり、そ
の下限値は５〜１０ｎｍとなる。
えるという要請によって下限値が定まる。図１に誘電体
膜厚を変化させた場合の一定のリーク電流を与えるセル
プレート電圧の測定結果を示す。Ｖｃｃが３．３Ｖの動
作を前提とし、セルプレート電圧を１／２Ｖｃｃとする
と、誘電体膜厚の下限値は５〜６ｎｍとなる。また、多
結晶シリコンの厚さは、多結晶シリコンが導電体として
均一に形成されるという要請によって下限が定まり、そ
の下限値は５〜１０ｎｍとなる。
【００１３】したがって、フィンの１枚当たりの厚さの
下限値は、 ５ｎｍ＋２×５ｎｍ＋５ｎｍ＝２０ｎｍ となる。製造マージンを考慮すると、３０ｎｍ程度がフ
ィン１枚当たりの下限値となる。一方、誘電体膜も多結
晶シリコンも十分な厚さを確保した場合には、フィン１
枚当たりの厚さは１００ｎｍ程度となる。
下限値は、 ５ｎｍ＋２×５ｎｍ＋５ｎｍ＝２０ｎｍ となる。製造マージンを考慮すると、３０ｎｍ程度がフ
ィン１枚当たりの下限値となる。一方、誘電体膜も多結
晶シリコンも十分な厚さを確保した場合には、フィン１
枚当たりの厚さは１００ｎｍ程度となる。
【００１４】α線ソフトエラーに対して十分な信頼性を
確保するための蓄積容量の容量値を２５ｆＦとし、この
容量値を確保するようにフィンの数を定め、メモリセル
を微細化して高集積化した場合の、記憶容量とアスペク
ト比の関係を図２に、記憶容量と蓄積電極高さの関係を
図３に示す。図２及び図３から明らかなように、蓄積電
極をフィン構造としシールデッドビット線構造（ＦＩＮ
＆ＳＢＬ）を採用した場合は通常構造を採用した場合に
比べて、アスペクト比及び蓄積電極を劇的に小さくする
ことができる。しかしながら、ＦＩＮ＆ＳＢＬの場合で
も、微細化が進んで集積度が高くなってくると、アスペ
クト比と蓄積電極の高さが急激に大きくなる。
確保するための蓄積容量の容量値を２５ｆＦとし、この
容量値を確保するようにフィンの数を定め、メモリセル
を微細化して高集積化した場合の、記憶容量とアスペク
ト比の関係を図２に、記憶容量と蓄積電極高さの関係を
図３に示す。図２及び図３から明らかなように、蓄積電
極をフィン構造としシールデッドビット線構造（ＦＩＮ
＆ＳＢＬ）を採用した場合は通常構造を採用した場合に
比べて、アスペクト比及び蓄積電極を劇的に小さくする
ことができる。しかしながら、ＦＩＮ＆ＳＢＬの場合で
も、微細化が進んで集積度が高くなってくると、アスペ
クト比と蓄積電極の高さが急激に大きくなる。
【００１５】蓄積電極が高くなると、メモリセルが形成
されたセルアレイ領域と周辺のロジック領域の高低差が
大きくなる。セルアレイ領域と周辺ロジック領域との高
低差が大きくなると、露光装置の焦点深度との関係が問
題となる。すなわち、セルアレイ領域と周辺ロジック領
域との高低差が、露光装置の焦点深度より大きくなる
と、セルアレイ領域と周辺ロジック領域とに跨がるパタ
ーンの形成が不可能になる。例えば、メモリ素子と論理
素子を同一チップ上に構成するＡＳＩＣチップのような
場合には、メモリ素子と論理素子上に金属配線を自由自
在に配線することが必須であり、このことが致命的な問
題となる。
されたセルアレイ領域と周辺のロジック領域の高低差が
大きくなる。セルアレイ領域と周辺ロジック領域との高
低差が大きくなると、露光装置の焦点深度との関係が問
題となる。すなわち、セルアレイ領域と周辺ロジック領
域との高低差が、露光装置の焦点深度より大きくなる
と、セルアレイ領域と周辺ロジック領域とに跨がるパタ
ーンの形成が不可能になる。例えば、メモリ素子と論理
素子を同一チップ上に構成するＡＳＩＣチップのような
場合には、メモリ素子と論理素子上に金属配線を自由自
在に配線することが必須であり、このことが致命的な問
題となる。
【００１６】図３に、リソグラフィ技術による露光装置
の焦点深度の予測値を書き加えると、２５６メガビット
から１ギガビットもの大容量のＤＲＡＭになると、蓄積
電極の高さのグラフと露光装置の焦点深度のグラフが交
差して上述した問題が顕在化してくる。本願発明者は上
述した問題点を考慮しつつ新たな発想に基づいて大容量
のＤＲＡＭを設計した。
の焦点深度の予測値を書き加えると、２５６メガビット
から１ギガビットもの大容量のＤＲＡＭになると、蓄積
電極の高さのグラフと露光装置の焦点深度のグラフが交
差して上述した問題が顕在化してくる。本願発明者は上
述した問題点を考慮しつつ新たな発想に基づいて大容量
のＤＲＡＭを設計した。
【００１７】まず、蓄積電極の高さは、確保すべき蓄積
容量の容量値を小さくできれば低減できる。微細化及び
集積化が進みメモリセルの面積が縮小するのに比例して
小さくできることが望ましい。したがって、本発明では
メモリセルの面積の縮小に応じて蓄積容量を小さくする
ようにし、これにより蓄積電極を高くし過ぎないように
した。
容量の容量値を小さくできれば低減できる。微細化及び
集積化が進みメモリセルの面積が縮小するのに比例して
小さくできることが望ましい。したがって、本発明では
メモリセルの面積の縮小に応じて蓄積容量を小さくする
ようにし、これにより蓄積電極を高くし過ぎないように
した。
【００１８】メモリセルの容量は、前述したようにα線
ソフトエラーの問題とセンスアンプによる情報読出の問
題により下限値が決定される。一般に、α線ソフトエラ
ーの問題による蓄積容量の下限値の方が、センスアンプ
による情報読出の問題による蓄積容量の下限値より大き
いので、α線ソフトエラーの問題に対しては、エラー検
出修正回路（ＥＣＣ回路）を設けることにより解決し、
センスアンプによる情報読出の問題のみを考慮すること
とした。
ソフトエラーの問題とセンスアンプによる情報読出の問
題により下限値が決定される。一般に、α線ソフトエラ
ーの問題による蓄積容量の下限値の方が、センスアンプ
による情報読出の問題による蓄積容量の下限値より大き
いので、α線ソフトエラーの問題に対しては、エラー検
出修正回路（ＥＣＣ回路）を設けることにより解決し、
センスアンプによる情報読出の問題のみを考慮すること
とした。
【００１９】センスアンプによる情報読出が可能である
ためには、メモリセルの容量ＣＳ自体を大きくすること
は必ずしも必要な訳ではなく、ビット線の容量ＣＢとの
比ＣＢ／ＣＳを小さくすればよい。すなわち、メモリセ
ルの容量ＣＳ自体を大きくしなくとも、ビット線の容量
ＣＢの方を小さくすればメモリセルの容量ＣＳ自体は小
さくなってもセンスアンプによる情報読出が可能とな
る。
ためには、メモリセルの容量ＣＳ自体を大きくすること
は必ずしも必要な訳ではなく、ビット線の容量ＣＢとの
比ＣＢ／ＣＳを小さくすればよい。すなわち、メモリセ
ルの容量ＣＳ自体を大きくしなくとも、ビット線の容量
ＣＢの方を小さくすればメモリセルの容量ＣＳ自体は小
さくなってもセンスアンプによる情報読出が可能とな
る。
【００２０】一方、ビット線の容量ＣＢは、ビット線の
上下の絶縁膜を厚く形成すれば小さくなるが、絶縁膜を
厚く形成するとコンタクトホールが深くなり、その加工
アスペクト比が大きくなって微細化を阻害してしまう。
微細化を進めるためには、ビット線幅の縮小に応じて縦
方向についても同様に縮小する必要があり、ビット線の
上下の絶縁膜を厚くすることはできず、ビット線の容量
ＣＢは使用する材料により決定され、減少させるにも限
界がある。
上下の絶縁膜を厚く形成すれば小さくなるが、絶縁膜を
厚く形成するとコンタクトホールが深くなり、その加工
アスペクト比が大きくなって微細化を阻害してしまう。
微細化を進めるためには、ビット線幅の縮小に応じて縦
方向についても同様に縮小する必要があり、ビット線の
上下の絶縁膜を厚くすることはできず、ビット線の容量
ＣＢは使用する材料により決定され、減少させるにも限
界がある。
【００２１】このように、ビット線の容量ＣＢは使用す
る材料により決定されてしまうので、ビット線自体の容
量を飛躍的に低減することはできない。そこで、本願発
明者は、ビット線の容量ＣＢとメモリセルの容量ＣＳの
比ＣＢ／ＣＳを小さくするために、ビット線自体の容量
を低減させるのではなく、ビット線に接続されるメモリ
セルの総数を低減するという発想に思い至った。ビット
線に接続されるメモリセルの総数を低減することによ
り、ビット線の容量ＣＢとメモリセルの容量ＣＳの比Ｃ
Ｂ／ＣＳをセンスアンプによる情報読出が可能な値以上
を確保することができる。
る材料により決定されてしまうので、ビット線自体の容
量を飛躍的に低減することはできない。そこで、本願発
明者は、ビット線の容量ＣＢとメモリセルの容量ＣＳの
比ＣＢ／ＣＳを小さくするために、ビット線自体の容量
を低減させるのではなく、ビット線に接続されるメモリ
セルの総数を低減するという発想に思い至った。ビット
線に接続されるメモリセルの総数を低減することによ
り、ビット線の容量ＣＢとメモリセルの容量ＣＳの比Ｃ
Ｂ／ＣＳをセンスアンプによる情報読出が可能な値以上
を確保することができる。
【００２２】メモリセルの総数を制限するといっても、
微細化と共にビット線のメモリセル当りの容量Ｃｂ（Ｃ
Ｂ＝Ｎ×Ｃｂ；Ｎ＝総数）自体も減少しているため、高
集積化に比例して急激にメモリセルの総数を減少させる
必要はなく、ビット線の容量ＣＢとメモリセルの容量Ｃ
Ｓの比ＣＢ／ＣＳが所定値以下になるように、メモリセ
ルの容量ＣＳとバランスをとって低減させればよい。
微細化と共にビット線のメモリセル当りの容量Ｃｂ（Ｃ
Ｂ＝Ｎ×Ｃｂ；Ｎ＝総数）自体も減少しているため、高
集積化に比例して急激にメモリセルの総数を減少させる
必要はなく、ビット線の容量ＣＢとメモリセルの容量Ｃ
Ｓの比ＣＢ／ＣＳが所定値以下になるように、メモリセ
ルの容量ＣＳとバランスをとって低減させればよい。
【００２３】したがって、本発明の目的は、情報を記憶
する蓄積容量と、情報を読み書きする転送トランジスタ
とを有するメモリセルが縦横に配置され、前記メモリセ
ルの転送トランジスタのゲートにワード線に接続された
ワード線（ＷＬ）と、このワード線（ＷＬ）の上層に裏
打ちワード線（ＡＬ）とを配置し、前記メモリセルの転
送トランジスタのソースにビット線が接続され、前記メ
モリセルに記憶された情報を、前記ビット線に接続され
たセンスアンプにより検出する半導体装置の製造方法に
おいて、前記ワード線を形成する第１のデザインルール
と前記裏打ちワード線（ＡＬ）を形成する第２のデザイ
ンルールとに基づいて、前記メモリセルの高さを、次式 メモリセル高さ＝（ワード線（ＷＬ）の焦点深度）×
｛（第２のデザインルール／第１のデザインルール） 2
−１｝ の関係を満足するように決定する ことを特徴とする半導
体装置の製造方法によって達成される。
する蓄積容量と、情報を読み書きする転送トランジスタ
とを有するメモリセルが縦横に配置され、前記メモリセ
ルの転送トランジスタのゲートにワード線に接続された
ワード線（ＷＬ）と、このワード線（ＷＬ）の上層に裏
打ちワード線（ＡＬ）とを配置し、前記メモリセルの転
送トランジスタのソースにビット線が接続され、前記メ
モリセルに記憶された情報を、前記ビット線に接続され
たセンスアンプにより検出する半導体装置の製造方法に
おいて、前記ワード線を形成する第１のデザインルール
と前記裏打ちワード線（ＡＬ）を形成する第２のデザイ
ンルールとに基づいて、前記メモリセルの高さを、次式 メモリセル高さ＝（ワード線（ＷＬ）の焦点深度）×
｛（第２のデザインルール／第１のデザインルール） 2
−１｝ の関係を満足するように決定する ことを特徴とする半導
体装置の製造方法によって達成される。
【００２４】そして、本発明により設計された半導体装
置は、情報を記憶する蓄積容量と、情報を読み書きする
転送トランジスタとを有するメモリセルが縦横に配置さ
れ、前記メモリセルの転送トランジスタのゲートに接続
されたワード線（ＷＬ）と、このワード線（ＷＬ）の上
層に裏打ちワード線（ＡＬ）とを配置し、前記メモリセ
ルの転送トランジスタのソースにビット線が接続され、
前記メモリセルに記憶された情報を、前記ビット線に接
続されたセンスアンプにより検出する半導体装置におい
て、前記メモリセルの高さが、次式 メモリセル高さ＝（ワード線（ＷＬ）の焦点深度）×
｛（裏打ちワード線（ＡＬ）のデザインルール／ワード
線（ＷＬ）のデザインルール） 2 −１｝ の関係を満足する ことを特徴としている。
置は、情報を記憶する蓄積容量と、情報を読み書きする
転送トランジスタとを有するメモリセルが縦横に配置さ
れ、前記メモリセルの転送トランジスタのゲートに接続
されたワード線（ＷＬ）と、このワード線（ＷＬ）の上
層に裏打ちワード線（ＡＬ）とを配置し、前記メモリセ
ルの転送トランジスタのソースにビット線が接続され、
前記メモリセルに記憶された情報を、前記ビット線に接
続されたセンスアンプにより検出する半導体装置におい
て、前記メモリセルの高さが、次式 メモリセル高さ＝（ワード線（ＷＬ）の焦点深度）×
｛（裏打ちワード線（ＡＬ）のデザインルール／ワード
線（ＷＬ）のデザインルール） 2 −１｝ の関係を満足する ことを特徴としている。
【００２５】本発明による製造方法により、微細化した
場合のセンスアンプに接続するメモリセルの総数の最適
値について具体的に計算した。図４は、デザインルール
に対するメモリセル容量ＣＳと、メモリセル当りのビッ
ト線容量Ｃｂの変化を示すグラフである。１６メガビッ
トＤＲＡＭにおける０．５μｍのデザインルールに対
し、１／ｋ（但し、ｋ＝０．６）づつ微細化していく
と、メモリセル容量ＣＳは非常に急激に減少していく
が、メモリセル当りのビット線容量Ｃｂはそれほど急激
に減少しない。その理由について詳述する。
場合のセンスアンプに接続するメモリセルの総数の最適
値について具体的に計算した。図４は、デザインルール
に対するメモリセル容量ＣＳと、メモリセル当りのビッ
ト線容量Ｃｂの変化を示すグラフである。１６メガビッ
トＤＲＡＭにおける０．５μｍのデザインルールに対
し、１／ｋ（但し、ｋ＝０．６）づつ微細化していく
と、メモリセル容量ＣＳは非常に急激に減少していく
が、メモリセル当りのビット線容量Ｃｂはそれほど急激
に減少しない。その理由について詳述する。
【００２６】メモリセル当りのビット線容量Ｃｂは、 Ｃｂ＝Ａ×（セル当りの長さ）×（ビット線幅）／（絶
縁膜の厚さ） で表される。但し、Ａは定数である。デザインルールが
１／ｋになると、（セル当りの長さ）も（ビット線幅）
も（絶縁膜の厚さ）も、同じく１／ｋになる。したがっ
て、デザインルールが１／ｋになった場合のメモリセル
当りのビット線容量Ｃｂｋは、 Ｃｂｋ＝Ｃｂ×（１／ｋ）×（１／ｋ）／（１／ｋ） ＝Ｃｂ×（１／ｋ） となる。すなわち、メモリセル当りのビット線容量Ｃｂ
は、デザインルールが１／ｋになると同じく１／ｋにな
る。
縁膜の厚さ） で表される。但し、Ａは定数である。デザインルールが
１／ｋになると、（セル当りの長さ）も（ビット線幅）
も（絶縁膜の厚さ）も、同じく１／ｋになる。したがっ
て、デザインルールが１／ｋになった場合のメモリセル
当りのビット線容量Ｃｂｋは、 Ｃｂｋ＝Ｃｂ×（１／ｋ）×（１／ｋ）／（１／ｋ） ＝Ｃｂ×（１／ｋ） となる。すなわち、メモリセル当りのビット線容量Ｃｂ
は、デザインルールが１／ｋになると同じく１／ｋにな
る。
【００２７】これに対し、メモリセル容量ＣＳは、 ＣＳ＝Ｂ×｛（蓄積電極平面積）×２ ＋（蓄積電極周辺長）×（フィンの厚さ）｝ ×（フィン枚数）／（誘電体厚さ） で表される。但し、Ｂは定数である。デザインルールが
１／ｋになると、（蓄積電極平面積）は１／ｋ2 とな
り、（蓄積電極周辺長）は１／ｋとなり、（フィンの厚
さ）は下限値を使用しているためほとんど変らず、（フ
ィン枚数）は焦点深度の問題から増加することなくかえ
って減少し、（誘電体厚さ）は下限値を使用しているた
めほとんど変わらない。したがって、デザインルールが
１／ｋになった場合のメモリセル容量ＣＳｋは、 ＣＳｋ≦ＣＳ×｛（１／ｋ2 ）＋（１／ｋ）｝ となる。すなわち、メモリセル容量ＣＳは、デザインル
ールが１／ｋになると１／ｋ2 で変化する。
１／ｋになると、（蓄積電極平面積）は１／ｋ2 とな
り、（蓄積電極周辺長）は１／ｋとなり、（フィンの厚
さ）は下限値を使用しているためほとんど変らず、（フ
ィン枚数）は焦点深度の問題から増加することなくかえ
って減少し、（誘電体厚さ）は下限値を使用しているた
めほとんど変わらない。したがって、デザインルールが
１／ｋになった場合のメモリセル容量ＣＳｋは、 ＣＳｋ≦ＣＳ×｛（１／ｋ2 ）＋（１／ｋ）｝ となる。すなわち、メモリセル容量ＣＳは、デザインル
ールが１／ｋになると１／ｋ2 で変化する。
【００２８】このように、デザインルールが１／ｋにな
ると、メモリセル当たりのビット線容量Ｃｂよりメモリ
セル容量ＣＳの方が１／ｋ2 と急激に変化する。そこ
で、ビット線全体の容量ＣＢをメモリセル容量ＣＳと同
様に減少させるために、ビット線に接続させるメモリセ
ルの総数を減少させればよい。図５は、デザインルール
に対するメモリセル容量ＣＳとビット線容量ＣＢ（＝Ｃ
ｂ×（メモリセル数））の比ＣＢ／ＣＳの変化を示すグ
ラフである。センスアンプＳ／Ａに接続するメモリセル
を２５６個接続した場合と、１２８個接続した場合と、
６４個接続した場合について、メモリセル容量ＣＳとビ
ット線容量ＣＢの比ＣＢ／ＣＳの変化を示している。デ
ザインルールの微細化に応じて比ＣＢ／ＣＳが急激に増
大していることがわかる。
ると、メモリセル当たりのビット線容量Ｃｂよりメモリ
セル容量ＣＳの方が１／ｋ2 と急激に変化する。そこ
で、ビット線全体の容量ＣＢをメモリセル容量ＣＳと同
様に減少させるために、ビット線に接続させるメモリセ
ルの総数を減少させればよい。図５は、デザインルール
に対するメモリセル容量ＣＳとビット線容量ＣＢ（＝Ｃ
ｂ×（メモリセル数））の比ＣＢ／ＣＳの変化を示すグ
ラフである。センスアンプＳ／Ａに接続するメモリセル
を２５６個接続した場合と、１２８個接続した場合と、
６４個接続した場合について、メモリセル容量ＣＳとビ
ット線容量ＣＢの比ＣＢ／ＣＳの変化を示している。デ
ザインルールの微細化に応じて比ＣＢ／ＣＳが急激に増
大していることがわかる。
【００２９】センスアンプによる情報読出が可能である
比ＣＢ／ＣＳの上限値は６程度であるので、製造マージ
ンも考慮すれば、図５のグラフから明らかなように、デ
ザインルールが０．１８μｍの場合はセンスアンプ当た
り１２８個のメモリセルを接続するようにすればセンス
アンプによる情報読出が可能となる。同様に、デザイン
ルールが０．１１μｍの場合はセンスアンプ当たり１２
８個又は６４個のメモリセルを接続するようにすればセ
ンスアンプによる情報読出が可能となり、デザインルー
ルが０．０６５μｍの場合はセンスアンプ当たり６４個
のメモリセルを接続するようにすればセンスアンプによ
る情報読出が可能となる。次に、メモリセルの高さの定
め方について、実際のメモリセルの構造と共に、使用す
るパターン露光装置の性能をも考慮して詳細に検討し
た。
比ＣＢ／ＣＳの上限値は６程度であるので、製造マージ
ンも考慮すれば、図５のグラフから明らかなように、デ
ザインルールが０．１８μｍの場合はセンスアンプ当た
り１２８個のメモリセルを接続するようにすればセンス
アンプによる情報読出が可能となる。同様に、デザイン
ルールが０．１１μｍの場合はセンスアンプ当たり１２
８個又は６４個のメモリセルを接続するようにすればセ
ンスアンプによる情報読出が可能となり、デザインルー
ルが０．０６５μｍの場合はセンスアンプ当たり６４個
のメモリセルを接続するようにすればセンスアンプによ
る情報読出が可能となる。次に、メモリセルの高さの定
め方について、実際のメモリセルの構造と共に、使用す
るパターン露光装置の性能をも考慮して詳細に検討し
た。
【００３０】本願発明者により提案されている蓄積容量
型ＤＲＡＭの平面図を図６に示す。図６に示すように、
複数のメモリセルを有するメモリセル領域において、多
結晶シリコン層からなるワード線ＷＬが縦方向に形成さ
れ、ワード線ＷＬに直交するようにビット線ＢＬが形成
されている。破線で囲まれた活性領域ＡＲには、ビット
線ＢＬにコンタクトするビット線コンタクトＢＬＣと、
フィン構造の蓄積電極ＳＥにコンタクトする蓄積電極コ
ンタクトＳＥＣとが、ワード線ＷＬを挟んで形成されて
いる。メモリセル上には全面に対向電極ＣＥが形成され
ている。
型ＤＲＡＭの平面図を図６に示す。図６に示すように、
複数のメモリセルを有するメモリセル領域において、多
結晶シリコン層からなるワード線ＷＬが縦方向に形成さ
れ、ワード線ＷＬに直交するようにビット線ＢＬが形成
されている。破線で囲まれた活性領域ＡＲには、ビット
線ＢＬにコンタクトするビット線コンタクトＢＬＣと、
フィン構造の蓄積電極ＳＥにコンタクトする蓄積電極コ
ンタクトＳＥＣとが、ワード線ＷＬを挟んで形成されて
いる。メモリセル上には全面に対向電極ＣＥが形成され
ている。
【００３１】多結晶シリコン層からなるワード線ＷＬを
低抵抗化するために、ワード線ＷＬの上層にアルミニウ
ム層からなる裏打ち用ワード線ＡＬを配置し、一定数の
メモリセル毎にワード線コンタクトＷＣを設けてワード
線ＷＬを裏打ち用ワード線ＡＬに接続している。ここ
で、ポリシリコン層からなるワード線ＷＬとアルミニウ
ム層からなる裏打ち用ワード線ＡＬの特徴について考え
る。
低抵抗化するために、ワード線ＷＬの上層にアルミニウ
ム層からなる裏打ち用ワード線ＡＬを配置し、一定数の
メモリセル毎にワード線コンタクトＷＣを設けてワード
線ＷＬを裏打ち用ワード線ＡＬに接続している。ここ
で、ポリシリコン層からなるワード線ＷＬとアルミニウ
ム層からなる裏打ち用ワード線ＡＬの特徴について考え
る。
【００３２】ワード線ＷＬと裏打ち用ワード線ＡＬは共
にメモリセル領域と周辺回路領域の両方に上下に重なり
合う形で形成されている。ワード線ＷＬは、周辺回路領
域とメモリセル領域の両方にわたって形成されている
が、その下地には素子分離用絶縁膜が存在するだけであ
るので高低差はほとんどない。しかしながら、隣接する
ワード線ＷＬ間にビット線コンタクトＢＬＣや蓄積電極
コンタクトＳＥＣを形成する必要があるため、図６の平
面図から明らかなように、これらコンタクトＢＬＣ、Ｓ
ＥＣを避けて配線しなければならない。このため、ワー
ド線ＷＬのデザインルールは相対的に厳しい。すなわ
ち、ワード線ＷＬは、段差の相対的に小さな下地上に形
成されているが、デザインルールは相対的に厳しいとい
う特徴がある。
にメモリセル領域と周辺回路領域の両方に上下に重なり
合う形で形成されている。ワード線ＷＬは、周辺回路領
域とメモリセル領域の両方にわたって形成されている
が、その下地には素子分離用絶縁膜が存在するだけであ
るので高低差はほとんどない。しかしながら、隣接する
ワード線ＷＬ間にビット線コンタクトＢＬＣや蓄積電極
コンタクトＳＥＣを形成する必要があるため、図６の平
面図から明らかなように、これらコンタクトＢＬＣ、Ｓ
ＥＣを避けて配線しなければならない。このため、ワー
ド線ＷＬのデザインルールは相対的に厳しい。すなわ
ち、ワード線ＷＬは、段差の相対的に小さな下地上に形
成されているが、デザインルールは相対的に厳しいとい
う特徴がある。
【００３３】一方、裏打ち用ワード線ＡＬは、メモリセ
ル領域にフィン構造の蓄積電極ＳＥが形成されているた
め、周辺回路領域とメモリセル領域における段差が大き
くなる。しかしながら、裏打ち用ワード線ＡＬは、図６
の平面図から明らかなように、隣接する裏打ち用ワード
線ＡＬ間にコンタクトを形成する必要がないため、デザ
インルールは相対的に緩やかである。すなわち、裏打ち
用ワード線ＡＬは、段差の相対的に大きな下地上に形成
されているが、デザインルールは相対的に緩やかである
という特徴がある。
ル領域にフィン構造の蓄積電極ＳＥが形成されているた
め、周辺回路領域とメモリセル領域における段差が大き
くなる。しかしながら、裏打ち用ワード線ＡＬは、図６
の平面図から明らかなように、隣接する裏打ち用ワード
線ＡＬ間にコンタクトを形成する必要がないため、デザ
インルールは相対的に緩やかである。すなわち、裏打ち
用ワード線ＡＬは、段差の相対的に大きな下地上に形成
されているが、デザインルールは相対的に緩やかである
という特徴がある。
【００３４】これらワード線ＷＬと裏打ち用ワード線Ａ
Ｌのパターン形成のどちらが困難かは、下地段差の大き
さとデザインルールの厳しさの両方を考慮して総合的に
考える必要があるが、実質的にワード線ＷＬのパターン
形成の困難度と裏打ち用ワード線ＡＬのパターン形成の
困難度が等価となったときが最もバランスがよいといえ
る。
Ｌのパターン形成のどちらが困難かは、下地段差の大き
さとデザインルールの厳しさの両方を考慮して総合的に
考える必要があるが、実質的にワード線ＷＬのパターン
形成の困難度と裏打ち用ワード線ＡＬのパターン形成の
困難度が等価となったときが最もバランスがよいといえ
る。
【００３５】蓄積電極ＳＥのフィンの数を増加すると、
メモリセル領域と周辺回路領域の高低差による段差が大
きくなり、裏打ち用ワード線ＡＬのパターン形成時の焦
点深度の余裕が厳しくなる。蓄積電極ＳＥのフィンの数
がある値以上に大きくなると、段差が大きくなりすぎて
裏打ち用ワード線ＡＬのパターン形成がワード線ＷＬの
パターン形成より困難となる。
メモリセル領域と周辺回路領域の高低差による段差が大
きくなり、裏打ち用ワード線ＡＬのパターン形成時の焦
点深度の余裕が厳しくなる。蓄積電極ＳＥのフィンの数
がある値以上に大きくなると、段差が大きくなりすぎて
裏打ち用ワード線ＡＬのパターン形成がワード線ＷＬの
パターン形成より困難となる。
【００３６】一方、蓄積電極ＳＥのフィンの数がある値
より小さいと、裏打ち用ワード線ＡＬのパターン形成時
の焦点深度の余裕は問題なくなり、逆にデザインルール
の厳しいワード線ＷＬのパターン形成の方が困難とな
る。このように考えると、デザインルール及びメモリセ
ルの面積が決定すると、それに応じて蓄積電極ＳＥの高
さの最適値が存在することになる。この最適値が決定す
れば、前述したように、蓄積電極ＳＥのフィンの数が決
定し、フィンの数から蓄積電極ＳＥの容量が決定し、蓄
積電極ＳＥの容量からセンスアンプに接続されるうるメ
モリセルの数が決定する。このようにしてメモリセル部
の基本設計が完了する。
より小さいと、裏打ち用ワード線ＡＬのパターン形成時
の焦点深度の余裕は問題なくなり、逆にデザインルール
の厳しいワード線ＷＬのパターン形成の方が困難とな
る。このように考えると、デザインルール及びメモリセ
ルの面積が決定すると、それに応じて蓄積電極ＳＥの高
さの最適値が存在することになる。この最適値が決定す
れば、前述したように、蓄積電極ＳＥのフィンの数が決
定し、フィンの数から蓄積電極ＳＥの容量が決定し、蓄
積電極ＳＥの容量からセンスアンプに接続されるうるメ
モリセルの数が決定する。このようにしてメモリセル部
の基本設計が完了する。
【００３７】本願発明者は、蓄積電極ＳＥの高さの最適
値について提案し、そのような高さの蓄積電極型ＤＲＡ
Ｍの製造方法について提案する。パターン露光装置の解
像力と焦点深度は、次式により与えられる。 解像力＝ｋ1 ×（λ／ＮＡ） 焦点深度＝ｋ2 ×（λ／（ＮＡ）2 ） ただし、ｋ1 ：比例係数 ｋ2 ：比例係数 λ：光の波長 ＮＡ：開口数 通常のパターン露光装置においては、λとＮＡはパター
ン露光装置により固定されている。このときの、解像力
と焦点深度との関係を図７に示す。横軸は解像力をデザ
インルールとして示すもので、ライン・アンド・スペー
ス・パターンとした場合、ラインの幅とスペースの幅の
平均値である。縦軸は焦点深度（ＤＯＦ）を示してい
る。
値について提案し、そのような高さの蓄積電極型ＤＲＡ
Ｍの製造方法について提案する。パターン露光装置の解
像力と焦点深度は、次式により与えられる。 解像力＝ｋ1 ×（λ／ＮＡ） 焦点深度＝ｋ2 ×（λ／（ＮＡ）2 ） ただし、ｋ1 ：比例係数 ｋ2 ：比例係数 λ：光の波長 ＮＡ：開口数 通常のパターン露光装置においては、λとＮＡはパター
ン露光装置により固定されている。このときの、解像力
と焦点深度との関係を図７に示す。横軸は解像力をデザ
インルールとして示すもので、ライン・アンド・スペー
ス・パターンとした場合、ラインの幅とスペースの幅の
平均値である。縦軸は焦点深度（ＤＯＦ）を示してい
る。
【００３８】図７おいて、点Ａがワード線ＷＬの相対的
に緩やかなデザインルールに基づくポイントであり、点
Ｂが裏打ち用ワード線ＡＬの相対的に厳しいデザインル
ールに基づくポイントである。図７から明らかなよう
に、下地の段差の全くない状態では、デザインルールの
緩やかな裏打ち用ワード線ＡＬは、ワード線ＷＬより、
Ｈだけ大きい焦点深度余裕が確保されている。したがっ
て、メモリセルの高さを余裕分Ｈとすれば、ワード線Ｗ
Ｌと裏打ち用ワード線ＡＬとは実際のパターン形成にお
いて、同じだけの焦点深度余裕を有することになる。メ
モリセルの高さが、Ｈより小さければワード線ＷＬのパ
ターン形成が厳しくなり、Ｈより大きければ裏打ち用ワ
ード線ＡＬのパターン形成が厳しくなる。すなわち、裏
打ち用ワード線ＡＬとワード線ＷＬの焦点深度余裕の差
Ｈが、メモリセルの蓄積電極ＳＥの高さの最適値となる
ことがわかった。
に緩やかなデザインルールに基づくポイントであり、点
Ｂが裏打ち用ワード線ＡＬの相対的に厳しいデザインル
ールに基づくポイントである。図７から明らかなよう
に、下地の段差の全くない状態では、デザインルールの
緩やかな裏打ち用ワード線ＡＬは、ワード線ＷＬより、
Ｈだけ大きい焦点深度余裕が確保されている。したがっ
て、メモリセルの高さを余裕分Ｈとすれば、ワード線Ｗ
Ｌと裏打ち用ワード線ＡＬとは実際のパターン形成にお
いて、同じだけの焦点深度余裕を有することになる。メ
モリセルの高さが、Ｈより小さければワード線ＷＬのパ
ターン形成が厳しくなり、Ｈより大きければ裏打ち用ワ
ード線ＡＬのパターン形成が厳しくなる。すなわち、裏
打ち用ワード線ＡＬとワード線ＷＬの焦点深度余裕の差
Ｈが、メモリセルの蓄積電極ＳＥの高さの最適値となる
ことがわかった。
【００３９】このように、メモリセルの高さを裏打ち用
ワード線ＡＬとワード線ＷＬの焦点深度余裕の差Ｈと定
めることが望ましいが、図７からわかるように、ワード
線ＷＬの点Ａ近傍の領域はデザインルールによって、焦
点深度が急激に変化するため、プロセス的に非常に不安
定になるおそれがあり、量産する際の問題が多くなる。
こういった場合には、ワード線ＷＬのデザインルールに
よる点Ａ近傍の焦点深度の値が安定化するように、パタ
ーン露光装置のレンズの開口数ＮＡや使用する光の波長
λを変えることが望ましい。
ワード線ＡＬとワード線ＷＬの焦点深度余裕の差Ｈと定
めることが望ましいが、図７からわかるように、ワード
線ＷＬの点Ａ近傍の領域はデザインルールによって、焦
点深度が急激に変化するため、プロセス的に非常に不安
定になるおそれがあり、量産する際の問題が多くなる。
こういった場合には、ワード線ＷＬのデザインルールに
よる点Ａ近傍の焦点深度の値が安定化するように、パタ
ーン露光装置のレンズの開口数ＮＡや使用する光の波長
λを変えることが望ましい。
【００４０】点Ａ近傍の焦点深度の値を安定化させるた
めには、前述の式から、パターン露光装置のレンズの開
口数ＮＡを大きくするか、使用する光の波長λを小さく
することにより実現できる。このように変化させる前後
の装置１と装置２における解像力と焦点深度との関係を
図８に示す。図８の装置２のグラフから明らかなよう
に、開口数ＮＡを大きくするか、波長λを小さくする
と、ワード線ＷＬの点Ａ近傍の焦点深度は安定化する
が、裏打ち用ワード線ＡＬの点Ｂ近傍の焦点深度余裕
は、開口数ＮＡの２乗に反比例し、波長λに比例するた
め、かえって減少してしまう。裏打ち用ワード線ＡＬの
パターン形成時（点Ｂに相当）の焦点深度余裕は、ワー
ド線ＷＬのパターン形成時（点Ａに相当）に比べ、メモ
リセルの高さ分だけ厳しくなっている。したがって、装
置２を使用した場合にはメモリセルは低ければ低いほど
よいということになる。
めには、前述の式から、パターン露光装置のレンズの開
口数ＮＡを大きくするか、使用する光の波長λを小さく
することにより実現できる。このように変化させる前後
の装置１と装置２における解像力と焦点深度との関係を
図８に示す。図８の装置２のグラフから明らかなよう
に、開口数ＮＡを大きくするか、波長λを小さくする
と、ワード線ＷＬの点Ａ近傍の焦点深度は安定化する
が、裏打ち用ワード線ＡＬの点Ｂ近傍の焦点深度余裕
は、開口数ＮＡの２乗に反比例し、波長λに比例するた
め、かえって減少してしまう。裏打ち用ワード線ＡＬの
パターン形成時（点Ｂに相当）の焦点深度余裕は、ワー
ド線ＷＬのパターン形成時（点Ａに相当）に比べ、メモ
リセルの高さ分だけ厳しくなっている。したがって、装
置２を使用した場合にはメモリセルは低ければ低いほど
よいということになる。
【００４１】実際のセル設計に於いては、 （焦点深度）−（メモリセルの高さ）＞製造プロセス余
裕 となるようにメモリセルの高さを決定するが、この状態
では裏打ち用ワード線ＡＬのパターン形成の困難度が非
常に高くなってしまう。しかしながら、図８の装置１の
グラフから明らかなように、装置１を使用した場合には
裏打ち用ワード線ＡＬの焦点深度をより大きく確保でき
る。
裕 となるようにメモリセルの高さを決定するが、この状態
では裏打ち用ワード線ＡＬのパターン形成の困難度が非
常に高くなってしまう。しかしながら、図８の装置１の
グラフから明らかなように、装置１を使用した場合には
裏打ち用ワード線ＡＬの焦点深度をより大きく確保でき
る。
【００４２】したがって、装置１を使用して裏打ち用ワ
ード線ＡＬのパターンを形成し、装置２を用いてワード
線ＷＬのパターンを形成すれば、それぞれ最良の状態で
パターン形成できることがわかる。そして、装置１によ
る裏打ち用ワード線ＡＬの焦点深度と装置２によるワー
ド線ＷＬの焦点深度との差Ｈと等しい高さの蓄積電極Ｓ
Ｅをメモリセルに形成すれば、両者の実質的な焦点深度
余裕が同じになり、プロセス的に安定した状態の製造が
可能となる。
ード線ＡＬのパターンを形成し、装置２を用いてワード
線ＷＬのパターンを形成すれば、それぞれ最良の状態で
パターン形成できることがわかる。そして、装置１によ
る裏打ち用ワード線ＡＬの焦点深度と装置２によるワー
ド線ＷＬの焦点深度との差Ｈと等しい高さの蓄積電極Ｓ
Ｅをメモリセルに形成すれば、両者の実質的な焦点深度
余裕が同じになり、プロセス的に安定した状態の製造が
可能となる。
【００４３】装置１と装置２の特性を実現するために
は、パターン露光装置の波長λと開口数ＮＡのどちらを
変化させても原理的に可能であるが、波長λを変化する
よりも開口数ＮＡを変化させる方が有利である。使用す
る光の波長λを変える場合は、パターン露光装置の光源
の変更だけでなく、使用するレジスト等の材料まで変更
する必要があり、ワード線ＷＬと裏打ち用ワード線ＡＬ
のパターン形成のために全く別のパターン露光装置体系
を必要とする。
は、パターン露光装置の波長λと開口数ＮＡのどちらを
変化させても原理的に可能であるが、波長λを変化する
よりも開口数ＮＡを変化させる方が有利である。使用す
る光の波長λを変える場合は、パターン露光装置の光源
の変更だけでなく、使用するレジスト等の材料まで変更
する必要があり、ワード線ＷＬと裏打ち用ワード線ＡＬ
のパターン形成のために全く別のパターン露光装置体系
を必要とする。
【００４４】一方、パターン露光装置の開口数ＮＡは、
レジスト等の材料を変更する必要がない。レンズの開口
数ＮＡはウエーハ上に結像する最大傾角により定義され
るので、瞳部分のスリットと絞り部分のスリットを変更
するだけで、開口数ＮＡを変化することができ、波長λ
よりも相対的に簡単に変更できる。したがって、本発明
の目的は、デザインルールの相対的に厳しい第１の導電
層を段差の相対的に小さな下地上に形成し、デザインル
ールの相対的に緩やかな第２の導電層を段差の相対的に
大きな下地上に形成する半導体装置の製造方法におい
て、相対的に大きな第１のレンズ開口数のパターン露光
装置を用いて前記第１の導電層のパターンを形成し、相
対的に小さな第２のレンズ開口数のパターン露光装置を
用いて前記第２の導電層のパターンを形成することを特
徴とする半導体装置の製造方法によっても達成される。
レジスト等の材料を変更する必要がない。レンズの開口
数ＮＡはウエーハ上に結像する最大傾角により定義され
るので、瞳部分のスリットと絞り部分のスリットを変更
するだけで、開口数ＮＡを変化することができ、波長λ
よりも相対的に簡単に変更できる。したがって、本発明
の目的は、デザインルールの相対的に厳しい第１の導電
層を段差の相対的に小さな下地上に形成し、デザインル
ールの相対的に緩やかな第２の導電層を段差の相対的に
大きな下地上に形成する半導体装置の製造方法におい
て、相対的に大きな第１のレンズ開口数のパターン露光
装置を用いて前記第１の導電層のパターンを形成し、相
対的に小さな第２のレンズ開口数のパターン露光装置を
用いて前記第２の導電層のパターンを形成することを特
徴とする半導体装置の製造方法によっても達成される。
【００４５】
【実施例】本発明の一実施例による半導体記憶装置を図
９を用いて説明する。本実施例による半導体記憶装置で
は０．１μｍのデザインルールにより設計した。なお、
セルアレイ領域とロジック領域との配線は０．１５μｍ
のデザインルールにより設計した。
９を用いて説明する。本実施例による半導体記憶装置で
は０．１μｍのデザインルールにより設計した。なお、
セルアレイ領域とロジック領域との配線は０．１５μｍ
のデザインルールにより設計した。
【００４６】ｐ型シリコン基板１０表面をフィールド酸
化膜１２により素子領域を画定する。素子領域には転送
トランジスタのソース及びドレインとしてｎ+不純物ソ
ース領域１４ｓ、ｎ+ 不純物ドレイン領域１４ｄが形成
されている。ｎ+ 不純物ソース領域１４ｓとｎ+ 不純物
ドレイン領域１４ｄ間のチャネル領域は約０．１μｍで
ある。このチャネル領域上にはゲート酸化膜（図示せ
ず）を介して約０．１μｍ幅の多結晶シリコンのワード
線１６が形成されている。
化膜１２により素子領域を画定する。素子領域には転送
トランジスタのソース及びドレインとしてｎ+不純物ソ
ース領域１４ｓ、ｎ+ 不純物ドレイン領域１４ｄが形成
されている。ｎ+ 不純物ソース領域１４ｓとｎ+ 不純物
ドレイン領域１４ｄ間のチャネル領域は約０．１μｍで
ある。このチャネル領域上にはゲート酸化膜（図示せ
ず）を介して約０．１μｍ幅の多結晶シリコンのワード
線１６が形成されている。
【００４７】ワード線１６上には酸化膜１８が形成され
ている。ｎ+ 不純物ソース領域１４ｓ上の酸化膜１８に
は約０．１μｍのコンタクトホールが形成され、酸化膜
１８上にはｎ+ 不純物ソース領域１４ｓとコンタクトす
る多結晶シリコンのビット線２０が形成されている。ビ
ット線２０上には酸化窒化膜２２が形成されている。ｎ
+ 不純物ドレイン領域１４ｄ上の酸化膜１８及び酸化窒
化膜２２には約０．１μｍのコンタクトホールが形成さ
れ、酸化窒化膜２２上にはｎ+ 不純物ドレイン領域１４
ｄとコンタクトする多結晶シリコンの蓄積電極２４が形
成されている。蓄積電極２４はフィン構造をしており、
各フィンの表面には酸化膜と窒化膜を積層した誘電体膜
（図示せず）を介して多結晶シリコンの対向電極２６が
形成されている。
ている。ｎ+ 不純物ソース領域１４ｓ上の酸化膜１８に
は約０．１μｍのコンタクトホールが形成され、酸化膜
１８上にはｎ+ 不純物ソース領域１４ｓとコンタクトす
る多結晶シリコンのビット線２０が形成されている。ビ
ット線２０上には酸化窒化膜２２が形成されている。ｎ
+ 不純物ドレイン領域１４ｄ上の酸化膜１８及び酸化窒
化膜２２には約０．１μｍのコンタクトホールが形成さ
れ、酸化窒化膜２２上にはｎ+ 不純物ドレイン領域１４
ｄとコンタクトする多結晶シリコンの蓄積電極２４が形
成されている。蓄積電極２４はフィン構造をしており、
各フィンの表面には酸化膜と窒化膜を積層した誘電体膜
（図示せず）を介して多結晶シリコンの対向電極２６が
形成されている。
【００４８】対向電極２６上にＰＳＧ膜２８を形成して
平坦化したが、セルアレイ領域と周辺ロジック領域との
間には約０．１２μｍの高低差が生じている。ＰＳＧ膜
２８上には約０．１５μｍ幅のワード線３０が約０．１
５μｍ間隔で形成されている。ワード線３０上には酸化
膜３２が形成されている。セルアレイ領域と周辺ロジッ
ク領域との間を接続するアルミニウム配線３４が酸化膜
３２上に形成されている。
平坦化したが、セルアレイ領域と周辺ロジック領域との
間には約０．１２μｍの高低差が生じている。ＰＳＧ膜
２８上には約０．１５μｍ幅のワード線３０が約０．１
５μｍ間隔で形成されている。ワード線３０上には酸化
膜３２が形成されている。セルアレイ領域と周辺ロジッ
ク領域との間を接続するアルミニウム配線３４が酸化膜
３２上に形成されている。
【００４９】本実施例の半導体記憶装置の製造工程にお
いて用いる露光手段としては、ＡｒＦを用いたエキシマ
レーザ（波長＝０．１９３μｍ）と位相シフト法を組合
わせて行った。この露光手段の焦点深度は約０．６μｍ
である。ウエーハの平坦度、焦点面の検出精度等を考慮
して、製造マージンとして０．４μｍを見込み、蓄積電
極２４全体の高さの限界値を０．２μｍとした。
いて用いる露光手段としては、ＡｒＦを用いたエキシマ
レーザ（波長＝０．１９３μｍ）と位相シフト法を組合
わせて行った。この露光手段の焦点深度は約０．６μｍ
である。ウエーハの平坦度、焦点面の検出精度等を考慮
して、製造マージンとして０．４μｍを見込み、蓄積電
極２４全体の高さの限界値を０．２μｍとした。
【００５０】蓄積電極２４では約２０ｎｍ厚のフィンを
約２０ｎｍ間隔で製造し、フィンを３枚とした。これに
より蓄積電極２４の全体の高さは０．１２μｍとなり、
高さの限界値である０．２μｍに対して十分な余裕をも
たせた。また、加工寸法が０．１μｍであるから蓄積電
極２４のアスペクト比は１．２となり十分な余裕をもた
せた。なお、このときの誘電体膜（図示せず）の厚さを
４ｎｍとして、蓄積容量として７ｆＦを確保した。
約２０ｎｍ間隔で製造し、フィンを３枚とした。これに
より蓄積電極２４の全体の高さは０．１２μｍとなり、
高さの限界値である０．２μｍに対して十分な余裕をも
たせた。また、加工寸法が０．１μｍであるから蓄積電
極２４のアスペクト比は１．２となり十分な余裕をもた
せた。なお、このときの誘電体膜（図示せず）の厚さを
４ｎｍとして、蓄積容量として７ｆＦを確保した。
【００５１】使用する電源電圧は、電池動作することも
考慮して１．５Ｖとすると、センスアンプによる情報読
出を安定して行うためには、センスアンプ（図示せず）
には１００ｍＶの信号電圧が必要とされる。したがっ
て、次式が成立する。 １００ｍＶ＝（１５００ｍＶ／２）／（１＋ＣＢ／ＣＳ） また、上述したようにＣＳ＝７ｆＦであるから、ビット
線容量ＣＢは、 ＣＢ＝（７５０／１００−１）×７＝４５．５ｆＦ となる。メモリセル当たりのビット線容量Ｃｂは、図４
に示すように、０．３ｆＦであるので、センスアンプ当
たりに接続できるメモリセルの総数Ｎの上限値Ｎｍａｘ
は、 Ｎｍａｘ＝４５．５／０．３＝１５２ となる。実際には２進法に都合のよい個数を選ぶ必要が
あるので、本実施例ではセンスアンプ当たり１２８個の
メモリセルを接続するようにした。このとき、センスア
ンプの情報読出の信号電圧として１１５ｍＶ程度が確保
でき、十分安定した情報読出が可能である。
考慮して１．５Ｖとすると、センスアンプによる情報読
出を安定して行うためには、センスアンプ（図示せず）
には１００ｍＶの信号電圧が必要とされる。したがっ
て、次式が成立する。 １００ｍＶ＝（１５００ｍＶ／２）／（１＋ＣＢ／ＣＳ） また、上述したようにＣＳ＝７ｆＦであるから、ビット
線容量ＣＢは、 ＣＢ＝（７５０／１００−１）×７＝４５．５ｆＦ となる。メモリセル当たりのビット線容量Ｃｂは、図４
に示すように、０．３ｆＦであるので、センスアンプ当
たりに接続できるメモリセルの総数Ｎの上限値Ｎｍａｘ
は、 Ｎｍａｘ＝４５．５／０．３＝１５２ となる。実際には２進法に都合のよい個数を選ぶ必要が
あるので、本実施例ではセンスアンプ当たり１２８個の
メモリセルを接続するようにした。このとき、センスア
ンプの情報読出の信号電圧として１１５ｍＶ程度が確保
でき、十分安定した情報読出が可能である。
【００５２】なお、７ｆＦの蓄積容量ではα線ソフトエ
ラーにより記憶された情報が破壊されるおそれがあるの
で、本実施例ではエラー検出修正回路（図示せず）を同
一チップ内に搭載するようにしている。このように本実
施例によれば、α線ソフトエラーの問題やセンスアンプ
による情報読出の問題を現実的な製造工程を用いて解決
して大容量の半導体記憶装置を実現できる。
ラーにより記憶された情報が破壊されるおそれがあるの
で、本実施例ではエラー検出修正回路（図示せず）を同
一チップ内に搭載するようにしている。このように本実
施例によれば、α線ソフトエラーの問題やセンスアンプ
による情報読出の問題を現実的な製造工程を用いて解決
して大容量の半導体記憶装置を実現できる。
【００５３】本発明の他の実施例による半導体記憶装置
の製造方法について図１０を用いて説明する。上記実施
例においては、パターン露光装置の開口数ＮＡを変更す
ることなく、多結晶シリコン層のワード線１６及びアル
ミニウム層のワード線３０のパターンを形成したが、本
実施例では、ワード線１６のパターン形成の際とワード
線３０のパターン形成の際と、更にはアルミニウム配線
３４のパターン形成の際とで、開口数ＮＡを各々変化す
るようにしている。
の製造方法について図１０を用いて説明する。上記実施
例においては、パターン露光装置の開口数ＮＡを変更す
ることなく、多結晶シリコン層のワード線１６及びアル
ミニウム層のワード線３０のパターンを形成したが、本
実施例では、ワード線１６のパターン形成の際とワード
線３０のパターン形成の際と、更にはアルミニウム配線
３４のパターン形成の際とで、開口数ＮＡを各々変化す
るようにしている。
【００５４】本実施例におけるパターン露光装置の光学
系の詳細を図１０に示す。ここでは露光装置として、よ
り完成度の高いＫｒＦエキシマレーザを用い、２５６Ｍ
ＤＲＡＭを製造する。エキシマレーザである光源４０か
らの光（波長＝０．２４８μｍ）は、楕円ミラー４２に
より平行光線になるように反射され、凸レンズ４４によ
りフライアイレンズ４６に収束される。フライアイレン
ズ４６を用いることにより強力で均一性ある照明光を得
ることができる。フライアイレンズ４６からの光束は光
源アパーチャ４８により絞られ、凸レンズ５０により収
束される。収束された光束は、照明系アパーチャ５２に
より絞られ凸レンズ５４によりレチクルマスク５６上に
照射される。凸レンズ５０、５４により照明レンズ系を
構成している。
系の詳細を図１０に示す。ここでは露光装置として、よ
り完成度の高いＫｒＦエキシマレーザを用い、２５６Ｍ
ＤＲＡＭを製造する。エキシマレーザである光源４０か
らの光（波長＝０．２４８μｍ）は、楕円ミラー４２に
より平行光線になるように反射され、凸レンズ４４によ
りフライアイレンズ４６に収束される。フライアイレン
ズ４６を用いることにより強力で均一性ある照明光を得
ることができる。フライアイレンズ４６からの光束は光
源アパーチャ４８により絞られ、凸レンズ５０により収
束される。収束された光束は、照明系アパーチャ５２に
より絞られ凸レンズ５４によりレチクルマスク５６上に
照射される。凸レンズ５０、５４により照明レンズ系を
構成している。
【００５５】レチクルマスク５６を透過した光束は、凸
レンズ５８により収束され、瞳であるプロジェクション
レンズアパーチャ６０により絞られる。絞られた光は凸
レンズ６２によりウエーハ６４上に収束される。凸レン
ズ５８、６２により縮小レンズ系を構成している。本実
施例では、このようなパターン露光装置の光学系の開口
数ＮＡを変化させることにより、デザインルールに対す
る焦点深度特性を変えようとしている。
レンズ５８により収束され、瞳であるプロジェクション
レンズアパーチャ６０により絞られる。絞られた光は凸
レンズ６２によりウエーハ６４上に収束される。凸レン
ズ５８、６２により縮小レンズ系を構成している。本実
施例では、このようなパターン露光装置の光学系の開口
数ＮＡを変化させることにより、デザインルールに対す
る焦点深度特性を変えようとしている。
【００５６】開口数ＮＡは、ウエーハ６４上に結像する
最大傾角をθとすると、次式 ＮＡ＝ｓｉｎθ で表わされる。最大傾角θは瞳の大きさにより定まる。
したがって、瞳部分のプロジェクションレンズアパーチ
ャ６０の大きさを変更することにより、開口数ＮＡを変
更することができる。
最大傾角をθとすると、次式 ＮＡ＝ｓｉｎθ で表わされる。最大傾角θは瞳の大きさにより定まる。
したがって、瞳部分のプロジェクションレンズアパーチ
ャ６０の大きさを変更することにより、開口数ＮＡを変
更することができる。
【００５７】しかし、瞳部分のプロジェクションレンズ
アパーチャ６０の大きさを単に変更するだけでは光源の
位相分散σも同時に変化してしまうという問題があり、
位相分散σが変化しないようにする必要がある。 位相分散σは、次式 σ＝（コンデンサレンズ開口数）／｛（１／ｍ）（縮小レンズ開口数）｝ ＝ｓｉｎθ1 ／｛（１／ｍ）ｓｉｎθ）｝ ただし、１／ｍ：縮小倍率 で表わされる。したがって、次式 ｓｉｎθ1 ＝（ＮＡ／ｍ）×σ が成立するように、絞り部分の照明形アパーチャ５２の
大きさも同時に変化する必要がある。
アパーチャ６０の大きさを単に変更するだけでは光源の
位相分散σも同時に変化してしまうという問題があり、
位相分散σが変化しないようにする必要がある。 位相分散σは、次式 σ＝（コンデンサレンズ開口数）／｛（１／ｍ）（縮小レンズ開口数）｝ ＝ｓｉｎθ1 ／｛（１／ｍ）ｓｉｎθ）｝ ただし、１／ｍ：縮小倍率 で表わされる。したがって、次式 ｓｉｎθ1 ＝（ＮＡ／ｍ）×σ が成立するように、絞り部分の照明形アパーチャ５２の
大きさも同時に変化する必要がある。
【００５８】これら検討した点をまとめると、瞳部分の
プロジェクションレンズアパーチャ６０の大きさを変更
して開口数ＮＡを変化すると共に、絞り部分の照明形ア
パーチャ５２の大きさも同時に変更させて位相分散σが
一定になるようにすることができる。パターン露光装置
における波長λを一定にし、開口数ＮＡを変化させる
と、次式 焦点深度＝ｋ×（λ／（ＮＡ）2 ） 〜（ｋ／λ）×（解像力）2 〜（デザインルール）2 の関係が成立する。したがって、最適なメモリセルの蓄
積電極の高さは、 最適メモリセル高さ＝（ワード線ＷＬの焦点深度）×
｛（ワード線ＡＬのデザインルール／ワード線ＷＬのデ
ザインルール）2 −１｝ となる。
プロジェクションレンズアパーチャ６０の大きさを変更
して開口数ＮＡを変化すると共に、絞り部分の照明形ア
パーチャ５２の大きさも同時に変更させて位相分散σが
一定になるようにすることができる。パターン露光装置
における波長λを一定にし、開口数ＮＡを変化させる
と、次式 焦点深度＝ｋ×（λ／（ＮＡ）2 ） 〜（ｋ／λ）×（解像力）2 〜（デザインルール）2 の関係が成立する。したがって、最適なメモリセルの蓄
積電極の高さは、 最適メモリセル高さ＝（ワード線ＷＬの焦点深度）×
｛（ワード線ＡＬのデザインルール／ワード線ＷＬのデ
ザインルール）2 −１｝ となる。
【００５９】例えば、２５６ＭＤＲＡＭにおいて、ワー
ド線ＷＬのデザインルールを０．２μｍ、裏打ち用ワー
ド線ＡＬのデザインルールを０．２４μｍ、ワード線Ｗ
Ｌの焦点深度を０．５μｍとすると、 焦点深度の差Ｈ＝０．５×（１−（０．２４／０．２）2 ） ＝０．５×０．４４ ＝０．２２［μｍ］ が成立し、この焦点深度の差Ｈが最適なメモリセルの高
さとなる。同時にワード線ＷＬの露光時のＮＡを０．６
とすると、ワード線ＡＬの露光時のＮＡ′は０．６×
（０．２／０．２４）＝０．５が良いこともわかる。
ド線ＷＬのデザインルールを０．２μｍ、裏打ち用ワー
ド線ＡＬのデザインルールを０．２４μｍ、ワード線Ｗ
Ｌの焦点深度を０．５μｍとすると、 焦点深度の差Ｈ＝０．５×（１−（０．２４／０．２）2 ） ＝０．５×０．４４ ＝０．２２［μｍ］ が成立し、この焦点深度の差Ｈが最適なメモリセルの高
さとなる。同時にワード線ＷＬの露光時のＮＡを０．６
とすると、ワード線ＡＬの露光時のＮＡ′は０．６×
（０．２／０．２４）＝０．５が良いこともわかる。
【００６０】厳格には、メモリセルの高さは蓄積電極２
４の高さと、キャパシタ対向電極２６、ビット線２０等
の厚さの総和となり、本実施例では蓄積電極２４の高さ
を０．１２μｍと定めた。蓄積電極２４では約２０ｎｍ
厚のフィンを約２０ｎｍ間隔で製造し、フィンを３枚と
した。これにより蓄積電極２４の全体の高さは０．１２
μｍと最適な高さとなった。また、加工寸法が０．２μ
ｍであるから蓄積電極２４のアスペクト比は０．６とな
り十分な余裕をもたせた。なお、このときの誘電体膜
（図示せず）の厚さを５ｎｍとして、蓄積容量として１
８ｆＦを確保した。使用する電源電圧は、電池動作する
ことも考慮して１．５Ｖとすると、センスアンプによる
情報読出を安定して行うためには、センスアンプ（図示
せず）には１００ｍＶの信号電圧が必要とされる。した
がって、次式が成立する。
４の高さと、キャパシタ対向電極２６、ビット線２０等
の厚さの総和となり、本実施例では蓄積電極２４の高さ
を０．１２μｍと定めた。蓄積電極２４では約２０ｎｍ
厚のフィンを約２０ｎｍ間隔で製造し、フィンを３枚と
した。これにより蓄積電極２４の全体の高さは０．１２
μｍと最適な高さとなった。また、加工寸法が０．２μ
ｍであるから蓄積電極２４のアスペクト比は０．６とな
り十分な余裕をもたせた。なお、このときの誘電体膜
（図示せず）の厚さを５ｎｍとして、蓄積容量として１
８ｆＦを確保した。使用する電源電圧は、電池動作する
ことも考慮して１．５Ｖとすると、センスアンプによる
情報読出を安定して行うためには、センスアンプ（図示
せず）には１００ｍＶの信号電圧が必要とされる。した
がって、次式が成立する。
【００６１】 １００ｍＶ＝（１５００ｍＶ／２）／（１＋ＣＢ／ＣＳ） また、上述したようにＣＳ＝１８ｆＦであるから、ビッ
ト線容量ＣＢは、 ＣＢ＝（７５０／１００−１）×１８＝１１７ｆＦ となる。メモリセル当たりのビット線容量Ｃｂは、０．
６ｆＦであるので、センスアンプ当たりに接続できるメ
モリセルの総数Ｎの上限値Ｎｍａｘは、 Ｎｍａｘ＝１１７／０．６＝１９５ となる。実際には２進法に都合のよい個数を選ぶ必要が
あるので、本実施例ではセンスアンプ当たり１２８個の
メモリセルを接続するようにした。このとき、センスア
ンプの情報読出の信号電圧として１４０ｍＶ程度が確保
でき、十分安定した情報読出が可能である。
ト線容量ＣＢは、 ＣＢ＝（７５０／１００−１）×１８＝１１７ｆＦ となる。メモリセル当たりのビット線容量Ｃｂは、０．
６ｆＦであるので、センスアンプ当たりに接続できるメ
モリセルの総数Ｎの上限値Ｎｍａｘは、 Ｎｍａｘ＝１１７／０．６＝１９５ となる。実際には２進法に都合のよい個数を選ぶ必要が
あるので、本実施例ではセンスアンプ当たり１２８個の
メモリセルを接続するようにした。このとき、センスア
ンプの情報読出の信号電圧として１４０ｍＶ程度が確保
でき、十分安定した情報読出が可能である。
【００６２】次に、アルミニウム配線３４は、メモリセ
ルのピッチとは余り関係なくデザインルールには自由度
がある。そこで、次のようにしてデザインルールを定め
た。まず、ワード線ＡＬは０．２４μｍＬ／Ｓであり、
加工アスペクト比と隣接配線間の干渉を抑えるため、そ
の厚さを０．２４μｍとした。したがって、アルミニウ
ム配線２４は、メモリセルの高さ０．２２μｍと、ワー
ド線ＡＬの厚さ０．２４μｍとを足した分、０．４６μ
ｍの高低差を有する段差上に形成せねばならない。アル
ミニウム配線３４のデザインルールをｘとすると、焦点
進度の差は０．４６μｍであるから、次式が成立する。
ルのピッチとは余り関係なくデザインルールには自由度
がある。そこで、次のようにしてデザインルールを定め
た。まず、ワード線ＡＬは０．２４μｍＬ／Ｓであり、
加工アスペクト比と隣接配線間の干渉を抑えるため、そ
の厚さを０．２４μｍとした。したがって、アルミニウ
ム配線２４は、メモリセルの高さ０．２２μｍと、ワー
ド線ＡＬの厚さ０．２４μｍとを足した分、０．４６μ
ｍの高低差を有する段差上に形成せねばならない。アル
ミニウム配線３４のデザインルールをｘとすると、焦点
進度の差は０．４６μｍであるから、次式が成立する。
【００６３】 ０．４６＝０．５×｛（ｘ／０．２）2 −１｝ 上式をｘについて解くと、 ｘ＝０．２８μｍ となり、これが最適デザインルールとなる。実際には少
し余裕をもたせて、０．３μｍとし、加工性を考えて厚
さも０．３μｍとした。しかし厚さが０．３μｍでは長
距離配線の抵抗、ボンディングのダメージ等を考えると
不都合があり、更に１μｍ厚さのアルミニウム配線を更
に１層追加することとした。
し余裕をもたせて、０．３μｍとし、加工性を考えて厚
さも０．３μｍとした。しかし厚さが０．３μｍでは長
距離配線の抵抗、ボンディングのダメージ等を考えると
不都合があり、更に１μｍ厚さのアルミニウム配線を更
に１層追加することとした。
【００６４】このように本実施例によれば、パターン露
光装置の開口数ＮＡを変更することにより、バランスの
よい製造プロセスにより大容量の半導体記憶装置を安定
して製造することができる。
光装置の開口数ＮＡを変更することにより、バランスの
よい製造プロセスにより大容量の半導体記憶装置を安定
して製造することができる。
【００６５】
【発明の効果】以上の通り、本発明によれば、α線ソフ
トエラーの問題やセンスアンプによる情報読出の問題を
解決して記憶容量の大容量化を実現できる。
トエラーの問題やセンスアンプによる情報読出の問題を
解決して記憶容量の大容量化を実現できる。
【図１】誘電体膜厚を変化させた場合に一定のリーク電
流を与えるセルプレート電圧の測定結果を示すグラフで
ある。
流を与えるセルプレート電圧の測定結果を示すグラフで
ある。
【図２】蓄積容量型ＤＲＡＭにおける記憶容量とアスペ
クト比の関係を示すグラフである。
クト比の関係を示すグラフである。
【図３】蓄積容量型ＤＲＡＭにおける記憶容量と蓄積電
極高さの関係を示すグラフである。
極高さの関係を示すグラフである。
【図４】蓄積容量型ＤＲＡＭにおけるデザインルールに
対するメモリセル容量ＣＳと、メモリセル当りのビット
線容量Ｃｂの変化を示すグラフである。
対するメモリセル容量ＣＳと、メモリセル当りのビット
線容量Ｃｂの変化を示すグラフである。
【図５】蓄積容量型ＤＲＡＭにおけるデザインルールに
対するメモリセル容量ＣＳとビット線容量ＣＢの比ＣＢ
／ＣＳの変化を示すグラフである。
対するメモリセル容量ＣＳとビット線容量ＣＢの比ＣＢ
／ＣＳの変化を示すグラフである。
【図６】蓄積容量型ＤＲＡＭの要部を示す平面図であ
る。
る。
【図７】パターン露光装置における解像力と焦点深度の
関係を示すグラフである。
関係を示すグラフである。
【図８】レンズの開口数又は光の波長の異なるパターン
露光装置の解像力と焦点深度の関係を示すグラフであ
る。
露光装置の解像力と焦点深度の関係を示すグラフであ
る。
【図９】本発明の一実施例による半導体記憶装置を示す
断面図である。
断面図である。
【図１０】本発明の他の実施例におけるパターン露光装
置の光学系を示す図である。
置の光学系を示す図である。
１０…ｐ型シリコン基板 １２…フィールド酸化膜 １４ｓ…ｎ+ 不純物ソース領域 １４ｄ…ｎ+ 不純物ドレイン領域 １６…ワード線 １８…酸化膜 ２０…ビット線 ２２…酸化窒化膜 ２４…蓄積電極 ２６…対向電極 ２８…ＰＳＧ膜 ３０…ワード線 ３２…酸化膜 ３４…アルミニウム配線 ４０…光源 ４２…楕円ミラー ４４…凸レンズ ４６…フライアイレンズ ４８…光源アパーチャ ５０…凸レンズ ５２…照明系アパーチャ ５４…凸レンズ ５６…レチクルマスク ５８…凸レンズ ６０…プロジェクションレンズアパーチャ ６２…凸レンズ ６４…ウエーハ
Claims (16)
- 【請求項１】 情報を記憶する蓄積容量と、情報を読み
書きする転送トランジスタとを有するメモリセルが縦横
に配置され、前記メモリセルの転送トランジスタのゲー
トに接続されたワード線（ＷＬ）と、このワード線（Ｗ
Ｌ）の上層に裏打ちワード線（ＡＬ）とを配置し、前記
メモリセルの転送トランジスタのソースにビット線が接
続され、前記メモリセルに記憶された情報を、前記ビッ
ト線に接続されたセンスアンプにより検出する半導体装
置において、前記メモリセルの高さが、次式 メモリセル高さ＝（ワード線（ＷＬ）の焦点深度）×
｛（裏打ちワード線（ＡＬ）のデザインルール／ワード
線（ＷＬ）のデザインルール） 2 −１｝ の関係を満足する ことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、前記ワード線（ＷＬ）の デザインルールが０．２μｍ以
下であり、 前記センスアンプに接続される前記メモリセルの総数が
１２８個以下であることを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、前記ワード線（ＷＬ）の デザインルールが０．１μｍ以
下であり、 前記センスアンプに接続される前記メモリセルの総数が
６４個以下であることを特徴とする半導体装置。 - 【請求項４】 請求項１記載の半導体装置において、 前記メモリセルの面積が１．０μｍ2 以下であり、 前記センスアンプに接続される前記メモリセルの総数が
１２８個以下であることを特徴とする半導体装置。 - 【請求項５】 請求項１記載の半導体装置において、 前記メモリセルの面積が０．４μｍ2 以下であり、 前記センスアンプに接続される前記メモリセルの総数が
６４個以下であることを特徴とする半導体装置。 - 【請求項６】 請求項１記載の半導体装置において、 前記ビット線のメモリセル当たりの容量が１．５ｆＦ以
下であり、 前記センスアンプに接続される前記メモリセルの総数が
１２８個以下であることを特徴とする半導体装置。 - 【請求項７】 請求項１記載の半導体装置において、 前記ビット線のメモリセル当たりの容量が０．８ｆＦ以
下であり、 前記センスアンプに接続される前記メモリセルの総数が
６４個以下であることを特徴とする半導体装置。 - 【請求項８】 請求項１記載の半導体装置において、 前記メモリセルの容量が３０ｆＦ以下であり、 前記センスアンプに接続される前記メモリセルの総数が
１２８個以下であることを特徴とする半導体装置。 - 【請求項９】 請求項１記載の半導体装置において、 前記メモリセルの容量が１０ｆＦ以下であり、 前記センスアンプに接続される前記メモリセルの総数が
６４個以下であることを特徴とする半導体装置。 - 【請求項１０】 請求項１乃至９のいずれかに記載の半
導体装置において、 前記メモリセルに記憶された情報のエラーを検出して訂
正するエラー検出訂正手段を有していることを特徴とす
る半導体装置。 - 【請求項１１】 情報を記憶する蓄積容量と、情報を読
み書きする転送トランジスタとを有するメモリセルが縦
横に配置され、前記メモリセルの転送トランジスタのゲ
ートにワード線に接続されたワード線（ＷＬ）と、この
ワード線（ＷＬ）の上層に裏打ちワード線（ＡＬ）とを
配置し、前記メモリセルの転送トランジスタのソースに
ビット線が接続され、前記メモリセルに記憶された情報
を、前記ビット線に接続されたセンスアンプにより検出
する半導体装置の製造方法において、前記ワード線を形成する第１のデザインルールと前記裏
打ちワード線（ＡＬ）を形成する第２のデザインルール
とに基づいて、前記メモリセルの高さを、次式 メモリセル高さ＝（ワード線（ＷＬ）の焦点深度）×
｛（第２のデザインルール／第１のデザインルール） 2
−１｝ の関係を満足するように決定する ことを特徴とする半導
体装置の製造方法。 - 【請求項１２】 情報を記憶する蓄積容量と、情報を読
み書きする転送トランジスタとを有するメモリセルを含
むセルアレイ領域と、前記メモリセルに記憶された情報
を検出するセンスアンプを含む周辺回路領域とを有する
半導体装置の製造方法において、 前記セルアレイ領域と前記周辺回路領域における段差の
相対的に緩やかな第１のパターンを形成するための第１
のデザインルールと、前記セルアレイ領域と前記周辺回
路領域における段差の相対的に厳しい第２のパターンを
形成するための第２のデザインルールとに基づいて、前
記メモリセルの高さを、次式 メモリセルの高さ＝（第１のパターンの焦点深度）×
｛（第２のデザインルール／第１のデザインルール） 2
−１｝ の関係を満足するように決定する第１のステップと、 前記第１のステップにより決定された前記メモリセルの
高さに基づいて前記蓄積容量の容量を決定する第２のス
テップと、 前記第２のステップにより決定された前記蓄積容量の容
量に基づいて、前記センスアンプに接続される前記メモ
リセルの総数を決定する第３のステップとを有し、 前記第１乃至第３のステップにおける決定に基づいて前
記半導体装置を製造することを特徴とする半導体装置の
製造方法。 - 【請求項１３】 請求項１１又は１２記載の半導体装置
の製造方法において、 相対的に大きな第１のレンズ開口数のパターン露光装置
を用いて前記第１のデザインルールによる第１のパター
ンを形成し、 相対的に小さな第２のレンズ開口数のパターン露光装置
を用いて前記第２のデザインルールによる第２のパター
ンを形成することを特徴とする半導体装置の製造方法。 - 【請求項１４】 請求項１３記載の半導体装置の製造方
法において、 前記第１のレンズ開口数と前記第２のレンズ開口数の比
が、前記第１のパターンのパターンピッチと前記第２の
パターンのパターンピッチの比の逆数にほぼ等しいこと
を特徴とする半導体装置の製造方法。 - 【請求項１５】 請求項１３又は１４記載の半導体装置
の製造方法において、 前記第２のパターンが形成されている下地の段差は、前
記メモリセルの蓄積容量により生じていることを特徴と
する半導体装置の製造方法。 - 【請求項１６】 請求項１５記載の半導体装置の製造方
法において、 前記メモリセルの蓄積容量の高さが、前記第２のパター
ンを形成する際のパターン露光装置の第２の焦点深度か
ら前記第１のパターンを形成する際のパターン露光装置
の第１の焦点深度を減算した焦点深度の差より小さいこ
とを特徴とする半導体装置の製造方法。
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