KR930001415A - 메모리 셀 캐패시터를 구비한 반도체 메모리 장치 및 그의 제조방법 - Google Patents

메모리 셀 캐패시터를 구비한 반도체 메모리 장치 및 그의 제조방법 Download PDF

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Abstract

내용없음

Description

메모리 셀 캐패시터를 구비한 반도체 메모리 장치 및 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 본 발명의 제1실시예에 따른 DRAM의 전체 구조를 도시한 블럭도,
제7도는 제6도의 DRAM의 요부를 도시한 평면도,
제8도는 제6도의 DRAM의 요부를 도시한 단면도,
제10도는 본 실시예의 장치의 제조시 이용되는 노광장치의 개구수의 절환을 도시한 그래프,
제11도는 본 발명의 DRAM의 제조시 이용되는 노광장치의 구성을 도시한 도면,
제12도는 본 발명의 제2실시예의 따른 DRAM의 구성을 도시한 블럭도이다.

Claims (13)

  1. 메모리 셀 캐패시터 (SE)ㄹ르 갖는 다수의 메모리 셀이 포함되며 제1 표면 높이를 갖는 메모리 셀 어레이 영역과, 상기의 제1 표면 높이 보다 낮은 제2표면 높이를 갖는 영역을 포함하되, 상기의 메모리 셀 어레이 영역과 주변영역이 스텝경계에 의해 서로 경계를 이루도록 한 DRAM의 제조방법에 있어서; (a) DRAM을 형성하는 워드선(WL,16)과 비트선 (BL, 20) 및 상기 메모리 셀 어레이영역으로부터 상기 스텝 경계를 지나 주변영역까지 연장된 패턴에 대해 DRAM에 이용되는 작은 패턴 폭을 특정하는 디자인룰을 결정하는 단계와; (b) 상기의 단계(a)에서 결정된 디자인룰에 따라 상기 스텝 경계의 스텝 높이 (H)를 결정하는 단계와, (c) 상기 단계(b)에서 결정된 스텝 경계의 스텝 높이에 따라 메모리 셀 캐패시터의 용량(Cs)을 결정하는 단계와; (d) 메모리 셀의 용량에 대한 기생요량의 비 (CB/CS)가 예정된 수보다 작게 되도록 비트선의 기생요량 (CB)을 결정하는 단계; 및 (e) 상기 (d)에서 결정된 비트선의 기생용량에 따라 한 개의 비트선(BL)에 연결된 메모리 셀의 수(N, Nmax)를 결정하는 단계로 구성된 DRAM의 제조방법.
  2. 제1항에 있어서, 제1항에 있어서, 상기의 단계 (b)는 워드선(WL)과 비트선(BL)에 대응하여 DRAM의 장치 패턴을 노광하는 데 이용되는 노광장치의 촛점 심도를 결정하는 단계와 하기의 관계에 따라 스텝 높이(H)를 얻는 단계를 포함함을 특징으로 하는 방법.
    H = DOF × (DRULE1/DRULE2)2-1)
    여기에서 DOF는 워드선과 비트선의 촛점 심도이고, DRULE1은 스텝 경계를 지나 연장된 패턴의 디자인룰이며, DRULE2는 워드선 및 비트선의 디자인룰이다.
  3. 제1항에 있어서, 상기의 단계(b)는 (b-1) 워드선 (WL)과 비트선(BL)을 위한 디자인룰에 대응하여 DRAM을 노광하는 데 이용되는 노광장치의 제1 개구수(NA2)를 결정하는 단계와; (b-3) 상기의 단계 (b-1)과 (b-2)에서 얻어진 제1 및 제2개구수에 따라 스텝 높이 (H)를 결정하는 단계를 포함함을 특징으로 하는 방법.
  4. 제1항에 있어서, 상기의 단계(c)는 상기 디자인룰에 따라 메모리 셀 캐패시터(SE)의 면적과, 상기 스텝높이(H)에 따라 메모리 셀 캐패시터의 높일(H)를 결정하는 단계를 포함함을 특징으로 하는 방법.
  5. 제1항에 있어서, 상기의 스텝(d)에서 이용된 예정된 수는 약 6으로 설정됨을 특징으로 하는 방법.
  6. 제1항에 있어서, 상기의 스텝(d)에서 이용된 예정된 수는 감지증폭기에 의해 검출하기 위한 신호 전압(△V)이 메모리 셀에 기억된 정보량을 독출할 때 비트선(BL)에서 얻어지도록 결정됨을 특징으로 하는 방법.
  7. 제6항에 있어서, 상기 예정된 수는 100mV를 초과하는 신호 전압(V)이 메모리 셀에 기억된 정보량을 독출 할 때 비트선에서 얻어지도록 결정됨을 특징으로 하는 방법.
  8. 제1항에 있어서, 상기의 단계(9)는 비트선의 디자인룰에 따라 메모리 셀당 비트선의 기생 용량(Cb)을 제산하는 단계를 또한 포함함을 특징으로 하는 방법.
  9. 제8항에 있어서, 상기의 단계(e)는 메모리 셀당 비트선의 기생용량(Cb)에 의해서 단계(d)에서 결정된 비트선의 기생요량(Cb)을 제산하는 단계를 또한 포함함을 특징으로 하는 방법.
  10. 횡과열로 배치되며 전하 형태로 정보를 기억하기 위한 메모리 셀 캐패시터(SE)를 포함함을 다수의 메모리셀(M)과 상기 메모리 셀을 선택하기 위한 비트선(BL)과 상기 비트선에 공급된 정보신호를 메모리 셀에 기입하며, 상기 메모리 셀에 기억된 정보를 전기 신호형태로 비트선에 출력하기 위해 상개 메모리 셀(SE)과 비트선(BL)을 상호 연결하기 위한 전달 게이트 트랜지스터(14s, 14d, 16)와 상기 전달 게이트 트랜지스터를 제어하는 워드선(WL) 및 메모리 셀에 기억된 정보의 내용을 독출할 때 비트선에서 얻어진 정보신호를 검출하기 위한 감지증폭기(104)를 포함하는 DRAM의 제조방법에 있어서, 상기 DRAM의 패턴을 노광시킬 때 얻어지는 최소패턴을 특정하는 디자인룰에 따라 메모리 ㅅ레 캐패시터(SE)의 면적과 높이를 결정하는 단계와; 상기 메모리 셀 캐패시터의 용량(Cs)과 비트선의 용량(Cs)을 결정하는 단계와; 비트선의 용량(Cs)이 상기 메모리 셀 캐패시터의 용량(Cs)에 대해 결정된 예정수를 초과하지 않도록 한 메모리 셀의 수(Nmax)를 결정하는 단계를 포함하되 상기의 예정된 수는 상기의 감지 증폭기가 신뢰성 독출 동작을 성취하도록 결정됨을 특징으로 하는 방법.
  11. 다수의 로우와 컬럼으로 배열되며 소정의 용량을 갖는 메모리 셀 캐패시터(SF)와 상기 메모리 셀 캐패시터에 연결된 전달 게이트 트랜지스터(14s, 14d, 16)를 포함하는 다수의 메모리 셀 서브 어레이(101i)로 분할된 다수의 메모리 셀(M)과; 상기 메모리 셀의 컬럼에 대응하여 각각의 메모리 셀 서브 어레이에 제공되며 메모리 셀의 컬럼에 포함된 다수의 메모리 셀에 공통 연결되는 다수의 비트선(BL)과; 상기 메모리 셀의 로우에 대응하며 각 메모리 셀 서브 어레이에 제공되며 메모리 셀의 로우에 포함된 다수의 메모리 셀에 공통 연결되는 다수의 워드선(WL)을 포함하는 메모리 셀 어레이와; 비트선(BL)과 워드 선(WL)을 선택하기 위해 선택된 메모리 셀을 어드레스하는 어드레스 데이터를 공급하기 위한 디코딩 수단(103, 105, 106)과; 상기 선택된 비트선(BL)을 통해 상기의 선택된 메모리 셀로부터 데이터를 독출하고 그곳에 데이터를 기입하기 위한 독출/기입 수단(103, 107, 108, 109)으로 구성하되, 상기 각 비트선(BL)은 0.2㎛이하의 최소 패턴 폭을 갖으며, 각 비트선에 128과 동일하거나 작은 수의 메모리 셀이 연결됨을 특징으로 하는 DRAM.
  12. 제11항에 있어서, 상기의 각 비트선(BL)은 약 0.2의 최소 패턴을 갖으며, 상기의 메모리 셀 캐패시터의 용량(Cs)은 약 18fF임을 특징으로 하는 DRAM.
  13. 제11항에 있어서, 상기의 각 비트선(BL)은 약 0.1의 최소 패턴폭을 갖으며, 상기의 메모리 셀 캐패시터의 용량(Cs)은 약 7fF임을 특징으로 하는 DRAM.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250674A (ja) * 1995-03-15 1996-09-27 Toshiba Microelectron Corp 半導体記憶装置
US5663076A (en) * 1995-08-08 1997-09-02 Lsi Logic Corporation Automating photolithography in the fabrication of integrated circuits
KR0182006B1 (ko) * 1995-11-10 1999-04-15 김광호 반도체 패키지 장치 및 몰딩물질에 의해 발생하는 기생용량의 산출방법
JPH118243A (ja) * 1997-06-17 1999-01-12 Nec Corp 半導体装置
WO1999000752A1 (en) * 1997-06-27 1999-01-07 S3 Incorporated Method and apparatus for incorporating dynamic random access memory design modules into an integrated circuit chip design
US6418353B1 (en) * 1998-04-22 2002-07-09 Lsi Logic Corporation Automating photolithography in the fabrication of integrated circuits
US6083790A (en) * 1999-02-11 2000-07-04 Taiwan Semiconductor Manufacturing Company Ltd. Method for making y-shaped multi-fin stacked capacitors for dynamic random access memory cells
JP2001093982A (ja) * 1999-09-22 2001-04-06 Hitachi Ltd 配線容量計算方法、クロストークディレイ計算方法、およびそれらのデータを記憶したコンピュータ読み取り可能な記憶媒体
US6277685B1 (en) * 1999-10-20 2001-08-21 United Microelectronics Corp. Method of forming a node contact hole on a semiconductor wafer
US6232154B1 (en) * 1999-11-18 2001-05-15 Infineon Technologies North America Corp. Optimized decoupling capacitor using lithographic dummy filler
JP2001168098A (ja) * 1999-12-10 2001-06-22 Seiko Epson Corp 半導体装置及びパターンデータ作成方法
KR100702552B1 (ko) * 2003-12-22 2007-04-04 인터내셔널 비지네스 머신즈 코포레이션 이중 게이트 ＦｉｎＦＥＴ 디자인을 위한 자동화 레이어생성 방법 및 장치
WO2006099538A2 (en) * 2005-03-15 2006-09-21 Nanodynamics, Inc. Devices with ultrathin structures and method of making same
US7499307B2 (en) * 2005-06-24 2009-03-03 Mosys, Inc. Scalable embedded DRAM array
TWI664631B (zh) * 2010-10-05 2019-07-01 日商半導體能源研究所股份有限公司 半導體記憶體裝置及其驅動方法
US9105351B2 (en) * 2011-11-09 2015-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including amplifier circuit
WO2015046995A1 (ko) * 2013-09-30 2015-04-02 주식회사 엘지화학 폴리올레핀

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US32090A (en) * 1861-04-16 Clothes-wbiitgee
US4056811A (en) * 1976-02-13 1977-11-01 Baker Roger T Circuit for the improvement of semiconductor memories
USRE32090E (en) * 1980-05-07 1986-03-04 At&T Bell Laboratories Silicon integrated circuits
JPS58154256A (ja) * 1982-03-10 1983-09-13 Hitachi Ltd 半導体装置
US4576479A (en) * 1982-05-17 1986-03-18 Downs Michael J Apparatus and method for investigation of a surface
JPS6050940A (ja) * 1983-08-31 1985-03-22 Toshiba Corp 半導体集積回路
KR930007280B1 (ko) * 1983-09-07 1993-08-04 가부시기가이샤 히다찌세이사꾸쇼 전하 전송형 전압증폭기를 갖는 반도체 메모리
US4679171A (en) * 1985-02-07 1987-07-07 Visic, Inc. MOS/CMOS memory cell
US4732485A (en) * 1985-04-17 1988-03-22 Olympus Optical Co., Ltd. Optical surface profile measuring device
US4694205A (en) * 1985-06-03 1987-09-15 Advanced Micro Devices, Inc. Midpoint sense amplification scheme for a CMOS DRAM
US4791616A (en) * 1985-07-10 1988-12-13 Fujitsu Limited Semiconductor memory device
JPH0731908B2 (ja) * 1985-10-09 1995-04-10 株式会社東芝 半導体記憶装置
JP2511415B2 (ja) * 1986-06-27 1996-06-26 沖電気工業株式会社 半導体装置
KR100212098B1 (ko) * 1987-09-19 1999-08-02 가나이 쓰도무 반도체 집적회로 장치 및 그 제조 방법과 반도체 집적 회로 장치의 배선기판 및 그 제조 방법
US5166904A (en) * 1988-02-05 1992-11-24 Emanuel Hazani EEPROM cell structure and architecture with increased capacitance and with programming and erase terminals shared between several cells
DE68926793T2 (de) * 1988-03-15 1997-01-09 Toshiba Kawasaki Kk Dynamischer RAM
US4958318A (en) * 1988-07-08 1990-09-18 Eliyahou Harari Sidewall capacitor DRAM cell
US5136533A (en) * 1988-07-08 1992-08-04 Eliyahou Harari Sidewall capacitor DRAM cell
JP2940553B2 (ja) * 1988-12-21 1999-08-25 株式会社ニコン 露光方法
US5075890A (en) * 1989-05-02 1991-12-24 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with nand cell
JPH03136276A (ja) * 1989-10-20 1991-06-11 Fujitsu Ltd ダイナミック型半導体記憶装置
US5208176A (en) * 1990-01-16 1993-05-04 Micron Technology, Inc. Method of fabricating an enhanced dynamic random access memory (DRAM) cell capacitor using multiple polysilicon texturization
EP0449422B1 (en) * 1990-02-26 1997-06-18 Nec Corporation Semiconductor memory device
US5234858A (en) * 1990-11-16 1993-08-10 Micron Technology, Inc. Stacked surrounding wall capacitor
JP2820187B2 (ja) * 1992-04-16 1998-11-05 三星電子 株式会社 半導体装置の製造方法

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Publication number Publication date
KR960010734B1 (ko) 1996-08-07
US6066871A (en) 2000-05-23
JPH0828476B2 (ja) 1996-03-21
EP0517255A2 (en) 1992-12-09
JPH0548035A (ja) 1993-02-26
US5414636A (en) 1995-05-09
EP0517255A3 (en) 1993-11-18
EP0517255B1 (en) 1997-09-03
US5874332A (en) 1999-02-23

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