KR900003939B1 - 반도체 메모리 장치 - Google Patents

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KR900003939B1
KR900003939B1 KR1019850006742A KR850006742A KR900003939B1 KR 900003939 B1 KR900003939 B1 KR 900003939B1 KR 1019850006742 A KR1019850006742 A KR 1019850006742A KR 850006742 A KR850006742 A KR 850006742A KR 900003939 B1 KR900003939 B1 KR 900003939B1
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히로시 미야모또
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미쓰비시 뎅기 가부시끼가이샤
시기 모리야
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Abstract

내용 없음.

Description

반도체 메모리 장치
제 1 도는 본 발명의 일실시예에 의한 반도체 메모리장치의 평면도.
제 2 도는 다이내믹램의 배치도.
제 3 도는 종래의 다이내믹램의 센스앰프 부분의 배치도.
제 4 도는 메모리셀과 센스앰프와의 접속도.
제 5 도는 종래의 다이내믹램의 동작의 일부를 표시한 파형도.
제 6 도는 제 1 도에서 도시한 장치의 동작의 일부를 표시한 파형도.
* 도면의 주요부분에 대한 부호의 설명
MCA : 메모리셀어레이 SAA : 쎈스앰프열
BLl,
Figure kpo00001
: 비트선 SBLl, SBLl,…,
Figure kpo00002
: 비트선에 접속된 배선
3 : 배선
CC1,CC2 : 메모리셀의 콘덴서(도면중 동일부호는 동일 또는 상당부분을 표시한다)
본 발명은 대규모 집적회로화된 반도체 메모리장치에 관한 것으로 특히 다이내믹랜덤 억세스메모리(dynamic random access memory)(이하 다이내믹 RAM이라고 한다)에 관한 것이다.
우선 일반적인 다이내믹 RAM의 배치에 대하여 제 2 도를 참조하여 설명한다.
도면에 있어서 MCA는 메모리셀어레이(momory cell array), WL는 워드선(word line), BL은 비트선(bit line), SAA는 센스앰프(sense amplifier)열이고 워드선(WL) 및 비트선(BL)은 메모리용량에 따라 메모리셀어레이(MCA)내에 복수개 설치되는 것이지만 여기에서는 각기 1개만을 도시하고 있다. 제 2 도의 a, b, c, d로 포위되는 센스앰프열(SAA)의 끝부분의 센스앰프에 대하여 종래의 것의 배치도를 제 3 도에 도시한다.
도면에 있어서 SBL1,SBL1…, SBL3는 각기 비트선과 접속된 센스앰프내의 알루미니움(aluminium)배선, 1은 도시하지 아니한 메모리셀의 셀 프레이트(cell plate)를 단락하는 알루미니움배선, G1,…, G6는 센스앰프를 구성하는 절연게이트 전계효과 트랜지스터(이하 FET라고 칭한다)의 게이트, 2는 센스앰프 활성화신호에 접속된 알루미니움배선이고 알루미니움배선
Figure kpo00003
이 센스앤프를 구성하는 FET의 드레인에 알루미니움배선 2가 그 소스(source)에 접속되어 있다.
더욱이 도면중에 파선은 상기 FET의 소스, 드레인을 형성하기 위한 활성화영역을 표시한 것이다. 종래의 다이내믹램에서는 제 3 도에 도시한 바와같이 소정의 반복주기를 가진 인접한 센스앰프내의 알루미니움배선끼리의 간격 d1, d2 및 d3는 각 센스앰프끼리 동등하게 되도록 배치되어 있지만 센스앰프열(SAA)의 가장 바깥쪽의 센스앰프의 알루미니움배선(SBL1)과 다시 그 외측에 배치된 알루미니움배선(1)과의 간격 d1a, d2a 및 d3a는 센스앰프내의 알루미니움배선끼리의 간격 d1,d2 및 d3와는 다르게 배치되었다.
제 3 도에서는 d1a, d2a 및 d3a가 d1, d2 및 d3보다도 각기 작은 경우를 도시한 것이다. 다음은 제 3 도에 도시된 부분과 그 근방의 접속을 제 4 도에 도시한다.
도면에 있어서 BL1 및
Figure kpo00004
은 각기 알루미니움배선 SBL1 및
Figure kpo00005
과 접속되는 비트선, QS1 및 QS2는 센스앰프를 구성하는 FET, S는 센스앰프 활성화신호이다.
그리고 도면중에 FET는 N채널 인핸스멘드(N channel enhancement)형으로 한다.
또한 WL1 및WL2는 워드선이고 DWL1 및 DWL2는 더미워드(dummy word)선이다.
QC1, QC2 및 CC1, CC2는 메모리셀을 구성하는 FET 및 콘덴서이고 QDl, Q D2 및 CD1, CD2는 더미셀을 구성하는 FET 및 콘덴서이다.
또한 QR1 및 QR2는 더미셀 방전용 FET이고 각 게이트에는 더미셀 리세트(reset)신호 RST가 접속되어 있다.
더우기 알루미니움배선 SBL1 및
Figure kpo00006
에는 접지 전위에 대한 부유용량 CS10 및 CS20과 알루미니움배선 SBL1,
Figure kpo00007
상호간에 선간용량 CS21가 전기적으로 접속되고 다시 알루미니움배선 SBL1에는 외측의 알루미니움배선 1에 대한 선간용량 CS11이 접속되며 알루미니움배선
Figure kpo00008
에는 인접해 있는 알루미니움배선
Figure kpo00009
에 대한 선간용량 CS23이 접속된다.
여기서 센스앰프내의 각 알루미니움배선에 대하여서는 부유용량과 선간용량과의 합산한 것이 대략 동일하게 되게 배치되어 있으나 제 3 도에 도시한 바와같이 센스앰프열 SAA의 가장 외측에 알루미니움배선 SBL1에 대하여서는 다시 그 외측의 알루미니움배선 1과의 간격이 타의 알루미니움배선과 상이하고 작기 때문에 알루미니움배선 SBL1에 부수하는 용량은 타의 알루미니움배선에 부수하는 용량보다도 크게 되어있다·
따라서 본건 출원인이 기히 개발한 바와같이 알루미니움배선(1)에서 연장되어서 비트선 BL1의 외측에 배치되는 알루미니움배선과 비트선 BL1과의 간격을 비트선(BLl)과 비트선(BL2)과의 간격을 동등하게 하여 비트선에 부수하는 용량의 불균형을 해소하려고 한 것에 있어서도 전술한 바와같이 알루미니움배선 SBL1과
Figure kpo00010
에 부수하는 용량이 상이하기 때문에 결국 비트선 BL1에 접속되는 용량과
Figure kpo00011
에 접속되는 용량과는 상이하게 되어 다르고 제 3 도의 예에서는 비트선 BL1에 부수하는 용량(이하 CBL1이라고 기록한다)은 비트선
Figure kpo00012
에 부수하는 용량(이하
Figure kpo00013
이라고 기록한다)보다도 커져 버린다.
다음에서 비트선 및 비트선에 접속된 알루미니움배선과 그 외측의 알루미니움배선이 상기한 바와같이 배치된 다이내믹 RAM의 동작을 제 4 도의 메모리셀의 콘덴서 CC1의 기억내용을 판독하는 경우에 대하여 제 4 도 및 비트선과 비트선에 접속된 알루미니움배선의 동작파형도인 제 5 도를 참조하고 설명한다.
여기에서 우선 콘덴서 CC1의 기억내용이 "1"이라고 한다.
최초에 더미셀 리세트신호 RST가 "H"가 되고 FET QR1 및 QR2가 온되어 콘덴서 CD1 및 CD2가 방전된다. 또한 비트선 BL1 및
Figure kpo00014
은 도시하지 않은 프리-챠아지(precharge)수단에 의하여 "H " 레벨(level)에 프리챠아지된다.
다음에 더미셀 리세트신호 RST가 "L"로 된후 시각 to에 있어서 워드선 WL1 및 더미워드선 DML2가 "H"가 되어 FET QC1 및 QD2가 온되어 비트선 BL1 및 알루미니움배선 SBL1과 콘덴서 CC1, 비트선
Figure kpo00015
및 알루미니움배선
Figure kpo00016
과 콘덴서 CD2 접속된다.
이 동작에 의하여 알루미니움배선(SBL1)에 접속된 부유용량 CS10, 선간용량 CS11 및 CS12에 축적된 전하와 콘덴서 CC1에 축적된 전하가 평균화되고 동시에 알루미니움배선
Figure kpo00017
에 접속된 부유용량 CS20, 선간용량 CS23 및 CS12에 축적된 전하와 콘덴서 CD2에 축적된 전하가 평균화된다.
더우기 이때 알루미니움배선 SBL1 및
Figure kpo00018
부분을 제외한 비트선 BL1 및
Figure kpo00019
에 부수하는 용량은 대략 동등하게 되게 배치되어 있기 때문에 이들의 용량에 대하여서는 여기서 특별하게 고려하지 않고 있다.
일반적으로 메모리셀의 콘덴서 CC1의 용량은 더미셀의 콘덴서 CD2보다도 크게 만들어져 있고 메모리셀의 콘덴서 CC1의 기억내용이 "1" 더미셀의 콘덴서 CD2는 방전되어서 "0"과 동일한 상태이기 때문에 비트선 BL1의 전위는 비트선
Figure kpo00020
의 전위보다도 높게 된다.
이때 상기한 바와같이 비트선 BL1에 접속된 전용량 CBL1은 비트선
Figure kpo00021
에 접속된 전용량
Figure kpo00022
보다도 크기 때문에 "H" 레벨에 프리챠아지된 비트선 BL1의 전위는 변동을 받기가 어렵다.
다음에 시각 t1에 있어서 센스앰프 구동신호 S가 "L"로 되어 센스앰프가 활성화되면 이때 상기한 바와같이 비트선 BL1 즉 FET QS2의 게이트 전위는 비트선
Figure kpo00023
즉 FET QS1의 게이트 전위보다도 높기 때문에 FET QS2는 온, FET QS1은 오프되어 제 5a 도에 표시된 바와같이 비트선
Figure kpo00024
의 전위는 더욱 낮게되고 그 결과로 비트선 BL1에 메모리셀의 콘덴서 CC1의 기억내용 "1"이 정확하게 판독된다.
다음은 메모리셀의 콘덴서 CC1의 기억내용이 "0"일 경우의 판독동작에 대하여 설명한다.
이 경우의 더미셀의 콘덴서의 방전, 비트선의 프리-챠아지, 워드선 및 더미 워드선이 "H"가 되는 동작은 상기한 경우와 동일하게 이루어진다. 이제 비트선 BL1 및 알루미니움배선 SBL1과 콘덴서 CC1이 접속되어 비트선
Figure kpo00025
및 알루미니움배선
Figure kpo00026
과 콘덴서 CD2가 접속되면 콘덴서 CC1의 기억내용은 "0"이고 또한 콘덴서 CD2도 방전되어서, "0"과 동일한 상태이므로 비트선 BL1 및 비트선
Figure kpo00027
의 전위는 함께 낮게 된다.
이때 콘덴서 CC1의 용량은 콘덴서 CD2의 용량에 비하여 크게 만들어져 있지만 상기한 바와같이 비트선
Figure kpo00028
에 부수되는 용량
Figure kpo00029
과 비트선 BL1에 부수하는 용량 CBL1과의 사이에 CBL1〉
Figure kpo00030
의 관계가 성립되고 이 차가 클 경우에는 제 5d 도에 도시한 바와같이 BL1의 전위가 비트선
Figure kpo00031
의 전위보다도 높아져버린다.
따라서 FET QS2가 온, FET QS1이 오프되어 버리기 때문에 비트선 BL1의 전위는 제 5b 도의 파선과 같게는 되지않고 역으로 비트선
Figure kpo00032
의 전위가 다시 낮아지고 그 결과 비트선 BL1에는 "1"이 판독되어 버리므로 판독에러(error)가 생긴다.
종래의 반도체 메모리장치는 상기한 바와같이 구성되고 상기한 바와같이 비트선 및 센스앰프열내의 알루미니움배선 상호의 배치가 대칭일지라도 센스앰프열의 가장 외측의 센스앰프내의 알루미니움배선과 다시 그 외측의 알루미니움배선과의 배치가 센스앰프열내의 알루미니움배선끼리의 배선과 상이하기 때문에 비트선에 부수하는 용량이 상이하게 되어 버려 판독에 에러가 생긴다.
특히 센스앰프열의 가장 외측의 센스앰프내의 알루미니움배선과 다시 그 외측의 알루미니움배선과의 거리가 센스앰프열내의 알루미니움배선기의 거리보다도 작을 경우에는 메모리셀어레이 내의 가장 외측 비트선에 접속된 메모리셀의 콘덴서에 "0"이 기억되어 있을 경우에 판독에러가 발생하기 쉽고 또한 상기한 경우와는 반대로 거리가 클 경우에는 메모리셀어레이 내의 가장 외측의 비트선에 접속된 메모리셀의 콘덴서에 "1"이 기억되어 있을 경우에 판독에러가 발생하기 쉽다는 문제가 있었다.
더우기 반도체 메모리의 집적도가 상승되어 알루미니움배선끼리의 간극이 좁아지면 알루미니움배선에 부수하는 전용량에 대한 선간용량의 비율이 증가되지만 이때 상기한 바와같은 선간용량에 불균형이 있으면 다이내믹 RAM의 판독동작이 정상으로 되지않게 된다.
본 발명은 이와같은 문제점을 감안하여 발명된 것으로서 메모리셀어레이의 끝의 비트선에 접속된 메모리셀의 내용을 판독할 경우의 판독에러의 발생을 더욱 억제할 수 있는 반도체 메모리장치를 제공하는 것을 목적으로 한다.
본 발명에 의한 반도체 메모리장치는 메모리셀어레이 내의 각 비트선에 부수된 용량이 대략 동등한 메모리장치에 있어서 센스앰프열의 가장 외측의 센스앰프내의 배선에 부수하는 용량과 센스앰프열내의 각 배선에 부수하는 용량을 대략 동등하게 하도록 한 것이다.
본 발명에 있어서는 센스앰프열의 가장 외측의 센스앰프내의 배선에 부수하는 용량과 센스앰프열 내의 배선에 부수하는 각 용량이 대략 동등하게 되어 있으므로 비트선에 부수하는 용량만이 균일화된 것에 비교하여 각 비트선에 부수하는 용량이 보다 균일화되어 메모리셀어레이의 가장 외측의 비트선에 접속된 메모리셀의 콘덴서의 기억내용을 판독할 경우의 판독에러의 발생이 더욱 억제된다.
본 발명의 일실시예를 도면에 따라 설명한다. 제 1 도는 본 발명의 일실시예에 의한 반도체 메모리창치의 구성을 표시한 평면도이다. 동 도면은 종래예의 제 3 도에 대응한 것이고 제 2 도와 같이 배치된 다이내믹RAM의 센스앰프열 SAA의 단부의 a, b, c, d로 포위된 부분을 표시한 것이다.
제 1 도에 있어서 SBLl,
Figure kpo00033
,…,
Figure kpo00034
은 각각 비트선과 접속되어 있다. 센스앰프내의 알루미니움배선 3은 도시되지 않은 메모리셀의 셀 프레이트를 단락하는 알루미니움배선 G1,···, G6은 센스앰프를 구성하는 FET의 게이트 2는 센스앰프 활성화신호에 접속된 알루미니움배선이고 알루미니움배선 SBL1,
Figure kpo00035
,…,
Figure kpo00036
이 센스앰프를 구성하는 FET의 드레인에 알루미니움배선 2가 그 소스에 접속되어 있다.
본 실시예의 다이내믹 RAM에 있어 제 1 도에 도시한 바와같이 소정의 반복주기를 가지고 인접해 있는 센스앰프내의 알루미니움배선끼리의 간격 d1, d2 및 d3가 각 센스앰프끼리 동등하게 되도록 배치되고 다시 센스앰프끼리 동등하게 되도록 배치되고 다시 센스앰프열 SAA의 가장 외측의 센스앰프의 알루미니움배선 SBL1과 다시 그 외측에 배치된 알루미니움배선 3과의 간격도 d1, d2 및 d3와 동등하게 되도록 배치되었다.
따라서 제 4 도에 도시한 비트선과 센스앰프와의 접속에 있어서 센스앰프내의 알루미니움배선 SBL1 및
Figure kpo00037
에 부수하는 용량은 대략 동등하게 되고 나아가서는 비트선 BL1에 부수하는 전용량 CBL1과 비트선
Figure kpo00038
에 부수하는 전용량
Figure kpo00039
과는 대략 동등하게 된다.
다음에는 본 실시예에 의한 다이내믹 RAM의 동작을 제 4 도의 메모리셀의 콘덴서 CC1의 기억내용을 판독하는 경우에 대하여 제 4 도 및 비트선의 동작파형도인 제 6 도를 참조하여 설명한다. 여기서는 우선 콘덴서 CC1의 기억내용이 "1"이라고 한다.
최초의 더미셀 리세트신호 RST가 "H"로 되고 FET QR1 및 QR2가 온되어 콘덴서 CD1 및 CD2가 방전되며 또한 비트선 BL1 및
Figure kpo00040
은 도시되지 아니한 프리챠아지 수단에 의하여 "H" 레벨에 프리챠아지 된다.
다음에 더미셀 리세트신호 RST가 "L"로 된후 시각 t0에 있어서 워드선 WL1 및 더미워드선 DWL2가 "H"가 되고 FET QC1 및 QD2가 온되어 비트선 BL1 및 알루미니움배선 SBL1과 콘덴서 CC1이 접속되고 또한 비트선
Figure kpo00041
및 알루미니움배선
Figure kpo00042
과 콘덴서 CD2가 접속된다.
이와같은 동작에 의하여 알루미니움배선 SBL1에 접속된 부유용량 CS10, 선간용량 CS11 및 CS12에 축적된 전하와 콘덴서 CC1에 축적된 전하가 평균화되고 동시에 알루미니움배선
Figure kpo00043
에 접속된 부유용량 CS20, 선간용량 CS23 및 CS12에 축적된 전하와 콘덴서 CD2에 축적된 전하가 평균화된다.
이때 알루미니움배선 SBL1 및
Figure kpo00044
부분을 제외한 비트선 BL1 및
Figure kpo00045
이 부수하는 용량은 기히 대략 동등하게 되도록 배치되어 있기 때문에 이들에 대하여서는 여기서는 고려되고 있지 않다.
일반적으로 메모리셀의 콘덴서 CC1의 용량은 더미셀의 콘덴서 CD2 보다도 크게 제작되었고 메모리셀의 콘덴서 CC1의 기억내용이 "1"이고 더미셀의 콘덴서 CD2는 방전되어서 "0"과 같은 상태가 되어 있으므로 비트선 BL1의 전위는 비트선
Figure kpo00046
의 전위보다도 높게된다.
시각 t1에 있어서 센스앰프 활성화신호 S가 "L"이 되어 센스앰프가 활성화된다.
이때 상기한 바와같이 비트선
Figure kpo00047
의 전위 즉 FET QS2의 게이트전위는 비트선
Figure kpo00048
의 전위 즉 FET QS1의 게이트 전위보다도 높기 때문에 FET QS2는 온, FET QS1은 오프되어 제 6a ej에 도시한 바와같이 비트선
Figure kpo00049
의 전위는 다시 낮아져서 비트선 BL1에 메모리셀의 콘덴서 CC1의 기억내용 "1"이 정확하게 판독되는 것이다.
다음에는 메모리셀의 콘덴서 CC1의 기억내용이 "0"일 경우의 판독동작에 대하여 설명한다. 이 경우의 더미셀의 콘덴서의 방전, 비트선의 프리챠아지, 워드선 및 더미워드선이 "H"가 되는 동작은 상기의 경우와 동일하게 된다.
이제 비트선 BL1 및 알루미니움배선 SBL1과 CC1이 접속되어 비트선
Figure kpo00050
및 알루미니움배선
Figure kpo00051
과 콘덴서 CD2가 접속되면 콘덴서 CC1의 기억내용은 "0"이고 또한 콘덴서 CD2도 방전되어서 "0"과 같은 상태이므로 비트선 BL1 및
Figure kpo00052
의 전위는 함께 낮아진다.
이때 콘덴서 CC1의 용량은 콘덴서 CD2의 용량에 비교하면 크게 제작되었고 또한 상기한 바와같이 비트선 BL1 및 비트선
Figure kpo00053
에 부수하는 용량은 대략 동등하므로 비트선 BL1의 전위는 비트선
Figure kpo00054
의 전위보다도 확실하게 낮아진다.
따라서 제 6b 도에 도시한 바와같이 비트선 BL1의 전위는 비트선
Figure kpo00055
의 전위보다도 낮아지고 따라서 비트선 BL1에는 메모리셀의 콘덴서 CC1의 기억내용 "0"이 정상적으로 판독된다.
더우기 상기 실시예에서는 비트선, 센스앰프내의 배선 및 그 외측의 배선이 알루미니움으로 형성된 경우에 대하여 설명하였으나 다른 재료로 형성하여도 되고 상기 실시예와 같은 효과를 나타내게 된다. 또한 상기 실시예에서는 비트선 및 센스앰프내외 배선과 그 외측의 배선과를 동일 재료로 형성하였으나 당해 외측의 배선의 위치 및 측변형상을 적의 선택하므로서 당해 외측의 배선만은 비트선 및 센스앰프내의 배선과는상이한 재료로 형성할 수도 있다.
또한 상기 실시예에서는 FET는 N체널 FET라고 하였으나 P채널 FET나 컴프리멘타리(complementary) MISFET 또는 바이포라(bipolar) 트랜지스터라도 좋고 상기 실시예와 동등한 효과를 얻을 수 있다. 또한 상기 실시예에서는 다이내믹 RAM을 예로 들어 설명하였으나 스타틱(static) RAM등의 다른 메모리라도 좋고 상기 실시예와 동등한 효과를 얻을 수 있다.
상술한 바와같이 본 발명에 의한 반도체 메모리장치에 의하면 메모리셀어레이 내의 각 비트선에 부수하는 용량이 대략 동등한 메모리장치에 있어서 센스앰프내의 각 배선에 부수하는 용량을 대략 균일화되게 하였으므로 각 비트선에 부수하는 용량이 보다 균일화되고 메모리셀어레이 내의 가장 외측에 배치된 비트선에 접속된 메모리셀의 내용을 판독할 경우의 에러의 발생을 보다 완전하게 억제할 수 있는 효과가 있다.

Claims (2)

  1. 메모리셀어레이(MCA)는 복수의 메모리셀과 상기 복수개의 비트선(BL)간의 용량이 대략 동등하고 서로 실질적으로 평행한 복수개의 비트선(BL)을 포함하고 센스앰프열(SAA)은 상기 메모리셀어레이(MCA)에 접속된 복수의 센스앰프를 포함하고 센스앰프열(SAA)내의 가장 외측의 센스앰프배선에 연결된 용량과 센스앰프열(SAA)의 나머지 배선에 연결된 용량과를 실질적으로 동등하게 하는 수단을 포함하고 상기 용량을 실질적으로 동등하게 하기 위하여 상기 비트선(BL)에 접속된 가장 외측배선으로부터 간격이 형성된 상기 가장 외측 센스앰프를 포함하는 반도체 메모리장치.
  2. 메모리셀어레이(MCA)는 복수의 메모리셀과 상기 복수개의 비트선(BL)간의 용량이 대략 동등하고 서로 실질적으로 평행한 복수개의 비트선(BL)을 포함하고 센스앰프열(SAA)은 상기 메모리셀어레이(MCA)에 연결된 복수의 센스앰프를 포함하고 또한 센스앰프열의 가장 외측 센스앰프배선에 연결된 용량과 센스앰프열의 나머지 배선에 연결된 용량과를 실질적으로 동등하게 하는 수단을 포함하며 상기 용량을 실질적으로 동등하게 하기 위하여 상기 비트선(BL)과 연결된 상기 배선측(惻)에 대응하여,패턴된 상기 센스앰프열에 대항하는 상기 가장 외측 센스앰프배선측(惻)을 적어도 포함하는 반도체 메모리장치.
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