JP2004235515A - 半導体装置 - Google Patents
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Abstract
【課題】センスアンプの感度を向上させることができる半導体装置を提供する。
【解決手段】半導体装置は、半導体基板上に設けられた、センスアンプ１０およびセンスアンプ２０とを備えている。また、センスアンプ１０は、一対のトランジスタ１０Ａ，１０Ｂを用いて構成されている。センスアンプ２０は、一対のトランジスタ２０Ａ，２０Ｂを用いて構成されている。トランジスタ１０Ａ，１０Ｂとトランジスタ２０Ａ，２０Ｂとは、半導体基板上に設けられた素子分離絶縁部１００により互いに分離されている。したがって、従来のように、トランジスタ１０Ａ，１０Ｂのソース領域１３Ａ，１３Ｂとトランジスタ２０Ａ，２０Ｂのソース領域２３Ａ，２３Ｂとが共用されていない。
【選択図】 図１
【解決手段】半導体装置は、半導体基板上に設けられた、センスアンプ１０およびセンスアンプ２０とを備えている。また、センスアンプ１０は、一対のトランジスタ１０Ａ，１０Ｂを用いて構成されている。センスアンプ２０は、一対のトランジスタ２０Ａ，２０Ｂを用いて構成されている。トランジスタ１０Ａ，１０Ｂとトランジスタ２０Ａ，２０Ｂとは、半導体基板上に設けられた素子分離絶縁部１００により互いに分離されている。したがって、従来のように、トランジスタ１０Ａ，１０Ｂのソース領域１３Ａ，１３Ｂとトランジスタ２０Ａ，２０Ｂのソース領域２３Ａ，２３Ｂとが共用されていない。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、センスアンプを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
従来より、半導体装置の一例のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のアレイ部のセンスアンプには、チップの面積を極力小さくすることが求められている。そのため、従来の半導体装置においては、一のセンスアンプを構成するトランジスタのソース領域と他のセンスアンプを構成するトランジスタのソース領域とが、同じ不純物拡散領域を共用するように構成されている。
【０００３】
上記従来の半導体装置においては、動作電圧が２．０Ｖ程度である場合には、センスアンプの感度に問題は生じないが、２．０Ｖより低い電圧で半導体装置を動作させるためには、微妙なセンスアンプの感度の劣化が致命的な問題となる。
【０００４】
【特許文献１】
特開平６−１３５７４号公報
【０００５】
【発明が解決しようとする課題】
前述の従来の半導体装置においては、一のセンスアンプを構成するトランジスタトランジスタの仕上がりと他のセンスアンプを構成するトランジスタの仕上がりとに優劣の差が生じる場合がある。その場合、一のセンスアンプを構成するトランジスタのソース領域と他のセンスアンプを構成するトランジスタのソース領域とが同じ不純物拡散領域を共用していると、問題を生じさせることがある。
【０００６】
たとえば、ＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の場合、一のセンスアンプを構成するトランジスタのみ大きな電流が流れると、共用されているソース領域の電位が上昇するため、他のセンスアンプを構成するトランジスタのドレイン領域の電位と共用されているソース領域の電位と差が極めて小さくなる場合がある。この場合、他のセンスアンプを構成するトランジスタのノードが浮いた状態になるため、他のセンスアンプを構成するトランジスタが正常に機能しなくなる。
【０００７】
逆に、ＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の場合、一のセンスアンプを構成するトランジスタのみ大きな電流が流れると、共用されているソース領域の電位が低下するため、他のセンスアンプを構成するトランジスタのドレイン領域の電位と共用されているソース領域の電位と差が極めて小さくなる場合がある。この場合も、他のセンスアンプを構成するトランジスタのノードが浮いた状態になるため、他のセンスアンプを構成するトランジスタが正常に機能しなくなる。
【０００８】
上述のような場合には、２．０Ｖより低い電圧で半導体装置を動作させると、センスアンプの感度が低下することになる。
【０００９】
この発明は上述の問題に鑑みてなされたものであって、その目的は、センスアンプの感度を向上させることができる半導体装置を提供することである。
【００１０】
【課題を解決するための手段】
本発明の第１の局面の半導体装置は、同時に活性化される２つのセンスアンプが隣接して配置され、その２つのセンスアンプのそれぞれに一対のデータが入力される。また、センスアンプは、一対のデータのうち一方が入力される第１のトランジスタと、第１のトランジスタと対をなし、一対のデータのうち他方が入力される第２のトランジスタとを備えている。
【００１１】
また、第１のトランジスタのソース／ドレイン領域と第２のトランジスタのソース／ドレイン領域とが、素子分離絶縁部で絶縁されている。また、第１のトランジスタのソース／ドレイン領域には第１のコンタクトが接続されている。また、第２のトランジスタのソース／ドレイン領域には第２のコンタクトが接続されている。また、第１のコンタクトと第２のコンタクトとが、同一の配線に接続されている。
【００１２】
上記の構成によれば、第１のトランジスタのソース／ドレイン領域と第２のトランジスタのソース／ドレイン領域とが、素子分離絶縁部で絶縁されているため、第１のトランジスタのソース／ドレイン領域と第２のトランジスタのソース／ドレイン領域とが共用されている場合に比較して、センスアンプの感度を向上させることができる。
【００１３】
また、第１のコンタクトと第２のコンタクトとが別個に同一の配線に接続されているため、一のセンスアンプおいて発生した不具合が他のセンスアンプに大きな悪影響を与えることが抑制される。
【００１４】
本発明の第２の局面の半導体装置は、半導体基板上に設けられ、センスアンプを構成する複数の一対のトランジスタを複数備えている。また、複数の一対のトランジスタは、一方の一対のトランジスタと他方の一対のトランジスタとを含んでいる。また、一方の一対のトランジスタと他方の一対のトランジスタとは、半導体基板上に設けられた素子分離絶縁部により互いに分離されている。
【００１５】
また、一対のトランジスタは、第１のトランジスタと第２のトランジスタとを含んでいる。また、第１のトランジスタと第２のトランジスタとは、素子分離絶縁部により互いに分離されている。また、第１のトランジスタは、所定の基準線に対してほぼ平行に設けられた第１のゲート電極を有している。また、第２のトランジスタは、所定の基準線に対してほぼ平行に設けられた第２のゲート電極を有している。また、第１のトランジスタにおける第１のゲート電極に対する第１のソース／ドレイン領域の配置と、第２のトランジスタにおける第２のゲート電極に対する第２のソース／ドレイン領域の配置とが、実質的に同一である。
【００１６】
上記の構成によれば、一方の一対のトランジスタのソース／ドレイン領域と他方の一対のトランジスタのソース／ドレイン領域とが共用されている場合に比較して、センスアンプの感度を向上させることができる。
【００１７】
一般に、半導体装置の製造工程では、重ね合わせの誤差に起因して、第１のトランジスタの特性のズレと第２のトランジスタの特性のズレとに差が生じる。しかしながら、前述の構成によれば、第１のトランジスタにおける第１のゲート電極に対する第１のソース／ドレイン領域の配置と、第２のトランジスタにおける第２のゲート電極に対する第２のソース／ドレイン領域の配置とが、実質的に同一であるため、前述の差が生じることが抑制される。したがって、センスアンプの特性が向上する。
【００１８】
また、本発明の第３の局面の半導体装置は、半導体基板上に設けられ、センスアンプを構成する一対のトランジスタを複数備えている。複数の一対のトランジスタは、一方の一対のトランジスタと他方の一対のトランジスタとを含んでいる。また、一対のトランジスタは、第１のトランジスタと第２のトランジスタとを含んでいる。また、第１のトランジスタは、第１のソース／ドレイン領域を有している。また、第２のトランジスタは、第２のソース／ドレイン領域を有している。また、さらに、一対のトランジスタは、第１のソース／ドレイン領域のうちのいずれか一方と第２のソース／ドレイン領域うちのいずれか一方とが共有された共有領域を含んでいる。
【００１９】
上記の構成によれば、一方の一対のトランジスタのソース／ドレイン領域と他方の一対のトランジスタのソース／ドレイン領域とが共用されている場合に比較して、センスアンプの感度を向上させることができる。
【００２０】
また、所定の境界線から第１のトランジスタまでの距離と所定の境界線から第２のトランジスタまでの距離とがほぼ同一になるため、それらの距離が異なることに起因して第１のトランジスタの閾値電圧と第２のトランジスタとの閾値電圧とに相違が生じることを抑制することができる。
【００２１】
【発明の実施の形態】
以下、図をに基づいて本発明の実施の形態の半導体装置を説明する。
【００２２】
（実施の形態１）
まず、図１および図２を用いて、実施の形態１の半導体装置を説明する。
【００２３】
本実施の形態の半導体装置は、図１に示すように、半導体基板と、半導体基板上に設けられ、センスアンプ１０およびセンスアンプ２０とを備えている。また、センスアンプ１０は、一対のトランジスタ１０Ａ，１０Ｂを用いて構成されている。センスアンプ２０は、一対のトランジスタ２０Ａ，２０Ｂを用いて構成されている。
【００２４】
また、トランジスタ１０Ａは、ゲート電極１４Ａとソース／ドレイン領域１３Ａ／１２Ａとが素子形成領域１１Ａに設けられている。また、トランジスタ１０Ｂは、ゲート電極１４Ｂとソース／ドレイン領域１３Ｂ／１２Ｂとが素子形成領域１１Ｂに設けられている。また、トランジスタ２０Ａは、ゲート電極２４Ａとソース／ドレイン領域２３Ａ／２２Ａとが素子形成領域２１Ａに設けられている。また、トランジスタ２０Ｂは、ゲート電極２４Ｂとソース／ドレイン領域２３Ｂ／２２Ｂとが素子形成領域２１Ｂに設けられている。
【００２５】
ドレイン領域１２Ａには、半導体基板に対して垂直に延びるビットラインコンタクト１７Ａが接続されている。ゲート電極１４Ａには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト１８Ａ，１９Ａが接続されている。ソース領域１３Ａには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト３１が接続されている。
【００２６】
ドレイン領域１２Ｂには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト１７Ｂが接続されている。ゲート電極１４Ｂには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト１８Ｂ，１９Ｂが接続されている。ソース領域１３Ｂには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト４１が接続されている。
【００２７】
ドレイン領域２２Ａには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト２７Ａが接続されている。ゲート電極２４Ａには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト２８Ａ，２９Ａが接続されている。ソース領域２３Ａには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト３２が接続されている。
【００２８】
ドレイン領域２２Ｂには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト２７Ｂが接続されている。ゲート電極２４Ｂには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト２８Ｂ，２９Ｂが接続されている。ソース領域２３Ｂには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト４２が接続されている。
【００２９】
ビットラインコンタクト１７Ａ，１８Ｂの上部には、半導体基板の主表面に対して平行に延びるビット線１５Ａが接続されている。ビットラインコンタクト１９Ａの上部には、半導体基板の主表面に対して平行に延びるビット線１６Ａが接続されている。ビットラインコンタクト３１，３２の上部には、半導体基板の主表面に対して平行に延びるビット線３０が接続されている。
【００３０】
ビットラインコンタクト２９Ａの上部には、半導体基板の主表面に対して平行に延びるビット線２６Ａが接続されている。ビットラインコンタクト２７Ａ，２８Ｂの上部には、半導体基板の主表面に対して平行に延びるビット線２５Ａが接続されている。
【００３１】
ビットラインコンタクト１７Ｂ，１８Ａの上部には、半導体基板の主表面に対して平行に延びるビット線１５Ｂが接続されている。ビットラインコンタクト１９Ｂの上部には、半導体基板の主表面に対して平行に延びるビット線１６Ｂが接続されている。
【００３２】
ビットラインコンタクト２７Ｂ，２８Ａの上部には、半導体基板の主表面に対して平行に延びるビット線２５Ｂが接続されている。ビットラインコンタクト２９Ｂの上部には、半導体基板の主表面に対して平行に延びるビット線２６Ｂが接続されている。ビットラインコンタクト４１，４２の上部には、半導体基板の主表面に対して平行に延びるビット線４０が接続されている。
【００３３】
また、トランジスタ１０Ａ，１０Ｂとトランジスタ２０Ａ，２０Ｂとは、半導体基板上に設けられた素子分離絶縁部１００により互いに分離されている。
【００３４】
このような構成の本実施の形態の半導体装置によれば、トランジスタ１０Ａのソース領域１３Ａとトランジスタ２０Ａのソース領域２３Ａとが共用されている場合に比較して、センスアンプ１０，２０の感度を向上させることができる。また、本実施の形態の半導体装置と、トランジスタ１０Ｂのソース領域１３Ｂとトランジスタ２０Ｂのソース領域２３Ｂとが共用されている半導体装置と、を比較した場合においても、同様に、本実施の形態の半導体装置によれば、センスアンプ１０，２０の感度を向上させることができる。
【００３５】
また、本実施の形態の半導体装置は、トランジスタ１０Ａとトランジスタ２０Ａとが、素子分離絶縁部１００により互いに分離されている。また、トランジスタ２０Ａとトランジスタ２０Ｂとが、素子分離絶縁部１００により互いに分離されている。この素子分離絶縁部は、半導体基板のトレンチ内に形成されたトレンチ分離絶縁膜であってもよいとともに、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により形成された酸化膜であってもよい。
【００３６】
このような構成によれば、トランジスタ１０Ａとトランジスタ１０Ｂとが分離されていない場合に比較して、トランジスタ１０Ａとトランジスタ１０Ｂとの間の位置関係の設計の自由度を向上させることができる。また、前述の構成によれば、同様に、トランジスタ２０Ａとトランジスタ２０Ｂとが分離されていない場合に比較して、トランジスタ２０Ａとトランジスタ２０Ｂとの間の位置関係の設計の自由度を向上させることができる。
【００３７】
また、トランジスタ１０Ａ，２０Ａは、所定の基準線１５０に対してほぼ平行に設けられたゲート電極１４Ａ，２４Ａを有している。また、トランジスタ１０Ｂ，２０Ｂは、所定の基準線１５０に対してほぼ平行に設けられたゲート電極１４Ｂ，２４Ｂを有している。
【００３８】
また、トランジスタ１０Ａにおけるゲート電極１４Ａに対するソース／ドレイン領域１３Ａ／１２Ａの配置と、トランジスタ１０Ｂにおけるゲート電極１４Ｂに対するソース／ドレイン領域１３Ｂ／１２Ｂの配置とが、実質的に同一である。また、トランジスタ２０Ａにおけるゲート電極２４Ａに対するソース／ドレイン領域２３Ａ／２２Ａの配置と、トランジスタ２０Ｂにおけるゲート電極２４Ｂに対するソース／ドレイン領域２３Ｂ／２２Ｂの配置とが、実質的に同一である。
【００３９】
上記の構成によれば、ゲート電極１４Ａ、ゲート電極１４Ｂ、ゲート電極２４Ａ、およびゲート電極２４Ｂを、露光工程において同じレチクルを用いて同時に形成する製造方法を行う場合に利点がある。
【００４０】
前述のような製造方法では、ソース／ドレイン領域１３Ａ／１２Ａ，２３Ａ／２２Ａおよびソース／ドレイン領域１３Ｂ／１２Ｂ，２３Ｂ／２２Ｂに対してゲート電極１４Ａ，２４Ａおよびゲート電極１４Ｂ，２４Ｂを重ね合わせて形成する。
【００４１】
そのときに、図２の白抜き矢印で示すように、所定の前述の所定の基準線１５０に対して垂直な方向に重ね合わせのズレが生じることがある。その場合には、ソース／ドレイン領域に対するゲート電極の重ね合わせに、誤差が生じる。
【００４２】
しかしながら、本実施の形態の半導体装置は、トランジスタ１０Ａにおけるゲート電極１４Ａに対するソース／ドレイン領域１３Ａ／１１Ａの配置と、トランジスタ１０Ｂにおけるゲート電極１４Ｂに対するソース／ドレイン領域１３Ｂ／１１Ｂの配置とが、実質的に同じになるように、構成されている。また、トランジスタ２０Ａにおけるゲート電極２４Ａに対するソース／ドレイン領域２３Ａ／２１Ａの配置と、トランジスタ２０Ｂにおけるゲート電極２４Ｂに対するソース／ドレイン領域２３Ｂ／２１Ｂの配置とが、実質的に同じになるように、構成されている。
【００４３】
したがって、ゲート電極１４Ａに対するソース／ドレイン領域１３Ａ／１１Ａの重ね合わせがズレた場合のトランジスタ１０Ａの配置と、ゲート電極１４Ｂに対するソース／ドレイン領域１３Ｂ／１１Ｂの重ね合わせがズレた場合のトランジスタ１０Ｂとの配置とが、実質的に同じになる。また、ゲート電極２４Ａに対するソース／ドレイン領域２３Ａ／２１Ａの重ね合わせがズレた場合のトランジスタ２０Ａの配置と、ゲート電極２４Ｂに対するソース／ドレイン領域２３Ｂ／２１Ｂの重ね合わせがズレた場合のトランジスタ２０Ｂとの配置とが、実質的に同じになる。
【００４４】
その結果、重ね合わせの誤差に起因する、トランジスタ１０Ａの特性のズレとトランジスタ１０Ｂの特性のズレとは、同一になる。また、重ね合わせの誤差に起因する、トランジスタ２０Ａの特性のズレとトランジスタ２０Ｂの特性のズレとは、同一になる。したがって、センスアンプ１０，２０の特性が向上する。
【００４５】
図３は、図１または図２に示すセンスアンプ１０，２０に対応する回路図である。図３に示す参照符号は、図１または図２に示す参照符号が付された部位に対応する回路の部位を示すものとする。
【００４６】
図３に示すように、図１または図２に示す構造のようにトランジスタ１０Ａ，１０Ｂとトランジスタ２０Ａ，２０Ｂとを素子分離絶縁部１００により分離した場合には、ビットラインコンタクトに相当する抵抗素子ａ〜ｌそれぞれが別個独立に形成される。図３の回路の比較例として、図４に示すような回路がある。
【００４７】
図３および図４において、センスアンプＳＡ１およびセンスアンプＳＡ２は、互いに隣接して設けられている。また、ノードＸ１にビット線ＢＬ１が接続されている。また、ノードＹ１に／ビット線／ＢＬ１が接続されている。また、ノードＸ２にビット線ＢＬ２が接続されている。また、ノードＹ２に／ビット線／ＢＬ２が接続されている。ビット線ＢＬ１と／ビット線／ＢＬ１とは対をなしている。ビット線ＢＬ２と／ビット線／ＢＬ２とは対をなしている。また、抵抗素子ａ，ｃ，ｅ，ｇ，ｉ，ｋの抵抗値は、２ｋΩであり、抵抗素子ｂ，ｄ，ｆ，ｈ，ｊ，ｌの抵抗値は、１ｋΩである。
【００４８】
センスアンプＳＡ１では、ＮＭＯＳ（Ｎ−Ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｃｏｎｄｕｃｔｏｒ）トランジスタＮ１，Ｎ２およびＰＭＯＳ（Ｐ−Ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＰ１，Ｐ２が、ビット線ＢＬ１および／ビット線／ＢＬ１の入力データに対して対称に機能する回路特性を有するように構成されている。センスアンプＳＡ２では、ＮＭＯＳトランジスタＮ３，Ｎ４およびＰＭＯＳトランジスタＰ３，Ｐ４が、ビット線ＢＬ２および／ビット線／ＢＬ２の入力データに対して対称に機能する回路特性を有するように構成されている。なお、ＮＭＯＳトランジスタＮ１，Ｎ２のサイズおよびＰＭＯＳトランジスタＰ１，Ｐ２のサイズは、共に、幅Ｗ＝３μｍであり、長さＬ＝０．３μｍである。
【００４９】
半導体装置が駆動して、センスアンプＳＡ１，ＳＡ２を有するメモリからデータを読み出すときには、センスアンプＳＡ１，ＳＡ２のいずれもが活性化される。
【００５０】
図４に示す回路では、センスアンプＳＡ２の抵抗素子ａ，ｂ，ｃ，ｄは、隣接するセンスアンプＳＡ１の抵抗素子としても機能する。
【００５１】
したがって、図４に示す回路においては、センスアンプＳＡ１およびセンスアンプＳＡ２それぞれに１００μＡの電流が流れる条件では、抵抗素子ａおよび抵抗素子ｂそれぞれに、２００μＡの電流が流れる。このとき、抵抗素子ａでは、０．４Ｖの電圧降下が生じ、抵抗素子ｂでは、０．２Ｖの電圧降下が生じる。
【００５２】
このとき、抵抗素子ａ，ｂそれぞれに電流が流れるときには、抵抗素子ｃ，ｄそれぞれには電流が流れないため、抵抗素子ａ，ｂそれぞれでの電圧降下は生じない。このため、センスアンプＳＡ１とセンスアンプＳＡ２との間で、０．６Ｖの電圧降下の差のアンバランスが生じる。
【００５３】
しかしながら、図３に示す回路では、センスアンプＳＡ１およびセンスアンプＳＡ２それぞれに１００μＡの電流が流れる条件では、ビットラインコンタクトに相当する抵抗素子ｅ〜ｌそれぞれには、最大でも１００μＡしか流れないため、センスアンプＳＡ１とセンスアンプＳＡ２との間では、最大でも０．３Ｖの電圧効果の差しか生じない。
【００５４】
つまり、図３に示す回路では、センスアンプＳＡ２のビットラインコンタクトれぞれに相当する抵抗素子ｉ，ｊ，ｋ，ｌそれぞれを隣接するセンスアンプＳＡ１のビットラインコンタクトに相当する抵抗素子ｅ，ｆ，ｇ，ｈとは別個独立に形成することにより、抵抗素子ｉ，ｊ，ｋ，ｌそれぞれに流れる電流を図４の回路よりも小さくすることができる。
【００５５】
図４に示すような回路では、製造工程におけるセンスアンプの寸法精度のばらつきに起因して、センスアンプＳＡ１が、ビット線ＢＬ１および／ビット線／ＢＬ１へのデータの入力に対して対称性を有しない場合がある。この場合、センスアンプＳＡ１が非対称であることの影響に、前述の抵抗素子の電圧降下のアンバランスの影響が加えられて、センスアンプの特性の非対称性の度合いがより大きくなることがある。
【００５６】
しかしながら、上記のような図３に示す回路によれば、センスアンプの非対称性の度合いが図４に示す回路ほど大きくなることがない。したがって、半導体装置の特性が向上する。
【００５７】
次に、図１のＸ−Ｘ断面を示す図５を用いて説明する。図５に示すように、半導体基板６００の主表面から所定の深さにかけて素子分離絶縁部１００が形成されている。素子分離絶縁部１００の内側には、ソース／ドレイン領域１２Ａ，１３Ａ，２３Ａ，２２Ａが形成されている。
【００５８】
ソース／ドレイン領域１２Ａ，１３Ａの上側には、ゲート絶縁膜５００Ａが形成されている。ゲート絶縁膜５００Ａの上にはゲート電極１４Ａが形成されている。ゲート絶縁膜５００Ａおよびゲート電極１４Ａを覆うようにシリコン窒化膜２００が形成されている。また、ソース／ドレイン領域２３Ａ，２２Ａの上にはゲート絶縁膜５００Ｂが形成されている。
【００５９】
ゲート絶縁膜５００Ｂの上にはゲート電極２４Ａが形成されている。ゲート絶縁膜５００Ｂおよびゲート電極２４Ａを覆うようにシリコン窒化膜２００が形成されている。また、シリコン窒化膜２００は素子分離絶縁部１００の上にも形成されている。ソース／ドレイン領域１２Ａにはビットラインコンタクト１７Ａが接続されている。ソース／ドレイン領域１３Ａにはビットラインコンタクト３１が接続されている。
【００６０】
ソース／ドレイン領域２３Ａにはビットラインコンタクト３２が接続されている。ソース／ドレイン領域２２Ａにはビットラインコンタクト２７Ａが接続されている。ビットラインコンタクト１７Ａ，３１，３２，２７Ａは層間絶縁膜３００の内部に埋込まれている。また、層間絶縁膜３００および各ビットラインコンタクトの上には層間絶縁膜４００が形成されている。
【００６１】
また、ビットラインコンタクト１７Ａにはコンタクトプラグ１５０Ａが接続されている。ビットラインコンタクト３１にはコンタクトプラグ３００Ａが接続されている。ビットラインコンタクト３２にはコンタクトプラグ３００Ａが接続されている。ビットラインコンタクト２７Ａにはコンタクトプラグ２５０Ａが接続されている。
【００６２】
また、層間絶縁膜４００の上には、配線層が形成されている。配線層１５Ａはコンタクトプラグ１５０Ａに接続されている。この配線層はビットラインである。ビットライン１５Ａはコンタクトプラグ１５０Ａに接続されている。ビットライン２５Ａはコンタクトプラグ２５０Ａに接続されている。ビットライン３０Ａはコンタクトプラグ３００Ａに接続されている。
【００６３】
従来の半導体装置であれば、ソース／ドレイン領域１３Ａとソース／ドレイン領域２３Ａとが共有されているため、それらの間の素子分離絶縁部１００は必要ない。したがって、図１または図２に示すような構造の半導体装置では、素子分離絶縁部１００の分だけ素子の平面的な大きさが大きくなる。
【００６４】
しかしながら、本実施の形態の半導体装置では、次に示す図６および図７の製造工程により、シリコン窒化膜２００を素子分離絶縁部１００およびゲート電極１４Ａ，２４Ａの上に形成することにより、図５に示すＸ１およびＸ２に示す距離を極力小さくすることができる。したがって、半導体装置の平面的な大きさを大きくすることなく、ソース／ドレイン領域１３Ａとソース／ドレイン領域２３Ａとの間の素子分離絶縁部１００を形成することが可能となる。
【００６５】
次に、図５に示す半導体装置の構造を製造するための方法を説明する。まず、図６に示すように、半導体基板６００に素子分離絶縁部１００が形成される。次に、素子分離絶縁部１００の内部にソース／ドレイン領域１２Ａ，１３Ａが形成される。また、半導体基板６００の上にはゲート絶縁膜５００Ａおよびゲート電極１４Ａが形成される。次に、半導体基板６００の主表面、シリコン酸化膜からなる素子分離絶縁部１００の表面、ゲート絶縁膜５００Ａおよびゲート電極１４Ａを覆うようにシリコン窒化膜２００を形成する。
【００６６】
次に、層間絶縁膜３００を所定のパターンに形成する。すなわち、次に形成されるビットラインコンタクトのための開口が形成されたパターンの層間絶縁膜３００が形成される。次に、層間絶縁膜３００をマスクとして、シリコン窒化膜２００をエッチングする。それにより、ソース／ドレイン領域１２Ａ，１３Ａが露出する。このソース／ドレイン領域１２Ａ，１３Ａに接続されるようにビットラインコンタクト１７Ａ，２７Ａとなる金属を埋込む。これにより、ソース／ドレイン領域１２Ａ，１３Ａとビットラインコンタクト１７Ａ，２７Ａとの接続が完了する。
【００６７】
従来のソースを共有するセンスアンプの場合に比較して本実施の形態のセンスアンプは、素子分離絶縁部１００の幅だけ平面的な大きさが増加する。しかしながら、上記の製造方法によれば、ビットラインコンタクト１７Ａ，２７Ａを形成する工程は、シリコン酸化膜からなる素子分離絶縁部１００がシリコン窒化膜２００に覆われた状態で行われる。そのため、ビットラインコンタクトを形成する工程において素子分離絶縁部１００がエッチングされ難い。したがって、図５の距離Ｘ１および距離Ｘ２を小さくしても、ビットラインコンタクトが素子分離絶縁部１００を付き抜けてソース／ドレイン領域１２Ａ，１３Ａよりも下側の不純物領域まで達するような不都合が防止される。その結果、半導体基板６００の主表面に平行な方向の半導体装置の大きさを低減することができる。
【００６８】
（実施の形態２）
次に、図８および図９を用いて、実施の形態２の半導体装置を説明する。
【００６９】
本実施の形態の半導体装置は、図８に示すように、半導体基板と、半導体基板上に設けられ、センスアンプ５０Ａおよびセンスアンプ５０Ｂとを備えている。また、センスアンプ５０Ａは、一対のトランジスタ５０Ｅ，５０Ｆを用いて構成されている。センスアンプ５０Ｂは、一対のトランジスタ５０Ｃ，５０Ｄを用いて構成されている。
【００７０】
また、トランジスタ５０Ｆは、ゲート電極５６Ａとソース／ドレイン領域５４Ａ／５３Ａとが素子形成領域５１Ａに設けられている。また、トランジスタ５０Ｅは、ゲート電極５５Ａとソース／ドレイン領域５４Ａ／５２Ａとが素子形成領域５１Ａに設けられている。また、トランジスタ５０Ｄは、ゲート電極５６Ｂとソース／ドレイン領域５４Ｂ／５３Ｂとが素子形成領域５１Ｂに設けられている。また、トランジスタ５０Ｃは、ゲート電極５５Ｂとソース／ドレイン領域５４Ｂ／５２Ｂとが素子形成領域５１Ｂに設けられている。
【００７１】
ドレイン領域５２Ａには、半導体基板に対して垂直に延びるビットラインコンタクト５７Ａが接続されている。ゲート電極５５Ａには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト６７Ａが接続されている。ドレイン領域５３Ａには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト５８Ａが接続されている。ゲート電極５６Ａには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト６３Ａ，６４Ａが接続されている。ソース領域５４Ａには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト５９Ａが接続されている。
【００７２】
ドレイン領域５２Ｂには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト５７Ｂが接続されている。ゲート電極５５Ｂには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト６４Ｂ，６７Ｂが接続されている。ドレイン領域５３Ｂには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト５８Ｂが接続されている。ゲート電極５６Ｂには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト６３Ｂが接続されている。ソース領域５４Ｂには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト５９Ｂが接続されている。
【００７３】
ビットラインコンタクト５７Ｂ，６３Ｂの上部には、半導体基板の主表面に対して平行に延びるビット線６０Ｂが接続されている。ビットラインコンタクト６４Ａの上部には、半導体基板の主表面に対して平行に延びるビット線６５Ａが接続されている。ビットラインコンタクト５８Ａ，６７Ａの上部には、半導体基板の主表面に対して平行に延びるビット線６１Ａが接続されている。
【００７４】
ビットラインコンタクト５７Ｂ，６３Ｂの上部には、半導体基板の主表面に対して平行に延びるビット線６０Ｂが接続されている。ビットラインコンタクト６４Ｂの上部には、半導体基板の主表面に対して平行に延びるビット線６５Ｂが接続されている。ビットラインコンタクト５８Ｂ，６７Ｂの上部には、半導体基板の主表面に対して平行に延びるビット線６１Ｂが接続されている。
【００７５】
なお、本実施の形態の半導体装置は、センスアンプ５０Ａ，５０Ｂと同様の構造の他のセンスアンプ対が、センスアンプ５０Ａ，５０Ｂの近傍に設けられている。この他のセンスアンプ対のビット線対は、センスアンプ５０Ａ，５０Ｂのビット線が延びる方向と平行な方向に沿って延びている。
【００７６】
また、一対のトランジスタ５０Ｅ，５０Ｆと一対のトランジスタ５０Ｃ，５０Ｄとは、半導体基板上に設けられた素子分離絶縁部１００により互いに分離されている。
【００７７】
このような構成によれば、一対のトランジスタ５０Ｅ，５０Ｆのソース領域５４Ａと一対のトランジスタ５０Ｃ，５０Ｄのソース領域５４Ｂとが共用されている場合に比較して、センスアンプ５０Ａ，５０Ｂの感度を向上させることができる。
【００７８】
また、本実施の形態の半導体装置を、図９を用いてより詳細説明する。トランジスタ５０Ｃは、ソース／ドレイン領域５４Ｂ／５２Ｂを有している。また、トランジスタ５０Ｄは、ソース／ドレイン領域５４Ｂ／５３Ｂを有している。
【００７９】
上記の構成によれば、一対のトランジスタ５０Ｃ，５０Ｄは、ソース／ドレイン領域５４Ｂが共有されている。そのため、一対のトランジスタ５０Ｃ，５０Ｄの占有面積を小さくすることができる。
【００８０】
また、図９に示すように、一対のトランジスタ５０Ｃ，５０Ｄは、半導体基板内に設けられたウエル領域またはチャネルドープ領域の内側の領域に設けられている。また、トランジスタ５０Ｃは、ゲート電極５５Ｂを有している。また、トランジスタ５０Ｄは、ゲート電極５６Ｂを有している。また、ゲート電極５５Ｂおよびゲート電極５６Ｂそれぞれは、ウエル領域またはチャネルドープ領域と他の領域との境界線２００に対してほぼ垂直な方向に延びている。
【００８１】
また、トランジスタ５０Ｃおよびトランジスタ５０Ｄは、図９において上下に延びる境界線２００の最も近傍に設けられている。また、トランジスタ５０Ｃおよびトランジスタ５０Ｄは、境界線２００に対して平行な方向に沿って、ドレイン領域５３Ｂ、ゲート電極５６Ｂ、共有領域としてのソース領域５４Ｂ、ゲート電極５５Ｂ、およびドレイン領域５２Ｂが、この順番で並ぶように、構成されている。なお、本実施の形態の半導体装置においては、共有領域としてソース領域が用いられている例を示したが、共有領域としてドレイン領域が用いられてもよい。
【００８２】
上記の構成によれば、前述の境界線２００からトランジスタ５０Ｃまでの距離ｄ１と前述の境界線２００からトランジスタ５０Ｄまでの距離ｄ２とがほぼ同一になるため、距離ｄ１と距離ｄ２が異なることに起因してトランジスタ５０Ｃの閾値電圧とトランジスタ５０Ｄとの閾値電圧とに相違が生じることを抑制することができる。
【００８３】
また、本実施の形態の半導体装置は、図８に示すように、より具体的には次のような構造である。
【００８４】
トランジスタ５０Ｃは、ゲート電極５５Ｂを有している。トランジスタ５０Ｄは、ゲート電極５６Ｂを有している。また、トランジスタ５０Ｅは、ゲート電極５５Ａを有している。トランジスタ５０Ｆは、ゲート電極５６Ａを有している。
【００８５】
また、ゲート電極５５Ｂに沿った引かれた仮想線１０１と、ゲート電極５６Ｂに沿って引かれた仮想線１０３と、ゲート電極５５Ａに沿って引かれた仮想線１０２と、ゲート電極５６Ａに沿って引かれた仮想線１０４とが想定された場合に、仮想線１０１，１０２，１０３，１０４それぞれは、互いにほぼ平行、かつ、ほぼ等間隔である。
【００８６】
上記の構成によれば、トランジスタ５０Ａ，５０Ｂ，５０Ｃ，５０Ｄに接続されるビット線６０Ｂ，６５Ｂ，６５Ａ，６１Ａ対の順序および配列を変更することなく、ビット線６０Ｂ，６１Ａ，６５Ａ，６５Ｂそれぞれを、前述の仮想線１０１，１０２，１０３，１０４に対してほぼ平行に配置することができる。
【００８７】
したがって、トランジスタ５０Ｅ，５０Ｆとトランジスタ５０Ｃ，５０Ｄとの間で、ビット線６０Ｂ，６５Ｂ，６５Ａ，６１Ａそれぞれが延びる方向を変更することなくビット線６０Ｂ，６５Ｂ，６５Ａ，６１Ａそれぞれを設けることができる。その結果、トランジスタ５０Ｃ，５０Ｄとトランジスタ５０Ｅ，５０Ｆとの間の距離を極力小さくすることができる。
【００８８】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８９】
【発明の効果】
本発明の半導体装置によれば、一方の一対のトランジスタのソース／ドレイン領域と他方の一対のトランジスタのソース／ドレイン領域とが共用されている場合に比較して、センスアンプの感度を向上させることができる。
【図面の簡単な説明】
【図１】実施の形態１の半導体装置を説明するための平面模式図である。
【図２】実施の形態１の半導体装置の製造過程において、ソース／ドレイン領域に対するゲート電極の重ね合わせがズレた状態を示す図である。
【図３】図１の半導体装置の回路図である。
【図４】図３の回路図の比較例の回路図である。
【図５】図１のＸ―Ｘ線断面図である。
【図６】図５の構造を製造する方法を説明するための図である。
【図７】図５の構造を製造する方法を説明するための図である。
【図８】実施の形態２の半導体装置を説明するための平面模式図である。
【図９】図８に示す構造のセンスアンプの１単体を示す平面模式図である。
【符号の説明】
１０，２０ センスアンプ、１０Ａ，１０Ｂ，２０Ａ，２０Ｂ トランジスタ、５０Ａ，５０Ｂ センスアンプ、５０Ｃ，５０Ｄ，５０Ｅ，５０Ｆ トランジスタ、１００ 素子分離絶縁部。
【発明の属する技術分野】
本発明は、センスアンプを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
従来より、半導体装置の一例のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のアレイ部のセンスアンプには、チップの面積を極力小さくすることが求められている。そのため、従来の半導体装置においては、一のセンスアンプを構成するトランジスタのソース領域と他のセンスアンプを構成するトランジスタのソース領域とが、同じ不純物拡散領域を共用するように構成されている。
【０００３】
上記従来の半導体装置においては、動作電圧が２．０Ｖ程度である場合には、センスアンプの感度に問題は生じないが、２．０Ｖより低い電圧で半導体装置を動作させるためには、微妙なセンスアンプの感度の劣化が致命的な問題となる。
【０００４】
【特許文献１】
特開平６−１３５７４号公報
【０００５】
【発明が解決しようとする課題】
前述の従来の半導体装置においては、一のセンスアンプを構成するトランジスタトランジスタの仕上がりと他のセンスアンプを構成するトランジスタの仕上がりとに優劣の差が生じる場合がある。その場合、一のセンスアンプを構成するトランジスタのソース領域と他のセンスアンプを構成するトランジスタのソース領域とが同じ不純物拡散領域を共用していると、問題を生じさせることがある。
【０００６】
たとえば、ＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の場合、一のセンスアンプを構成するトランジスタのみ大きな電流が流れると、共用されているソース領域の電位が上昇するため、他のセンスアンプを構成するトランジスタのドレイン領域の電位と共用されているソース領域の電位と差が極めて小さくなる場合がある。この場合、他のセンスアンプを構成するトランジスタのノードが浮いた状態になるため、他のセンスアンプを構成するトランジスタが正常に機能しなくなる。
【０００７】
逆に、ＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の場合、一のセンスアンプを構成するトランジスタのみ大きな電流が流れると、共用されているソース領域の電位が低下するため、他のセンスアンプを構成するトランジスタのドレイン領域の電位と共用されているソース領域の電位と差が極めて小さくなる場合がある。この場合も、他のセンスアンプを構成するトランジスタのノードが浮いた状態になるため、他のセンスアンプを構成するトランジスタが正常に機能しなくなる。
【０００８】
上述のような場合には、２．０Ｖより低い電圧で半導体装置を動作させると、センスアンプの感度が低下することになる。
【０００９】
この発明は上述の問題に鑑みてなされたものであって、その目的は、センスアンプの感度を向上させることができる半導体装置を提供することである。
【００１０】
【課題を解決するための手段】
本発明の第１の局面の半導体装置は、同時に活性化される２つのセンスアンプが隣接して配置され、その２つのセンスアンプのそれぞれに一対のデータが入力される。また、センスアンプは、一対のデータのうち一方が入力される第１のトランジスタと、第１のトランジスタと対をなし、一対のデータのうち他方が入力される第２のトランジスタとを備えている。
【００１１】
また、第１のトランジスタのソース／ドレイン領域と第２のトランジスタのソース／ドレイン領域とが、素子分離絶縁部で絶縁されている。また、第１のトランジスタのソース／ドレイン領域には第１のコンタクトが接続されている。また、第２のトランジスタのソース／ドレイン領域には第２のコンタクトが接続されている。また、第１のコンタクトと第２のコンタクトとが、同一の配線に接続されている。
【００１２】
上記の構成によれば、第１のトランジスタのソース／ドレイン領域と第２のトランジスタのソース／ドレイン領域とが、素子分離絶縁部で絶縁されているため、第１のトランジスタのソース／ドレイン領域と第２のトランジスタのソース／ドレイン領域とが共用されている場合に比較して、センスアンプの感度を向上させることができる。
【００１３】
また、第１のコンタクトと第２のコンタクトとが別個に同一の配線に接続されているため、一のセンスアンプおいて発生した不具合が他のセンスアンプに大きな悪影響を与えることが抑制される。
【００１４】
本発明の第２の局面の半導体装置は、半導体基板上に設けられ、センスアンプを構成する複数の一対のトランジスタを複数備えている。また、複数の一対のトランジスタは、一方の一対のトランジスタと他方の一対のトランジスタとを含んでいる。また、一方の一対のトランジスタと他方の一対のトランジスタとは、半導体基板上に設けられた素子分離絶縁部により互いに分離されている。
【００１５】
また、一対のトランジスタは、第１のトランジスタと第２のトランジスタとを含んでいる。また、第１のトランジスタと第２のトランジスタとは、素子分離絶縁部により互いに分離されている。また、第１のトランジスタは、所定の基準線に対してほぼ平行に設けられた第１のゲート電極を有している。また、第２のトランジスタは、所定の基準線に対してほぼ平行に設けられた第２のゲート電極を有している。また、第１のトランジスタにおける第１のゲート電極に対する第１のソース／ドレイン領域の配置と、第２のトランジスタにおける第２のゲート電極に対する第２のソース／ドレイン領域の配置とが、実質的に同一である。
【００１６】
上記の構成によれば、一方の一対のトランジスタのソース／ドレイン領域と他方の一対のトランジスタのソース／ドレイン領域とが共用されている場合に比較して、センスアンプの感度を向上させることができる。
【００１７】
一般に、半導体装置の製造工程では、重ね合わせの誤差に起因して、第１のトランジスタの特性のズレと第２のトランジスタの特性のズレとに差が生じる。しかしながら、前述の構成によれば、第１のトランジスタにおける第１のゲート電極に対する第１のソース／ドレイン領域の配置と、第２のトランジスタにおける第２のゲート電極に対する第２のソース／ドレイン領域の配置とが、実質的に同一であるため、前述の差が生じることが抑制される。したがって、センスアンプの特性が向上する。
【００１８】
また、本発明の第３の局面の半導体装置は、半導体基板上に設けられ、センスアンプを構成する一対のトランジスタを複数備えている。複数の一対のトランジスタは、一方の一対のトランジスタと他方の一対のトランジスタとを含んでいる。また、一対のトランジスタは、第１のトランジスタと第２のトランジスタとを含んでいる。また、第１のトランジスタは、第１のソース／ドレイン領域を有している。また、第２のトランジスタは、第２のソース／ドレイン領域を有している。また、さらに、一対のトランジスタは、第１のソース／ドレイン領域のうちのいずれか一方と第２のソース／ドレイン領域うちのいずれか一方とが共有された共有領域を含んでいる。
【００１９】
上記の構成によれば、一方の一対のトランジスタのソース／ドレイン領域と他方の一対のトランジスタのソース／ドレイン領域とが共用されている場合に比較して、センスアンプの感度を向上させることができる。
【００２０】
また、所定の境界線から第１のトランジスタまでの距離と所定の境界線から第２のトランジスタまでの距離とがほぼ同一になるため、それらの距離が異なることに起因して第１のトランジスタの閾値電圧と第２のトランジスタとの閾値電圧とに相違が生じることを抑制することができる。
【００２１】
【発明の実施の形態】
以下、図をに基づいて本発明の実施の形態の半導体装置を説明する。
【００２２】
（実施の形態１）
まず、図１および図２を用いて、実施の形態１の半導体装置を説明する。
【００２３】
本実施の形態の半導体装置は、図１に示すように、半導体基板と、半導体基板上に設けられ、センスアンプ１０およびセンスアンプ２０とを備えている。また、センスアンプ１０は、一対のトランジスタ１０Ａ，１０Ｂを用いて構成されている。センスアンプ２０は、一対のトランジスタ２０Ａ，２０Ｂを用いて構成されている。
【００２４】
また、トランジスタ１０Ａは、ゲート電極１４Ａとソース／ドレイン領域１３Ａ／１２Ａとが素子形成領域１１Ａに設けられている。また、トランジスタ１０Ｂは、ゲート電極１４Ｂとソース／ドレイン領域１３Ｂ／１２Ｂとが素子形成領域１１Ｂに設けられている。また、トランジスタ２０Ａは、ゲート電極２４Ａとソース／ドレイン領域２３Ａ／２２Ａとが素子形成領域２１Ａに設けられている。また、トランジスタ２０Ｂは、ゲート電極２４Ｂとソース／ドレイン領域２３Ｂ／２２Ｂとが素子形成領域２１Ｂに設けられている。
【００２５】
ドレイン領域１２Ａには、半導体基板に対して垂直に延びるビットラインコンタクト１７Ａが接続されている。ゲート電極１４Ａには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト１８Ａ，１９Ａが接続されている。ソース領域１３Ａには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト３１が接続されている。
【００２６】
ドレイン領域１２Ｂには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト１７Ｂが接続されている。ゲート電極１４Ｂには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト１８Ｂ，１９Ｂが接続されている。ソース領域１３Ｂには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト４１が接続されている。
【００２７】
ドレイン領域２２Ａには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト２７Ａが接続されている。ゲート電極２４Ａには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト２８Ａ，２９Ａが接続されている。ソース領域２３Ａには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト３２が接続されている。
【００２８】
ドレイン領域２２Ｂには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト２７Ｂが接続されている。ゲート電極２４Ｂには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト２８Ｂ，２９Ｂが接続されている。ソース領域２３Ｂには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト４２が接続されている。
【００２９】
ビットラインコンタクト１７Ａ，１８Ｂの上部には、半導体基板の主表面に対して平行に延びるビット線１５Ａが接続されている。ビットラインコンタクト１９Ａの上部には、半導体基板の主表面に対して平行に延びるビット線１６Ａが接続されている。ビットラインコンタクト３１，３２の上部には、半導体基板の主表面に対して平行に延びるビット線３０が接続されている。
【００３０】
ビットラインコンタクト２９Ａの上部には、半導体基板の主表面に対して平行に延びるビット線２６Ａが接続されている。ビットラインコンタクト２７Ａ，２８Ｂの上部には、半導体基板の主表面に対して平行に延びるビット線２５Ａが接続されている。
【００３１】
ビットラインコンタクト１７Ｂ，１８Ａの上部には、半導体基板の主表面に対して平行に延びるビット線１５Ｂが接続されている。ビットラインコンタクト１９Ｂの上部には、半導体基板の主表面に対して平行に延びるビット線１６Ｂが接続されている。
【００３２】
ビットラインコンタクト２７Ｂ，２８Ａの上部には、半導体基板の主表面に対して平行に延びるビット線２５Ｂが接続されている。ビットラインコンタクト２９Ｂの上部には、半導体基板の主表面に対して平行に延びるビット線２６Ｂが接続されている。ビットラインコンタクト４１，４２の上部には、半導体基板の主表面に対して平行に延びるビット線４０が接続されている。
【００３３】
また、トランジスタ１０Ａ，１０Ｂとトランジスタ２０Ａ，２０Ｂとは、半導体基板上に設けられた素子分離絶縁部１００により互いに分離されている。
【００３４】
このような構成の本実施の形態の半導体装置によれば、トランジスタ１０Ａのソース領域１３Ａとトランジスタ２０Ａのソース領域２３Ａとが共用されている場合に比較して、センスアンプ１０，２０の感度を向上させることができる。また、本実施の形態の半導体装置と、トランジスタ１０Ｂのソース領域１３Ｂとトランジスタ２０Ｂのソース領域２３Ｂとが共用されている半導体装置と、を比較した場合においても、同様に、本実施の形態の半導体装置によれば、センスアンプ１０，２０の感度を向上させることができる。
【００３５】
また、本実施の形態の半導体装置は、トランジスタ１０Ａとトランジスタ２０Ａとが、素子分離絶縁部１００により互いに分離されている。また、トランジスタ２０Ａとトランジスタ２０Ｂとが、素子分離絶縁部１００により互いに分離されている。この素子分離絶縁部は、半導体基板のトレンチ内に形成されたトレンチ分離絶縁膜であってもよいとともに、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により形成された酸化膜であってもよい。
【００３６】
このような構成によれば、トランジスタ１０Ａとトランジスタ１０Ｂとが分離されていない場合に比較して、トランジスタ１０Ａとトランジスタ１０Ｂとの間の位置関係の設計の自由度を向上させることができる。また、前述の構成によれば、同様に、トランジスタ２０Ａとトランジスタ２０Ｂとが分離されていない場合に比較して、トランジスタ２０Ａとトランジスタ２０Ｂとの間の位置関係の設計の自由度を向上させることができる。
【００３７】
また、トランジスタ１０Ａ，２０Ａは、所定の基準線１５０に対してほぼ平行に設けられたゲート電極１４Ａ，２４Ａを有している。また、トランジスタ１０Ｂ，２０Ｂは、所定の基準線１５０に対してほぼ平行に設けられたゲート電極１４Ｂ，２４Ｂを有している。
【００３８】
また、トランジスタ１０Ａにおけるゲート電極１４Ａに対するソース／ドレイン領域１３Ａ／１２Ａの配置と、トランジスタ１０Ｂにおけるゲート電極１４Ｂに対するソース／ドレイン領域１３Ｂ／１２Ｂの配置とが、実質的に同一である。また、トランジスタ２０Ａにおけるゲート電極２４Ａに対するソース／ドレイン領域２３Ａ／２２Ａの配置と、トランジスタ２０Ｂにおけるゲート電極２４Ｂに対するソース／ドレイン領域２３Ｂ／２２Ｂの配置とが、実質的に同一である。
【００３９】
上記の構成によれば、ゲート電極１４Ａ、ゲート電極１４Ｂ、ゲート電極２４Ａ、およびゲート電極２４Ｂを、露光工程において同じレチクルを用いて同時に形成する製造方法を行う場合に利点がある。
【００４０】
前述のような製造方法では、ソース／ドレイン領域１３Ａ／１２Ａ，２３Ａ／２２Ａおよびソース／ドレイン領域１３Ｂ／１２Ｂ，２３Ｂ／２２Ｂに対してゲート電極１４Ａ，２４Ａおよびゲート電極１４Ｂ，２４Ｂを重ね合わせて形成する。
【００４１】
そのときに、図２の白抜き矢印で示すように、所定の前述の所定の基準線１５０に対して垂直な方向に重ね合わせのズレが生じることがある。その場合には、ソース／ドレイン領域に対するゲート電極の重ね合わせに、誤差が生じる。
【００４２】
しかしながら、本実施の形態の半導体装置は、トランジスタ１０Ａにおけるゲート電極１４Ａに対するソース／ドレイン領域１３Ａ／１１Ａの配置と、トランジスタ１０Ｂにおけるゲート電極１４Ｂに対するソース／ドレイン領域１３Ｂ／１１Ｂの配置とが、実質的に同じになるように、構成されている。また、トランジスタ２０Ａにおけるゲート電極２４Ａに対するソース／ドレイン領域２３Ａ／２１Ａの配置と、トランジスタ２０Ｂにおけるゲート電極２４Ｂに対するソース／ドレイン領域２３Ｂ／２１Ｂの配置とが、実質的に同じになるように、構成されている。
【００４３】
したがって、ゲート電極１４Ａに対するソース／ドレイン領域１３Ａ／１１Ａの重ね合わせがズレた場合のトランジスタ１０Ａの配置と、ゲート電極１４Ｂに対するソース／ドレイン領域１３Ｂ／１１Ｂの重ね合わせがズレた場合のトランジスタ１０Ｂとの配置とが、実質的に同じになる。また、ゲート電極２４Ａに対するソース／ドレイン領域２３Ａ／２１Ａの重ね合わせがズレた場合のトランジスタ２０Ａの配置と、ゲート電極２４Ｂに対するソース／ドレイン領域２３Ｂ／２１Ｂの重ね合わせがズレた場合のトランジスタ２０Ｂとの配置とが、実質的に同じになる。
【００４４】
その結果、重ね合わせの誤差に起因する、トランジスタ１０Ａの特性のズレとトランジスタ１０Ｂの特性のズレとは、同一になる。また、重ね合わせの誤差に起因する、トランジスタ２０Ａの特性のズレとトランジスタ２０Ｂの特性のズレとは、同一になる。したがって、センスアンプ１０，２０の特性が向上する。
【００４５】
図３は、図１または図２に示すセンスアンプ１０，２０に対応する回路図である。図３に示す参照符号は、図１または図２に示す参照符号が付された部位に対応する回路の部位を示すものとする。
【００４６】
図３に示すように、図１または図２に示す構造のようにトランジスタ１０Ａ，１０Ｂとトランジスタ２０Ａ，２０Ｂとを素子分離絶縁部１００により分離した場合には、ビットラインコンタクトに相当する抵抗素子ａ〜ｌそれぞれが別個独立に形成される。図３の回路の比較例として、図４に示すような回路がある。
【００４７】
図３および図４において、センスアンプＳＡ１およびセンスアンプＳＡ２は、互いに隣接して設けられている。また、ノードＸ１にビット線ＢＬ１が接続されている。また、ノードＹ１に／ビット線／ＢＬ１が接続されている。また、ノードＸ２にビット線ＢＬ２が接続されている。また、ノードＹ２に／ビット線／ＢＬ２が接続されている。ビット線ＢＬ１と／ビット線／ＢＬ１とは対をなしている。ビット線ＢＬ２と／ビット線／ＢＬ２とは対をなしている。また、抵抗素子ａ，ｃ，ｅ，ｇ，ｉ，ｋの抵抗値は、２ｋΩであり、抵抗素子ｂ，ｄ，ｆ，ｈ，ｊ，ｌの抵抗値は、１ｋΩである。
【００４８】
センスアンプＳＡ１では、ＮＭＯＳ（Ｎ−Ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｃｏｎｄｕｃｔｏｒ）トランジスタＮ１，Ｎ２およびＰＭＯＳ（Ｐ−Ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＰ１，Ｐ２が、ビット線ＢＬ１および／ビット線／ＢＬ１の入力データに対して対称に機能する回路特性を有するように構成されている。センスアンプＳＡ２では、ＮＭＯＳトランジスタＮ３，Ｎ４およびＰＭＯＳトランジスタＰ３，Ｐ４が、ビット線ＢＬ２および／ビット線／ＢＬ２の入力データに対して対称に機能する回路特性を有するように構成されている。なお、ＮＭＯＳトランジスタＮ１，Ｎ２のサイズおよびＰＭＯＳトランジスタＰ１，Ｐ２のサイズは、共に、幅Ｗ＝３μｍであり、長さＬ＝０．３μｍである。
【００４９】
半導体装置が駆動して、センスアンプＳＡ１，ＳＡ２を有するメモリからデータを読み出すときには、センスアンプＳＡ１，ＳＡ２のいずれもが活性化される。
【００５０】
図４に示す回路では、センスアンプＳＡ２の抵抗素子ａ，ｂ，ｃ，ｄは、隣接するセンスアンプＳＡ１の抵抗素子としても機能する。
【００５１】
したがって、図４に示す回路においては、センスアンプＳＡ１およびセンスアンプＳＡ２それぞれに１００μＡの電流が流れる条件では、抵抗素子ａおよび抵抗素子ｂそれぞれに、２００μＡの電流が流れる。このとき、抵抗素子ａでは、０．４Ｖの電圧降下が生じ、抵抗素子ｂでは、０．２Ｖの電圧降下が生じる。
【００５２】
このとき、抵抗素子ａ，ｂそれぞれに電流が流れるときには、抵抗素子ｃ，ｄそれぞれには電流が流れないため、抵抗素子ａ，ｂそれぞれでの電圧降下は生じない。このため、センスアンプＳＡ１とセンスアンプＳＡ２との間で、０．６Ｖの電圧降下の差のアンバランスが生じる。
【００５３】
しかしながら、図３に示す回路では、センスアンプＳＡ１およびセンスアンプＳＡ２それぞれに１００μＡの電流が流れる条件では、ビットラインコンタクトに相当する抵抗素子ｅ〜ｌそれぞれには、最大でも１００μＡしか流れないため、センスアンプＳＡ１とセンスアンプＳＡ２との間では、最大でも０．３Ｖの電圧効果の差しか生じない。
【００５４】
つまり、図３に示す回路では、センスアンプＳＡ２のビットラインコンタクトれぞれに相当する抵抗素子ｉ，ｊ，ｋ，ｌそれぞれを隣接するセンスアンプＳＡ１のビットラインコンタクトに相当する抵抗素子ｅ，ｆ，ｇ，ｈとは別個独立に形成することにより、抵抗素子ｉ，ｊ，ｋ，ｌそれぞれに流れる電流を図４の回路よりも小さくすることができる。
【００５５】
図４に示すような回路では、製造工程におけるセンスアンプの寸法精度のばらつきに起因して、センスアンプＳＡ１が、ビット線ＢＬ１および／ビット線／ＢＬ１へのデータの入力に対して対称性を有しない場合がある。この場合、センスアンプＳＡ１が非対称であることの影響に、前述の抵抗素子の電圧降下のアンバランスの影響が加えられて、センスアンプの特性の非対称性の度合いがより大きくなることがある。
【００５６】
しかしながら、上記のような図３に示す回路によれば、センスアンプの非対称性の度合いが図４に示す回路ほど大きくなることがない。したがって、半導体装置の特性が向上する。
【００５７】
次に、図１のＸ−Ｘ断面を示す図５を用いて説明する。図５に示すように、半導体基板６００の主表面から所定の深さにかけて素子分離絶縁部１００が形成されている。素子分離絶縁部１００の内側には、ソース／ドレイン領域１２Ａ，１３Ａ，２３Ａ，２２Ａが形成されている。
【００５８】
ソース／ドレイン領域１２Ａ，１３Ａの上側には、ゲート絶縁膜５００Ａが形成されている。ゲート絶縁膜５００Ａの上にはゲート電極１４Ａが形成されている。ゲート絶縁膜５００Ａおよびゲート電極１４Ａを覆うようにシリコン窒化膜２００が形成されている。また、ソース／ドレイン領域２３Ａ，２２Ａの上にはゲート絶縁膜５００Ｂが形成されている。
【００５９】
ゲート絶縁膜５００Ｂの上にはゲート電極２４Ａが形成されている。ゲート絶縁膜５００Ｂおよびゲート電極２４Ａを覆うようにシリコン窒化膜２００が形成されている。また、シリコン窒化膜２００は素子分離絶縁部１００の上にも形成されている。ソース／ドレイン領域１２Ａにはビットラインコンタクト１７Ａが接続されている。ソース／ドレイン領域１３Ａにはビットラインコンタクト３１が接続されている。
【００６０】
ソース／ドレイン領域２３Ａにはビットラインコンタクト３２が接続されている。ソース／ドレイン領域２２Ａにはビットラインコンタクト２７Ａが接続されている。ビットラインコンタクト１７Ａ，３１，３２，２７Ａは層間絶縁膜３００の内部に埋込まれている。また、層間絶縁膜３００および各ビットラインコンタクトの上には層間絶縁膜４００が形成されている。
【００６１】
また、ビットラインコンタクト１７Ａにはコンタクトプラグ１５０Ａが接続されている。ビットラインコンタクト３１にはコンタクトプラグ３００Ａが接続されている。ビットラインコンタクト３２にはコンタクトプラグ３００Ａが接続されている。ビットラインコンタクト２７Ａにはコンタクトプラグ２５０Ａが接続されている。
【００６２】
また、層間絶縁膜４００の上には、配線層が形成されている。配線層１５Ａはコンタクトプラグ１５０Ａに接続されている。この配線層はビットラインである。ビットライン１５Ａはコンタクトプラグ１５０Ａに接続されている。ビットライン２５Ａはコンタクトプラグ２５０Ａに接続されている。ビットライン３０Ａはコンタクトプラグ３００Ａに接続されている。
【００６３】
従来の半導体装置であれば、ソース／ドレイン領域１３Ａとソース／ドレイン領域２３Ａとが共有されているため、それらの間の素子分離絶縁部１００は必要ない。したがって、図１または図２に示すような構造の半導体装置では、素子分離絶縁部１００の分だけ素子の平面的な大きさが大きくなる。
【００６４】
しかしながら、本実施の形態の半導体装置では、次に示す図６および図７の製造工程により、シリコン窒化膜２００を素子分離絶縁部１００およびゲート電極１４Ａ，２４Ａの上に形成することにより、図５に示すＸ１およびＸ２に示す距離を極力小さくすることができる。したがって、半導体装置の平面的な大きさを大きくすることなく、ソース／ドレイン領域１３Ａとソース／ドレイン領域２３Ａとの間の素子分離絶縁部１００を形成することが可能となる。
【００６５】
次に、図５に示す半導体装置の構造を製造するための方法を説明する。まず、図６に示すように、半導体基板６００に素子分離絶縁部１００が形成される。次に、素子分離絶縁部１００の内部にソース／ドレイン領域１２Ａ，１３Ａが形成される。また、半導体基板６００の上にはゲート絶縁膜５００Ａおよびゲート電極１４Ａが形成される。次に、半導体基板６００の主表面、シリコン酸化膜からなる素子分離絶縁部１００の表面、ゲート絶縁膜５００Ａおよびゲート電極１４Ａを覆うようにシリコン窒化膜２００を形成する。
【００６６】
次に、層間絶縁膜３００を所定のパターンに形成する。すなわち、次に形成されるビットラインコンタクトのための開口が形成されたパターンの層間絶縁膜３００が形成される。次に、層間絶縁膜３００をマスクとして、シリコン窒化膜２００をエッチングする。それにより、ソース／ドレイン領域１２Ａ，１３Ａが露出する。このソース／ドレイン領域１２Ａ，１３Ａに接続されるようにビットラインコンタクト１７Ａ，２７Ａとなる金属を埋込む。これにより、ソース／ドレイン領域１２Ａ，１３Ａとビットラインコンタクト１７Ａ，２７Ａとの接続が完了する。
【００６７】
従来のソースを共有するセンスアンプの場合に比較して本実施の形態のセンスアンプは、素子分離絶縁部１００の幅だけ平面的な大きさが増加する。しかしながら、上記の製造方法によれば、ビットラインコンタクト１７Ａ，２７Ａを形成する工程は、シリコン酸化膜からなる素子分離絶縁部１００がシリコン窒化膜２００に覆われた状態で行われる。そのため、ビットラインコンタクトを形成する工程において素子分離絶縁部１００がエッチングされ難い。したがって、図５の距離Ｘ１および距離Ｘ２を小さくしても、ビットラインコンタクトが素子分離絶縁部１００を付き抜けてソース／ドレイン領域１２Ａ，１３Ａよりも下側の不純物領域まで達するような不都合が防止される。その結果、半導体基板６００の主表面に平行な方向の半導体装置の大きさを低減することができる。
【００６８】
（実施の形態２）
次に、図８および図９を用いて、実施の形態２の半導体装置を説明する。
【００６９】
本実施の形態の半導体装置は、図８に示すように、半導体基板と、半導体基板上に設けられ、センスアンプ５０Ａおよびセンスアンプ５０Ｂとを備えている。また、センスアンプ５０Ａは、一対のトランジスタ５０Ｅ，５０Ｆを用いて構成されている。センスアンプ５０Ｂは、一対のトランジスタ５０Ｃ，５０Ｄを用いて構成されている。
【００７０】
また、トランジスタ５０Ｆは、ゲート電極５６Ａとソース／ドレイン領域５４Ａ／５３Ａとが素子形成領域５１Ａに設けられている。また、トランジスタ５０Ｅは、ゲート電極５５Ａとソース／ドレイン領域５４Ａ／５２Ａとが素子形成領域５１Ａに設けられている。また、トランジスタ５０Ｄは、ゲート電極５６Ｂとソース／ドレイン領域５４Ｂ／５３Ｂとが素子形成領域５１Ｂに設けられている。また、トランジスタ５０Ｃは、ゲート電極５５Ｂとソース／ドレイン領域５４Ｂ／５２Ｂとが素子形成領域５１Ｂに設けられている。
【００７１】
ドレイン領域５２Ａには、半導体基板に対して垂直に延びるビットラインコンタクト５７Ａが接続されている。ゲート電極５５Ａには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト６７Ａが接続されている。ドレイン領域５３Ａには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト５８Ａが接続されている。ゲート電極５６Ａには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト６３Ａ，６４Ａが接続されている。ソース領域５４Ａには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト５９Ａが接続されている。
【００７２】
ドレイン領域５２Ｂには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト５７Ｂが接続されている。ゲート電極５５Ｂには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト６４Ｂ，６７Ｂが接続されている。ドレイン領域５３Ｂには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト５８Ｂが接続されている。ゲート電極５６Ｂには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト６３Ｂが接続されている。ソース領域５４Ｂには、半導体基板の主表面に対して垂直に延びるビットラインコンタクト５９Ｂが接続されている。
【００７３】
ビットラインコンタクト５７Ｂ，６３Ｂの上部には、半導体基板の主表面に対して平行に延びるビット線６０Ｂが接続されている。ビットラインコンタクト６４Ａの上部には、半導体基板の主表面に対して平行に延びるビット線６５Ａが接続されている。ビットラインコンタクト５８Ａ，６７Ａの上部には、半導体基板の主表面に対して平行に延びるビット線６１Ａが接続されている。
【００７４】
ビットラインコンタクト５７Ｂ，６３Ｂの上部には、半導体基板の主表面に対して平行に延びるビット線６０Ｂが接続されている。ビットラインコンタクト６４Ｂの上部には、半導体基板の主表面に対して平行に延びるビット線６５Ｂが接続されている。ビットラインコンタクト５８Ｂ，６７Ｂの上部には、半導体基板の主表面に対して平行に延びるビット線６１Ｂが接続されている。
【００７５】
なお、本実施の形態の半導体装置は、センスアンプ５０Ａ，５０Ｂと同様の構造の他のセンスアンプ対が、センスアンプ５０Ａ，５０Ｂの近傍に設けられている。この他のセンスアンプ対のビット線対は、センスアンプ５０Ａ，５０Ｂのビット線が延びる方向と平行な方向に沿って延びている。
【００７６】
また、一対のトランジスタ５０Ｅ，５０Ｆと一対のトランジスタ５０Ｃ，５０Ｄとは、半導体基板上に設けられた素子分離絶縁部１００により互いに分離されている。
【００７７】
このような構成によれば、一対のトランジスタ５０Ｅ，５０Ｆのソース領域５４Ａと一対のトランジスタ５０Ｃ，５０Ｄのソース領域５４Ｂとが共用されている場合に比較して、センスアンプ５０Ａ，５０Ｂの感度を向上させることができる。
【００７８】
また、本実施の形態の半導体装置を、図９を用いてより詳細説明する。トランジスタ５０Ｃは、ソース／ドレイン領域５４Ｂ／５２Ｂを有している。また、トランジスタ５０Ｄは、ソース／ドレイン領域５４Ｂ／５３Ｂを有している。
【００７９】
上記の構成によれば、一対のトランジスタ５０Ｃ，５０Ｄは、ソース／ドレイン領域５４Ｂが共有されている。そのため、一対のトランジスタ５０Ｃ，５０Ｄの占有面積を小さくすることができる。
【００８０】
また、図９に示すように、一対のトランジスタ５０Ｃ，５０Ｄは、半導体基板内に設けられたウエル領域またはチャネルドープ領域の内側の領域に設けられている。また、トランジスタ５０Ｃは、ゲート電極５５Ｂを有している。また、トランジスタ５０Ｄは、ゲート電極５６Ｂを有している。また、ゲート電極５５Ｂおよびゲート電極５６Ｂそれぞれは、ウエル領域またはチャネルドープ領域と他の領域との境界線２００に対してほぼ垂直な方向に延びている。
【００８１】
また、トランジスタ５０Ｃおよびトランジスタ５０Ｄは、図９において上下に延びる境界線２００の最も近傍に設けられている。また、トランジスタ５０Ｃおよびトランジスタ５０Ｄは、境界線２００に対して平行な方向に沿って、ドレイン領域５３Ｂ、ゲート電極５６Ｂ、共有領域としてのソース領域５４Ｂ、ゲート電極５５Ｂ、およびドレイン領域５２Ｂが、この順番で並ぶように、構成されている。なお、本実施の形態の半導体装置においては、共有領域としてソース領域が用いられている例を示したが、共有領域としてドレイン領域が用いられてもよい。
【００８２】
上記の構成によれば、前述の境界線２００からトランジスタ５０Ｃまでの距離ｄ１と前述の境界線２００からトランジスタ５０Ｄまでの距離ｄ２とがほぼ同一になるため、距離ｄ１と距離ｄ２が異なることに起因してトランジスタ５０Ｃの閾値電圧とトランジスタ５０Ｄとの閾値電圧とに相違が生じることを抑制することができる。
【００８３】
また、本実施の形態の半導体装置は、図８に示すように、より具体的には次のような構造である。
【００８４】
トランジスタ５０Ｃは、ゲート電極５５Ｂを有している。トランジスタ５０Ｄは、ゲート電極５６Ｂを有している。また、トランジスタ５０Ｅは、ゲート電極５５Ａを有している。トランジスタ５０Ｆは、ゲート電極５６Ａを有している。
【００８５】
また、ゲート電極５５Ｂに沿った引かれた仮想線１０１と、ゲート電極５６Ｂに沿って引かれた仮想線１０３と、ゲート電極５５Ａに沿って引かれた仮想線１０２と、ゲート電極５６Ａに沿って引かれた仮想線１０４とが想定された場合に、仮想線１０１，１０２，１０３，１０４それぞれは、互いにほぼ平行、かつ、ほぼ等間隔である。
【００８６】
上記の構成によれば、トランジスタ５０Ａ，５０Ｂ，５０Ｃ，５０Ｄに接続されるビット線６０Ｂ，６５Ｂ，６５Ａ，６１Ａ対の順序および配列を変更することなく、ビット線６０Ｂ，６１Ａ，６５Ａ，６５Ｂそれぞれを、前述の仮想線１０１，１０２，１０３，１０４に対してほぼ平行に配置することができる。
【００８７】
したがって、トランジスタ５０Ｅ，５０Ｆとトランジスタ５０Ｃ，５０Ｄとの間で、ビット線６０Ｂ，６５Ｂ，６５Ａ，６１Ａそれぞれが延びる方向を変更することなくビット線６０Ｂ，６５Ｂ，６５Ａ，６１Ａそれぞれを設けることができる。その結果、トランジスタ５０Ｃ，５０Ｄとトランジスタ５０Ｅ，５０Ｆとの間の距離を極力小さくすることができる。
【００８８】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８９】
【発明の効果】
本発明の半導体装置によれば、一方の一対のトランジスタのソース／ドレイン領域と他方の一対のトランジスタのソース／ドレイン領域とが共用されている場合に比較して、センスアンプの感度を向上させることができる。
【図面の簡単な説明】
【図１】実施の形態１の半導体装置を説明するための平面模式図である。
【図２】実施の形態１の半導体装置の製造過程において、ソース／ドレイン領域に対するゲート電極の重ね合わせがズレた状態を示す図である。
【図３】図１の半導体装置の回路図である。
【図４】図３の回路図の比較例の回路図である。
【図５】図１のＸ―Ｘ線断面図である。
【図６】図５の構造を製造する方法を説明するための図である。
【図７】図５の構造を製造する方法を説明するための図である。
【図８】実施の形態２の半導体装置を説明するための平面模式図である。
【図９】図８に示す構造のセンスアンプの１単体を示す平面模式図である。
【符号の説明】
１０，２０ センスアンプ、１０Ａ，１０Ｂ，２０Ａ，２０Ｂ トランジスタ、５０Ａ，５０Ｂ センスアンプ、５０Ｃ，５０Ｄ，５０Ｅ，５０Ｆ トランジスタ、１００ 素子分離絶縁部。
Claims (7)
- 同時に活性化される２つのセンスアンプが隣接して配置され、該２つのセンスアンプそれぞれに一対のデータが入力される半導体装置であって、
前記センスアンプは、
前記一対のデータのうち一方が入力される第１のトランジスタと、
該第１のトランジスタと対をなし、前記一対のデータのうち他方が入力される第２のトランジスタとを備え、
前記第１のトランジスタのソース／ドレイン領域と前記第２のトランジスタのソース／ドレイン領域とが、素子分離絶縁部で絶縁されており、
前記第１のトランジスタのソース／ドレイン領域には第１のコンタクトが接続され、
前記第２のトランジスタのソース／ドレイン領域には第２のコンタクトが接続され、
前記第１のコンタクトと前記第２のコンタクトとが、同一の配線に接続されている、半導体装置。 - 前記素子分離部は、シリコン酸化膜により構成され、
前記第１のトランジスタ、前記第２のトランジスタ、および前記素子分離部の上には、シリコン窒化膜が設けられており、
前記第１のコンタクトおよび前記第２のコンタクトそれぞれは、前記シリコン窒化膜に接している、請求項１に記載の半導体装置。 - 半導体基板上に設けられ、センスアンプを構成する一対のトランジスタを複数備えた半導体装置であって、
該複数の一対のトランジスタは、一方の一対のトランジスタと他方の一対のトランジスタとを含み、
前記一方の一対のトランジスタと前記他方の一対のトランジスタとが、前記半導体基板上に設けられた素子分離絶縁部により互いに分離され、
前記一対のトランジスタは、第１のトランジスタと第２のトランジスタとを含み、
前記第１のトランジスタと前記第２のトランジスタとが、前記素子分離絶縁部により互いに分離され、
前記第１のトランジスタは、所定の基準線に対してほぼ平行に設けられた第１のゲート電極を有し、
前記第２のトランジスタは、前記所定の基準線に対してほぼ平行に設けられた第２のゲート電極を有し、
前記第１のトランジスタにおける前記第１のゲート電極に対する第１のソース／ドレイン領域の配置と、前記第２のトランジスタにおける前記第２のゲート電極に対する第２のソース／ドレイン領域の配置とが、実質的に同一である、半導体装置。 - 前記第１のソース／ドレイン領域には第１のコンタクトが接続され、
前記第２のソース／ドレイン領域には第２のコンタクトが接続され、
前記素子分離部は、シリコン酸化膜により構成され、
前記第１のトランジスタ、前記第２のトランジスタ、および前記素子分離部の上には、シリコン窒化膜が設けられており、
前記第１のコンタクトおよび前記第２のコンタクトそれぞれは、前記シリコン窒化膜に接している、請求項３に記載の半導体装置。 - 半導体基板上に設けられ、センスアンプを構成する一対のトランジスタを複数備えた半導体装置であって、
該複数の一対のトランジスタは、一方の一対のトランジスタと他方の一対のトランジスタとを含み、
前記一対のトランジスタは、第１のトランジスタと第２のトランジスタとを含み、
前記第１のトランジスタは、第１のソース／ドレイン領域を有し、
前記第２のトランジスタは、第２のソース／ドレイン領域を有し、
さらに、前記一対のトランジスタは、前記第１のソース／ドレイン領域のうちのいずれか一方と前記第２のソース／ドレイン領域うちのいずれか一方とが共有された共有領域を含んでいる、半導体装置。 - 前記一対のトランジスタは、前記半導体基板内に設けられたウエル領域またはチャネルドープ領域の内側の領域に設けられており、
前記第１のトランジスタは、第１のゲート電極を有し、
前記第２のトランジスタは、第２のゲート電極を有し、
前記第１のゲート電極および前記第２のゲート電極それぞれは、前記ウエル領域または前記チャネルドープ領域と他の領域との境界線に対してほぼ垂直な方向に延びており、
前記第１のトランジスタおよび前記第２のトランジスタは、前記境界線に対して平行な方向に沿って、前記第１のソース／ドレイン領域、前記第１のゲート電極、前記共有領域、前記第２のゲート電極、および前記第２のソース／ドレイン領域が、この順番で並ぶように、構成されている、請求項５に記載の半導体装置。 - 前記一方の一対のトランジスタは、第１のゲート電極および第２のゲート電極を有し、
前記他方の一対のトランジスタは、第３のゲート電極および第４のゲート電極を有し、
前記第１のゲート電極に沿った引かれた第１の仮想線と、前記第２のゲート電極に沿って引かれた第２の仮想線と、前記第３のゲート電極に沿って引かれた第３の仮想線と、前記第４のゲート電極に沿って引かれた第４の仮想線とが想定された場合に、前記第１の仮想線、前記第２の仮想線、前記第３の仮想線および前記第４の仮想線それぞれは、互いにほぼ平行、かつ、ほぼ等間隔である、請求項５に記載の半導体装置。
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