KR102025597B1 - 반도체 소자 - Google Patents

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KR102025597B1
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Abstract

본 발명에 따른 반도체 소자는, 이웃하는 제1 및 제2 액티브 영역과 상기 제1 및 제2 액티브 영역들 사이의 소자 분리 영역을 포함하는 기판이 마련된다. 상기 제1 액티브 영역 상에는 제1 게이트 패턴과, 상기 제1 게이트 패턴과 제1 방향으로 나란하게 배치되는 제2 게이트 패턴이 구비된다. 상기 제2 액티브 영역 상에는, 상기 제1 방향을 기준으로 상기 제1 게이트 패턴과 비대칭된 형상을 갖는 제3 게이트 패턴이 구비된다. 또한, 상기 제2 액티브 영역 상에는 상기 제3 게이트 패턴과 제1 방향으로 나란하게 배치되고, 상기 제1 방향을 기준으로 상기 제2 게이트 패턴과 비대칭된 형상을 갖는 상기 제4 게이트 패턴이 구비된다. 상기 게이트 패턴들이 비대칭된 형상을 가짐으로써 반도체 소자가 고집적화될 수 있다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것이다. 보다 상세하게는, 트랜지스터들을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자의 센스 증폭기는 PMOS 트랜지스터를 이용한 풀업소자와 NMOS 트랜지스터를 이용한 풀다운 소자로 구성되며, 비트 라인과 비트 라인 바의 데이터 전압을 증폭하여 출력하는 역할을 한다. 최근에 반도체 메모리 소자의 셀 사이즈가 감소되면서, 센스 증폭기가 차지할 수 있는 수평 면적도 매우 감소되고 있다. 그러나, 좁은 수평 면적 내에 많은 수의 트랜지스터들을 형성하는 것이 용이하지 않다.
본 발명의 목적은 한정된 수평 면적 내에 다수의 트랜지스터들이 배치되는 반도체 소자를 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 이웃하는 제1 및 제2 액티브 영역과 상기 제1 및 제2 액티브 영역들 사이의 소자 분리 영역을 포함하는 기판이 구비된다. 상기 제1 액티브 영역 상에는 제1 게이트 패턴이 구비된다. 상기 제1 액티브 영역 상에는 상기 제1 게이트 패턴과 제1 방향으로 나란하게 배치되는 제2 게이트 패턴이 구비된다. 상기 제2 액티브 영역 상에는 상기 제1 방향을 기준으로 상기 제1 게이트 패턴과 비대칭된 형상을 갖는 제3 게이트 패턴이 구비된다. 상기 제2 액티브 영역 상에는 상기 제3 게이트 패턴과 제1 방향으로 나란하게 배치되고, 상기 제1 방향을 기준으로 상기 제2 게이트 패턴과 비대칭된 형상을 갖는 상기 제4 게이트 패턴이 구비된다.
본 발명의 일 실시예에서, 상기 제2 게이트 패턴은 상기 제1 게이트 패턴과 상기 제2 방향을 기준으로 비대칭된 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제4 게이트 패턴은 상기 제3 게이트 패턴과 상기 제2 방향을 기준으로 비대칭된 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 게이트 패턴은 제1 라인 패턴 부분 및 제1 상기 라인 패턴 부분 양 단에 각각 제1 및 제2 돌출 패턴 부분을 포함하고, 상기 제2 게이트 패턴은 제2 라인 패턴 부분 및 제2 상기 라인 패턴 부분 양 단에 각각 제3 및 제4 돌출 패턴 부분을 포함하고, 상기 제3 게이트 패턴은 제3 라인 패턴 부분 및 제3 상기 라인 패턴 부분 양 단에 각각 제5 및 제6 돌출 패턴 부분을 포함하고, 상기 제4 게이트 패턴은 제4 라인 패턴 부분 및 제4 상기 라인 패턴 부분 양 단에 각각 제7 및 제8 돌출 패턴 부분을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제3 게이트 패턴은 상기 제2 방향으로 대향하도록 배치되고, 상기 제1 및 제2 돌출 패턴 부분은 각각 상기 제5 및 제6 돌출 패턴 부분과 대향하도록 배치될 수 있다.
서로 대향하는 돌출 패턴들 중 적어도 한 쌍의 돌출 패턴은 상기 제2 방향으로 서로 다른 폭을 가질 수 있다.
상기 제1 및 제5 돌출 패턴 사이의 제1 간격과 상기 제2 및 제6 돌출 패턴 사이의 제2 간격은 각각 1회의 사진 식각 공정에 의해 패터닝될 수 있는 간격을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제2 및 제4 게이트 패턴은 상기 제2 방향으로 대향하도록 배치되고, 상기 제3 및 제4 돌출 패턴 부분은 각각 상기 제7 및 제8 돌출 패턴 부분과 대향하도록 배치되는 반도체 소자.
상기 서로 대향하는 돌출 패턴들 중 적어도 한 쌍의 돌출 패턴은 상기 제2 방향으로 서로 다른 폭을 가질 수 있다.
상기 제3 및 제7 돌출 패턴 사이의 제3 간격과 상기 제4 및 제8 돌출 패턴 사이의 제4 간격은 각각 1회의 사진 식각 공정에 의해 패터닝될 수 있는 간격을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 내지 제8 돌출 패턴 중 적어도 하나의 돌출 패턴 상에는 콘택 플러그들이 구비될 수 있다.
서로 인접하게 배치되는 상기 제2, 3, 6 및 7 돌출 패턴에는 각각 콘택 플러그들이 구비되고, 상기 콘택 플러그들은 지그재그로 배치될 수 있다.
본 발명의 일 실시예에서, 상기 제1 내지 제4 게이트 패턴과 각각 전기적으로 연결되는 연결 배선 라인들을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 게이트 패턴 사이의 상기 제1 방향으로 이격된 제1 갭의 길이와 상기 제3 및 제4 게이트 패턴 사이의 상기 제1 방향으로 이격된 제2 갭의 길이가 서로 다를 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 게이트 패턴 사이의 상기 제1 방향으로 이격된 제1 갭의 길이와 상기 제3 및 제4 게이트 패턴 사이의 상기 제1 방향으로 이격된 제2 갭의 길이는 동일하고, 상기 제1 및 제3 게이트 패턴과, 상기 제2 및 제4 게이트 패턴은 상기 제2 방향으로 나란하지 않고 단부가 서로 어긋나게 배치될 수 있다.
설명한 것과 같이, 본 발명에 따른 반도체 소자는 이웃하고 있는 상기 게이트 패턴들의 돌출 부분의 형상이 서로 다르다. 그러므로, 서로 다른 액티브 영역 상에 형성되는 게이트 패턴들은 비대칭인 형상을 갖게 된다.
따라서, 상기 게이트 패턴들 사이의 이격 거리를 감소시키더라도, 이웃하는 돌출 부분들은 충분한 거리를 유지할 수 있다. 그러므로, 상기 게이트 패턴을 사진 식각 공정을 통해 용이하게 형성할 수 있으며, 상기 돌출 부분들이 브릿지되는 불량도 감소된다. 또한, 좁은 수평 영역 내에 트랜지스터들을 형성할 수 있어, 반도체 소자를 고집적화할 수 있다.
도 1은 반도체 메모리 소자의 단위 센스 증폭기의 회로도이다.
도 2는 본 발명의 일실시예 따라 센스 증폭기에 포함되는 게이트 패턴 일부를 기판 상에 구현한 레이아웃이다.
도 3은 도 2에 도시된 게이트 패턴에 배선들이 형성된 상태를 나타낸다.
도 4는 본 발명의 일실시예 따라 센스 증폭기에 포함되는 게이트 패턴 일부를 기판 상에 구현한 레이아웃이다.
도 5는 도 4에 도시된 게이트 패턴에 배선들이 형성된 상태를 나타낸다.
도 6은 본 발명의 일실시예 따라 센스 증폭기에 포함되는 게이트 패턴 일부를 기판 상에 구현한 레이아웃이다.
도 7은 도 6에 도시된 게이트 패턴에 배선들이 형성된 상태를 나타낸다.
도 8은 본 발명의 일실시예 따라 센스 증폭기에 포함되는 게이트 패턴 일부를 기판 상에 구현한 레이아웃이다.
도 9는 도 8에 도시된 게이트 패턴에 배선들이 형성된 상태를 나타낸다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
본 발명은 복수의 트랜지스터들이 일정한 간격을 가지면서 반복 배치되는 반도체 소자에 관한 것이다. 이러한 구조의 반도체 소자의 예로는 센스 증폭기를 들 수 있다. 따라서, 이하에서는 센스 증폭기를 예로 들면서 본 발명을 설명한다.
도 1은 반도체 메모리 소자의 단위 센스 증폭기의 회로도이다.
도 1을 참조하면, 반도체 메모리 소자의 단위 센스 증폭기는 2개의 NMOS 트랜지스터(N1, N2) 및 2개의 PMOS 트랜지스터(P1, P2)를 포함하여 데이터 전압을 증폭한다. 즉, 상기 단위 센스 증폭기는 제1 및 제2 NMOS 트랜지스터(N1, N2) 및 제1 및 제2 PMOS(P1, P2) 트랜지스터를 포함할 수 있다. 상기 제1 PMOS 트랜지스터(P1)와 제1 NMOS 트랜지스터(N1)는 전원 전압과 접지 사이에 직렬 연결된다. 또한, 상기 제2 PMOS 트랜지스터(P2)와 제2 NMOS 트랜지스터(N2)도 전원 전압과 접지 사이에 직렬 연결된다.
상기 제1 PMOS 트랜지스터(P1) 및 제1 NMOS 트랜지스터(N1)의 각각의 드레인은 전기적으로 연결되어 공통의 제1 드레인(A)으로 제공되고, 상기 공통의 제1 드레인(A)은 비트 라인 바(/BL)에 연결된다. 또한, 상기 제1 PMOS 트랜지스터(P1) 및 제1 NMOS 트랜지스터(N1)의 각각의 게이트는 전기적으로 연결되어 공통의 제1 게이트로 제공되고, 상기 공통의 제1 게이트는 비트 라인(BL)에 연결된다.
상기 제2 PMOS 트랜지스터(P2) 및 제2 NMOS 트랜지스터(N2)의 각각의 드레인은 전기적으로 연결되어 공통의 제2 드레인(B)으로 제공되고, 상기 공통의 제2 드레인(B)은 비트 라인(BL)에 연결된다. 또한, 상기 제2 PMOS 트랜지스터(P2) 및 제2 NMOS 트랜지스터(N2)의 각각의 게이트는 전기적으로 연결되어 공통의 제2 게이트로 제공되고, 상기 공통의 제2 게이트는 비트 라인 바(/BL)에 연결된다.
상기 단위 센스 증폭기는 하나의 비트 라인(BL) 및 비트 라인 바(BL/)와 각각 연결되어 비트 라인(BL) 또는 비트 라인 바(BL/)의 전압을 증폭한다. 상기 단위 센스 증폭기들이 다수 구비됨으로써, 반도체 메모리 소자의 센스 증폭기가 구현된다.
도 2는 본 발명의 일실시예 따라 센스 증폭기에 포함되는 게이트 패턴 일부를 기판 상에 구현한 레이아웃이다. 도 3은 도 2에 도시된 게이트 패턴에 배선들이 형성된 상태를 나타낸다.
도 1을 참조로 설명한 것과 같이, 단위 센스 증폭기는 2개의 NMOS 트랜지스터(N1, N2)와 2개의 PMOS 트랜지스터(P1, P2)를 포함하고 있다. 그러므로, 센스 증폭기를 구현하기 위해서 기판 상에는 NMOS 트랜지스터를 형성하기 위한 제1 영역과 PMOS 트랜지스터를 형성하기 위한 제2 영역이 형성된다. 또한, 상기 각 트랜지스터들을 전기적으로 격리시키기 위하여, 상기 기판에는 액티브 영역 및 소자 분리 영역이 포함될 수 있다.
상기 제1 및 제2 영역의 기판에 형성되는 NMOS 트랜지스터 및 PMOS 트랜지스터는 실질적으로 동일한 형상의 액티브 영역 및 게이트 패턴들을 포함하고 있다. 다만, 서로 다른 도전형을 갖기 때문에 액티브 영역 및 게이트 패턴에 도핑되는 불순물의 도전형에서만 차이가 있다.
본 발명은 복수의 트랜지스터들이 일정한 간격을 가지면서 반복 배치되는 반도체 소자의 레이아웃에 관련된다. 따라서, 본 발명에 따른 반도체 레이아웃을 설명하기 위하여, 도 2에서는 기판의 제1 영역에 형성된 NMOS 트랜지스터들에 대해서만 도시하였다.
도 2를 참조하면, 상기 기판에는 NMOS 트랜지스터들이 형성되기 위한 액티브 영역들(100a, 100b)이 구비된다. 상기 액티브 영역들(100a, 100b)은 제1 방향으로 길게 연장되는 고립된 형상을 가질 수 있다. 각각의 액티브 영역들(100a, 100b)은 제2 방향으로 반복 배치될 수 있다. 이하에서는, 제1 및 제2 액티브 영역(100a, 100b)이 상기 제2 방향으로 나란하게 반복하여 배치되는 것으로 설명한다. 상기 제1 및 제2 액티브 영역(100a, 100b)은 동일한 형상을 가지며 수평 면적이 동일할 수 있다. 상기 제1 및 제2 액티브 영역들(100a, 100b) 사이에는 각각 소자 분리 영역(102)이 구비된다.
일 예로, 하나의 고립된 액티브 영역(100a, 100b) 상에는 4개의 NMOS 트랜지스터들이 형성될 수 있다. 즉, 하나의 고립된 액티브 영역(100a, 100b) 상에는 2개의 단위 센스 증폭기에 포함되는 NMOS 트랜지스터들이 구비될 수 있다.
하나의 제1 단위 센스 증폭기를 구성하는 제1 및 제2 NMOS 트랜지스터(N1, N2)는 제1 액티브 영역(100a) 상에 구비될 수 있다.
상기 제1 NMOS 트랜지스터(N1)는 제1 게이트 패턴(120a) 및 상기 제1 게이트 패턴(120a) 양 측의 기판에 제1 및 제2 불순물 영역들(D1, S1)을 포함한다. 상기 제2 NMOS 트랜지스터(N2)는 제2 게이트 패턴(120b) 및 상기 제2 게이트 패턴(120b) 양 측의 기판에 제3 및 제4 불순물 영역들(D2, S2)을 포함한다. 상기 제1 및 제2 게이트 패턴(120a, 120b)은 제1 방향으로 서로 이격되면서 나란하게 배치된다. 상기 제2 및 제4 불순물 영역(S1, S2)은 제1 액티브 영역(100a)에서 서로 연결될 수 있다.
상기 제1 게이트 패턴(120a)은 제1 방향으로 연장되는 제1 라인 패턴 부분(122a), 상기 제1 라인 패턴(122a)의 제1 방향의 제1 단부에 구비되는 제1 돌출 패턴 부분(122b)과, 상기 제1 라인 패턴(122a)의 제1 방향의 제2 단부에 구비되는 제2 돌출 패턴 부분(122c)을 각각 포함한다. 상기 제1 및 제2 돌출 패턴 부분(122b, 122c)은 상기 제1 방향과 수직한 제2 방향으로 돌출되는 형상을 갖는다.
상기 제1 라인 패턴 부분(122a)은 상기 제2 방향으로 제1 폭(d1)을 갖는다. 상기 제1 돌출 패턴 부분(122b)은 상기 제1 폭(d1)보다 더 넓은 제2 폭(d2)을 갖고, 상기 제2 돌출 패턴 부분은 상기 제1 폭(d1)보다 더 넓은 제3 폭(d3)을 갖는다. 이 때, 상기 제2 및 제3 폭(d2, d3)은 동일할 수도 있고 서로 다를 수도 있다.
상기 제2 게이트 패턴(120b)은 제1 방향으로 연장되는 제2 라인 패턴 부분(124a), 상기 제2 라인 패턴(124a)의 제1 방향의 제1 단부에 구비되는 제3 돌출 패턴 부분(124b)과, 상기 제2 라인 패턴(124a)의 제1 방향의 제2 단부에 구비되는 제4 돌출 패턴 부분(124c)을 각각 포함한다.
상기 제3 및 제4 돌출 패턴 부분(124b, 124c)은 상기 제1 방향과 수직한 제2 방향으로 돌출되는 형상을 갖는다. 즉, 상기 제3 및 제4 돌출 패턴 부분(124b, 124c)이 돌출되는 방향은 상기 제1 및 제2 돌출 패턴 부분(122b, 122c)이 돌출되는 방향과 동일하다.
상기 제2 라인 패턴 부분(124a)은 상기 제2 방향으로 상기 제1 폭(d1)을 가질 수 있다. 즉, 상기 제1 및 제2 라인 패턴 부분(122a, 124a)은 동일한 폭(d1)을 가질 수 있다. 또한, 상기 제2 라인 패턴 부분(124a)은 상기 제1 라인 패턴 부분(122a)과 상기 제1 방향으로 나란하게 일렬로 배치된다.
상기 제1 및 제2 게이트 패턴(120a, 120b)에서 상기 제1 방향으로 서로 대향하고 있는 돌출 패턴들의 형상은 서로 다르다. 즉, 상기 제2 및 제3 돌출 패턴 부분(122c, 124b)의 제3 및 제4 폭(d3, d4)은 서로 다르다. 그러므로, 상기 제1 및 제2 게이트 패턴(120a, 120b)은 상기 제2 방향을 기준으로 비대칭된 형상을 갖는다.
상기 제2 돌출 패턴 부분(122c)은 상기 제1 폭(d1)보다 넓은 제3 폭(d3)을 갖고, 상기 제3 돌출 패턴 부분(124b)은 상기 제1 폭(d1)보다 넓은 제4 폭(d4)을 가질 수 있다. 이 때, 상기 제3 및 제4 폭(d3, d4)은 서로 다를 수 있다. 예를들어, 도시된 것과 같이, 상기 제3 폭(d3)은 상기 제4 폭(d4)보다 더 넓을 수 있다. 그러나, 이와는 다른 예로, 상기 제3 폭(d3)은 상기 제4 폭(d4)보다 더 좁을 수도 있다. 한편, 상기 제4 및 제5 폭(d4, d5)은 동일하거나 서로 다를 수 있다.
이와같이, 상기 제1 액티브 영역(100a) 상에 형성되는 2개의 NMOS 트랜지스터(N1, N2)의 제1 및 제2 게이트 패턴(120a, 120b)은 동일한 형상을 갖지 않는다.
상기 제1 단위 센스 증폭기와 이웃하는 제2 단위 센스 증폭기를 구성하는 제3 및 제4 NMOS 트랜지스터(N3, N4)가 구비될 수 있다. 상기 제3 및 제4 트랜지스터(N3, N4)는 상기 제1 액티브 영역(100a)과 이웃하는 제2 액티브 영역(100b) 상에 구비될 수 있다.
상기 제3 NMOS 트랜지스터(N3)는 제3 게이트 패턴(120c) 및 상기 제3 게이트 패턴(120c) 양 측의 기판에 제5 및 제6 불순물 영역들(D3, S3)을 포함한다. 상기 제4 NMOS 트랜지스터(N4)는 제4 게이트 패턴(120d) 및 상기 제4 게이트 패턴(120d) 양 측의 기판에 제7 및 제8 불순물 영역(D4, S4)들을 포함한다. 상기 제3 및 제4 게이트 패턴(120c, 120d)은 제1 방향으로 서로 이격되면서 나란하게 배치된다. 상기 제6 및 제8 불순물 영역(S3, S4)은 제2 액티브 영역(100b)에서 서로 연결될 수 있다.
상기 제3 게이트 패턴(120c)은 상기 제1 게이트 패턴(120a)과 상기 제2 방향으로 대향하게 배치된다. 상기 제4 게이트 패턴(120d)은 상기 제2 게이트 패턴(120b)과 상기 제2 방향으로 대향하게 배치된다.
상기 제3 게이트 패턴(120c)은 제1 방향으로 연장되는 제3 라인 패턴 부분(126a), 상기 제3 라인 패턴(126a)의 제1 방향의 제1 단부에 구비되는 제5 돌출 패턴 부분(126b)과, 상기 제3 라인 패턴(126a)의 제1 방향의 제2 단부에 구비되는 제6 돌출 패턴 부분(126c)을 각각 포함한다. 상기 제5 및 제6 돌출 패턴 부분(126b, 126c)은 상기 제1 및 제2 돌출 패턴 부분(122b, 122c)과 각각 일정 간격만큼 이격되면서 서로 마주보도록 배치된다. 즉, 상기 제5 및 제6 돌출 패턴 부분(126b, 126c)은 상기 제1 및 제2 돌출 패턴 부분(122b, 122c)과 서로 반대 방향으로 돌출된다.
한편, 상기 제3 및 제1 라인 패턴 부분(126a, 122a)은 서로 평행하게 배치된다. 또한, 상기 제3 및 제1 라인 패턴 부분(126a, 122a)의 상기 제1 방향의 양단부는 어긋나지 않고 나란하게 위치하게 된다.
상기 제3 라인 패턴 부분(126a)은 상기 제2 방향으로 상기 제1 폭(d1)을 갖고, 상기 제5 돌출 패턴 부분(126b)은 상기 제1 폭(d1)보다 넓은 제6 폭(d6)을 갖고, 상기 제6 돌출 패턴 부분(126c)은 상기 제1 폭(d1)보다 넓은 제7 폭(d7)을 갖는다. 상기 제6 및 제7 폭(d6, d7)은 동일하거나 서로 다를 수 있다.
상기 제1 및 제3 게이트 패턴(120a, 120c)에서 상기 제2 방향으로 서로 대향하고 있는 적어도 한 쌍의 돌출 패턴들의 형상은 서로 다를 수 있다. 그러므로, 상기 제1 및 제3 게이트 패턴(120a, 120c)은 상기 제1 방향을 기준으로 비대칭된 형상을 갖는다. 즉, 상기 제1 및 제5 돌출 패턴 부분(122b, 126b)의 폭은 서로 다를 수 있다. 또는, 상기 제2 및 제6 돌출 패턴 부분(122c, 126c)의 폭은 서로 다를 수 있다. 도시된 것과 같이, 상기 제2 및 제6 돌출 패턴 부분(122c, 126c)은 서로 다른 폭을 가질 수 있다. 즉, 상기 제7 폭(d7)은 상기 제3 폭(d3)보다 더 좁을 수 있다.
상기 제4 게이트 패턴(120d)은 제1 방향으로 연장되는 제4 라인 패턴 부분(128a), 상기 제4 라인 패턴(128a)의 제1 방향의 제1 단부에 구비되는 제7 돌출 패턴 부분(128b)과, 상기 제4 라인 패턴(128a)의 제1 방향의 제2 단부에 구비되는 제8 돌출 패턴 부분(128c)을 각각 포함한다. 상기 제7 및 제8 돌출 패턴 부분(128b, 128c)은 상기 제3 및 제4 돌출 패턴 부분(124b, 124c)과 상기 제2 방향으로 각각 일정 간격만큼 이격되면서 서로 마주보도록 배치된다. 즉, 상기 제7 및 제8 돌출 패턴 부분(128b, 128c)은 상기 제3 및 제4 돌출 패턴 부분(124b, 124c)과 서로 반대 방향으로 돌출된다.
상기 제4 라인 패턴 부분(128a)은 상기 제2 방향으로 상기 제1 폭(d1)을 가질 수 있다. 상기 제4 라인 패턴 부분(128a)은 상기 제3 라인 패턴 부분(126a)과 상기 제1 방향으로 나란하게 일렬로 배치된다. 상기 제7 돌출 패턴 부분(128b)은 상기 제1 폭(d1)보다 넓은 제8 폭(d8)을 갖고, 상기 제8 돌출 패턴 부분(128c)은 상기 제1 폭(d1)보다 넓은 제9 폭(d9)을 갖는다. 상기 제8 및 제9 폭(d8, d9)은 동일하거나 또는 서로 다를 수 있다.
이 때, 상기 제2 방향으로 서로 마주하고 있는 돌출 패턴 부분들 중에서 적어도 한 쌍의 돌출 패턴 부분은 서로 다른 폭을 가질 수 있다. 즉, 상기 제3 및 제7 돌출 패턴 부분(124b, 128b)의 폭은 서로 다를 수 있다. 또는, 상기 제4 및 제8 돌출 패턴 부분(124c, 128d)의 폭은 서로 다를 수 있다. 일 예로, 도시된 것과 같이, 상기 제3 및 제7 돌출 패턴 부분(124b, 128b)은 서로 다른 폭을 가질 수 있다. 상기 제8 폭(d8)은 상기 제4 폭(d4)보다 더 넓을 수 있다.
상기 제2 방향으로 서로 마주하고 있는 돌출 패턴들 사이 부위는 소자 분리 영역(102)이 된다. 즉, 상기 제1 및 제5 돌출 패턴(122b, 126b) 사이, 제2 및 제6 돌출 패턴(122c, 126c) 사이, 제3 및 제7 돌출 패턴(124b, 128b) 사이와, 제4 및 제8 돌출 패턴(124c, 128c) 사이 부위는 소자 분리 영역(102)이 된다. 또한, 상기 각각의 돌출 패턴들의 적어도 일부분은 상기 소자 분리 영역(102) 상에 위치하게 된다.
이와같이, 상기 제2 액티브 영역(100b) 상에 형성되는 2개의 NMOS 트랜지스터(N3, N4)의 제3 및 제4 게이트 패턴(120c, 120d)은 동일한 형상을 갖지 않는다. 즉, 상기 제3 및 제4 게이트 패턴(120c, 120d)은 상기 제2 방향을 기준으로 비대칭 형상을 갖는다.
상기 제1 내지 제4 게이트 패턴(120a~120d)에서 상기 제1 내지 제4 라인 패턴 부분(122a, 124a, 126a, 128a)은 실질적인 게이트 전극으로 제공되는 부분이다. 상기 제1 내지 제4 게이트 패턴(120a~120d)에서 상기 제1 내지 제8 돌출 패턴 부분들(122b, 122c, 124b, 124c, 126b, 126c, 128b, 128c) 중 적어도 하나는 게이트 전극들과의 연결 배선을 형성하기 위한 패드 영역으로 제공된다.
상기 각 트랜지스터들은 동일한 전기적 특성을 갖는 것이 바람직하다. 그러므로, 실질적인 게이트 전극으로 제공되는 상기 제1 내지 제4 라인 패턴 부분(122a, 124a, 126a, 128a)은 모두 동일한 제1 폭을 가질 수 있다. 또한, 상기 제1 내지 제4 라인 패턴 부분(122a, 124a, 126a, 128a)은 제1 방향으로 동일한 길이를 가질 수 있다.
상기 제1 및 제3 라인 패턴 부분(122a, 126a)간의 간격과 상기 제2 및 제4 라인 패턴 부분(124a, 128a) 간의 간격은 동일할 수 있다. 또한, 상기 제1 및 제2 게이트 패턴(120a, 120b)이 이격되는 간격과, 상기 제3 및 제4 게이트 패턴(120c, 120d)이 이격되는 간격은 동일할 수 있다.
상기 제2 방향으로 서로 마주하고 있는 돌출 패턴 부분들 사이의 간격은 1회의 사진 식각 공정에 의해 패터닝될 수 있는 간격으로 설정될 수 있다. 예를들어, 서로 마주하고 있는 상기 제2 및 제6 돌출 패턴 부분(122c, 126c) 사이의 제1 간격과 상기 제3 및 제 7 돌출 패턴 부분(124b, 128b) 사이의 제2 간격은 1회의 사진 식각 공정에 의해 패터닝될 수 있는 간격으로 설정될 수 있다. 이 때, 상기 제2, 제3, 제6 및 제7 돌출 패턴 부분(122c, 124b, 126c, 128b)은 매우 인접하게 배치되어 있다. 서로 인접하게 배치되어 있는 돌출 패턴 부분들 사이의 이격된 부위는 상기 제1 방향으로 나란하게 위치하지 않는다.
도시된 것과 같이, 상기 제1 액티브 영역(100a)에는 상기 제1 및 제2 게이트 패턴(120a, 120b)과 상기 제1 방향을 기준으로 대칭되는 제5 및 제6 게이트 패턴(120e, 120f)이 구비된다. 또한, 상기 제2 액티브 영역(100b)에는 상기 제3 및 제4 게이트 패턴(120c, 120d)과 상기 제1 방향을 기준으로 대칭되는 제7 및 제8 게이트 패턴(120g, 120h)이 구비된다.
이하에서는, 도 3을 참조하여 트랜지스터들에 형성되는 각 배선들을 설명한다.
도 3을 참조하면, 상기 제1 내지 제4 게이트 패턴들(120a~120d)에 포함되는 적어도 하나의 돌출 패턴 부분 상에는 콘택 플러그들(130a~130f)이 구비될 수 있다. 도시된 것과 같이, 상기 제2, 제3, 제6 및 제7 돌출 패턴 부분(122c, 124b, 126c, 128b) 상에는 각각 제1 내지 제4 콘택 플러그들(130a~130d)이 접촉될 수 있다. 추가적으로, 상기 제4 및 제8 돌출 패턴 부분(124c, 128c) 상에는 제5 및 제6 콘택 플러그들(130e, 130f)이 접촉될 수 있다. 또한, 상기 제1 내지 제4 게이트 패턴들(120a~120d)의 양 측에 위치하는 각 불순물 영역들(S1~S4, D1~D4)에도 콘택 플러그들이 구비될 수 있다.
각 단위 센스 증폭기를 살펴보면, 제1 NMOS 트랜지스터(N1)의 제1 게이트 패턴(102a)과 상기 제2 NMOS 트랜지스터(N2)의 드레인(D2)을 연결하는 제1 배선(140a)을 포함한다. 제2 NMOS 트랜지스터(N2)의 제2 게이트 패턴(102b)과 상기 제1 NMOS 트랜지스터(N1)의 드레인(D1)을 연결하는 제2 배선(140b)을 포함한다. 제3 NMOS 트랜지스터(N3)의 제3 게이트 패턴(102c)과 상기 제4 NMOS 트랜지스터(N4)의 드레인(D4)을 연결하는 제3 배선(140c)을 포함한다. 또한, 제4 NMOS 트랜지스터(N4)의 제4 게이트 패턴(102d)과 상기 제3 NMOS 트랜지스터(N3)의 드레인(D3)을 연결하는 제4 배선(140d)을 포함한다.
그러므로, 상기 제1 내지 제4 콘택 플러그(130a~130d) 상에는 각각 제1 내지 제4 배선(140a~140d)이 연결될 수 있다. 또한, 상기 제1 내지 제4 배선(140a~140d)과 인접하여 상기 제1 내지 제4 콘택 플러그들(130a, 130d)과 접촉하지 않으면서 연장되는 추가 배선들(142a, 142d)이 더 구비될 수 있다.
상기 제1 내지 제4 콘택 플러그들(130a~130d)은 상기 제2 방향으로 지그재그로 배치될 수 있다. 따라서, 상기 제1 및 제4 콘택 플러그들(130a~130d) 상에는 각각 상기 제1 내지 제4 배선들(130a~130d)이 충분한 간격을 가지고 이격되면서 형성될 수 있다. 도시된 것과 같이, 상기 제1 및 제4 배선(130a~130d) 외측방으로 각각 1개씩 2개의 추가 배선 라인(130e, 130f)이 구비될 수 있다.
상기 제2, 제3, 제6 및 제7 돌출 패턴 부분(122c, 124b, 126c, 128b)은 상기 제1 내지 제4 콘택 플러그들(130a~130d)이 지그재그로 형성될 수 있도록 각각 적절한 폭을 가질 수 있다. 일 예로, 도시된 것과 같이, 상기 제4 폭(d4)은 제3 폭(d3)에 비해 짧고, 상기 제8 폭(d8)은 제7 폭(d7)보다 긴 형상을 가질 수 있다. 또한, 상기 제2 및 제6 돌출 패턴 부분(122c, 126c)간의 제1 간격과, 상기 제3 및 제7 돌출 패턴 부분(124b, 128b)간의 제2 간격은 1회의 사진 식각 공정에 의해 패터닝될 수 있을 정도의 충분한 폭을 가질 수 있다. 예를들어, 상대적으로 짧은 폭을 갖는 제3 및 제6 돌출 패턴 부분(124b, 126c)은 각각 상기 제1 폭(d1)에 가까운 폭을 가질 수 있다. 또한, 상기 제2 돌출 패턴 부분(122c)은 상기 제6 돌출 패턴 부분(126c)과 상기 제1 간격을 유지하면서 최대한 측방으로 돌출될 수 있다. 상기 제7 돌출 패턴 부분(128b)은 상기 제3 돌출 패턴 부분(124b)과 상기 제2 간격을 유지하면서 최대한 측방으로 돌출될 수 있다.
따라서, 상기 각 돌출 패턴 부분들은 상기 제1 내지 제4 콘택 플러그들(130a~130d)을 형성하기에 충분한 수평 영역을 가질 수 있다. 또한, 상기 제2 방향으로 서로 마주하는 돌출 패턴 부분들 사이의 간격이 증가될 수 있다.
일반적으로, 상기 제1 내지 제4 게이트 패턴들이 제1 및 제2 방향으로 각각 대칭되는 형상을 가지는 경우에는, 상기 제2 방향으로 서로 마주하는 돌출 패턴 부분들 간의 간격을 넓히게 되면 각 돌출 패턴 부분들 상에 콘택 플러그들을 형성하기 위한 영역이 감소하게 된다. 때문에, 상기 각 돌출 패턴 부분들의 수평 면적을 증가시키기 위하여 상기 돌출 패턴 부분들 간의 간격이 매우 감소되고 있다. 이에 따라, 상기 제1 내지 제4 게이트 패턴을 형성하기 위한 패터닝 공정이 매우 어려워지고 있다. 즉, 상기 각 게이트 패턴들이 서로 쇼트되는 등의 불량이 발생되기 쉽다.
그러나, 본 실시예의 경우, 상기 제1 및 제2 게이트 패턴(120a, 120b)과 상기 제3 및 제4 게이트 패턴(120c, 120d)이 제2 방향을 기준으로 비대칭된 형상을 갖는다. 또한, 상기 제1 및 제3 게이트 패턴(120a, 120c)과 상기 제2 및 제4 게이트 패턴(120b, 120d)이 제1 방향을 기준으로 비대칭된 형상을 갖는다. 따라서, 상기 제2 방향으로 서로 마주하고 있는 제2 및 제6 돌출 패턴 부분(122c, 126c)간의 제1 간격과, 상기 제3 및 제7 돌출 패턴 부분(124b, 128b)간의 제2 간격을 충분하게 증가시킬 수 있다. 이와같이, 상기 제2 방향으로 서로 마주하는 각 돌출 패턴 부분들 사이의 간격이 충분하게 이격됨에 따라, 상기 제1 내지 제4 게이트 패턴(120a~120d)을 용이하게 패터닝하여 형성할 수 있다. 따라서, 1회의 사진 식각 공정만으로도 상기 제1 내지 제4 게이트 패턴(120a~120d)을 용이하게 형성할 수 있다. 또한, 상기 제1 내지 제4 게이트 패턴들(120a~120d)이 쇼트되는 등의 불량이 감소될 수 있다.
한편, 상기 제 5 및 제6 게이트 패턴(120e, 120f)에도 상기 제1 및 제2 콘택 플러그, 제1 및 제2 배선과 상기 제1 방향을 기준으로 대칭되는 형상의 배선 구조물들이 구비될 수 있다. 또한, 상기 제 7 및 제8 게이트 패턴(120g, 120h)에도 상기 제3 및 제4 콘택 플러그, 제3 및 제4 배선과 상기 제1 방향으로 대칭되는 형상의 배선 구조물들이 구비될 수 있다.
상기 기판 상에는, 상기 제1 및 제2 액티브 영역(100a, 100b) 상에 형성되는 NMOS 트랜지스터 세트들이 제2 방향으로 반복 배치될 수 있다. 상기 NMOS 트랜지스터들은 센스 증폭기에 포함되는 각각의 NMOS 트랜지스터들로 제공될 수 있다.
도시하지는 않았지만, 센스 증폭기에 포함되는 PMOS 트랜지스터들도 상기 NMOS 트랜지스터들과 동일한 형태의 게이트 패턴들을 포함할 수 있다. 즉, 상기 PMOS 트랜지스터들도 상기 제1 및 제2 액티브 영역과 동일한 형상의 액티브 영역에 형성되며, 상기 제1 내지 제8 게이트 패턴과 동일한 게이트 패턴들을 포함할 수 있다.
실시예 2
도 4는 본 발명의 일실시예 따라 센스 증폭기에 포함되는 게이트 패턴 일부를 기판 상에 구현한 레이아웃이다. 도 5는 도 4에 도시된 게이트 패턴에 배선들이 형성된 상태를 나타낸다.
본 발명에 따른 레이아웃을 설명하기 위하여, 도 4에서는 기판의 제1 영역에 형성된 NMOS 트랜지스터들만을 도시하였다.
도 4를 참조하면, 상기 기판에는 NMOS 트랜지스터들이 형성되기 위한 제1 및 제2 액티브 영역들(100a, 100b)이 구비된다. 상기 제1 및 제2 액티브 영역들(100a, 100b) 사이에는 소자 분리 영역이 구비된다. 상기 제1 및 제2 액티브 영역(100a, 100b)은 도 2를 참조로 설명한 것과 동일하다.
상기 제1 액티브 영역(100a) 상에는 제1 및 제2 게이트 패턴(120a, 120b)이 구비된다. 상기 제2 액티브 영역들(100b) 상에는 제3 및 제4 게이트 패턴(120c, 120d)이 구비된다. 상기 제1 내지 제4 게이트 패턴(120a~120d)은 도 2를 참조로 설명한 것과 동일하다.
상기 제1 액티브 영역(100a) 상에, 상기 제2 방향으로 상기 제1 게이트 패턴(120a)과 이웃하여 제5 게이트 패턴(121e)이 구비된다. 상기 제5 게이트 패턴(121e)은 상기 제2 게이트 패턴(120b)과 동일한 형상을 가질 수 있다. 즉, 상기 제1 액티브 영역(100a) 상에 구비되는 제1 및 제5 게이트 패턴(120a, 121e)은 상기 제1 방향을 기준으로 서로 대칭되지 않는다.
상기 제1 액티브 영역(100a) 상에, 상기 제2 방향으로 상기 제2 게이트 패턴(120b)과 이웃하여 제6 게이트 패턴(121f)이 구비된다. 상기 제6 게이트 패턴(121f)은 상기 제4 게이트 패턴(120d)과 동일한 형상을 가질 수 있다. 즉, 상기 제1 액티브 영역(100a) 상에 구비되는 제2 및 제6 게이트 패턴(120b, 121f)은 상기 제1 방향을 기준으로 서로 대칭되지 않는다.
상기 제2 액티브 영역(100b) 상에, 상기 제2 방향으로 상기 제3 게이트 패턴(120c)과 이웃하여 제7 게이트 패턴(121g)이 구비된다. 상기 제7 게이트 패턴(121g)은 상기 제1 게이트 패턴(120a)과 동일한 형상을 가질 수 있다. 즉, 상기 제2 액티브 영역(100b) 상에 구비되는 제3 및 제7 게이트 패턴(120c, 121g)은 상기 제1 방향을 기준으로 서로 대칭되지 않는다.
상기 제2 액티브 영역(100b) 상에, 상기 제2 방향으로 상기 제4 게이트 패턴(120d)과 이웃하여 제8 게이트 패턴(121h)이 구비된다. 상기 제8 게이트 패턴(121h)은 상기 제3 게이트 패턴(120c)과 동일한 형상을 가질 수 있다. 즉, 상기 제2 액티브 영역(100b) 상에 구비되는 제4 및 제8 게이트 패턴(120d, 121h)은 상기 제1 방향을 기준으로 서로 대칭되지 않는다.
이하에서는, 도 4를 참조하여 트랜지스터들에 형성되는 각 배선들을 설명한다.
도 4를 참조하면, 상기 제1 내지 제4 게이트 패턴(120a~120d) 상에 제1 내지 제4 콘택 플러그들(130a~130d) 및 제1 내지 제4 배선들(140a~140d)이 구비된다. 또한, 상기 제1 내지 제4 게이트 패턴(130a~130d)과 전기적으로 연결되지 않는 제1 및 제2 추가 배선들(142a, 142b)이 구비된다. 상기 제1 내지 제4 콘택 플러그들(130a~130d)과, 상기 제1 내지 제4 배선들(140a~140d), 제1 및 제2 추가 배선(142a, 142b)은 도 3을 참조로 설명한 것과 동일하다.
한편, 상기 제 5 및 제6 게이트 패턴(121e, 121f)은 상기 제3 및 제4 게이트 패턴과 동일한 형상을 가진다. 그러므로, 상기 제 5 및 제6 게이트 패턴(121e, 121f) 상에는 상기 제3 및 제4 콘택 플러그(130c, 130d)와 상기 제3 및 제4 배선(140c, 140d)과 동일한 형상의 배선 구조물들이 구비될 수 있다. 또한, 상기 제 7 및 제8 게이트 패턴(120g, 120h)는 상기 제1 및 제2 게이트 패턴(120a, 120b)과 동일한 형상을 가진다. 그러므로, 상기 제7 및 제8 게이트 패턴(121g, 121h) 상에는 상기 제1 및 제2 콘택 플러그와 상기 제1 및 제2 배선과 동일한 형상의 배선 구조물들이 구비될 수 있다.
상기 기판 상에는, 상기 제1 및 제2 액티브 영역(100a, 100b) 상에 형성되는 NMOS 트랜지스터 세트들이 제2 방향으로 반복 배치될 수 있다. 상기 NMOS 트랜지스터들은 센스 증폭기에 포함되는 각각의 NMOS 트랜지스터들로 제공될 수 있다.
도시하지는 않았지만, 센스 증폭기에 포함되는 PMOS 트랜지스터들도 상기 NMOS 트랜지스터들과 동일한 형태의 게이트 패턴들을 포함할 수 있다. 즉, 상기 PMOS 트랜지스터들도 상기 제1 및 제2 액티브 영역과 동일한 형상의 액티브 영역에 형성되며, 상기 제1 내지 제8 게이트 패턴과 동일한 게이트 패턴들을 포함할 수 있다.
실시예 3
도 6은 본 발명의 일실시예 따라 센스 증폭기에 포함되는 게이트 패턴 일부를 기판 상에 구현한 레이아웃이다. 도 7은 도 6에 도시된 게이트 패턴에 배선들이 형성된 상태를 나타낸다.
본 발명에 따른 레이아웃을 설명하기 위하여, 도 6에서는 기판의 제1 영역에 형성된 NMOS 트랜지스터들만을 도시하였다.
도 6을 참조하면, 상기 기판에는 NMOS 트랜지스터들이 형성되기 위한 제1 및 제2 액티브 영역들(200a, 200b)이 구비된다. 상기 제1 및 제2 액티브 영역(200a, 200b)은 제1 방향으로 길게 연장되는 고립된 형상을 가질 수 있다. 상기 제1 및 제2 액티브 영역(200a, 200b)은 서로 다른 형상을 갖는다. 상기 제1 및 제2 액티브 영역(200a, 200b)은 상기 제2 방향으로 번갈아가며 반복하여 배치된다. 상기 제1 및 제2 액티브 영역들(200a, 200b) 사이에는 소자 분리 영역이 구비된다.
상기 제1 액티브 영역(200a)은 제1 방향으로 제1 길이를 갖는다. 상기 제2 액티브 영역(200b)은 상기 제1 방향으로 상기 제1 길이보다 긴 제2 길이를 갖는다. 한편, 상기 제1 및 제2 액티브 영역(200a, 100b)의 제2 방향으로의 폭은 실질적으로 동일하다. 때문에, 상기 제1 액티브 영역(200a)의 제1 수평 면적은 상기 제2 액티브 영역(200b)의 제2 수평 면적보다 더 좁을 수 있다.
하나의 고립된 액티브 영역(200a, 200b) 상에는 4개의 NMOS 트랜지스터들이 형성될 수 있다. 즉, 하나의 고립된 액티브 영역(200a, 200b) 상에는 2개의 센스 증폭기에 포함되는 NMOS 트랜지스터들이 구현될 수 있다.
하나의 제1 단위 센스 증폭기를 구성하는 제1 및 제2 NMOS 트랜지스터(N1, N2)는 제1 액티브 영역(200a) 상에 구비될 수 있다. 상기 제1 단위 센스 증폭기와 이웃하여 제2 단위 센스 증폭기를 구성하는 제3 및 제4 NMOS 트랜지스터(N3, N4)가 구비될 수 있다. 상기 제3 및 제4 트랜지스터(N2, N3)는 상기 제1 액티브 영역(200a)과 이웃하는 제2 액티브 영역(200b) 상에 구비될 수 있다.
상기 제1 내지 제4 트랜지스터들(N1~N4)에는 각각 제1 내지 제4 게이트 패턴(220a~220d)이 포함된다. 상기 제1 내지 제4 게이트 패턴(220a~220d)은 각각 라인 패턴 및 제1 방향으로의 양 단에 측방으로 돌출되는 돌출 패턴 부분들을 포함한다. 이하의 설명에서, 상기 제1 내지 제4 게이트 패턴(220a~220d)을 설명하기 위하여 사용되는 각 부재의 명칭들은 도 2에서 설명한 것과 동일하게 사용한다.
상기 제1 액티브 영역(200a) 상에는 상기 제1 및 제2 게이트 패턴(220a, 220b)이 제1 방향으로 이격되면서 나란하게 배치된다. 상기 제1 및 제2 게이트 패턴 사이는 제1 길이(L1)만큼 이격된다. 상기 제1 및 제2 게이트 패턴(220a, 220b)은 동일한 형상을 갖는다. 또한, 상기 제1 및 제2 게이트 패턴(220a, 220b)은 상기 제2 방향을 기준으로 대칭되는 형상을 갖는다.
상기 제1 게이트 패턴(220a)은 제1 방향으로 연장되는 제1 라인 패턴 부분(222a), 상기 제1 라인 패턴(222a)의 제1 방향의 제1 단부에 구비되는 제1 돌출 패턴 부분(222b)과, 상기 제1 라인 패턴(222a)의 제1 방향의 제2 단부에 구비되는 제2 돌출 패턴 부분(222c)을 각각 포함한다. 상기 제2 게이트 패턴(220b)은 제1 방향으로 연장되는 제2 라인 패턴 부분(224a), 상기 제2 라인 패턴(224a)의 제1 방향의 제1 단부에 구비되는 제3 돌출 패턴 부분(224b)과, 상기 제2 라인 패턴(224a)의 제1 방향의 제2 단부에 구비되는 제4 돌출 패턴 부분(224c)을 각각 포함한다.
상기 제1 및 제2 라인 패턴 부분(222a, 224a)은 상기 제2 방향으로 동일한 제1 폭(d1)을 갖는다. 또한, 상기 제1 내지 제4 돌출 패턴 부분(222b, 222c, 224b, 224c)은 상기 제1 폭(d1)보다 넓은 제2 폭(d2)을 갖는다. 즉, 상기 제1 내지 제4 돌출 패턴 부분(222b, 222c, 224b, 224c)은 동일한 폭을 갖는다.
상기 제2 액티브 영역(200b) 상에는 상기 제3 및 제4 게이트 패턴(220c, 220d)이 제1 방향으로 이격되면서 나란하게 배치된다. 상기 제3 및 제4 게이트 패턴(220c, 220d)은 상기 제1 길이(L1)보다 긴 제2 길이(L2)만큼 이격된다. 상기 제3 및 제4 게이트 패턴(220c, 220d)은 실질적으로 동일한 형상을 갖는다. 또한, 상기 제3 및 제4 게이트 패턴(220c, 220d)은 상기 제2 방향을 기준으로 대칭되는 형상을 갖는다.
상기 제3 게이트 패턴(220c)은 제1 방향으로 연장되는 제3 라인 패턴 부분(226a), 상기 제3 라인 패턴(226a)의 제1 방향의 제1 단부에 구비되는 제5 돌출 패턴 부분(226b)과, 상기 제3 라인 패턴(226a)의 제1 방향의 제2 단부에 구비되는 제6 돌출 패턴 부분(226c)을 각각 포함한다. 상기 제4 게이트 패턴(220d)은 제1 방향으로 연장되는 제4 라인 패턴 부분(228a), 상기 제4 라인 패턴(228a)의 제1 방향의 제1 단부에 구비되는 제7 돌출 패턴 부분(228b)과, 상기 제4 라인 패턴(228a)의 제1 방향의 제2 단부에 구비되는 제8 돌출 패턴 부분(228c)을 각각 포함한다.
상기 제5 내지 제8 돌출 패턴 부분(226b, 226c, 228b, 228c)은 상기 제1 내지 제4 돌출 패턴 부분(222b, 222c, 224b, 224c)의 돌출 방향과 반대 방향으로 돌출되어 있다. 상기 제5 내지 제8 돌출 패턴 부분(226b, 226c, 228b, 228c)은 동일한 폭을 가질 수 있으며, 상기 제2 폭(d2)을 가질 수 있다.
각 MOS 트랜지스터들은 동일한 전기적 특성을 갖는 것이 바람직하다. 그러므로, 실질적인 게이트 전극으로 제공되는 상기 제1 내지 제4 라인 패턴 부분(222a, 224a, 226a, 228a)은 모두 동일한 제1 폭(d1)을 가질 수 있다. 또한, 상기 제1 내지 제4 라인 패턴 부분(222a, 224a, 226a, 228a)은 제1 방향으로 동일한 길이를 가질 수 있다.
상기 제2, 제3, 제6 및 제7 돌출 패턴 부분(222c, 224b, 226c, 228b)은 서로 인접하게 위치한다. 그러나, 상기 제2 및 제6 돌출 패턴 부분(222c, 226c)은 상기 제2 방향으로 나란하게 배치되지 않는다. 즉, 상기 제2 및 제6 돌출 패턴 부분(222c, 226c)은 상기 제2 방향으로 오버랩되는 부분없이 서로 어긋나게 배치된다. 또한, 상기 제3 및 제7 돌출 패턴 부분(224b, 228b)은 상기 제2 방향으로 나란하게 배치되지 않는다. 즉, 상기 제3 및 제7 돌출 패턴 부분(224b, 228b)은 상기 제2 방향으로 오버랩되는 부분없이 서로 어긋나게 배치된다. 그러므로, 상기 제3 및 제4 게이트 패턴(220c, 220d) 사이의 이격되는 제2 길이(L2)는 제1 방향으로 상기 제2 돌출 패턴 부분의 길이, 제3 돌출 패턴 부분의 길이와 상기 제1 길이(L1)를 더한 값보다 더 길어지게 된다.
이와같이, 제1 내지 제4 게이트 패턴들(220a~220d)은 상기 제2 방향으로 나란하게 위치하지 않으며 서로 어긋나서 단부가 지그재그로 배치된다. 그러므로, 상기 제1 액티브 영역(200a)에 형성되는 돌출 패턴 부분들은 이웃하는 제2 액티브 영역(200b)에 형성되는 돌출 패턴 부분들과 대향하지 않는다. 따라서, 상기 제1 액티브 영역(200a)에 형성되는 돌출 패턴 부분들은 이웃하는 다른 제1 액티브 영역(200a)에 형성되는 돌출 패턴 부분들과 대향하게 된다. 그러므로, 서로 대향하는 돌출 패턴 부분들 사이의 이격 거리가 매우 멀어지게 된다. 따라서, 상기 제1 내지 제4 게이트 패턴들(220a~220d)은 용이하게 패터닝될 수 있으며, 상기 제1 내지 제4 게이트 패턴들(220a~220d)이 쇼트되는 등의 불량이 발생되지 않는다.
도시된 것과 같이, 상기 제1 액티브 영역(200a)에는 상기 제1 및 제2 게이트 패턴(220a, 220b)과 상기 제1 방향을 기준으로 대칭되는 제5 및 제6 게이트 패턴(220e, 220f)이 구비된다. 또한, 상기 제2 액티브 영역(200b)에는 상기 제3 및 제4 게이트 패턴(220c, 220d)과 상기 제1 방향을 기준으로 대칭되는 제7 및 제8 게이트 패턴(220g, 220h)이 구비된다.
상기 제1 내지 제8 돌출 패턴 부분(222b, 222c, 224b, 224c, 226b, 226c, 228b, 228c)들 중 적어도 하나는 게이트 전극들과의 연결 배선을 형성하기 위한 패드 영역으로 제공된다.
이하에서는, 도 7을 참조하여 트랜지스터들에 형성되는 각 배선들을 설명한다.
도 7을 참조하면, 상기 제2, 제3, 제6 및 제7 돌출 패턴 부분(222c, 224b, 226c, 228b) 상에는 각각 제1 내지 제4 콘택 플러그들(230a~230d)이 접촉될 수 있다. 상기 제1 내지 제4 콘택 플러그들(230a~230d) 상에는 각각 제1 내지 제4 배선(240a~240d)이 연결될 수 있다.
도시된 것과 같이, 상기 제1 및 제2 콘택 플러그(230a, 230b)는 상기 제1 방향으로 나란하지 않게 배치된다. 또한, 상기 제3 및 제4 콘택 플러그(230c, 230d)는 상기 제1 방향으로 나란하지 않게 배치된다. 따라서, 상기 제1 내지 제4 배선은 제2 방향으로 서로 이격되면서 형성될 수 있다.
또한, 상기 제1 내지 제4 배선(240a~240d)과 인접하여 콘택 플러그들과 접촉하지 않으면서 연장되는 추가 배선 라인(242a, 242b)이 더 구비될 수 있다. 또한, 상기 제1 내지 제4 게이트 패턴들(220a~220d)의 양 측에 위치하는 각 불순물 영역들에도 콘택 플러그들이 구비될 수 있다.
한편, 상기 제 5 및 제6 게이트 패턴(220e, 220f)에도 상기 제1 및 제2 배선과 상기 제1 방향을 기준으로 대칭되는 형상의 배선들이 구비될 수 있다. 또한, 상기 제 7 및 제8 게이트 패턴(220g, 220h)에도 상기 제3 및 제4 배선과 상기 제1 방향으로 대칭되는 형상의 배선들이 구비될 수 있다.
상기 기판 상에는, 상기 제1 및 제2 액티브 영역(200a, 200b) 상에 형성되는 NMOS 트랜지스터 세트들이 제2 방향으로 반복 배치될 수 있다. 상기 NMOS 트랜지스터들은 센스 증폭기에 포함되는 각각의 NMOS 트랜지스터들로 제공될 수 있다.
도시하지는 않았지만, 상기 센스 증폭기에 포함되는 PMOS 트랜지스터들도 상기 NMOS 트랜지스터들과 동일한 형태를 가질 수 있다. 즉, 상기 PMOS 트랜지스터들도 상기 제1 및 제2 액티브 영역과 동일한 형상의 액티브 영역에 형성되며, 상기 제1 내지 제8 게이트 패턴과 동일한 게이트 패턴들을 포함할 수 있다.
실시예 4
도 8은 본 발명의 일실시예 따라 센스 증폭기에 포함되는 게이트 패턴 일부를 기판 상에 구현한 레이아웃이다. 도 9는 도 8에 도시된 게이트 패턴에 배선들이 형성된 상태를 나타낸다.
본 발명에 따른 레이아웃을 설명하기 위하여, 도 8에서는 기판의 제1 영역에 형성된 NMOS 트랜지스터들만을 도시하였다.
도 8을 참조하면, 상기 기판에는 NMOS 트랜지스터들이 형성되기 위한 제1 및 제2 액티브 영역들(300a, 300b)이 구비된다. 상기 제1 및 제2 액티브 영역(300a, 300b)은 제1 방향으로 길게 연장되는 고립된 형상을 가질 수 있다. 상기 제1 및 제2 액티브 영역(300a, 300b)은 동일한 형상을 가질 수 있다. 그러므로, 상기 제1 및 제2 액티브 영역(300a, 300b)은 실질적으로 동일한 수평 면적을 가질 수 있다. 상기 제1 및 제2 액티브 영역(300a, 300b)은 상기 제2 방향으로 번갈아가며 반복하여 배치된다. 상기 제1 및 제2 액티브 영역(300a, 300b)은 상기 제2 방향으로 나란하게 일렬 배치되지 않으며 가장자리 부위가 서로 어긋나게 배치된다.
하나의 고립된 액티브 영역(300a, 300b) 상에는 4개의 NMOS 트랜지스터들이 형성될 수 있다. 즉, 하나의 고립된 액티브 영역(300a, 300b) 상에는 2개의 센스 증폭기에 포함되는 NMOS 트랜지스터들이 구현될 수 있다.
하나의 제1 단위 센스 증폭기를 구성하는 제1 및 제2 NMOS 트랜지스터(N1, N2)는 제1 액티브 영역(300a) 상에 구비될 수 있다. 상기 제1 단위 센스 증폭기와 이웃하는 제2 단위 센스 증폭기를 구성하는 제3 및 제4 NMOS 트랜지스터(N3, N4)가 구비될 수 있다. 상기 제3 및 제4 트랜지스터(N3, N4)는 상기 제1 액티브 영역(300a)과 이웃하는 제2 액티브 영역(300b) 상에 구비될 수 있다.
상기 제1 내지 제4 트랜지스터들(N1~N4)에는 각각 제1 내지 제4 게이트 패턴(320a~320d)이 포함된다. 상기 각각의 제1 내지 제4 게이트 패턴(320a~320d)은 도 4를 참조로 설명한 각각의 제1 내지 제4 게이트 패턴(220a~220d)과 동일한 형상을 가질 수 있다.
상기 제1 액티브 영역(300a) 상에는 상기 제1 및 제2 게이트 패턴(320a, 320b)이 제1 방향으로 이격되면서 나란하게 배치된다. 또한, 상기 제2 액티브 영역(300b) 상에는 상기 제3 및 제4 게이트 패턴(320c, 320d)이 제1 방향으로 이격되면서 나란하게 배치된다. 상기 제1 및 제2 게이트 패턴(320a, 320b)은 상기 제2 방향을 기준으로 대칭될 수 있다. 또한, 상기 제3 및 제4 게이트 패턴(320c, 320d)은 상기 제2 방향을 기준으로 대칭될 수 있다.
이 때, 상기 제1 및 제2 게이트 패턴(320a, 320b)은 상기 제1 방향으로 제1 길이(L1)만큼 이격될 수 있다. 또한, 상기 제3 및 제4 게이트 패턴(320c, 320d)은 상기 제1 방향으로 제1 길이(L1)만큼 이격될 수 있다. 즉, 실시예 3에서 설명한 것과는 달리 상기 제1 및 제2 게이트 패턴(320a, 320b) 사이의 갭의 길이와 상기 제3 및 제4 게이트 패턴(320c, 320d) 사이의 갭의 길이는 동일할 수 있다. 이 때, 상기 제1 길이(L1)는 각 게이트 패턴에 포함된 돌출 패턴 부분의 제1 방향으로의 길이와 동일하거나 더 길 수 있다.
상기 제1 및 제3 게이트 패턴(320a, 320c)에 포함되는 제2 및 제6 돌출 패턴 부분(322c, 326c)은 상기 제2 방향으로 나란하게 위치하지 않는다. 일 예로, 상기 제6 돌출 패턴 부분(322c, 326c)은 상기 제1 및 제2 게이트 패턴(320a, 320b) 사이의 갭 부위와 대향하도록 배치될 수 있다.
또한, 상기 제2 및 제4 게이트 패턴(320b, 320d)에 포함되는 제3 및 제7 돌출 패턴 부분(324b, 328b)은 상기 제2 방향으로 나란하게 위치하지 않는다. 일 예로, 상기 제3 돌출 패턴 부분(324b)은 상기 제3 및 제4 게이트 패턴(320c, 320d) 사이의 갭 부위와 대향하도록 배치될 수 있다. 이와같이, 각 게이트 패턴들에서 상기 제2 방향으로 이웃하는 돌출 패턴 부분들은 나란하게 배치되지 않을 수 있다.
본 실시예에서는, 이웃하고 있는 상기 제1 및 제2 액티브 영역(300a, 300b)이 상기 제2 방향으로 나란하게 배치되지 않는다. 상기 제1 및 제2 액티브 영역(300a, 300b) 상에 형성되는 제1 및 제3 게이트 패턴(320a, 320c)은 상기 제2 방향으로 나란하게 배치되지 않는다. 또한, 상기 제1 및 제2 액티브 영역(300a, 300b) 상에 형성되는 제2 및 제4 게이트 패턴(320b, 320d)은 상기 제2 방향으로 나란하게 배치되지 않는다.
이와같이, 상기 제1 내지 제4 게이트 패턴(320a~320d)은 상기 제2 방향으로 나란하게 위치하지 않고 서로 어긋나서 단부가 지그재그로 배치된다. 그러므로, 상기 제2 방향으로 이웃하는 돌출 패턴 부분들은 서로 대향하지 않게된다. 즉, 상기 제2 돌출 패턴 부분(322c)은 상기 제3 게이트 패턴(320c)의 제3 라인 패턴 부분(326a)과 대향하게 된다. 또한, 상기 제3 돌출 패턴 부분(326c)은 이웃하는 제2 액티브 영역의 돌출 패턴 부분(도시안됨)과 대향하게 된다. 이와같이, 상기 돌출 패턴 부분과 대향하는 패턴들 사이의 이격 거리가 매우 멀어지게 된다. 그러므로, 상기 제1 내지 제4 게이트 패턴들(320a~320d)은 용이하게 패터닝될 수 있으며, 각 게이트 패턴들 간이 쇼트되는 등의 불량이 발생되지 않는다.
도시된 것과 같이, 상기 제1 액티브 영역(300a)에는 상기 제1 및 제2 게이트 패턴(320a, 320b)과 상기 제1 방향을 기준으로 대칭되는 제5 및 제6 게이트 패턴(320e, 320f)이 구비된다. 또한, 상기 제2 액티브 영역(300b)에는 상기 제3 및 제4 게이트 패턴(320c, 320d)과 상기 제1 방향을 기준으로 대칭되는 제7 및 제8 게이트 패턴(320g, 320h)이 구비된다.
상기 제1 내지 제8 돌출 패턴 부분들(322b, 322c, 324b, 324c, 326b, 326c, 328b, 328c) 중 적어도 하나는 상기 게이트 전극들과의 연결 배선을 형성하기 위한 패드 영역으로 제공된다.
이하에서는, 도 9를 참조하여 트랜지스터들에 형성되는 각 배선들을 설명한다.
도 9를 참조하면, 상기 제2, 제3, 제6 및 제7 돌출 패턴 부분(322c, 324b, 326c, 328b)은 매우 인접하게 배치되어 있다. 상기 제2, 제3, 제6 및 제7 돌출 패턴 부분(322c, 324b, 326c, 328b) 상에는 각각 제1 내지 제4 콘택 플러그들(330a~330d)이 접촉될 수 있다. 상기 제1 내지 제4 콘택 플러그들(330a~330d) 상에는 각각 제1 내지 제4 배선(340a~340d)이 연결될 수 있다. 또한, 상기 제1 내지 제4 배선(340a~340d)과 인접하여 상기 콘택 플러그들(330a~330d)과 접촉하지 않으면서 연장되는 추가 배선(342a, 342b)이 더 구비될 수 있다. 또한, 상기 제1 내지 제4 게이트 패턴들(320a~320d)의 양 측에 위치하는 각 불순물 영역들에도 콘택 플러그들이 구비될 수 있다.
한편, 상기 제 5 및 제6 게이트 패턴(320e, 320f)에도 상기 제1 및 제2 배선과 상기 제1 방향을 기준으로 대칭되는 형상의 배선들이 구비된다. 또한, 상기 제 7 및 제8 게이트 패턴(320g, 320h)에도 상기 제3 및 제4 배선과 상기 제1 방향으로 대칭되는 형상의 배선들이 구비된다.
도시된 것과 같이, 상기 제1 및 제2 콘택 플러그(330a, 330b)는 상기 제1 방향으로 나란하지 않게 배치된다. 또한, 상기 제3 및 제4 콘택 플러그(330c, 330d)는 상기 제1 방향으로 나란하지 않게 배치된다.
상기 기판 상에는, 상기 제1 및 제2 액티브 영역(300a, 300b) 상에 형성되는 NMOS 트랜지스터 세트들이 제2 방향으로 반복 배치될 수 있다. 상기 NMOS 트랜지스터들은 센스 증폭기에 포함되는 각각의 NMOS 트랜지스터들로 제공될 수 있다.
도시하지는 않았지만, 상기 센스 증폭기에 포함되는 PMOS 트랜지스터들도 상기 NMOS 트랜지스터들과 동일한 형태를 가질 수 있다. 즉, 상기 PMOS 트랜지스터들도 상기 제1 및 제2 액티브 영역과 동일한 형상의 액티브 영역에 형성되며, 상기 제1 내지 제8 게이트 패턴과 동일한 게이트 패턴들을 포함할 수 있다.
상기 설명한 것과 같이, 본 발명에 의하면 좁은 수평 영역 내에 우수한 특성을 갖는 MOS 트랜지스터를 제공할 수 있다. 상기 MOS 트랜지스터는 고집적화된 반도체 소자들에 사용될 수 있다.
100a, 100b, 200a, 200b, 300a, 300b : 제1 및 제2 액티브 영역
120a, 220a, 320a : 제1 게이트 패턴
122a, 222a, 322a : 제1 라인 패턴 부분
122b, 222b, 322b : 제1 돌출 패턴 부분
122c, 222c, 322c : 제2 돌출 패턴 부분
120b, 220b, 320b : 제2 게이트 패턴
124a, 224a, 324a : 제2 라인 패턴 부분
124b, 224b, 324b : 제3 돌출 패턴 부분
124c, 224c, 324c : 제4 돌출 패턴 부분
120c, 220c, 320c : 제3 게이트 패턴
126a, 226a,326a : 제3 라인 패턴 부분
126b, 226b, 326b : 제5 돌출 패턴 부분
126c, 226c, 326c : 제6 돌출 패턴 부분
120d, 220d, 320d : 제4 게이트 패턴
128a, 228a, 328a : 제4 라인 패턴 부분
128b, 228b, 328b : 제7 돌출 패턴 부분
128c, 228c, 328c : 제8 돌출 패턴 부분

Claims (10)

  1. 제2 방향으로 이웃하는 제1 및 제2 액티브 영역과 상기 제1 및 제2 액티브 영역들 사이의 소자 분리 영역을 포함하는 기판;
    상기 제1 액티브 영역 상에 구비되는 제1 게이트 패턴;
    상기 제1 액티브 영역 상에 구비되고, 상기 제1 게이트 패턴과 상기 제2 방향과 수직한 제1 방향으로 나란하게 배치되는 제2 게이트 패턴;
    상기 제2 액티브 영역 상에 구비되고, 상기 제1 방향을 기준으로 상기 제1 게이트 패턴과 비대칭된 형상을 갖는 제3 게이트 패턴; 및
    상기 제2 액티브 영역 상에 구비되고, 상기 제3 게이트 패턴과 제1 방향으로 나란하게 배치되고, 상기 제1 방향을 기준으로 상기 제2 게이트 패턴과 비대칭된 형상을 갖는 제4 게이트 패턴을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 제2 게이트 패턴은 상기 제1 게이트 패턴과 상기 제2 방향을 기준으로 비대칭된 형상을 갖는 반도체 소자.
  3. 제1항에 있어서, 상기 제4 게이트 패턴은 상기 제3 게이트 패턴과 상기 제2 방향을 기준으로 비대칭된 형상을 갖는 반도체 소자.
  4. 제1항에 있어서, 상기 제1 게이트 패턴은 제1 라인 패턴 부분 및 상기 제1 라인 패턴 부분 양 단에 각각 제1 및 제2 돌출 패턴 부분을 포함하고, 상기 제2 게이트 패턴은 제2 라인 패턴 부분 및 상기 제2 라인 패턴 부분 양 단에 각각 제3 및 제4 돌출 패턴 부분을 포함하고, 상기 제3 게이트 패턴은 제3 라인 패턴 부분 및 상기 제3 라인 패턴 부분 양 단에 각각 제5 및 제6 돌출 패턴 부분을 포함하고, 상기 제4 게이트 패턴은 제4 라인 패턴 부분 및 상기 제4 라인 패턴 부분 양 단에 각각 제7 및 제8 돌출 패턴 부분을 포함하는 반도체 소자.
  5. 제4항에 있어서, 상기 제1 및 제3 게이트 패턴은 상기 제2 방향으로 대향하도록 배치되고, 상기 제1 및 제2 돌출 패턴 부분은 각각 상기 제5 및 제6 돌출 패턴 부분과 대향하도록 배치되는 반도체 소자.
  6. 제5항에 있어서, 상기 제1 및 제5 돌출 패턴 사이의 제1 간격과 상기 제2 및 제6 돌출 패턴 사이의 제2 간격은 각각 1회의 사진 식각 공정에 의해 패터닝될 수 있는 간격을 갖는 반도체 소자.
  7. 제4항에 있어서, 상기 제2 및 제4 게이트 패턴은 상기 제2 방향으로 대향하도록 배치되고, 상기 제3 및 제4 돌출 패턴 부분은 각각 상기 제7 및 제8 돌출 패턴 부분과 대향하도록 배치되는 반도체 소자.
  8. 제7항에 있어서, 상기 제3 및 제7 돌출 패턴 사이의 제3 간격과 상기 제4 및 제8 돌출 패턴 사이의 제4 간격은 각각 1회의 사진 식각 공정에 의해 패터닝될 수 있는 간격을 갖는 반도체 소자.
  9. 제4항에 있어서, 서로 대향하는 돌출 패턴들 중 적어도 한 쌍의 돌출 패턴은 상기 제2 방향으로 서로 다른 폭을 갖는 반도체 소자.
  10. 제1항에 있어서, 상기 제1 내지 제4 게이트 패턴과 각각 전기적으로 연결되는 연결 배선 라인들을 포함하는 반도체 소자.
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