JP2011159720A - 半導体装置 - Google Patents

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Abstract

【課題】チップ面積を縮小しつつ、高信頼性を実現する半導体装置を提供する。
【解決手段】半導体装置は、第１、第２配線Ｓ１，Ｓ２を有する第１回路部２１０と、第３、第４配線Ｓ３、Ｓ４を有する第２回路部２２０と、それらの間に設けられ、第１回路部２１０から第２回路部２２０に向かう方向に直交する方向に沿って隣接する第１、第２トランジスタＴＲ１、ＴＲ２を有する中間部２３０と、を備え、第１トランジスタＴＲ１の一方の拡散層ＤＡ１の第１接続領ＣＡ１内の高濃度領域ＣＡＩ１は第１配線Ｓ１に、他方の拡散層ＤＢ１は第３配線Ｓ３に接続される。第１接続領域ＣＡ１とゲートＧ０１との距離は、第２接続領域ＣＡ２とゲートＧ０２との距離よりも長い。第１トランジスタＴＲ１の一方の拡散層ＤＡ１の第１接続領域ＣＡ１とゲートＧ０１との間には、第１接続領域ＣＡ１よりも幅が狭い延在領域ＥＡ１が設けられる。
【選択図】図２

Description

本発明は、半導体装置に関する。
ＮＡＮＤ型不揮発性半導体装置などの半導体装置においては、例えば、メモリセルアレイのビット線がトランジスタを介してセンスアンプに接続される。ビット線のピッチの縮小に伴い、トランジスタのピッチも縮小され、ビット線とトランジスタとを接続部するコンタクト部も縮小される。コンタクト部が縮小されると、例えばジャンクション耐圧が低下し、信頼性が劣化する。
特許文献１には、トランジスタ領域に閾値電圧を設定する不純物領域を形成して、トランジスタが形成される領域の占有面積を縮小する技術が開示されている。占有面積を縮小し、チップ面積を縮小しつつ、高い信頼性を確保するためには、改良の余地がある。
特開２００７−２３４８７８号公報
本発明は、チップ面積を縮小しつつ、高信頼性を実現する半導体装置を提供する。
本発明の一態様によれば、半導体基板の主面に設けられた第１回路部と、前記主面に設けられ、前記主面に対して平行な第１方向に沿って前記第１回路部に対向する第２回路部と、前記第１回路部と前記第２回路部との間に設けられた中間部と、を備え、前記第１回路部は、前記主面の上方に設けられ、前記第１方向に延在する第１配線と、前記主面の上方に設けられ、前記第１方向に延在し、前記主面に対して平行で前記第１方向に対して垂直な第２方向において前記第１配線に隣接する第２配線と、を有し、前記第２回路部は、前記主面の上方に設けられ、前記第１方向に延在する第３配線と、前記主面の上方に設けられ、前記第１方向に延在し、前記第１配線から前記第２配線に向かう前記第２方向において前記第３配線に隣接する第４配線と、を有し、前記中間部は、前記主面に設けられた第１の一方の拡散層及び第１の他方の拡散層と、前記第１の一方の拡散層と前記第１の他方の拡散層との間において前記主面の上方に設けられ前記第２方向に延在する第１ゲート電極と、を有する第１トランジスタと、前記主面に設けられ、前記第１配線から前記第２配線に向かう前記第２方向において、前記第１トランジスタに隣接し、前記主面に設けられた第２の一方の拡散層及び第２の他方の拡散層と、前記第２の一方の拡散層と前記第２の他方の拡散層との間において前記主面の上方に設けられ、前記第２方向に延在し、前記第２方向において前記第１ゲート電極に隣接し、前記第１ゲート電極と接続された第２ゲート電極と、を有する第２トランジスタと、を有し、前記第１の一方の拡散層は、第１接続領域と、前記第１接続領域の前記第１ゲート電極の側に設けられ前記第１接続領域と接続され、前記第２方向に沿った幅が前記第１接続領域よりも狭い第１延在領域と、前記第１接続領域の内側に設けられ、前記第１配線と電気的に接続された第１内側接続領域と、を有し、前記第１の他方の拡散層は、前記第３配線に電気的に接続され、前記第２の一方の拡散層は、第２接続領域と、前記第２接続領域の前記第２ゲート電極の側に設けられ前記第２接続領域と接続され、前記第２方向に沿った幅が前記第２接続領域よりも狭い第２延在領域と、前記第２接続領域の内側に設けられ、前記第２配線と電気的に接続された第２内側接続領域と、を有し、前記第２の他方の拡散層は、前記第４配線に電気的に接続され、前記第１及び第２接続領域、前記第１及び第２延在領域、並びに、前記第１及び第２内側接続領域の不純物の型は、第１導電型であり、前記第１及び第２内側接続領域の不純物濃度は、前記第１及び第２接続領域の不純物濃度よりも高く、前記第１接続領域と前記第１延在領域との境界と、前記第１ゲート電極の前記第１接続領域の側の端と、の間の前記第１方向に沿った距離は、前記第２接続領域と前記第２延在領域との境界と、前記第２ゲート電極の前記第２接続領域の側の端と、の間の前記第１方向に沿った距離よりも長いことを特徴とする半導体装置が提供される。
本発明によれば、チップ面積を縮小しつつ、高信頼性を実現する半導体装置が提供される。
第１の実施形態に係る半導体装置の構成を例示する模式的平面図である。 第１の実施形態に係る半導体装置の構成を例示する模式図である。 第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。 比較例の半導体装置の構成を例示する模式的平面図である。 半導体装置の特性を例示するグラフ図である。 第１の実施形態に係る別の半導体装置の構成を例示する模式的平面図である。 第１の実施形態に係る別の半導体装置の構成を例示する模式的平面図である。 第１実施例に係る半導体装置の構成を例示する模式図である。 第１実施例に係る半導体装置の一部の構成を例示する模式的断面図である。 第１実施例に係る半導体装置に含まれるセンスアンプ部の構成を例示する回路図である。 第２の実施形態に係る半導体装置の構成を例示する模式的平面図である。 第２の実施形態に係る半導体装置の構成を例示する模式図である。 第２の実施形態に係る別の半導体装置の構成を例示する模式的平面図である。 第２実施例に係る半導体装置の構成を例示する模式図である。 第２実施例に係る半導体装置の一部の構成を例示する回路図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施の形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する模式的平面図である。
図２は、第１の実施形態に係る半導体装置の構成を例示する模式図である。
すなわち、図２は、半導体装置における配線の接続関係を例示している。従って、図２における平面形状等の縮尺及び配置等は、実際のものとは異なる。
図３は、第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。
すなわち、図３は、図１のＡ１−Ａ２線断面図である。
まず、図２により、本実施形態に係る半導体装置２０１の構成の概要について説明する。
図２に表したように、半導体装置２０１は、半導体基板２０５の主面２０５ａに設けられた第１回路部２１０と、第２回路部２２０と、中間部２３０と、を備える。なお、主面は、半導体の基板の主面でも良く、半導体の基板の上に設けられた半導体層（例えばウェル）の主面でも良い。
第２回路部２２０は、主面２０５ａに設けられ、主面２０５ａに対して平行な第１方向に沿って第１回路部２１０に対向する。中間部２３０は、第１回路部２１０と第２回路部２２０との間に設けられる。
ここで、主面２０５ａに対して垂直な方向をＺ軸方向とする。Ｚ軸方向に対して垂直な方向をＸ軸方向とし、Ｚ軸方向とＸ軸方向とに垂直な方向をＹ軸方向とする。そして、第１方向をＸ軸方向とし、第２方向をＹ軸方向とし、第３方向をＺ軸方向とする。
第１回路部２１０は、例えば、不揮発性半導体記憶装置のメモリセルアレイ部である。第２回路部２２０は、例えば、上記のメモリセルアレイ部のメモリセルに格納された情報を識別するセンスアンプ部などである。中間部２３０は、例えば、第１回路部２１０の素子に印加される例えば高い電圧が、第２回路部２２０に含まれる素子に印加されないように制御するスイッチング部が用いられる。ただし、本実施形態はこれに限らず、第１回路部２１０、第２回路部２２０及び中間部２３０には、本実施形態の効果が発揮できる任意の構成を適用できる。
第１回路部２１０は、主面２０５ａの上方に設けられ、第１方向（本具体例ではＸ軸方向）に延在する第１配線Ｓ１と、主面２０５ａの上方に設けられ、第１方向に延在し、主面２０５ａに対して平行で第１方向に対して垂直な第２方向（本具体例ではＹ軸方向）において第１配線Ｓ１に隣接する第２配線Ｓ２と、を有す。第１配線Ｓ１及び第２配線Ｓ２は、例えば、不揮発性半導体記憶装置のビット線である。なお、ここでは第１配線Ｓ１と第２配線Ｓ２との間に、１本または複数の配線が配置される場合も含むものとする。
第２回路部２２０は、主面２０５ａの上方に設けられ、第１方向に延在する第３配線Ｓ３と、主面２０５ａの上方に設けられ、第１方向に延在し、第１配線Ｓ１から第２配線Ｓ２に向かう第２方向において第３配線Ｓ３に隣接する第４配線Ｓ４と、を有する。なお、ここでは第３配線Ｓ３と第４配線Ｓ４との間に、１本または複数の配線が配置される場合も含むものとする。
中間部２３０は、第１トランジスタＴＲ１と、第２トランジスタＴＲ２と、を有する。なお、第１トランジスタＴＲ１と第２トランジスタＴＲ２との間には、絶縁層２６１が設けられる。絶縁層２６１としては、例えば、主面２０５ａに設けられるＳＴＩ（Shallow Trench Isolation）が用いられる。
図１及び図２に表したように、第１トランジスタＴＲ１は、主面２０５ａに設けられた第１の一方の拡散層ＤＡ１及び第１の他方の拡散層ＤＢ１と、第１ゲート電極Ｇ０１と、を有する。第１の一方の拡散層ＤＡ１及び第１の他方の拡散層ＤＢ１は、第１方向に沿って互いに対向する。第１ゲート電極Ｇ０１は、第１の一方の拡散層ＤＡ１と第１の他方の拡散層ＤＢ２との間において、主面２０５ａの上方に設けられ、第２方向（Ｙ軸方向）に延在する。
第２トランジスタＴＲ２は、主面２０５ａに設けられ、第１配線Ｓ１から第２配線Ｓ２に向かう第２方向において、第１トランジスタＴＲ１に隣接する。第２トランジスタＴＲ２は、主面に設けられた第２の一方の拡散層ＤＡ２及び第２の他方の拡散層ＤＢ２と、第２ゲート電極Ｇ０２と、を有する。第２の一方の拡散層ＤＡ２及び第２の他方の拡散層ＤＢ２は、第１方向に沿って互いに対向する。第２ゲート電極Ｇ０２は、第２の一方の拡散層ＤＡ２と第２の他方の拡散層ＤＢ２との間において主面２０５ａの上方に設けられる。第２ゲート電極Ｇ０２は、第２方向に延在し、第２方向において第１ゲート電極Ｇ０１に隣接し、第１ゲート電極Ｇ０１と接続される。第１ゲート電極Ｇ０１の第１方向における位置は、第２ゲート電極Ｇ０２の第１方向における位置と、同じである。
第１の一方の拡散層ＤＡ１は、第１接続領域ＣＡ１と、第１延在領域ＥＡ１と、第１内側接続領域ＣＡＩ１と、を有する。第１延在領域ＥＡ１は、第１接続領域ＣＡ１の第１ゲート電極Ｇ０１の側に設けられ、第１接続領域ＣＡ１と接続される。第１延在領域ＥＡ１の第２方向に沿った幅ＷＥＡ１は、第１接続領域ＣＡ１の第２方向に沿った幅ＷＣＡ１よりも狭い。ここで、特に断りが無い場合は、以降、「第２方向に沿った幅」とは、それぞれの領域の第１方向においてほぼ中央付近における幅を意味する。第１内側接続領域ＣＡＩ１は、第１接続領域ＣＡ１の内側に設けられ、第１配線Ｓ１と電気的に接続される。本具体例では、第１内側接続領域ＣＡＩ１に、第３方向（Ｚ軸方向）に延在する第１コンタクトプラグＣＰ１が設けられ、第１コンタクトプラグＣＰ１を介して、第１内側接続領域ＣＡＩ１は、第１配線Ｓ１と電気的に接続される。
第１の他方の拡散層ＤＢ１は、第３配線Ｓ３に電気的に接続される。本具体例では、第１の他方の拡散層ＤＢ１に、Ｚ軸方向に延在する第３コンタクトプラグＣＰ３が設けられ、第３コンタクトプラグＣＰ３を介して、第１の他方の拡散層ＤＢ１は、第３配線Ｓ３と電気的に接続される。
なお、第１の他方の拡散層ＤＢ１の第１ゲート電極Ｇ０１との境界における第２方向に沿った幅は、第１延在領域ＥＡ１の第１ゲート電極Ｇ０１との境界における第２方向に沿った幅とほぼ等しい。すなわち、第１延在領域ＥＡ１の第２方向における幅は、第１方向における中央部分よりも、第１の他方の拡散層ＤＢ１の第１ゲート電極Ｇ０１との境界の方が大きい。その結果、第１トランジスタＴＲ１の特性ばらつきを押さえることができる。
第２の一方の拡散層ＤＡ２は、第２接続領域ＣＡ２と、第２延在領域ＥＡ２と、第２内側接続領域ＣＡＩ２と、を有する。第２延在領域ＥＡ２は、第２接続領域ＣＡ２の第２ゲート電極Ｇ０２の側に設けられ、第２接続領域ＣＡ２と接続される。第２延在領域ＥＡ２の第２方向に沿った幅ＷＥＡ２は、第２接続領域ＣＡ２の第２方向に沿った幅ＷＣＡ２よりも狭い。第２内側接続領域ＣＡＩ２は、第２接続領域ＣＡ２の内側に設けられ、第２配線Ｓ２と電気的に接続される。本具体例では、第２内側接続領域ＣＡＩ２に、Ｚ軸方向に延在する第２コンタクトプラグＣＰ２が設けられ、第２コンタクトプラグＣＰ２を介して、第２内側接続領域ＣＡＩ２は、第２配線Ｓ２と電気的に接続される。
第２の他方の拡散層ＤＢ２は、第４配線Ｓ４に電気的に接続される。本具体例では、第２の他方の拡散層ＤＢ２に、Ｚ軸方向に延在する第４コンタクトプラグＣＰ４が設けられ、第４コンタクトプラグＣＰ４を介して、第２の他方の拡散層ＤＢ２は、第４配線Ｓ４と電気的に接続される。
なお、第２の他方の拡散層ＤＢ２の第２ゲート電極Ｇ０２との境界における第２方向に沿った幅は、第２延在領域ＥＡ２の第２ゲート電極Ｇ０２との境界における第２方向に沿った幅とほぼ等しい。また、第２の他方の拡散層ＤＢ２の第２方向に沿った幅は、第１の他方の拡散層ＤＢ１の第２方向に沿った幅とほぼ等しい。
第１接続領域ＣＡ１及び第２接続領域ＣＡ２、第１延在領域ＥＡ１及び第２延在領域ＥＡ２、並びに、第１内側接続領域ＣＡＩ１及び第２内側接続領域ＣＡＩ２の不純物の型は、第１導電型である。ここでは、第１導電型がｎ型であり、第２導電型がｐ型である場合として説明する。なお、本実施形態において、第１導電型がｐ型で、第２導電型がｎ型であっても良い。
第１内側接続領域ＣＡＩ１及び第２内側接続領域ＣＡＩ２の不純物濃度は、第１接続領域ＣＡ１及び第２接続領域ＣＡ２の不純物濃度よりも高い。すなわち、第１内側接続領域ＣＡＩ１及び第２内側接続領域ＣＡＩ２は、例えば、ｎ＋層であり、第１接続領域ＣＡ１及び第２接続領域ＣＡ２は、ｎ−層である。なお、第１延在領域ＥＡ１及び第２延在領域ＥＡ２は、ｎ−層である。
一方、第１の他方の拡散層ＤＢ１及び第２の他方の拡散層ＤＢ２は、第１導電型である。第１の他方の拡散層ＤＢ１及び第２の他方の拡散層ＤＢ２は、例えば、ｎ＋層である。
そして、図１に表したように、本実施形態に係る半導体装置２０１においては、第１接続領域ＣＡ１と第１延在領域ＥＡ１との境界Ｂ０１と、第１ゲート電極Ｇ０１の第１接続領域ＣＡ１の側の端ＧＥ１と、の間の第１方向に沿った距離ｄ１は、第２接続領域ＣＡ２と第２延在領域ＥＡ２との境界Ｂ０２と、第２ゲート電極Ｇ０２の第２接続領域ＣＡ２の側の端ＧＥ２と、の間の第１方向に沿った距離ｄ２よりも長い。
ここで、第１接続領域ＣＡ１と第１延在領域ＥＡ１とが滑らかに接続され、第１接続領域ＣＡ１と第１延在領域ＥＡ１との間で第２方向に沿った幅が連続的に変化する場合がある。また、第２接続領域ＣＡ２と第２延在領域ＥＡ２とが滑らかに接続され、第２接続領域ＣＡ２と第２延在領域ＥＡ２との間で第２方向に沿った幅が連続的に変化する場合がある。このような場合には、境界Ｂ０１及びＢ０２は、第２方向における幅が変化し始める部分から、第２方向における幅が変化し終わる部分の、第１方向におけるほぼ中央部分とする。
これにより、チップ面積を縮小しつつ、高信頼性を実現する半導体装置が提供できる。
すなわち、図１に例示したように、半導体装置２０１においては、第１トランジスタＴＲ１と第２トランジスタＴＲ２と、がＹ軸方向に沿って、交互に複数設けられる。このとき、Ｙ軸方向に沿った幅が広く、第１ゲート電極Ｇ０１から遠い第１接続領域ＣＡ１と、Ｙ軸方向に沿った幅が広く、第２ゲート電極Ｇ０２から近い第２接続領域ＣＡ２と、を、Ｙ軸方向に沿って交互に配置することで、Ｙ軸方向に沿った幅が狭い第１延在領域ＥＡ１と第２接続領域ＣＡ２とが、Ｙ軸方向に沿って互いに対向することができる。すなわち、Ｙ軸方向の幅が広い第１接続領域ＣＡ１と第２接続領域ＣＡ２とがＹ軸方向に沿って互いに隣接しない。これにより、第１トランジスタＴＲ１と第２トランジスタＴＲ２との間のＹ軸方向に沿った間隔を狭めることができ、Ｙ軸方向に沿ったトランジスタの配設ピッチを縮小することができる。
そして、Ｙ軸方向に沿ったトランジスタの配設ピッチＴＲｐ（図１において、例えば、第２方向において、第１トランジスタＴＲ１の第１の他方の拡散層ＤＢ１の左側の端部から第２トランジスタＴＲ２の第２の他方の拡散層ＤＢ２の左側の端部までの距離）を縮小したときにおいても、Ｙ軸方向に沿った第１接続領域ＣＡ１及び第２接続領域ＣＡ２の幅を大きい値に維持することができる。これにより、第１接続領域ＣＡ１及び第２接続領域ＣＡ２におけるジャンクション耐圧の低下を抑制できる。第１接続領域ＣＡ１及び第２接続領域ＣＡ２の幅を大きい値に維持することで高いジャンクション耐圧を維持できる効果については後述する。
第１接続領域ＣＡ１の第２方向（Ｙ軸方向）に沿った幅ＷＣＡ１は、第１接続領域ＣＡ１の第２方向に沿った中心と、第２接続領域ＣＡ２の第２方向に沿った中心と、の間の第２方向に沿った距離Ｗ１２の１／２よりも大きく設定することができる。
ここで、距離Ｗ１２は、第１トランジスタＴＲ１及び第２トランジスタＴＲ２のトランジスタ配設ピッチＴＲｐに実質的に等しい。
このように、第１接続領域ＣＡ１のＹ軸方向に沿った幅ＷＣＡ１は、トランジスタ配設ピッチＴＲｐの１／２よりも大きく設定することができる。同様に、第２接続領域ＣＡ２のＹ軸方向に沿った幅ＷＣＡ２は、トランジスタ配設ピッチＴＲｐの１／２よりも大きく設定することができる。
なお、第２接続領域ＣＡ２とＹ軸方向に沿って対向する第１延在領域ＥＡ１のＹ軸方向に沿った幅ＷＥＡ１は、第２延在領域ＥＡ２のＹ軸方向に沿った幅ＷＥＡ２よりも小さい。
なお、半導体装置２０１においては、トランジスタがＹ軸方向に沿って複数繰り返して設けられるだけでなく、Ｘ軸方向に沿って、複数繰り返して設けられることができる。このとき、Ｘ軸方向に沿って、２つずつのトランジスタを、Ｙ軸方向を軸とした鏡面対称の位置に配置して、この２つずつのトランジスタをＸ軸方向に複数繰り返して設けることができる。
すなわち、図２に表したように、第１回路部２１０は、主面２０５ａの上方に設けられ、第１方向に延在する第５配線Ｓ５と、主面２０５ａの上方に設けられ、第１方向に延在し、第１配線Ｓ１から第２配線Ｓ２に向かう第２方向において第５配線Ｓ５に隣接する第６配線Ｓ６と、をさらに有することができる。なお、ここでは第５配線Ｓ５と第６配線Ｓ６との間に、１本または複数の配線が配置される場合も含むものとする。
第２回路部２２０は、主面２０５ａの上方に設けられ、第１方向に延在する第７配線Ｓ７と、主面２０５ａの上方に設けられ、第１方向に延在し、第１配線Ｓ１から第２配線Ｓ２に向かう第２方向において第７配線Ｓ７に隣接する第８配線Ｓ８と、をさらに有することができる。なお、ここでは第７配線Ｓ７と第８配線Ｓ８との間に、１本または複数の配線が配置される場合も含むものとする。
中間部２３０は、第３トランジスタＴＲ３と、第４トランジスタＴＲ４と、をさらに有することができる。第３トランジスタＴＲ３と第４トランジスタＴＲ４との間にも、絶縁層２６１が設けられる。そして、第１トランジスタＴＲ１と第３トランジスタＴＲ３との間、及び、第２トランジスタＴＲ２と第４トランジスタＴＲ４との間にも絶縁層２６１が設けられる。
第３トランジスタＴＲ３は、主面２０５ａにおいて、第１の一方の拡散層ＤＡ１の第１ゲート電極Ｇ０１とは反対の側に設けられ、第１方向に沿って第１トランジスタＴＲ１に隣接する。
第４トランジスタＴＲ４は、主面２０５ａに設けられ、第２方向において第３トランジスタＴＲ３に隣接し、第１方向に沿って第２トランジスタＴＲ２に隣接する。
図１及び図２に表したように、第３トランジスタＴＲ３は、主面２０５ａに設けられた第３の一方の拡散層ＤＡ３及び第３の他方の拡散層ＤＢ３と、第３ゲート電極Ｇ０３と、を有する。第３の一方の拡散層ＤＡ３及び第３の他方の拡散層ＤＢ３は、第１方向に沿って互いに対向する。第３ゲート電極Ｇ０３は、第３の一方の拡散層ＤＡ３と第３の他方の拡散層ＤＢ３との間において主面２０５ａの上方に設けられ、第２方向に延在する。第１方向において、第３の一方の拡散層ＤＡ３は、第３ゲート電極Ｇ０３と第１ゲート電極Ｇ０１との間に配置される。
第４トランジスタＴＲ４は、主面２０５ａに設けられ第４の一方の拡散層ＤＡ４及び第４の他方の拡散層ＤＢ４と、第４ゲート電極Ｇ０４と、を有する。第４の一方の拡散層ＤＡ４及び第４の他方の拡散層ＤＢ４は、第１方向に沿って互いに対向する。第４ゲート電極Ｇ０４は、第４の一方の拡散層ＤＡ４と第４の他方の拡散層ＤＢ４との間において主面２０５ａの上方に設けられ、第２方向に延在する。さらに、第４ゲート電極Ｇ０４は、第２方向に延在しつつ第２方向において第３ゲート電極Ｇ０３に隣接し、第３ゲート電極Ｇ０４と接続される。第４の一方の拡散層ＤＡ４は、第４ゲート電極Ｇ０４と第２ゲート電極Ｇ０２との間に配置される。
第３の一方の拡散層ＤＡ３は、第３接続領域ＣＡ３と、第３延在領域ＥＡ３と、第３内側接続領域ＣＡＩ３と、を有する。第３延在領域ＥＡ３は、第３接続領域ＣＡ３の第３ゲート電極Ｇ０３の側に設けられ、第３接続領域ＣＡ３と接続される。第３延在領域ＥＡ３の第２方向に沿った幅ＷＥＡ３は、第３接続領域ＣＡ３の第２方向に沿った幅ＷＣＡ３よりも狭い。第３内側接続領域ＣＡＩ３は、第３接続領域ＣＡ３の内側に設けられ、第５配線Ｓ５と電気的に接続される。本具体例では、第３内側接続領域ＣＡＩ３に、Ｚ軸方向に延在する第５コンタクトプラグＣＰ５が設けられ、第５コンタクトプラグＣＰ５を介して、第３内側接続領域ＣＡＩ３は、第５配線Ｓ５と電気的に接続される。
第３の他方の拡散層ＤＢ３は、第７配線Ｓ７に電気的に接続される。本具体例では、第３の他方の拡散層ＤＢ３に、Ｚ軸方向に延在する第７コンタクトプラグＣＰ７が設けられ、第７コンタクトプラグＣＰ７を介して、第３の他方の拡散層ＤＢ３は、第７配線Ｓ７と電気的に接続される。
なお、第３の他方の拡散層ＤＢ３の第３ゲート電極Ｇ０３との境界における第２方向に沿った幅は、第３延在領域ＥＡ３の第３ゲート電極Ｇ０３との境界における第２方向に沿った幅とほぼ等しい。
第４の一方の拡散層ＤＡ４は、第４接続領域ＣＡ４と、第４延在領域ＥＡ４と、第４内側接続領域ＣＡＩ４と、を有する。第４延在領域ＥＡ４は、第４接続領域ＣＡ４の第４ゲート電極Ｇ０４の側に設けられ、第４接続領域ＣＡ４と接続される。第４延在領域ＥＡ４の第２方向に沿った幅ＷＥＡ４は、第４接続領域ＣＡ４の第２方向に沿った幅ＷＣＡ４よりも狭い。第４内側接続領域ＣＡＩ４は、第４接続領域ＣＡ４の内側に設けられ、第６配線Ｓ６と電気的に接続される。本具体例では、第４内側接続領域ＣＡＩ４に、Ｚ軸方向に延在する第６コンタクトプラグＣＰ６が設けられ、第６コンタクトプラグＣＰ６を介して、第４内側接続領域ＣＡＩ４は、第６配線Ｓ６と電気的に接続される。
第４の他方の拡散層ＤＢ４は、第８配線Ｓ８に電気的に接続される。本具体例では、第４の他方の拡散層ＤＢ４に、Ｚ軸方向に延在する第８コンタクトプラグＣＰ８が設けられ、第８コンタクトプラグＣＰ８を介して、第４の他方の拡散層ＤＢ４は、第８配線Ｓ８と電気的に接続される。
なお、第４の他方の拡散層ＤＢ４の第４ゲート電極Ｇ０４との境界における第２方向に沿った幅は、第４延在領域ＥＡ４の第４ゲート電極Ｇ０４との境界における第２方向に沿った幅とほぼ等しい。すなわち、第４延在領域ＥＡ４の第２方向における幅は、第１方向における中央部分よりも、第４の他方の拡散層ＤＢ４の第４ゲート電極Ｇ０４との境界の方が大きい。その結果、第４トランジスタＴＲ４の特性ばらつきを押さえることができる。また、第４の他方の拡散層ＤＢ４の第２方向に沿った幅は、第３の他方の拡散層ＤＢ３の第２方向に沿った幅とほぼ等しい。
第３接続領域ＣＡ３及び第４接続領域ＣＡ４、第３延在領域ＥＡ３及び第４延在領域ＥＡ４、並びに、第３内側接続領域ＣＡＩ３及び第４内側接続領域ＣＡＩ４の不純物の型は、第１導電型である。
第３内側接続領域ＣＡＩ３及び第４内側接続領域ＣＡＩ４の不純物濃度は、第３接続領域ＣＡ３及び第４接続領域ＣＡ４の不純物濃度よりも高い。すなわち、第３内側接続領域ＣＡＩ３及び第４内側接続領域ＣＡＩ４は、例えば、ｎ＋層であり、第３接続領域ＣＡ３及び第４接続領域ＣＡ４は、ｎ−層である。なお、第３延在領域ＥＡ３及び第４延在領域ＥＡ４は、ｎ−層である。
一方、第３の他方の拡散層ＤＢ３及び第４の他方の拡散層ＤＢ４は、第１導電型である。第３の他方の拡散層ＤＢ３及び第４の他方の拡散層ＤＢ４は、例えば、ｎ＋層である。
そして、半導体装置２０１においては、第３接続領域ＣＡ３と第３延在領域ＥＡ３との境界Ｂ０３と、第３ゲート電極Ｇ０３の第３接続領域ＣＡ３の側の端ＧＥ３と、の間の第１方向に沿った距離ｄ３は、第４接続領域ＣＡ４と第４延在領域ＥＡ４との境界Ｂ０４と、第４ゲート電極Ｇ０４の第４接続領域ＣＡ４の側の端ＧＥ４と、の間の第１方向に沿った距離ｄ４よりも短い。
ここで、第３接続領域ＣＡ３と第３延在領域ＥＡ３とが滑らかに接続され、第３接続領域ＣＡ３と第３延在領域ＥＡ３との間で第２方向に沿った幅が連続的に変化する場合がある。また、第４接続領域ＣＡ４と第４延在領域ＥＡ４とが滑らかに接続され、第４接続領域ＣＡ４と第４延在領域ＥＡ４との間で第２方向に沿った幅が連続的に変化する場合がある。このような場合には、境界Ｂ０３及びＢ０４は、第２方向における幅が変化し始めた部分から、第２方向における幅が変化し終わる部分の、第１方向におけるほぼ中央部分とする。
すなわち、図１に例示したように、半導体装置２０１においては、第３トランジスタＴＲ３と第４トランジスタＴＲ４と、がＹ軸方向に沿って、交互に複数設けられる。このとき、Ｙ軸方向に沿った幅が広く、第４ゲート電極Ｇ０４から遠い第４接続領域ＣＡ４と、Ｙ軸方向に沿った幅が広く、第３ゲート電極Ｇ０３から近い第３接続領域ＣＡ３と、を、Ｙ軸方向に沿って交互に配置することで、Ｙ軸方向に沿った幅が狭い第４延在領域ＥＡ４と第３接続領域ＣＡ３とが、Ｙ軸方向に沿って互いに対向することができる。すなわち、Ｙ軸方向の幅が広い第３接続領域ＣＡ３と第４接続領域ＣＡ４とがＹ軸方向に沿って互いに隣接しない。これにより、第３トランジスタＴＲ３と第４トランジスタＴＲ４とのＹ軸方向の間隔を狭めることができ、Ｙ軸方向に沿ったトランジスタの配設ピッチを縮小することができる。
例えば、この場合も、第３接続領域ＣＡ３のＹ軸方向に沿った幅ＷＣＡ３、及び、第４接続領域ＣＡ４のＹ軸方向に沿った幅ＷＣＡ４は、トランジスタ配設ピッチＴＲｐの１／２よりも大きく設定することができる。
これにより、チップ面積を縮小しつつ、高信頼性を実現する半導体装置が提供できる。
なお、第３接続領域ＣＡ３とＹ軸方向に沿って対向する第４延在領域ＥＡ４のＹ軸方向に沿った幅ＷＥＡ４は、第３延在領域ＥＡ３のＹ軸方向に沿った幅ＷＥＡ３よりも小さい。
以下、中間部２３０に含まれるトランジスタの構成の例として第２トランジスタＴＲ２の構成の例について説明する。
図３は、図１のＡ１−Ａ２線断面図であり、図２のＡ１−Ａ２線断面図でもある。
図３に表したように、例えば、半導体基板２０５となる半導体層２５１（例えばｐ型半導体層）の表面（主面２０５ａ）に、第２の一方の拡散層ＤＡ２と、第２の他方の拡散層ＤＢ２と、が設けられる。第２の一方の拡散層ＤＡ２には、第２接続領域ＣＡ２（アクティブエリアＡＡであり例えばｎ−層）と、第２接続領域ＣＡ２の内側の第２内側接続領域ＣＡＩ２（例えばｎ＋層）と、第２延在領域ＥＡ２（例えばｎ−層）と、が設けられる。
第２の一方の拡散層ＤＡ２と、第２の他方の拡散層ＤＢ２と、間の半導体層２５１の上に絶縁膜２５２が設けられ、その上にメモリセルの浮遊ゲートに用いられる導電層２５３が設けられ、その上にゲート間絶縁膜として用いられる絶縁膜２５４が設けられ、その上に、メモリセルの制御ゲートに用いられるゲート導電層２５５が設けられる。このゲート導電層２５５は、絶縁膜２５４に設けられた開口を通じて導電層２５３と接続されている。導電層２５３とゲート導電層２５５とが、第２ゲート電極Ｇ０２に含まれる。絶縁膜２５２、導電層２５３及びゲート導電層２５５の側面には、側面絶縁膜２５６が設けられる。
第２の一方の拡散層ＤＡ２の第２の他方の拡散層ＤＢ２とは反対の側、及び、第２の他方の拡散層ＤＢ２の第２の一方の拡散層ＤＡ２とは反対の側には、絶縁層２６１（例えばＳＴＩ）が設けられる。これにより、第２トランジスタＴＲ２は、他のトランジスタと分離される。
第２トランジスタＴＲ２の周囲には、層間絶縁膜２５７が設けられる。層間絶縁膜２５７の第２内側接続領域ＣＡＩ２に対応する位置にコンタクトホールが形成され、その中に導電材料が埋め込まれて、第２コンタクトプラグＣＰ２が形成される。層間絶縁膜２５７の第２の他方の拡散層ＤＢ２に対応する位置にコンタクトホールが形成され、その中に導電材料が埋め込まれて、第４コンタクトプラグＣＰ４が形成される。
層間絶縁膜２５７の上面に、導電層２５８ａ及び導電層２５８ｂが設けられる。導電層２５８ａは導電層２５８ｂと同層である。導電層２５８ａは、第２コンタクトプラグＣＰ２により、第２内側接続領域ＣＡＩ２に接続される。
層間絶縁膜２５７、導電層２５８ａ及び導電層２５８ｂの上に、層間絶縁膜２７１が設けられ、その上に上層導電層２７２が設けられる。上層導電層２７２は、例えば、第１回路部２１０から延在する第２配線Ｓ２であり、例えばビット線ＢＬである。上層導電層２７２と導電層２５８ａとは、例えばビア電極２７３により電気的に接続される。
これにより、第２内側接続領域ＣＡＩ２は、第２コンタクトプラグＣＰ２、導電層２５８ａ及びビア電極２７３により、上層導電層２７２（第２配線Ｓ２）と電気的に接続される。
一方、第２の他方の拡散層ＤＢ２は、第４コンタクトプラグＣＰ４と導電層２５８ｂを介して、図示しない第４配線Ｓ４と電気的に接続される。
このような構成が、他のトランジスタ（例えば、第１トランジスタＴＲ１、第３トランジスタＴＲ３及び第４トランジスタＴＲ４など）にも適用される。
なお、上記において、第１〜第４接続領域ＣＡ１〜ＣＡ４の構成は、それぞれ異なっていても良い。例えば、第１〜第４接続領域ＣＡ１〜ＣＡ４の平面パターン（Ｚ軸方向から見たときの平面パターン）等の構成はそれぞれ異なっていても良い。しかし、第１〜第４接続領域ＣＡ１〜ＣＡ４の平面パターンを互いに同じにすることで、半導体装置の設計及び製造の効率が向上するので、より望ましい。以下では、第１〜第４接続領域ＣＡ１〜ＣＡ４の平面パターンが互いに同じである場合として説明する。
図１に例示したように、第２接続領域ＣＡ２の第１トランジスタＴＲ１の側の端から第２内側接続領域ＣＡＩ２までのＹ軸方向に沿った幅Ｗ１と、第２接続領域ＣＡ２の第１トランジスタＴＲ１とは反対の側の端から第２内側接続領域ＣＡＩ２までのＹ軸方向に沿った幅Ｗ２と、第２内側接続領域ＣＡＩ２のＹ軸方向に沿った幅Ｗ３と、の合計が、第２接続領域ＣＡ２のＹ軸方向に沿った幅ＷＣＡ２となる。
同様に、第１接続領域ＣＡ１、第３接続領域ＣＡ３及び第４接続領域ＣＡ４も、第２接続領域ＣＡ２と同様に、上記の幅Ｗ１〜幅Ｗ３を有する。
一方、第１延在領域ＥＡ１の第２接続領域ＣＡ２の側の端と、第２接続領域ＣＡ２の第１延在領域ＥＡ１の側の端と、の間のＹ軸方向に沿った距離が幅Ｗ４とされる。また、第２トランジスタＴＲ２の第１トランジスタＴＲ１とは反対の側にも、第１トランジスタＴＲ１と同様の別のトランジスタが設けられ、そのトランジスタの拡散層の延在領域と、第２接続領域ＣＡ２との間の距離が幅Ｗ７とされる。幅Ｗ４及び幅Ｗ７は、絶縁層２６１のＹ軸方向に沿った幅である。また、第２の他の拡散層ＤＢ２の第１の他の拡散層ＤＢ１の側の端と、第１の他の拡散層ＤＢ１の第２の他の拡散層ＤＢ２の側の端と、の間のＹ軸方向に沿った距離も幅Ｗ４となる。
ここで、幅Ｗ１と幅Ｗ２とは互いに等しくても良く、また、互いに異なっていても良い。また、幅Ｗ４と幅Ｗ７とが互いに同じで有ると規則性を有することから、半導体記憶装置の製造上好ましい。以下では、説明を簡単にするために、幅Ｗ１と幅Ｗ２が互いに同じ場合であるとして説明する。また、幅Ｗ４と幅Ｗ７とが互いに同じである場合として説明する。
本実施形態においては、トランジスタ配設ピッチＴＲｐを縮小したときにも、上記の幅Ｗ１及び幅Ｗ２を大きく維持できる。以下、比較例を参照しながらこの効果について説明する。
（比較例）
図４は、比較例の半導体装置の構成を例示する模式的平面図である。
図４に表したように、比較例の半導体装置２０９においては、中間部２３０に設けられる複数のトランジスタの構成が互いに同じである。以下では、１つのトランジスタＴＲ０の構成について説明する。
トランジスタＴＲ０は、一方の拡散層ＤＡ０と、他方の拡散層ＤＢ０と、それらの間に設けられたゲート電極Ｇ００と、を有している。一方の拡散層ＤＡ０及び他方の拡散層ＤＢ０は、第１方向に沿って互いに対向している。一方の拡散層ＤＡ０には、第１導電型の接続領域ＣＡ０（ｎ−層とする）が設けられる。接続領域ＣＡ０の内側には、不純物濃度が接続領域ＣＡ０よりも高い第１導電型の内側接続領域ＣＡＩ０（ｎ＋層とする）が設けられている。内側接続領域ＣＡＩ０には、一方のコンタクトプラグＣＰＡが設けられ、内側接続領域ＣＡＩ０は、一方のコンタクトプラグＣＰＡを介して、第１回路部２１０の配線と電気的に接続される。他方の拡散層ＤＢ０も第１導電型であり、他方の拡散層ＤＢ０には、他方のコンタクトプラグＣＰＢが設けられ、他方の拡散層ＤＢ０は、他方のコンタクトプラグＣＰＢを介して、第２回路部２２０の配線と電気的に接続される。
接続領域ＣＡ０のＹ軸方向に沿った幅ＷＣＡ０は、幅Ｗ１、幅Ｗ２及び幅Ｗ３の合計である。なお、トランジスタＴＲ０に隣接する別のトランジスタの接続領域ＣＡ０ａと、トランジスタＴＲ０の接続領域ＣＡ０と、の間の距離は幅Ｗ４である。なお、幅Ｗ４は、接続領域ＣＡ０ａの接続領域ＣＡ０の側の端と、接続領域ＣＡ０の接続領域ＣＡ０ａの側の端と、の間の距離である。そして、説明を簡単にするために、幅Ｗ１と幅Ｗ２とは互いに同じであるとする。
このような構成の半導体装置２０９において、第１回路部２１０が例えばメモリセルアレイ部であり、第２回路部２２０がセンスアンプ回路部である場合、第１回路部２１０の例えばビット線ＢＬには、高電圧が印加される。例えば消去動作の際には、例えば２０Ｖ（ボルト）程度の高電圧がビット線に印加される。一方、第２回路部２２０には、比較的低い、例えば３Ｖ程度の低電圧が用いられる。これにより、第２回路部２２０に設けられるセンスアンプ回路などの占有面積を小さくし、半導体装置２０９の全体を小型化することが試みられる。
一方、高電圧が印加される一方の拡散層ＤＡ０の接続領域ＣＡ０のサイズを縮小すると、ジャンクション耐圧の低下により信頼性が劣化することがある。
図５は、半導体装置の特性を例示するグラフ図である。
すなわち、図５は、接続領域ＣＡ０の幅Ｗ１と、接続領域ＣＡ０におけるジャンクション耐圧Ｖｊとの関係を調べた実験結果を示す図である。横軸は幅Ｗ１であり、縦軸はジャンクション耐圧Ｖｊである。なお、ここでは、幅Ｗ１は幅Ｗ２と同じであるとされている。幅Ｗ１は、アクティブエリアＡＡ（接続領域ＣＡ０）の外側の端と、ｎ＋層（内側接続領域ＣＡＩ０）と、の間の距離である。
図５に表したように、幅Ｗ１が小さくなると、ジャンクション耐圧Ｖｊが低下する。
一方、接続領域ＣＡ０において、安定した電気的な接続を確保するために、内側接続領域の幅Ｗ３は、一定以上の幅に設定することが必要である。また、絶縁層２６１の幅Ｗ４（及び幅Ｗ７）も隣接するトランジスタどうしの分離のために、一定以上の幅に設定されることが必要である。
例えば、ビット線ＢＬのピッチの縮小に伴い、ビット線ＢＬに接続されるトランジスタＴＲ０のトランジスタ配設ピッチＴＲｐも連動して縮小される。すなわち、例えば、ＮＡＮＤ型の不揮発性半導体記憶装置において、センスアンプは、ビット線ＢＬのピッチの１６倍や３２倍などのピッチで配置されることが、設計上望ましい。このため、ビット線ＢＬとセンスアンプとの間に設けられるトランジスタＴＲ０のトランジスタ配設ピッチＴＲｐも、同様に、ビット線ＢＬのピッチの１６倍や３２倍などのピッチに設定されることが望ましい。なお、もし、トランジスタ配設ピッチＴＲｐをセンスアンプのピッチと異ならせると、トランジスタＴＲ０とセンスアンプとを接続する、例えば上層配線の構成が複雑化し、結果として半導体装置のチップ面積が増大してしまう。
このように、ビット線ＢＬのピッチを縮小するに伴い、トランジスタ配設ピッチＴＲｐが縮小される。比較例の半導体装置２０９においては、トランジスタ配設ピッチＴＲｐに連動して、接続領域ＣＡ０の幅ＷＣＡ０が縮小されたときに、幅Ｗ３が一定以上に設定されているために、幅Ｗ１及び幅Ｗ２が縮小され、ジャンクション耐圧Ｖｊの低下を招き、信頼性の劣化に繋がる。一方、幅Ｗ３を縮小すると、コンタクト抵抗が増加し、安定した電気的な接続を確保できなくなる。
これに対し、本実施形態に係る半導体装置２０１においては、第１トランジスタＴＲ１の第１接続領域ＣＡ１と、第２トランジスタＴＲ２の第２接続領域ＣＡ２と、を、ジグザグ状に配置することで、トランジスタ配設ピッチＴＲｐが縮小されたときにおける幅Ｗ１の縮小が比較例よりも緩和される。同様に、幅Ｗ３を一定以上に確保できる。すなわち、Ｙ軸方向に沿った幅ＷＣＡ２が大きい第２接続領域ＣＡ２が、Ｙ軸方向に沿った幅ＷＥＡ１が小さい第１延在領域ＥＡ１に、Ｙ軸方向に沿って対向しているため、第２接続領域ＣＡ２の幅ＷＣＡ２が大きくても、必要とされる絶縁層２６１の幅Ｗ４が確保できる。
このように、半導体装置２０１によれば、チップ面積を縮小しつつ、高信頼性を実現する半導体装置が提供できる。
図６は、第１の実施形態に係る別の半導体装置の構成を例示する模式的平面図である。 図６に表したように、本実施形態に係る別の半導体装置２０１ａにおいては、第１〜第４接続領域ＣＡ１〜ＣＡ４のそれぞれの角が、Ｘ軸方向に対して斜めの辺とされている。
例えば、Ｘ軸方向に対して斜め方向で対向する第１接続領域ＣＡ１と第２接続領域ＣＡ２とにおいて、互いに近接する角部は、Ｘ軸方向に対して斜めの辺を有している。すなわち、第１接続領域ＣＡ１の、Ｘ軸方向に対して斜め方向に沿って第２接続領域ＣＡ２に近接する部分は、第１接続領域ＣＡ２（例えばその中心）から第２接続領域ＣＡ２（例えばその中心）に向かう方向に対して垂直である。同様に、第２接続領域ＣＡ２の、Ｘ軸方向に対して斜め方向に沿って第１接続領域ＣＡ１に近接する部分は、第１接続領域ＣＡ１（例えばその中心）から第２接続領域ＣＡ２（例えばその中心）に向かう方向に対して垂直である。また、第１接続領域ＣＡ１と第２接続領域ＣＡ２とにおいて、Ｘ軸方向に対して斜めの辺は互いに平行であると言える。
また、Ｘ軸方向に対して斜め方向で対向する第１接続領域ＣＡ１と第４接続領域ＣＡ４とにおいて、互いに近接する角部は、Ｘ軸方向に対して斜めの辺を有している。すなわち、第１接続領域ＣＡ１の、Ｘ軸方向に対して斜め方向に沿って第４接続領域ＣＡ４に近接する部分は、第１接続領域ＣＡ１（例えばその中心）から第４接続領域ＣＡ４（例えばその中心）に向かう方向に対して垂直である。同様に、第４接続領域ＣＡ４の、Ｘ軸方向に対して斜め方向に沿って第１接続領域ＣＡ１に近接する部分は、第１接続領域ＣＡ１（例えばその中心）から第４接続領域ＣＡ４（例えばその中心）に向かう方向に対して垂直である。また、第１接続領域ＣＡ１と第４接続領域ＣＡ４とにおいて、Ｘ軸方向に対して斜めの辺は互いに平行であると言える。
このように、Ｘ軸方向に対して斜め方向で互いに近接する、例えば、第１接続領域ＣＡ１及び第２接続領域ＣＡ２の角部、並びに、第１接続領域ＣＡ１及び第４接続領域ＣＡ４の角部を上記のようにＸ軸方向に沿って斜めにすることで、この角部どうしの距離が拡大し、例えば、第１内側接続領域ＣＡＩ１と第２内側接続領域ＣＡＩ２との距離、並びに、第１内側接続領域ＣＡＩ１と第４内側接続領域ＣＡＩ４との距離を近づけることができる。
その結果、半導体装置２０１ａにおいては、例えば、第１トランジスタＴＲ１と第３トランジスタＴＲ３との距離、及び、第２トランジスタＴＲ２と第４トランジスタＴＲ４との距離を、例えば半導体装置２０１よりも縮小できる。すなわち、トランジスタ形成領域のＸ軸方向に沿った距離を縮小でき、さらに望ましい。また、角部を上記のような構成にすることで、角部における電界集中が緩和される。その結果、それぞれのトランジスタのジャンクション耐圧を向上させることも可能である。
図６に例示したように、Ｘ軸方向において、第１接続領域ＣＡ１の第１ゲート電極Ｇ０１とは反対側の端ＣＥ１と、第１ゲート電極Ｇ０１の第１接続領域ＣＡ１の側の端ＧＥ１と、の距離ｄ５は、第３接続領域ＣＡ３の第３ゲート電極ＧＥ３とは反対側の端ＣＥ３と、第３ゲート電極ＧＥ３の第３接続領域ＣＡ３の側の端ＧＥ３と、の距離ｄ７よりも長い。
一方、Ｘ軸方向において、第２接続領域ＣＡ２の第２ゲート電極Ｇ０２とは反対側の端ＣＥ２と、第２ゲート電極Ｇ０２の第２接続領域ＣＡ２の側の端ＧＥ２と、の距離ｄ８は、第４接続領域ＣＡ４の第４ゲート電極ＧＥ４とは反対側の端ＣＥ４と、第４ゲート電極ＧＥ４の第４接続領域ＣＡ４の側の端ＧＥ４と、の距離ｄ９よりも短い。
このように、第１接続領域ＣＡ１〜第４接続領域ＣＡ４は、Ｘ軸方向及びＹ軸方向に沿ってジグザグ状の千鳥状に配置されていると言うこともできる。
さらに、図６に例示したように、Ｘ軸方向において、第１接続領域ＣＡ１の第１ゲート電極Ｇ０１とは反対側の端ＣＥ１と、第１ゲート電極Ｇ０１の第１接続領域ＣＡ１の側の端ＧＥ１と、の距離ｄ５は、第４接続領域ＣＡ４の第４ゲート電極Ｇ０４とは反対側の端ＣＥ４と、第２ゲート電極Ｇ０２の第４接続領域ＣＡ４の側の端ＧＥ２と、の距離ｄ６よりも長い。すなわち、第１接続領域ＣＡ１と第４接続領域ＣＡ４とは、Ｙ軸方向に沿って互いに対向する部分を有する。これにより、トランジスタ形成領域のＸ軸方向に沿った距離を縮小できる。
図７は、第１の実施形態に係る別の半導体装置の構成を例示する模式的平面図である。 図７に表したように、本実施形態に係る別の半導体装置２０１ｂにおいては、第１〜第４接続領域ＣＡ１〜ＣＡ４のそれぞれの角が曲線状とされている。また、第１〜第４接続領域ＣＡ１〜ＣＡ４の平面形状を実質的に円形（扁平円形を含む）としても良い。
このように、角部を曲線とすることで、例えば、第１接続領域ＣＡ１と第２接続領域ＣＡ２との間、並びに、第１接続領域ＣＡ１と第４接続領域ＣＡ４との間において、この角部どうしの距離が拡大する。また、角部における電界集中が緩和される。これにより、半導体装置２０１ｂにおいては、トランジスタ形成領域のＸ軸方向に沿った距離を縮小でき、さらに望ましい。
なお、この場合も、Ｘ軸方向において、第１接続領域ＣＡ１の第１ゲート電極Ｇ０１とは反対側の端ＣＥ１と、第１ゲート電極Ｇ０１の第１接続領域ＣＡ１の側の端ＧＥ１と、の距離ｄ５は、第４接続領域ＣＡ４の第４ゲート電極Ｇ０４とは反対側の端ＣＥ４と、第２ゲート電極Ｇ０２の第４接続領域ＣＡ４の側の端ＧＥ２と、の距離ｄ６よりも長い。
（第１実施例）
以下、第１の実施形態に係る第１実施例の半導体装置であるＮＡＮＤ型フラッシュメモリ（不揮発性半導体記憶装置）について説明する。
図８は、第１実施例に係る半導体装置の構成を例示する模式図である。
図９は、第１実施例に係る半導体装置の一部の構成を例示する模式的断面図である。 すなわち、図９は、半導体装置の第１回路部２１０に含まれるメモリセルアレイの構成を例示しており、第１方向（Ｘ軸方向）と第３方向（Ｚ軸方向）を含む平面でメモリセルアレイを切断したときの断面図である。
図１０は、第１実施例に係る半導体装置に含まれるセンスアンプ部の構成を例示する回路図である。
図８に表したように、第１実施例に係る半導体装置である不揮発性半導体記憶装置３０１（ＮＡＮＤ型フラッシュメモリ）は、メモリセルアレイ１０、センスアンプ２０、ロウデコーダ３０、ビット線ドライバ４０、ＭＯＳトランジスタ５０、ソース線制御回路６０、検出回路７０、シーケンサ８０及びコア制御回路９０を有する。
メモリセルアレイ１０が、第１回路部２１０に相当し、センスアンプ２０が、第２回路部２２０に相当し、ＭＯＳトランジスタ５０が、中間部２３０に相当する。
メモリセルアレイ１０は、複数のメモリセルユニット１１（メモリセルストリング）を有する。メモリセルユニット１１の各々は、例えば３２個のメモリセルトランジスタＭＴ０〜ＭＴ３１と、選択トランジスタＳＴ１及び選択トランジスタＳＴ２と、を含む。なお、以下、メモリセルトランジスタＭＴ０〜ＭＴ３１を区別しない場合には、一括してメモリセルトランジスタＭＴと呼ぶことにする。
メモリセルトランジスタＭＴは、例えば、半導体基板上にゲート絶縁膜を介して設けられた電荷蓄積層（例えば浮遊ゲート）と、電荷蓄積層上にゲート間絶縁膜を介して設けられた制御ゲートと、を有する積層ゲート構造を有する。
なお、メモリセルユニット１１におけるメモリセルトランジスタＭＴの数は、３２個に限られず、８個、１６個、６４個、１２８個または２５６個等であっても良く、その数は限定されない。
隣接するメモリセルトランジスタＭＴにおいて、ソースとドレインが共有される。そして、選択トランジスタＳＴ１と選択トランジスタＳＴ２と間に、複数のメモリセルトランジスタＭＴが設けられ、複数のメモリセルトランジスタの電流経路が直列接続されるように、複数のメモリセルトランジスタは配置される。直列接続された複数のメモリセルトランジスタＭＴの一端の側のドレインは、選択トランジスタＳＴ１のソースに接続され、他端の側のソースは、選択トランジスタＳＴ２のドレインに接続される。
同一行にあるメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１及び選択トランジスタＳＴ２のそれぞれのゲートは、それぞれ、セレクトゲート線ＳＧＤ及びセレクトゲート線ＳＧＳに共通接続される。なお、説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ３１を、単にワード線ＷＬと呼ぶことがある。
また、同一列にある選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬｍ（ｍは自然数）に共通接続される。ビット線ＢＬ０〜ＢＬｍについても、単にビット線ＢＬと呼ぶことがある。
選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１及び選択トランジスタＳＴ２は必ずしも両方必要ではなく、メモリセルユニット１１を選択できるのであれば、いずれか一方のみが設けられても良い。
なお、図８では、１行のメモリセルユニット１１のみを図示しているは、メモリセルアレイ１０内には、複数行のメモリセルユニット１１が設けられることができる。この場合は、同一列にあるメモリセルユニット１１は同一のビット線ＢＬに接続される。
図９は、メモリセルユニット１１のＸ軸方向（ビット線ＢＬ方向）に沿った断面図に相当する。
図９に表したように、メモリセルユニット１１においては、例えば、ｐ型の半導体基板１００の表面領域内にｎ型ウェル領域１０１が設けられ、ｎ型ウェル領域１０１の表面領域内にｐ型ウェル領域１０２が設けられている。ｐ型ウェル領域１０２上にはゲート絶縁膜１０３が設けられ、ゲート絶縁膜１０３の上に、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のゲート電極が設けられている。
メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のゲート電極は、ゲート絶縁膜１０３上に設けられた多結晶シリコン層１０４、多結晶シリコン層１０４上に設けられたゲート間絶縁膜１０５、及び、ゲート間絶縁膜１０５上に設けられた多結晶シリコン層１０６を有している。
ゲート間絶縁膜１０５には、例えばシリコン酸化膜、または、シリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜またはＯＮＯ膜、または、それらを含む積層構造、または、ＴｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＡｌＳｉ膜と、シリコン酸化膜またはシリコン窒化膜と、の積層構造を適用できる。また、ゲート絶縁膜１０３は、トンネル絶縁膜として機能する。
メモリセルトランジスタＭＴにおいては、多結晶シリコン層１０４は浮遊ゲート（ＦＧ）として機能する。ビット線ＢＬに直交する方向で隣接する多結晶シリコン層１０６どうしは、共通接続され、この多結晶シリコン層１０６は、制御ゲート（ワード線ＷＬ）として機能する。
選択トランジスタＳＴ１及びＳＴ２においては、ワード線方向で隣接する多結晶シリコン層１０４及び１０６は、共通接続される。この多結晶シリコン層１０４及び１０６は、セレクトゲート線ＳＧＳ及びＳＧＤとして機能する。なお、多結晶シリコン層１０４のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタＳＴ１及びＳＴ２の多結晶シリコン層１０６の電位は、一定の電位、または、フローティングの状態とされる。
ゲート電極間に位置する半導体基板１００の表面内には、ｎ＋型の不純物拡散層１０７が設けられている。不純物拡散層１０７は、隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、不純物拡散層１０７及びチャネル領域によって、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２となるＭＯＳトランジスタが形成されている。
半導体基板１００上には、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２を被覆するように、層間絶縁膜１０８が設けられている。層間絶縁膜１０８中には、ソース側の選択トランジスタＳＴ２の不純物拡散層１０７（ソース）に達するコンタクトプラグＣＰ０１が設けられている。
層間絶縁膜１０８上には、コンタクトプラグＣＰ０１に接続される金属配線層１０９が設けられている。金属配線層１０９は、ソース線ＳＬの一部として機能する。層間絶縁膜１０８中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層１０７（ドレイン）に達するコンタクトプラグＣＰ０２が設けられている。そして、層間絶縁膜１０８上に、コンタクトプラグＣＰ０２に接続される金属配線層１１０が設けられている。
層間絶縁膜１０８上には、金属配線層１０９及び１１０を被覆するように、層間絶縁膜１１１が設けられている。層間絶縁膜１１１中に、金属配線層１１０に達するコンタクトプラグＣＰ０３が設けられている。層間絶縁膜１１１上には、複数のコンタクトプラグＣＰ０３に共通に接続された金属配線層１１２が設けられている。金属配線層１１２は、ビット線ＢＬとして機能する。
図８に例示したロウデコーダ３０は、データの書き込み動作時、読み出し動作時、及び、消去時において、セレクトゲート線ＳＧＤ及びＳＧＳ、並びに、ワード線ＷＬに電圧を印加する。
中間部２３０に配置されたＭＯＳトランジスタ５０の各々は、ビット線ＢＬとセンスアンプ２０とを接続する。これらＭＯＳトランジスタ５０が、第１の実施形態に関して説明した、第１トランジスタＴＲ１乃至第４トランジスタＴＲ４のそれぞれに相当する。すなわち、各々のＭＯＳトランジスタ５０は、電流経路の一端が対応するビット線ＢＬに接続され、電流経路の他端が対応するセンスアンプ２０に接続される。また、ＭＯＳトランジスタ５０のゲートには、電圧ＢＬＣＬＡＭＰが与えられる。ＭＯＳトランジスタ５０がオン状態とされることにより、ビット線ＢＬとセンスアンプ２０とが電気的に接続される。
ビット線ドライバ４０は、ＭＯＳトランジスタ５０のゲートに電圧ＢＬＣＬＡＭＰを与える。ビット線ドライバ４０が電圧ＢＬＣＬＡＭＰを与えることにより、ＭＯＳトランジスタ５０はオン状態となる。ビット線ドライバ４０は、電流源回路４１、ｎチャネルＭＯＳトランジスタ４２及び可変抵抗素子４３を有する。ビット線ドライバ４０の詳細についての説明は省略する。
センスアンプ２０の各々は、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。また、センスアンプ２０の各々は、データの書き込み時には、対応するビット線ＢＬに書き込みデータを転送する。
図１０に表したように、センスアンプ２０は、スイッチ素子１２０〜１２３、ｎチャネルＭＯＳトランジスタ１２４及び１２６、ｐチャネルＭＯＳトランジスタ１２７、キャパシタ素子１２８、並びに、ラッチ回路１２９を有する。
ＭＯＳトランジスタ１２４の電流経路の一端は、スイッチ素子１２０を介してノードＮ＿ＶＤＤに接続され、他端はノードＮ１に接続され、ゲートには信号ＳＩＧ１が入力される。ノードＮ１は、ＭＯＳトランジスタ５０の電流経路を介してビット線ＢＬに接続される。
ＭＯＳトランジスタ１２６の電流経路の一端はノードＮ１に接続され、他端はノードＮ２に接続され、ゲートには信号Ｓ２が与えられる。ノードＮ２は、スイッチ素子１２１を介してノードＮ＿ＶＤＤに接続される。キャパシタ素子１２８の一方電極はノードＮ２に接続され、他方電極はノードＮ＿ＶＳＳに接続される。
ＭＯＳトランジスタ１２７の電流経路の一端は、スイッチ素子１２２を介してノードＮ＿ＶＤＤに接続され、他端はラッチ回路１２９に接続され、ゲートはノードＮ２に接続される。スイッチ素子１２３は、ラッチ回路１２９の保持するデータに応じて、ビット線ＢＬをノードＮ＿ＶＳＳに接続する。なお、スイッチ素子１２３は第２回路領域２２０に配置されている場合もある。この場合は、スイッチ素子１２３は第２回路領域２２０に含まれる。
なお、ノードＮ＿ＶＤＤはセンスアンプ２０の電源電圧ノードとして機能し、例えば（ＶＤＤ＋ＶＲＥＦ＿ＳＲＣ）の電圧が与えられている。電圧ＶＤＤはフラッシュメモリ１の内部電源（例えば１．５Ｖ）であり、電圧ＶＲＥＦ＿ＳＲＣは、ソース線制御回路６０がソース線ＳＬに与える電圧である。また、ノードＮ＿ＶＳＳは、センスアンプ２０の接地ノードとして機能し、例えば（ＶＳＳ＋ＶＲＥＦ＿ＳＲＣ）の電圧が与えられる。電圧ＶＳＳは接地電位（０Ｖ（ボルト））である。
図８に表したように、ソース線制御回路６０は、ソース線ＳＬの電位を制御する。図８に例示したように、ソース線制御回路６０は、電圧比較部６１及び電圧制御部６２を有する。電圧比較部６１及び電圧制御部６２の詳細については説明を省略する。
検出回路７０は、ノードＧ＿Ｓｏｕｒｃｅの電位に基づいてソース線ＳＬに流れるセル電流の総計を検出する。そしてその総計が基準電流よりも大きいか小さいかを判定し、判定結果をフラグデータＦＬＡＧとして出力する。検出回路７０の詳細については説明を省略する。
このような構成を有する不揮発性半導体記憶装置３０１においては、第１回路部２１０（メモリセルアレイ１０）は、第１配線Ｓ１及び第２配線Ｓ２に加えて、第１方向に並置された複数の第１メモリセルトランジスタを有する第１メモリストリングと、第２方向において第１メモリストリングに隣接し、第１方向に並置された複数の第２メモリセルトランジスタを有する第２メモリストリングと、をさらに有する。
第１配線Ｓ１は、第１メモリストリングの複数の第１メモリセルトランジスタに電気的に接続された第１ビット線であり、第２配線Ｓ２は、第２メモリストリングの複数の第２メモリセルトランジスタに電気的に接続された第２ビット線である。
第２回路部２２０は、第３配線Ｓ３及び第４配線Ｓ４に加えて、第３配線Ｓ３に電気的に接続され、第１メモリストリングの複数の第１メモリセルトランジスタに格納されたデータを識別する第１センスアンプと、第４配線Ｓ４に電気的に接続され、第２メモリストリングの複数の第２メモリセルトランジスタに格納されたデータを識別する第２センスアンプと、をさらに有する。
そして、中間部２３０であるＭＯＳトランジスタ５０として、図１及び図２、または、図６または図７に例示した構成が適用される。すなわち、メモリセルアレイ１０のビット線ＢＬが、第１配線Ｓ１、第２配線Ｓ２、第５配線Ｓ５及び第６配線Ｓ６となり、複数のセンスアンプ２０のそれぞれに接続される配線が、第３配線Ｓ３、第４配線Ｓ４、第７配線Ｓ７及び第８配線Ｓ８となる。そして、ＭＯＳトランジスタ５０が、第１〜第４トランジスタＴＲ１〜ＴＲ４となる。
本実施形態に係る構成を採用することで、不揮発性半導体記憶装置３０１においては、トランジスタ形成領域（本具体例では、ＭＯＳトランジスタ５０が形成される領域）の占有幅を縮小し、チップ面積を縮小しつつ、高信頼性を実現することができる。
（第２の実施の形態）
本発明の第２の実施形態に係る半導体装置２０２には、例えば、２本のビット線ＢＬに１つのセンスアンプを接続させるトランジスタの構成が適用される。
図１１は、第２の実施形態に係る半導体装置の構成を例示する模式的平面図である。
図１２は、第２の実施形態に係る半導体装置の構成を例示する模式図である。
すなわち、図１２は、半導体装置２０２における配線の接続関係を例示している。従って、図１２における平面形状等の縮尺は、実際のものとは異なる。
図１１及び図１２に表したように、半導体装置２０２においても、第１回路部２１０、第２回路部２２０及び中間部２３０が設けられる。
第１回路部２１０は、既に説明した第１配線Ｓ１と第２配線Ｓ２とを有する。第２回路部２２０は、既に説明した第３配線Ｓ３と第４配線Ｓ４とを有する。
第２回路部２２０は、さらに、主面２０５ａの上方に設けられ、第１方向（Ｘ軸方向）に延在する第９配線Ｓ９と、主面２０５ａの上方に設けられ、第１方向に延在し、第１配線Ｓ１から第２配線Ｓ２に向かう第２方向（Ｙ軸方向）において第９配線Ｓ９に隣接する第１０配線Ｓ１０と、を有する。
また、第２回路部２２０は、さらに、主面２０５ａの上方に設けられ、第１方向（Ｘ軸方向）に延在する第１１配線Ｓ１１と、主面２０５ａの上方に設けられ、第１方向に延在し、第１配線Ｓ１から第２配線Ｓ２に向かう第２方向（Ｙ軸方向）において第１１配線Ｓ１１に隣接する第１２配線Ｓ１２と、を有する。
また、第２回路部２２０は、さらに、主面２０５ａの上方に設けられ、第１方向（Ｘ軸方向）に延在する第１３配線Ｓ１３と、主面２０５ａの上方に設けられ、第１方向に延在し、第１配線Ｓ１から第２配線Ｓ２に向かう第２方向（Ｙ軸方向）において第１３配線Ｓ１３に隣接する第１４配線Ｓ１４と、を有する。
なお、ここでは第９配線Ｓ９と第１０配線Ｓ１０との間に、１本または複数の配線が配置される場合も含み、第１１配線Ｓ１１と第１２配線Ｓ１２との間に、１本または複数の配線が配置される場合も含み、第１３配線Ｓ１３と第１４配線Ｓ１４との間に、１本または複数の配線が配置される場合も含むものとする。
本実施形態では、第９配線Ｓ９、第１０配線Ｓ１０、第１３配線Ｓ１３及び第１４配線Ｓ１４は、グランド供給線２１に接続される。また、第３配線Ｓ３及び第４配線Ｓ４は、センスアンプ２０に接続される。
また、第１１配線Ｓ１１は、第１メモリストリングの複数の第１メモリセルトランジスタに電気的に接続された第３ビット線であり、第１２配線Ｓ１２は、第４メモリストリングの複数の第４メモリセルトランジスタに電気的に接続された第４ビット線である。ここで、第１メモリストリングと第３メモリストリングとは物理的に隣接し、第１メモリストリングを奇数側のメモリストリングと称し、第３メモリストリングを偶数側のメモリストリングと称する場合がある。同様に、第１メモリストリングと第３メモリストリングとは物理的に隣接し、第２メモリストリングを奇数側のメモリストリングと称し、第４メモリストリングを偶数側のメモリストリングと称する場合がある。さらに、第１配線Ｓ１及び第２配線Ｓ２に接続されたビット線を奇数側ビット線と称し、第１１配線Ｓ１１及び第１２配線Ｓ１２に接続されたビット線を偶数側ビット線と称する場合がある。
ここで、第１配線Ｓ１、第２配線Ｓ２、第１１配線Ｓ１１及び第１２配線Ｓ１２のレイアウトと同一性を取るため、第９配線Ｓ９、第１０配線Ｓ１０、第１３配線Ｓ１３及び第１４配線Ｓ１４も第１方向に引き出されることが好ましい。また、第９配線Ｓ９、第１０配線Ｓ１０、第１３配線Ｓ１３及び第１４配線Ｓ１４は、中間部２３０において、例えば下層配線または上層配線に接続され、第２方向に引き出され、中間部２３０から外に引き出されることも可能である。
中間部２３０は、既に説明した第１トランジスタＴＲ１と第２トランジスタＴＲ２とを有する。
中間部２３０は、第３トランジスタＴＲ３と第４トランジスタＴＲ４とをさらに有する。第３トランジスタＴＲ３は、主面２０５ａにおいて、第１の一方の拡散層ＤＡ１の第１ゲート電極Ｇ０１とは反対の側に設けられ、第１方向（Ｘ軸方向）に沿って第１トランジスタＴＲ１に隣接する。第４トランジスタＴＲ４は、主面２０５ａに設けられ、第２方向（Ｙ軸方向）において第３トランジスタＴＲ３に隣接し、第１方向に沿って第２トランジスタＴＲ２に隣接する。
第３トランジスタＴＲ３は、主面２０５ａに設けられた第３の一方の拡散層ＤＡ３及び第３の他方の拡散層ＤＢ３と、第３の一方の拡散層ＤＡ３と第３の他方の拡散層ＤＢ３との間において主面２０５ａの上方に設けられ第２方向に延在する第３ゲート電極Ｇ０３と、を有する。第１方向において、第３の一方の拡散層ＤＡ１は、第３ゲート電極Ｇ０３と第１ゲート電極Ｇ０１との間に配置される。
第４トランジスタＴＲ４は、主面２０５ａに設けられた第４の一方の拡散層ＤＡ４及び第４の他方の拡散層ＤＢ４と、第４の一方の拡散層ＤＡ４と第４の他方の拡散層ＤＢ４との間において主面２０５ａの上方に設けられ、第２方向に延在する第４ゲート電極Ｇ０４と、を有する。第４ゲート電極Ｇ０４は、第２方向において第３ゲート電極Ｇ０３に隣接し、第３ゲート電極Ｇ０３と接続される。第１方向において、第４の一方の拡散層ＤＡ４は、第４ゲート電極Ｇ０４と第２ゲート電極Ｇ０２との間に配置される。
第３の一方の拡散層ＤＡ３は、第１接続領域ＣＡ１を第１の一方の拡散層ＤＡ１と共有する。第３の一方の拡散層ＤＡ３は、第１接続領域ＣＡ１の第３ゲート電極Ｇ０３の側に設けられ、第１接続領域ＣＡ１と接続された第３延在領域ＥＡ３を有する。第３延在領域ＥＡ３の第２方向に沿った幅ＷＥＡ３は、第１接続領域ＣＡ１の第２方向に沿った幅ＷＣＡ１よりも狭い。
第３の他方の拡散層ＤＢ３は、第９配線Ｓ９に電気的に接続される。本具体例では、第３の他方の拡散層ＤＢ３に、Ｚ軸方向に延在する第９コンタクトプラグＣＰ９が設けられ、第９コンタクトプラグＣＰ９を介して、第３の他方の拡散層ＤＢ３は、第９配線Ｓ９と電気的に接続される。
なお、第３の他方の拡散層ＤＢ３の第３ゲート電極Ｇ０３との境界における第２方向に沿った幅は、第３延在領域ＥＡ３の第３ゲート電極Ｇ０３との境界における第２方向に沿った幅とほぼ等しい。
第４の一方の拡散層ＤＢ４は、第２接続領域ＣＡ２を第２の一方の拡散層ＤＡ２と共有する。第４の一方の拡散層ＤＢ４は、第２接続領域ＣＡ２の第４ゲート電極Ｇ０４の側に設けられ、第２接続領域ＣＡ２と接続された第４延在領域ＥＡ４を有する。第４延在領域ＥＡ４の第２方向に沿った幅ＷＥＡ４は、第２接続領域ＣＡ２の第２方向に沿った幅ＷＣＡ２よりも狭い。
第４の他方の拡散層ＤＢ４は、第１０配線Ｓ１０に電気的に接続される。本具体例では、第４の他方の拡散層ＤＢ４に、Ｚ軸方向に延在する第１０コンタクトプラグＣＰ１０が設けられ、第１０コンタクトプラグＣＰ１０を介して、第４の他方の拡散層ＤＢ４は、第１０配線Ｓ１０と電気的に接続される。
なお、第４の他方の拡散層ＤＢ４の第４ゲート電極Ｇ０４との境界における第２方向に沿った幅は、第４延在領域ＥＡ４の第４ゲート電極Ｇ０４との境界における第２方向に沿った幅とほぼ等しい。すなわち、第４延在領域ＥＡ４の第２方向における幅は、第１方向における中央部分よりも、第４の他方の拡散層ＤＢ４の第４ゲート電極Ｇ０４との境界の方が大きい。その結果、第４トランジスタＴＲ４の特性ばらつきを押さえることができる。また、第４の他方の拡散層ＤＢ４の第２方向に沿った幅は、第３の他方の拡散層ＤＢ３の第２方向に沿った幅とほぼ等しい。
そして、第１接続領域ＣＡ１と第３延在領域ＥＡ３との境界Ｂ０３と、第３ゲート電極Ｇ０３の第１接続領域ＣＡ１の側の端ＧＥ３と、の間の第１方向に沿った距離ｄ３は、第２接続領域ＣＡ２と第４延在領域ＥＡ４との境界Ｂ０４と、第４ゲート電極Ｇ０４の第２接続領域ＣＡ１の側の端ＧＥ４と、の間の第１方向に沿った距離ｄ４よりも短い。ここで、端ＧＥ１から端ＧＥ３までの距離と、端ＧＥ２から端ＧＥ４までの距離と、が互いに等しい場合は、Ｘ軸方向において、第１延在領域ＥＡ１と第４延在領域ＥＡ４との長さが互いに等しくなり、第２延在領域ＥＡ２と第３延在領域ＥＡ３との長さが互いに等しくなる。
第１延在領域ＥＡ１の第２方向に沿った幅ＷＥＡ１は、第３延在領域ＥＡ３の第２方向に沿った幅ＷＥＡ３よりも狭い。同様に、第４延在領域ＥＡ４の第２方向に沿った幅ＷＥＡ４は、第２延在領域ＥＡ２の第２方向に沿った幅ＷＥＡ２よりも狭い。
半導体装置２０２においては、中間部２３０は、第５トランジスタＴＲ５と第６トランジスタＴＲ６とをさらに有する。第５トランジスタＴＲ５は、主面２０５ａにおいて、第１の他方の拡散層ＤＢ１の第１ゲート電極Ｇ０１とは反対の側に設けられ、第１方向（Ｘ軸方向）に沿って第１トランジスタＴＲ１に隣接する。第６トランジスタＴＲ６は、主面２０５ａに設けられ、第２方向（Ｙ軸方向）において第５トランジスタＴＲ５に隣接し、第１方向に沿って第２トランジスタＴＲ２に隣接する。
第５トランジスタＴＲ５は、主面２０５ａに設けられた第５の一方の拡散層ＤＡ５を有する。第５トランジスタＴＲ５の他方の拡散層ＤＢ５は、第１トランジスタＴＲ１の第１の他方の拡散層ＤＢ１と共有される。また、第５トランジスタＴＲ５は、第５の一方の拡散層ＤＡ５と第１の他方の拡散層ＤＢ１との間において主面２０５ａの上方に設けられ第２方向に延在する第５ゲート電極Ｇ０５を有する。
第６トランジスタＴＲ６は、主面２０５ａに設けられた第６の一方の拡散層ＤＡ６を有する。第６トランジスタＴＲ６の他方の拡散層ＤＢ６は、第２トランジスタＴＲ２の第２の他方の拡散層ＤＢ２と共有される。また、第６トランジスタＴＲ６は、第６の一方の拡散層ＤＡ６と第２の他方の拡散層ＤＢ２との間において主面２０５ａの上方に設けられ第２方向に延在する第６ゲート電極Ｇ０６を有する。第６ゲート電極Ｇ０６は、第２方向において第５ゲート電極Ｇ０５に隣接し、第５ゲート電極Ｇ０５と接続される。
中間部２３０は、第７トランジスタＴＲ７と第８トランジスタＴＲ８とをさらに有する。第７トランジスタＴＲ７は、主面２０５ａにおいて、第５の一方の拡散層ＤＡ５の第５ゲート電極Ｇ０５とは反対の側に設けられ、第１方向（Ｘ軸方向）に沿って第５トランジスタＴＲ５に隣接する。第８トランジスタＴＲ８は、主面２０５ａに設けられ、第２方向（Ｙ軸方向）において第７トランジスタＴＲ７に隣接し、第１方向に沿って第６トランジスタＴＲ６に隣接する。
第７トランジスタＴＲ７の、主面２０５ａに設けられた第７の一方の拡散層ＤＡ７は、第５トランジスタＴＲ５の第５の一方の拡散層ＤＡ５と共有される。第７トランジスタＴＲ７は、第７の他方の拡散層ＤＢ７を有する。第７トランジスタＴＲ７は、第５の一方の拡散層ＤＡ５と第７の他方の拡散層ＤＢ７との間において主面２０５ａの上方に設けられ第２方向に延在する第７ゲート電極Ｇ０７を有する。
第８トランジスタＴＲ８の、主面２０５ａに設けられた第８の一方の拡散層ＤＡ８は、第６トランジスタＴＲ６の第６の一方の拡散層ＤＡ６と共有される。第８トランジスタＴＲ８は、第８の他方の拡散層ＤＢ８を有する。また、第８トランジスタＴＲ８は、第６の一方の拡散層ＤＡ６と第８の他方の拡散層ＤＢ８との間において主面２０５ａの上方に設けられ第２方向に延在する第８ゲート電極Ｇ０８を有する。第８ゲート電極Ｇ０８は、第２方向において第７ゲート電極Ｇ０７に隣接し、第７ゲート電極Ｇ０７と接続される。
これら第５トランジスタＴＲ５乃至第８トランジスタＴＲ８は第１トランジスタＴＲ１乃至第４トランジスタＴＲ４を第１方向に繰り返し配置したパターンとなっている。
このような構成の半導体装置２０２においても、第１トランジスタＴＲ１及び第３トランジスタＴＲ３で共有されている第１接続領域ＣＡ１と、第２トランジスタＴＲ２及び第４トランジスタＴＲ４で共有されている第２接続領域ＣＡ２と、を、ジグザグ状に配置することで、トランジスタ配設ピッチＴＲｐが縮小されたときにおける幅Ｗ１の縮小が緩和される。ここで、それぞれの接続領域（第１接続領域ＣＡ１〜第４接続領域ＣＡ４）に注目すると、それぞれの接続領域が千鳥状に配置されていると言うこともできる。
半導体装置２０２によれば、チップ面積を縮小しつつ、高信頼性を実現する半導体装置が提供できる。
図１３は、第２の実施形態に係る別の半導体装置の構成を例示する模式的平面図である。
図１３に表したように、本実施形態に係る別の半導体装置２０２ａにおいては、Ｘ軸方向に対して斜め方向で対向する第１接続領域ＣＡ１と第２接続領域ＣＡ２とにおいて、互いに近接する角部はＸ軸方向に対して斜めの辺を有している。すなわち、第１接続領域ＣＡ１の、Ｘ軸方向に対して斜め方向に沿って第２接続領域ＣＡ２に近接する部分は、第１接続領域ＣＡ２（例えばその中心）から第２接続領域ＣＡ２（例えばその中心）に向かう方向に対して垂直である。同様に、第２接続領域ＣＡ２の、Ｘ軸方向に対して斜め方向に沿って第１接続領域ＣＡ１に近接する部分は、第１接続領域ＣＡ１（例えばその中心）から第２接続領域ＣＡ２（例えばその中心）に向かう方向に対して垂直である。
このように、Ｘ軸方向に対して斜め方向で互いに近接する第１接続領域ＣＡ１及び第２接続領域ＣＡ２の角部をＸ軸方向に沿って斜めにすることで、この角部どうしの距離が拡大し、例えば、第１内側接続領域ＣＡＩ１と第２内側接続領域ＣＡＩ２との距離を近づけることができる。その結果、半導体装置２０２ａにおいても、トランジスタ形成領域のＸ軸方向に沿った距離を縮小でき、さらに望ましい。また、角部を上記のような構成にすることで、角部における電界集中が緩和される。その結果、それぞれのトランジスタのジャンクション耐圧を向上させることも可能である。
（第２実施例）
以下、第２の実施形態に係る第２実施例の半導体装置である不揮発性半導体記憶装置３０２について説明する。不揮発性半導体記憶装置３０２は、ＮＡＮＤ型フラッシュメモリである。なお、以下では、不揮発性半導体記憶装置３０２における第１回路部２１０、第２回路部２２０及び中間部２３０に相当する部分について説明し、その他の部分の説明は省略する。
図１４は、第２実施例に係る半導体装置の構成を例示する模式図である。
図１５は、第２実施例に係る半導体装置の一部の構成を例示する回路図である。
図１４に表したように、不揮発性半導体記憶装置３０２において、メモリセルアレイ１０及びデータ記憶回路３１０が設けられる。メモリセルアレイ１０が、第１回路部２１０に相当する。そして、データ記憶回路３１０に、第２回路部２２０及び中間部２３０が含まれる。
不揮発性半導体記憶装置３０２におけるメモリセルアレイ１０の構成は、不揮発性半導体記憶装置３０１と同等とすることができるので説明を省略する。
なお、メモリセルアレイ１０は、破線で示すように、複数のブロック３３０を含んでいる。ブロック３３０のそれぞれは、複数のＮＡＮＤセルを含む。ブロック３３０単位でデータが消去される。本具体例においては、消去動作は、データ記憶回路３１０、フラグ用データ記憶回路３１０ａに接続されている２本のビット線について同時に行われる。
ビット線制御回路３２０は、複数のデータ記憶回路３１０及びフラグ用データ記憶回路３１０ａを有している。各データ記憶回路３１０及びフラグ用データ記憶回路３１０ａには、一対のビット線（ＢＬ０、ＢＬ１）、（ＢＬ２、ＢＬ３）…（ＢＬｉ、ＢＬｉ＋１）、（ＢＬ、ＢＬ）が接続されている。データ記憶回路３１０のそれぞれは、メモリセルＭＣから読み出されるデータを保持する機能を有すると共に、メモリセルＭＣに書き込まれるデータを保持する機能を有する。
ビット線の１つおきに配置され、１つのワード線に接続された複数のメモリセル（破線で囲まれた範囲のメモリセル）が、１つセクタ３４０となる。このセクタ３４０毎にデータが書き込まれ、また、読み出される。１つのセクタ３４０には、例えば２ページ分のデータが記憶される。また、ワード線のそれぞれには、フラグデータＦＬＡＧを記憶するためのフラグセルＦＣが接続されている。
リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路３１０に接続されている２本のビット線（ＢＬｉ、ＢＬｉ＋１）のうち、外部から指定されたアドレス信号（ＹＡ１、ＹＡ２…ＹＡｉ、ＹＡｆｌａｇ）に応じて、１本のビット線が選択される。さらに、外部アドレスに応じて、１本のワード線が選択され、１セクタ３４０（すなわち２ページ分）が選択される。この２ページの切り替えはアドレスによって行われる。
以下、データ記憶回路３１０の構成の例を説明する。なお、フラグ用データ記憶回路３１０ａの構成は、データ記憶回路３１０と略同様であるので説明を省略する。
図１５に表したように、データ記憶回路３１０は、プライマリデータキャッシュ（ＰＤＣ）、セコンダリデータキャッシュ（ＳＤＣ）、ダイナミックデータキャッシュ（ＤＤＣ）、テンポラリデータキャッシュ（ＴＤＣ）を有している。
ＳＤＣ、ＰＤＣ及びＤＤＣは、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、多値データを記憶する際に内部データの操作のためのデータを記憶する機能を有する。ＴＤＣは、データの読み出し時にビット線のデータを増幅し、一時的に保持するとともに、多値データを記憶する際に内部データの操作に使用される。
ＳＤＣには、ラッチ回路であるクロックドインバータ回路６１ａ及び６１ｂと、トランジスタ６１ｃ及び６１ｄと、が設けられる。トランジスタ６１ｃは、クロックドインバータ回路６１ａの入力端と、クロックドインバータ回路６１ｂの入力端と、の間に接続される。トランジスタ６１ｃのゲートには、信号ＥＱ２が供給される。
トランジスタ６１ｄは、クロックドインバータ回路６１ｂの出力端と、接地と、の間に接続される。トランジスタ６２ｄのゲートには、信号ＰＲＳＴが供給される。
また、ＳＤＣのノードＮ２ａ（クロックドインバータ回路６１ａの出力端）は、カラム選択トランジスタ６１ｅを介して入出力データ線ＩＯｎに接続される。また、ノードＮ２ｂ（クロックドインバータ回路６１ｂの出力端）は、カラム選択トランジスタ６１ｆを介して入出力データ線ＩＯに接続される。これらカラム選択トランジスタ６１ｅ及び６１ｆのゲートには、カラム選択信号ＣＳＬｉが供給される。
ＰＤＣには、ラッチ回路であるクロックドインバータ回路６１ｉ及び６１ｊと、トランジスタ６１ｋと、が設けられる。トランジスタ６１ｋは、クロックドインバータ回路６１ｉの入力端と、クロックドインバータ回路６１ｊの入力端と、の間に接続される。トランジスタ６１ｋのゲートには、信号ＥＱ１が供給される。ＰＤＣのノードＮ１ａと、ＳＤＣのノードＮ２ａと、は、トランジスタ６１ｇ及び６１ｈにより接続される。トランジスタ６１ｇのゲートには、信号ＢＬＣ２が供給され、トランジスタ６１ｈのゲートには、信号ＢＬＣ１が供給される。
ＰＤＣのノードＮ１ｂ（クロックドインバータ回路６１ｊの入力端）は、トランジスタ６１ｌのゲートに接続される。トランジスタ６１ｌの電流通路の一端は、トランジスタ６１ｍを介して接地される。トランジスタ６１ｍのゲートには、信号ＣＨＫ１が供給される。トランジスタ６１ｌの電流通路の他端は、トランスファーゲートとなるトランジスタ６１ｎ及び６１ｏの電流通路の一端に接続される。トランジスタ６１ｎのゲートには、信号ＣＨＫ２ｎが供給される。トランジスタ６１ｏのゲートは、トランジスタ６１ｇとトランジスタ６１ｈとの接続ノードに接続されている。
トランジスタ６１ｎ及び６１ｏの電流通路の他端には、信号ＣＯＭｉが供給される。信号ＣＯＭｉは、全てのデータ記憶回路３１０に共通の信号であり、全てのデータ記憶回路３１０のベリファイが完了したかどうかを示す信号である。
ＴＤＣには、例えばＭＯＳキャパシタ６１ｐが設けられる。ＭＯＳキャパシタ６１ｐは、トランジスタ６１ｇ及び６１ｈの接続ノードＮ３と、接地と、の間に接続される。また、接続ノードＮ３には、トランジスタ６１ｑを介してＤＤＣが接続される。トランジスタ６１ｑのゲートには、信号ＲＥＧが供給される。
ＤＤＣには、トランジスタ６１ｒ及び６１ｓが設けられる。トランジスタ６１ｒの電流通路の一端には信号ＶＲＥＧが供給され、他端はトランジスタ６１ｑの電流通路に接続される。トランジスタ６１ｒのゲートは、トランジスタ６１ｓを介してＰＤＣのノードＮ１ａに接続される。トランジスタ６１ｓのゲートには、信号ＤＴＧが供給される。
接続ノードＮ３には、トランジスタ６１ｔ及び６１ｕの電流通路の一端が接続される。トランジスタ６１ｕの電流通路の他端には、信号ＶＰＲＥが供給され、トランジスタ６１ｕのゲートには、信号ＢＬＰＲＥが供給される。
トランジスタ６１ｔのゲートには、電圧ＢＬＣＬＡＭＰの信号が供給される。トランジスタ６１ｔの電流通路の他端は、トランジスタ６１ｖを介して、メモリセルアレイＭＣＡのビット線ＢＬｉに接続され、またトランジスタ６１ｗを介して、メモリセルアレイＭＣＡのビット線ＢＬｉ＋１に接続される。
ビット線ＢＬｉの他端は、トランジスタ６１ｘの電流通路の一端に接続される。このトランジスタ６１ｘのゲートには、信号ＢｌＡＳｏが供給される。ビット線ＢＬｉ＋１の他端は、トランジスタ６１ｙの電流通路の一端に接続される。トランジスタ６１ｙのゲートには、信号ＢｌＡＳｅが供給される。トランジスタ６１ｘ及び６１ｙの電流通路の他端には、信号ＢＬＣＲＬが供給される。トランジスタ６１ｘ及び６１ｙは、信号ＢｌＡＳｏ及びＢｌＡＳｅに応じて、トランジスタ６１ｖ及び６１ｗと相補的にオンとされ、非選択のビット線に信号ＢＬＣＲＬの電位を供給する。
このような構成を有するデータ記憶回路３１０のトランジスタ６１ｖ、６１ｗ、６１ｘ及び６１ｙが、中間部２３０に含まれる。そして、図１５中で点線で示された第２回路部２２０に、ＳＤＣ、ＰＤＣ、ＤＤＣ及び種々のトランジスタなどが含まれる。
例えば、ビット線ＢＬｉが第１配線Ｓ１に対応し、ビット線ＢＬｉ＋１が第１１配線Ｓ１１に対応し、トランジスタ６１ｖが第１トランジスタＴＲ１に相当し、トランジスタ６１ｗが第５トランジスタＴＲ５に相当し、トランジスタ６１ｘが第３トランジスタＴＲ３に相当し、トランジスタ６１ｙが第７トランジスタＴＲ７に相当する。
中間部２３０は、第１トランジスタＴＲ１乃至第８トランジスタＴＲ８が繰り返し配置されている部分である。グランド供給線２１（ＢＬＣＲＬ）は、第９配線Ｓ９、第１０配線Ｓ１０、第１３配線Ｓ１３及び第１４配線Ｓ１４、または、これらの配線に接続された下層配線や上層配線により、中間部２３０領域外に引き出されている点を示している。なお、図１５ではグランド供給線２１は第２回路部２２０に含まれていないが、第２回路部２２０へ引き出される場合は、グランド供給線２１は第２回路部２２０に含まれることになる。また、第９配線Ｓ９、第１０配線Ｓ１０、第１３配線Ｓ１３及び第１４配線Ｓ１４が、中間部２３０において、上層配線または下層配線で接続され、共通化される場合は、この共通化された部分も中間部２３０に含まれる。
このような構成を有する不揮発性半導体記憶装置３０２において、第１回路部２１０であるメモリセルアレイ１０、第２回路部２２０及び中間部２３０であるデータ記憶回路３１０に、第２の実施形態に係る構成が適用される。
本実施形態に係る構成を採用することで、不揮発性半導体記憶装置３０２においては、中間部２３０の占有幅を縮小し、チップ面積を縮小しつつ、高信頼性を実現する半導体装置を実現することができる。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる第１回路部、第２回路部、中間部、配線、トランジスタ、拡散層、接続領域、延在領域、半導体基板、コンタクトプラグ等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
１０…メモリセルアレイ、 １１…メモリセルユニット、 ２０…センスアンプ、２１…グランド供給線、 ３０…ロウデコーダ、 ４０…ビット線ドライバ、 ４１…電流源回路、 ４２…トランジスタ、 ４３…可変抵抗素子、 ５０…トランジスタ、 ６０…ソース線制御回路、 ６１…電圧比較部、 ６１ａ、６１ｂ、６１ｉ、６１ｊ…クロックドインバータ回路、 ６１ｃ、６２ｄ、６１ｇ、６１ｈ、６１ｋ、６１ｌ、６１ｍ、６１ｎ、６１ｏ、６１ｐ、６１ｑ、６１ｒ、６１ｓ、６１ｔ、６１ｕ、６１ｖ、６１ｗ、６１ｘ、６１ｙ…トランジスタ、 ６１ｅ、６１ｆ…カラム選択トランジスタ、 ６２…電圧制御部、 ６２ｄ…トランジスタ、 ７０…検出回路、 ８０…シーケンサ、 ９０…コア回路、 １００…半導体基板、 １０１…ｎ型ウェル領域、 １０２…ｐ型ウェル領域、 １０３…ゲート絶縁膜、 １０４、１０６…多結晶シリコン層、 １０５…ゲート間絶縁膜、 １０７…不純物拡散層、 １０８、１１０…層間絶縁膜、 １０９…金属配線層、 １１１…層間絶縁膜、 １１２…金属配線層、 １２０、１２１、１２３…スイッチ素子、 １２４、１２６、１２７…トランジスタ、 １２８…キャパシタ素子、 １２９…ラッチ回路、 ２０１、２０１ａ、２０１ｂ、２０２、２０２ａ、２０９…半導体装置、 ２０５…半導体基板、 ２０５ａ…主面、 ２１０…第１回路部、 ２２０…第２回路部、 ２３０…中間部、 ２５１…半導体層、 ２５２…絶縁膜、 ２５３…導電層、 ２５４…絶縁膜、 ２５５…ゲート導電層、 ２５６…側面絶縁膜、 ２５７…層間絶縁膜、 ２５８ａ、２５８ｂ…導電層、 ２６１…絶縁層、 ２７１…層間絶縁膜、 ２７２…上層導電層、 ２７３…ビア電極、 ３０１、３０２…不揮発性半導体記憶装置、 ３１０…データ記憶回路、 ３１０ａ…フラグ用データ記録回路、 ３２０…ビット線制御回路、 ３３０…ブロック、 ３４０…セクタ、 ＡＡ…アクティブエリア、 Ｂ０１〜Ｂ０４…境界、 ＢＬ、ＢＬｉ、ＢＬ０〜ＢＬｍ…ビット線、 ＢＬＣ１、ＢＬＣ２…信号、 ＢＬＣＬＡＭＰ…電圧、 ＢｌＡｓｅ、ＢｌＡＳｏ…信号、 ＣＡ０、ＣＡ０ａ…接続領域、 ＣＡ１〜ＣＡ４…第１〜第４接続領域、 ＣＡＩ０…内側接続領域、 ＣＡＩ１〜ＣＡＩ４…第１〜第４内側接続領域、 ＣＥ１〜ＣＥ４…端、 ＣＨＫ１、ＣＨＫ２ｎ、ＣＯＭｉ…信号、 ＣＰ０１、ＣＰ０２、ＣＰ０３…コンタクトプラグ、 ＣＰ１〜ＣＰ１０…第１〜第１０コンタクトプラグ、 ＣＰＡ、ＣＰＢ…コンタクトプラグ、 ＣＳＬｉ…カラム選択信号、 Ｄ…ドレイン、 ＤＡ０…一方の拡散層、 ＤＡ１〜ＤＡ８…第１〜第８の一方の拡散層、 ＤＢ０…他方の拡散層、 ＤＢ１〜ＤＢ８…第１〜第８の他方の拡散層、 ＤＴＧ…信号、 ＥＡ１〜ＥＡ４…第１〜第４の延在領域、 ＥＱ１、ＥＱ２…信号、 ＦＣ…フラグセル、 ＦＬＧ…フラグ、 Ｇ…ノード、 Ｇ００…ゲート電極、 Ｇ０１〜Ｇ０４…第１〜第４のゲート電極、 ＧＥ１〜ＧＥ４…端、 ＩＯ、ＩＯｎ…入出力データ線、 ＭＣ…メモリセル、 ＭＣＡ…メモリセルアレイ、 ＭＴ、ＭＴ０〜ＭＴ３１…メモリトランジスタ、 Ｎ、Ｎ１、Ｎ１ａ、Ｎ１ｂ、Ｎ２、Ｎ２ａ、Ｎ２ｂ…ノード、 Ｎ３…接続ノード、 ＰＲＳＴ、ＲＥＧ…信号、 ＳＩＧ１…信号、 Ｓ１〜Ｓ１４…第１〜第１４配線、 ＳＧＤ、ＳＧＳ…セレクトゲート線、 ＳＬ…ソース線、 ＳＴ１、ＳＴ２…選択トランジスタ、 ＴＲ０…トランジスタ、 ＴＲ１〜ＴＲ４…第１〜第４トランジスタ、 ＴＲｐ…トランジスタ配設ピッチ、 ＶＤＤ、ＶＲＥＦ、ＶＳＳ…電圧、 ＶＰＲＥ、ＶＲＥＧ…信号、 Ｖｊ…ジャンクション耐圧、 Ｗ１〜Ｗ７…幅、 Ｗ１２…距離、 ＷＣＡ０、ＷＣＡ１〜ＷＣＡ４、ＷＥＡ１〜ＷＥＡ４…幅、 ＷＬ、ＷＬ０〜ＷＬ３１…ワード線、 ｄ１〜ｄ９…距離

Claims (5)

  1. 半導体基板の主面に設けられた第１回路部と、
    前記主面に設けられ、前記主面に対して平行な第１方向に沿って前記第１回路部に対向する第２回路部と、
    前記第１回路部と前記第２回路部との間に設けられた中間部と、
    を備え、
    前記第１回路部は、
    前記主面の上方に設けられ、前記第１方向に延在する第１配線と、
    前記主面の上方に設けられ、前記第１方向に延在し、前記主面に対して平行で前記第１方向に対して垂直な第２方向において前記第１配線に隣接する第２配線と、
    を有し、
    前記第２回路部は、
    前記主面の上方に設けられ、前記第１方向に延在する第３配線と、
    前記主面の上方に設けられ、前記第１方向に延在し、前記第１配線から前記第２配線に向かう前記第２方向において前記第３配線に隣接する第４配線と、
    を有し、
    前記中間部は、
    前記主面に設けられた第１の一方の拡散層及び第１の他方の拡散層と、前記第１の一方の拡散層と前記第１の他方の拡散層との間において前記主面の上方に設けられ前記第２方向に延在する第１ゲート電極と、を有する第１トランジスタと、
    前記主面に設けられ、前記第１配線から前記第２配線に向かう前記第２方向において、前記第１トランジスタに隣接し、前記主面に設けられた第２の一方の拡散層及び第２の他方の拡散層と、前記第２の一方の拡散層と前記第２の他方の拡散層との間において前記主面の上方に設けられ、前記第２方向に延在し、前記第２方向において前記第１ゲート電極に隣接し、前記第１ゲート電極と接続された第２ゲート電極と、を有する第２トランジスタと、
    を有し、
    前記第１の一方の拡散層は、第１接続領域と、前記第１接続領域の前記第１ゲート電極の側に設けられ前記第１接続領域と接続され、前記第２方向に沿った幅が前記第１接続領域よりも狭い第１延在領域と、前記第１接続領域の内側に設けられ、前記第１配線と電気的に接続された第１内側接続領域と、を有し、
    前記第１の他方の拡散層は、前記第３配線に電気的に接続され、
    前記第２の一方の拡散層は、第２接続領域と、前記第２接続領域の前記第２ゲート電極の側に設けられ前記第２接続領域と接続され、前記第２方向に沿った幅が前記第２接続領域よりも狭い第２延在領域と、前記第２接続領域の内側に設けられ、前記第２配線と電気的に接続された第２内側接続領域と、を有し、
    前記第２の他方の拡散層は、前記第４配線に電気的に接続され、
    前記第１及び第２接続領域、前記第１及び第２延在領域、並びに、前記第１及び第２内側接続領域の不純物の型は、第１導電型であり、
    前記第１及び第２内側接続領域の不純物濃度は、前記第１及び第２接続領域の不純物濃度よりも高く、
    前記第１接続領域と前記第１延在領域との境界と、前記第１ゲート電極の前記第１接続領域の側の端と、の間の前記第１方向に沿った距離は、前記第２接続領域と前記第２延在領域との境界と、前記第２ゲート電極の前記第２接続領域の側の端と、の間の前記第１方向に沿った距離よりも長いことを特徴とする半導体装置。
  2. 前記第１回路部は、
    前記第１方向に並置された複数の第１メモリセルトランジスタを有する第１メモリストリングと、
    前記第２方向において前記第１メモリストリングに隣接し、前記第１方向に並置された複数の第２メモリセルトランジスタを有する第２メモリストリングと、
    をさらに有し、
    前記第１配線は、前記第１メモリストリングの前記複数の第１メモリセルトランジスタに電気的に接続された第１ビット線であり、
    前記第２配線は、前記第２メモリストリングの前記複数の第２メモリセルトランジスタに電気的に接続された第２ビット線であり、
    前記第２回路部は、
    前記第３配線に電気的に接続され、前記第１メモリストリングの前記複数の第１メモリセルトランジスタに格納されたデータを識別する第１センスアンプと、
    前記第４配線に電気的に接続され、前記第２メモリストリングの前記複数の第２メモリセルトランジスタに格納されたデータを識別する第２センスアンプと、
    をさらに有することを特徴とする請求項１記載の半導体装置。
  3. 前記第１接続領域の前記第２方向に沿った幅は、前記第１接続領域の前記第２方向に沿った中心と、前記第２接続領域の前記第２方向に沿った中心と、の間の前記第２方向に沿った距離の１／２よりも大きいことを特徴とする請求項１または２記載の半導体装置。
  4. 前記第１回路部は、
    前記主面の上方に設けられ、前記第１方向に延在する第５配線と、
    前記主面の上方に設けられ、前記第１方向に延在し、前記第１配線から前記第２配線に向かう前記第２方向において前記第５配線に隣接する第６配線と、
    をさらに有し、
    前記第２回路部は、
    前記主面の上方に設けられ、前記第１方向に延在する第７配線と、
    前記主面の上方に設けられ、前記第１方向に延在し、前記第１配線から前記第２配線に向かう前記第２方向において前記第７配線に隣接する第８配線と、
    さらに有し、
    前記中間部は、
    前記主面において、前記第１の一方の拡散層の前記第１ゲート電極とは反対の側に設けられ、前記第１方向に沿って前記第１トランジスタに隣接する第３トランジスタと、
    前記主面に設けられ、前記第２方向において前記第３トランジスタに隣接し、前記第１方向に沿って第２トランジスタに隣接する第４トランジスタと、
    をさらに有し、
    前記第３トランジスタは、前記主面に設けられた第３の一方の拡散層及び第３の他方の拡散層と、前記第３の一方の拡散層と前記第３の他方の拡散層との間において前記主面の上方に設けられ前記第２方向に延在する第３ゲート電極と、を有し、前記第３の一方の拡散層は、前記第３ゲート電極と前記第１ゲート電極との間に配置され、
    前記第４トランジスタは、前記主面に設けられた第４の一方の拡散層及び第４の他方の拡散層と、前記第４の一方の拡散層と前記第４の他方の拡散層との間において前記主面の上方に設けられ、前記第２方向に延在し、前記第２方向において前記第３ゲート電極に隣接し、前記第３ゲート電極と接続された第４ゲート電極と、を有し、前記第４の一方の拡散層は、前記第４ゲート電極と前記第２ゲート電極との間に配置され、
    前記第３の一方の拡散層は、第３接続領域と、前記第３接続領域の前記第３ゲート電極の側に設けられ前記第３接続領域と接続され、前記第２方向に沿った幅が前記第３接続領域よりも狭い第３延在領域と、前記第３接続領域の内側に設けられ、前記第５配線と電気的に接続された第３内側接続領域と、を有し、
    前記第３の他方の拡散層は、前記第７配線に電気的に接続され、
    前記第４の一方の拡散層は、第４接続領域と、前記第４接続領域の前記第４ゲート電極の側に設けられ前記第４接続領域と接続され、前記第２方向に沿った幅が前記第４接続領域よりも狭い第４延在領域と、前記第４接続領域の内側に設けられ、前記第６配線と電気的に接続された第４内側接続領域と、を有し、
    前記第４の他方の拡散層は、前記第８配線に電気的に接続され、
    前記第３及び第４接続領域、前記第３及び第４延在領域、並びに、前記第３及び第４内側接続領域の不純物の型は、前記第１導電型であり、
    前記第３及び第４内側接続領域の不純物濃度は、前記第３及び第４接続領域の不純物濃度よりも高く、
    前記第３接続領域と前記第３延在領域との境界と、前記第３ゲート電極の前記第３接続領域の側の端と、の間の前記第１方向に沿った距離は、前記第４接続領域と前記第４延在領域との境界と、前記第４ゲート電極の前記第４接続領域の側の端と、の間の前記第１方向に沿った距離よりも短く、
    前記第１接続領域の前記第１ゲート電極とは反対側の端と、前記第１ゲート電極の前記第１接続領域の側の端と、の距離は、前記第３接続領域の前記第３ゲート電極とは反対側の端と、前記第３ゲート電極の前記第３接続領域の側の端と、の距離よりも長いことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第２回路部は、
    前記主面の上方に設けられ、前記第１方向に延在する第９配線と、
    前記主面の上方に設けられ、前記第１方向に延在し、前記第１配線から前記第２配線に向かう前記第２方向において前記第９配線に隣接する第１０配線と、
    をさらに有し、
    前記中間部は、
    前記主面において、前記第１の一方の拡散層の前記第１ゲート電極とは反対の側に設けられ、前記第１方向に沿って前記第１トランジスタに隣接する第３トランジスタと、
    前記主面に設けられ、前記第２方向において前記第３トランジスタに隣接し、前記第１方向に沿って第２トランジスタに隣接する第４トランジスタと、
    をさらに有し、
    前記第３トランジスタは、前記主面に設けられた第３の一方の拡散層及び第３の他方の拡散層と、前記第３の一方の拡散層と前記第３の他方の拡散層との間において前記主面の上方に設けられ前記第２方向に延在する第３ゲート電極と、を有し、前記第３の一方の拡散層は、前記第３ゲート電極と前記第１ゲート電極との間に配置され、
    前記第４トランジスタは、前記主面に設けられた第４の一方の拡散層及び第４の他方の拡散層と、前記第４の一方の拡散層と前記第４の他方の拡散層との間において前記主面の上方に設けられ、前記第２方向に延在し、前記第２方向において前記第３ゲート電極に隣接し、前記第３ゲート電極と接続された第４ゲート電極と、を有し、前記第４の一方の拡散層は、前記第４ゲート電極と前記第２ゲート電極との間に配置され、
    前記第３の一方の拡散層は、前記第１接続領域を前記第１の一方の拡散層と共有し、前記第３の一方の拡散層は、前記第１接続領域の前記第３ゲート電極の側に設けられ前記第１接続領域と接続され、前記第２方向に沿った幅が前記第１接続領域よりも狭い第３延在領域を有し、
    前記第３の他方の拡散層は、前記第９配線に電気的に接続され、
    前記第４の一方の拡散層は、前記第２接続領域を前記第２の一方の拡散層と共有し、前記第４の一方の拡散層は、前記第２接続領域の前記第４ゲート電極の側に設けられ前記第２接続領域と接続され、前記第２方向に沿った幅が前記第２接続領域よりも狭い第４延在領域を有し、
    前記第４の他方の拡散層は、前記第１０配線に電気的に接続され、
    前記第１接続領域と前記第３延在領域との境界と、前記第３ゲート電極の前記第１接続領域の側の端と、の間の前記第１方向に沿った距離は、前記第２接続領域と前記第４延在領域との境界と、前記第４ゲート電極の前記第２接続領域の側の端と、の間の前記第１方向に沿った距離よりも短く、
    前記第１延在領域の前記第２方向に沿った幅は、前記第３延在領域の前記第２方向に沿った幅よりも狭いことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
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