JP2002184979A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 信頼性の低下、面積の増加等を防止し、且つ
高速化、低消費電力化が可能な半導体装置及びその製造
方法を提供とする。 【解決手段】 半導体基板１に形成されたウエル領域５
と、前記ウエル領域５を分離する素子分離絶縁層４と、
前記ウエル領域５表面に離間配置され、且つその間にチ
ャンネル領域１５を形成するソース６及びドレイン領域
７と、前記チャンネル領域１５及び前記ドレイン領域７
の一部に跨って当該領域部分と前記半導体基板１との間
の前記ウエル領域５に形成され、且つ当該領域部分と接
する半導体欠如部２０と、ゲート電極９、ソース電極１
１及びドレイン電極１２とを具備し、前記半導体欠如部
２０は、空洞状態、または絶縁物質が充填される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バルク基板に素子
分離絶縁層を有する半導体装置に関し、特にＳＴＩ（Sh
allow Trench Isolation）を用いたＭＯＳＦＥＴ型半
導体装置及びその製造方法に関するものである。

【０００２】

【従来の技術】近年、コンピューターや通信機器等の電
気機器においては、低消費電力及び高速化が要求されて
いる。この要求に応えるため、この種の電子機器に用い
られる、例えばＭＯＳ型大規模集積回路（ＬＳＩ）で
は、ＭＯＳＦＥＴを微細化して低消費電力及び高速化を
図ったり、或いは層間絶縁膜及び配線材料等を改善して
高速化を図っている。

【０００３】図１０に、この種の従来のＭＯＳ型ＬＳＩ
におけるＭＯＳＦＥＴ部分の断面図を示す。

【０００４】図１０に示すように、Ｎ型半導体基板１０
０にＰ型ウエル領域１０１が設けられ、このＰ型ウエル
領域１０１は、素子分離絶縁層１０２によって電気的に
分離されている。このＰ型ウエル領域１０１表面には、
Ｎ＋型ソース領域１０３及びＮ＋型ドレイン領域１０４
が互に間隔をおいて隣接形成されている。このソース領
域１０３とドレイン領域１０４間のチャンネル領域を形
成するＰ型ウエル領域１０１表面には、ゲート絶縁膜１
０５を介してゲート電極１０６が形成されている。

【０００５】また、前記ソース領域１０３及び前記ドレ
イン領域１０４表面には、酸化膜１０７のコンタクト孔
を介してソース電極１０８及びドレイン電極１０９が、
各々、形成されている。

【０００６】このようなＭＯＳＦＥＴでは、信号伝播の
ために充放電すべき負荷容量としては、図１１に模式的
に示すように、ドレイン接合容量Ｃｄ、ゲート容量Ｃｇ
及び、図示しない配線容量等の負荷容量が存在する。こ
こで、前記ドレイン接合容量Ｃｄは、前記ドレイン領域
１０４−前記半導体基板１００間の容量で、前記ドレイ
ン領域１０４−前記ウエル領域１０１間の容量Ｃ₁と空
乏層１１０の容量Ｃ₂を合わせたものである。また、ゲ
ート容量Ｃｇは、前記ゲート電極１０６−前記Ｐウエル
領域１０１間の容量である。

【０００７】このようなＭＳＦＥＴでは、特に、上記ド
レイン容量Ｃｄが、大きな値を示すため、高速化を妨げ
るという問題があった。

【０００８】また、このようなＭＯＳＦＥＴでは、前記
ドレイン領域１０４から前記半導体基板１００へ電流が
漏洩するため、低消費電力化を妨げるという問題があっ
た。

【０００９】このような問題を解決するものとして、Ｓ
ＯＩ構造のＭＯＳ型ＬＳＩが知られている。図１２に、
このＭＯＳ型ＬＳＩのＭＯＳＦＥＴ部分の断面図を示
す。

【００１０】即ち、Ｐ型半導体基板２００中に埋め込み
酸化膜２０１が形成され、この埋め込み酸化膜２０１上
のＰ型半導体層２０２には、素子形成領域を分離するよ
うに、素子分離絶縁層２０３が前記埋め込み酸化膜２０
１に達する深さに形成されている。前記Ｐ型半導体層２
０２には、Ｎ＋型ソース領域２０４及びＮ＋ドレイン領
域２０５が前記埋め込み酸化膜２０１に達する深さで、
且つ所定間隔を置いて隣接配置されている。前記ソース
領域２０４及び前記ドレイン領域２０５間のチャンネル
領域を形成する前記Ｐ型半導体層２０２表面には、ゲー
ト絶縁膜２０６を介してゲート電極２０７が形成され、
前記ソース領域２０４及び前記ドレイン領域２０５に
は、酸化膜２０８のコンタクト孔を介して各々、ソース
電極２０９及びドレイン電極２１０が形成されている。

【００１１】このようなＳＯＩ構造のＭＯＳＦＥＴで
は、ドレイン接合容量Ｃｄは、図１３に示すように、ド
レイン領域２０５−Ｐ型半導体層２０２間容量Ｃ₃と、
ドレイン領域２０５−半導体基板２００間容量Ｃ₄から
なり、この容量Ｃ₄は、埋め込み酸化膜１１３の容量Ｃ₅
と空乏層２１１の容量Ｃ₆からなる。なお、図中、Ｃｇ
はゲート容量を示す。

【００１２】ＳＯＩ構造において、通常、Ｐ型半導体層
２０２の厚さは０．１μｍ以下であり、ドレイン領域２
０５−Ｐ型半導体層２０２接合面積は極めて小さく、従
ってドレイン領域２０５−Ｐ型半導体層２０２間容量Ｃ
₃も小さい。

【００１３】また、ドレイン領域２０５−半導体基板２
００間容量Ｃ₄は、シリコンに比べて誘電率が１／３と
小さいシリコン酸化膜からなる埋め込み酸化膜２０１の
容量Ｃ₅と、埋め込み酸化膜２０１の下に伸びた空乏層
２１１の容量Ｃ₆の直列接続で構成されており、バルク
基板に比べて１／１０程度とすることができるため、高
速化が図れる。また、埋め込み酸化膜２０１により半導
体基板２００への電流漏洩を防ぐことができるため、低
消費電力化が図れる。

【００１４】しかし、ＳＯＩデバイスでは、次のような
問題がある。即ち、ＭＯＳＦＥＴの素子領域は埋め込み
酸化膜２０１及び素子分離絶縁膜２０３により、完全に
絶縁分離されており、Ｐ型半導体層２０２が電気的に固
定されないため、Ｐ型半導体層２０２の電位変動(基板
浮遊効果)が動作上の問題を引き起こす。典型的な例で
はドレイン電流電圧特性において、急激なドレイン電流
増加によるキンク現象がみられ、ソース・ドレイン間の
耐圧低下等が挙げられる。また、チャネル部で発生した
キャリアおよび熱は、バルク基板では基板に逃げること
ができるが、ＳＯＩ基板では熱伝導率の低い埋め込み酸
化膜２０１に阻まれ逃げることができないため信頼性が
低下するという問題もある。これらを抑制するには、Ｐ
型半導体層２０２の電位を安定化させる対策が必要であ
り、キャリアをＰ型半導体層２０２から引き抜く領域を
設けるボディコンタクト法では、その分の面積が増加す
ることになり、好ましくない。

【００１５】

【発明が解決しようとする課題】上記の如く、バルク型
ＭＯＳＦＥＴでは、ドレイン容量Ｃｄが、大きな値を示
すため、高速化を妨げる。また、前記ドレイン領域から
前記半導体基板へ電流が漏洩するため、低消費電力化を
妨げる等の問題があった。

【００１６】一方、ＳＯＩ型ＭＯＳＦＥＴでは、バルク
型ＭＯＳＦＥＴにおける問題を解決でるが、素子領域は
埋め込み酸化膜及び素子分離絶縁膜により、完全に絶縁
分離されており、Ｐ型半導体層の電位変動に基づくソー
ス・ドレイン間の耐圧低下を引き起こす。また、チャネ
ル部で発生したキャリア及び熱が、半導体基板に逃げる
ことができないため信頼性が低下するという問題があ
る。更に、Ｐ型半導体層の電位を安定化させるために、
キャリアをＰ型半導体層から引き抜く領域を設けるボデ
ィコンタクト法では、その分の面積が増加する等の問題
がある。

【００１７】本発明は、上記課題に鑑みなされたもの
で、その目的とするところは、ソース・ドレイン間の耐
圧低下、信頼性の低下、面積の増加等を防止し、且つ高
速化、低消費電力化が可能な半導体装置及びその製造方
法を提供とすることにある。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係わる半導体装置では、第１導電型の半導
体基板と、前記半導体基板表面より内部に埋め込まれた
素子分離絶縁層と、前記素子分離層で囲まれた領域内に
形成され、当該素子分離層に側壁全周が接し、且つ前記
半導体基板に底面が接する第２導電型の半導体層と、前
記半導体層表面に形成された素子機能領域と、前記素子
機能領域と前記半導体基板との間の前記半導体層部分に
形成され、前記素子機能領域の一部と接触する半導体欠
如部とを有することを特徴としている。

【００１９】また、本発明に係わる半導体装置では、第
１導電型の半導体基板と、前記半導体基板に形成された
第２導電型のウエル領域と、前記ウエル領域を分離する
素子分離絶縁層と、前記ウエル領域表面に離間配置さ
れ、且つその間にチャンネル領域を形成する第１導電型
のソース及びドレイン領域と、前記チャンネル領域及び
前記ドレイン領域の一部に跨って当該領域部分と前記半
導体基板との間の前記ウエル領域に形成され、且つ当該
領域部分と接する半導体欠如部と、前記チャンネル領域
上にゲート絶縁膜を介して形成されたゲート電極と、前
記ソース及び前記ドレイン領域に、夫々形成されたソー
ス電極及びドレイン電極とを具備してなることを特徴と
している。

【００２０】更に、本発明に係わる半導体装置では、第
１導電型の半導体基板と、前記半導体基板に形成され、
細長部分と当該細長部分の両端部に形成背された幅広部
分とを有する素子形成領域と、前記素子形成領域の側面
全周と接して、且つ前記半導体基板表面から内部に埋め
込まれた素子分離絶縁層と、前記素子形成領域表面にお
ける細長部分に形成された第２導電型のチャンネル領域
と、前記素子形成領域表面における一方の幅広部分に形
成され、且つ前記チャンネル領域と接する第１導電型の
ソース領域と、前記素子形成領域表面における他方の幅
広部分に形成され、且つ前記チャンネル領域と接する第
１導電型のドレイン領域と、前記素子形成領域表面下に
設けられた第２導電型のウエル領域と、前記チャンネル
領域及び前記ドレイン領域の一部に跨って当該領域部分
と前記半導体基板との間の前記ウエル領域に形成され、
且つ当該領域部分と接する半導体欠如部と、前記チャン
ネル領域上にゲート絶縁膜を介して形成されたゲート電
極と、前記ソース及び前記ドレイン領域に、夫々形成さ
れたソース電極及びドレイン電極と を具備してなるこ
とを特徴としている。

【００２１】ここで、上記半導体装置において、望まし
い実施形態としては次のものがあげられる。

【００２２】（１）前記半導体欠如部は、空洞状態であ
ること。

【００２３】（２）前記半導体欠如部は、絶縁性物質が
充填されていること。

【００２４】（３）前記半導体欠如領域の表面が、酸化
膜で覆われていること。

【００２５】（４）前記ソース及び前記ドレイン領域
は、各々、前記ウエル領域を介して前記半導体基板に接
続されてなること。

【００２６】また、本発明に係わる半導体装置の製造方
法では、半導体基板上に、矩形状の細長部分と該細長部
分の両端部に細長部分より幅広な幅広部分とを有する平
面形状のマスクパターンを形成する工程と、前記マスク
パターンを用いて前記半導体基板をエッチングし、前記
半導体基板に、第１の深さに達し、且つ第１の底面幅を
有する第１のトレンチを形成する工程と、前記第１のト
レンチ側壁を少なくとも耐エッチング保護膜で被覆する
工程と、前記耐エッチング保護膜形成後、前記第１のト
レンチ底面の半導体基板部分を等方向エッチングし、前
記半導体基板の前記第１の深さから第２の深さに達し、
前記第１の底面幅以上の大きさの第２の底面幅を有する
第２のトレンチを形成し、且つ前記マスクパターンの細
長部分直下において互に連結する半導体欠如部を形成す
る工程と、前記第１のトレンチ及び少なくとも、前記半
導体欠如部以外の前記第２のトレンチの内部に絶縁性物
質を埋め込み、素子分離絶縁層を形成する工程と、前記
細長部分及び前記幅広部分における半導体層表面に素子
領域を形成する工程とを含むことを特徴としている。

【００２７】また、本発明に係わる半導体装置の製造方
法では、半導体基板上に、矩形状の細長部分と該細長部
分の両端部に細長部分より幅広な幅広部分とを有する平
面形状のマスクパターンを形成する工程と、前記マスク
パターンを用いて前記半導体基板をエッチングし、前記
半導体基板に、第１の深さに達し、且つ第１の底面幅を
有する第１のトレンチを形成する工程と、前記第１のト
レンチ側壁を少なくとも耐エッチング保護膜で被覆する
工程と、前記耐エッチング保護膜形成後、前記第１のト
レンチ底面の半導体基板部分を等方向エッチングし、前
記半導体基板の前記第１の深さから第２の深さに達し、
前記第１の底面幅以上の大きさの第２の底面幅を有する
第２のトレンチを形成し、且つ前記マスクパターンの細
長部分直下において互に連結する半導体欠如部を形成す
る工程と、前記第１のトレンチ及び少なくとも、前記半
導体欠如部以外の前記第２のトレンチの内部に絶縁性物
質を埋め込み、素子分離絶縁層を形成する工程と、前記
素子分離絶縁層をマスクにして、当該素子分離絶縁層で
囲まれた前記半導体層内に導電型不純物を導入し、側周
面が当該素子分離絶縁層と接し、且つ底面が前記半導体
基板と接する半導体層を形成する工程と、前記細長部分
における前記半導体層にチャンネル領域を形成し、一方
の前記幅広部分における前記半導体層表面に前記チャン
ネル領域と接するソース領域を形成し、且つ他方の前記
幅広部分における前記半導体層表面に前記チャンネル領
域と接するドレイン領域を形成する工程とを含むことを
特徴としている。

【００２８】ここで、上記半導体装置の製造方法におい
て、望ましい実施形態として次のものがあげられる。

【００２９】（１）前記第２のトレンチは、前記細長部
分直下において互に連結し、且つ前記幅広部分直下おい
て互に連結しないことが好ましい。

【００３０】（２）前記半導体欠如部は、空洞状態とし
て残存させること。

【００３１】（３）前記半導体欠如部にも、絶縁性物質
を埋め込むこと。

【００３２】（４）前記半導体欠如部の表面を、酸化膜
で覆うこと。

【００３３】上記本発明の半導体装置によれば、素子形
成領域の下部の一部を中空とすることにより、基板への
電流の漏洩を防ぐことが出来るため消費電力を低減で
き、寄生容量を減らすことができるため高速化できる。

【００３４】また、基板と接合している領域をゲート部
に近づけることにより、ゲート部で発生したホットキャ
リアおよび熱を基板に逃すことができる。

【００３５】上記本発明の半導体装置の製造法方によれ
ば、設計により任意の素子形成領域の下部を中空にする
ことが可能であるため、デバイスの必要に応じて所望の
トランジスタを形成可能である。

【００３６】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態（以下、実施形態と称する）について詳細に説
明する。 （第１の実施形態）本実施形態は、本発明をＭＯＳ型Ｌ
ＳＩに適用した例を示す。なお、ＭＯＳ型ＬＳＩは、基
本的に、多数のＭＯＳＦＥＴが同一半導体基板に組み込
まれ、金属配線層により回路接続されてなるもので、説
明の都合上、ここでは、ＭＯＳ型ＬＳＩにおける単一の
ＭＯＳＦＥＴ部分についてのみ説明する。以下、各実施
形態では、第1導電型をＮ型、第２導電型をＰ型として
説明する。

【００３７】図１（ａ）は、本発明の実施形態における
ＭＯＳＦＥＴ部分を示す平面図、（ｂ）は、（ａ）のＡ
−Ａ’線に沿う断面図である。

【００３８】本実施形態のＭＯＳＦＥＴでは、上面から
眺めた場合、図１（ａ）に示すように、第1導電型、即ち
Ｎ型の半導体基板１は、素子領域２と、前記素子領域２
を囲むように形成された素子分離領域３とに分けられ、
前記素子分離領域３には、素子分離絶縁層４が形成され
ている。

【００３９】前記素子領域２は、図１（ｂ）において破
線で囲まれた部分であり、矩形状の細長部分２ａと、前
記細長部分２ａの両端に、前記細長部分２ａより幅広な
幅広部分２ｂ及び２ｃを有する平面構造に形成されてい
る。

【００４０】図１（ｂ）に示すように、前記素子領域２
における一方の前記幅広部分２ｂ内の第２導電型、即ち
Ｐ型の半導体層５表面には、第１導電型、即ちＮ＋型の
ソース領域６が拡散形成され、他方の前記幅広部分２ｃ
及び前記細長部分２ａ内の前記Ｐ型半導体層５表面に
は、前記Ｎ＋型ソース領域６との間にチャンネル領域１
５となる所定幅の前記Ｐ型半導体層部分を残して第１導
電型、即ちＮ＋型のドレイン領域７が拡散形成されてい
る。前記Ｎ+型ソース領域６及び前記Ｎ＋型ドレイン領
域７は、各々、前記幅広部分２ｂ及び２ｃ表面全体を覆
うように形成されている。

【００４１】前記細長部分２ａにおける前記チャンネル
領域１５（前記Ｐ型半導体層５部分）の表面上には、ゲ
ート絶縁膜８を介してゲート電極９が形成され、前記ゲ
ート電極９の両端部は、前記素子分離絶縁層４上に延在
されている。

【００４２】前記素子領域２表面には、層間絶縁膜１０
が形成され、前記Ｎ＋型ソース領域６及び前記Ｎ＋型ド
レイン領域７には、前記層間絶縁膜１０のコンタクト孔
を介して、各々、ソース電極１１及びドレイン電極１２
が形成されている。

【００４３】また、前記細長部分２ａにおける前記チャ
ンネル領域１５及び前記Ｎ＋型ドレイン領域７部分の直
下には、前記Ｐ型半導体層５が除去されて半導体欠如部
２０が形成されている。前記半導体欠如部２０は、前記
チャンネル領域１５の底面の一部が前記Ｎ+型ソース領
域６直下の前記Ｐ型半導体層５と連結するように形成さ
れ、前記Ｎ＋型ドレイン領域７直下の多くを空洞にする
ように形成されている。本実施形態では、前記半導体欠
如部２０は、その内部表面に薄い酸化膜を有するが、内
部が中空の空洞状態に形成されている。

【００４４】次に、図２乃至図５を参照して上記ＭＯＳ
ＦＥＴの製造方法を説明する。図２乃至図５は、その製
造工程を示す工程断面図である。

【００４５】まず、図２（ａ）に示すように、Ｎ型シリ
コン基板１表面に、ＬＰ−ＣＶＤ法によって膜厚約０．
０１μｍのシリコン酸化膜４０と、素子分離絶縁膜のＣ
ＭＰ（Chemical Mechanical Polishing）処理時のス
トッパマスクとなる膜厚約０．１μｍのシリコン窒化膜
（ＳｉＮ膜）４１と、シリコン基板をエッチングする際
に選択比のとれる膜厚約０．１５μｍのＴＥＯＳ（Tetr
aethoxysilane）膜４２とを、順次、積層形成する。

【００４６】次いで、図２（ｂ）に示すように、前記Ｔ
ＥＯＳ膜４２上にレジストを塗布した後、リソグラフィ
ー法により、素子分離領域の形成予定領域に開口をもつ
レジストパターン４３を形成する。前記レジストパター
ン４３は、図１に示すように、前記素子領域２の前記細
長部分２ａを形成するための細長部分４３ａと、前記細
長部分４３ａの両端に、前記素子領域２の前記幅広部分
２ｂ、２ｃを形成するための幅広部分４３ｂ、４３ｃを
有する平面略Ｈ型形状で、前記素子領域２の部分にレジ
ストを残し、それ以外の前記素子分離領域３の部分に開
口を有している。

【００４７】この実施形態では、前記細長部分４３ａ
は、幅約０．２μｍ、長さ約０．３μｍに形成し、前記
幅広部分４３ｂ、４３ｃは、幅約０．４μｍ、長さ約
０．４μｍに形成する。

【００４８】次いで、図２（ｃ）に示すように、前記レ
ジストパターン４３をマスクとして、前記ＴＥＯＳ膜４
２、前記シリコン窒化膜４１及び前記酸化膜４０をＲＩ
Ｅ法（Reactive Ion Etching）により、順次、パター
ニングし、続いて、前記Ｎ型シリコン基板１をＲＩＥ法
により異方性エッチングすることにより、第１のトレン
チ４４を約０．１μの深さに形成する。この時、シリコ
ン基板のエッチング量を制御することにより、前記素子
領域２における前記細長部分２ａのＮ型ボディ部５ａ、
５ｂ、５ｃの膜厚ｔを所定厚さ、例えば、０．１μｍに
形成する。

【００４９】本実施形態では、エッチングガスとして、
Ｃｌ₂／Ｏ₂／Ｎ₂の混合ガスを用いた。

【００５０】次いで、図３（ｄ）に示すように、前記レ
ジストパターン４３をＯ₂アッシャー法により灰化した
後、ＬＰ−ＣＶＤ法により、前記第１のトレンチ４４ａ
を含む前記Ｎ型シリコン基板１表面に、シリコン基板を
エッチングする際に選択比のとれる側面ＴＥＯＳ膜４５
を膜厚約０．０２μｍに堆積させる。

【００５１】次いで、図３（ｅ）に示すように、ＣＨＦ
₃／Ｏ₂の混合ガスをエッチングガスとしたＲＩＥ法によ
り側面ＴＥＯＳ膜４５をエッチバックして、前記第１の
トレンチ４４ａの側面に側面ＴＲＥＯＳ膜４５を形成す
る。続いて、前記側面ＴＥＯＳ膜４５をマスクにして、
前記第１のトレンチ４４ａ下方の前記Ｎ型シリコン基板
１部分を、ＣＤＥ（Chemical Dry Etching）による等
方性エッチング法により縦方向及び横方向にエッチング
して、前記第１のトレンチ４４ａより径大な第２のトレ
ンチ４４ｂを深さ０．１５μｍに形成する。このエッチ
ング量は、前記細長部分２ａ直下において、両サイドか
らエッチングされて形成された両サイドの第２のトレン
チ４４ｂが前記細長部分２ａの中央部分において互に連
接する量としている。このため、前記細長部分２ａ直下
には、両サイドより前記Ｎ型シリコン基板１がエッチン
グされ、その中央部において両側からのエッチングによ
る第２のトレンチ４４ｂが、互に連接して半導体欠如部
（空洞部）２０が形成される。そして、前記半導体欠如
部２０上には、前記Ｎ型ボディ部５ａが前記Ｎ型シリコ
ン基板１と分離形成される。一方、前記幅広部分２ｂ、
２ｃ直下には、両サイドよりエッチングが行われるが、
そのエッチングによる前記第２のトレンチ４４ｂは、互
に連接するまでに至らず、前記Ｎ型ボディ部５ｂ、５ｃ
は、前記Ｎ型連結部分を介して前記Ｎ型シリコン基板１
に繋がった断面形状となる。

【００５２】この実施形態では、エッチングガスとし
て、Ｃｌ₂／Ｏ₂／Ｎ₂の混合ガスを用いた。

【００５３】次いで、図３（ｆ）に示すように、Ｏ₂雰
囲気、加熱温度を約１０００℃とした熱酸化法によって
前記第２のトレンチ４４ｂ表面を薄く酸化して、膜厚約
０．０２μｍの酸化膜４６を形成する。前記酸化膜４６
の膜厚を制御することにより前記第２のトレンチ４４ｂ
上の前記Ｎ型ボディ部５ａ，５ｂ，５ｃを所定の膜厚に
形成できる。

【００５４】次いで、エッチング液としてＢＨＦを用い
たウエットエチング法により、前記側面ＴＥＯＳ膜４５
及び前記上面ＴＥＯＳ膜４２を除去した後、図４（ｇ）
に示すように、素子分離領域３の前記第１及び第２のト
レンチ４４内及び前記Ｎ型シリコン基板１上に素子分離
絶縁層４としてのＨＤＰ−ＵＳＧ層をＰＥ−ＣＶＤ法に
より堆積させる。このＰＥ−ＣＶＤ法では、水平方向の
堆積が、垂直方向の堆積に比べて極めて小さいため、素
子分離絶縁層４は、前記素子分離領域３における前記第
１及び第２のトレンチ４４内には充填されるが、前記半
導体欠如部２０にはほとんど充填されず、前記半導体欠
如部２０は空洞状態を維持する。

【００５５】その後、前記シリコン窒化膜４１をストッ
パ材としてＣＭＰ法にて前記素子分離絶縁層４を前記シ
リコン窒化膜４１の表面と略同じ位置まで除去する。

【００５６】次いで、図４（ｈ）に示すように、前記シ
リコン窒化膜４１をＨ₃ＰＯ₄のエッチング液を用い、前
記酸化膜４０をＤＨＦのエッチン液を用いたウエットエ
ッチング法で順次除去して平坦化し、前記トレンチ４４
内に埋め込まれた素子分離絶縁層４を形成する。

【００５７】次いで、図４（ｉ）に示すように、Ｏ₂雰
囲気、加熱温度を約１０００℃とした熱酸化法によって
前記Ｎ型シリコン基板１表面に膜厚約０．０１μｍの酸
化膜４８を形成した後、Ｐ型不純物としてのＢ（ボロ
ン）を前記素子分離絶縁層４で囲まれた前記Ｎ型シリコ
ン基板１部分に２５０ＫｅＶ，１Ｅ１５の条件でイオン
注入し、その後、ＲＡＴ、１０００℃で熱処理を行っ
て、前記細長部分２ａにおける前記Ｎ型ボディ部分５ａ
をＰ型ウエル領域４９ａに変換すると共に、前記幅広部
分における前記Ｎ型ボディ部分５ｂ、５ｃを含む前記Ｎ
型シリコン基板１部分をＰ型ウエル領域４９ｂ、４９ｃ
に変換する。ここで、前記Ｐ型ウエル領域４９ｂ、４９
ｃは、前記Ｎ型シリコン基板１とＰＮ接合を介して接続
されている。

【００５８】次いで、図５（ｊ）に示すように、ＤＨＦ
のエッチング液を用いたウエットエッチングにより前記
酸化膜４８を除去した後、Ｏ₂雰囲気、加熱温度を約７
５０℃とした熱酸化法によって前記Ｎ型シリコン基板１
表面にゲート絶縁膜としての酸化膜８を膜厚約０．００
５μｍに形成する。

【００５９】次いで、図５（ｋ）に示すように、前記細
長部分２ａ上にゲート電極９を形成し、イオン注入法に
よって前記ゲート電極９をマスクにしてＮ型不純物とし
ての砒素（Ａｓ）を１０ＫｅＶ，１Ｅ１５の条件でイオ
ン注入し、ＲＡＴ、８００℃で熱処理を行って、前記ゲ
ート電極９を挟むように、０．０２μｍ長のＮ＋型ソー
ス領域６及びＮ＋型ドレイン領域７を形成し、前記Ｎ＋
型ソース領域６及び前記Ｎ＋型ドレイン領域７間に０．
１５μｍ長のチャンネル領域１５を形成する。

【００６０】次いで、図５（ｌ）に示すように、ＬＰ−
ＣＶＤ法によって、ＳｉＯ₂からなる層間絶縁膜１０を
全面に形成した後、前記Ｎ＋型ソース領域６及び前記Ｎ
＋型ドレイン領域７の一部と前記ゲート電極９の一部が
露出するようにコンタクトホールを前記層間絶縁膜１０
に開孔する。

【００６１】次いで、Ａｌ膜またはＡｌ−Ｃｕ膜等のメ
タルをコンタクトホールが充填するよう全面に形成し、
このメタルをパターニングしてソース電極１１及びドレ
イン電極１２並びに回路設計に応じて配線（一部のみ図
示）を順次形成する。次に、図示しないパシベーション
膜を全面に堆積してＭＯＳＦＥＴ部分製造工程が完了す
る。

【００６２】このように構成されたＭＯＳＦＥＴによれ
ば、前記Ｎ＋型ドレイン領域７と前記Ｐ型ウエル領域４
９ｂとの接触面積が小さいので、バルクウェーハを用い
た従来のＭＯＳＦＥＴより接合容量を低減することがで
きる。また、前記チャネル領域１５の前記Ｐ型ウエル領
域４９ａは、その一端部において前記Ｎ＋ソース領域６
直下の前記Ｐ型ウエル領域４９ｃを介して前記Ｎ型シリ
コン基板１と繋がっており、前記チャネル１５部分で発
生したホットキャリアおよび熱を前記Ｎ型シリコン基板
１に逃がすことができるため、従来のＳＯＩ型ＭＯＳＦ
ＥＴに比較して信頼性が高く、また、格別のボディコン
タクトも不要であり、面積増加を招くこともない。 （第２の実施形態）次に、本発明の第２の実施形態に係
わるＭＯＳ型ＬＳＩについて、図６を用いて説明する。

【００６３】図６（ａ）は、本発明の第２の実施形態に
おけるＭＯＳＦＥＴ部分を示す平面図、（ｂ）は、
（ａ）のＡ−Ａ’線に沿う断面図である。ここで、上記
第１の実施形態と同一構成部分には、同一符号を付し
て、詳細な説明は省略する。

【００６４】本実施形態と上記第１の実施形態と異なる
点は、上記第１の実施形態では、前記半導体欠如部２０
は空洞状態を維持した構造であるが、本実施形態では、
前記半導体欠如部２０内に絶縁性物質３０を充填した点
である。

【００６５】次に、上記ＭＯＳＦＥＴの製造方法を図７
を用いて説明するがｇ、上記第１の実施形態に係わる製
造方法とは、図４（ｇ）に示す素子分離領域３の第１お
よび第２のトレンチ４４内に素子分離絶縁層４を充填す
る工程が異なる以外は、基本的に同じであり、以下、上
記第１の実施形態に係わる製造工程と異なる工程を中心
に、図７を用いて説明する。

【００６６】図７（ａ）は、図６のＢ−Ｂ’線及びＣ−
Ｃ’線に沿う工程断面図、（ｂ）は、図６のＡ−Ａ’線
に沿う工程断面図である。

【００６７】即ち、図２および図３に示す工程を経て、
第２のトレンチ４４ｂ表面を薄く酸化して酸化膜４６を
形成し、側面ＴＥＯＳ膜４５および上面ＴＥＯＳ膜４２
を除去した後、図７に示すように、素子分離領域３の前
記第１及び第２のトレンチ４４内及び前記Ｎ型シリコン
基板１上に素子分離絶縁層４としてのＳＯＧ(Spin on
Glass)をスピンコート法により形成する。このＳＯＧ
のスピンコート法により、前記ＳＯＧ層４は、前記素子
分離領域３における前記第１及び第２のトレンチ４４内
および前記半導体欠如部２０内に充填され、その結果、
前記半導体欠如部２０内には、絶縁性物質３０として前
記ＳＯＧ層が埋め込まれた状態となる。

【００６８】その後、前記シリコン窒化膜４１をストッ
パ材としてＣＭＰ法にて前記素子分離絶縁層４を前記シ
リコン窒化膜４１の表面と略同じ位置まで除去する。

【００６９】その後、第１の実施形態のおける図４
（ｈ）以降の工程を経て、図６に示すようなＭＯＳＦＥ
Ｔを作製する。

【００７０】本実施形態においても、上記第１の実施形
態と同様の作用効果が得られる。 （第３の実施形態）次に、本発明の第３の実施形態に係
わるＭＯＳ型ＬＳＩについて、図８を用いて説明する。
本実施形態は、本発明をドレイン共通の２個のＭＯＳＦ
ＥＴに適用して例を示す。

【００７１】図８（ａ）は、本発明の第３の実施形態に
おけるＭＯＳＦＥＴ部分を示す平面図、（ｂ）は、
（ａ）のＡ−Ａ’線に沿う断面図である。

【００７２】本実施形態のＭＯＳＦＥＴでは、上面から
眺めた場合、図８（ａ）に示すように、第1導電型、即ち
Ｎ型の半導体基板６１は、素子領域６２と、前記素子領
域６２を囲むように形成された素子分離領域６３とに分
けられ、前記素子分離領域６３には、素子分離絶縁層６
４が形成されている。

【００７３】前記素子領域６２は、図８（ａ）において
破線で囲まれた部分であり、矩形状の細長部分６２ａ
と、この細長部分６２ａの両端に、前記細長部分６２ａ
より幅広な幅広部分６２ｂ及び６２ｃを有する平面構造
に形成されている。

【００７４】図８（ｂ）に示すように、前記素子領域６
２における一方の前記幅広部分６２ｂ内の第２導電型、
即ちＰ型の半導体層部分６５ｂ表面には、第１のＭＯＳ
ＦＥＴ（以下、単にＦＥＴ₁称する）の第１導電型、即
ちＮ＋型の第１ソース領域６６₁が拡散形成され、他方
の前記幅広部分６２ｃには、第２のＭＯＳＦＥＴ（以
下、単にＦＥＴ₂と称する）の第１導電型、即ちＮ＋型
の第２ソース領域６６₂が拡散形成されている。前記第
１及び第２Ｎ＋ソース領域６６₁、６６₂間における前記
細長部分６２ａ内の前記Ｐ型半導体層６５ａ表面には、
第１導電型、即ちＮ＋型の共通ドレイン領域６７が拡散
形成されている。前記Ｎ＋型共通ドレイン領域６７と前
記第１のＮ＋型ソース領域６６₁との間には、第１のチ
ャンネル領域ＣＨ₁が形成され、前記Ｎ＋型共通ドレイ
ン領域６７と前記第２のＮ＋型ソース領域６６₂との間
には、第２のチャンネル領域ＣＨ₂が形成されている。
前記第１及び第２のＮ＋ソース領域６６₁、６６₂は、各
々、前記幅広部分６２ｂ、６２ｃの表面全体を覆うよう
に形成されている。

【００７５】前記細長部分６２ａにおける前記第１のＮ
＋型ソース領域６６₁及び前記共通Ｎ＋型ドレイン領域
６７間の前記第１チャンネル領域ＣＨ₁（前記Ｐ型半導
体層部分）の表面上には、第１ゲート絶縁膜６８₁を介
して第１ゲート電極６９₁が形成され、前記第２のＮ＋
型ソース領域６６₂及び前記共通Ｎ＋型ドレイン領域６
７間の前記第２チャンネル領域ＣＨ₂（前記Ｐ型半導体
層部分）の表面上には、第２ゲート絶縁膜６８₂を介し
て第２ゲート電極６９₂が形成されている。各第１及び
第２の前記ゲート電極６９₁、６９₂の両端部は、前記素
子分離絶縁層６４上に延在されている。

【００７６】前記素子領域６２表面には、層間絶縁膜７
０が形成され、前記第１及び第２のＮ＋型ソース領域６
６₁、６６₂には、第１及び第２の前記Ｎ＋型ソース電極
８１₁、８１₂が、各々、前記層間絶縁膜７０のコンタク
ト孔を介して形成され、前記共通ドレイン領域６７に
は、前記層間絶縁膜７０のコンタクト孔を介して、共通
ドレイン電極８２が形成されている。

【００７７】また、前記細長部分６２ａにおける前記共
通Ｎ＋型ドレイン領域６７部分及び前記第１及び第２の
チャンネル領域ＣＨ₁、ＣＨ₂部分の直下には、前記Ｐ型
半導体層６５が除去されて半導体欠如部５０が形成され
ている。前記半導体欠如部５０は、前記第１及び第２チ
ャンネル領域ＣＨ₁、ＣＨ₂の底面の一部が、各々、第１
及び第２の前記Ｎ＋型ソース領域６６₁、６６₂直下の前
記Ｐ型半導体層６５と連結するように形成され、前記共
通Ｎ＋型ドレイン領域６７の底面全体を空洞にするよう
に形成されている。本実施形態では、前記半導体欠如部
５０は、その内部表面に薄い酸化膜を有するが、内部が
中空の空洞状態に形成されている。

【００７８】本実施形態においても上記第１の実施形態
と同様の効果が得られる。 （第４の実施形態）次に、本発明の第４の実施形態に係
わるＭＯＳ型ＬＳＩについて、図９を用いて説明する。

【００７９】図９（ａ）は、本発明の第４の実施形態に
おけるＭＯＳＦＥＴ部分を示す平面図、（ｂ）は、
（ａ）のＡ−Ａ’線に沿う断面図である。ここで、上記
第３の実施形態と同一構成部分には、同一符号を付し
て、詳細な説明は省略する。

【００８０】本実施形態と上記第３の実施形態と異なる
点は、上記第３の実施形態では、半導体欠如部５０は空
洞状態を維持した構造であるが、本実施形態では、前記
半導体欠如部５０内に絶縁性物質９０を充填した点であ
る。

【００８１】本実施形態においても上記第２の実施形態
と同様の効果が得られる。

【００８２】本発明は、上記実施形態に限定されるもの
ではなく、特許請求の範囲に記載した発明の要旨を逸脱
しない範囲で、種々、変形して実施することができる。

【００８３】即ち、上記実施形態に係わるＭＯＳＦＥＴ
の製造方法において、ＣＭＰのストッパ材としてシリコ
ン窒化膜（ＳｉＮ膜）を使用、またシリコンを等方的に
エッチングする方法としてＣＤＥを使用、また前記シリ
コンのエッチングの際の保護膜としてＴＥＯＳを使用し
たが、特に、これらに限定されるものではない。

【００８４】また、本発明は、上記実施形態のＮチャン
ネル型ＭＯＳＦＥＴに限定されるものではなく、Ｐチャ
ンネル型ＭＯＳＦＥＴにも適用できる。この場合は、上
記実施形態における第１導電型のＮ型、第２導電型のＰ
型を、逆にすればよい。

【００８５】

【発明の効果】上記したように、本発明の半導体装置で
は、素子機能領域と半導体基板との間の半導体層部分
に、前記素子機能領域底面の一部と接触する半導体欠如
部（空洞部）を形成している。そのため、前記素子機能
領域から半導体基板への電流の漏洩を抑制でき、消費電
力を低減できる、また前記素子機能領域と前記半導体基
板間の寄生容量を低減でき、素子の高速化が図れる。ま
た、前記素子機能領域で発生したキャリア及び熱を前記
半導体層を介して前記半導体基板に逃がすことがでに、
装置の信頼性が向上する。

【００８６】更に、本発明の製造方法によれば、前記半
導体欠如部は素子分離領域の形成時に同時に形成でき、
製造が簡単である。また、設計により任意の素子機能領
域の下部に半導体欠如部を形成することが可能であり、
デバイスの必要に応じて所望の半導体装置が形成可能で
ある。

【図面の簡単な説明】

【図１】図１は、本発明の第１の実施形態に係わるＭＯ
ＳＦＥＴを示す平面図及び断面図である。

【図２】図２は、本発明の第１の実施形態に係わるＭＯ
ＳＦＥＴの製造工程を示す工程断面図である。

【図３】図３は、本発明の第１の実施形態に係わるＭＯ
ＳＦＥＴの製造工程を示す工程断面図である。

【図４】図４は、本発明の第１の実施形態に係わるＭＯ
ＳＦＥＴの製造工程を示す工程断面図である。

【図５】図５は、本発明の第１の実施形態に係わるＭＯ
ＳＦＥＴの製造工程を示す工程断面図である。

【図６】図６は、本発明の第２の実施形態に係わるＭＯ
ＳＦＥＴを示す平面図及び断面図である。

【図７】図７は、本発明の第２の実施形態に係わるＭＯ
ＳＦＥＴの製造工程を示す工程断面図である。

【図８】図８は、本発明の第３の実施形態に係わるＭＯ
ＳＦＥＴを示す平面図及び断面図である。

【図９】図９は、本発明の第４の実施形態に係わるＭＯ
ＳＦＥＴを示す平面図及び断面図である。

【図１０】図１０は、従来のＭＯＳＦＥＴの一例を示す
断面図である。

【図１１】図１１は、図１０のＭＯＳＦＥＴにおける寄
生容量の状態を示す図である。

【図１２】図１２は、従来のＭＯＳＦＥＴの他の例を示
す断面図である。

【図１３】図１３は、図１２のＭＯＳＦＥＴにおける寄
生容量の状態を示す図である。

【符号の説明】

１、６１、１００、２００…半導体基板、 ２、６２…素子領域、 ２ａ、６２ａ…細長部分、 ２ｂ、２ｃ、６２ｂ、６２ｃ…幅広部分、 ３、６３…素子分離領域、 ４、６４、２０３…素子分離絶縁層、 ５、６５、２０２…半導体層、 ５ａ，５ｂ、５ｃ…ボディ部、 ６、１０３、２０４…ソース領域、 ７、１０４、２０５…ドレイン領域、 ８、１０５、２０６…ゲート絶縁膜、 ９、１０６、２０７…ゲート電極、 １０、７０…層間絶縁膜、 １１、１０８、２０９…ソース電極、 １２、１０９、２１０…ドレイン電極、 １５…チャンネル領域、 ２０、５０…半導体欠如部、 ３０、９０…絶縁性物質、 ４０…シリコン酸化膜、 ４１…シリコン窒化膜、 ４２…ＴＥＯＳ膜、 ４３…レジストパターン、 ４３ａ…レジストパターンの細長部分、 ４３ｂ…レジストパターンの幅広部分、 ４４…トレンチ、 ４４ａ…第１のトレンチ、 ４４ｂ…第２のトレンチ、 ４５…側面ＴＥＯＳ膜、 ４６、４８、１０７…酸化膜、 ４９ａ、４９ｂ、４９ｃ…ウエル領域、 ６５、６５ａ、６５ｂ、６５ｃ…半導体層部分、 ６６₁…第１ソース領域、 ６６₂…第２ソース領域、 ６７…共通ドレイン領域、 ６８₁…第１ゲート絶縁膜、 ６８₂…第２ゲート絶縁膜、 ６９₁…第１ゲート電極、 ６９₂…第２ゲート電極、 ８２…共通ドレイン電極、 ２０１…埋め込み酸化膜、 １１０、２１１…空乏層、 Ｂ…ボロン、 Ａｓ…砒素、 Ｃｇ…ゲート容量、 Ｃｄ…ドレイン接合容量、 Ｃ₁、Ｃ₄…ドレイン領域−半導体基板間容量、 Ｃ₂、Ｃ₆…空乏層容量、 Ｃ₃…ドレイン領域−半導体層間容量、 Ｃ₅…埋め込み酸化膜容量、 ＦＥＴ₁…第１のＭＯＳＦＥＴ、 ＦＥＴ₂…第２のＭＯＳＦＥＴ、

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｆターム(参考） 5F032 AA08 AC02 BA01 BA05 CA03 CA17 DA03 DA23 DA25 DA26 DA43 DA53 5F040 DA01 DA02 DA12 DB01 DC01 EB04 EF01 EH02 EK05 EM01 EM02 EM03 EM04 FB04 FC10 FC21 FC27 5F048 AA04 AC01 AC03 BA01 BC11 BG14 5F110 AA02 AA15 BB03 CC02 DD05 DD21 DD25 FF02 FF23 GG02 GG12 GG22 GG39 HJ01 HJ13 HJ23 HL03 HL06 NN02 NN23 NN62 QQ19

Claims (16)

【特許請求の範囲】
1. 【請求項１】第１導電型の半導体基板と、 前記半導体基板表面より内部に埋め込まれた素子分離絶
   縁層と、 前記素子分離絶縁層で囲まれた領域内に形成され、当該
   素子分離絶縁層に側壁全周が接し、且つ前記半導体基板
   に底面が接する第２導電型の半導体層と、 前記半導体層表面に形成された素子機能領域と、 前記素子機能領域と前記半導体基板との間の前記半導体
   層部分に形成され、前記素子機能領域の一部と接触する
   半導体欠如部とを有することを特徴とする半導体装置。
2. 【請求項２】前記半導体欠如部は、空洞状態であること
   を特徴とする請求項１に記載の半導体装置。
3. 【請求項３】前記半導体欠如部は、絶縁性物質が充填さ
   れていることを特徴とする請求項１に記載の半導体装
   置。
4. 【請求項４】前記半導体欠如領域の表面が、酸化膜で覆
   われていることを特徴とする請求項２または３に記載の
   半導体装置。
5. 【請求項５】第１導電型の半導体基板と、 前記半導体基板に形成された第２導電型のウエル領域
   と、 前記ウエル領域を分離する素子分離絶縁層と、 前記ウエル領域表面に離間配置され、且つその間にチャ
   ンネル領域を形成する第１導電型のソース及びドレイン
   領域と、 前記チャンネル領域及び前記ドレイン領域の一部に跨っ
   て当該領域部分と前記半導体基板との間の前記ウエル領
   域に形成され、且つ当該領域部分と接する半導体欠如部
   と、 前記チャンネル領域上にゲート絶縁膜を介して形成され
   たゲート電極と、 前記ソース及び前記ドレイン領域に、夫々形成されたソ
   ース電極及びドレイン電極とを具備してなることを特徴
   とする半導体装置。
6. 【請求項６】第１導電型の半導体基板と、 前記半導体基板に形成され、細長部分と当該細長部分の
   両端部に形成された幅広部分とを有する素子形成領域
   と、 前記素子形成領域の側面全周と接して、且つ前記半導体
   基板表面から内部に埋め込まれた素子分離絶縁層と、 前記素子形成領域表面における細長部分に形成された第
   ２導電型のチャンネル領域と、 前記素子形成領域表面における一方の幅広部分に形成さ
   れ、且つ前記チャンネル領域と接する第１導電型のソー
   ス領域と、 前記素子形成領域表面における他方の幅広部分に形成さ
   れ、且つ前記チャンネル領域と接する第１導電型のドレ
   イン領域と、 前記素子形成領域表面下に設けられた第２導電型のウエ
   ル領域と、 前記チャンネル領域及び前記ドレイン領域の一部に跨っ
   て当該領域部分と前記半導体基板との間の前記ウエル領
   域に形成され、且つ当該領域部分と接する半導体欠如部
   と、 前記チャンネル領域上にゲート絶縁膜を介して形成され
   たゲート電極と、 前記ソース及び前記ドレイン領域に、夫々形成されたソ
   ース電極及びドレイン電極とを具備してなることを特徴
   とする半導体装置。
7. 【請求項７】前記半導体欠如部は、空洞状態であること
   を特徴とする請求項５または６に記載の半導体装置。
8. 【請求項８】前記半導体欠如部は、絶縁性物質が充填さ
   れていることを特徴とする請求項５または６に記載の半
   導体装置。
9. 【請求項９】前記半導体欠如部の表面が、酸化膜で覆わ
   れていることを特徴とする請求項７または８に記載の半
   導体装置。
10. 【請求項１０】前記ソース及び前記ドレイン領域は、各
    々、前記ウエル領域を介して前記半導体基板に接続され
    てなることを特徴とする請求項５乃至９のいずれか１項
    に記載の半導体装置。
11. 【請求項１１】半導体基板上に、矩形状の細長部分と該
    細長部分の両端部に細長部分より幅広な幅広部分とを有
    する平面形状のマスクパターンを形成する工程と、 前記マスクパターンを用いて前記半導体基板をエッチン
    グし、前記半導体基板に、第１の深さに達し、且つ第１
    の底面幅を有する第１のトレンチを形成する工程と、 前記第１のトレンチ側壁を少なくとも耐エッチング保護
    膜で被覆する工程と、 前記耐エッチング保護膜形成後、前記第１のトレンチ底
    面の半導体基板部分を等方向エッチングし、前記半導体
    基板の前記第１の深さから第２の深さに達し、前記第１
    の底面幅以上の大きさの第２の底面幅を有する第２のト
    レンチを形成し、且つ前記マスクパターンの細長部分直
    下において互に連結する半導体欠如部を形成する工程
    と、 前記第１のトレンチ及び少なくとも、前記半導体欠如部
    以外の前記第２のトレンチの内部に絶縁性物質を埋め込
    み、素子分離絶縁層を形成する工程と、 前記細長部分及び前記幅広部分における半導体層表面に
    素子領域を形成する工程とを含むことを特徴とする半導
    体装置の製造方法。
12. 【請求項１２】半導体基板上に、矩形状の細長部分と該
    細長部分の両端部に細長部分より幅広な幅広部分とを有
    する平面形状のマスクパターンを形成する工程と、 前記マスクパターンを用いて前記半導体基板をエッチン
    グし、前記半導体基板に、第１の深さに達し、且つ第１
    の底面幅を有する第１のトレンチを形成する工程と、 前記第１のトレンチ側壁を少なくとも耐エッチング保護
    膜で被覆する工程と、 前記耐エッチング保護膜形成後、前記第１のトレンチ底
    面の半導体基板部分を等方向エッチングし、前記半導体
    基板の前記第１の深さから第２の深さに達し、前記第１
    の底面幅以上の大きさの第２の底面幅を有する第２のト
    レンチを形成し、且つ前記マスクパターンの細長部分直
    下において互に連結する半導体欠如部を形成する工程
    と、 前記第１のトレンチ及び少なくとも、前記半導体欠如部
    以外の前記第２のトレンチの内部に絶縁性物質を埋め込
    み、素子分離絶縁層を形成する工程と、 前記素子分離絶縁層をマスクにして、当該素子分離絶縁
    層で囲まれた前記半導体層内に導電型不純物を導入し、
    側周面が当該素子分離絶縁層と接し、且つ底面が前記半
    導体基板と接する半導体層を形成する工程と、 前記細長部分における前記半導体層にチャンネル領域を
    形成し、一方の前記幅広部分における前記半導体層表面
    に前記チャンネル領域と接するソース領域を形成し、且
    つ他方の前記幅広部分における前記半導体層表面に前記
    チャンネル領域と接するドレイン領域を形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
13. 【請求項１３】前記第２のトレンチは、前記細長部分直
    下において互に連結し、且つ前記幅広部分直下おいて互
    に連結しないことを特徴とする請求項１１または１２に
    記載の半導体装置の製造方法。
14. 【請求項１４】前記半導体欠如部は、空洞状態として残
    存させることを特徴とする請求項１１または１２に記載
    の半導体装置の製造方法。
15. 【請求項１５】前記半導体欠如部にも、絶縁性物質を埋
    め込むことを特徴とする請求項１１または１２に記載の
    半導体装置の製造方法。
16. 【請求項１６】前記半導体欠如部の表面を、酸化膜で覆
    うことを特徴とする請求項１４または１５に記載の半導
    体装置の製造方法。