JP2005129947A - 薄膜抵抗器を含むモノリシック集積回路およびその製造方法 - Google Patents
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Abstract
【課題】低い抵抗および低い温度係数を有する薄膜抵抗器を備えたモノリシック集積回路およびその製造方法を提供する。
【解決手段】このモノリシック集積回路は、低い抵抗および低い温度係数を有する薄膜抵抗器8と、ゲート領域17、ソース領域16およびドレイン領域15、およびゲート領域上のファラデー・シールド層領域22、22’を含む高周波横形パワー・トランジスタ・デバイス9と、導電材料を充填したビア・ホール29c、29dを経ての、ゲート領域17、ソース領域16およびドレイン領域15の電気接続のための、前記パワー・トランジスタの上方の少なくとも第1のメタライズ層28とを含む。薄膜抵抗器8およびファラデー・シールド層領域22、22’は、同じ導電層内に作られ、この導電層は第1のメタライズ層28の下に配置される。
【選択図】図1
【解決手段】このモノリシック集積回路は、低い抵抗および低い温度係数を有する薄膜抵抗器8と、ゲート領域17、ソース領域16およびドレイン領域15、およびゲート領域上のファラデー・シールド層領域22、22’を含む高周波横形パワー・トランジスタ・デバイス9と、導電材料を充填したビア・ホール29c、29dを経ての、ゲート領域17、ソース領域16およびドレイン領域15の電気接続のための、前記パワー・トランジスタの上方の少なくとも第1のメタライズ層28とを含む。薄膜抵抗器8およびファラデー・シールド層領域22、22’は、同じ導電層内に作られ、この導電層は第1のメタライズ層28の下に配置される。
【選択図】図1
Description
本発明は、一般的には集積回路技術の分野に関し、特に本発明は、薄膜抵抗器を含むモノリシック集積回路に、また薄膜抵抗器を有するその集積回路の製造方法に関する。
集積回路の抵抗器のために利用可能な技術の包括的概要は、例えば、2000年にCRCプレスLLC(CRC Press LLC)から刊行された、VLSIハンドブック(チェン編集)の第7.3章、第7−9頁−第7−11頁に所載のA.ロトフィ著の論文に与えられている。
主要な異なったタイプの抵抗器としては、(i)拡散抵抗器またはバルク抵抗器、(ii)(ピンチ、エピタキシャルまたはMOS)デバイスの寄生素子を利用した抵抗器、(iii)薄膜抵抗器がある。拡散抵抗器の主な欠点は、寄生キャパシタンスが大きいことである。バルク抵抗器もまた、もし高いブレークダウン電圧が必要ならば慎重に設計しなければならない。寄生素子タイプの抵抗器の場合にも、基本的に同様のことがいえる。薄膜抵抗器は、たいていの集積回路製造工程においてゲートまたはエミッタの材料として用いられる堆積多結晶シリコンから、または薄い金属層またはケイ化金属層から作ることができる。許容誤差を極めて小さくすることができ、かつ広い範囲の異なる材料を利用することができる。
通常のバイCMOS工程においては、5.38ないし538オーム/m2(50ないし5000オーム/スクエア)の範囲内の、いくつかのタイプの多結晶シリコン薄膜抵抗器を利用することができる。通常は、抵抗率と温度依存度との間にはトレードオフが存在する。538オーム/m2(5000オーム/スクエア)付近では、温度依存度はゼロに近いが、抵抗率の値が低くなると、温度依存度は急速に高い正の値に増加する。抵抗器は、寄生キャパシタンスを小さくし、かつ基板へのブレークダウンの危険を回避するために、通常は電界酸化物領域の頂部に置かれる。ゲート/エミッタ多結晶シリコンが抵抗器用として用いられており、高度にドーピングされたゲートおよびエミッタを生じる注入を阻止するために、少数のマスクが工程において追加される必要がある。抵抗器のためには、ゲート/エミッタのケイ化物の生成を阻止する別のマスクもまた必要である。
LDMOS集積無線周波電力増幅器においては、トリミングおよび安定化のためにオンチップ抵抗器が用いられる。例えば、1996年MTT−S第257頁に所載の、C.ドラゴン、J.コスタ、D.ラメイ、D.ンゴ、W.バーガ著「集積RF電力増幅器のためのシリコンMOS工程」を参照されたい。ケイ化頂部層を有する多結晶シリコンゲート層が用いられるので、工程ステップを追加する必要はない。これらの抵抗器の抵抗率の値は、0.11ないし0.54オーム/m2(1ないし5オーム/スクエア)の範囲内にあり、かつ高い正の温度依存度を有することが期待される。
LDMOS回路のために用いられる集積トリミング抵抗器は、通常極めて小さい値を有するので、5.38ないし538オーム/m2(50ないし5000オーム/スクエア)の範囲内の値を有し、かつ通常は少なくとも2つの追加のマスク層を必要とする、上述の通常のバイCMOS抵抗器を用いてそのような抵抗器を効率的に設計することは困難である。
高度にドーピングされたケイ化ゲート層を用いることにより、0.11ないし0.54オーム/m2(1ないし5オーム/スクエア)の範囲内の低い値の抵抗器は、追加のマスクを用いることなく作ることができる。しかし、これらの抵抗器は高い温度依存度を有する。
もう1つの欠点は、2つの抵抗器の間に比較的に大きい抵抗率の差があることである。
もう1つの欠点は、2つの抵抗器の間に比較的に大きい抵抗率の差があることである。
無線周波電力デバイスは高温および高周波において動作し、その場合、温度効果および寄生現象が、回路の性能および安定性のために決定的な役割を有するので、別の種類の集積抵抗器およびその製造方法が望ましい。
従って、本発明は、上述の従来技術に関連した諸問題を克服する、抵抗器を含むモノリシック集積高周波回路を提供することを目的とする。
さらに、本発明は、上述の目的を達成する抵抗器を含む集積回路、特に無線周波アプリケーション用集積回路の製造方法を提供することを目的とする。
さらに、本発明は、上述の目的を達成する抵抗器を含む集積回路、特に無線周波アプリケーション用集積回路の製造方法を提供することを目的とする。
これらの目的は、本発明により、添付の特許請求の範囲に記載されている集積回路および製造方法によって達成される。
本発明によりモノリシック集積回路を構成すれば、有利な電気的および熱的性質を有する薄膜抵抗器が得られる。本発明の集積回路は、(i)薄膜抵抗器と、(ii)ゲート、ソースおよびドレイン領域を含む高周波横形パワー・トランジスタ・デバイスと、(iii)ゲート領域上のファラデー・シールド層領域と、(iv)導電材料を充填したビア・ホールを経ての、ゲート、ソースおよびドレインの電気接続のための、その上方の少なくとも第1のメタライズ層と、を含む。薄膜抵抗器およびファラデー・シールド層領域は、好ましくはTi/TiNの二重層である、まさに同じ導電層内に作られ、この導電層は第1のメタライズ層の下に配置されている。
本発明によりモノリシック集積回路を構成すれば、有利な電気的および熱的性質を有する薄膜抵抗器が得られる。本発明の集積回路は、(i)薄膜抵抗器と、(ii)ゲート、ソースおよびドレイン領域を含む高周波横形パワー・トランジスタ・デバイスと、(iii)ゲート領域上のファラデー・シールド層領域と、(iv)導電材料を充填したビア・ホールを経ての、ゲート、ソースおよびドレインの電気接続のための、その上方の少なくとも第1のメタライズ層と、を含む。薄膜抵抗器およびファラデー・シールド層領域は、好ましくはTi/TiNの二重層である、まさに同じ導電層内に作られ、この導電層は第1のメタライズ層の下に配置されている。
上述の導電層は、従来技術の項で述べた範囲内にある抵抗率を有するように容易に配設することができる。好ましくは、その導電層は、約400ないし3000Å(10Å=1nm)の範囲の厚さを有する。第1のメタライズ層に対する抵抗器の接点は、導電材料により充填されたビア・ホールによって従来のように作ることができる。
1つの実施例においては、ソースおよびドレインの接点領域は、薄膜抵抗器およびファラデー・シールド層領域のために用いられる同じ導電層内に作られる。ここでは、抵抗器接点の1つは、ソース接点領域、およびオプションとして接地を用いて配設される。
本発明のさらなる特徴およびその利点は、以下に与える本発明の実施例の詳細な説明および関連する図1から図5により明らかにされるが、これらは説明用としてのみ与えられるものであり、従ってこれらは本発明を限定するものではない。
図1には、本発明の実施例による、薄膜抵抗器8およびLDMOSトランジスタ・デバイス9を含むモノリシック集積回路が、拡大断面図により示されている。高電力および高周波アプリケーションに特に適するこの集積回路は、P+形ドープ半導体基板10を含み、その上にはP-形ドープ・エピタキシャル層11が形成されている。
電界酸化物領域12、または例えば浅いトレンチ絶縁(STI)領域のような他の絶縁領域と、P形ドープ井戸14と、N形ドープ・ドレイン領域15とは、エピタキシャル層11内に形成され、N形ドープ・ソース領域16は、P形ドープ井戸14内に形成されている。さらに、ゲート絶縁層領域19の頂部上の半導体層領域18を含むゲート領域17は、エピタキシャル層11の頂部上に形成されている。例えば、TiSi2、または他のケイ化物材料の、低抵抗率の層領域20は、ゲート半導体層領域18の頂部上に形成されている。
本発明によれば、ファラデー・シールド22は、ゲート領域17の上に、かつ薄膜抵抗器8と同じ層内に形成され、薄膜抵抗器8は、この実施例においては、電界酸化物領域12の頂部上に位置している。この目的のために、酸化物領域21がゲート領域17の頂部上に形成され、この場合、酸化物領域21はゲート領域17の長さ全体に重なり、すなわち、酸化物領域21はゲート領域17を密封している。酸化物領域21は、N形ドープ・ドレイン領域15上の領域内へある距離だけ広がり、実質的に平面的な上部表面21aを有する。好ましくは、上部表面21aは、例えば、化学機械的研磨(CMP)技術を用いて研磨されるか、または、マスキングおよびドライ・バック・エッチングを用いて平坦化される。前記酸化物領域は、好ましくは、平坦化後の酸化物の厚さが、ゲート領域17の頂部上では約500ないし2000Åであり、別の場所では約4000ないし8000Åであるような、厚い酸化物で作る。
薄膜抵抗器8およびファラデー・シールド22は、酸化物領域21、エピタキシャル層11、および電界酸化物領域12の頂部上に堆積された、薄い導電層内に作られている。この薄い導電層の厚さは、約400ないし3000Åの範囲内、好ましくは約400ないし1500Åの範囲内、より好ましくは約600ないし1000Åの範囲内にあり、最も好ましくは約800Åであればよい。この薄い導電層はチタンを含み、好ましくはTi/TiNの二重層とする。しかし、それは、例えば、他の遷移金属を含む他の材料から作ることもできる。
以上からわかるように、ファラデー・シールド22は、好ましくは、ドレイン領域15に面するゲート領域17の端縁17aを覆い、ドレイン領域15の部分15aは、以上からわかるように覆わないままとする。ゲート領域17の頂部上における平面的酸化層領域21の使用は、ファラデー・シールドの形成を著しく簡単化する。
図1の実施例においては、ドレイン領域15およびソース領域16の電気接続のための導電層領域23、24は、薄膜抵抗器8およびファラデー・シールド22のために用いられている、まさに同じ導電層内に配設される。好ましくは、これらの接点層領域23、24は、熱処理においてケイ化される。あるいは、薄膜抵抗器8およびファラデー・シールド22の形成、およびケイ化されたソースおよびドレインの接点層23、24の形成は、2つの別個のステップにより行われる。すなわち、第1に、チタンまたは他の導電材料が、ソース領域およびドレイン領域上に堆積されて、ケイ化物を形成するようにされ、その後、シリコンと反応しなかった残りの導電材料が除去され、第2に、導電材料、例えば、Ti/TiNの二重層が堆積され、かつエッチングされることにより、薄膜抵抗器8およびファラデー・シールド22が形成される。この2ステップの方法は、Ti/TiNの二重層がケイ化されたソースおよびドレインの接点領域の頂部上に形成されるので、さらなるマスクを用いないで行うことができる。
ファラデー・シールド22は、任意の与えられた電位に接続することができるが、あるいはそれは、全く接続されない自由な浮動状態にしておくこともできる。しかし、図示されている実施例においては、ファラデー・シールド22は、いくつかの細い金属ストライプを経て、ソース接点領域24およびソース領域16に接続されており、図1には、そのストライプの1つが細部25として示してある。ソース領域16は、次に好ましくは接地される。
図1には、パッシベーション層27、第1の金属層28、および電気接続29aから29d、すなわち、回路の諸部品すなわち薄膜抵抗器8およびLDMOSトランジスタ・デバイス9と、第1の金属層28との間の導電材料を充填されたビア・プラグ、が示されている。ゲート領域に対する電気接続も、同様にして配設される(図1には示されていない)。従って、薄膜抵抗器およびファラデー・シールド22がその中に作られる導電層は、約0.8ないし1.5ミクロンの厚さの金属層が配設され、かつ導電材料を充填されたビア・プラグにより回路部品に接続される、集積回路のメタライゼーションの部分ではないことがわかる。薄膜抵抗器8は、トランジスタ・デバイスのメタライズ層の下の薄い導電層内に作られる。これにより、有利な電気的および熱的性質を有する抵抗器を、代表的なCMOSまたはバイCMOS工程により、その工程になんら複雑性を追加することなく製造することができる。
300Å/500Å程度の層の厚さを有する堆積されたTi/TiNスタックは、それぞれの層において約2.9オーム/m2(27オーム/スクエア)および3.3オーム/m2(31オーム/スクエア)の測定抵抗値を与え、これは二重層においては約1.5オーム/m2(14オーム/スクエア)となり、これはケイ化ゲート材料により与えられる0.11ないし0.54オーム/m2(1ないし5オーム/スクエア)と、従来のバイCMOS多結晶シリコン抵抗器により与えられる5.38ないし538オーム/m2(50ないし5000オーム/スクエア)との間にある。これは、例えばLDMOS回路内の集積トリミング抵抗器において、極めて魅力的な抵抗値が適切な設計により得られることを示す。
本発明の薄膜抵抗器8の温度依存度は、多結晶シリコン・ゲート層抵抗器のそれよりも低い。本来高温かつ高周波で動作するRF電力デバイスにおいては、回路の性能および安定性にとって温度効果および寄生結合は重要であり、本発明の薄膜抵抗器8は特に有利である。
本発明の薄膜抵抗器8は、集積回路の任意の横方向位置において、例えば、図1に示されているようにトランジスタ・デバイスの頂部上絶縁領域の上方において、または回路の他のデバイスまたは部品の上方において、導電性ファラデー・シールド層内に配設されることを理解すべきである。
図2には、半導体構造の断面が示されており、そこでは薄膜抵抗器8は、酸化物領域21の頂部上に、しかしLDMOSトランジスタ・デバイス9により占有されている領域の外側に配設されている。この薄膜抵抗器8は、導電材料により充填されたビア・ホール29a、29bによって、第1の金属層28に接続されている。
図3には、半導体構造の断面が示されており、そこでは薄膜抵抗器8は、LDMOSトランジスタ・デバイス9の頂部上に配設されている。この薄膜抵抗器8は、ファラデー・シールド領域に隣接して位置してもよく、あるいはファラデー・シールド領域の一体部分を構成してもよく、ソース接点領域24に接続されており、従ってオプションとして接地される。この薄膜抵抗器8は、さらに抵抗器接点29bおよびソース接点29cにより、第1の金属層28に接続されている。回路設計においては、Q値を減少させて帯域幅を増加させるために、例えば、整合インダクタと直列をなす減衰抵抗器の直接的接地が必要となる。
図4には、半導体構造の断面が示されており、そこでは薄膜抵抗器8は、図1の実施例と同様に、電界酸化物領域12の頂部上に配設されている。しかし、この実施例においては、ゲート領域の頂部上の酸化物は平坦化されずに、コンフォーマル層として堆積され、この層は、ドレイン領域15およびソース領域16の接点層領域23、24に対する開口を形成するためにエッチングされ、その結果、ここで21’により示されている酸化物領域が画定される。その結果として、酸化物領域21’は平面的ではなくなり、ここで22’により示されているファラデー・シールドも、平面的層領域としては形成されず、ゲート領域17により生じる酸化物領域21’の階段形状の通りの形状となる。ファラデー・シールド22’は、1つまたはいくつかの金属ストライプ25’を経て、ソース接点領域24およびソース領域16に接続される。
図5には、図1から図4のいずれの実施例にも含まれている薄膜抵抗器が、平面図で示されている。
図示されている本発明の実施例は、NMOS形のLDMOSトランジスタ・デバイスを含んでいるが、本発明は、この点に関して制限されるものではない。本発明は、PMOS形のLDMOSトランジスタ・デバイスにも、また他の種類の横形パワー・トランジスタにも同様に適用可能である。
図示されている本発明の実施例は、NMOS形のLDMOSトランジスタ・デバイスを含んでいるが、本発明は、この点に関して制限されるものではない。本発明は、PMOS形のLDMOSトランジスタ・デバイスにも、また他の種類の横形パワー・トランジスタにも同様に適用可能である。
さらに、本発明は、主として無線周波電力シリコン・デバイス用として意図されたものであるが、それはシリコンに基づく集積無線周波回路内の小形デバイスに対しても有用であることを認識すべきである。さらに、本発明のトランジスタ・デバイスは、例えば、SiC、GaAs、などのような、他の材料により実現されてもよい。
8 薄膜抵抗器
9 LDMOSトランジスタ・デバイス
10 半導体基板
11 エピタキシャル層
15 ドレイン領域
15a ドレイン領域の部分
16 ソース領域
17 ゲート領域
17a ゲート領域の端縁
21 酸化物領域
21’ 酸化物領域
21a 酸化物領域の上部表面
22 ファラデー・シールド
22’ ファラデー・シールド
23 ドレイン接点層領域
24 ソース接点層領域
25 金属ストライプ
25’ 金属ストライプ
28 第1の金属層
29a 電気接続
29b 電気接続
29c 電気接続
29d 電気接続
9 LDMOSトランジスタ・デバイス
10 半導体基板
11 エピタキシャル層
15 ドレイン領域
15a ドレイン領域の部分
16 ソース領域
17 ゲート領域
17a ゲート領域の端縁
21 酸化物領域
21’ 酸化物領域
21a 酸化物領域の上部表面
22 ファラデー・シールド
22’ ファラデー・シールド
23 ドレイン接点層領域
24 ソース接点層領域
25 金属ストライプ
25’ 金属ストライプ
28 第1の金属層
29a 電気接続
29b 電気接続
29c 電気接続
29d 電気接続
Claims (20)
- 薄膜抵抗器(8)と、
ゲート領域(17)、ソース領域(16)およびドレイン領域(15)、および前記ゲート領域上のファラデー・シールド層領域(22;22’)を含む高周波横形パワー・トランジスタ・デバイスと、
導電材料を充填したビア・ホール(29c、29d)を経ての、前記ゲート領域(17)、ソース領域(16)およびドレイン領域(15)の電気接続のための、前記パワー・トランジスタの上方の少なくとも第1のメタライズ層(28)と、を含むモノリシック集積回路において、
前記薄膜抵抗器(8)および前記ファラデー・シールド層領域(22;22’)は、同じ導電層内に作られており、
前記導電層は前記少なくとも第1のメタライズ層(28)の下に配置されている、
ことを特徴とする、前記モノリシック集積回路。 - 前記導電層の厚さは、約400ないし3000Åの範囲内、好ましくは約400ないし1500Åの範囲内、より好ましくは約600ないし1000Åの範囲内にあり、最も好ましくは約800Åである、請求項1記載のモノリシック集積回路。
- 前記ソース領域(16)およびドレイン領域(15)の頂部上にソースおよびドレインの接点領域(24、23)をさらに含み、前記ソースおよびドレインの接点領域は、前記導電層内に作られている、請求項1または請求項2記載のモノリシック集積回路。
- 前記薄膜抵抗器は、前記ソース接点領域に電気的に接続されている(25;25’)、請求項3記載のモノリシック集積回路。
- 前記薄膜抵抗器は、少なくとも1つの導電材料を充填したビア・ホール(29a、29b;29b)を経て、前記少なくとも第1のメタライズ層に接続されている、請求項1から請求項4のいずれかに記載のモノリシック集積回路。
- 前記導電層は、遷移金属、特にチタンを含む、請求項1から請求項5のいずれかに記載のモノリシック集積回路。
- 前記導電層は二重層である、請求項1から請求項6のいずれかに記載のモノリシック集積回路。
- 前記薄膜抵抗器は、前記高周波横形パワー・トランジスタ・デバイスから横方向に分離された領域内に位置する、請求項1から請求項7のいずれかに記載のモノリシック集積回路。
- 前記薄膜抵抗器は、前記高周波横形パワー・トランジスタ・デバイスの前記ゲート領域の上方の領域内に位置する、請求項1から請求項8のいずれかに記載のモノリシック集積回路。
- 前記パワー・トランジスタ・デバイスはLDMOSデバイスである、請求項1から請求項9のいずれかに記載のモノリシック集積回路。
- 前記ファラデー・シールド層領域は酸化物領域(21;21’)の頂部上に配設され、前記ファラデー・シールド層領域は、上方から見ると前記ゲート領域の端縁(17a)、好ましくは前記ドレイン領域に隣接する端縁(17a)を覆い、かつ上方から見ると前記ドレイン領域の部分(15a)を覆わないままとしている、請求項1から請求項10のいずれかに記載のモノリシック集積回路。
- 前記酸化物領域は、上方から見ると前記ゲート領域と重なり、かつ実質的に平面的な上部表面(21a)を有する、請求項11記載のモノリシック集積回路。
- 前記酸化物領域の前記上部表面(21a)は、化学機械的に研磨されるか、またはマスキングおよびドライ・バック・エッチングを用いて平坦化される、請求項12記載のモノリシック集積回路。
- モノリシック集積回路、特に薄膜抵抗器(8)および横形パワー・トランジスタ・デバイス(9)を含む高周波アプリケーションのための集積回路の製造方法において、該方法は、
半導体基板(10、11)を配設するステップと、
前記基板内にソース領域(16)およびドレイン領域(15)を形成するステップと、
前記基板上にゲート領域(17)を形成するステップと、を含み、
前記ソース領域、ドレイン領域およびゲート領域の頂部上に酸化物(21;21’)を堆積するステップと、
前記酸化物をパターン形成し、かつエッチングして、前記ソース領域およびドレイン領域の部分を露出させるステップと、
前記酸化物の頂部上に導電層を堆積するステップと、
前記導電層内に、前記横形パワー・トランジスタ・デバイス(9)のための前記薄膜抵抗器(8)およびファラデー・シールド層領域(22;22’)を形成するステップと、
前記導電層内に形成された前記薄膜抵抗器(8)および前記ファラデー・シールド層領域(22;22’)の上方に、前記ゲート領域(17)、ソース領域(16)およびドレイン領域(15)の、導電材料を充填したビア・ホール(29c、29d)を経ての電気接続用の、少なくとも第1のメタライズ層(28)を形成するステップと、
を特徴とする、前記方法。 - 前記導電層は、該層の厚さが約400ないし3000Åの範囲内、好ましくは約400ないし1500Åの範囲内、より好ましくは約600ないし1000Åの範囲内となり、最も好ましくは約800Åとなるように堆積される、請求項14記載の方法。
- 前記導電層は、前記ソース領域およびドレイン領域の前記露出された部分の頂部上に堆積され、
ソースおよびドレインの接点領域(24、23)は、前記ソース領域(16)およびドレイン領域(15)の頂部上の前記導電層内に形成される、
請求項14または請求項15記載の方法。 - 前記薄膜抵抗器は、前記ソース接点領域に電気的に接続される(25;25’)、請求項16記載の方法。
- 前記薄膜抵抗器は、少なくとも1つの導電材料を充填したビア・ホール(29a、29b;29b)を経て、前記少なくとも第1のメタライズ層(28)に接続される、請求項14から請求項17のいずれかに記載の方法。
- 前記薄膜抵抗器は、前記高周波横形パワー・トランジスタ・デバイスから横方向に分離された領域内に形成される、請求項14から請求項18のいずれかに記載の方法。
- 前記薄膜抵抗器は、前記高周波横形パワー・トランジスタ・デバイスの前記ゲート領域の上方の領域内に形成される、請求項14から請求項19のいずれかに記載の方法。
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