JP2005519474A - 高周波半導体デバイスとその製造方法 - Google Patents

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Abstract

ゲート（１５）、ソース（１９）そして、ゲートバス（２５）、第１の金属層からパターン化された第１の接地シールド（２４）、第２の金属層からパターン化された第２の接地シールド（３１）を有するドレイン（２０）で構成する半導体デバイス（１０）。前記第１の接地シールド（２４）及び前記第２の接地シールド（３１）におけるデバイス（１０）の同静電容量を低くすることは（低静電容量化）、高周波領域の利用およびプラスチックパッケージに収容することに適する。

Description

本発明は、一般に半導体デバイスに関し、特に横型拡散金属―酸化物半導体（ＬＤＭＯＳ）デバイスの構造および製造法に関するものである。
携帯電話基地局などへの応用に使用される半導体素子は、高周波で動作することが必要である。この分野へ応用するためには、無線周波数（ＲＦ）のＬＤＭＯＳパワートランジスタは、１００ＭＨｚから約２ＧＨｚの周波数範囲で良い特性を示すので、注目のデバイスである。
従来、ＲＦＬＤＭＯＳデバイスは熱的理由により、高価な金属／セラミックのパッケージでパッケージングされてきた。しかし、低―中電力に応用するためには、樹脂封入工程の方が安価なので、デバイスはプラスチックパッケージでパッケージングされることが望ましい。さらに、プラスチックパッケージ技術は最近進歩して、今や、より高電力用に使用されるデバイスをパッケージングするために使われるようになった。
プラスチックパッケージを形成するプラスチックモールド化合物はデバイス内の寄生静電容量の増大の原因となり、デバイスの静電容量の臨界に達してしまうため、ＧＨｚ帯での使用が困難になる。デバイスの静電容量は寄生的なので電力利得やドレイン効果などの無線周波数における性能を劣化させる。
従って、ＬＤＭＯＳデバイス、特にプラスチックパッケージでパッケージングされて、低静電容量の、高周波用に設計されたＲＦＬＤＭＯＳデバイスが必要になってきた。
一般に、本発明は高周波への応用の際に特に有用な、プラスチックパッケージに収納された時でさえも、低静電容量特性を有する半導体デバイスの設計及び形成方法である。特に第１、および第２の接地シールドを使用する横方向拡散金属―酸化物半導体（ＬＤＭＯＳ）デバイスの設計には寄生静電容量がともなう。
図１は本発明によるデバイス１０の製造における初期段階の実施例を拡大した断面図の一部を示している。同図は、本発明の新規の特徴に焦点をあてるためにＬＤＭＯＳデバイスを簡略化して、示したものであって、第１の金属層中に形成されたゲートバスと接地シールド、および第２の金属層中に形成された接地シールドの設計に関することを下記に詳述する。ＬＯＤＭＯＳデバイスの構造と製造プロセスについては、本発明で述べる新規の特徴を除き、コスタ（Ｃｏｓｔａ）等に付与された米国特許第５，５７８，８６０号に記載されており、本発明と同じ代理人であるモトローラ社に譲渡されている。よって参照として援用する。さらに図１を参照して、デバイス１０は半導体部１１を備える。半導体部１１は好ましくはＰ型シリコンであり、代表的にはＰ＋ドープ基板１２と、Ｐ＋ドープ基板１２の上部に形成された少量ドープのＰ−エピタキシャル層１３を含む。より深い領域はフォトリソグラフィ、イオン注入、拡散・アニーリング等の方法によって、Ｐ−ドープエピタキシャル層１３中に形成され、少なくともＰ＋ドープ基板１２まで達する。より深い領域は、大量ドープ（Ｐ＋タイプ）されて、裏面コネクション（Ｐ＋ドープ基板１２の外部裏面から）とソース領域（下記に記述）を接続するための低抵抗経路を形成する。
次にゲート構造１５が半導体部１１の上に形成される。ゲート構造１５は説明しやすいように非常に簡略化して示している。ゲート構造１５はゲート誘電体層とゲート電極（個別に表示しない）からなる。好ましくはゲート電極は、大量ドープの多結晶半導体層ゲートをオーム接触する、すなわち、多結晶半導体層上に形成された金属層が含まれている。好ましくは、ゲート金属層にはタングステン・シリコン合金から成るが、チタン、窒化チタン、モリブデンのような他の金属も適当である。多結晶半導体層は通常、ドープＮ型である。
次に、マスキング層、すなわちフォトレジスト層１７がデバイス１０上に形成、パターン化され、共にＮ型ドープ領域である、ソース領域１９とドレイン領域２０を形成するために開けられる。好ましくは、ソース領域１９とドレイン領域２０はフォトレジスト層１７の開口部に半導体部１１の中へ選択性イオン注入された砒素によって形成される。イオン注入の後は従来通りのアニーリング工程が行われる。ゲート構造１５の一部分はマスクとしても機能し、従ってソース領域１９がゲート構造１５の一方の側の自己配列されるマスクとして機能している。ドレイン領域２０はソース領域１９で構成されるゲート構造１５とは反対側に形成され、半導体本体１１に構成される。
図２は図１のデバイスの更に進んだ処理工程を表している。ここで、フォトレジスト層は除去され、第１の中間誘電体層（ＩＬＤ０層）２２はデバイス１０の上部表面に形成され、図２に示すように、ソース領域１９とドレイン領域２０の上に作られた開口部でパターン化される。本発明において、ＩＬＤ０層２２の一部分はソース領域１９および、シンカー（Ｓｉｎｋｅｒ）領域に残される。従来のフォトレジストおよびエッチング技術はＩＬＤ０層２２の開口部で使用されている。
好ましくは、ＩＬＤ０層２２はケイ酸ガラス層からなり、特にケイ酸ガラス層は、最初に、無ドープのケイ酸ガラス（ＵＳＧ）が成膜され、ＵＳＧ上にリンケイ酸ガラスが成膜され、そのＰＳＧの上に第２のＵＳＧ層が成膜され、ＵＳＧ層／ＰＳＧ層／ＵＳＧ層の総厚が３０００から２００００オングストロームの範囲になるようにする。ＵＳＧ層／ＰＳＧ層／ＵＳＧ層は従来の化学気相蒸着技術（ＣＶＤ）により成膜される。ＰＳＧ層によって、ケイ酸ガラス中に存在するあらゆる不純物を取り除くことができる。
更に図２を参照して、第１のオーミックまたは金属層は、デバイス１０の表面上に形成、パターン化されて、第１の接地シールド２４、ゲートバス２５、第１のドレイン接触２６のパターンが形成される。第１の金属層は好ましくは１．０から１．５ミクロンの厚さである。第１の金属層は通常、アルミニウム、アルミニウム合金、あるいはアルミニウム・銅合金層の上のチタン―タングステン合金などの多層メタライズで構成されている。
例えば、第１の接地シールド２４、ゲートバス２５、およびドレイン接触２６を含む第１の金属層は、アルミニウム、またはアルミニウム・銅・タングステン合金（ＡｌＣｕＷ）のようなアルミニウム合金からなり、低抵抗メタライジングを実現する。あるいは、第１の金属層は、７５０から３０００オングストロームのチタン・タングステン（ＴｉＷ）バリヤー金属層と、そのＴｉＷ層の上に積層された最低１ミクロンのアルミニウム合金（例：ＡｌＣｕ）からなる。好ましくは、第１の金属層の全厚は５，０００から３０，０００オングストロームである。
第１の金属層を構成する際、従来のスパッタリング技術を使用するのが望ましい。フォトレジスト技術、エッチング技術はソース接触、あるいは第１の接地シールド２４、ゲートバス２５、そして第１のドレイン接触２６を画定するために用いられる。
ソース接触、あるいは第１の接地シールド２４はソース領域１９と電気的接触をしている。第１の接地シールド２４はゲート構造１５上にあり、それはドレイン領域２０（第１のドレイン接触２６と第２のドレイン接触３３を含む：図３に示す）と、ゲート構造１５との間の寄生静電容量を減少させる。本実施例において、第１の接地シールド２４はゲート構造１５とＩＬＤ０層２２の上に形成される。しかし、第１の接地シールド層２４はＩＬＤ０層２２の一部分に配置され、ゲート構造１５の上には伸びていない。ゲート構造１５はソース接触２４としてのみ動作する。この第１の接地シールド２４がゲート構造１５の上にあるということは、本発明においてはさして重要ではない。なぜならば、第２の接地シールド３１（以下に説明（図３参照））が形成されるからである。ゲートバス２５はゲート構造１５の突起部分に挟まれたＩＬＤ０層２２の上に配置されている。各々のドレイン接触２６はドレイン領域２０と電気的接触している。
図３に移って、第２の中間レベル誘電体層（ＩＬＤ１層）２９はＩＬＤ０層２２、ゲートバス２５、第１の接地シールド２４、およびドレイン接触２６の上に形成される。ＩＬＤ１層２９は、好ましくは、０．５〜４．０ミクロン厚の二酸化ケイ素（プラズマ増速ＣＶＤ（ＰＥＣＶＤ）、二酸化ケイ素が適している）からなる。ＩＬＤ１層２９は平面であることが望ましいので、二酸化ケイ素を二段階にわけて注入するのが望ましく、その二段階の成膜の間に、平面化工程を設ける。
図３に戻って、従来のフォトリソグラフィやエッチング技術はＩＬＤ１層２９に接触開口、あるいはＩＬＤ１層２９のビアを形成するために用いられる。第１のオーミック、もしくは金属層はＩＬＤ１層２９の上に、ＩＬＤ１層２９の開口やビア中に形成、パターン化されて、第１の接地シールド３１と第２のドレイン接触３３を形成する。好ましくは、第２の金属層はアルミニウムもしくはアルミニウム合金からなり、もっとも好ましくは厚さが約５，０００から６０，０００オングストロームの範囲にあるＡｌＣｕＷである。アルミニウム・銅・タングステン合金のメタライズは、故障による電気マイグレーションに対する保護を増進する。
第２の接地シールド３１はゲートバス２５とソース領域１９の上に形成され、第１の接地シールドと電気的接続をしている。第２の接地シールド３１はゲートバス２５の上にあるので、よりドレインゲート静電容量が下がる。第１の金属層（と言うよりむしろ第２の金属層）からのゲートバス２５の形成は、第２の接地シールド３１がゲートバス２５の上に作られることを可能にし、さらにデバイスの静電容量を下げる。第２のドレイン接触３３は第１のドレイン接触２６と電気的接続をしており、ボンドパッド領域を形成している。
さて、図３を上から見た図である図４は、ゲートバス２５がどのようにしてゲート構造１５先の間に形成され、ゲート構造１５の先とパラレル構造になっているかを示している。ゲートバス２５は周期的にコンタクト領域２７でゲート構造１５と電気的接続をしているので、ゲート抵抗（Ｒｇ）はデバイス１０の電力利得を劣化させないほど低く保つことができる。
また図３に戻って、デバイス１０の工程はデバイス１０上の受動層３５を形成することによって完成する。受動層３５はリンケイ酸ガラス（ＰＳＧ）と、ＰＳＧ上に形成される二酸化ケイ素―窒化シリコン膜の組み合わせで形成される。次いで、デバイス１０は従来のパッケージング技術でプラスチックパッケージ３７に封止される。プラスチックパッケージ３７はモールド化合物からなる。特に記すべきは、プラスチックパッケージ３７のモールド化合物は、第２のソース接地―第２の接地シールド３１とドレイン接触３３の間に形成されることである。プラスチックパッケージ３７を構成するプラスチック材はドレイン領域２０（第１のドレイン接触２６と第２のドレイン接触３３を含む）とゲートバス２
５間の静電容量に寄与している。
ＬＤＭＯＳデバイスの一部分のみを示しているにもかかわらず、前述の構造の複数を合体したデバイスはＬＤＭＯＳデバイスを形成していると理解される。通常、ＬＤＭＯＳ構造１０は選択性のあるソース領域１９とドレイン領域２０の組み合わさった構造で設計されている。ゲート構造１５とドレイン領域２０のフィンガー（ｆｉｎｇｅｒ）は、最大３００から１０００ミクロンである。さらに、ＬＤＭＯＳデバイスは受動素子（例：レジスタ、キャパシタ、インダクタ）と能動素子（例：ロジックデバイス）とで集積されている。そしてＩＣのような集積回路は本発明の範囲内である。
さらに、ＮチャンネルＬＤＭＯＳ構造を述べたが、本発明による構造と方法は、Ｎ型とＰ型のドーパントを交換したＰチャンネルＬＤＭＯＳ構造にも対応する。
ここまでは通常、高周波領域で主に用いられる低静電容量のプラスチックパッケージに包まれたＬＤＭＯＳデバイスの構造と方法について述べてきた。本発明の構造と方法はゲートバス２５、第１の金属層から画定される第１の接地シールド２４、そしてゲートバス２５の上の第２の金属層から画定された第２の接地シールド３１を利用する。第１の接地シールド２４と第２の接地シールド３１はゲートとドレインとの間の静電容量を減少させる作用をする。本発明のＬＤＭＯＳデバイスは、高周波領域で良い性能を示し、従来の金属／セラミックパッケージされたＬＤＭＯＳデバイスより低コストにできることが重要である。
従って、上記の利点を完全に満たすＬＤＭＯＳの設計と工程を示してきた。本発明では明確な具体例を示し、述べてきたが、本発明はこれらの具体例に制限されることを意図した。当業者は改変と改良は発明の精神から逸脱せず実現できるであろう。従って、改変、修正、およびそれと等価な全てのものは請求事項の範囲内にある。
本発明によって作製されるデバイスの初期段階部分の断面図。 本発明による加工の更に進んだ断面図。 本発明に沿った図１のさらに詳細な断面図。 図３の表面配置図。

Claims (12)

  1. 半導体本体を供給する工程と；
    同半導体本体の上にゲート構造を形成する工程と；
    同半導体本体中にソース領域とドレイン領域を形成する工程であって、同ソース領域は前記ゲート構造近傍の一方の側面にあり、同ドレイン領域は前記ゲート構造近傍の他方の側面にあることと；
    前記ゲート構造の上、および同ソース領域近傍の同半導体本体の一部分の上に第１の誘電体層を形成する工程と；
    同ソース領域に電気的接続するソース接触を形成する工程と；
    同ソース領域近傍の同第１の誘電体層上にゲートバスを形成する工程と；
    同ゲートバスと同ソース接触の上に第２の誘電体層を形成する工程と；
    金属層を前記ゲートバス上の第２の誘電体層の上部に形成して、同ソース接触と電気的接続させる工程と、からなる半導体デバイスの作製方法。
  2. 前記第１の誘電体層を形成する前記工程が、ケイ酸ガラス層からなる第１の誘電体層を形成すること、からなる請求項１に記載の方法。
  3. 前記ソース接触を形成する前記工程が、前記ゲート構造と前記ドレイン領域との間の静電容量を減らす為の第１の接地シールドを提供する前記ソース接触を特徴とすること、から更になる請求項１に記載の方法。
  4. 前記ソース接触および前記ゲートバスを形成する前記工程が、同一のメタイライズ層からソース接触とゲートバスを形成すること、からなる請求項１に記載の方法。
  5. 前記金属層を形成する前記工程が、前記ゲートバスと前記ドレイン領域との間の静電容量を減らす為の第２の接地シールドを提供する前記金属層を形成すること、から更になる請求項１に記載の方法。
  6. 前記ソース接触を形成する前記工程は第１の接地シールド形成からなり、前記金属層を形成する前記工程は第２の接地シールドを形成すること、からなる請求項１に記載の方法。
  7. プラスチックパッケージ中に半導体本体を封止する工程、を更に含む請求項１に記載の方法。
  8. 半導体本体を供給する工程と；
    同半導体本体の上にゲート構造を形成する工程と；
    同半導体本体中にソース領域とドレイン領域を形成する工程であって、同ソース領域は前記ゲート構造近傍の一方の側面にあり、同ドレイン領域は前記ゲート構造近傍の他方の側面にあることと；
    同ゲート構造の上、及び前記ソース領域近傍の前記半導体本体の一部分の上に第１の中間誘電体層を形成する工程と；
    前記ソース領域と電気的接続しており、同ゲート構造の上に、第１の接地シールドを形成する工程と；
    前記ソース領域近傍の前記第１の誘電体層の上にあるゲートバスを形成する工程と；
    前記ゲートバスと前記第１の接地シールドの上にある第２の中間誘電体層を形成する工程と；
    前記ゲートバス上の前記第２の誘電体層の一部分の上に、前記第１の接地シールドと電気的接続をしている第２の接地シールドを形成する工程と、からなる半導体デバイスの作製
    方法。
  9. 半導体本体と；
    同半導体本体の上のゲート構造と；
    同半導体本体中にあるソース領域とドレイン領域であり、同ソース領域はゲート構造近傍の一方の側面にあり、同ドレイン領域はゲート構造近傍の他方の側面にあることと；同ゲート構造の上にあり、同ソース領域近傍の前記半導体本体の一部分の上にある第１の誘電体層と；
    同ソース領域と電気的接続しているソース接触と；
    同ソース領域近傍の同第１の誘電体層の上にあるゲートバスと；
    同ゲートバスと同ソース接触の上の第２の誘電体層と；
    同ゲートバスの上の第２の誘電体層の一部分の上にあり、同ソース接触と電気的接続している金属層と、からなる半導体デバイス。
  10. 前記半導体デバイスを封止するプラスチック、から更になる請求項９に記載の半導体。
  11. 前記ソース接触は前記ゲート構造と前記ドレイン領域との間の静電容量を減らす為の第１の接地シールド、である請求項９に記載の半導体。
  12. 前記金属層は前記ゲートバスと前記ドレイン領域との間の静電容量を減らす為の第２の接地シールド、である請求項９に記載の半導体。
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