JPH0777239B2 - 浮遊ゲート型不揮発性半導体記憶装置 - Google Patents
浮遊ゲート型不揮発性半導体記憶装置Info
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- JPH0777239B2 JPH0777239B2 JP63239215A JP23921588A JPH0777239B2 JP H0777239 B2 JPH0777239 B2 JP H0777239B2 JP 63239215 A JP63239215 A JP 63239215A JP 23921588 A JP23921588 A JP 23921588A JP H0777239 B2 JPH0777239 B2 JP H0777239B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、浮遊ゲート型不揮発性半導体記憶装置に関
し、特に大集積EPROMに用いられる冗長回路に関する。
し、特に大集積EPROMに用いられる冗長回路に関する。
従来から、大集積記憶装置の歩留り向上に、冗長回路
（不良救済回路）を用いるのが有効であると言われてい
る。そこで、不良ビットに接続している配線を非導通状
態にすることが必要となる。それには種々の方法がある
が（例えば、多結晶シリコン配線を大電流に流すことに
より切断する方法、配線にレーザーを照射して切断する
方法等）、EPROMセル・アレイにおいては、紫外線を照
射してもすぐには消去されないような方策を施したPROM
素子を用いるのが、プロセス簡略化の面からは望ましい
と考えられる。
（不良救済回路）を用いるのが有効であると言われてい
る。そこで、不良ビットに接続している配線を非導通状
態にすることが必要となる。それには種々の方法がある
が（例えば、多結晶シリコン配線を大電流に流すことに
より切断する方法、配線にレーザーを照射して切断する
方法等）、EPROMセル・アレイにおいては、紫外線を照
射してもすぐには消去されないような方策を施したPROM
素子を用いるのが、プロセス簡略化の面からは望ましい
と考えられる。
従来のこの種の技術を、第４図を用いて説明する。
紫外線が酸化膜中を伝播し、冗長回路内のPROM素子の浮
遊ゲートに到達するとプログラムの内容が消去されるの
であるから、セル部を紫外線に対し、可能な限り遮断す
る（ドレインゲートに接続する配線を引き出すため、完
全に遮断することはできない。）というのが基本的な考
え方である。
遊ゲートに到達するとプログラムの内容が消去されるの
であるから、セル部を紫外線に対し、可能な限り遮断す
る（ドレインゲートに接続する配線を引き出すため、完
全に遮断することはできない。）というのが基本的な考
え方である。
第４図（ａ）は従来例の主要部を示す半導体チップの平
面図（ただし、便宜上、最上層のソース電極４は破線で
示し、拡散層に斜線を施してある）、第４図（ｂ）は第
４図（ａ）のＡ−Ａ′線断面図である。
面図（ただし、便宜上、最上層のソース電極４は破線で
示し、拡散層に斜線を施してある）、第４図（ｂ）は第
４図（ａ）のＡ−Ａ′線断面図である。
PROM素子（浮遊ゲート型MOSトランジスタ）とソース拡
散層２に連結したｎ型不純物拡散層３で一部欠落部を有
して囲い（図の実施例では三方）アルミニウム膜でPROM
素子の上方を覆い、ｎ型不純物拡散層３とコンタクト孔
４で接続することにより上方及び横三方からの紫外線の
入射を阻止する。そのアルミニウム膜はソース電極18と
なる。ゲート信号線40（第二層の多結晶シリコン配線）
ドレイン信号線39（ドレイン拡散層５とコンタクト42で
接続された第二層の多結晶シリコン配線）は、ｎ型不純
物拡散層３の形成されていない欠落部（図では下方）か
ら外に引き出す。
散層２に連結したｎ型不純物拡散層３で一部欠落部を有
して囲い（図の実施例では三方）アルミニウム膜でPROM
素子の上方を覆い、ｎ型不純物拡散層３とコンタクト孔
４で接続することにより上方及び横三方からの紫外線の
入射を阻止する。そのアルミニウム膜はソース電極18と
なる。ゲート信号線40（第二層の多結晶シリコン配線）
ドレイン信号線39（ドレイン拡散層５とコンタクト42で
接続された第二層の多結晶シリコン配線）は、ｎ型不純
物拡散層３の形成されていない欠落部（図では下方）か
ら外に引き出す。
以上、述べてきた構造においてPROM素子に到達する紫外
線は、ゲート信号線40、ドレイン信号線39の出入口（す
なわち、ｎ型不純物拡散層３を形成していない部分）か
ら入射して、酸化膜中を伝播してくるものに限られる。
当然伝播距離が大きい程PROM素子に到達した時の紫外線
の強度が弱まるため、消去されにくくなる。また、紫外
線が入射する部分の酸化膜の断面積が小さい程、すなわ
ち、第４図（ｂ）のToxが小さい程、入射できる紫外線
の量は減少し、セルは消去されにくくなる。
線は、ゲート信号線40、ドレイン信号線39の出入口（す
なわち、ｎ型不純物拡散層３を形成していない部分）か
ら入射して、酸化膜中を伝播してくるものに限られる。
当然伝播距離が大きい程PROM素子に到達した時の紫外線
の強度が弱まるため、消去されにくくなる。また、紫外
線が入射する部分の酸化膜の断面積が小さい程、すなわ
ち、第４図（ｂ）のToxが小さい程、入射できる紫外線
の量は減少し、セルは消去されにくくなる。
〔発明が解決しようとする課題〕 上述した従来の浮遊ゲート型不揮発性半導体記憶装置で
はPROM素子の消去時間を長くするために、ドレイン信号
線、ゲート信号線の出入口からの紫外線の入射量を減ら
すことを考えると、Toxを小さくする必要があるが、セ
ル・アレイ全体の酸化膜厚を減らすと、寄生MOSトラン
ジスタの反転電圧が低下するという問題が生じる。ま
た、ドレイン信号線、ゲート信号線の出入口の部分のみ
の酸化膜厚を減らせばよいけれども、工程数の増加、製
造プロセスの複雑化を招かずにこれを実現する手段は知
られていない。加えて、２層以上の配線層を有する高集
積EPROMにおいては、配線層間の絶縁膜が多くなり、高
集積化によって酸化膜厚が厚くなる傾向にある。
はPROM素子の消去時間を長くするために、ドレイン信号
線、ゲート信号線の出入口からの紫外線の入射量を減ら
すことを考えると、Toxを小さくする必要があるが、セ
ル・アレイ全体の酸化膜厚を減らすと、寄生MOSトラン
ジスタの反転電圧が低下するという問題が生じる。ま
た、ドレイン信号線、ゲート信号線の出入口の部分のみ
の酸化膜厚を減らせばよいけれども、工程数の増加、製
造プロセスの複雑化を招かずにこれを実現する手段は知
られていない。加えて、２層以上の配線層を有する高集
積EPROMにおいては、配線層間の絶縁膜が多くなり、高
集積化によって酸化膜厚が厚くなる傾向にある。
本発明の浮遊ゲート型不揮発性半導体記憶装置は、第一
導電型半導体基板に、浮遊ゲート電極及び制御ゲート電
極を有するメモリートランジスタからなるメモリーセル
マトリクス及び前記メモリートランジスタと同型のトラ
ンジスタをPROM素子として有する冗長回路が集積されて
なる浮遊ゲート型不揮発性半導体記憶装置において、前
記PROM素子の制御ゲート電極及びドレイン拡散層にそれ
ぞれ接続されたゲート信号線及びドレイン信号線直下部
に欠落部を有して前記PROM素子を取囲み前記PROM素子の
ソース拡散層に連結して設けられた、第二導電型不純物
拡散層と、前記欠落部とその近傍に前記浮遊ゲート直下
の第一のゲート絶縁膜と同じ厚さの第一の絶縁膜を介し
てそれぞれ設けられた、前記浮遊ゲート電極と同じ厚さ
の多結晶シリコン層からなる第一のゲート信号線部分領
域及び第一のドレイン信号線部分領域と、これらの部分
領域のそれぞれの表面に設けられ、前記制御ゲート電極
直下の第二のゲート絶縁膜と同じ厚さの第二の絶縁膜
と、前記第一，第二の絶縁膜を覆って選択的に設けら
れ、前記制御ゲート電極と同時に形成された第２の多結
晶シリコン層からなる短絡防止膜と、少なくとも、該短
絡防止膜と前記第一のゲート信号線部分領域及び第一の
ドレイン信号線部分領域と前記制御ゲート電極上に形成
された層間絶縁膜と、該層間絶縁膜上に形成され、前記
制御ゲート電極と前記第一のゲート信号線部分領域間お
よび前記ドレイン拡散層と前記第一のドレイン信号線部
分領域間とをそれぞれ接続するように形成された金属シ
リサイド層からなる第二のゲート信号線部分領域および
第二のドレイン信号線部分領域と、前記第二導電型不純
物拡散層と並行して、前記層間絶縁膜および第一、第二
の絶縁膜に設けられたコンタクト孔を介してそれぞれ前
記第二導電型不純物拡散層及び前記短絡防止膜と接続
し、前記PROM素子とその近傍の上方を覆う金属膜とを有
するというものである。
導電型半導体基板に、浮遊ゲート電極及び制御ゲート電
極を有するメモリートランジスタからなるメモリーセル
マトリクス及び前記メモリートランジスタと同型のトラ
ンジスタをPROM素子として有する冗長回路が集積されて
なる浮遊ゲート型不揮発性半導体記憶装置において、前
記PROM素子の制御ゲート電極及びドレイン拡散層にそれ
ぞれ接続されたゲート信号線及びドレイン信号線直下部
に欠落部を有して前記PROM素子を取囲み前記PROM素子の
ソース拡散層に連結して設けられた、第二導電型不純物
拡散層と、前記欠落部とその近傍に前記浮遊ゲート直下
の第一のゲート絶縁膜と同じ厚さの第一の絶縁膜を介し
てそれぞれ設けられた、前記浮遊ゲート電極と同じ厚さ
の多結晶シリコン層からなる第一のゲート信号線部分領
域及び第一のドレイン信号線部分領域と、これらの部分
領域のそれぞれの表面に設けられ、前記制御ゲート電極
直下の第二のゲート絶縁膜と同じ厚さの第二の絶縁膜
と、前記第一，第二の絶縁膜を覆って選択的に設けら
れ、前記制御ゲート電極と同時に形成された第２の多結
晶シリコン層からなる短絡防止膜と、少なくとも、該短
絡防止膜と前記第一のゲート信号線部分領域及び第一の
ドレイン信号線部分領域と前記制御ゲート電極上に形成
された層間絶縁膜と、該層間絶縁膜上に形成され、前記
制御ゲート電極と前記第一のゲート信号線部分領域間お
よび前記ドレイン拡散層と前記第一のドレイン信号線部
分領域間とをそれぞれ接続するように形成された金属シ
リサイド層からなる第二のゲート信号線部分領域および
第二のドレイン信号線部分領域と、前記第二導電型不純
物拡散層と並行して、前記層間絶縁膜および第一、第二
の絶縁膜に設けられたコンタクト孔を介してそれぞれ前
記第二導電型不純物拡散層及び前記短絡防止膜と接続
し、前記PROM素子とその近傍の上方を覆う金属膜とを有
するというものである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）は本発明の第１の実施例の主要部を示す半
導体チップの平面図（他し、便宜上、最上層の金属膜は
破線で示し、拡散層には斜線を施してあるが、切断面を
意味しているわけではない）、第１図（ｂ）は第１図
（ａ）のＡ−Ａ′線断面図、第１図（ｃ）は第１図
（ａ）のＢ−Ｂ′線断面図である。
導体チップの平面図（他し、便宜上、最上層の金属膜は
破線で示し、拡散層には斜線を施してあるが、切断面を
意味しているわけではない）、第１図（ｂ）は第１図
（ａ）のＡ−Ａ′線断面図、第１図（ｃ）は第１図
（ａ）のＢ−Ｂ′線断面図である。
この実施例は、第１図（ａ）のように制御ゲート電極
１、ソース拡散層２およびドレイン拡散層５からなるメ
モリートランジスタにおいて、制御ゲート電極１は、コ
ンタクト孔６を介して金属シリサイド配線層７に接続さ
れており、ゲート信号線の一部を構成する。ドレイン拡
散層５は、コンタクト孔12により金属シリサイド配線13
に接続しており、ドレイン信号線の一部を構成する。メ
モリートランジスタと同型のPROM素子を、ｎ型不純物拡
散層３がほぼ完全に取囲み、囲われた領域内で金属シリ
サイド配線層7,13がそれぞれコンタクト孔8,14により、
多結晶シリコン配線層9,15に接続する。これらの多結晶
シリコン配線層9,15が、ｎ型不純物拡散層３の欠落部上
を横断し、領域外でコンタクト孔10,16を介して金属シ
リサイド配線層11,17に接続されいる。この欠落部にお
いて、多結晶シリコン配線層9,15は第１図（ｂ），
（ｃ）および（ｄ）に示すように、薄い酸化膜である絶
縁膜25に覆われている。そして、ｎ型不純物拡散層３、
PROM素子を完全に囲い込むべく、コンタクト孔４によ
り、ソース電極18と接続している。
１、ソース拡散層２およびドレイン拡散層５からなるメ
モリートランジスタにおいて、制御ゲート電極１は、コ
ンタクト孔６を介して金属シリサイド配線層７に接続さ
れており、ゲート信号線の一部を構成する。ドレイン拡
散層５は、コンタクト孔12により金属シリサイド配線13
に接続しており、ドレイン信号線の一部を構成する。メ
モリートランジスタと同型のPROM素子を、ｎ型不純物拡
散層３がほぼ完全に取囲み、囲われた領域内で金属シリ
サイド配線層7,13がそれぞれコンタクト孔8,14により、
多結晶シリコン配線層9,15に接続する。これらの多結晶
シリコン配線層9,15が、ｎ型不純物拡散層３の欠落部上
を横断し、領域外でコンタクト孔10,16を介して金属シ
リサイド配線層11,17に接続されいる。この欠落部にお
いて、多結晶シリコン配線層9,15は第１図（ｂ），
（ｃ）および（ｄ）に示すように、薄い酸化膜である絶
縁膜25に覆われている。そして、ｎ型不純物拡散層３、
PROM素子を完全に囲い込むべく、コンタクト孔４によ
り、ソース電極18と接続している。
かかる構造において、第１図（ｂ）から明らかなよう
に、ドレイン信号線、ゲート信号線の出入口での紫外線
の入射は薄い酸化シリコン膜からなる絶縁膜24及び絶縁
膜25の部分でのみ可能であり、従来の構造に比べ、飛躍
的に紫外線の入射量の減らすことができる。
に、ドレイン信号線、ゲート信号線の出入口での紫外線
の入射は薄い酸化シリコン膜からなる絶縁膜24及び絶縁
膜25の部分でのみ可能であり、従来の構造に比べ、飛躍
的に紫外線の入射量の減らすことができる。
このように、本発明においては、PROMS素子の制御ゲー
ト電極１およびドレイン拡散層７に接続されるゲートお
よびドレイン信号線として第１の層間絶縁膜26と第２の
層間絶縁膜27の間に形成される中間配線層、例えば金属
シリサイド膜7,13で接続することを特徴とする。このた
め、２層以上の配線を使う高集積EPROMと同じプロセス
でこのPROM素子を形成することができる。
ト電極１およびドレイン拡散層７に接続されるゲートお
よびドレイン信号線として第１の層間絶縁膜26と第２の
層間絶縁膜27の間に形成される中間配線層、例えば金属
シリサイド膜7,13で接続することを特徴とする。このた
め、２層以上の配線を使う高集積EPROMと同じプロセス
でこのPROM素子を形成することができる。
次に本発明の実施例の製造方法を第２図（ａ）〜（ｇ）
および第３図（ａ）〜（ｇ）を参照して説明する。
および第３図（ａ）〜（ｇ）を参照して説明する。
第２図は第１図（ａ）のＡ−Ａ′断面での製造工程を示
し、第３図は第１図（ａ）のＣ−Ｃ′断面での製造工程
をそれぞれ示す。まず、第２図（ａ）および第３図
（ａ）に示すように、ｐ型シリコン基板21の表面の一部
に、ｐ型ウェル22を形成し、その後、通常の選択酸化法
により表面の一部に厚い二酸化シリコン膜からなるフィ
ールド酸化膜23を形成し、更に、第１のゲート絶縁膜等
を形成すべく、第１の絶縁膜24を設ける。次に気相成長
等により、第１の多結晶シリコン層30を形成しパターニ
ングを行う。
し、第３図は第１図（ａ）のＣ−Ｃ′断面での製造工程
をそれぞれ示す。まず、第２図（ａ）および第３図
（ａ）に示すように、ｐ型シリコン基板21の表面の一部
に、ｐ型ウェル22を形成し、その後、通常の選択酸化法
により表面の一部に厚い二酸化シリコン膜からなるフィ
ールド酸化膜23を形成し、更に、第１のゲート絶縁膜等
を形成すべく、第１の絶縁膜24を設ける。次に気相成長
等により、第１の多結晶シリコン層30を形成しパターニ
ングを行う。
次に、第２図（ｂ）および第３図（ｂ）に示すように、
熱酸化法により、第２のゲート絶縁膜等を形成すべく、
薄いシリコン酸化膜31を形成し、さらに、気相成長法等
により、第２の多結晶シリコン層32を形成する。
熱酸化法により、第２のゲート絶縁膜等を形成すべく、
薄いシリコン酸化膜31を形成し、さらに、気相成長法等
により、第２の多結晶シリコン層32を形成する。
次に、第２図（ｃ）および第３図（ｃ）に示すように、
エッチングされ難いフォトレジスト等のマスク材33をPR
OMセル部ではゲート電極が形成される様に、またそれ以
外の部分は覆うように形成し、これをマスクとして、第
２の多結晶シリコン層32、シリコン酸化膜31、第一の多
結晶シリコン層30を順次エッチングし、PROM素子部の浮
遊ゲート電極20、制御ゲート電極１を形成する。この
時、半導体チップの他の部分のEPROM素子の二重ゲート
電極も同時に形成する。
エッチングされ難いフォトレジスト等のマスク材33をPR
OMセル部ではゲート電極が形成される様に、またそれ以
外の部分は覆うように形成し、これをマスクとして、第
２の多結晶シリコン層32、シリコン酸化膜31、第一の多
結晶シリコン層30を順次エッチングし、PROM素子部の浮
遊ゲート電極20、制御ゲート電極１を形成する。この
時、半導体チップの他の部分のEPROM素子の二重ゲート
電極も同時に形成する。
次に、第２図（ｄ）、第３図（ｄ）に示すように、マス
ク材33を除去し、新たにマスク材34を、PROM素子部は覆
うように、そして、PROM素子以外の部分で第２の多結晶
シリコン層を残すべき部分に形成し、これをマスクとし
て、第２の多結晶シリコン層32をエッチング除去して短
絡防止膜19を形成する。この時、半導体チップの他の部
分のEPROM素子部以外のゲート電極も同時に形成する。
ク材33を除去し、新たにマスク材34を、PROM素子部は覆
うように、そして、PROM素子以外の部分で第２の多結晶
シリコン層を残すべき部分に形成し、これをマスクとし
て、第２の多結晶シリコン層32をエッチング除去して短
絡防止膜19を形成する。この時、半導体チップの他の部
分のEPROM素子部以外のゲート電極も同時に形成する。
次に、第２図（ｅ）、第３図（ｅ）に示すようにマスク
材34を除去し、熱酸化法により絶縁膜35を形成し、その
後例えばヒ素のイオン注入を行いドレイン拡散層５、ソ
ース拡散層２及びｎ型不純物拡散層３を形成する。次い
で、気相成長法等により第１の層間絶縁膜36を形成す
る。
材34を除去し、熱酸化法により絶縁膜35を形成し、その
後例えばヒ素のイオン注入を行いドレイン拡散層５、ソ
ース拡散層２及びｎ型不純物拡散層３を形成する。次い
で、気相成長法等により第１の層間絶縁膜36を形成す
る。
次に、第２図（ｆ）、第３図（ｆ）に示すように、写真
蝕刻法により、後に中間配線層と接続すべき部位の第１
の層間絶縁膜36及びその下の絶縁膜35を除去し、コンタ
クト孔12,14,16を設ける。ここで、ゲート信号線の部分
領域９、ドレイン信号線の部分領域15は、いずれも第一
の多結晶シリコン層30で形成されている。次に例えば金
属シリサイド膜から成る中間配線層13を所定の位置に形
成して、ドレイン拡散層５とドレイン信号線の部分領域
15間、を接続する。この場合、同時に中間配線層７によ
って制御ゲート電極１とゲート信号線の部分領域９間が
接続される。次に気相成長法により第２の層間絶縁膜37
を形成する。
蝕刻法により、後に中間配線層と接続すべき部位の第１
の層間絶縁膜36及びその下の絶縁膜35を除去し、コンタ
クト孔12,14,16を設ける。ここで、ゲート信号線の部分
領域９、ドレイン信号線の部分領域15は、いずれも第一
の多結晶シリコン層30で形成されている。次に例えば金
属シリサイド膜から成る中間配線層13を所定の位置に形
成して、ドレイン拡散層５とドレイン信号線の部分領域
15間、を接続する。この場合、同時に中間配線層７によ
って制御ゲート電極１とゲート信号線の部分領域９間が
接続される。次に気相成長法により第２の層間絶縁膜37
を形成する。
次に、第２図（ｇ）、第３図（ｇ）に示すように、コン
タクト孔4,38を開孔し、アルミニウムを被着した後、パ
ターニングを行い、ソース電極18を形成して所定の構造
の半導体装置を得る。
タクト孔4,38を開孔し、アルミニウムを被着した後、パ
ターニングを行い、ソース電極18を形成して所定の構造
の半導体装置を得る。
なお、以上の実施例において短絡防止膜19を設ける理由
は次の通りである。
は次の通りである。
ゲート信号線およびドレイン信号線の上に従来例のよう
に層間絶縁膜があると紫外線が入り易い。しかし、これ
を除去し、大きなコンタクト孔を設けると、これらの信
号線上の薄い酸化シリコン膜に損傷が生じソース電極と
短絡してしまう。そのため、本発明のように短絡防止膜
があれば、コンタクト孔を設けるとき前述の酸化シリコ
ン膜は保護されているから問題はない。この短絡防止膜
は紫外線を通さないので都合がよいわけである。
に層間絶縁膜があると紫外線が入り易い。しかし、これ
を除去し、大きなコンタクト孔を設けると、これらの信
号線上の薄い酸化シリコン膜に損傷が生じソース電極と
短絡してしまう。そのため、本発明のように短絡防止膜
があれば、コンタクト孔を設けるとき前述の酸化シリコ
ン膜は保護されているから問題はない。この短絡防止膜
は紫外線を通さないので都合がよいわけである。
本発明は浮遊ゲート型トランジスタを製造するのと同じ
プロセス特に２層以上の配線を用いる高集積EPROMと同
じ製造プロセスで実現できることは以上の説明から明ら
かである。
プロセス特に２層以上の配線を用いる高集積EPROMと同
じ製造プロセスで実現できることは以上の説明から明ら
かである。
ｎ型不純物拡散層で取囲まれた領域にPROM素子が一つ設
けられている例について説明したが、複数のPROM素子を
設けてもよいことは改めて詳細に説明するまでもなく明
らかなことである。
けられている例について説明したが、複数のPROM素子を
設けてもよいことは改めて詳細に説明するまでもなく明
らかなことである。
以上説明したように、従来例に比べドレイン信号線、ゲ
ート信号線の出入口での酸化膜の断面積を容易にかつ安
定に小さくし、紫外線の入射量を飛躍的に低減できて、
より消去されにくいPROM素子を高集積化プロセスで得る
ことができ、浮遊ゲート型不揮発性半導体装置の信頼性
が向上する効果がある。
ート信号線の出入口での酸化膜の断面積を容易にかつ安
定に小さくし、紫外線の入射量を飛躍的に低減できて、
より消去されにくいPROM素子を高集積化プロセスで得る
ことができ、浮遊ゲート型不揮発性半導体装置の信頼性
が向上する効果がある。
第１図（ａ）は本発明の一実施例の主要部を示す半導体
チップの平面図、第１図（ｂ）は、第１図（ａ）のＡ−
Ａ′線断面図、第１図（ｃ）は、第１図（ａ）のＢ−
Ｂ′線断面図、第１図（ｄ）は、第１図（ａ）のＣ−
Ｃ′線断面図、第２図（ａ）〜（ｇ）及び第３図（ａ）
〜（ｇ）はそれぞれ本発明の実施例の断面工程図、第４
図（ａ）は従来例の主要部を示す半導体チップの平面
図、第４図（ｂ）は第４図（ａ）のＡ−Ａ′線断面図で
ある。 １……制御ゲート電極、２……ソース拡散層、３……ｎ
型不純物拡散層、４……コンタクト領域、５……ドレイ
ン拡散層、6,8,10,12,14,16,38,42……コンタクト孔、
7,11,13,17……金属シリサイド配線層、9,15……多結晶
シリコン配線層、18……ソース電極、19……短絡防止
膜、20……浮遊ゲート電極、21……ｐ型シリコン基板、
22……ｐ型ウェル、23……フィールド酸化膜、24,25,2
6,27……絶縁膜、28,29……ゲート絶縁膜、30,32……多
結晶シリコン層、31,35……シリコン酸化膜、33,34……
マスク材、36,37……層間絶縁膜、39……ドレイン信号
線、40……ゲート信号線。
チップの平面図、第１図（ｂ）は、第１図（ａ）のＡ−
Ａ′線断面図、第１図（ｃ）は、第１図（ａ）のＢ−
Ｂ′線断面図、第１図（ｄ）は、第１図（ａ）のＣ−
Ｃ′線断面図、第２図（ａ）〜（ｇ）及び第３図（ａ）
〜（ｇ）はそれぞれ本発明の実施例の断面工程図、第４
図（ａ）は従来例の主要部を示す半導体チップの平面
図、第４図（ｂ）は第４図（ａ）のＡ−Ａ′線断面図で
ある。 １……制御ゲート電極、２……ソース拡散層、３……ｎ
型不純物拡散層、４……コンタクト領域、５……ドレイ
ン拡散層、6,8,10,12,14,16,38,42……コンタクト孔、
7,11,13,17……金属シリサイド配線層、9,15……多結晶
シリコン配線層、18……ソース電極、19……短絡防止
膜、20……浮遊ゲート電極、21……ｐ型シリコン基板、
22……ｐ型ウェル、23……フィールド酸化膜、24,25,2
6,27……絶縁膜、28,29……ゲート絶縁膜、30,32……多
結晶シリコン層、31,35……シリコン酸化膜、33,34……
マスク材、36,37……層間絶縁膜、39……ドレイン信号
線、40……ゲート信号線。
Claims (1)
- 【請求項１】第一導電型半導体基板に、浮遊ゲート電極
及び制御ゲート電極を有するメモリートランジスタから
なるメモリーセルマトリクス及び前記メモリートランジ
スタと同型のトランジスタをPROM素子として有する冗長
回路が集積されてなる浮遊ゲート型不揮発性半導体記憶
装置において、前記PROM素子の制御ゲート電極及びドレ
イン拡散層にそれぞれ接続されたゲート信号線及びドレ
イン信号線直下部に欠落部を有して前記PROM素子を取囲
み前記PROM素子のソース拡散層に連結して設けられた第
二導電型不純物拡散層と、前記欠落部とその近傍に前記
浮遊ゲート直下の第一のゲート絶縁膜と同じ厚さの第一
の絶縁膜を介してそれぞれ設けられた、前記浮遊ゲート
電極と同じ厚さの第一の多結晶シリコン層からなる第一
のゲート信号線部分領域及び第一のドレイン信号線部分
領域と、これらの部分領域のそれぞれの表面に設けら
れ、前記制御ゲート電極直下の第二のゲート絶縁膜と同
じ厚さの第二の絶縁膜と、前記第一，第二の絶縁膜を覆
って選択的に設けられ、前記制御ゲート電極と同時に形
成された第二の多結晶シリコン層からなる短絡防止膜
と、少なくとも、該短絡防止膜と前記第一のゲート信号
線部分領域及び前記第一のドレイン信号線部分領域と前
記制御ゲート電極上に形成された層間絶縁膜と、該層間
絶縁膜上に形成され、前記制御ゲート電極と前記第一の
ゲート信号線部分領域間および前記ドレイン拡散層と前
記第一のドレイン信号線部分領域間をそれぞれ接続する
ように形成された金属シリサイド層からなる第二のゲー
ト信号線部分領域および第二のドレイン信号線部分領域
と、前記第二導電型不純物拡散層と並行して設けられ
た、層間絶縁膜のコンタクト孔を介してそれぞれ前記第
二導電型不純物拡散層及び前記短絡防止膜と接続し、前
記PROM素子とその近傍の上方を覆う金属膜とを有するこ
とを特徴とする浮遊ゲート型不揮発性半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63239215A JPH0777239B2 (ja) | 1988-09-22 | 1988-09-22 | 浮遊ゲート型不揮発性半導体記憶装置 |
| DE68918032T DE68918032T2 (de) | 1988-09-22 | 1989-09-22 | UV-löschbarer EPROM mit redundanter Schaltung. |
| EP89117585A EP0360288B1 (en) | 1988-09-22 | 1989-09-22 | EPROM erasable by UV radiation having redundant circuit |
| US07/679,146 US5070378A (en) | 1988-09-22 | 1991-03-28 | Eprom erasable by uv radiation having redundant circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63239215A JPH0777239B2 (ja) | 1988-09-22 | 1988-09-22 | 浮遊ゲート型不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0287577A JPH0287577A (ja) | 1990-03-28 |
| JPH0777239B2 true JPH0777239B2 (ja) | 1995-08-16 |
Family
ID=17041457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63239215A Expired - Fee Related JPH0777239B2 (ja) | 1988-09-22 | 1988-09-22 | 浮遊ゲート型不揮発性半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5070378A (ja) |
| EP (1) | EP0360288B1 (ja) |
| JP (1) | JPH0777239B2 (ja) |
| DE (1) | DE68918032T2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5523968A (en) * | 1988-05-07 | 1996-06-04 | Seiko Epson Corporation | IC semiconductor memory devices with maintained stable operation and lower operating current characteristics |
| US5278428A (en) * | 1990-06-28 | 1994-01-11 | Casio Computer Co., Ltd. | Thin film memory cell |
| US5311462A (en) * | 1991-12-19 | 1994-05-10 | Intel Corporation | Physical placement of content addressable memories |
| DE69324637T2 (de) | 1992-07-31 | 1999-12-30 | Hughes Electronics Corp | Sicherheitssystem für integrierte Schaltung und Verfahren mit implantierten Leitungen |
| US5783846A (en) * | 1995-09-22 | 1998-07-21 | Hughes Electronics Corporation | Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering |
| JP2980012B2 (ja) * | 1995-10-16 | 1999-11-22 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JP3001454B2 (ja) * | 1997-04-23 | 2000-01-24 | 日本電気アイシーマイコンシステム株式会社 | 半導体装置 |
| US5973375A (en) * | 1997-06-06 | 1999-10-26 | Hughes Electronics Corporation | Camouflaged circuit structure with step implants |
| US6091652A (en) * | 1998-12-11 | 2000-07-18 | Lsi Logic Corporation | Testing semiconductor devices for data retention |
| US6396368B1 (en) | 1999-11-10 | 2002-05-28 | Hrl Laboratories, Llc | CMOS-compatible MEM switches and method of making |
| US7217977B2 (en) | 2004-04-19 | 2007-05-15 | Hrl Laboratories, Llc | Covert transformation of transistor properties as a circuit protection method |
| US6815816B1 (en) | 2000-10-25 | 2004-11-09 | Hrl Laboratories, Llc | Implanted hidden interconnections in a semiconductor device for preventing reverse engineering |
| US6791191B2 (en) | 2001-01-24 | 2004-09-14 | Hrl Laboratories, Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations |
| US7294935B2 (en) * | 2001-01-24 | 2007-11-13 | Hrl Laboratories, Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using an apparent metal contact line terminating on field oxide |
| US6774413B2 (en) | 2001-06-15 | 2004-08-10 | Hrl Laboratories, Llc | Integrated circuit structure with programmable connector/isolator |
| US6740942B2 (en) | 2001-06-15 | 2004-05-25 | Hrl Laboratories, Llc. | Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact |
| TW507369B (en) * | 2001-10-29 | 2002-10-21 | Macronix Int Co Ltd | Silicon nitride read only memory structure for preventing antenna effect |
| US6744117B2 (en) * | 2002-02-28 | 2004-06-01 | Motorola, Inc. | High frequency semiconductor device and method of manufacture |
| US6897535B2 (en) | 2002-05-14 | 2005-05-24 | Hrl Laboratories, Llc | Integrated circuit with reverse engineering protection |
| US7049667B2 (en) | 2002-09-27 | 2006-05-23 | Hrl Laboratories, Llc | Conductive channel pseudo block process and circuit to inhibit reverse engineering |
| US6979606B2 (en) | 2002-11-22 | 2005-12-27 | Hrl Laboratories, Llc | Use of silicon block process step to camouflage a false transistor |
| AU2003293540A1 (en) | 2002-12-13 | 2004-07-09 | Raytheon Company | Integrated circuit modification using well implants |
| US7242063B1 (en) | 2004-06-29 | 2007-07-10 | Hrl Laboratories, Llc | Symmetric non-intrusive and covert technique to render a transistor permanently non-operable |
| US8168487B2 (en) | 2006-09-28 | 2012-05-01 | Hrl Laboratories, Llc | Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58197777A (ja) * | 1982-05-12 | 1983-11-17 | Mitsubishi Electric Corp | 半導体不揮発性記憶装置 |
| JPS616868A (ja) * | 1984-06-20 | 1986-01-13 | Nec Corp | Ｍｉｓ型電界効果半導体装置 |
| JPS6149475A (ja) * | 1984-08-17 | 1986-03-11 | Matsushita Electronics Corp | 紫外線照射型半導体装置 |
| JPS6236869A (ja) * | 1985-08-12 | 1987-02-17 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US4805138A (en) * | 1985-08-23 | 1989-02-14 | Texas Instruments Incorporated | An unerasable eprom cell |
| JPS62143476A (ja) * | 1985-12-18 | 1987-06-26 | Fujitsu Ltd | 半導体記憶装置 |
| US4758869A (en) * | 1986-08-29 | 1988-07-19 | Waferscale Integration, Inc. | Nonvolatile floating gate transistor structure |
| JPH061840B2 (ja) * | 1987-07-08 | 1994-01-05 | 日本電気株式会社 | 光遮へい型ｕｐｒｏｍ |
-
1988
- 1988-09-22 JP JP63239215A patent/JPH0777239B2/ja not_active Expired - Fee Related
-
1989
- 1989-09-22 EP EP89117585A patent/EP0360288B1/en not_active Expired - Lifetime
- 1989-09-22 DE DE68918032T patent/DE68918032T2/de not_active Expired - Fee Related
-
1991
- 1991-03-28 US US07/679,146 patent/US5070378A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE68918032D1 (de) | 1994-10-13 |
| EP0360288B1 (en) | 1994-09-07 |
| EP0360288A2 (en) | 1990-03-28 |
| DE68918032T2 (de) | 1995-05-04 |
| JPH0287577A (ja) | 1990-03-28 |
| EP0360288A3 (en) | 1990-10-31 |
| US5070378A (en) | 1991-12-03 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |