DE102017200167A1 - Halbleitervorrichtung und Verfahren der Fertigung derselben - Google Patents

Halbleitervorrichtung und Verfahren der Fertigung derselben Download PDF

Info

Publication number
DE102017200167A1
DE102017200167A1 DE102017200167.4A DE102017200167A DE102017200167A1 DE 102017200167 A1 DE102017200167 A1 DE 102017200167A1 DE 102017200167 A DE102017200167 A DE 102017200167A DE 102017200167 A1 DE102017200167 A1 DE 102017200167A1
Authority
DE
Germany
Prior art keywords
electrode
source
gate
source electrode
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102017200167.4A
Other languages
English (en)
Inventor
Koichi Fujita
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE102017200167A1 publication Critical patent/DE102017200167A1/de
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05025—Disposition the internal layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Eine Halbleitervorrichtung, die Elektroden von drei oder mehr Ebenen aufweist, weist auf: ein Halbleitersubstrat; eine Epitaxialschicht, die auf dem Halbleitersubstrat ausgebildet ist; einen Transistor, der auf der Epitaxialschicht ausgebildet ist; eine Source-Elektrode, die auf der Epitaxialschicht ausgebildet und elektrisch mit einer Source des Transistors verbunden ist; und eine Gate-Drawing-Elektrode, die auf der Epitaxialschicht ausgebildet und elektrisch mit einem Gate des Transistors verbunden ist, wobei die Source-Elektrode eine erste Source-Elektrode, eine zweite Source-Elektrode, welche eine Elektrode auf einer zweiten oder höheren Ebene auf der ersten Source-Elektrode ist, und eine dritte Source-Elektrode, welche eine Elektrode auf einer dritten oder höheren Ebene auf der zweiten Source-Elektrode und über der Gate-Drawing-Elektrode ist, und die Gate-Drawing-Elektrode eine Elektrode auf einer zweiten oder höheren Ebene auf der ersten Source-Elektrode und mit der ersten, zweiten und dritten Source-Elektrode umgeben ist.

Description

  • Hintergrund der Erfindung
  • Gebiet
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und ein Verfahren der Fertigung derselben.
  • Hintergrund
  • Parasitäre Komponenten wie ein Gate-Widerstand, eine Gate-Kapazität und ein Source-Widerstand müssen reduziert werden, um die Eigenschaften einer Halbleitervorrichtung, insbesondere eines horizontalen Feldeffekt-Transistors zu verbessern, welcher mit einer hohen Ausgangsleistung arbeitet, die von mehreren Watt bis zu mehreren Hundert Watt in einem Hochfrequenzband von einer Frequenz von 3MHz bis zu einer Frequenz von 3GHz reicht. Zu diesem Zweck sind eine Gate-Drawing-Elektrode und ein Source-Graben vorgeschlagen worden. Ein leeres Gehäuse bestehend aus einem teuren Metall und Keramik ist für einen horizontalen Feldeffekt-Transistor verwendet worden, um ein hohes Wärmeableitungsvermögen sicherzustellen. Weiter ist eine Anwendung eines kostengünstigen Plastik-Gussgehäuses oder eines kostengünstigen Flip-Chip-Gehäuses gefördert worden, um die Größe und Kosten eines Produkts zu reduzieren. Eine parasitäre Kapazität der Gate-Elektrode oder der Drain-Elektrode steigt jedoch unvorteilhaft, sodass die Hochfrequenzeigenschaften des Produkts verschlechtert werden.
  • Als ein Verfahren zum Reduzieren einer parasitären Kapazität einer Gate-Elektrode wird vorgeschlagen, dass eine Gate-Drawing-Elektrode mit einer Abschirmelektrode abgeschirmt wird, die auf einer Source mit einer Masse verbunden ist, um die Kapazitäten einer Drain-Elektrode und einer Gate-Elektrode zu reduzieren (siehe zum Beispiel veröffentlichte japanische Übersetzung Nr. 2005-519474 der internationalen PCT-Veröffentlichung).
  • Es wird vorgeschlagen, dass ein von einem mit Masse verbundenen Abschirmmetall umgebener Raum, eine Gate-Elektrode, eine Drain-Elektrode und eine Source-Elektrode hohl gestaltet werden, um eine parasitäre Kapazität bei einer Anwendung eines Gussgehäuses zu reduzieren, um so parasitäre Kapazitäten zwischen den Elektroden zu reduzieren (siehe zum Beispiel die offengelegte japanische Veröffentlichung Nr. 2004-6816 ). Als ein Verfahren zum Reduzieren eines Source-Widerstands ist eine Struktur vorgeschlagen worden, die eine Source-Elektrode unter Verwendung einer hochohmigen Silizium-Epitaxialschicht in einem Source-Bereich als einem Source-Graben direkt mit einer niederohmigen Unterschicht verbindet (siehe zum Beispiel US-Patent Nr. 7420247 ).
  • Wenn eine konventionelle Halbleitervorrichtung weiter in einer Größe reduziert worden ist, werden Abstände zwischen einer Gate-Elektrode, einer Drain-Elektrode und einer Source-Elektrode kleiner, sodass parasitäre Kapazitäten zwischen den Elektroden größer werden, sodass es schwierig wird, eine hohe Verstärkung zu erzielen. Aus diesem Grund müssen die parasitären Kapazitäten zwischen den Elektroden weiter reduziert werden. Da die Reduzierung einer Größe bewirkt, dass ein Wärmeableitungsvermögen abnimmt, ist unvorteilhafterweise eine Verbesserung eines Wärmeableitungsvermögens notwendig.
  • In der veröffentlichten, japanischen Übersetzung Nr. 2005-519474 der internationalen PCT-Veröffentlichung ist eine Gate-Drawing-Elektrode zwischen Source-Elektroden in einer ersten Ebene angeordnet, um einen Gate-Widerstand zu reduzieren, um so einen Hochfrequenzbetrieb zu verbessern. Weiter schirmt eine Abschirmelektrode, die zu einer Source in einer zweiten Ebene mit einer Masse verbunden ist, eine Gate-Elektrode von einer Drain-Elektrode ab, um die Kapazität der Gate-Elektrode zu reduzieren und um zu verhindern, dass die Kapazität in einer Anwendung eines Plastikgussgehäuses erhöht wird. Die Fläche eines Source-Bereiches der Halbleitervorrichtung wird jedoch größer, weil die Source-Elektrode und ein Gate-Drawing-Draht in der ersten Ebene ausgebildet sind, womit es schwierig wird, dass die Halbleitervorrichtung in einer Größe reduziert wird. Da eine Siliziumoxidschicht (SiO2) oder dergleichen, welche ein dielektrisches Material ist, zwischen der Gate-Elektrode und der Source-Abschirmelektrode vorhanden ist, wird eine Kapazität zwischen der Source und dem Gate unvorteilhafterweise größer, sodass es schwierig wird, einen Hochfrequenzbetrieb auszuführen.
  • In der offengelegten, japanischen Veröffentlichung Nr. 2004-6816 bewirkt die Gegenwart einer Glasabdeckschicht, die aus einer dielektrischen Schicht zwischen einer Gate-Elektrode und einer Drain-Elektrode gebildet ist, dass eine parasitäre Kapazität zwischen einem Gate und einem Drain generiert wird. Aus diesem Grund wird es nachteiligerweise schwierig, einen weiteren Hochfrequenzbetrieb auszuführen. In dem US-Patent Nr. 7420247 werden durch ein BURYING einer Source-Grabenöffnung, die eine hohe Stufe aufweist, unvorteilhafterweise ein Ansteigen einer Fläche eines Source-Bereichs und dergleichen verursacht.
  • Zusammenfassung
  • Die vorliegende Erfindung ist entwickelt worden, um die vorstehenden Probleme zu lösen, und hat zur Aufgabe, eine Halbleitervorrichtung, die verhindern kann, dass eine Hochfrequenzleistungsverstärkung abnimmt, und die in einer Größe reduziert werden kann, und ein Verfahren zur Fertigung derselben zu erhalten.
  • Gemäß der vorliegenden Erfindung weist eine Halbleitervorrichtung, die Elektroden von drei oder mehr Ebenen aufweist, auf: ein Halbleitersubstrat; eine Epitaxialschicht, die auf dem Halbleitersubstrat gebildet ist; einen Transistor, der auf der Epitaxialschicht ausgebildet ist; eine Source-Elektrode, die auf der Epitaxialschicht ausgebildet und elektrisch mit einer Source des Transistors verbunden ist; und eine Gate-Drawing-Elektrode, die auf der Epitaxialschicht ausgebildet und elektrisch mit einem Gate des Transistors verbunden ist, wobei die Source-Elektrode eine erste Source-Elektrode, eine zweite Source-Elektrode, welche eine Elektrode auf einer zweiten oder höheren Ebene auf der ersten Source-Elektrode ist, und eine dritte Source-Elektrode, welche eine Elektrode auf einer dritten oder höheren Ebene auf der zweiten Source-Elektrode und über der Gate-Drawing-Elektrode ist, aufweist, und die Gate-Drawing-Elektrode eine Elektrode auf einer zweiten oder höheren Ebene auf der ersten Source-Elektrode und umgeben mit der ersten, zweiten und dritten Source-Elektrode ist.
  • In der vorliegenden Erfindung wird, da die Gate-Drawing-Elektrode durch die erste, zweite und dritte Source-Elektrode umgeben ist, welche mit einer Masse verbunden sind, eine Ausgangsleistung, die in der Drain-Elektrode fließt, nicht zu der Gate-Drawing-Elektrode zurückgeführt, und es kann verhindert werden, dass eine Hochfrequenz-Leistungsverstärkung abnimmt. Da die Gate-Drawing-Elektrode auf der zweiten oder höheren Ebene durch die zweite Source-Elektrode auf einer zweiten oder höheren Ebene und die dritte Source-Elektrode auf einer dritten oder höheren Ebene umgeben ist, ist eine horizontale Abmessung reduziert, um zu ermöglichen, dass die Vorrichtung in einer Größe reduziert wird. Obwohl ein Plastikgussgehäuse oder ein Chip-Size-Gehäuse eingesetzt wird, kann verhindert werden, dass eine Hochfrequenzleistungsverstärkung abnimmt.
  • Andere und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der nachfolgenden Beschreibung ersichtlicher.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine Schnittansicht, die eine Halbleitervorrichtung gemäß einer Ausführungsform 1 der vorliegenden Erfindung zeigt.
  • 2 ist eine Schnittansicht, die eine Halbleitervorrichtung gemäß einer vergleichenden Ausführungsform 1 zeigt.
  • 3 ist eine Schnittansicht, die eine Halbleitervorrichtung gemäß einer vergleichenden Ausführungsform 2 zeigt.
  • 4 ist eine Schnittansicht, die eine Halbleitervorrichtung gemäß einer Ausführungsform 2 der vorliegenden Erfindung zeigt.
  • 5 ist eine Schnittansicht, die eine Halbleitervorrichtung gemäß einer Ausführungsform 3 der vorliegenden Erfindung zeigt.
  • 6 ist eine Schnittansicht, die eine Halbleitervorrichtung gemäß einer vergleichenden Ausführungsform 3 zeigt.
  • 7 ist eine Schnittansicht, die eine Halbleitervorrichtung gemäß einer Ausführungsform 4 der vorliegenden Erfindung zeigt.
  • 8 ist eine Draufsicht zum Erklären eines Verfahrens der Fertigung einer Halbleitervorrichtung gemäß der Ausführungsform 4 der vorliegenden Erfindung.
  • 9 bis 11 sind Schnittansichten zum Erklären des Verfahrens der Fertigung einer Halbleitervorrichtung gemäß der Ausführungsform 4 der vorliegenden Erfindung.
  • 12 und 13 sind Schnittansichten zum Erklären eines Verfahrens der Fertigung einer Halbleitervorrichtung gemäß einer Ausführungsform 5 der vorliegenden Erfindung.
  • 14 und 15 sind Draufsichten, die eine Halbleitervorrichtung gemäß einer Ausführungsform 6 der vorliegenden Erfindung zeigen.
  • 16 und 17 sind Schnittansichten zum Erklären des Verfahrens der Fertigung einer Halbleitervorrichtung gemäß der Ausführungsform 6 der vorliegenden Erfindung.
  • Beschreibung der Ausführungsformen
  • Eine Halbleitervorrichtung und ein Verfahren der Fertigung derselben gemäß den Ausführungsformen der vorliegenden Erfindung werden mit Bezug auf die Zeichnungen beschrieben. Die gleichen Komponenten werden durch die gleichen Bezugszeichen gekennzeichnet, und die wiederholte Beschreibung derselben kann weggelassen sein.
  • Ausführungsform 1
  • 1 ist eine Schnittansicht, die eine Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung zeigt. Die Halbleitervorrichtung ist ein horizontaler Hochfrequenz-Hochleistungs-Feldeffekt-Transistor (LDMOSFET), der Elektrode von drei oder mehr Ebenen aufweist.
  • Eine P–-Typ-Epitaxialschicht 2 ist auf einem P++-Typ-Halbleitersubstrat 1 ausgebildet. Auf der P–-Typ-Epitaxialschicht 2 sind eine P-Typ-Kanalschicht 3, eine N-Typ-Drain-Schicht 4, eine N–-Typ-Drain-Schicht 5, eine N+-Typ-Drain-Schicht 6, eine N+-Typ-Source-Schicht 7 und eine P++-Typ-Source-Sinker-Schicht 8 ausgebildet. Diese Diffusionsschichten sind durch Ionenimplantierung und thermische Diffusion von P-Typ- und N-Typ-Ionen ausgebildet.
  • Eine Gate-Elektrode 10 ist auf der P-Typ-Kanalschicht 3 durch eine Gate-Oxidschicht 9 ausgebildet. Die Gate-Elektrode 10 besteht aus Polysilizium und einem Metall-Silizid (WSi, CoSi, NiSi oder dergleichen). Eine erste Zwischenlagenschicht 11, die eine Siliziumoxidschicht ist, ist durch ein CVD-Verfahren oder dergleichen auf der Gate-Elektrode 10 ausgebildet. Auf diese Weise ist ein Transistor auf der Epitaxialschicht 2 ausgebildet.
  • Als eine Elektrode auf einer ersten Ebene sind eine erste Source-Elektrode 12a und eine erste Drain-Elektrode 13a, die aus Aluminium oder einem Verbundstoff davon bestehen, auf der P–-Typ-Epitaxialschicht 2 ausgebildet. Die erste Source-Elektrode 12a ist elektrisch mit der N+-Typ-Source-Schicht 7 und der P++-Typ-Source-Sinker-Schicht 8 verbunden. Die P++-Typ-Source-Sinker-Schicht 8 verbindet elektrisch die erste Source-Elektrode 12a mit dem P++-Typ-Halbleitersubstrat 1. Das P++-Typ-Halbleitersubstrat 1 ist mit einer Masse verbunden und wird als eine Source-Elektrode verwendet. Die erste Drain-Elektrode 13a ist elektrisch mit der N+-Typ-Drain-Schicht 6 verbunden. Eine zweite Zwischenlagenschicht 14, die eine Siliziumoxidschicht ist, ist durch ein CVD-Verfahren oder dergleichen auf der ersten Source-Elektrode 12a und der ersten Drain-Elektrode 13a ausgebildet.
  • Als eine Elektrode auf einer zweiten Ebene sind eine aus Aluminium oder einem Verbundstoff davon bestehende Gate-Drawing-Elektrode 15, eine zweite Source-Elektrode 12b und eine zweite Drain-Elektrode 13b ausgebildet. Die Gate-Drawing-Elektrode 15 ist elektrisch mit der Gate-Elektrode 10 verbunden. Die zweite Source-Elektrode 12b ist auf der ersten Source-Elektrode 12a ausgebildet. Die zweite Drain-Elektrode 13b ist auf der ersten Drain-Elektrode 13a ausgebildet. Eine dritte Zwischenlagenschicht 16, die eine Siliziumoxidschicht ist, ist durch ein CVD-Verfahren oder dergleichen auf der Gate-Drawing-Elektrode 15, der zweiten Source-Elektrode 12b und der zweiten Drain-Elektrode 13b ausgebildet.
  • Als eine Elektrode auf einer dritten Ebene sind eine dritte Source-Elektrode 12c und eine dritte Drain-Elektrode 13c bestehend aus Aluminium oder einem Verbundstoff davon ausgebildet. Die dritte Source-Elektrode 12c ist auf der zweiten Source-Elektrode 12b und über der Gate-Drawing-Elektrode 15 ausgebildet. Die erste, zweite und dritte Source-Elektrode 12a, 12b und 12c sind Source-Elektroden 12, die elektrisch mit der Source eines Transistors verbunden sind. Die Gate-Drawing-Elektrode 15 ist auf der ersten Source-Elektrode 12a ausgebildet und mit der ersten, zweiten und dritten Source-Elektrode 12a, 12b und 12c umgeben. Die zweite und dritte Zwischenlagenschicht 14 und 16 sind zwischen der Gate-Drawing-Elektrode 15 und den Source-Elektroden 12 ausgebildet. Eine Oberflächenschutzschicht 17 wie eine Siliziumnitridschicht ist durch ein CVD-Verfahren oder dergleichen auf der gesamten Oberfläche der Vorrichtung einschließlich der Oberflächen der Source-Elektroden 12 ausgebildet.
  • Eine Wirkung der vorliegenden Ausführungsform wird nachfolgend im Vergleich mit einer vergleichenden Ausführungsform beschrieben. 2 ist eine Schnittansicht, die eine Halbleitervorrichtung gemäß einer vergleichenden Ausführungsform 1 zeigt. Die erste Source-Elektrode 12a bedeckt die oberen Seiten der Gate-Elektrode 10 und der N–-Typ-Drain-Schicht 5. 3 ist eine Schnittansicht, die eine Halbleitervorrichtung gemäß einer vergleichenden Ausführungsform 2 zeigt. Die Gate-Drawing-Elektrode 15, die elektrisch mit der Gate-Elektrode 10 verbunden ist, ist auf der ersten Source-Elektrode 12a als eine Elektrode auf der zweiten Ebene ausgebildet.
  • In der vergleichenden Ausführungsform 2 wird, da die Gate-Drawing-Elektrode 15, die aus einem Material besteht, welches eine kleinere Widerstandsgröße aufweist als diejenige der Gate-Elektrode 10, und die eine größere Schnittfläche als diejenige der Gate-Elektrode 10 aufweist, verwendet wird, um einen Gate-Widerstand zu verringern, eine bessere Hochfrequenz-Charakteristik als diejenige in der vergleichenden Ausführungsform 1 erhalten. Da jedoch die Gate-Drawing-Elektrode 15 nicht elektromagnetisch von der ersten und zweiten Drain-Elektrode 13a und 13b abgeschirmt ist, steigt eine parasitäre Kapazität zwischen der Drain und dem Gate. Da die parasitäre Kapazität zwischen der Drain und dem Gate einer Ausgangsleistung ermöglicht, in der ersten und zweiten Drain-Elektrode 13a und 13b zu fließen, sodass sie zu der Gate-Drawing-Elektrode 15 zurückgeführt wird, sinkt eine Hochfrequenz-Leistungsverstärkung. Zusätzlich sind, wenn ein Plastikgussmaterial, welches ein dielektrisches Material ist, in einem Gehäuse verwendet wird, die oberen Seiten der Gate-Drawing-Elektrode 15 und der ersten und zweiten Drain-Elektrode 13a und 13b mit dem Plastikgussmaterial bedeckt. Aus diesem Grund steigt die parasitäre Kapazität zwischen der Drain und dem Gate weiter, und die Hochfrequenz-Leistungsverstärkung sinkt weiter.
  • In der vorliegenden Ausführungsform wird, da die Gate-Drawing-Elektrode 15 durch die erste, zweite und dritte Source-Elektrode 12a, 12b und 12c umgeben ist, welche mit einer Masse verbunden sind, obwohl ein Plastikgussgehäuse eingesetzt wird, eine Ausgangsleistung, die in der ersten, zweiten und dritten Drain-Elektrode 13a, 13b und 13c fließt, nicht zu der Gate-Drawing-Elektrode 15 zurückgeführt, und es kann verhindert werden, dass eine Hochfrequenz-Leistungsverstärkung sinkt.
  • In der veröffentlichten, japanischen Übersetzung Nr. 2005-519474 der internationalen PCT-Veröffentlichung sind die Source-Elektrode und die Gate-Drawing-Elektrode auf der ersten Ebene ausgebildet, und die Gate-Drawing-Elektrode ist durch die Elektrode auf der zweiten Ebene umgeben, sodass die Gate-Elektrode von der Drain-Elektrode abgeschirmt ist. Allerdings erschwert ein Ansteigen einer Fläche eines Source-Bereichs eine Reduzierung einer Größe der Vorrichtung. Im Gegensatz dazu wird in der vorliegenden Ausführungsform, da die Gate-Drawing-Elektrode 15 auf der zweiten Ebene durch die zweite und dritte Source-Elektrode 12b und 12c auf der zweiten und dritten Ebene umgeben ist, eine horizontale Abmessung reduziert, sodass es möglich wird, die Vorrichtung in einer Größe zu reduzieren.
  • Ausführungsform 2
  • 4 ist eine Schnittansicht, die eine Halbleitervorrichtung gemäß einer Ausführungsform 2 der vorliegenden Erfindung zeigt. Räume zwischen der Gate-Drawing-Elektrode 15 und den Source-Elektrode 12 weisen hole Strukturen 18 auf, die Räume aufweisen, welche durch Entfernen der zweiten und dritten Zwischenlagenschicht 14 und 16 erhalten werden. Die übrige Anordnung ist die gleiche wie diejenige in der Ausführungsform 1.
  • In der Ausführungsform 1 kann, da die zweite und dritte Zwischenlagenschicht 14 und 16 zwischen der Gate-Drawing-Elektrode 15 und der Source-Elektrode 12 vorhanden sind, eine parasitäre Kapazität zwischen dem Gate und der Source ansteigen, sodass eine Verschlechterung einer Hochfrequenz-Charakteristik verursacht wird. In der vorliegenden Ausführungsform ist die hole Struktur 18 zwischen der Gate-Drawing-Elektrode 15 und der Source-Elektrode 12 ausgebildet, um die parasitäre Kapazität zwischen dem Gate und der Source zu reduzieren. Aus diesem Grund kann die Vorrichtung gemäß der vorliegenden Ausführungsform kleiner ausgelegt werden als diejenige in der Ausführungsform 1. Obwohl ein Plastikgussgehäuse eingesetzt wird, kann verhindert werden, dass eine Hochfrequenz-Leistungsverstärkung sinkt.
  • Ausführungsform 3
  • 5 ist eine Schnittansicht, die eine Halbleitervorrichtung gemäß einer Ausführungsform 3 der vorliegenden Erfindung zeigt. Ein Source-Graben 19 ist durch ein Trockenätzverfahren oder dergleichen ausgebildet, sodass er sich von der P–-Typ-Epitaxialschicht 2 zu einem Teil des P++-Typ-Halbleitersubstrats 1 erstreckt. Eine P++-Typ-Source-Schicht 20 ist auf der Seitenwand und der unteren Oberfläche des Source-Grabens 19 durch Implantieren einer P-Typ-Verunreinigung wie Bor ausgebildet. Die erste Source-Elektrode 12a ist in dem Source-Graben 19 ausgebildet und ist elektrisch mit dem P++-Typ-Halbleitersubstrat 1, der N+-Typ-Source-Schicht 7 und der P++-Typ-Source-Schicht 20 in dem Source-Graben 19 verbunden. Die zweite Zwischenlagenschicht 14, die eine Siliziumoxidschicht ist, ist durch ein CVD-Verfahren oder dergleichen auf der ersten Source-Elektrode 12a und der ersten Drain-Elektrode 13a ausgebildet. Die Gate-Drawing-Elektrode 15 ist so ausgebildet, dass der Source-Graben 19 durch ein CVD-Verfahren, ein Sputter-Verfahren oder dergleichen mit einem Metallmaterial (W, Al oder dergleichen) bedeckt ist, nachdem die zweite Zwischenlagenschicht 14 ausgebildet ist, und wird weiter einem photochemischen Prozess und einem Ätzschritt unterzogen. Die dritte Zwischenlagenschicht 16, welche eine Siliziumoxidschicht ist, wird durch ein CVD-Verfahren oder dergleichen ausgebildet, nachdem die Gate-Drawing-Elektrode 15 ausgebildet ist.
  • Die zweite Source-Elektrode 12b, welche eine Elektrode auf der zweiten Ebene ist, ist auf der ersten Source-Elektrode 12a und über der Gate-Drawing-Elektrode 15 ausgebildet. Die Gate-Drawing-Elektrode 15 ist auf der ersten Source-Elektrode 12a ausgebildet und durch die erste und zweite Source-Elektrode 12a und 12b umgeben.
  • Eine Wirkung der vorliegenden Ausführungsform wird nachfolgend im Vergleich mit einer vergleichenden Ausführungsform 3 beschrieben. 6 ist eine Schnittansicht, die eine Halbleitervorrichtung gemäß der vergleichenden Ausführungsform 3 zeigt. In der vergleichenden Ausführungsform 3 ist der Source-Graben 19 in der P–-Typ-Epitaxialschicht 2 in dem Source-Bereich ausgebildet, sodass er die erste Source-Elektrode 12a direkt mit dem P++-Typ-Halbleitersubstrat 1 verbindet. Auf diese Weise werden ein Source-Masse-Widerstand und eine Source-Induktivität reduziert, um eine Vorrichtung mit einer hohen Ausgangsleistung zu erzielen. Da jedoch der Source-Graben 19 eine hohe Stufe darin ausgebildet aufweist, muss ein Abdeck-Prozess unter Verwendung einer CVD-Schicht oder dergleichen durchgeführt werden.
  • In der vorliegenden Ausführungsform reduziert die Anwendung des Source-Grabens 19 den Source-Masse-Widerstand und die Source-Induktivität, sodass es möglich ist, eine Vorrichtung mit hoher Ausgangsleistung zu erzielen. Weiter wird, da ein Gate-Widerstand bei einer Verwendung der Gate-Drawing-Elektrode 15 sinkt, eine Hochfrequenz-Charakteristik verbessert. Weiter wird, da die Gate-Drawing-Elektrode 15 durch die erste und zweite Source-Elektrode 12a und 12b umgeben ist, welche mit einer Masse verbunden sind, eine Ausgangsleistung, die in der ersten, zweiten und dritten Drain-Elektrode 13a, 13b und 13c fließt, nicht zu der Gate-Drawing-Elektrode zurückgeführt, und es kann verhindert werden, dass eine Hochfrequenz-Leistungsverstärkung sinkt, obwohl ein Plastikgussgehäuse eingesetzt wird.
  • Ausführungsform 4
  • 7 ist eine Schnittansicht, die eine Halbleitervorrichtung gemäß einer Ausführungsform 4 der vorliegenden Erfindung zeigt. Räume zwischen der Gate-Drawing-Elektrode 15 und den Source-Elektroden 12 weisen die holen Strukturen 18 auf, welche Räume aufweisen, die durch Entfernen der zweiten und dritten Zwischenlagenschichten 14 und 16 erhalten werden. Die übrige Anordnung ist die gleiche wie diejenige in der Ausführungsform 3. Eine Vorrichtung gemäß der vorliegenden Ausführungsform kann kleiner ausgelegt werden als die Vorrichtung gemäß der Ausführungsform 3. Obwohl ein Plastikgussgehäuse eingesetzt wird, kann verhindert werden, dass eine Hochfrequenz-Leistungsverstärkung sinkt.
  • Ein Verfahren der Fertigung einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform wird nachfolgend beschrieben. 8 ist eine Draufsicht zum Erklären eines Verfahrens der Fertigung einer Halbleitervorrichtung gemäß der Ausführungsform 4 der vorliegenden Erfindung. 9 bis 11 sind Schnittansichten zum Erklären des Verfahrens der Fertigung einer Halbleitervorrichtung gemäß der Ausführungsform 4 der vorliegenden Erfindung. 9 bis 11 korrespondieren zu einem Schnitt entlang einer Linie I-II in 8.
  • Die P–-Typ-Epitaxialschicht 2 wird auf dem P++-Typ-Halbleitersubstrat 1 ausgebildet. Ein Transistor, der eine P-Typ-Kanalschicht 3 und dergleichen aufweist, wird auf der P–-Typ-Epitaxialschicht 2 ausgebildet. Die Gate-Drawing-Elektrode 15, die elektrisch mit dem Gate des Transistors verbunden ist, wird auf der Epitaxialschicht 2 ausgebildet. Die zweite und dritte Zwischenlagenschicht 14 und 16, die erste Opferschichten sind, welche die Peripherie der Gate-Drawing-Elektrode 15 bedecken, werden gebildet. Die erste und die zweite Source-Elektrode 12a und 12b, die elektrisch mit der Source des Transistors verbunden sind, werden so ausgebildet, dass sie die Peripherie der resultierenden Struktur bedecken.
  • Wie in 8 und 9 gezeigt, wird ein Schlitzloch 20 in der zweiten Source-Elektrode 12b ausgebildet, welche die oberste Schicht der Source-Elektrode über dem Source-Graben 19 ist. Die Gate-Drawing-Elektrode 15 wird durch Gate-Drähte 21 und 22 auf beiden Seiten elektrisch mit den Gate-Elektroden 10 verbunden. In 8 ist ein aktiver Bereich 23 des Transistors durch eine gestrichelte Linie angezeigt. Wie in 9 gezeigt, wird eine Feldoxidschicht 24 in einem inaktiven Bereich des Transistors ausgebildet.
  • Wie in 10 gezeigt, wird ein Photoresist 25, das eine Öffnung nur um das Schlitzloch 20 herum aufweist, ausgebildet. Die zweite und dritte Zwischenlagenschicht 14 und 16 werden selektiv für die Gate-Drawing-Elektrode 15 und die Source-Elektroden 12 durch das Schlitzloch 20 unter Verwendung einer Flusssäure oder einer gemischten Säure, die eine Flusssäure enthält, geätzt, um die holen Strukturen 18 zwischen der Gate-Drawing-Elektrode 15 und den Source-Elektroden 12 auszubilden.
  • Wie in 11 gezeigt, wird das Photoresist 25 entfernt, und die Oberflächenschutzschicht 17 wie eine Glasdeckschicht wird auf der Source-Elektrode 12 ausgebildet. In diesem Fall kann, wenn die kurze Seite des Schlitzlochs 20 so festgelegt ist, dass sie eine Abmessung aufweist, welche gleich oder kleiner ist als zweimal die Dicke der Oberflächenschutzschicht 17, das Schlitzloch 20 mit der Oberflächenschutzschicht 17 versiegelt werden. Ein erstes Schlitzloch, das eine Abmessung der kurzen Seite aufweist, welche gleich oder kleiner ist als zweimal die Dicke der Oberflächenschutzschicht 17, und ein zweites Schlitzloch, das eine Abmessung der kurzen Seite aufweist, welche größer ist als zweimal die Dicke der Oberflächenschutzschicht 17, können jedoch so ausgebildet werden, dass das erste Schlitzloch mit der Oberflächenschutzschicht 17 versiegelt wird, ohne das zweite Schlitzloch zu versiegeln. Auf diese Weise sind die holen Strukturen 18 unvollständig versiegelt, um zu ermöglichen, zu verhindern, dass die holen Strukturen 18 durch thermische Ausdehnung von Luft in den holen Strukturen beschädigt werden.
  • Die vorstehenden Schritte ermöglichen, dass die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform, welche die holen Strukturen 18 aufweist, gefertigt wird. Die holen Strukturen 18 zwischen der Gate-Drawing-Elektrode 15 und den Source-Elektroden 12 gemäß der Ausführungsform 2 werden ebenfalls durch das gleiche Verfahren wie vorstehend beschrieben ausgebildet.
  • In der Ausführungsform 3 kann, da die zweite und dritte Zwischenlagenschicht 14 und 16 zwischen der Gate-Drawing-Elektrode 15 und den Source-Elektroden 12 vorhanden sind, eine parasitäre Kapazität zwischen dem Gate und der Source steigen, sodass eine Hochfrequenz-Charakteristik verschlechtert wird. In der vorliegenden Ausführungsform werden die holen Strukturen 18 zwischen der Gate-Drawing-Elektrode 15 und den Source-Elektroden 12 ausgebildet, um die parasitäre Kapazität zwischen dem Gate und der Source zu reduzieren. Aus diesem Grund kann die Vorrichtung kleiner ausgelegt werden als diejenige in der Ausführungsform 3. Obwohl ein Plastikgussgehäuse eingesetzt wird, kann verhindert werden, dass eine Hochfrequenz-Leistungsverstärkung sinkt.
  • Ausführungsform 5
  • 12 und 13 sind Schnittansichten zum Erklären eines Verfahrens der Fertigung einer Halbleitervorrichtung gemäß einer Ausführungsform 5 der vorliegenden Erfindung. Zuerst werden die gleichen Fertigungsschritte wie diejenigen in der Ausführungsform 4 ausgeführt.
  • Als Nächstes wird, wie in 12 gezeigt, eine Stopperschicht 26 durch ein CVD-Verfahren oder dergleichen auf der dritten Zwischenlagenschicht 16 ausgebildet, welche eine Siliziumoxidschicht ist. Die Stopperschicht 26 ist eine Siliziumnitridschicht oder eine andere isolierende Schicht, welche nicht durch ein Flusssäure oder eine gemischte Säure, die eine Flusssäure enthält, geätzt wird. Eine Siliziumoxidschicht 27, welche die Peripherie der zweiten Drain-Elektrode 13b bedeckt, wird durch ein CVD-Verfahren oder dergleichen auf der Stopperschicht 26 ausgebildet. Eine Source-Kontaktstelle 28 wird auf der Siliziumoxidschicht 27 ausgebildet. Die Source-Kontaktstelle 28 wird durch ein Source-Kontaktloch 29 elektrisch mit der Source-Elektrode 12 verbunden. Die Source-Kontaktstelle 28 wird so ausgebildet, dass sie die obere Seite des aktiven Teils des Transistors einschließlich der zweiten Drain-Elektrode 13b bedeckt. Die Oberflächenschutzschicht 17 wird auf der Source-Kontaktstelle 28 ausgebildet.
  • Wie in 13 gezeigt, wird die Siliziumoxidschicht 27 selektiv für die Stopperschicht 26 und die zweite Drain-Elektrode 13b geätzt, um unabhängige hole Strukturen 29 auszubilden, die elektromagnetisch von den holen Strukturen 18 um die Gate-Drawing-Elektrode 15 abgeschirmt sind. Ein Schlitzloch (nicht gezeigt) wird in der Source-Kontaktstelle 28 über der zweiten Drain-Elektrode 13b ausgebildet. Unter Verwendung des Schlitzlochs werden die holen Strukturen 29 gemäß der vorliegenden Ausführungsform wie die holen Strukturen 18 gemäß der Ausführungsform 4 ausgebildet.
  • In der vorliegenden Ausführungsform wird zusätzlich zu der Anordnung und der Wirkung der Ausführungsform 4 die Source-Kontaktstelle 28 verwendet, um zu ermöglichen, dass der Transistor auf der oberen Oberfläche der Vorrichtung mit einer Masse verbunden wird. Zusätzlich kann Wärme, die bei dem Betrieb des Transistors erzeugt wird, einfach von der oberen Oberfläche der Vorrichtung abgeleitet werden. Somit kann die Vorrichtung in einer Größe reduziert werden, und eine Masse-Induktivität sinkt, sodass es möglich wird, ein Hochfrequenz-Ausgangssignal zu erhalten. Weiter können Source-, Gate- und Drain-Anschlüsse auch auf der oberen Oberfläche der Vorrichtung ausgebildet werden, und eine Flip-Chip-Montage und eine Anwendung eines Chip-Size-Package (CSP) können erzielt werden. Die hole Struktur 29 wird zwischen der zweiten Drain-Elektrode 13b und der Source-Kontaktstelle 28 ausgebildet, um die parasitäre Kapazität zwischen der Drain und der Source zu reduzieren. Aus diesem Grund kann die Vorrichtung kleiner ausgelegt werden als diejenige in der Ausführungsform 4, und obwohl ein Plastikgussgehäuse eingesetzt wird, kann verhindert werden, dass eine Hochfrequenz-Leistungsverstärkung sinkt.
  • Ausführungsform 6
  • 14 und 15 sind Draufsichten, die eine Halbleitervorrichtung gemäß einer Ausführungsform 6 der vorliegenden Erfindung zeigen. Diese Ausführungsform wird durch Anwenden der Ausführungsform 5 auf ein Produkt erhalten, welches als Flip-Chip montiert werden kann.
  • 14 zeigt einen Zustand, der erhalten wird, bevor eine Erhebungselektrode ausgebildet ist. Eine Gate-Kontaktstelle 30 ist durch einen Gate-Draht 31 elektrisch mit der Gate-Drawing-Elektrode 15 verbunden. Die Drain-Kontaktstelle 32 ist elektrisch mit der zweiten Drain-Elektrode 13b verbunden.
  • 15 zeigt einen Zustand, der erhalten wird, nachdem die Erhebungselektrode ausgebildet ist. Eine Source-Erhebungselektrode 33, eine Gate-Erhebungselektrode 34 und eine Drain-Erhebungselektrode 35 sind jeweils auf der Source-Kontaktstelle 28, der Gate-Kontaktstelle 30 und der Drain-Kontaktstelle 32 ausgebildet. Die Source-Erhebungselektrode 33, die Gate-Erhebungselektrode 34 und die Drain-Erhebungselektrode 35 bestehen aus einem Metallmaterial wie Kupfer, Gold oder einem Lötmaterial und werden durch ein Beschichtungsverfahren oder dergleichen ausgebildet.
  • Ein Verfahren der Fertigung einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform wird nachfolgend beschrieben. 16 und 17 sind Schnittansichten zum Erklären des Verfahrens der Fertigung einer Halbleitervorrichtung gemäß der Ausführungsform 6 der vorliegenden Erfindung. 16 und 17 korrespondieren zu Querschnitten entlang einer Linie I-II in 15.
  • Zuerst werden die gleichen Fertigungsschritte wie diejenigen in der Ausführungsform 5 ausgeführt. Als Nächstes wird, wie in 16 gezeigt, auf der gesamten Fläche des Chips auf der Source-Kontaktstelle 28 und der Oberflächenschutzschicht 17 durch ein Überzugverfahren oder dergleichen eine Harzschicht 36 wie Polyimid oder Plastik ausgebildet.
  • Wie in 17 gezeigt, werden Öffnungen in der Oberflächenschutzschicht 17 und der Harzschicht 36 durch ein Trockenätzverfahren oder dergleichen ausgebildet, um ein Kontaktloch 37 auszubilden. Ein Metallmaterial wie Kupfer oder Wolfram wird durch ein Beschichtungsverfahren, ein CVD-Verfahren oder dergleichen in dem Kontaktloch 37 eingebettet, um einen Steckdraht 38 auszubilden. Die Source-Erhebungselektrode 33, die aus Kupfer, Gold, einem Lötmaterial oder dergleichen besteht, wird auf dem Steckdraht 38 ausgebildet. Die Source-Erhebungselektrode 33 wird genau über dem Source-Kontaktloch 29 ausgebildet. Obwohl nicht gezeigt, werden in diesem Schritt die Gate-Erhebungselektrode 34 und die Drain-Erhebungselektrode 35 jeweils auf der Gate-Kontaktstelle 30 und der Drain-Kontaktstelle 32 ausgebildet.
  • In der vorliegenden Ausführungsform werden auf der oberen Oberfläche der Vorrichtung die Source-Erhebungselektrode 33, die Gate-Erhebungselektrode 34 und die Drain-Erhebungselektrode 35 jeweils auf der Source-Kontaktstelle 28, der Gate-Kontaktstelle 30 und der Drain-Kontaktstelle 32 ausgebildet. Auf diese Weise sinken die Induktivitätskomponenten des Gates, der Source und der Drain, sodass es möglich wird, eine Hochfrequenzverstärkung zu erhöhen. Eine Anwendung eines Chip-Size-Package-(CSP-)Produkts, das eine Größe gleich derjenigen eines äußeren Umfangs 39 des Transistor-Chips aufweist, kann erzielt werden, und das Produkt kann verglichen mit einem herkömmlichen Produkt in einer Größe wesentlich reduziert werden.
  • Wenn die Harzschicht 36, die ein dielektrisches Material ist, auf der oberen Oberfläche der Vorrichtung ausgebildet wird, verschlechtert ein Ansteigen von parasitären Kapazitäten zwischen der Gate-Elektrode, der Drain-Elektrode und der Source-Elektrode eine Hochfrequenz-Charakteristik. Aus diesem Grund schlägt die japanische ungeprüfte Patentveröffentlichung Nr. 2004-6816 vor, dass die Gate-Elektrode, die Drain-Elektrode und die Source-Elektrode durch ein Abschirmmetall elektromagnetisch abgeschirmt werden und die Räume zwischen einem Abschirmmetall und den Elektroden hol ausgelegt werden, um so die Kapazitäten zwischen den Elektroden zu reduzieren. In den Ausführungsformen 5 und 6 ist die unabhängige hole Struktur 29, die elektromagnetisch von der holen Struktur 18 um die Gate-Drawing-Elektrode 15 herum abgeschirmt ist, zwischen der zweiten Drain-Elektrode 13b und der Source-Kontaktstelle 28 ausgebildet. Aus diesem Grund ist die parasitäre Kapazität zwischen dem Gate und der Drain geringer als diejenige in der japanischen ungeprüften Patentveröffentlichung Nr. 2004-6816. Somit können, obwohl die Harzschicht 36, die ein dielektrisches Material ist, auf dem oberen Teil des Transistors ausgebildet ist, die parasitären Kapazitäten zwischen dem Gate und der Drain, zwischen dem Gate und der Source sowie zwischen der Drain und der Source reduziert werden, somit kann verhindert werden, dass die Hochfrequenz-Charakteristik verschlechtert wird.
  • Da die Source-Erhebungselektrode 33 genau über dem Source-Kontaktloch 29 ausgebildet ist, kann von einem aktiven Bereich des Transistors erzeugte Wärme abgeleitet werden. Aus diesem Grund kann vorteilhaft verhindert werden, dass die Halbleitervorrichtung beschädigt wird, und die lange Lebensdauer der Halbleitervorrichtung kann erzielt werden. In dieser Ausführungsform kann, obwohl die Struktur in der Ausführungsform 5 verwendet wird, obwohl eine Erhebungselektrode auf der oberen Oberfläche der Struktur in der Ausführungsform 2 ausgebildet wird, die gleiche Wirkung angestrebt werden.
  • Obwohl die Ausführungsformen 1, 2, 5 und 6 die Elektrodenstrukturen beschreiben, die jede drei Ebenen aufweisen, können mehr als drei Ebenen vorhanden sein. Genauer sind die zweite Source-Elektrode 12b und die Gate-Drawing-Elektrode 15 nicht auf Elektroden auf der zweiten Ebene beschränkt, und Elektroden auf einer höheren als der zweiten Ebene können verwendet werden. Die dritte Source-Elektrode 12c ist nicht auf eine Elektrode auf der dritten Ebene beschränkt, und eine Elektrode auf einer höheren als der dritten Ebene kann verwendet werden. Obwohl die Ausführungsformen 3 und 4 Elektrodenstrukturen auf zwei Ebenen beschreiben, können die Strukturen mehr als zwei Ebenen aufweisen. Genauer ist die zweite Source-Elektrode 12b nicht auf eine Elektrode auf der zweiten Ebene beschränkt, und eine Elektrode auf einer höheren als der zweiten Ebene kann verwendet werden. In jedem Fall muss die Gate-Drawing-Elektrode 15 nur zwischen einer Elektrode auf einer höchsten Ebene und einer Elektrode auf einer niedrigsten Ebene ausgebildet werden.
  • Die Ausführungsformen 1 bis 6 beschreiben horizontale Hochfrequenz-Hochleistungs-Feldeffekt-Transistoren eines N-Kanal-Typs, die Siliziumsubstrate verwenden. Die vorliegende Erfindung kann jedoch ebenso auf einen horizontalen Hochfrequenz-Hochleistungs-Feldeffekt-Transistor eines P-Kanal-Typs angewendet werden, um die gleiche Wirkung anzustreben wie vorstehend beschrieben. Die vorliegende Erfindung kann ebenso auf einen horizontalen Feldeffekt-Transistor angewendet werden, der SiC, GaN, GaAs und andere Verbundstoffe als Halbleitermaterialien eines Halbleitersubstrats und eine Epitaxialschicht verwendet, um die gleiche Wirkung anzustreben wie vorstehend beschrieben.
  • Offenbar sind angesichts der vorstehenden Lehren viele Modifikationen und Variationen der vorliegenden Erfindung möglich. Es soll deshalb verstanden werden, dass innerhalb des Gültigkeitsumfangs der angehängten Ansprüche die Erfindung anders als ausdrücklich beschrieben ausgeführt werden kann.
  • Die gesamte Offenbarung der japanische Patentanmeldung Nr. 2016-019685 , eingerichtet am 4. Februar 2016, einschließlich Beschreibung, Ansprüchen, Zeichnungen und Zusammenfassung, auf welcher die Priorität der vorliegenden Anmeldung basiert, ist hierin durch Bezugnahme in ihrer Gesamtheit eingeschlossen.
  • Bezugszeichenliste
    • 1
    n–-Typ-Halbleitersubstrat (Substrat),
    2
    p+-Typ-Anodenschicht,
    3
    p+-Typ-Schutzringschicht,
    5
    n+-Typ-Kathodenschicht,
    6
    Anodenelektrode,
    7
    Kathodenelektrode,
    8
    Vertiefung
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2005-519474 [0003, 0006, 0034]
    • JP 2004-6816 [0004, 0007, 0060]
    • US 7420247 [0004, 0007]
    • JP 2016-019685 [0065]

Claims (13)

  1. Halbleitervorrichtung, die Elektroden von drei oder mehr Ebenen aufweist, aufweisend: ein Halbleitersubstrat (1); eine Epitaxialschicht (2), die auf dem Halbleitersubstrat (1) ausgebildet ist; einen Transistor, der auf der Epitaxialschicht (2) ausgebildet ist; eine Source-Elektrode (12), die auf der Epitaxialschicht (2) ausgebildet und elektrisch mit einer Source des Transistors verbunden ist; und eine Gate-Drawing-Elektrode (15), die auf der Epitaxialschicht (2) ausgebildet und elektrisch mit einem Gate des Transistors verbunden ist, wobei die Source-Elektrode (12) eine erste Source-Elektrode (12a), eine zweite Source-Elektrode (12b), welche eine Elektrode auf einer zweiten oder höheren Ebene auf der ersten Source-Elektrode (12a) ist, und eine dritte Source-Elektrode (12c), welche eine Elektrode auf einer dritten oder höheren Ebene auf der zweiten Source-Elektrode (12b) und über der Gate-Drawing-Elektrode (15) ist, aufweist, und die Gate-Drawing-Elektrode (15) eine Elektrode auf einer zweiten oder höheren Ebene auf der ersten Source-Elektrode (12a) und mit der ersten, zweiten und dritten Source-Elektrode (12a, 12b, 12c) umgeben ist.
  2. Halbleitervorrichtung, die Elektroden von zwei oder mehr Ebenen aufweist, aufweisend: ein Halbleitersubstrat (1); eine Epitaxialschicht (2), die auf dem Halbleitersubstrat (1) ausgebildet ist und in welcher ein Source-Graben (19) ausgebildet ist; einen Transistor, der auf der Epitaxialschicht (2) ausgebildet ist; eine Source-Elektrode (12), die auf der Epitaxialschicht (2) ausgebildet und elektrisch mit einer Source des Transistors verbunden ist; und eine Gate-Drawing-Elektrode (15), die auf der Epitaxialschicht (2) ausgebildet und elektrisch mit einem Gate des Transistors verbunden ist, wobei die Source-Elektrode (12) eine erste Source-Elektrode (12a), die in dem Source-Graben (19) ausgebildet ist, und eine zweite Source-Elektrode (12b), welche eine Elektrode auf einer zweiten oder höheren Ebene auf der ersten Source-Elektrode (12a) und über der Gate-Drawing-Elektrode (15) ist, aufweist, und die Gate-Drawing-Elektrode (15) auf der ersten Source-Elektrode (12a) ausgebildet und mit der ersten und zweiten Source-Elektrode (12a, 12b) umgeben ist.
  3. Halbleitervorrichtung gemäß Anspruch 1 oder 2, weiter aufweisend eine isolierende Schicht (16), die zwischen der Gate-Drawing-Elektrode (15) und der Source-Elektrode (12) ausgebildet ist.
  4. Halbleitervorrichtung gemäß Anspruch 1 oder 2, wobei eine erste hole Struktur (18) zwischen der Gate-Drawing-Elektrode (15) und der Source-Elektrode (12) ausgebildet ist.
  5. Halbleitervorrichtung gemäß Anspruch 4, weiter aufweisend: eine Drain-Elektrode (13a, 13b, 13c), die auf der Epitaxialschicht (2) ausgebildet und elektrisch mit einer Drain des Transistors verbunden ist; und eine Source-Kontaktstelle (28), die über der Drain-Elektrode (13a, 13b, 13c) ausgebildet und elektrisch mit der Source-Elektrode (12) verbunden ist, wobei eine zweite hole Struktur (29), die von der ersten holen Struktur (18) um die Gate-Drawing-Elektrode (15) elektromagnetisch abgeschirmt ist, zwischen der Drain-Elektrode (13a, 13b, 13c) und der Source-Kontaktstelle (28) ausgebildet ist.
  6. Halbleitervorrichtung gemäß Anspruch 5, wobei die Source-Kontaktstelle (28) so ausgebildet ist, dass sie eine obere Seite eines aktiven Teils des Transistors bedeckt.
  7. Halbleitervorrichtung gemäß Anspruch 5 oder 6, weiter aufweisend: ein Source-Kontaktloch (29), das die Source-Elektrode (12) elektrisch mit der Source-Kontaktstelle (28) verbindet; eine Gate-Kontaktstelle (30), die elektrisch mit der Gate-Drawing-Elektrode (15) verbunden ist; eine Drain-Kontaktstelle (32), die elektrisch mit der Drain-Elektrode (13a, 13b, 13c) verbunden ist; und eine Source-Erhebungselektrode (33), eine Gate-Erhebungselektrode (34) und eine Drain-Erhebungselektrode (35), die jeweils auf der Source-Kontaktstelle (28), der Gate-Kontaktstelle (30) und der Drain-Kontaktstelle (32) ausgebildet sind, wobei die Source-Erhebungselektrode (33) genau über dem Source-Kontaktloch (29) ausgebildet ist.
  8. Verfahren der Fertigung einer Halbleitervorrichtung, aufweisend: Ausbilden einer Epitaxialschicht (2) auf einem Halbleitersubstrat (1); Ausbilden eines Transistors auf der Epitaxialschicht (2); Ausbilden einer Gate-Drawing-Elektrode (15), die elektrisch mit einem Gate des Transistors auf der Epitaxialschicht (2) verbunden ist; Ausbilden einer ersten Opferschicht (14, 16), die eine Peripherie der Gate-Drawing-Elektrode (15) bedeckt; Ausbilden einer Source-Elektrode (12), die elektrisch mit einer Source des Transistors verbunden ist, sodass sie eine Peripherie der ersten Opferschicht (14, 16) bedeckt; Ausbilden eines Schlitzlochs (20) in einer obersten Schicht der Source-Elektrode (12); und selektives Ätzen der ersten Opferschicht (14, 16) für die Gate-Drawing-Elektrode (15) und die Source-Elektrode (12) durch das Schlitzloch (20), um eine erste hole Struktur (18) zwischen der Gate-Drawing-Elektrode (15) und der Source-Elektrode (12) auszubilden.
  9. Verfahren gemäß Anspruch 8, wobei der Schritt des Ausbildens der Source-Elektrode (12) aufweist: Ausbilden einer ersten Source-Elektrode (12a); Ausbilden einer zweiten Source-Elektrode (12b), welche eine Elektrode auf einer zweiten oder höheren Ebene auf der ersten Source-Elektrode (12a) ist; und Ausbilden einer dritten Source-Elektrode (12c), welche eine Elektrode auf einer dritten oder höheren Ebene auf der zweiten Source-Elektrode (12b) und über der Gate-Drawing-Elektrode (15) ist, und die Gate-Drawing-Elektrode (15) eine Elektrode auf einer zweiten oder höheren Ebene ist, die auf der ersten Source-Elektrode (12a) ausgebildet und mit der ersten, zweiten und dritten Source-Elektrode (12a, 12b, 12c) umgeben ist.
  10. Verfahren gemäß Anspruch 8, weiter aufweisend ein Ausbilden eines Source-Grabens (19) in der Epitaxialschicht (2), wobei der Schritt des Ausbildens der Source-Elektrode (12) aufweist: Ausbilden einer ersten Source-Elektrode (12a) in dem Source-Graben (19); und Ausbilden einer zweiten Source-Elektrode (12b), welche eine Elektrode auf einer zweiten oder höheren Ebene auf der ersten Source-Elektrode (12a) und über der Gate-Drawing-Elektrode (15) ist, und die Gate-Drawing-Elektrode (15) auf der ersten Source-Elektrode (12a) ausgebildet und mit der ersten und zweiten Source-Elektrode (12a, 12b) umgeben ist.
  11. Verfahren gemäß einem der Ansprüche 8 bis 10, weiter aufweisend ein Ausbilden einer Oberflächenschutzschicht (17) auf der Source-Elektrode (12), um das Schlitzloch (20) zu versiegeln, wobei eine Abmessung einer kurzen Seite eines Schlitzlochs (20) gleich oder kleiner als zweimal eine Dicke der Oberflächenschutzschicht (17) ist.
  12. Verfahren gemäß einem der Ansprüche 8 bis 10, weiter aufweisend: Ausbilden von ersten und zweiten Schlitzlöchern als das Schlitzloch (20); und Ausbilden einer Oberflächenschutzschicht (17), sodass sie das erste Schlitzloch versiegelt und das zweite Schlitzloch nicht versiegelt, wobei eine Abmessung einer kurzen Seite eines ersten Schlitzlochs (20) gleich oder kleiner ist als zweimal eine Dicke der Oberflächenschutzschicht (17), und eine Abmessung einer kurzen Seite eines zweiten Schlitzlochs (20) größer ist als zweimal die Dicke der Oberflächenschutzschicht (17).
  13. Verfahren gemäß einem der Ansprüche 8 bis 12, weiter aufweisend: Ausbilden einer isolierenden Schicht auf der Epitaxialschicht (2); Ausbilden einer Stopperschicht (26) auf der isolierenden Schicht; Ausbilden einer Drain-Elektrode (13a, 13b, 13c), die elektrisch mit einer Drain des Transistors auf der Epitaxialschicht (2) verbunden ist; und Ausbilden einer zweiten Opferschicht (27), die eine Peripherie der Drain-Elektrode (13a, 13b, 13c) auf der Stopperschicht (26) bedeckt; Ausbilden einer Source-Kontaktstelle (28), die elektrisch mit der Source-Elektrode (12) auf der zweiten Opferschicht (27) verbunden ist; und selektives Ätzen der zweiten Opferschicht (27) für die Stopperschicht (26) und die Drain-Elektrode (13a, 13b, 13c), um eine zweite hole Struktur (29), die elektromagnetisch von der ersten holen Struktur (18) um die Gate-Drawing-Elektrode (15) abgeschirmt ist, zwischen der Drain-Elektrode (13a, 13b, 13c) und der Source-Kontaktstelle (28) auszubilden.
DE102017200167.4A 2016-02-04 2017-01-09 Halbleitervorrichtung und Verfahren der Fertigung derselben Withdrawn DE102017200167A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016019685A JP6540528B2 (ja) 2016-02-04 2016-02-04 半導体装置及びその製造方法
JP2016-019685 2016-02-04

Publications (1)

Publication Number Publication Date
DE102017200167A1 true DE102017200167A1 (de) 2017-08-10

Family

ID=59382590

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102017200167.4A Withdrawn DE102017200167A1 (de) 2016-02-04 2017-01-09 Halbleitervorrichtung und Verfahren der Fertigung derselben

Country Status (4)

Country Link
US (1) US9882011B2 (de)
JP (1) JP6540528B2 (de)
CN (1) CN107068741B (de)
DE (1) DE102017200167A1 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018060879A (ja) * 2016-10-04 2018-04-12 ラピスセミコンダクタ株式会社 半導体装置
CN108807383B (zh) * 2017-04-28 2021-01-26 联华电子股份有限公司 半导体元件及其制作方法
CN113013036B (zh) * 2019-12-20 2023-03-14 上海新微技术研发中心有限公司 碳化硅半导体器件的制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006816A (ja) 2002-04-17 2004-01-08 Sanyo Electric Co Ltd 半導体スイッチ回路装置およびその製造方法
JP2005519474A (ja) 2002-02-28 2005-06-30 フリースケール セミコンダクター インコーポレイテッド 高周波半導体デバイスとその製造方法
US7420247B2 (en) 2005-08-12 2008-09-02 Cicion Semiconductor Device Corp. Power LDMOS transistor
JP2016019685A (ja) 2014-07-15 2016-02-04 サミー株式会社 遊技機

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6853072B2 (en) 2002-04-17 2005-02-08 Sanyo Electric Co., Ltd. Semiconductor switching circuit device and manufacturing method thereof
JP4343571B2 (ja) * 2002-07-31 2009-10-14 株式会社ルネサステクノロジ 半導体装置の製造方法
US7109562B2 (en) * 2005-02-07 2006-09-19 Leadtrend Technology Corp. High voltage laterally double-diffused metal oxide semiconductor
EP2880688B1 (de) * 2012-07-31 2020-07-15 Silanna Asia Pte Ltd. Leistungsvorrichtungsintegration auf einem gemeinsamen substrat
US8999782B2 (en) * 2013-03-11 2015-04-07 Semiconductor Components Industries, Llc Process of forming an electronic device including a vertical conductive structure
US9165925B2 (en) * 2013-08-28 2015-10-20 Taiwan Semiconductor Manufacturing Company Limited Structures and methods for ring oscillator fabrication

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005519474A (ja) 2002-02-28 2005-06-30 フリースケール セミコンダクター インコーポレイテッド 高周波半導体デバイスとその製造方法
JP2004006816A (ja) 2002-04-17 2004-01-08 Sanyo Electric Co Ltd 半導体スイッチ回路装置およびその製造方法
US7420247B2 (en) 2005-08-12 2008-09-02 Cicion Semiconductor Device Corp. Power LDMOS transistor
JP2016019685A (ja) 2014-07-15 2016-02-04 サミー株式会社 遊技機

Also Published As

Publication number Publication date
US9882011B2 (en) 2018-01-30
CN107068741A (zh) 2017-08-18
JP6540528B2 (ja) 2019-07-10
US20170229552A1 (en) 2017-08-10
JP2017139352A (ja) 2017-08-10
CN107068741B (zh) 2020-09-15

Similar Documents

Publication Publication Date Title
DE102014213565B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102015103318B4 (de) Halbleiter-Bauelement mit einer Passivierungsschicht und Verfahren zum Herstellen eines solchen
DE102017113680B4 (de) Verfahren zum herstellen einer halbleitervorrichtung mit einem ldmos-transistor
DE112017002530B4 (de) Halbleitereinheit und verfahren zur herstellung derselben
DE102014101074B4 (de) Durchkontaktierungen und Verfahren zu ihrer Ausbildung
DE102014102087B4 (de) Kontaktflecke über prozesssteuerungs-/überwachungs-strukturen in einem halbleiterchip
DE102011087064A1 (de) Halbleitervorrichtung und Verfahren für deren Herstellung
DE112016007257B4 (de) Siliziumcarbid-Halbleitervorrichtung
DE102014209931A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102008060704A1 (de) Zusammengesetzter Passivierungsprozess für Nitrid-Feldeffekttransistoren
DE102016115822A1 (de) Halbleitervorrichtung mit einer struktur zum schutz gegen elektrostatische entladung
DE102017200167A1 (de) Halbleitervorrichtung und Verfahren der Fertigung derselben
DE102022000194A1 (de) Spritzguss-packaging für vorrichtungen aus halbleitern mit breiter bandlücke
DE10129289A1 (de) Halbleitervorrichtung mit einer Diode für eine Eingangschutzschaltung einer MOS-Vorrichtung und Verfahren zu deren Herstellung
DE10351028A1 (de) Halbleiter-Bauteil sowie dafür geeignetes Herstellungs-/Montageverfahren
DE4239457A1 (en) Semiconductor wafer structure forming peripheral structure of semiconductor device chip - has insulating layer on surface of substrate with mutually insulated openings which respectively surround device areas on substrate
DE102004041904B4 (de) Verfahren zur Einstellung eines Serienwiderstandes am Gate eines Leistungstransistors
DE102021134457A1 (de) Verfahren und strukturen zum kontaktieren des abschirmleiters in einer halbleitervorrichtung
DE102017200452A1 (de) Verfahren zur Fertigung einer Halbleitervorrichtung
DE2406807A1 (de) Integrierte halbleiterschaltung
DE102020123254A1 (de) Halbleitervorrichtung
DE69233604T2 (de) Struktur zur unterdrückung einer durch eine aufladung im dielektrikum verursachte feldumkehrung
DE102006031539A1 (de) Integrierter Halbleiterchip mit lateraler Wärmedämmung
DE102014116078A1 (de) Halbleitervorrichtung und verfahren zum herstellen dieser
DE102014116262A1 (de) Halbleitervorrichtungen und Verfahren zu ihrer Herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R084 Declaration of willingness to licence
R016 Response to examination communication
R120 Application withdrawn or ip right abandoned