DE10351028A1

DE10351028A1 - Halbleiter-Bauteil sowie dafür geeignetes Herstellungs-/Montageverfahren

Info

Publication number: DE10351028A1
Application number: DE10351028A
Authority: DE
Inventors: Anton Dr.-Ing. Mauder
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-10-31
Filing date: 2003-10-31
Publication date: 2005-06-09
Anticipated expiration: 2023-11-01
Also published as: DE10351028B4; US7378741B2; US20050121795A1

Abstract

Ein Halbleiterbauteil (1) weist ein Substrat (21) und eine auf/in dem Substrat (21) ausgebildete Struktur (22, 23) aus Halbleiter-/Isolator-/Leiterschichten (24 bis 26) auf. Ferner ist eine Isolatorschicht (32) vorgesehen, die die Oberfläche und wenigstens Teile der Seitenwände des Halbleiterbauteils (1) bedeckt, jedoch einen Teil der Oberfläche der Struktur (22, 23) freilässt. Weiterhin ist eine Leiterschicht (33) vorgesehen, die auf der Isolatorschicht (32) aufgebracht ist und zusätzlich den durch die Isolatorschicht (32) freigelassenen Teil des Oberflächengebiets der Struktur (22, 23) bedeckt.

Description

Die Erfindung betrifft ein Halbleiterbauteil sowie ein dafür geeignetes Herstellungs-/Montageverfahren.
Leistungshalbleiterbauteile sind im Vergleich zu IC-Bauteilen mit nur wenigen Pins (im Regelfall zwei bis drei) versehen. Die Ausnutzbarkeit eines derartigen Bauteils hängt stark davon ab, wie effektiv die in dem Halbleiterbauteil erzeugte Verlustwärme nach außen abgeleitet werden kann. Wenn nämlich die Verlustwärme über die nur wenigen Pins nicht schnell genug abtransportiert werden kann, kann das Halbleiterbauteil im schlimmsten Fall zerstört werden. Bei Oberflächenmontierten Halbleiterbauelementen kann diesem Problem dadurch begegnet werden, dass das Halbleiterbauteil auf ein Leadframe aufgebracht wird, das umpresst und dann seinerseits auf eine Platine gelötet wird. Die in dem Halbleiterbauteil erzeugte Verlustwärme kann dann über das Leadframe und den zwischen Leadframe und Platine ausgebildeten Lötkontakt effektiv abgeleitet werden. Ein weiteres Problem derartiger Halbleiterbauteile liegt in den punktförmigen Anschlussstellen für den Laststrom begründet. Diese sind gewöhnlicherweise durch Bonddrähte mit den Pins des Gehäuses, das das Halbleiterbauteil beziehungsweise Leadframe umgibt, verbunden und führen einerseits zu einer Begrenzung einer Stromtragfähigkeit und Homogenität der Stromverteilung auf dem Halbleiterbauteil, andererseits zu zusätzlichen unerwünschten Streuinduktivitäten. Auch können die punktförmig ausgestalteten Anschlussstellen zum Beaufschlagen des Halbleiterbauteils mit Laststrom bei Stoßstrom- oder Überlastbedingungen zur begrenzenden Größe des Halbleiterbauelements werden.
Die oben genannten Probleme treten insbesondere bei Standardgehäusen (beispielsweise TO-263 oder D-Pak) auf. Weiterhin sind die Kosten derartiger Gehäuse sowie entsprechende Montageprozesse der Halbleiterbauelemente in die Gehäuse nicht zu vernachlässigende Kostenfaktoren. SMD-Gehäuse bzw. Axial-Gehäuse, die keinen mit der Platine verlötbaren Kühlanschluss aufweisen, haben wiederum den Nachteil, dass die erzeugte Verlustwärme nicht schnell genug abgeleitet werden kann, da diese ausschließlich über die Anschlussbeinchen der Gehäuse erfolgen kann. Axial-Gehäuse können zudem nur auf der Vorderseite einer Platine angebracht werden, was die Montageflexibilität stark einschränkt.

Die vorangehend beschriebene Problematik soll im Folgenden unter Bezugnahme auf 1 anhand konkreter Beispiele nochmals erläutert werden. In 1 ist ein Halbleiterbauteil 1 gezeigt, das in verschiedene Gehäuse (ein erstes bis fünftes Gehäuse 2a bis 2e) montiert ist. In einer ersten Ausführungsform 3a wird das Halbleiterbauteil 1 sowohl an dessen Oberseite als auch an dessen Unterseite kontaktiert, wobei die Unterseite des Halbleiterbauteils 1 direkt auf einer Kontaktschicht 4 aufliegt, deren Verlängerung als erstes Anschlussbeinchen 5a aus dem ersten Gehäuse 2a herausgeführt wird. Die Oberseite des Halbleiterbauteils 1 ist über einen Bonddraht 6 mit einem Kontaktierungsbereich verbunden, dessen Verlängerung als zweites Anschlussbeinchen 5b aus dem ersten Gehäuse 2a herausgeführt wird. In der zweiten Ausführungsform 3b wird die Oberseite des Halbleiterbauteils 1 mittels einer Kontaktschicht 7 kontaktiert, die eine Verlängerung des zweiten Anschlussbeinchens 5b darstellt. In der dritten Ausführungsform 3c wird das Halbleiterbauteil 1 ausschließlich an dessen Oberseite kontaktiert, d. h. die mit dem ersten und zweiten Anschlussbeinchen 5a, 5b verbundenen Kontaktschichten liegen beide auf der Oberseite des Halblei terbauteils 1 auf, während die Rückseite bei der späteren Montage direkt und nicht über ein Anschlussbeinchen mit der Platine verlötbar ist. In der vierten Ausführungsform 3d ist die Oberseite des Halbleiterbauteils 1 mit einer Metallstruktur 8 kontaktiert, die gleichzeitig die Oberseite des vierten Gehäuses 2d darstellt. Die Unterseite des Halbleiterbauteils 1 ist über entsprechende Kontakte 9, die aus dem vierten Gehäuse 2d herausgeführt werden, direkt mit einer Platine verlötbar. In der fünften Ausführungsform 3e ist die Oberseite des fünften Gehäuses 2e direkt an das Halbleiterbauteil 1 „angeschmiegt" und dient wie im vorangegangenen Ausführungsbeispiel zur Kontaktierung der Oberseite des Halbleiterbauteils 1, wobei die Unterseite des Halbleiterbauteils 1 über Kontakte 9 zusammen mit den Enden 10 der Oberseite des Gehäuses 2e mit einer Platine verlötbar sind.

Alle vorangehend beschriebenen Ausführungsformen 3a bis 3e weisen den Nachteil auf, dass die Montage des Halbleiterbauteils relativ aufwändig ist. Des Weiteren sind die Kosten der Gehäuse 2a bis 2e hoch. Auch ist es zumindest in der ersten bis dritten Ausführungsform 3 bis 3c schwierig, die in dem Halbleiterbauteil 1 erzeugte Verlustwärme über das erste und zweite Anschlussbeinchen 5a und 5b abzuführen.

Die der Erfindung zugrunde liegende Aufgabe ist, ein Halbleiterbauteil bzw. ein Verfahren zur Herstellung/Montage desselben anzugeben, das die oben beschriebenen Nachteile vermeidet.

Zur Lösung dieser Aufgabe stellt die Erfindung ein Verfahren zur Herstellung/Montage von Halbleiterbauteilen gemäß Patentanspruch 1 bereit. Ferner stellt die Erfindung ein Halbleiterbauteil gemäß Patentanspruch 14 bereit. Vorteilhafte Aus führungen bzw. Weiterbildungen des Erfindungsgedankens finden sich in den Unteransprüchen.

Bei dem erfindungsgemäßen Verfahren zur Herstellung/Montage von Halbleiterbauteilen werden auf/in einem gemeinsamen Substrat mehrere Strukturen aus Halbleiter-/Isolator-/Leiterschichten ausgebildet. Jede der Strukturen bildet zusammen mit dem unter der jeweiligen Struktur liegenden Teil des gemeinsamen Substrats ein Halbleiterbauteil. Dann werden zwischen den Halbleiterbauteilen Gräben im Substrat ausgebildet, und es wird eine Isolatorschicht auf eine Oberfläche aufgebracht, die durch die Oberflächen der auf/in dem Substrats ausgebildeten Halbleiterbauteile und die Oberfläche des „verbleibenden" Substrats (d.h. die Oberflächenteile, die nicht durch die Strukturen abgedeckt werden) gebildet wird. Die Isolatorschicht wird bei beziehungsweise nach der Auftragung derart strukturiert, dass wenigstens ein Teil der Oberfläche jedes Halbleiterbauteils (d. h. ein Teil der Oberfläche jeder Struktur) freiliegt. Sodann wird eine Leiterschicht auf eine Oberfläche aufgebracht, die durch wenigstens einen Teil der freiliegenden Oberflächen der Halbleiterbauteile und wenigstens einen Teil der Oberfläche der Isolatorschicht gebildet wird (d.h. die freiliegende Oberfläche eines jeden Halbleiterbauteils wird wenigstens zum Teil durch die Leiterschicht bedeckt). Schließlich wird das Substrat ausgedünnt und entlang der Gräben in die gewünschten Halbleiterbauteile vereinzelt.

Die Leiterschicht besteht beispielsweise aus einem Metall, einem Silizid oder aus Poly-Silizium. Die Isolatorschicht ist erforderlich, um elektrische Kurzschlüsse zwischen den unterschiedlichen Signalen bzw. Potenzialen auf dem Halbleiterbauteil zu verhindern.

Das erfindungsgemäße Verfahren hat den Vorteil, dass die Halbleiterbauteil-Montage entfallen kann, da die auf das Halbleiterbauteil aufgebrachte Isolatorschicht bzw. Leiterschicht das Halbleiterbauteil bereits in ausreichender Weise vor mechanischen Einflüssen schützt. Das direkte Auflöten des Halbleiterbauteils auf die Platine führt zudem effektiv in dem Halbleiterbauteil erzeugte Verlustwärme ab. Die auf das Halbleiterbauteil aufgebrachte Leiterschicht dient weiterhin als thermische Kapazität, was den dynamischen Wärmewiderstand zum Abführen der Verlustwärme vor allem im Pulsbetrieb nochmals reduziert. Weiterhin kann diese Leiterschicht auch zum Kontaktieren des Halbleiterbauteils verwendet werden, so dass das Verbinden von Kontaktierungsbereichen des Halbleiterbauteils mit Gehäuseanschlüssen durch Bonddrähte entfallen kann. Ein weiterer Vorteil ist, dass bei Bedeckung von großen Flächenanteilen bzw. der ganzen Fläche der Oberflächen der Halbleiterbauteile durch die Leiterschicht die Stromtragfähigkeit bzw. Homogenität der Stromverteilung auf dem Halbleiterbauteil verbessert wird.

Erfindungsgemäß sind also Herstellverfahren und Montageverfahren des Halbleiterbauteils miteinander zu einem einzigen Schichterzeugungsverfahren verschmolzen.

Auf die Leiterschicht können zusätzliche, strukturierte bzw. unstrukturierte Leiterschichten/Isolatorschichten aufgebracht werden, wobei jede der zusätzlichen Leiterschichten wenigstens mit Teilen der freiliegenden Oberflächen der Halbleiterbauteile elektrisch verbunden ist. Jede dieser zusätzlichen Leiterschichten kann aus dem Halbleiterbauteil herausgeführt werden, womit komplexe Verdrahtungen des Halbleiterbauteils ermöglicht werden. Die einzelnen Leiterschichten können hierbei durch die Isolationsschichten komplett voneinander isoliert werden bzw. miteinander in Kontakt stehen. Durch das erfindungsgemäße Schichterzeugungsverfahren kann somit ein Halbleiterbauteil hergestellt werden, das auf der Oberseite mit einer dreidimensionalen "Leiterplattenstruktur" versehen ist, über die unterschiedliche Kontakte bzw. Kontaktbereiche auf den freiliegenden Oberflächen der Halbleiterbauteile gezielt und einzeln kontaktiert werden können. Die nach außen herausgeführten Enden der jeweiligen Leiterschichten bilden dann entsprechende Außenkontakte.

Vorzugsweise wird auf die Leiterschichten/Isolatorschichten wenigstens eine Passivierungsschicht aufgebracht, um die mechanische Stabilität der herzustellenden Halbleiterbauteile weiter zu erhöhen bzw. um das Halbleiterbauteil nach außen elektrisch zu isolieren und vor aggressiven Umwelteinflüssen zu schützen. Die Dicken der Isolatorschichten und/oder der Leiterschichten und/oder der Passivierungsschichten können beispielsweise so gewählt werden, dass eine durch diese Schichten bewirkte mechanische Stabilität der eines Halbleiterbauteil-Gehäuses entspricht bzw. ein derartiges Gehäuse überflüssig macht. Die Dicken der Isolatorschichten werden vorzugsweise so gewählt, dass sie wenigstens zur Isolation von elektrischen Spannungen ausreichen, die der höchsten Sperrspannung des Halbleiterbauteils entsprechen. Die Dicken der Leiterschichten werden vorzugsweise so gewählt, dass ein ausreichendes Abführen erzeugter Verlustleistung gewährleistet und ein ausreichender Leiterquerschnitt für die Stromtragfähigkeit des Halbleiterbauteils gegeben ist. Somit kann über die Wahl der Schichtdicken mechanische Stabilität, Isolationsverhalten sowie das Abführen erzeugter Verlustleistung gesteuert werden.

Auf die Rückseite des ausgedünnten Substrats kann dann ein Rückseitenkontakt ausgebildet werden, beispielsweise in Form einer löt- bzw. klebbaren Metallschicht und/oder durch Aufbringen von Lotmaterial.

Das Substrat wird vorzugsweise bis zum Boden der Gräben ausgedünnt. Ist dies der Fall, so verlaufen nach dem Vereinzeln der Halbleiterbauteile entlang der Gräben die Isolatorschichten bzw. die Leiterschichten an ihren jeweiligen Enden horizontal nach außen. Dies ermöglicht einerseits eine problemlose Kontaktierung der jeweiligen Leiterschichten von der Seite, andererseits kann nach dem Ausdünnen ein Kleber bzw. eine Kleberschicht auf einer Unterseite der horizontal verlaufenden Enden der untersten Isolatorschicht aufgebracht werden. Das Aufbringen einer derartigen Kleberschicht hat den Vorteil, dass Kriechströme unterhalb des horizontal verlaufenden Teils der untersten Isolatorschicht, d. h. zwischen dieser Isolatorschicht und der Platine unterbunden werden können.

Alternativ kann das Substrat bis auf eine Höhe ausgedünnt werden, die einer Oberseite des in den Gräben verlaufenden horizontalen Teils einer Leiterschicht entspricht, wobei die in den Gräben unterhalb dieser Oberseite verlaufenden horizontalen Teile der Isolatorschichten/Leiterschichten durch den Ausdünnprozess bzw. danach entfernt werden.

Um die Kontaktierung der "nach außen herausgezogenen" Enden der Leiterschichten weiter zu erleichtern, können mittels Ätzprozessen oder mechanischer Behandlung die horizontalen Ausdehnungen der Passivierungsschichten und/oder Isolatorschichten jedes Bauteils nach dem Vereinzeln verringert werden, so dass der horizontal verlaufende Endteil wenigstens einer Leiterschicht aus den Isolatorschichten/ Passivierungsschichten hinausragt. Wird bis auf den an den Seitenwänden verlaufenden vertikalen Teil einer Leiterschicht zurückgeätzt, so steht eine große Kontaktierungsfläche zur Verfügung (der gesamte mit dieser Leiterschicht überzogene Seitenwandteil des Halbleiterbauteils).

Die Leiterschichten werden beispielsweise durch galvanische Abscheidung von Kupfer erzeugt. Prinzipiell können beliebige Materialien Verwendung finden. Zur Verhinderung der Oxidation des Leiters kann dieser dann "versiegelt" werden (beispielsweise durch Verzinnen o. ä.). Die Leiterschichten können auch mittels mehrerer aufeinanderfolgender Abscheideprozesse unter Verwendung jeweils unterschiedlicher Abscheidematerialien hergestellt werden. Auf diese Art und Weise entstehen Leiterschichten, die jeweils mehrere Leitermaterialien enthalten.

Das erfindungsgemäße Halbleiterbauteil, das durch das oben beschriebene Verfahren hergestellt wird, weist auf: ein Substrat, eine auf/in dem Substrat ausgebildete Struktur aus Halbleiter-/Isolator-/Leiterschichten, sowie eine Isolatorschicht, die die Oberfläche und wenigstens Teile der Seitenwände des Halbleiterbauteils bedeckt, jedoch einen Teil der Oberfläche der Struktur freilässt. Das Halbleiterbauteil weist ferner eine Leiterschicht auf, die auf der Isolatorschicht aufgebracht ist und zusätzlich den durch die Isolatorschicht freigelassenen Teil des Oberflächengebiets der Struktur bedeckt. Die Leiterschicht ist hierbei vorzugsweise strukturiert.

Wie bereits erwähnt, können auf der Leiterschicht zusätzliche, strukturierte bzw. unstrukturierte Leiterschichten/Isolatorschichten aufgebracht sein, wobei jede der zusätzlichen Leiterschichten wenigstens mit Teilen der frei liegenden Oberflächen der Halbleiterbauteile elektrisch verbunden ist.

Vorzugsweise ist auf den Leiterschichten wenigstens eine Passivierungsschicht aufgebracht, wobei die Dicken der Isolatorschichten und/oder der Leiterschichten und/oder der Passivierungsschichten so gewählt werden, dass eine durch diese Schichten bewirkte mechanische Stabilität ein Halbleiterbauteil-Gehäuse zum mechanischen Schutz des Halbleiterbauteils überflüssig macht.

Vorzugsweise sind auf der Rückseite des Substrats eine Metallschicht und/oder Lotmaterial aufgebracht, um das Halbleiterbauteil auf eine Platine aufzulöten bzw. damit elektrisch und thermisch zu kontaktieren.

Das an der Substratunterseite befindliche Ende wenigstens einer Isolatorschicht wird vorzugsweise in Form einer horizontalen Verlängerung der Unterseite des Substrats/Halbleiterbauteils nach außen geführt. Analog hierzu wird das an der Substratunterseite befindliche Ende wenigstens einer Leiterschicht auf bzw. oberhalb der horizontalen Verlängerung der Isolatorschicht nach außen geführt. Die horizontalen Ausdehnungen der Isolatorschichten, der Leiterschichten und der darauf aufgebrachten Passivierungsschichten können hierbei jeweils gleich sein. Vorzugsweise sind jedoch die horizontalen Ausdehnungen der Isolatorschichten und Passivierungsschichten geringer als die horizontalen Ausdehnungen der Leiterschichten.

Um Kriechströme und elektrische Überschläge zu vermeiden, kann an einer Unterseite der horizontalen Verlängerung der untersten Isolatorschicht nach außen ein Kleber bzw. Kleberschicht vorgesehen sein.

Die Leiterschichten können aus mehreren Leiter-Unterschichten bestehen. Vorzugsweise bestehen die Leiterschichten aus galvanisch abgeschiedenem Kupfer.
Die Erfindung wird im Folgenden unter Bezugnahme auf die begleitenden Figuren in beispielsweiser Ausführungsform näher erläutert. Es zeigen:
1 verschiedene Ausführungsformen eines herkömmlichen Gehäuses, in das ein Halbleiterbauteil montiert ist.
2 eine schematische Darstellung eines ersten Prozesszustands des erfindungsgemäßen Herstellungs-/Montageverfahrens.
3 eine schematische Darstellung eines zweiten Prozesszustands des erfindungsgemäßen Herstellungs-/Montageverfahren.
4 eine schematische Darstellung eines dritten Prozesszustands des erfindungsgemäßen Herstellungs-/Montageverfahrens.
5 eine schematische Darstellung eines zu dem in 4 gezeigten dritten Prozesszustand alternativen vierten Prozesszustands des erfindungsgemäßen Herstellungs-/Montageverfahrens.
6 eine schematische Darstellung eines fünften Prozesszustands des erfindungsgemäßen Herstellungs-/Montageverfahrens.
7 eine schematische Darstellung eines sechsten Prozesszustands des erfindungsgemäßen Herstellungs-/Montageverfahrens.
8 eine schematische Darstellung eines siebten Prozesszustands des erfindungsgemäßen Herstellungs-/Montageverfahrens.
In den Figuren sind identische bzw. einander entsprechende Bauteile bzw. Bauteilgruppen mit den gleichen Bezugsziffern gekennzeichnet.
In der folgenden Beschreibung soll unter Bezugnahme auf 2 bis 8 eine bevorzugte Ausführungsform des erfindungsgemäßen Montage-/Herstellungsverfahren näher erläutert werden. Die 2 bis 8 zeigen beispielhaft Dioden-Halbleiterbauteile. Die Erfindung ist jedoch nicht darauf beschränkt und kann auf beliebige Halbleiterbauteile angewandt werden.
In 2 ist ein erster Prozesszustand 20 des erfindungsgemäßen Herstellungs-/Montageverfahrens gezeigt. Zu sehen ist ein Teil eines Substrats 21, auf/in das mehrere Strukturen aus Halbleiter-/Isolator-/Leiterschichten ausgebildet sind. In diesem Beispiel ist eine erste Struktur 22 und eine zweite Struktur 23 gezeigt. Sowohl die erste Struktur 22 als auch die zweite Struktur 23 weisen eine Halbleiterschicht 24, wenigstens eine erste Leiterschicht 25 (beispielsweise aus Metall) und wenigstens eine Isolatorschicht 26 auf. Die Halbleiterschicht 24 (oder zumindest ein Teil davon) bildet ein aktives Gebiet 27, wohingegen ein Randabschluss 28 im Wesentlichen durch die Isolatorschicht 26 und die teilweise darauf aufgebrachte erste Leiterschicht 25 gebildet wird.
Auf dem aktiven Gebiet können sich zumindest in Teilbereichen leitfähige Schichten befinden, die in elektrischem Kontakt zu mindestens einem Bereich des aktiven Gebiets stehen. Durch Strukturierung und/oder mindestens eine zusätzliche Isolatorschicht können diese Leiterflächen auch auf verschiedenen elektrischen Potenzialen liegen.
In dem in 2 gezeigten ersten Prozesszustand 20 sind die einzelnen Halbleiterbauteile, die jeweils aus einer Struktur (z. B. die erste oder zweite Struktur 22, 23) und dem unter der jeweiligen Struktur liegenden Teil des Substrats 21 bestehen, noch über das Substrat 21 (den gemeinsamen Wafer) miteinander verbunden. Bis auf gegebenenfalls fehlende Rückseitenbearbeitungsschritte sind sie prinzipiell jedoch schon „funktionstüchtig". In den bisher bekannten Herstellungs-/Montageverfahren würden die einzelnen Halbleiterbauteile (die in dieser Ausführungsform Dioden sind) gegebenenfalls nach Durchführung der Rückseitenbearbeitungsschritte durch Zersägen des Substrats 21 vereinzelt werden und danach in ein geeignetes Gehäuse montiert werden. Beispielsweise benötigen diskrete Halbleiter mit vertikalen Stromfluss Rückseitenbearbeitungsschritte wie z. B. Ionenimplantation oder Aufbringen einer Metallisierung. Erfindungsgemäß werden derartige Montageprozesse durch die in im Folgenden beschriebenen Prozessschritte vermieden.
Erfindungsgemäß werden in das Substrat 21 zwischen den Strukturen (hier zwischen der ersten und zweiten Struktur 22, 23) Gräben 31 eingebracht, beispielsweise durch einen Ätzprozess. Jedes Halbleiterbauteil 1 ist somit vollständig von Gräben 31 umgeben. Dann wird eine Isolatorschicht 32 über die gesamte Waferoberfläche hinweg aufgebracht. Die Isolatorschicht 32 wird mittels eines geeigneten Prozesses (beispielsweise mittels eines Litographieprozesses so strukturiert, dass ein Teil der Oberfläche eines jeden Halbleiterbauteils 1 freiliegt. Die Oberfläche des freiliegenden Teils sollte we nigstens teilweise durch die erste Leiterschicht 25 gebildet werden. Damit ist der in 3 gezeigte zweite Prozesszustand 30 erreicht. Wie 3 zu entnehmen ist, bedeckt die Isolatorschicht die kompletten Seitenwände des Grabens 31 sowie dessen Boden.
Nun wird über die gesamte Waferfläche hinweg eine zweite Leiterschicht 33 aufgebracht, die demnach die gesamte Isolatorschicht 32 sowie die freiliegenden Teile der Oberflächen der Halbleiterbauteile bedeckt. Auf die zweite Leiterschicht 33 wird eine Isolator- bzw. Passivierungsschicht 34 aufgebracht. Dann wird das Substrat 21 ausgedünnt, bis das untere Ende des Substrats auf gleicher Höhe mit der Unterseite des in dem Graben 31 horizontal verlaufenden Teils der Leiterschicht 33 ist. Es wird eine Kontaktschicht 35 auf der Rückseite des Substrats 21 ausgebildet, und auf der Kontaktschicht 35 wiederum lötfähiges Material und/oder Lotmaterial 36 aufgebracht. Damit ist der in 4 gezeigte dritte Prozesszustand 40 erreicht.
Alternativ hierzu kann das Substrat 21 auch weiter ausgedünnt werden, wobei es, wie in 5 gezeigt, möglich ist, die in dem Graben 31 verlaufenden horizontalen Teile der Isolatorschicht 32 bzw. der Leiterschicht 33 zu entfernen. In dieser Ausführungsform sollte, damit die Leiterschicht 33 mit einer Platine kontaktiert werden kann, an das untere Ende der Leiterschicht 33 ebenfalls lötfähiges Material und/oder Lotmaterial 36 aufgebracht werden. Damit wird der in 5 gezeigte vierte Prozesszustand 50 erreicht.
Nun können entlang der Gräben 31 die Halbleiterbauteile 1 vereinzelt werden. Erfolgt dies entlang dem in 4 gezeigten Graben 31, so gelangt man zu dem in 6 gezeigten fünften Prozesszustand 60. Vorteilhafterweise wird auf eine Unterseite eines horizontal verlaufenden Endes der Isolatorschicht 32 eine Kleberschicht 37 aufgebracht. Um eine gute Kontaktierung der zweiten Leiterschicht 33 zu ermöglichen, können die horizontalen Ausdehnungen der Isolator- bzw. Passivierungsschicht 34 und der Isolatorschicht 32 verringert werden, beispielsweise mittels eines Ätzprozesses. Damit gelangt man zu dem in 7 gezeigten sechsten Prozesszustand 70. Wie in 7 zu sehen ist, ragt nach dem Rückbildungsprozess das Ende der zweiten Leiterschicht 33 aus den Isolator- bzw. Passivierungsschichten 32, 34 heraus.
Alternativ hierzu kann der Rückbildungsprozess auch soweit erfolgen, dass der gesamte vertikal verlaufende Teil der zweiten Leiterschicht 33 freiliegt, wie in 8 zu erkennen ist. Die in 8 gezeigte Ausführungsform 80 ermöglicht eine sehr einfache Kontaktierung der zweiten Leiterschicht 33, da eine große Kontaktfläche vorhanden ist.
Die Dicken der Isolatorschicht 32, der zweiten Leiterschicht 33 und der Passivierungsschicht 34 sollten so gewählt werden, dass einerseits eine ausreichende mechanische Stabilität und andererseits ausreichender Schutz vor aggressiven Umwelteinflüssen für das Halbleiterbauteil 1 gewährleistet sind, Die Dicke der Isolatorschicht 32 sollte so hoch sein, dass sie mindestens zur Isolation von elektrischen Spannungen geeignet ist, die der höchsten Sperrspannung des Halbleiterbauteils 1 entsprechen und somit elektrische Durchschläge vermieden werden können. Die Dicke der Leiterschicht 33 sollte weiterhin so gewählt werden, dass ein ausreichendes Abführen erzeugter Verlustleistung gewährleistet und ein ausreichender Leiterquerschnitt für die Stromtragfähigkeit des Halbleiterbauteils 1 gegeben ist. Typische Dickebereiche der Isolatorschicht 32 sind 3 bis 100 μm, typische Dickebereiche für die Passivierungsschicht 34 sind ein bis mehrere hundert μm. Wird für die zweite Leiterschicht 33 ein gut leitfähiges Metall wie beispielsweise Kupfer oder Aluminium verwendet, so liegen typische Dickenbereiche der zweiten Leiterschicht 33 zwischen 3 und 50 μm. Bei Materialien mit schlechter elektrischer Leitfähigkeit kann es notwendig sein, die Leiterschicht 33 entsprechend dicker auszuführen. Die Breite des Grabens 31 beträgt typischerweise 50 bis 150 μm. Die Erfindung ist jedoch nicht auf diese Bereiche beschränkt.
Die Erfindung lässt sich auch wie folgt darstellen:
Die vorliegende Erfindung zeigt eine besonders kostengünstige und einfach in den Scheibenprozess zu integrierende Lösung insbesondere für ein Die Sized Package sowie eine optimierte Ausführungsform für Hochvolt-Bauelemente.
Die folgenden Schritte und Querschnitte werden der Einfachheit halber für eine Diode gezeigt, sind aber für Transistoren (Niedervolt, Hochvolt, CooIMOS, IGBT o. Ä.) bzw. so genannte „smarte" Leistungshalbleiter genauso möglich. Der einzige Unterschied besteht darin, dass die zweite Leiterschicht (beispielsweise eine Metallschicht) auf der Vorderseite strukturiert werden muss.
Ausgangspunkt ist ein konventionelles Leistungshalbleiterbauelement mit aktivem Gebiet und Randabschluss. Die erste Ebene der Vorderseitenmetallisierung kann im Vergleich zu heutigen Produkten sehr dünn ausgeführt werden, da sie in erster Linie für einen Randabschluss (z. B. für Feldplatten) bzw. für den Stromtransport nur über wenige μm bzw. wenige 10 μm an den Rändern des aktiven Gebiets dient.
Das Bauelement soll zum Start des Package-Prozesses noch nicht auf seine Zieldicke gedünnt sein. In einem ersten Schritt wird nun in das Bauelement ein Graben eingebracht, der zumindest so tief sein soll, wie die spätere Enddicke des Chips ist. Der Graben kann durch eine Ätzung, Sägen oder Laserschneiden oder durch eine Kombination dieser Verfahren erzeugt werden.
In einem nächsten Schritt wird eine Isolatorschicht aufgebracht und strukturiert. Es eignet sich Fotoimid besonders für diese Schicht, da es selbst fotoempfindlich ist und gleichzeitig eine hohe Isolationsfestigkeit besitzt.
Die Dicke des Isolators richtet sich dabei vorteilhafterweise nach der Sperrspannung des Chips (und gegebenenfalls nach einer minimalen Schichtdicke, die technologisch ohne Löcher erzeugt werden kann). Sie beträgt vorzugsweise etwa 3 μm pro kV Sperrfähigkeit, kann aber für mehr Prozess-Sicherheit auch dicker ausgeführt werden.
Im nächsten Schritt wird nun eine zweite Leiterschicht aufgebracht. Für Transistoren sollte sie strukturiert sein bzw. später strukturiert werden. Die Schicht besitzt eine deutlich größere Dicke als die erste Metallisierungsebene, um Bahnwiderstände möglichst gering zu halten. Besonders eignet sich somit die galvanische Abscheidung einer Metallschicht als zweite Leiterschicht. Zur Verbesserung der Haftung auf den Untergründen und/oder zum Schutz vor Korrosion kann diese Metallschicht auch aus einer Folge unterschiedlicher Metalle bestehen. Über dieser (gegebenenfalls strukturierten) zweiten Leiterschicht wird nun eine weitere Isolatorschicht ganzflächig aufgebracht. Da diese Schicht auch einen mechanischen Schutz für das Bauelement bieten soll, ist ihre Dicke sinnvollerweise nicht zu dünn zu wählen.
Zur Vermeidung erhöhter Sperrströme bei Beleuchtung des Bauelements im Betrieb sollte jeder Teil des Chips entweder mit Metall oder einem nicht transparenten Isolator bedeckt sein. Andererseits wird die Prozessierung und Justage des Wafers erleichtert, wenn die oberste Isolatorschicht zumindest leicht durchscheinend ist. Sinnvollerweise ist also die untere Isolatorschicht (z. B. Fotoimid) vollständig opak ausgebildet.
Der Chip wird schließlich auf seine Zieldicke gedünnt und beispielsweise Ionenimplantationen für einen ohmschen Rückseitenkontakt oder einen Rückseitenemitter eingebracht. Da die Schichten auf der Vorderseite lediglich Chiptemperaturen bis zu etwa 400 °C erlauben, kann eine stärkere Aktivierung dieser Rückseitenimplantationen nur z. B. mit an sich bekannten Laser-Ausheilverfahren erfolgen. Die löt- und klebbare Rückseitenmetallisierung für den Chip wird strukturiert aufgebracht bzw. später strukturiert. Alternativ kann auch die Rückseitenmetallisierung gleich als Lotdepot aufgebracht werden, das durch den Lötprozess beim Kunden aufschmilzt und die Verbindung des Bauelements mit der Platine herstellt.
Die Chips können bereits vor dem Messen durch Sägen, Lasern und dergleichen vereinzelt werden.
Bei Hochvolt-Bauelementen ist der Abstand zwischen den elektrischen Potenzialen auf der Vorder- und der Rückseite des Chips besonders kritisch. Sowohl bei der Bauelementmessung als auch bei der späteren Kundenmontage wird ein zu kleiner Abstand zu einem elektrischen Überschlag bzw. erhöhten Kriechströmen bei Niedervolt-Bauelementversagen führen. Kriechströme durch Verschmutzung können aber auch bereits bei Niedervolt-Bauelementen zu Störungen führen.
Eine Abwandlung der Erfindung sieht deshalb vor, das Vorderseitenmetall oberhalb der ersten Isolatorschicht nach außen zu führen.
Nach dem Vereinzeln der Chips endet das Vorderseitenmetall an den Seitenflächen einige μm oberhalb der unteren Chip-Begrenzung. Bei Bedarf können die obere Isolatorschicht oder auch beide Isolatorschichten beispielsweise durch eine Plasma-Ätzung einige μm rückgeätzt werden oder mit zwei unterschiedlichen Schnittbreiten der Deckisolator und die zweite Leiterschicht (Metallisierung) aufgetrennt werden, damit der Anschluss etwas aus der Seitenwand herausragt. Damit kann das Benetzen während der kundenseitigen Lötung und auch die optische Kontrolle der Benetzung erleichtert werden.
Es ist für diese Gehäusevariante sinnvoll, die Leiterbahnen auf der Varderseite mit einem Metall auszuführen, das mit üblichen Weichloten gelötet werden kann (z. B. Kupfer (Cu)). Auch sollte die Oberfläche sowohl der Rückseitenmetallisierung als auch (zumindest die freistehenden Teile) der zweiten Vorderseitenmetallisierung mit einem Überzug bzw. Schichtsgstem versehen werden, das an seiner Oberfläche z. B. aus Sn oder einem Edelmetall/einer Edelmetall-Legierung besteht, um die spätere Benetzung und Lösbarkeit sicherzustellen. Diese Beschichtung der zu benetzenden Oberflächen kann in einem gemeinsamen Galvanik-Prozess erfolgen.
Für die Benetzung des Metallisierungsstummels bei der Kundenmontage ist es bei üblichen Dicken der Weichlotpasten von zum Teil weit oberhalb von 50 μm nicht kritisch, wenn ein Abstand von 3 ... 30 μm zwischen Vorderseitenmetallisierung und Chipunterseite besteht.
Die Unterseite der ersten Isolatorschicht (z. B. des Fotoimids) kann außerhalb der Rückseitenmetallisierung mit einer klebenden Schicht versehen sein, die das Bauelement vor dem Löten auf der Kundenschaltung fixiert. Mit dieser Klebeschicht kann das Bauelement bereits auf einem Folienstreifen befestigt sein, auf dem die Lieferung erfolgt, was die Verpackung des Bauelements auf Rollen deutlich vereinfacht. Dieser Kleber muss die Löttemperatur beim Lötprozess überstehen, ohne sich von der Platinenoberfläche bzw. dem Lötstopplack und der unteren Isolierschicht zu lösen. Geeignete Klebermaterialien basieren beispielsweise auf Silikonen.
Alternativ zu einer selbstklebenden Grenzfläche kann diese Kunststoffschicht auch bei üblichen Betriebstemperaturen von bis zu beispielsweise 200 °C fest sein, aber bei den Löttemperaturen aufschmelzen. Dadurch wird eine dichte Verbindung mit der Platinenoberfläche (Lötstopplack) erreicht, die nach dem Abkühlen fest und vorteilhafterweise dauerelastisch bleibt.
Hintergrund zu beiden Überlegungen ist, dass die Unterseite des Bauelements zwischen dem Rückseitenpotenzial und den Vorderseitenpotenzialen nach der Montage vollständig abgedichtet wird. Dadurch wird als Abstand lediglich der Abstand entsprechender Spannungsfestigkeit des Isolators (Klebers) benötigt und nicht die lange Kriechstrecke an Luft. Der Platzbedarf auf der Schaltung, auf die das Halbleiterbauteil gelötet wird, – speziell bei Multilayer-Platinen – wird dadurch drastisch reduziert. Außerdem reduziert sich der Flächenbedarf pro Chip auf dem Wafer in gleicher Weise.
Wenn die Grabenstruktur bereits für den Randabschluss benötigt wird, sollte die Dicke der ersten Isolatorschicht nicht zu klein gewählt werden (z. B. je nach Spannungsklasse zwi schen 10 und 30 μm), da sonst die Potenzialverteilung im Halbleiter wegen der Feldplattenwirkung der zweiten Metallisierungsschicht auf die senkrechte Chipkante zu stark beeinflusst wird.
Wie in der vorangehenden Beschreibung deutlich geworden ist, stellt die Erfindung ein Bauelement mit Chip Sized Package und Kontaktierungsform in einer Ebene bereit, wobei die Vorderseitenanschlüsse auf die Rückseite geführt werden durch eine Verbindung, die aus einem einzigen Material hergestellt ist, das in einem Schritt aufgebracht wird.

1: Halbleiterbauteil
2a–2e: erstes bis fünftes Gehäuse
3a–3e: erste bis fünfte Ausführungsform
4: Kontaktschicht
5a: erstes Anschlussbeinchen
5b: zweites Anschlussbeinchen
6: Bonddraht
7: Kontaktschicht
8: Metallstruktur
9: Kontakte
10: Enden der Gehäuseoberseite
20: erster Prozesszustand
21: Substrat
22: erste Struktur
23: zweite Struktur
24: Halbleiterschicht
25: erste Leiterschicht
26: Isolatorschicht
27: aktives Gebiet
28: Randabschluss
31: Graben
30: zweiter Prozesszustand
32: Isolatorschicht
33: zweite Leiterschicht
34: Isolator- bzw. Passivierungsschicht
35: Kontaktschicht
36: Lotmaterial
37: Kleberschicht
40: dritter Prozesszustand
50: vierter Prozesszustand
60: fünfter Prozesszustand
70: sechster Prozesszustand

Claims

Verfahren zur Herstellung/Montage von Halbleiterbauteilen (1), bei dem auf/in einem gemeinsamen Substrat (21) mehrere Strukturen (22, 23) aus Halbleiter-/Isolator-/Leiterschichten (24, 25, 26) ausgebildet werden, wobei jede der Strukturen (22, 23) zusammen mit dem unter der jeweiligen Struktur liegenden Teil des gemeinsamen Substrats (21) ein Halbleiterbauteil (1) bildet, gekennzeichnet durch die folgenden Schritte: – Ausbilden von Gräben (31) zwischen den Halbleiterbauteilen (1) im Substrat (21), – Aufbringen einer Isolatorschicht (32) auf eine Oberfläche, die durch die Oberflächen der Halbleiterbauteile (1) und die Oberfläche des Substrats (21) gebildet wird, – Strukturieren der Isolatorschicht (32) bei bzw. nach der Auftragung derart, dass wenigstens ein Teil der Oberfläche jedes Halbleiterbauteils (1) freiliegt, – Aufbringen einer Leiterschicht (33) auf eine Oberfläche, die durch wenigstens einen Teil der Oberfläche der Isolatorschicht (32) und wenigstens Teile der freiliegenden Oberflächen der Halbleiterbauteile (1), gebildet wird, – Ausdünnen des Substrats (21), – Vereinzeln der Halbleiterbauteile (1) entlang der Gräben (31).
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Leiterschicht (33) während oder nach der Auftragung strukturiert wird.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass auf die Leiterschicht (33) zusätzliche, strukturierte beziehungsweise unstrukturierte Leiterschichten/Isolatorschichten aufgebracht werden, wobei jede der zusätzlichen Leiterschichten wenigstens mit Teilen der freiliegenden Oberflächen der Halbleiterbauteile (1) elektrisch verbunden ist.
Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass auf die Leiterschichten/Isolatorschichten (33) wenigstens eine Passivierungsschicht (34) aufgebracht wird.
Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Dicken der Isolatorschichten (32) und/oder der Leiterschichten (33) und/oder der Passivierungsschichten (34) so gewählt werden, dass eine durch diese Schichten bewirkte mechanische Stabilität ein Halbleiterbauteil-Gehäuse überflüssig macht.
Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Dicken der Isolatorschichten (32) und/oder der Leiterschichten (33) so gewählt werden, dass wenigstens elektrische Spannungen, die der höchsten Sperrspannung des Halbleiterbauteils entsprechen, durch die Isolatorschichten isoliert werden können, bzw. dass ein dynamischer Wärmewiderstand zum Abführen von in dem Halbleiterbauteil (1) erzeugter Verlustwärme reduziert wird.
Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass auf eine Rückseite des ausgedünnten Substrats (21) eine Metallschicht (35) und/oder Lotmaterial (36) aufgebracht wird.
Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass das Substrat (21) bis zum Boden der Gräben (31) ausgedünnt wird.
Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass das Substrat (21) bis auf eine Höhe ausgedünnt wird, die einer Oberseite des in den Gräben (31) verlaufenden horizontalen Teils einer der Leiterschichten (33) entspricht, wobei die in den Gräben unterhalb dieser Oberseite verlaufenden horizontalen Teile der Isolatorschichten (32)/Leiterschichten (33) durch den Ausdünnungsprozess bzw. danach entfernt werden.
Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass auf eine Unterseite der in den Gräben (31) horizontal verlaufenden Teile der untersten Isolatorschicht (32) nach dem Ausdünnen eine Kleberschicht (37) aufgebracht wird.
Verfahren nach Anspruch 8 oder 10, dadurch gekennzeichnet, dass mittels Ätzprozessen oder mechanischer Behandlung die horizontalen Ausdehnungen der Passivierungsschichten (34) und/oder Isolatorschichten (32) jedes Bauteils (1) nach dem Vereinzeln verringert werden, so dass ein horizontal verlaufendes Ende wenigstens einer Leiterschicht (33) aus den Isolatorschichten/Passivierungsschichten (32, 34) hinausragt.
Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Leiterschichten (33) mittels eines galvanischen Kupfer-Abscheideverfahrens hergestellt werden.
Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass wenigstens eine Leiterschicht (33) mittels mehrerer aufeinanderfolgender Abscheideprozesse unter Verwendung jeweils unterschiedlicher Abscheidematerialien hergestellt wird.
Halbleiterbauteil (1), mit: – einem Substrat (21), – einer auf/in dem Substrat (21) ausgebildeten Struktur (22, 23) aus Halbleiter-/Isolator-/Leiterschichten (24 – 26), gekennzeichnet durch – eine Isolatorschicht (32), die die Oberfläche und wenigstens Teile der Seitenwände des Halbleiterbauteils (1) bedeckt, jedoch einen Teil der Oberfläche der Struktur (22, 23) freilässt, – eine Leiterschicht (33), die auf der Isolatorschicht (32) aufgebracht ist und zusätzlich den durch die Isolatorschicht (32) freigelassenen Teil des Oberflächengebiets der Struktur (22, 23) bedeckt.
Halbleiterbauteil (1) nach Anspruch 14, dadurch gekennzeichnet, dass die Leiterschicht (33) strukturiert ist.
Halbleiterbauteil (1) nach Anspruch 14 oder 15, dadurch gekennzeichnet, dass auf die Leiterschicht (33) zusätzliche, strukturierte beziehungsweise unstrukturierte Leiterschichten/Isolatorschichten aufgebracht sind, wobei jede der zusätzlichen Leiterschichten wenigstens mit Teilen der freiliegenden Oberflächen der Halbleiterbauteile (1) elektrisch verbunden ist.
Halbleiterbauteil (1) nach einem der Ansprüche 14 bis 16, dadurch gekennzeichnet, dass auf den Leiterschichten/Isolatorschichten (33) wenigstens eine Passivierungsschicht (34) aufgebracht ist.
Halbleiterbauteil (1) nach einem der Ansprüche 14 bis 17, dadurch gekennzeichnet, dass die Dicken der Isolatorschichten (32) und/oder der Leiterschichten (33) und/oder der Passivierungsschichten (34) so gewählt werden, dass eine durch diese Schichten bewirkte mechanische Stabilität ein Halbleiterbauteil-Gehäuse überflüssig macht.
Halbleiterbauteil (1) nach einem der Ansprüche 14 bis 18, dadurch gekennzeichnet, dass auf der Rückseite des Substrats (21) eine Metallschicht (35) und/oder Lotmaterial (36) aufgebracht ist.
Halbleiterbauteil (1) nach einem der Ansprüche 14 bis 19, dadurch gekennzeichnet, dass das an der Substratunterseite befindliche Ende wenigstens einer Isolatorschicht (32) in Form einer horizontalen Verlängerung der Unterseite des Substrats/Halbleiterbauteils (1) nach außen geführt wird.
Halbleiterbauteil (1) nach Anspruch 20, dadurch gekennzeichnet, dass das an der Substratunterseite befindliche Ende wenigstens einer Leiterschicht (33) auf bzw. oberhalb der horizontalen Verlängerung einer Isolatorschicht (32) nach außen geführt wird.
Halbleiterbauteil (1) nach Anspruch 20 oder 21, dadurch gekennzeichnet, dass auf einer Unterseite der horizontalen Verlängerung der untersten Isolatorschicht (32) nach außen eine Kleberschicht (37) vorgesehen ist.
Halbleiterbauteil (1) nach einem der Ansprüche 20 bis 22, dadurch gekennzeichnet, dass die horizontalen Ausdehnungen der Isolatorschichten (32), der Leiterschichten (33) und der darauf aufgebrachten Passivierungsschichten (34) jeweils gleich sind.
Halbleiterbauteil (1) nach einem der Ansprüche 20 bis 22, dadurch gekennzeichnet, die dass die horizontalen Ausdehnungen der Leiterschichten (33) größer als die horizontalen Ausdehnungen von Isolatorschichten (32) und Passivierungsschichten (34) sind.
Halbleiterbauteil (1) nach einem der Ansprüche 14 bis 24, dadurch gekennzeichnet, dass wenigstens eine Leiterschicht (33) aus mehreren Leiter-Unterschichten bestehen.
Halbleiterbauteil (1) nach einem der Ansprüche 14 bis 25, dadurch gekennzeichnet, dass die Leiterschichten (33) aus galvanisch abgeschiedenem Kupfer bestehen.