DE102014101074B4 - Durchkontaktierungen und Verfahren zu ihrer Ausbildung - Google Patents

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Abstract

Halbleiterchip, welcher aufweist:ein Substrat (10); einen Bauelementbereich, der in oder über dem Substrat (10) angeordnet ist;einen ersten dotierten Bereich (30, 40), der in dem Bauelementbereich angeordnet ist; eine in dem ersten dotierten Bereich angeordnete Kontaktschicht (60) ;eine über einer ersten Oberfläche des Substrats und über der Kontaktschicht (60) angeordnete leitende Schicht (70); undeine erste Durchkontaktierung (50), die in dem Substrat (10) angeordnet ist und sich durch den gesamten ersten dotierten Bereich (30, 40), durch die Kontaktschicht (60) und durch die leitende Schicht (70) hindurch und von der ersten Oberfläche des Substrats zu einer zweiten Oberfläche des Substrats erstreckt, wobei die erste Oberfläche gegenüber der zweiten Oberfläche angeordnet ist.

Description

  • Die vorliegende Erfindung betrifft allgemein Halbleiterbauelemente und spezieller Verfahren zu ihrer Ausbildung.
  • Halbleiterbauelemente werden in vielfältigen elektronischen Anwendungen verwendet, wie zum Beispiel in Personal Computern, Mobiltelefonen, Digitalkameras, Leistungswandlungs- und anderen elektronischen Einrichtungen. Halbleiterbauelemente werden typischerweise hergestellt, indem nacheinander isolierende oder dielektrische Schichten, leitende Schichten und halbleitende Schichten von Material über einem Halbleitersubstrat aufgebracht werden und die verschiedenen Schichten unter Anwendung von Lithographie strukturiert werden, um Schaltungskomponenten und Bauelemente darauf auszubilden.
  • Ein Transistor ist ein Element, welches in Halbleiterbauelementen häufig verwendet wird. Es können Millionen von Transistoren auf einer einzigen integrierten Schaltung (Integrated Circuit, IC) vorhanden sein, oder zum Beispiel nur ein einziger Transistor mit einer großen Gate-Peripherie, um hohe Ströme zu leiten. Ein gebräuchlicher Typ von Transistoren, der bei der Herstellung von Halbleiterbauelementen verwendet wird, ist zum Beispiel ein Metall-Oxid-Halbleiter-Feldeffekttransistor (Metal Oxide Semiconductor Field Effect Transistor, MOSFET). Ein Transistor weist typischerweise ein Gate-Dielektrikum, das über einem Kanalbereich in einem Substrat angeordnet ist, und eine Gate-Elektrode, die über dem Gate-Dielektrikum ausgebildet ist, auf. Ein Source-Bereich (Quellenbereich) und ein Drain-Bereich (Senkenbereich) sind beiderseits des Kanalbereichs innerhalb des Substrats ausgebildet.
  • Über den Transistoren sind Metallisierungsschichten ausgebildet. Die Metallisierungsschichten weisen Leiterbahnen zum Verbinden der Transistoren miteinander sowie zu Kontaktflächen, um einen Kontakt der Transistoren mit einer externen Schaltungsanordnung herzustellen, auf. Die zum Kontaktieren der Transistoren verwendete Schaltungsanordnung kann erhebliche parasitäre Effekte hervorrufen, welche die Leistungsfähigkeit der Transistoren beeinträchtigen können.
    US 2006 / 0 071 242 A1 beschreibt eine Halbleiteranordnung mit einem Substrat und einer auf dem Substrat angeordneten epitaktischen Schicht, wobei auf der epitaktischen Schicht Source-, Drain- und Gate-Bereiche angeordnet sind, wobei unterhalb der Drain-Metallisierungen mehrere Kontaktstifte angeordnet sind. US 2005 / 0 145 938 A1 beschreibt einen FinFET mit einem Substrat und 3D-Source-Drain-Metallisierungen, wobei über diesen L-förmige Kontaktflächen ausgebildet sind. US 6 048 772 A beschreibt einen MOSFET mit einem Substrat und einer epitaktischen Schicht, wobei auf der epitaktischen Schicht Source-, Drain- und Gate-Bereiche angeordnet sind, wobei in der epitaktischen Schicht ein Kontakt ausgebildet ist. US 2002 / 0 020 862 A1 beschreibt eine Halbleiterstruktur mit einem Substrat und dotierten Bereichen in dem Substrat, wobei ein Via die Unterseite eines dotierten Bereichs mit einer Rückseitenmetallisierung verbinden kann. WO 2005/ 086 237 A2 beschreibt eine Halbleitervorrichtung mit einem Substrat, wobei in dem Substrat Source-Bereiche und Drain-Bereiche angeordnet sind und wobei durch das Substrat und durch einen Source-Bereich ein Via angeordnet sein kann. US 2012 / 0 074 515 A1 beschreibt eine Halbleitervorrichtung mit einem Substrat, wobei in dem Substrat ein dotierter Bereich angeordnet ist und wobei durch das Substrat und durch den dotierten Bereich ein Via angeordnet ist.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung weist ein Halbleiterchip ein Substrat, einen Bauelementbereich, der in oder über dem Substrat angeordnet ist, einen ersten dotierten Bereich, der in dem Bauelementbereich angeordnet ist, eine in dem ersten dotierten Bereich angeordnete Kontaktschicht, eine über einer ersten Oberfläche des Substrats und über der Kontaktschicht angeordnete leitende Schicht, und eine erste Durchkontaktierung (Through-Via), die in dem Substrat angeordnet ist und sich durch den gesamten ersten dotierten Bereich , durch die Kontaktschicht und durch die leitende Schicht hindurch von der ersten Oberfläche des Substrats zu einer zweiten Oberfläche des Substrats erstreckt, wobei die erste Oberfläche gegenüber der zweiten Oberfläche angeordnet ist, auf.
  • In einer Ausgestaltung kann der Bauelementbereich einen Feldeffekttransistor aufweisen und der erste dotierte Bereich kann ein Source/Drain-Bereich des Feldeffekttransistors sein. In noch einer Ausgestaltung kann der Feldeffekttransistor einen Fin-Feldeffekttransistor aufweisen. In noch einer Ausgestaltung kann der Bauelementbereich einen Bipolartransistor aufweisen und der erste dotierte Bereich kann ein Emitter/Kollektor-Bereich des Bipolartransistors sein. In noch einer Ausgestaltung kann der Bauelementbereich einen Bipolartransistor aufweisen und der erste dotierte Bereich kann ein Basis-Bereich des Bipolartransistors sein. In noch einer Ausgestaltung kann der Chip ferner aufweisen mehrere Durchkontaktierungen, die in dem Substrat in der Nähe der ersten Durchkontaktierung angeordnet sind, wobei sich die mehreren Durchkontaktierungen durch den ersten dotierten Bereich hindurch erstrecken. In noch einer Ausgestaltung kann der Chip ferner aufweisen eine zweite Durchkontaktierung, die in der Nähe der ersten Durchkontaktierung in dem ersten dotierten Bereich angeordnet ist. In noch einer Ausgestaltung kann der Chip ferner aufweisen eine erste Vielzahl von Durchkontaktierungen, die in dem Substrat in der Nähe der ersten Durchkontaktierung angeordnet sind, wobei sich die erste Vielzahl von Durchkontaktierungen durch den ersten dotierten Bereich hindurch erstreckt; und eine zweite Vielzahl von Durchkontaktierungen, die in dem Substrat in der Nähe der ersten Durchkontaktierung angeordnet sind, wobei sich die zweite Vielzahl von Durchkontaktierungen durch den ersten dotierten Bereich hindurch erstreckt. In noch einer Ausgestaltung kann die erste Vielzahl von Durchkontaktierungen entlang einer ersten Linie (beispielsweise einer ersten Leitung) ausgerichtet sein, wobei die zweite Vielzahl von Durchkontaktierungen entlang einer zweiten Linie (beispielsweise einer zweiten Leitung) ausgerichtet sein kann, und wobei die erste Linie bezüglich der zweiten Linie versetzt ist. In noch einer Ausgestaltung kann der Chip ferner aufweisen: einen zweiten dotierten Bereich, der in dem Substrat angeordnet ist; und einen Steuerbereich, der zwischen dem ersten und dem zweiten dotierten Bereich angeordnet ist, wobei der Steuerbereich in oder über dem Substrat angeordnet ist, wobei der erste dotierte Bereich, der zweite dotierte Bereich und der Steuerbereich einen Teil eines Schaltelements bilden. In noch einer Ausgestaltung kann der Chip ferner aufweisen einen zweiten dotierten Bereich und einen dritten dotierten Bereich, die in dem Bauelementbereich angeordnet sind; und ein Gate, das einen ersten Bereich und einen zweiten Bereich aufweist, wobei der erste Bereich des Gates zwischen dem ersten dotierten Bereich und dem zweiten dotierten Bereich angeordnet ist, wobei der zweite Bereich des Gates zwischen dem zweiten dotierten Bereich und dem dritten dotierten Bereich angeordnet ist. In noch einer Ausgestaltung kann der Chip ferner eine zweite Durchkontaktierung aufweisen, die in dem Substrat angeordnet ist, wobei sich die zweite Durchkontaktierung durch den dritten dotierten Bereich hindurch erstreckt. In noch einer Ausgestaltung kann der Chip ferner aufweisen: eine dielektrische Schicht, die über dem Substrat angeordnet ist; und einen Kontaktstopfen, der durch die dielektrische Schicht hindurch angeordnet ist, wobei sich der Kontaktstopfen in Kontakt mit der Kontaktschicht befindet. In noch einer Ausgestaltung kann der erste dotierte Bereich Teil eines Fingertransistors sein. In noch einer Ausgestaltung kann die erste Durchkontaktierung teilweise mit einem leitenden Material gefüllt sein. In noch einer Ausgestaltung kann die erste Durchkontaktierung mit einem leitenden Material ausgekleidet sein und ein Abschnitt der ersten Durchkontaktierung kann mit einem isolierenden Material gefüllt sein.
  • Gemäß einer anderen Ausführungsform der vorliegenden Erfindung weist ein Halbleiterbauelement ein Substrat, einen ersten dotierten Bereich, der in einem aktiven Bereich des Substrats angeordnet ist, eine in dem ersten dotierten Bereich angeordnete Kontaktschicht, eine über einer ersten Oberfläche des Substrats und über der Kontaktschicht angeordnete leitende Schicht, und mehrere Durchkontaktierungen, die in dem Substrat angeordnet sind, auf. Die mehreren Durchkontaktierungen erstrecken sich durch den ersten dotierten Bereich, durch die Kontaktschicht und durch die leitende Schicht hindurch von der ersten Oberfläche des Substrats zu einer zweiten Oberfläche des Substrats, wobei die erste Oberfläche des Substrats gegenüber der zweiten Oberfläche des Substrats angeordnet ist.
  • In einer Ausgestaltung kann das Bauelement ferner aufweisen: einen zweiten dotierten Bereich, der in dem aktiven Bereich angeordnet ist; und eine zweite Vielzahl von Durchkontaktierungen, die in dem Substrat angeordnet sind, wobei sich die zweite Vielzahl von Durchkontaktierungen durch den zweiten dotierten Bereich hindurch erstreckt. In noch einer Ausgestaltung kann das Bauelement ferner aufweisen: eine zweite Vielzahl von Durchkontaktierungen, die in dem Substrat angeordnet sind, wobei sich die zweite Vielzahl von Durchkontaktierungen durch den ersten dotierten Bereich hindurch erstreckt. In noch einer Ausgestaltung kann die erste Vielzahl von Durchkontaktierungen bezüglich der zweiten Vielzahl von Durchkontaktierungen versetzt angeordnet sein.
  • Gemäß einer anderen Ausführungsform der vorliegenden Erfindung weist ein Halbleiterbauelement ein Substrat, einen ersten Source/Drain-Bereich, der in einem aktiven Bereich des Substrats angeordnet ist, eine in dem ersten Source/Drain-Bereich angeordnete Kontaktschicht, eine über einer ersten Oberfläche des Substrats und über der Kontaktschicht angeordnete leitende Schicht, und eine erste Durchkontaktierung, die in dem Substrat angeordnet ist, auf. Die Durchkontaktierung erstreckt sich durch den ersten Source/Drain-Bereich, durch die Kontaktschicht und durch die leitende Schicht hindurch von der ersten Oberfläche des Substrats zu einer zweiten Oberfläche des Substrats, wobei die erste Oberfläche des Substrats gegenüber der zweiten Oberfläche des Substrats angeordnet ist.
  • In einer Ausgestaltung kann das Bauelement ferner aufweisen eine zweite Durchkontaktierung, die in der Nähe der ersten Durchkontaktierung in dem ersten Source/Drain-Bereich angeordnet ist. In noch einer Ausgestaltung kann das Bauelement ferner aufweisen: einen zweiten Source/Drain-Bereich und einen dritten Source/Drain-Bereich, die in dem aktiven Bereich angeordnet sind; und ein Gate, das einen ersten Bereich und einen zweiten Bereich aufweist, wobei der erste Bereich zwischen dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich angeordnet ist und der zweite Bereich zwischen dem zweiten Source/Drain-Bereich und dem dritten Source/Drain-Bereich angeordnet ist. In noch einer Ausgestaltung kann das Bauelement ferner eine zweite Durchkontaktierung aufweisen, die in dem Substrat angeordnet ist, wobei sich die zweite Durchkontaktierung durch den dritten Source/Drain-Bereich hindurch erstreckt. In noch einer Ausgestaltung kann das Bauelement ferner aufweisen: eine dielektrische Schicht, die über dem Substrat angeordnet ist; und einen Kontaktstopfen, der durch die dielektrische Schicht hindurch angeordnet ist, wobei sich der Kontaktstopfen in Kontakt mit der Kontaktschicht befindet In noch einer Ausgestaltung kann der erste Source/Drain-Bereich Teil eines Fingertransistors sein.
  • Gemäß einer anderen Ausführungsform der vorliegenden Erfindung weist ein Halbleiterbauelement einen ersten Transistor, der in einem Substrat angeordnet ist und eine erste Source/Drain aufweist, und einen zweiten Transistor, der in dem Substrat angeordnet ist und eine zweite Source/Drain aufweist, auf. Die erste Source/Drain und die zweite Source/Drain weisen einen gemeinsamen Bereich auf. Eine erste Durchkontaktierung ist in dem gemeinsamen Bereich angeordnet und erstreckt sich durch das gesamte Substrat hindurch.
  • In einer Ausgestaltung kann das Bauelement ferner mehrere Durchkontaktierungen aufweisen, die in dem gemeinsamen Bereich angeordnet sind. In noch einer Ausgestaltung kann das Bauelement ferner eine Kontaktschicht aufweisen, die in dem Substrat angeordnet ist, wobei sich die erste Durchkontaktierung durch die Kontaktschicht hindurch erstreckt. In noch einer Ausgestaltung kann das Bauelement ferner eine leitende Schicht aufweisen, die über dem Substrat angeordnet ist, wobei sich die erste Durchkontaktierung durch die leitende Schicht hindurch erstreckt. In noch einer Ausgestaltung können der erste Transistor und der zweite Transistor Teil eines Fingertransistors sein.
  • Gemäß einer anderen Ausführungsform der vorliegenden Erfindung weist ein Verfahren zum Ausbilden eines Halbleiterchips das Ausbilden eines Bauelementbereichs in oder über einem Substrat, das Ausbilden eines ersten dotierten Bereichs in dem Bauelementbereich, das Ausbilden einer in dem ersten dotierten Bereich angeordneten Kontaktschicht, das Ausbilden einer über einer ersten Oberfläche des Substrats und über der Kontaktschicht angeordneten leitenden Schicht, und das Ausbilden einer ersten Durchkontaktierung in dem Substrat auf. Die Durchkontaktierung erstreckt sich durch den gesamten ersten dotierten Bereich, die Kontaktschicht und die leitende Schicht hindurch von der ersten Oberfläche des Substrats zu einer zweiten Oberfläche des Substrats, wobei die erste Oberfläche des Substrats gegenüber der zweiten Oberfläche des Substrats angeordnet ist.
  • In einer Ausgestaltung können gleichzeitig mehrere Durchkontaktierungen in dem Substrat ausgebildet werden. In noch einer Ausgestaltung können die mehreren Durchkontaktierungen so ausgebildet werden, dass sie sich durch den ersten dotierten Bereich hindurch erstrecken.
  • Im Obigen wurden die Merkmale einer Ausführungsform der vorliegenden Erfindung recht grob dargelegt, um ein besseres Verständnis der nachfolgenden ausführlichen Beschreibung der Erfindung zu ermöglichen. Im Folgenden werden weitere Merkmale und Vorteile von Ausführungsformen der Erfindung beschrieben, welche den Gegenstand der Ansprüche der Erfindung bilden. Fachleute auf dem Gebiet sollten erkennen, dass die offenbarte Konzeption und die offenbarten speziellen Ausführungsformen in einfacher Weise als Grundlage zur Modifizierung oder Entwicklung anderer Strukturen zum Ausführen der gleichen Zwecke der vorliegenden Erfindung genutzt werden können.
  • Zum umfassenderen Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden Beschreibungen verwiesen, welche in Verbindung mit den beigefügten Zeichnungen gegeben werden, wobei:
    • 1 ein Halbleiterbauelement zeigt, das eine herkömmliche Durchkontaktierung aufweist, die in isolierten Bereichen ausgebildet ist;
    • 2, welche 2A und 2B enthält, ein Halbleiterbauelement, das Durchkontaktierungen in Bauelementbereichen aufweist, gemäß Ausführungsformen der vorliegenden Erfindung zeigt, wobei 2A eine Draufsicht zeigt und 2B eine Schnittdarstellung zeigt;
    • 3, welche 3A und 3B enthält, ein Halbleiterbauelement, das Durchkontaktierungen aufweist, die mit einer oberen leitenden Schicht gekoppelt sind, gemäß einer alternativen Ausführungsform der vorliegenden Erfindung zeigt, wobei 3A eine Draufsicht und 3B eine Schnittdarstellung eines Halbleiterbauelements zeigt;
    • 4, welche 4A - 4D enthält, Schnittdarstellungen eines Halbleiterbauelements während verschiedener Phasen der Herstellung gemäß Ausführungsformen der vorliegenden Erfindung zeigt;
    • 5, welche 5A - 5D enthält, ein Halbleiterbauelement gemäß einer alternativen Ausführungsform der vorliegenden Erfindung zeigt, bei welchem die Durchgangsöffnungen teilweise gefüllt sind, wobei 5A eine Draufsicht und die 5B - 5D Schnittdarstellungen des Halbleiterbauelements zeigen;
    • 6 eine alternative Ausführungsform einer Draufsicht eines Halbleiterbauelements zeigt, in welchem die Durchkontaktierungen in benachbarten Spalten in einem Muster angeordnet sind;
    • 7, welche 7A - 7C enthält, alternative Ausführungsformen eines Halbleiterbauelements zeigt, welches seitlich zueinander versetzte Durchkontaktierungen aufweist, wobei 7A eine Draufsicht zeigt und die 7B und 7C vergrößerte alternative Draufsichten zeigen;
    • 8, welche 8A und 8B enthält, eine alternative Ausführungsform eines Halbleiterbauelements zeigt, das eine obere Metallisierungsschicht aufweist, die mit einer Durchkontaktierung integriert ist, wobei 8A eine Draufsicht zeigt, während 8B eine Schnittdarstellung zeigt;
    • 9, welche 9A - 9D enthält, vergrößerte Draufsichten eines Halbleiterbauelements, das mehrere Durchkontaktierungen mit unterschiedlichen Aspektverhältnissen aufweist, gemäß alternativen Ausführungsformen der vorliegenden Erfindung zeigt;
    • 10, welche 10A - 10F enthält, Draufsichten eines Halbleiterbauelements, das mehrere Durchkontaktierungen aufweist, die mit einer oberen leitenden Schicht integriert sind und unterschiedliche Aspektverhältnisse haben, gemäß alternativen Ausführungsformen der vorliegenden Erfindung zeigt;
    • 11, welche 11A und 11B enthält, eine Schnittdarstellung eines Fingertransistors, der eine oder mehrere Durchkontaktierungen aufweist, die durch einen Drain-Bereich des Transistors hindurch angeordnet sind, gemäß einer alternativen Ausführungsform der Erfindung zeigt;
    • 12 eine Schnittdarstellung eines Fingertransistors, der eine oder mehrere Durchkontaktierungen aufweist, die durch Drain-, Source- oder Gate-Bereiche hindurch angeordnet sind, gemäß alternativen Ausführungsformen der Erfindung zeigt;
    • 13, welche 13A und 13B enthält, alternative Ausführungsformen von Draufsichten eines Halbleiterbauelements zeigt, das ein Bauelement mit bipolarem Übergang aufweist, das mehrere Durchkontaktierungen aufweist;
    • 14 eine alternative Ausführungsform einer Draufsicht eines Halbleiterbauelements zeigt, das einen Multigate-Transistor mit Durchkontaktierungen aufweist; und
    • 15, welche 15A - 15H enthält, verschiedene Formen der Durchkontaktierungen gemäß Ausführungsformen der vorliegenden Erfindung zeigt.
  • Einander entsprechende Bezugszeichen und Symbole in den verschiedenen Figuren beziehen sich allgemein auf einander entsprechende Teile, sofern nicht anderes angegeben ist. Die Figuren sind zur klaren Veranschaulichung der relevanten Aspekte der Ausführungsformen gezeichnet und sind nicht notwendigerweise maßstabsgetreu dargestellt.
  • Im Folgenden werden die Herstellung und die Verwendung verschiedener Ausführungsformen ausführlich erörtert. Es sollte jedoch klar sein, dass die vorliegende Erfindung viele anwendbare erfinderische Konzepte bereitstellt, die in sehr vielfältigen speziellen Zusammenhängen umgesetzt werden können. Die erörterten speziellen Ausführungsformen dienen lediglich der Veranschaulichung spezieller Wege zur Herstellung und Verwendung der Erfindung und schränken den Umfang der Erfindung nicht ein.
  • 1 zeigt ein Halbleiterbauelement, das eine herkömmliche Durchkontaktierung aufweist.
  • Durchkontaktierungen werden in vielen Anwendungen von Halbleiterbauelementen verwendet, um die parasitären Effekte zu verringern, wie etwa Induktivitäten, Kapazitäten, welche andernfalls zum Beispiel durch Bondingdrähte verursacht werden. Viele Halbleiterbauelemente, wie etwa Leistungshalbleiterbauelemente, können einen Fingertransistor mit mehreren Fingern aufweisen, um die Menge an Strom zu erhöhen, ohne lange Strukturen aufzubauen.
  • Es wird auf 1 Bezug genommen; bei einem herkömmlichen Halbleiterbauelement sind mehrere Bauelementbereiche mit gemeinsamen Bondpads 11 gekoppelt. Die mehreren Bauelementbereiche sind mit den Bondpads 11 durch Leiterbahnen 55 verbunden. Weiterhin sind die Bondpads 11 mit der Rückseite des Substrats 10 (z.B. mit den Paketstiften) durch Durchkontaktierungen 50 verbunden.
  • Somit sind die Durchkontaktierungen 50 in einem Durchkontaktierungsbereich 15 angeordnet, welcher von den Bauelementbereichen des Substrats 10 physisch getrennt ist. Der Durchkontaktierungsbereich 15 kann von dem Bauelementbereich durch Isolationsbereiche 5 getrennt sein, z.B. Grabenisolationsschichten.
  • Mit der Verwendung einer Durchkontaktierung 50 wird beabsichtigt, die gesamten parasitären Effekte zwischen den Bauelementbereichen und den Paketstiften zu beseitigen. Die Erfinder der vorliegenden Erfindung haben jedoch festgestellt, dass diese Leiterbahnen 55 selbst erhebliche parasitäre Effekte hervorrufen können, wodurch sie die Vorteile vermindern, die mit der Ausbildung von Durchkontaktierungen 50 verbunden sind.
  • Ausführungen der vorliegenden Erfindung tragen erheblich zur Minimierung parasitärer Effekte bei, indem sie die parasitären Effekte beseitigen, die mit den Leiterbahnen 55 verbunden sind. Eine strukturelle Ausführungsform der Erfindung wird nun anhand von 2 beschrieben. Weitere alternative strukturelle Ausführungsformen werden anhand der 3 und 5-14 beschrieben. Ausführungsformen von Verfahren zur Herstellung des Halbleiterbauelements werden anhand von 4 beschrieben.
  • 2, welche 2A und 2B enthält, zeigt ein Halbleiterbauelement gemäß Ausführungsformen der vorliegenden Erfindung. 2A zeigt eine Draufsicht, und 2B zeigt eine Schnittdarstellung.
  • 2A zeigt eine Ausführungsform eines Halbleiterbauelements, das einen Finger-Feldeffekttransistor aufweist. Der Finger-Feldeffekttransistor kann bei einer Ausführungsform ein n-Kanal-Metallisolator-Feldeffekttransistor sein. Bei einer anderen Ausführungsform kann der Finger-Feldeffekttransistor ein p-Kanal-Metallisolator-Feldeffekttransistor sein. Bei einer Ausführungsform weist der Finger-Feldeffekttransistor einen planaren Transistor auf, während bei einer anderen Ausführungsform der Finger-Feldeffekttransistor einen Multigate-Transistor wie etwa einen Fin-Feldeffekttransistor (FINFET) aufweist.
  • Es wird auf 2A Bezug genommen; der Finger-Feldeffekttransistor weist mehrere Source-Bereiche 30 auf. Mehrere Drain-Bereiche 40 sind jeweils zwischen zwei benachbarten von den mehreren Source-Bereichen 30 angeordnet. Bei einer Ausführungsform sind die mehreren Source-Bereiche 30 und die mehreren Drain-Bereiche 40 in einem Wannen-Bereich 35 innerhalb des Substrats 10 angeordnet (2B). Bei einigen Ausführungsformen können die mehreren Source-Bereiche 30 und die mehreren Drain-Bereiche 40 teilweise oder vollständig über dem Substrat 10 ausgebildet sein und können auch erhabene Source-/Drain-Bereiche aufweisen. Bei verschiedenen Ausführungsformen ist die Nettodotierung der mehreren Source-Bereiche 30 und der mehreren Drain-Bereiche 40 entgegengesetzt zur Nettodotierung des Wannen-Bereichs 35.
  • Ferner ist eine Gate-Leitung von mehreren Gate-Leitungen 20 über dem Substrat 10 angeordnet. Eine Gate-Leitung von den mehreren Gate-Leitungen 20 ist zwischen einem Source-Bereich von den mehreren Source-Bereichen 30 und einem Drain-Bereich von den mehreren Drain-Bereichen 40 angeordnet.
  • Die mehreren Gate-Leitungen 20 können bei einer oder mehreren Ausführungsformen miteinander gekoppelt sein. Bei einer oder mehreren Ausführungsformen können die mehreren Gate-Leitungen 20 unter Verwendung einer anderen Leiterbahn 25 gekoppelt sein, die in derselben Metallebene wie die mehreren Gate-Leitungen angeordnet ist. Bei einer oder mehreren Ausführungsformen sind die mehreren Gate-Leitungen 20 Teil einer Finger-Struktur. Bei alternativen Ausführungsformen können die mehreren Gate-Leitungen 20 unter Verwendung von darüber befindlichen Metallisierungsebenen verbunden sein.
  • Bei verschiedenen Ausführungsformen kann das Substrat 10 ein Siliziumsubstrat aufweisen. Das Substrat 10 kann ein Bulk-Silizium-Substrat oder ein Silizium-auf-Isolator-Substrat aufweisen. Bei einer oder mehreren Ausführungsformen kann dass Substrat 10 Verbundhalbleiter wie etwa II-VI-Halbleiter oder III-V-Halbleiter aufweisen. Bei verschiedenen Ausführungsformen kann das Substrat 10 SiC, SiGe, GaN oder andere Halbleitermaterialien aufweisen. Bei einer oder mehreren alternativen Ausführungsformen kann das Substrat 10 eine Galliumnitridschicht über einem Silizium-Bulk-Substrat aufweisen. Bei einer oder mehreren Ausführungsformen kann das Substrat 10 epitaktische Schichten enthalten, darunter heteroepitaktische Schichten. Bei alternativen Ausführungsformen kann das Substrat 10 eine Siliziumkarbidschicht über Silizium aufweisen. Bei einer oder mehreren Ausführungsformen kann das Substrat 10 zum Beispiel einen beliebigen anderen geeigneten Halbleiter aufweisen, in welchem ein Bauelement wie etwa ein Transistor oder eine Diode hergestellt werden kann.
  • In dem Substrat 10 sind Isolationsbereiche 5 ausgebildet, welche die aktiven Bauelemente innerhalb des Substrats 10 umgeben. Die Isolationsbereiche 5 können beispielsweise Bereiche flacher Grabenisolation (Shallow Trench Isolation, STI), Bereiche tiefer Grabenisolation (Deep Trench (DT) Isolation), Feldoxid-Isolationsbereiche oder andere Isolationsbereiche aufweisen.
  • Bei verschiedenen Ausführungsformen kann das Substrat 10 mehrere aktive Bauelemente aufweisen, wie Feldeffekttransistoren, bipolare Transistoren, Dioden, Thyristoren und andere. Das Substrat 10 kann außerdem passive Bauelemente aufweisen, wie Kondensatoren, Induktionsspulen und Widerstände.
  • Wie in 2B dargestellt, sind mehrere Durchkontaktierungen 50 in den mehreren Source-Bereichen 30 angeordnet. Bei einer Ausführungsform weist jeder Source-Bereich von den mehreren Source-Bereichen 30 eine Reihe der mehreren Durchkontaktierungen 50 auf. Bei alternativen Ausführungsformen können mehrere Reihen der mehreren Durchkontaktierungen 50 in einem einzigen Source-Bereich ausgebildet sein. Somit können die mehreren Durchkontaktierungen 50 bei einer Ausführungsform von der Rückseite des Substrats 10 aus miteinander gekoppelt sein. Alternativ dazu können die mehreren Durchkontaktierungen 50 während des Stapelns von Chips gekoppelt werden.
  • 2B zeigt eine vergrößerte Schnittdarstellung des Halbleiterbauelements gemäß Ausführungsformen der vorliegenden Erfindung.
  • 2B zeigt zwei benachbarte Transistoren innerhalb des in 2A dargestellten Halbleiterbauelements. Es wird auf 2B Bezug genommen; ein erster Transistor 101 und ein zweiter Transistor 102 sind nebeneinander angeordnet. Der erste Transistor 101 und der zweite Transistor 102 weisen einen Source-Bereich von den mehreren Source-Bereichen 30 und einen Drain-Bereich von den mehreren Drain-Bereichen 40 auf. Der Drain-Bereich kann bei einer oder mehreren Ausführungsformen ein gemeinsam verwendeter Bereich sein. Die mehreren Source-Bereiche 30 und die mehreren Drain-Bereiche 40 können innerhalb eines Wannen-Bereichs 35 ausgebildet sein. Der Wannen-Bereich 35 kann von einem p-Typ oder von einem n-Typ sein, in Abhängigkeit vom Typ des Transistors (p-Kanal- oder n-Kanal-Transistor). Bei verschiedenen Ausführungsformen können der erste Transistor 101 und der zweite Transistor 102 p-Kanal- oder n-Kanal-Feldeffekttransistoren sein.
  • Es wird auf 2B Bezug genommen; mehrere Gate-Leitungen 20 sind zwischen dem Source- und dem Drain-Bereich angeordnet. Ferner können sowohl der erste Transistor 101 als auch der zweite Transistor 102 jeweils ein oder mehrere Abstandshalterstücke (Spacer) aufweisen, wie etwa einen ersten Spacer 51 und einen zweiten Spacer 52.
  • Eine Kontaktschicht 60 kann über der Oberseite der mehreren Source-Bereiche 30, der mehreren Drain-Bereiche 40 und optional über den mehreren Gate-Leitungen 20 angeordnet sein. Die Kontaktschicht 60 kann bei einer oder mehreren Ausführungsformen eine Silizidschicht aufweisen. Die Kontaktschicht 60 kann bei einer Ausführungsform eine Metall-Halbleiter-Verbindung aufweisen.
  • Bei verschiedenen Ausführungsformen sind mehrere Durchkontaktierungen 50 in dem Substrat angeordnet. Die mehreren Durchkontaktierungen 50 erstrecken sich durch die mehreren Source-Bereiche 30 und die Kontaktschicht 60 hindurch. Die mehreren Durchkontaktierungen 50 können vollständig oder teilweise mit einem leitenden Füllmaterial gefüllt sein, welches ein beliebiger geeigneter Leiter sein kann. Zum Beispiel können bei einer oder mehreren Ausführungsformen die mehreren Durchkontaktierungen 50 Kupfer, Titan, Wolfram, dotiertes Polysilizium und Anderes aufweisen. Das Halbleiterbauelement kann ferner weitere Metallisierungsschichten aufweisen, welche um der Klarheit willen nicht dargestellt sind.
  • Bei verschiedenen Ausführungsformen weist jede der mehreren Durchkontaktierungen 50 eine Mikro-Durchkontaktierung (Mikrovia) auf, welche ein großes Aspektverhältnis (Breite Wtsv entlang der x-Achse zu Tiefe Dtsv entlang der z-Achse) aufweisen kann. Bei einer oder mehreren Ausführungsformen kann die Breite Wtsv der mehreren Durchkontaktierungen 50 etwa 0,1 µm bis etwa 25 µm betragen, und bei einer Ausführungsform etwa 0,1 µm bis etwa 5 µm. Bei einer oder mehreren Ausführungsformen beträgt das Verhältnis der Breite Wtsv der mehreren Durchkontaktierungen 50 zur Tiefe Dtsv der mehreren Durchkontaktierungen 50 etwa 1:3 bis etwa 1:100, und bei einer Ausführungsform etwa 1:5 bis etwa 1:20.
  • 3, welche 3A und 3B enthält, zeigt ein Halbleiterbauelement, das mehrere Durchkontaktierungen aufweist, die mit einer oberen leitenden Schicht gekoppelt sind, gemäß einer alternativen Ausführungsform der vorliegenden Erfindung. 3A zeigt eine Draufsicht, und 3B zeigt eine Schnittdarstellung eines Halbleiterbauelements.
  • Bei dieser Ausführungsform sind die mehreren Durchkontaktierungen 50 nicht nur innerhalb des Substrats 10 ausgebildet, sondern können auch innerhalb von Schichten ausgebildet sein, die über dem Substrat 10 angeordnet sind. Wie in 3B dargestellt, ist eine leitende Schicht 70 über einem Abschnitt jedes der mehreren Source-Bereiche 30 angeordnet. Die leitende Schicht 70 kann bei einer oder mehreren Ausführungsformen ein Metallnitrid oder ein Metallsiliziumnitrid aufweisen. Bei einer Ausführungsform weist die leitende Schicht 70 eine TiSiN- oder eine TiN-Schicht auf. Bei einer alternativen Ausführungsform weist die leitende Schicht 70 eine Schicht aus W, Al, TaN, Ta oder Cu auf. Die mehreren Durchkontaktierungen 50 können sich durch die leitende Schicht 70 hindurch erstrecken. Somit ist die leitende Schicht 70 mit einer Durchkontaktierung von den mehreren Durchkontaktierungen 50 elektrisch gekoppelt. Wie in 3B dargestellt, erstreckt sich die leitende Schicht 70 über der Oberseite der Kontaktschicht 60 und gewährleistet somit eine größere Kontaktfläche zwischen der Durchkontaktierung und der Kontaktschicht 60. Somit kann die leitende Schicht 70 den Kontaktwiderstand zwischen der Kontaktschicht 60 und der Durchkontaktierung 50 verringern.
  • Es wird auf 3B Bezug genommen; über der Gate-Leitung 20 kann eine dielektrische Zwischenschicht 110 angeordnet sein. Innerhalb der dielektrischen Zwischenschicht 110 können Kontaktstopfen (Kontaktplugs) 120 ausgebildet sein, um die Bereiche des Transistors zu koppeln. Somit können die Kontaktstopfen 120 mit den mehreren Source-Bereichen 30 und den mehreren Drain-Bereichen 40 durch die Kontaktschicht 60 gekoppelt sein.
  • 4, welche 4A - 4D enthält, zeigt ein Halbleiterbauelement während verschiedener Phasen der Herstellung gemäß Ausführungsformen der vorliegenden Erfindung.
  • Es wird auf 4A Bezug genommen; sie zeigt ein Halbleiterbauelement nach Ausbildung der mehreren Gate-Leitungen 20, der mehreren Source-Bereiche 30 und der mehreren Drain-Bereiche 40. Das Halbleiterbauelement kann auch andere Bereiche aufweisen, wie etwa Kanalbereiche, welche zum Beispiel Halo-Bereiche beinhalten können. Ferner können die mehreren Gate-Leitungen 20 mit isolierenden Distanzstücken versehen werden, wie etwa dem ersten Spacer 51 und dem zweiten Spacer 52.
  • Es wird auf 4B Bezug genommen; als Nächstes wird eine Kontaktschicht 60 über den mehreren Source-Bereichen 30 und den mehreren Drain-Bereichen 40 ausgebildet. Die Kontaktschicht 60 kann über den mehreren Gate-Leitungen 20 ausgebildet werden. Die Kontaktschicht 60 kann ausgebildet werden, indem ein Kontaktmetall aufgebracht wird und das Kontaktmetall erwärmt wird, so dass eine metallische Phase gebildet wird. Zum Beispiel weist bei einer Ausführungsform die Kontaktschicht 60 ein Metallsilizid wie etwa Nickelsilizid, Kobaltsilizid, Titansilizid und andere, auf.
  • Nach dem Ausbilden der Kontaktschicht 60 wird über dem Substrat 10 optional ein leitendes Material aufgebracht. Das leitende Material kann unter Anwendung herkömmlicher Lithographietechniken strukturiert werden, um eine leitende Schicht 70 zu bilden. Bei einer oder mehreren Ausführungsformen weist die leitende Schicht 70 ein Metall auf. In einem Beispiel besteht die leitende Schicht 70 aus Kupfer. In einem speziellen Beispiel wird die leitende Schicht 70 unter Anwendung eines Doppel-Damaszener- (Dual Damascene) Verfahrens erzeugt, d.h. die Füllung der leitenden Schicht 70 und die leitende Füllung der Silizium-Durchkontaktierung 150 werden in einem Schritt ausgebildet. Bei einer Ausführungsform weist die leitende Schicht 70 ein Metallnitrid auf. In einem Beispiel weist die leitende Schicht 70 Titannitrid auf, das mit Silizium passiviert ist. Zum Beispiel kann eine Titannitridschicht aufgebracht und strukturiert werden. Nach dem Strukturieren kann die Titannitridschicht in einer Silanatmosphäre passiviert werden, um mit Silizium passiviertes Titannitrid oder TiSiN zu bilden.
  • Es wird auf 4C Bezug genommen; in dem Substrat 10 werden mehrere Öffnungen 80 ausgebildet. Die mehreren Öffnungen 80 können bei einigen Ausführungsformen durch die leitende Schicht 70 hindurch ausgebildet werden. Bei einigen Ausführungsformen können optionale Zwischenglühungen durchgeführt werden, um die Ränder der mehreren Öffnungen 80 zu glätten. Zum Beispiel kann bei einer oder mehreren Ausführungsformen ein Wasserstoffglühen durchgeführt werden. Bei einer Ausführungsform weist die Öffnung 80 eine Isolationsschicht auf.
  • Als Nächstes werden, wie in 4D dargestellt, die mehreren Öffnungen 80 gefüllt, um mehrere Vias 90 zu bilden. Das Substrat 10 kann dann von der Rückseite her gedünnt werden, um eine Bodenfläche der mehreren Vias 90 freizulegen und dadurch mehrere Durchkontaktierungen (Through Vias) zu bilden, wie zum Beispiel in 3B dargestellt. Die nachfolgende Bearbeitung kann dann wie bei einer herkömmlichen Halbleiterbearbeitung ablaufen.
  • 5, welche 5A - 5D enthält, zeigt ein Halbleiterbauelement gemäß einer alternativen Ausführungsform der vorliegenden Erfindung, bei welchem die Durchgangsöffnung teilweise gefüllt ist. 5A zeigt eine Draufsicht und die 5B - 5D zeigen Schnittdarstellungen eines Halbleiterbauelements.
  • Diese Ausführungsform zeigt eine alternative Ausführungsform der vorliegenden Erfindung, bei welcher die Öffnungen für Durchkontaktierungen teilweise mit einem leitenden Material gefüllt sind. Wie in der vergrößerten Schnittdarstellung von 5B dargestellt, füllt eine leitende Füllung 150 teilweise die Durchgangsöffnungen und kleidet die Seitenwände der Durchgangsöffnungen aus. Die leitende Füllung 150 kann bei einer Ausführungsform eine leitende Auskleidung sein. Alternativ dazu kann die leitende Füllung 150 die mehreren Öffnungen 80 füllen und bedeckt deren Seitenwände. Die mehreren Öffnungen 80, die nach der leitenden Füllung 150 verbleiben, können teilweise oder vollständig mit einem Dummy-Füllmaterial 160 gefüllt sein, welches bei einer Ausführungsform ein Oxid sein kann. Bei einigen Ausführungsformen kann, wie in 5C dargestellt, nach dem Füllen der mehreren Öffnungen 80 mit dem Dummy-Füllmaterial 160 ein Hohlraum 170 verbleiben. 5D zeigt eine weitere Ausführungsform, die eine dielektrische Auskleidung 155 aufweist, welche das leitende Material in der Durchkontaktierung physisch und elektrisch von dem Substrat 10 trennt. Die dielektrische Auskleidung 155 kann ein Oxid oder Nitrid wie ein Siliziumoxid oder Siliziumnitrid aufweisen. Bei anderen Ausführungsformen kann die dielektrische Auskleidung 155 andere Dielektrika aufweisen, die für eine Abscheidung innerhalb von Öffnungen mit hohem Aspektverhältnis geeignet sind und einem Durchschnittsfachmann bekannt sind.
  • 6 zeigt eine alternative Ausführungsform des Halbleiterbauelements, bei welcher die Durchkontaktierungen in einem Muster angeordnet sind.
  • Bei dieser Ausführungsform sind die Durchkontaktierungen 50 in benachbarten Spalten (d.h. benachbarten Source-Bereichen 30) versetzt angeordnet. Die mehreren Durchkontaktierungen 50 sind in einer solchen Lage angeordnet, dass die Abnahme der Beanspruchung (oder das Spannungsfeld), die durch die Durchkontaktierungen 50 hervorgerufen wird, maximiert wird. Bei einer Ausführungsform kann die Anordnung der mehreren Durchkontaktierungen 50 verwendet werden, um sicherzustellen, dass eine seitliche Spannung unter den Gate-Leitungen 20 gleichmäßig ist (z.B. minimale Schwankung von Spannung in Richtung der x-Achse (σxx) entlang der y-Achse). Dies ist wünschenswert, weil eine Schwankung der Spannung eine Schwankung der Trägerbeweglichkeit zur Folge haben kann, welche eine erhebliche Schwankung des EIN-Stroms hervorrufen kann.
  • Bei einigen Ausführungsformen kann die Anordnung der mehreren Durchkontaktierungen 50 eine Stauchung entlang der Stromflussrichtung (x-Achse) verursachen. Alternativ dazu kann bei einigen Ausführungsformen die Anordnung der mehreren Durchkontaktierungen 50 eine Zugdehnung entlang der Stromflussrichtung (x-Achse) oder eine Stauchung entlang der z-Achse unter den mehreren Gate-Leitungen 20 verursachen. Das Dehnungsfeld von den mehreren Durchkontaktierungen 50 kann durch die Füllmaterialien angepasst werden. Zum Beispiel kann bei einigen Ausführungsformen die in 2 dargestellte gefüllte Durchkontaktierung eine Stauchung erzeugen, während eine teilweise Füllung, wie in 5C dargestellt, eine Zugdehnung erzeugen oder eine zuvor erzeugte Beanspruchung in dem Substrat 10 vermindern kann. Zum Beispiel kann bei einer Ausführungsform eine Anordnung mit teilweiser Füllung verwendet werden, um Zuverlässigkeitsprobleme beim Packaging zu verhindern, z.B. Delamination, Rissbildung an Lötverbindungen usw.
  • 7, welche 7A - 7C enthält, zeigt eine alternative Ausführungsform eines Halbleiterbauelements, welches seitlich zueinander versetzte Durchkontaktierungen aufweist.
  • Bei dieser Ausführungsform können die mehreren Durchkontaktierungen 50 innerhalb desselben Source-Bereiches 30 eines Transistors seitlich zueinander versetzt sein. Zum Beispiel kann der seitliche Versatz verwendet werden, um ein gleichmäßigeres Dehnungsfeld unter den Gate-Leitungen 20 zu erzeugen. Alternativ dazu kann der seitliche Versatz verwendet werden, um die Spannungskonzentration an den Rändern der mehreren Durchkontaktierungen 50 zu verringern und Spannungen, die mit Delamination und anderen Problemen zusammenhängen, zu vermeiden.
  • Es wird auf 7A Bezug genommen; bei einer Ausführungsform können benachbarte Durchkontaktierungen von den mehreren Durchkontaktierungen 50 jeweils um einen ersten Versatzabstand (O1) zueinander versetzt sein. Der erste Versatzabstand (O1) kann bei einer Ausführungsform etwa ebenso groß wie die Breite jeder der mehreren Durchkontaktierungen 50 sein, gemessen in einer Richtung entlang des ersten Versatzabstands. Bei alternativen Ausführungsformen kann der erste Versatzabstand (O1) etwa das 0,2- bis etwa das 10-fache der Breite jeder der mehreren Durchkontaktierungen 50 betragen.
  • Bei weiteren Ausführungsformen, zum Beispiel wie in 7B dargestellt, kann jeder Source-Bereich 30 die mehreren Durchkontaktierungen 50 aufweisen, die in mehreren Zeilen und Spalten angeordnet sind. Ferner können, wie in 7B dargestellt, Ausführungsformen der vorliegenden Erfindung auch auf isolierte Gate-Strukturen, wie sie in 7B dargestellt sind, angewendet werden. Bei einer anderen alternativen Ausführungsform, die in 7C dargestellt ist, kann sich die Anordnung der mehreren Durchkontaktierungen 50 nach einer gewissen Anzahl von Spalten wiederholen (in der Abbildung nach drei Spalten).
  • 8, welche 8A und 8B enthält, zeigt eine alternative Ausführungsform eines Halbleiterbauelements, das eine obere Metallisierungsschicht aufweist, die mit einer Durchkontaktierung integriert ist. 8A zeigt eine Draufsicht, während 8B eine Schnittdarstellung zeigt.
  • Bei dieser Ausführungsform kann jeder Source-Bereich 30 eine geringere Anzahl von Durchkontaktierungen 50 aufweisen, jedoch erstreckt sich die obere Schicht der Durchkontaktierungen 50 über dem Source-Bereich und erhöht somit die Kontaktfläche zwischen dem Source-Bereich 30 (oder dem entsprechenden Kontaktmetall) und der Durchkontaktierung 50.
  • Wie in 8A dargestellt, weist bei einer Ausführungsform jeder Source-Bereich 30 eine einzige Durchkontaktierung 50 auf. Wie in 8A dargestellt, sind zwei seitlich versetzte Schichten der leitenden Schicht 70 über jedem Source-Bereich 30 angeordnet. Bei alternativen Ausführungsformen kann jeder Source-Bereich 30 eine einzige leitende Schicht 70 aufweisen. Bei verschiedenen Ausführungsformen erstreckt sich die Durchkontaktierung 50 entlang der mehreren Gate-Linien 20, so dass sie den Umfang der mehreren Gate-Linien 20 bedeckt. Bei einer oder mehreren Ausführungsformen beträgt die Länge der Durchkontaktierung 50 etwa 20 % mehr als die entsprechende Länge einer Gate-Leitung von den mehreren Gate-Leitungen 20.
  • Ferner befindet sich, wie in 8B dargestellt, eine leitende Schicht 70 in Kontakt mit der leitenden Füllung 150 der Durchkontaktierung und überlappt sich mit dem Source-Bereich 30. Bei einer oder mehreren Ausführungsformen kann die leitende Schicht 70 auf der Kontaktschicht 60 angeordnet sein. Bei einigen Ausführungsformen können die leitende Füllung 150 und die leitende Schicht 70 gleichzeitig ausgebildet werden und können daher aus ein und derselben Materialschicht bestehen. 8B zeigt eine Durchkontaktierung, die mit einer leitenden Füllung 150 und einem Dummy-Füllmaterial 160 gefüllt ist, obwohl bei anderen Ausführungsformen die Durchkontaktierung 50 vollständig von der leitenden Füllung 150 ausgefüllt sein kann.
  • 9, welche 9A - 9D enthält, zeigt Draufsichten eines Halbleiterbauelements mit mehreren Durchkontaktierungen gemäß alternativen Ausführungsformen der vorliegenden Erfindung.
  • 9 zeigt verschiedene mögliche Geometrien beim Herstellen der mehreren Durchkontaktierungen bei verschiedenen alternativen Ausführungsformen. Die 9A - 9D zeigen Durchkontaktierungen mit unterschiedlichen Aspektverhältnissen. 9A zeigt mehrere Durchkontaktierungen 50 mit einem Aspektverhältnis von etwa 1:1, die in einem Source-Bereich von mehreren Source-Bereichen 30 eines Abschnitts eines Fingertransistors angeordnet sind, der mehrere Gate-Leitungen 20 und mehrere Drain-Bereiche 40 aufweist.
  • 9B zeigt mehrere Durchkontaktierungen 50 mit einem Aspektverhältnis von etwa 2:1. Wie in 9B dargestellt, beträgt die Länge der Durchkontaktierung, entlang der y-Achse gemessen, etwa das Zweifache einer Breite der Durchkontaktierung, entlang der x-Achse gemessen, welche in der Richtung des Stromflusses innerhalb des Transistors verläuft. 9C zeigt eine alternative Ausführungsform, bei welcher mehrere Durchkontaktierungen 50 ein Aspektverhältnis von etwa 3:1 aufweisen. Wie in 9C dargestellt, beträgt die Länge der Durchkontaktierung, entlang der y-Achse gemessen, etwa das Dreifache einer Breite der Durchkontaktierung, entlang der x-Achse gemessen. 9D zeigt eine alternative Ausführungsform, bei welcher das Aspektverhältnis der mehreren Durchkontaktierungen 50 etwa 4:1 beträgt. Wie in 9D dargestellt, beträgt die Länge der Durchkontaktierung, entlang der y-Achse gemessen, etwa das Vierfache einer Breite der Durchkontaktierung, entlang der x-Achse gemessen. Bei verschiedenen Ausführungsformen beträgt die Länge der Durchkontaktierung, entlang der y-Achse gemessen, etwa das 1- bis etwa das 10-fache einer Breite der Durchkontaktierung, entlang der x-Achse gemessen.
  • 10, welche 10A - 10F enthält, zeigt Draufsichten eines Halbleiterbauelements, das mehrere Durchkontaktierungen aufweist, die mit einer oberen leitenden Schicht integriert sind, gemäß alternativen Ausführungsformen der vorliegenden Erfindung.
  • Bei weiteren alternativen Ausführungsformen können die Durchkontaktierungen mit einer oberen leitenden Schicht 70 gekoppelt sein, welche in einer oder mehreren Spalten ausgebildet sein kann. Es wird auf 10A Bezug genommen; mehrere Durchkontaktierungen 50 mit einem Aspektverhältnis von etwa 1:1 sind mit einer oberen leitenden Schicht 70 gekoppelt. Die 10B - 10D zeigen weitere Ausführungsformen mit alternativen Aspektverhältnissen; zum Beispiel können die mehreren Durchkontaktierungen 50 ein Aspektverhältnis von etwa 2:1 (10B), 3:1 (10C), 4:1 (10D) und andere Verhältnisse aufweisen.
  • Ferner kann, wie in den 10E und 10F dargestellt, der Abstand zwischen benachbarten Durchkontaktierungen von den mehreren Durchkontaktierungen 50 bei verschiedenen Ausführungsformen variiert werden. Bei einer Ausführungsform kann der Abstand zwischen benachbarten Durchkontaktierungen von den mehreren Durchkontaktierungen 50 beispielsweise von dem Technologieknoten abhängen.
  • 11, welche 11A und 11B enthält, zeigt eine Schnittdarstellung eines Fingertransistors, der eine oder mehrere Durchkontaktierungen aufweist, die durch einen Drain-Bereich des Transistors oder einen Isolationsbereich hindurch angeordnet sind, gemäß einer alternativen Ausführungsform der Erfindung.
  • Während die bisherigen Ausführungsformen mehrere Durchkontaktierungen 50 zeigten, die in den Source-Bereichen des Transistors angeordnet sind, können bei einer oder mehreren Ausführungsformen die mehreren Durchkontaktierungen 50 in anderen Bereichen des Transistors angeordnet sein. Zum Beispiel zeigt 11A eine Ausführungsform, bei welcher mehrere Durchkontaktierungen 50 in den Drain-Bereichen 40 des Fingertransistors angeordnet sind. 11B zeigt eine alternative Ausführungsform, bei welcher die Durchkontaktierungen eine Isolationsauskleidung 65 aufweisen.
  • 12 zeigt eine Schnittdarstellung eines Fingertransistors, der eine oder mehrere Durchkontaktierungen aufweist, die durch Drain-, Source- oder Gate-Bereiche hindurch angeordnet sind, gemäß alternativen Ausführungsformen der Erfindung.
  • Bei verschiedenen Ausführungsformen können die mehreren Durchkontaktierungen 50 in Source-, Drain- oder sogar Gate-Bereichen angeordnet sein. 12 veranschaulicht die verschiedenen Möglichkeiten gemäß solchen alternativen Ausführungsformen. Die Durchkontaktierungen 50, welche die Gate-Leitungen 20 berühren oder sich durch sie hindurch erstrecken, können in einem Isolationsbereich angeordnet sein, der das aktive Bauelement umgibt. Zum Beispiel kann ein Abschnitt der Gate-Leitungen 20 zwischen benachbarten Gate-Leitungen 20 mehrere Durchkontaktierungen 50 berühren.
  • 13, welche 13A und 13B enthält, zeigt alternative Ausführungsformen von Draufsichten eines Halbleiterbauelements, das ein Bauelement mit bipolarem Übergang aufweist, das mehrere Durchkontaktierungen aufweist.
  • Es wird auf 13 Bezug genommen; ein Bauelement mit bipolarem Übergang weist einen ersten Emitter/Kollektor-Bereich 210, einen Basis-Bereich 220 und einen zweiten Emitter/Kollektor-Bereich 230 auf. Das Bauelement mit bipolarem Übergang kann bei einer Ausführungsform ein npn-Transistor sein. Bei einer anderen Ausführungsform kann das Bauelement mit bipolarem Übergang ein pnp-Transistor sein.
  • Es wird auf 13A Bezug genommen; bei einer Ausführungsform kann der erste Emitter/Kollektor-Bereich 210 mehrere Durchkontaktierungen 50 aufweisen. Der erste Emitter/Kollektor-Bereich 210 kann bei verschiedenen Ausführungsformen ein Emitter oder ein Kollektor sein. 13B zeigt eine alternative Ausführungsform, welche mehrere Durchkontaktierungen 50 aufweist, die durch einen Basis-Bereich 220 eines Bipolartransistors hindurch angeordnet sind.
  • 14 zeigt eine alternative Ausführungsform einer Draufsicht eines Halbleiterbauelements, das einen Multigate-Transistor mit Durchkontaktierungen aufweist.
  • Es wird auf 14 Bezug genommen; bei einer mehreren Ausführungsformen bilden mehrere Rippen (Fins) 135 einen Teil eines Multigate-Feldeffekttransistors oder eines Fin-Feldeffekttransistor. Die mehreren Rippen 135 können an gemeinsamen Source-Bereichen 30 gekoppelt sein, welche Epitaxialbereiche sein können, zum Beispiel erhabene Source/Drain-Bereiche. Bei einer oder mehreren Ausführungsformen können an jedem der Source-Bereiche 30 mehrere Durchkontaktierungen 50 ausgebildet sein.
  • 15, welche 15A - 15H enthält, zeigt verschiedene Formen der Durchkontaktierungen gemäß Ausführungsformen der vorliegenden Erfindung.
  • Bei verschiedenen Ausführungsformen kann jede der Durchkontaktierungen so gestaltet sein, dass sie eine geeignete Form aufweist. 15A zeigt eine rechteckige Durchkontaktierung bei einer Ausführungsform. Gemäß verschiedenen alternativen Ausführungsformen zeigt 15B eine kreisförmige Durchkontaktierung, 15C zeigt eine ovale Durchkontaktierung, 15D zeigt eine dreieckförmige Durchkontaktierung, 15E zeigt eine polygonale Durchkontaktierung. 15F zeigt eine plakettenförmige Durchkontaktierung bei einer anderen alternativen Ausführungsform. 15G zeigt eine knochenförmige Durchkontaktierung bei einer anderen alternativen Ausführungsform. 15H zeigt eine Kombination knochenförmiger Durchkontaktierungen gemäß einer anderen alternativen Ausführungsform. Bei dieser Ausführungsform kann die Anordnung der knochenförmigen Bereiche so ausgerichtet werden, dass die Spannungskonzentration um die Durchkontaktierung herum minimiert wird. Anders ausgedrückt, die von den Durchkontaktierungen erzeugte Spannung kann homogenisiert werden, indem eine „verwobene“ Anordnung knochenförmiger Durchkontaktierungen verwendet wird. Wie dargestellt, ist eine erste Gruppe von knochenförmigen Durchkontaktierungen 50A entlang einer ersten Richtung angeordnet, während eine zweite Gruppe von knochenförmigen Durchkontaktierungen 50B entlang einer zweiten Richtung angeordnet ist, die zu der ersten Gruppe von knochenförmigen Durchkontaktierungen 50A senkrecht ist. Das Minium des gesamten Spannungs-/Dehnungsfeldes des Musters von 15H kann erreicht werden, indem auf die leitende Schicht 70 eine teilweise Füllung aufgebracht wird.
  • Die Begriffe „Source“ (Quelle) und „Drain“ (Senke) werden nur zur Identifizierung verwendet und können bei verschiedenen Ausführungsformen miteinander vertauschbar sein. Zum Beispiel kann bei einer oder mehreren Ausführungsformen die Quelle eine Quelle für Elektronen (negativer Strom) oder Löcher (positiver Strom) sein.
  • Wie für verschiedene Ausführungsformen beschrieben, kann ein Material, welches ein Metall aufweist, zum Beispiel ein reines Metall, eine Metalllegierung, eine Metallverbindung, eine intermetallische Verbindung und anderes sein, d.h. ein beliebiges Material, welches Metallatome enthält. Zum Beispiel kann Kupfer ein reines Kupfer sein, oder ein beliebiges Material, das Kupfer enthält, wie unter anderem eine Kupferlegierung, eine Kupferverbindung, eine intermetallische Kupferverbindung, ein Kupfer umfassender Isolator und ein Kupfer aufweisender Halbleiter.
  • Verschiedene Modifikationen und Kombinationen der veranschaulichenden Ausführungsformen sowie weitere Ausführungsformen der Erfindung werden für den Fachmann auf diesem Gebiet aufgrund der Beschreibung offensichtlich sein. Beispielsweise können die in den 2-15 beschriebenen Ausführungsformen bei alternativen Ausführungsformen miteinander kombiniert werden.

Claims (27)

  1. Halbleiterchip, welcher aufweist: ein Substrat (10); einen Bauelementbereich, der in oder über dem Substrat (10) angeordnet ist; einen ersten dotierten Bereich (30, 40), der in dem Bauelementbereich angeordnet ist; eine in dem ersten dotierten Bereich angeordnete Kontaktschicht (60) ; eine über einer ersten Oberfläche des Substrats und über der Kontaktschicht (60) angeordnete leitende Schicht (70); und eine erste Durchkontaktierung (50), die in dem Substrat (10) angeordnet ist und sich durch den gesamten ersten dotierten Bereich (30, 40), durch die Kontaktschicht (60) und durch die leitende Schicht (70) hindurch und von der ersten Oberfläche des Substrats zu einer zweiten Oberfläche des Substrats erstreckt, wobei die erste Oberfläche gegenüber der zweiten Oberfläche angeordnet ist.
  2. Halbleiterchip nach Anspruch 1, wobei der Bauelementbereich einen Feldeffekttransistor aufweist und wobei der erste dotierte Bereich (30, 40) ein Source/Drain-Bereich (30, 40) des Feldeffekttransistors ist, wobei vorzugsweise der Feldeffekttransistor einen Fin-Feldeffekttransistor aufweist.
  3. Halbleiterchip nach Anspruch 1 oder 2, wobei der Bauelementbereich einen Bipolartransistor aufweist und wobei der erste dotierte Bereich ein Emitter/Kollektor-Bereich des Bipolartransistors ist.
  4. Halbleiterchip nach einem der Ansprüche 1 bis 3, wobei der Bauelementbereich einen Bipolartransistor aufweist und wobei der erste dotierte Bereich ein Basis-Bereich des Bipolartransistors ist.
  5. Halbleiterchip nach einem der Ansprüche 1 bis 4, welcher ferner aufweist: mehrere Durchkontaktierungen, die in dem Substrat (10) in der Nähe der ersten Durchkontaktierung (50) angeordnet sind, wobei sich die mehreren Durchkontaktierungen durch den ersten dotierten Bereich (30, 40) hindurch erstrecken.
  6. Halbleiterchip nach einem der Ansprüche 1 bis 5, welcher ferner aufweist: eine zweite Durchkontaktierung, die in der Nähe der ersten Durchkontaktierung (50) in dem ersten dotierten Bereich (30, 40) angeordnet ist.
  7. Halbleiterchip nach einem der Ansprüche 1 bis 6, welcher ferner aufweist: eine erste Vielzahl von Durchkontaktierungen, die in dem Substrat (10) in der Nähe der ersten Durchkontaktierung (50) angeordnet sind, wobei sich die erste Vielzahl von Durchkontaktierungen durch den ersten dotierten Bereich (30, 40) hindurch erstreckt; und eine zweite Vielzahl von Durchkontaktierungen, die in dem Substrat (10) in der Nähe der ersten Durchkontaktierung (50) angeordnet sind, wobei sich die zweite Vielzahl von Durchkontaktierungen durch den ersten dotierten Bereich (30, 40) hindurch erstreckt; wobei vorzugsweise die erste Vielzahl von Durchkontaktierungen entlang einer ersten Linie ausgerichtet ist, wobei die zweite Vielzahl von Durchkontaktierungen entlang einer zweiten Linie ausgerichtet ist, und wobei die erste Linie bezüglich der zweiten Linie versetzt ist.
  8. Halbleiterchip nach einem der Ansprüche 1 bis 7, welcher ferner aufweist: einen zweiten dotierten Bereich (30, 40), der in dem Substrat (10) angeordnet ist; und einen Steuerbereich (20), der zwischen dem ersten (30, 40) und dem zweiten dotierten Bereich (30, 40) angeordnet ist, wobei der Steuerbereich (20) in oder über dem Substrat (10) angeordnet ist, wobei der erste dotierte Bereich (30, 40), der zweite dotierte Bereich (30, 40) und der Steuerbereich (20) einen Teil eines Schaltelements bilden.
  9. Halbleiterchip nach einem der Ansprüche 1 bis 8, welcher ferner aufweist: einen zweiten dotierten Bereich und einen dritten dotierten Bereich, die in dem Bauelementbereich angeordnet sind; und ein Gate, das einen ersten Bereich und einen zweiten Bereich aufweist, wobei der erste Bereich des Gates zwischen dem ersten dotierten Bereich und dem zweiten dotierten Bereich angeordnet ist, wobei der zweite Bereich des Gates zwischen dem zweiten dotierten Bereich und dem dritten dotierten Bereich angeordnet ist; wobei vorzugsweise der Halbleiterchip ferner eine zweite Durchkontaktierung aufweist, die in dem Substrat (10) angeordnet ist, wobei sich die zweite Durchkontaktierung durch den dritten dotierten Bereich hindurch erstreckt.
  10. Halbleiterchip nach einem der Ansprüche 1 bis 9, der ferner aufweist: eine dielektrische Schicht, die über dem Substrat (10) angeordnet ist; und einen Kontaktstopfen, der durch die dielektrische Schicht hindurch angeordnet ist, wobei sich der Kontaktstopfen in Kontakt mit der Kontaktschicht befindet.
  11. Halbleiterchip nach einem der Ansprüche 1 bis 10, wobei der erste dotierte Bereich (30, 40) Teil eines Fingertransistors ist.
  12. Halbleiterchip nach einem der Ansprüche 1 bis 11, wobei die erste Durchkontaktierung (50) teilweise mit einem leitenden Material gefüllt ist.
  13. Halbleiterchip nach einem der Ansprüche 1 bis 12, wobei die erste Durchkontaktierung (50) mit einem leitenden Material ausgekleidet ist und wobei ein Abschnitt der ersten Durchkontaktierung (50) mit einem isolierenden Material gefüllt ist.
  14. Halbleiterbauelement, welches aufweist: ein Substrat (10); einen ersten dotierten Bereich, der in einem aktiven Bereich des Substrats (10) angeordnet ist; eine in dem ersten dotierten Bereich angeordnete Kontaktschicht (60) ; eine über einer ersten Oberfläche des Substrats und über der Kontaktschicht (60) angeordnete leitende Schicht (70); und eine erste Vielzahl von Durchkontaktierungen, die in dem Substrat (10) angeordnet sind, wobei sich die erste Vielzahl von Durchkontaktierungen durch den ersten dotierten Bereich, durch die Kontaktschicht (60) und durch die leitende Schicht (70) hindurch und von der ersten Oberfläche des Substrats zu einer zweiten Oberfläche des Substrats erstreckt, wobei die erste Oberfläche des Substrats gegenüber der zweiten Oberfläche des Substrats angeordnet ist.
  15. Halbleiterbauelement nach Anspruch 14, welches ferner aufweist: einen zweiten dotierten Bereich, der in dem aktiven Bereich angeordnet ist; und eine zweite Vielzahl von Durchkontaktierungen, die in dem Substrat (10) angeordnet sind, wobei sich die zweite Vielzahl von Durchkontaktierungen durch den zweiten dotierten Bereich hindurch erstreckt.
  16. Halbleiterbauelement nach Anspruch 14 oder 15, welches ferner aufweist: eine zweite Vielzahl von Durchkontaktierungen, die in dem Substrat (10) angeordnet sind, wobei sich die zweite Vielzahl von Durchkontaktierungen durch den ersten dotierten Bereich hindurch erstreckt; wobei vorzugsweise die erste Vielzahl von Durchkontaktierungen bezüglich der zweiten Vielzahl von Durchkontaktierungen versetzt angeordnet ist.
  17. Halbleiterbauelement, welches aufweist: ein Substrat (10); einen ersten Source/Drain-Bereich, der in einem aktiven Bereich des Substrats (10) angeordnet ist; eine in dem ersten Source/Drain-Bereich angeordnete Kontaktschicht (60); eine über einer ersten Oberfläche des Substrats und über der Kontaktschicht (60) angeordnete leitende Schicht (70); und eine erste Durchkontaktierung, die in dem Substrat (10) angeordnet ist, wobei sich die erste Durchkontaktierung durch den ersten Source/Drain-Bereich, durch die Kontaktschicht (60) und durch die leitende Schicht (70) hindurch und von der ersten Oberfläche des Substrats zu einer zweiten Oberfläche des Substrats erstreckt, wobei die erste Oberfläche des Substrats gegenüber der zweiten Oberfläche des Substrats angeordnet ist.
  18. Halbleiterbauelement nach Anspruch 17, welches ferner aufweist: eine zweite Durchkontaktierung, die in der Nähe der ersten Durchkontaktierung in dem ersten Source/Drain-Bereich angeordnet ist.
  19. Halbleiterbauelement nach Anspruch 17 oder 18, welches ferner aufweist: einen zweiten Source/Drain-Bereich und einen dritten Source/Drain-Bereich, die in dem aktiven Bereich angeordnet sind; und ein Gate, das einen ersten Bereich und einen zweiten Bereich aufweist, wobei der erste Bereich zwischen dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich angeordnet ist und der zweite Bereich zwischen dem zweiten Source/Drain-Bereich und dem dritten Source/Drain-Bereich angeordnet ist; wobei vorzugsweise das Halbleiterbauelement ferner eine zweite Durchkontaktierung aufweist, die in dem Substrat (10) angeordnet ist, wobei sich die zweite Durchkontaktierung durch den dritten Source/Drain-Bereich hindurch erstreckt.
  20. Halbleiterbauelement nach einem der Ansprüche 17 bis 19, das ferner aufweist: eine dielektrische Schicht, die über dem Substrat (10) angeordnet ist; und einen Kontaktstopfen, der durch die dielektrische Schicht hindurch angeordnet ist, wobei sich der Kontaktstopfen in Kontakt mit der Kontaktschicht befindet.
  21. Halbleiterbauelement nach einem der Ansprüche 17 bis 20, wobei der erste Source/Drain-Bereich Teil eines Fingertransistors ist.
  22. Halbleiterbauelement, welches aufweist: einen ersten Transistor, der in einem Substrat (10) angeordnet ist und eine erste Source/Drain aufweist; einen zweiten Transistor, der in dem Substrat (10) angeordnet ist und eine zweite Source/Drain aufweist, wobei die erste Source/Drain und die zweite Source/Drain einen gemeinsamen Bereich aufweisen; und eine erste Durchkontaktierung, die in dem gemeinsamen Bereich angeordnet ist und sich durch das gesamte Substrat hindurch erstreckt.
  23. Halbleiterbauelement nach Anspruch 22, welches ferner mehrere Durchkontaktierungen aufweist, die in dem gemeinsamen Bereich angeordnet sind.
  24. Halbleiterbauelement nach Anspruch 22 oder 23, welches ferner eine Kontaktschicht aufweist, die in dem Substrat (10) angeordnet ist, wobei sich die erste Durchkontaktierung durch die Kontaktschicht hindurch erstreckt; wobei vorzugsweise das Halbleiterbauelement ferner eine leitende Schicht aufweist, die über dem Substrat (10) angeordnet ist, wobei sich die erste Durchkontaktierung durch die leitende Schicht hindurch erstreckt.
  25. Halbleiterbauelement nach einem der Ansprüche 22 bis 24, wobei der erste Transistor und der zweite Transistor Teil eines Fingertransistors sind.
  26. Verfahren zum Ausbilden eines Halbleiterchips, wobei das Verfahren aufweist: ein Substrat (10); Ausbilden eines Bauelementbereichs in oder über einem Substrat (10) ; Ausbilden eines ersten dotierten Bereichs in dem Bauelementbereich; Ausbilden einer in dem ersten dotierten Bereich angeordneten Kontaktschicht (60); Ausbilden einer über einer ersten Oberfläche des Substrats und über der Kontaktschicht (60) angeordneten leitenden Schicht (70); und Ausbilden einer ersten Durchkontaktierung in dem Substrat (10), wobei sich die erste Durchkontaktierung durch den gesamten ersten dotierten Bereich, die Kontaktschicht (60) und die leitende Schicht (70) hindurch von der ersten Oberfläche des Substrats zu einer zweiten Oberfläche des Substrats erstreckt, wobei die erste Oberfläche des Substrats gegenüber der zweiten Oberfläche des Substrats angeordnet ist.
  27. Verfahren nach Anspruch 26, wobei gleichzeitig mehrere Durchkontaktierungen in dem Substrat (10) ausgebildet werden; wobei vorzugsweise die mehreren Durchkontaktierungen so ausgebildet werden, dass sie sich durch den ersten dotierten Bereich hindurch erstrecken.
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