JP2015015388A - 半導体装置 - Google Patents

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勇三 福崎
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Abstract

【課題】放熱性および動作速度に優れた高性能の半導体装置を提供する。
【解決手段】この半導体装置は、基板と、その基板の上に設けられた絶縁体層と、その絶縁体層の上に設けられた第１のトランジスタと、その第１のトランジスタの一部を構成する複数の第１伝導型の不純物領域を含む半導体層と、放熱層と、半導体層と放熱層とを繋ぐ熱伝導層と、第１のトランジスタと熱伝導層との間の電流の流れを遮断する遮断構造とを備える。
【選択図】図１Ｂ

Description

本開示は、半導体基板上に絶縁体層と半導体層とが積層された構造を有する半導体装置に関する。
従来、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを含む半導体集積回路において、その高集積化や動作速度の高速化が検討されている。近年では、消費電力が低く、動作速度に優れたＳＯＩ（Silicon on Insulator）構造を有するＣＭＯＳ−ＬＳＩの開発が進められている。
ところでＣＭＯＳ−ＬＳＩでは、特に、ＭＯＳＦＥＴ（Field effect transistor）の動作領域において多量の熱が発生する。この発熱量は、場合によっては数十ワットにまで達し、ＣＭＯＳ−ＬＳＩの温度は数十度から百度近くまで上昇することもある。このような温度上昇により、自己発熱効果による問題、例えば、キャリアの移動度が低下するためＭＯＳＦＥＴのオン電流が減少するという問題や、金属配線の抵抗値が増大するため金属配線による伝搬遅延が増大するという問題が生じる場合がある。この点、ＳＯＩ構造を有しない通常のＣＭＯＳ−ＬＳＩにおいては、ＭＯＳＦＥＴの動作領域で発生した熱は、主に熱伝導率の高い半導体基板（例えばシリコン基板）を介し、半導体チップが収納されているパッケージから速やかに放熱される。これに対し、ＳＯＩ構造を有するＣＭＯＳ−ＬＳＩにおいては、ＭＯＳＦＥＴの動作領域と半導体基板との間に、熱伝導率の低い絶縁体層（例えばシリコン酸化物層）が存在するため、ＭＯＳＦＥＴの動作領域で発生した熱が外部に放出されにくい。よって、上記の問題を招来しやすい。
そこで、例えば拡散層と接続されたコンタクトプラグの一端を、酸化シリコン膜を貫通させてシリコン基板と接触させることで放熱経路を確保するという技術が開示されている（例えば特許文献１参照。）。
特開平１１−１３５７９９号公報
しかしながら、特許文献１では、構造上、基板側の電位がＶddまたはGNDに固定されてしまう。このため、動作時に基板をフォワードにバイアスすることで閾値電圧Ｖthを下げ、動作を高速化したり、待機時に基板をバックにバイアスすることで電流リークを低減したりするなどの、基板バイアス効果を利用した高速動作化や低消費電力化が図れない。
本開示はかかる問題点に鑑みてなされたもので、その目的は、簡素な構成でありながら、放熱性および動作速度に優れた高性能の半導体装置を提供することにある。
本開示の一実施形態としての半導体装置は、基板と、この基板の上に設けられた絶縁体層と、この絶縁体層の上に設けられた第１のトランジスタと、この第１のトランジスタの一部を構成する複数の第１伝導型の不純物領域を含む半導体層と、放熱層と、半導体層と放熱層とを繋ぐ熱伝導層と、第１のトランジスタと熱伝導層との間の電流の流れを遮断する遮断構造とを備えたものである。
本開示の一実施形態としての半導体装置では、第１のトランジスタの駆動により発生する熱が熱伝導層を通じて放熱層へ移動し、外部へ放出される。そのうえ、遮断構造により、第１のトランジスタと熱伝導層との間の電流の流れが遮断されるので、基板の電位が任意に設定可能である。
本開示の一実施形態としての半導体装置によれば、簡素な構成でありながら、高い放熱性を確保しつつ、基板バイアス効果を利用した高速動作化や低消費電力化を図ることができる。
本開示の第１の実施の形態に係る半導体装置の構成例を表す平面図である。 図１Ａに示した半導体装置の断面図である。 図１Ａに示した半導体装置の製造方法における一工程を表す断面図である。 図２Ａに続く一工程を表す断面図である。 図２Ｂに続く一工程を表す断面図である。 図２Ｃに続く一工程を表す断面図である。 図２Ｄに続く一工程を表す断面図である。 図２Ｅに続く一工程を表す断面図である。 図２Ｆに続く一工程を表す断面図である。 図２Ｇに続く一工程を表す断面図である。 図２Ｈに続く一工程を表す断面図である。 図２Ｉに続く一工程を表す断面図である。 図２Ｊに続く一工程を表す断面図である。 図２Ｋに続く一工程を表す断面図である。 図２Ｌに続く一工程を表す断面図である。 図２Ｍに続く一工程を表す断面図である。 本開示の第１の実施の形態に係る半導体装置の変形例を表す断面図である。 図３Ａに示した半導体装置の他の断面図である。 本開示の第２の実施の形態に係る半導体装置の構成例を表す断面図である。 図４Ａに示した半導体装置の平面図である。 本開示の第２の実施の形態に係る半導体装置の変形例を表す断面図である。 図５Ａに示した半導体装置の他の断面図である。 本開示の第３の実施の形態に係る半導体装置の構成例を表す断面図である。 図６Ａに示した半導体装置の平面図である。 本開示の第３の実施の形態に係る半導体装置の変形例を表す断面図である。 図７Ａに示した半導体装置の他の断面図である。 本開示の第４の実施の形態に係る半導体装置の構成例を表す断面図である。
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態およびその変形例
遮断構造としての第２のトランジスタと放熱層を兼ねる基板とを、基板と半導体層との重複領域以外の領域において熱伝導層により接続した半導体装置、およびその半導体層をフィン形状とした変形例としての半導体装置。
２．第２の実施の形態およびその変形例
絶縁体層を貫通する熱伝導層により、半導体層と基板とを接続した半導体装置、およびその半導体層をフィン形状とした変形例としての半導体装置。
３．第３の実施の形態およびその変形例
基板とは別に放熱層として金属層が設けられた半導体装置、および半導体層をフィン形状とした変形例としての半導体装置。
４．第４の実施の形態
半導体層が第１伝導型の不純物領域と第２伝導型の不純物領域とを含む半導体装置。
＜第１の実施の形態＞
［半導体装置１の構成］
図１Ａは、本開示の第１の実施の形態としての半導体装置１の平面構成を表したものである。図１Ｂは、半導体装置１の断面構成を表す。図１Ｂは、図１Ａに示したＩＢ−ＩＢ切断線に沿った矢視方向の断面図に相当する。
半導体装置１は、例えば共通の基板２０の上に、１または複数の半導体素子１０が設けられたものである。但し、図１Ａ，１Ｂでは、１つのみ半導体素子１０を設けた場合を例示する。基板２０は、例えばシリコン基板である。半導体装置１は、半導体素子１０が設けられたアクティブ領域としての素子形成領域Ｒ１と、半導体素子１０ごとにその周囲を取り囲む素子分離領域Ｒ２と、それ以外のバルク領域Ｒ３とを含む。
素子形成領域Ｒ１では、基板２０の上に絶縁体層３０と半導体層４０とが順に積層されたいわゆる完全空乏型ＳＯＩ構造が形成されている。
絶縁体層３０は、例えばシリコン酸化膜などからなり、素子形成領域Ｒ１における埋め込み酸化膜（ＢＯＸ）３１と、素子分離領域Ｒ２において、より大きな厚みを有する素子分離部３２とを有する。埋め込み酸化膜３１の厚さは、例えば２０ｎｍである。
半導体層４０は、例えば１０ｎｍの厚さを有するシリコン薄膜からなる素子形成部である。半導体層４０は、素子形成領域Ｒ１のみに設けられ、第１のＭＯＳＦＥＴ１１および第２のＭＯＳＦＥＴ１２の一部を構成する。すなわち、絶縁体層３０の上には、例えばＸ軸方向に並ぶ２つの第１のＭＯＳＦＥＴ１１と、それらをＸ軸方向に挟むように配置された一対の第２のＭＯＳＦＥＴ１２とが設けられている。第１のＭＯＳＦＥＴ１１および第２のＭＯＳＦＥＴ１２は、ｎ型もしくはｐ型のいずれでもよいが、互いに同じ伝導型のものである。また、第１のＭＯＳＦＥＴ１１の数は１でもよいし、３以上としてもよい。
半導体層４０は、例えばシリコン薄膜の所定領域に不純物が拡散されることにより、複数の不純物領域（ソース領域４０Ｓおよびドレイン領域４０Ｄ）とチャネル領域４０Ｃとが例えばＸ軸方向に交互に配置されたものである。チャネル領域４０Ｃ、ソース領域４０Ｓおよびドレイン領域４０Ｄは、それぞれ、Ｙ軸方向に延在している。さらに、半導体層４０のチャネル領域４０Ｃ上には、図示しないゲート絶縁膜を介してゲート電極Ｇが設けられている。
第１のＭＯＳＦＥＴ１１および第２のＭＯＳＦＥＴ１２は、いずれも、ソース領域４０Ｓおよびドレイン領域４０Ｄと接続されたソース電極Ｓおよびドレイン電極Ｄと、チャネル領域４０Ｃにゲート絶縁膜を介して設けられたゲート電極Ｇとを有する。ソース電極Ｓおよびドレイン電極Ｄは厚さ方向（Ｚ軸方向）に延在しており、ゲート電極ＧはＹ軸方向に延在している。ゲート電極Ｇ、ソース電極Ｓおよびドレイン電極Ｄは、いずれも、例えばＣｕ（銅）などの高い熱伝導率を有する材料により構成されている。ここで、２つの第１のＭＯＳＦＥＴ１１は、例えば１つのドレイン電極Ｄを共有している。第１のＭＯＳＦＥＴ１１におけるドレイン電極Ｄは、その上端において、ＸＹ平面内に広がる配線パターンＤＤと接続されている。また、隣り合う第１のＭＯＳＦＥＴ１１および第２のＭＯＳＦＥＴ１２は、１つのソース電極Ｓを共有している。全てのソース電極Ｓは、その上端において、ＸＹ平面内に広がる共通の配線パターンＳＳと接続されている。さらに、素子形成領域Ｒ１におけるソース電極Ｓおよびドレイン電極Ｄのうち、両端に位置する第２のＭＯＳＦＥＴ１２における２つのドレイン電極Ｄは、後述する熱伝導層５０と接続されている。なお、ソース電極Ｓおよびドレイン電極Ｄの配置関係は、図１Ａ，１Ｂに示したものと反対の構成であってもよい。また、第１のＭＯＳＦＥＴ１１におけるゲート電極Ｇは、その上端において、ＸＹ平面内に広がる共通の配線パターンＧＧ１と接続されている。一方、第２のＭＯＳＦＥＴ１２におけるゲート電極Ｇは、その上端において、ＸＹ平面内に広がる共通の配線パターンＧＧ２と接続されている。よって、第１のＭＯＳＦＥＴ１１におけるゲート電極Ｇの電位と、第２のＭＯＳＦＥＴ１２におけるゲート電極Ｇの電位とを異ならせることができる。
基板２０は放熱層を兼ねている。基板２０は、それと半導体層４０とが重なり合う領域以外の領域、すなわちバルク領域Ｒ３において、熱伝導層５０により半導体層４０と接続されている。より具体的には、熱伝導層５０は、半導体層４０のうち第２のＭＯＳＦＥＴ１２におけるドレイン領域４０Ｄと接続している。熱伝導層５０は、積層面内（ＸＹ平面内）に広がる配線層５１と、厚さ方向（Ｚ軸方向）に延びるプラグ５２と、第２のＭＯＳＦＥＴ１２における２つのドレイン電極Ｄとによって構成されている。この熱伝導層５０は、半導体層４０からバルク領域Ｒ３の基板２０へ熱を移動させる放熱経路として機能する。なお、配線層５１およびプラグ５２は、いずれも、例えばソース電極Ｓやドレイン電極Ｄと同様に、Ｃｕなどの高い熱伝導率を有する材料により構成されている。
第２のＭＯＳＦＥＴ１２は、第１のＭＯＳＦＥＴ１１がその動作時に発する熱を放出するための放熱経路となる一方、第１のＭＯＳＦＥＴ１１と熱伝導層５０との間の電流の流れを遮断する遮断構造としても機能する。第２のＭＯＳＦＥＴ１２におけるゲート電極Ｇには、第２のＭＯＳＦＥＴ１２がオフ状態となる電位が印加されているからである。したがって、半導体層４０の電位が基板２０の電位に影響を与えることはない。
次に、半導体装置１の製造方法について図２Ａから図２Ｎを参照して説明する。
まず、図２Ａに示したように、基板２０の上にのちの埋め込み酸化膜３１となる絶縁体膜３１Ｚと、半導体層４０とが設けられたウェハＷＦを用意する。
次に、図２Ｂに示したように、全面的にＳｉＮ膜６１を形成したのち、素子形成領域Ｒ１およびバルク領域Ｒ３のみを選択的に覆うようにフォトレジストマスクＭ１を形成する。そののち、図２Ｃに示したように、フォトレジストマスクＭ１に覆われていない素子分離領域Ｒ２のＳｉＮ膜６１、半導体層４０および絶縁体膜３１Ｚの全てならびに基板２０の一部をエッチングにより除去することでトレンチＴＲを形成する。
次に、図２Ｄに示したように、全体を覆うように絶縁体膜３２Ｚを形成する。その際、トレンチＴＲを絶縁体膜３２Ｚにより完全に埋めるようにする。そののち、ＣＭＰ処理により、ＳｉＮ膜６１が露出するまで表面を全面に亘って平坦化する（図２Ｅ）。これにより素子分離部３２が現れる。さらに、半導体層４０の上面と一致するまで素子分離部３２の上層部分を除去する（図２Ｆ）。
続いて、ＳｉＮ膜６１を除去し、半導体層４０のチャネル領域４０Ｃ上にゲート絶縁膜（図示せず）を選択的に形成する。そののち、図２Ｇに示したように、バルク領域Ｒ３以外の領域、すなわち素子形成領域Ｒ１および素子分離領域Ｒ２を覆うようにフォトレジストマスクＭ２を選択的に形成する。次いで、図２Ｈに示したように、フォトレジストマスクＭ２に覆われていないバルク領域Ｒ３における半導体層４０を除去し、基板２０を露出させる。フォトレジストマスクＭ２をリフトオフすることで、素子形成領域Ｒ１において半導体層４０が現れる。
さらに、図２Ｉに示したように全体を覆うように金属層６２を形成したのち、フォトリソグラフィ法を用いて金属層６２をパターニングすることにより、図２Ｊに示したように所定の位置にゲート電極Ｇを形成する。
続いて、全体を覆うように絶縁層６３を形成したのち、その上に所定位置に開口を有するフォトレジストマスクＭ３を形成する（図２Ｋ）。そのフォトレジストマスクＭ３によって覆われていない領域の絶縁層６３を掘り下げて複数のコンタクトホール６４を形成したのち、そのコンタクトホール６４に金属層６５を充填する（図２Ｌ，図２Ｍ参照）。これにより、ソース電極Ｓおよびドレイン電極Ｄが形成される。なお、図２Ｍでは、フォトレジストマスクＭ３を除去した状態を表す。さらに、同様の手順により、金属層６５の上端と接するように、所定の位置に配線層５１、配線パターンＤＤ，ＳＳ，ＧＧ１，ＧＧ２としての金属層６６を形成する（図２Ｎ参照）。
以上により、半導体装置１が完成する。
［半導体装置１の作用および効果］
この半導体装置１では、半導体素子１０の動作時に、特に第１のＭＯＳＦＥＴ１１の半導体層４０において発生する熱が、熱伝導層５０を経由して熱容量の大きなバルク領域Ｒ３における基板２０に輸送される。すなわち、放熱経路が十分に確保されている。これにより、半導体層４０に熱が過剰に蓄積されるのを防ぐことができる。一方、第２のＭＯＳＦＥＴ１２は、そのゲート電極Ｇに第２のＭＯＳＦＥＴ１２がオフ状態となる電位が印加されることで、電流を遮断する構造としても機能する。これにより、第１のＭＯＳＦＥＴ１１と熱伝導層５０との間の電流の流れが遮断されるので、基板２０の電位が任意に設定可能である。このため、いわゆる基板バイアス効果を利用した高速動作化や低消費電力化を図ることができる。すなわち、動作時に基板２０をフォワードにバイアスすることで閾値電圧Ｖthを下げ、半導体素子１０の動作を高速化したり、待機時に基板２０をバックにバイアスすることで電流リークを低減したりすることができる。
この第２のＭＯＳＦＥＴ１２は半導体集積回路としては利用しない、いわばダミー構造である。しかし、第２のＭＯＳＦＥＴ１２は第１のＭＯＳＦＥＴ１１と実質的に同じ構造を有するので、その製造にあたって追加の工程を要しない。なお、通常、半導体集積回路における動作用のＭＯＳＦＥＴを形成する際、その両隣にダミーのＭＯＳＦＥＴを同時に形成する。これは、例えばフォトリソグラフィ法により基板上に並ぶ複数のゲート電極を形成すると、その製法の性質上、両端に位置するゲート電極の寸法や形状が、両端以外に形成されるゲート電極の寸法や形状と異なることが多いからである。すなわち、本技術は、そのような製造工程で形成されるダミーのＭＯＳＦＥＴを利用して半導体層４０と基板２０との電気的な遮断を行うものであるから、従来と比較して全体構成の大型化や複雑化を招くことはない。
このように、本技術によれば、簡素な構成でありながら、放熱性および動作速度に優れた高性能の半導体装置１を提供することができる。
＜第１の実施の形態の変形例＞
［半導体装置１Ａの構成］
図３Ａは、上記第１の実施の形態に係る半導体装置１の変形例としての半導体装置１Ａの断面の構成を表したものである。また、図３Ｂは、半導体装置１Ａの、図３Ａの断面と直交する断面の構成を表すものである。この半導体装置１Ａは、第１のＦｉｎＦＥＴ１１Ａおよび第２のＦｉｎＦＥＴ１２Ａを有する半導体素子１０Ａを備えることを除き、他は半導体装置１と同様の構成を有する。具体的には、絶縁体層３０上に、複数のフィン形状の半導体層４０Ａが立設している。複数の半導体層４０Ａは、例えばＸ軸方向にそれぞれ延在すると共にＹ軸方向に並んでいる。ゲート電極Ｇは、半導体層４０Ａと交差するようにＹ軸方向において半導体層４０Ａを跨ぐように延在している。なお、図３Ａ，３Ｂでは、チャネル領域４０Ｃ，ドレイン領域４０Ｄ，ソース領域４０Ｓの図示を省略している。これ以降の図面においても同様に省略する。
［半導体装置１Ａの作用効果］
このように、半導体層４０Ａがフィン形状を有するようにしたので、より高集積化された半導体素子１０Ａが実現される。一方で、半導体層４０Ａと絶縁体層３０との接触面積が半導体装置１と比較して小さいが、半導体装置１と同様に熱伝導層５０を設けるようにしたので、高い放熱効率を確保することができる。
＜第２の実施の形態＞
［半導体装置２の構成］
図４Ａは、本開示の第２の実施の形態としての半導体装置２の平面構成を表したものである。図４Ｂは、半導体装置２の断面構成を表す。図４Ｂは、図４Ａに示したIVＢ−IVＢ切断線に沿った矢視方向の断面図に相当する。
この半導体装置２では、素子形成領域Ｒ１において、両端に位置する第２のＭＯＳＦＥＴ１２のドレイン電極Ｄが、絶縁体層３０を貫通して半導体層４０と基板２０とを繋いでいる。半導体装置２は、この点を除き他は上記第１の実施の形態の半導体装置１と同様の構成を有する。
［半導体装置２の作用効果］
このような半導体装置２においても、上記第１の実施の形態の半導体装置１と同様の機能を発揮することができる。また、半導体装置１と比べて配線層５１やプラグ５２が不要となるので、よりコンパクトな構成を実現できる。
＜第２の実施の形態の変形例＞
［半導体装置２Ａの構成］
図５Ａは、上記第２の実施の形態に係る半導体装置２の変形例としての半導体装置２Ａの断面の構成を表したものである。また、図５Ｂは、半導体装置２Ａの、図５Ａの断面と直交する断面の構成を表すものである。この半導体装置２Ａは、第１のＦｉｎＦＥＴ１１Ａおよび第２のＦｉｎＦＥＴ１２Ａを有する半導体素子１０Ａを備えることを除き、他は半導体装置２と同様の構成を有する。具体的には、絶縁体層３０上に、複数のフィン形状の半導体層４０Ａが立設している。複数の半導体層４０Ａは、例えばＸ軸方向にそれぞれ延在すると共にＹ軸方向に並んでいる。ゲート電極Ｇは、半導体層４０Ａと交差するようにＹ軸方向において半導体層４０Ａを跨ぐように延在している。
［半導体装置２Ａの作用効果］
このように、半導体層４０Ａがフィン形状を有するようにしたので、より高集積化された半導体素子１０Ａが実現される。一方で、半導体層４０Ａと絶縁体層３０との接触面積が半導体装置２と比較して小さいが、第２のＦｉｎＦＥＴ１２Ａにおけるドレイン電極Ｄが絶縁体層３０を貫通して基板２０と接続されているので、高い放熱効率を確保することができる。
＜第３の実施の形態＞
［半導体装置３の構成］
図６Ａは、本開示の第３の実施の形態としての半導体装置３の平面構成を表したものである。図６Ｂは、半導体装置３の断面構成を表す。図６Ｂは、図６Ａに示したVIＢ−VIＢ切断線に沿った矢視方向の断面図に相当する。
この半導体装置３は、熱伝導層５０の替わりに、放熱層としての金属層７１を有することを除き、他は上記第１の実施の形態の半導体装置１と同様の構成を有する。具体的には、熱伝導層５０により第２のＭＯＳＦＥＴ１２のドレイン電極Ｄと基板２０とを接続する替わりに、プラグ７２を介して第２のＭＯＳＦＥＴ１２のドレイン電極Ｄと金属層７１とを接続している。これにより、半導体層４０の熱の放出経路が確保される。なお、金属層７１の数や配置位置については、図６Ｂに示したものに限定されない。
［半導体装置３の作用効果］
このような半導体装置３においても、上記第１の実施の形態の半導体装置１と同様の機能を発揮することができる。
＜第３の実施の形態の変形例＞
［半導体装置３Ａの構成］
図７Ａは、上記第３の実施の形態に係る半導体装置３の変形例としての半導体装置３Ａの断面の構成を表したものである。また、図７Ｂは、半導体装置３Ａの、図７Ａの断面と直交する断面の構成を表すものである。この半導体装置３Ａは、第１のＦｉｎＦＥＴ１１Ａおよび第２のＦｉｎＦＥＴ１２Ａを有する半導体素子１０Ａを備えることを除き、他は半導体装置２と同様の構成を有する。具体的には、絶縁体層３０上に、複数のフィン形状の半導体層４０Ａが立設している。複数の半導体層４０Ａは、例えばＸ軸方向にそれぞれ延在すると共にＹ軸方向に並んでいる。ゲート電極Ｇは、半導体層４０Ａと交差するようにＹ軸方向において半導体層４０Ａを跨ぐように延在している。
［半導体装置３Ａの作用効果］
このように、半導体層４０Ａがフィン形状を有するようにしたので、より高集積化された半導体素子１０Ａが実現される。一方で、半導体層４０Ａと絶縁体層３０との接触面積が半導体装置２と比較して小さいが、第２のＦｉｎＦＥＴ１２Ａにおけるドレイン電極Ｄが、プラグ７２を介して金属層７１と接続されているので、高い放熱効率を確保することができる。
＜第４の実施の形態＞
［半導体装置４の構成］
図８は、本開示の第４の実施の形態としての半導体装置４の断面構成を表したものである。
この半導体装置４では、半導体層４０において、第１のＭＯＳＦＥＴ１１を挟んだ両端に、第１のＭＯＳＦＥＴ１１のドレイン領域４０Ｄおよびソース領域４０Ｓの伝導型と異なる伝導型を有する不純物領域８０を含んでいる。すなわち半導体装置４は、第１のＭＯＳＦＥＴ１１と熱伝導層５０との間の電流の流れを遮断する遮断構造として、第２のＭＯＳＦＥＴ１２の替わりに不純物領域８０を含んでいる。例えば、ドレイン領域４０Ｄおよびソース領域４０Ｓがｎ型であれば、不純物領域８０はｐ型である。但し、半導体装置４では、ドレイン領域４０Ｄおよびソース領域４０Ｓならびに不純物領域８０は、半導体層４０の厚さ方向の全て（上面から下面に至るまで）を占めている。半導体装置４は、上記の点を除き他は上記第１の実施の形態の半導体装置１と同様の構成を有する。
［半導体装置４の作用効果］
このような半導体装置４においても、上記第１の実施の形態の半導体装置１と同様の機能を発揮することができる。すなわち、不純物領域８０の電位は、第１のＭＯＳＦＥＴ１１のチャネル領域４０Ｃに影響を及ぼさない。これにより、第１のＭＯＳＦＥＴ１１と熱伝導層５０との間の電流の流れが遮断されるので、基板２０の電位が任意に設定可能となり、いわゆる基板バイアス効果を利用した高速動作化や低消費電力化を図ることができる。また、上記第１の実施の形態の半導体装置１と異なり、第２のＭＯＳＦＥＴ１２におけるゲート電極Ｇに電位を与えることを要しない。
以上、いくつかの実施の形態およびその変形例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態において説明したドレイン領域４０Ｄおよびソース領域４０Ｓの伝導型は、ｐ型またはｎ型のいずれかに限定されるものではない。また、上記実施の形態等における半導体装置の断面および平面の構成、ならびにその半導体装置の製造方法については、上記のものに限定されず、適宜変更可能である。
また、上記第４の実施の形態は、第１の実施の形態の半導体装置１における第２のＭＯＳＦＥＴ１２を不純物領域８０に置き換えたものであるが、他の実施の形態およびその変形例においても同様の構成を取り得る。すなわち、半導体装置１Ａ，２，２Ａ，３，３Ａにおける第２のＭＯＳＦＥＴ１２（１２Ａ）を不純物領域８０に置き換えてもよい。
また、上記実施の形態等では、面内方向において一対の第２のトランジスタ（第２のＭＯＳＦＥＴ１２）の間に第１のトランジスタ（第１のＭＯＳＦＥＴ１１）を設けた構成を例示して説明したが、本技術はこれに限定されるものではない。本技術では第２のトランジスタを１つのみ設けたものであってもよい。但し、放熱効率の観点およびフォトリソグラフィ法によるパターニング精度を考慮すると、一対の第２のトランジスタの間に第１のトランジスタを配置した構成がより好ましい。
また、本技術は以下のような構成を取り得るものである。
（１）
基板と、
前記基板の上に設けられた絶縁体層と、
前記絶縁体層の上に設けられた第１のトランジスタと、
前記第１のトランジスタの一部を構成する複数の第１伝導型の不純物領域を含む半導体層と、
放熱層と、
前記半導体層と前記放熱層とを繋ぐ熱伝導層と、
前記第１のトランジスタと前記熱伝導層との間の電流の流れを遮断する遮断構造と
を備えた
半導体装置。
（２）
前記遮断構造として前記絶縁体層の上に設けられた第２のトランジスタを有し、
前記第１伝導型の不純物領域は、前記第２のトランジスタの一部をも構成し、
前記熱伝導層は、前記第２のトランジスタにおける前記第１伝導型の不純物領域と前記放熱層とを繋いでいる
上記（１）記載の半導体装置。
（３）
前記第１のトランジスタは、面内方向において一対の前記第２のトランジスタの間に設けられている
上記（２）記載の半導体装置。
（４）
複数の前記第１のトランジスタが第１の方向に配列されており、
一対の前記第２のトランジスタが、前記第１の方向において前記複数の第１のトランジスタを挟んで両端に配置されている
上記（２）または（３）に記載の半導体装置。
（５）
前記第１のトランジスタおよび前記第２のトランジスタは、いずれも、前記第１伝導型の不純物領域と接続されたソース電極およびドレイン電極と、前記半導体層における前記複数の第１伝導型の不純物領域に挟まれたチャネル領域にゲート絶縁膜を介して設けられたゲート電極とを有し、
前記熱伝導層は、前記第２のトランジスタにおける前記ソース電極または前記ドレイン電極と接続されている
上記（４）記載の半導体装置。
（６）
前記第２のトランジスタにおける前記ゲート電極は、前記第２のトランジスタがオフ状態となる電位が印加されている
上記（５）記載の半導体装置。
（７）
前記基板は、前記放熱層を兼ねており、
前記基板と前記半導体層とが重なり合う領域以外の領域において、前記熱伝導層が前記基板と接続されている
上記（１）から（６）のいずれか１つに記載の半導体装置。
（８）
前記基板は、前記放熱層を兼ねており、
前記熱伝導層は、前記絶縁体層を貫通して前記半導体層と前記基板とを繋いでいる
上記（１）から（６）のいずれか１つに記載の半導体装置。
（９）
前記放熱層として、１以上の金属層を有する
上記（１）から（６）のいずれか１つに記載の半導体装置。
（１０）
前記遮断構造として、前記半導体層は、第２伝導型の不純物領域を含み、
前記熱伝導層は、前記第２伝導型の不純物領域と前記放熱層とを繋いでいる
上記（１）記載の半導体装置。
（１１）
前記第１のトランジスタは、面内方向において一対の前記第２伝導型の不純物領域の間に設けられている
上記（１０）記載の半導体装置。
１，１Ａ，２，２Ａ，３…半導体装置、１０，１０Ａ…半導体素子、１１…第１のＭＯＳＦＥＴ、１２…第２のＭＯＳＦＥＴ、１１Ａ…第１のＦｉｎＦＥＴ、１２Ａ…第２のＦｉｎＦＥＴ、２０…基板、３０…絶縁体層、３１…埋め込み酸化膜、３２…素子分離部、４０…半導体層、４０Ｃ…チャネル領域、４０Ｄ…ドレイン領域、４０Ｓ…ソース領域、５０…熱伝導層、５１…配線層、５２…プラグ、６１…ＳｉＮ膜、６３…絶縁層、６４…コンタクトホール、６２，６５，６６…金属層、７１…金属層、７２…プラグ、Ｓ…ソース電極、Ｄ…ドレイン電極、Ｇ…ゲート電極、Ｒ１…素子形成領域、Ｒ２…素子分離領域、Ｒ３…バルク領域。

Claims (11)

  1. 基板と、
    前記基板の上に設けられた絶縁体層と、
    前記絶縁体層の上に設けられた第１のトランジスタと、
    前記第１のトランジスタの一部を構成する複数の第１伝導型の不純物領域を含む半導体層と、
    放熱層と、
    前記半導体層と前記放熱層とを繋ぐ熱伝導層と、
    前記第１のトランジスタと前記熱伝導層との間の電流の流れを遮断する遮断構造と
    を備えた
    半導体装置。
  2. 前記遮断構造として前記絶縁体層の上に設けられた第２のトランジスタを有し、
    前記第１伝導型の不純物領域は、前記第２のトランジスタの一部をも構成し、
    前記熱伝導層は、前記第２のトランジスタにおける前記第１伝導型の不純物領域と前記放熱層とを繋いでいる
    請求項１記載の半導体装置。
  3. 前記第１のトランジスタは、面内方向において一対の前記第２のトランジスタの間に設けられている
    請求項２記載の半導体装置。
  4. 複数の前記第１のトランジスタが第１の方向に配列されており、
    一対の前記第２のトランジスタが、前記第１の方向において前記複数の第１のトランジスタを挟んで両端に配置されている
    請求項２記載の半導体装置。
  5. 前記第１のトランジスタおよび前記第２のトランジスタは、いずれも、前記第１伝導型の不純物領域と接続されたソース電極およびドレイン電極と、前記半導体層における前記複数の第１伝導型の不純物領域に挟まれたチャネル領域にゲート絶縁膜を介して設けられたゲート電極とを有し、
    前記熱伝導層は、前記第２のトランジスタにおける前記ソース電極または前記ドレイン電極と接続されている
    請求項４記載の半導体装置。
  6. 前記第２のトランジスタにおける前記ゲート電極は、前記第２のトランジスタがオフ状態となる電位が印加されている
    請求項５記載の半導体装置。
  7. 前記基板は、前記放熱層を兼ねており、
    前記基板と前記半導体層とが重なり合う領域以外の領域において、前記熱伝導層が前記基板と接続されている
    請求項１記載の半導体装置。
  8. 前記基板は、前記放熱層を兼ねており、
    前記熱伝導層は、前記絶縁体層を貫通して前記半導体層と前記基板とを繋いでいる
    請求項１記載の半導体装置。
  9. 前記放熱層として、１以上の金属層を有する
    請求項１記載の半導体装置。
  10. 前記遮断構造として、前記半導体層は、第２伝導型の不純物領域を含み、
    前記熱伝導層は、前記第２伝導型の不純物領域と前記放熱層とを繋いでいる
    請求項１記載の半導体装置。
  11. 前記第１のトランジスタは、面内方向において一対の前記第２伝導型の不純物領域の間に設けられている
    請求項１０記載の半導体装置。
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